JP3488070B2 - ダイナミック型半導体記憶装置及びダイナミック型半導体記憶装置のポーズタイムテスト方法 - Google Patents
ダイナミック型半導体記憶装置及びダイナミック型半導体記憶装置のポーズタイムテスト方法Info
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- JP3488070B2 JP3488070B2 JP35648697A JP35648697A JP3488070B2 JP 3488070 B2 JP3488070 B2 JP 3488070B2 JP 35648697 A JP35648697 A JP 35648697A JP 35648697 A JP35648697 A JP 35648697A JP 3488070 B2 JP3488070 B2 JP 3488070B2
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Description
【0001】
【発明の属する技術分野】本発明は、メモリーキャパシ
タとアクセストランジスタとから成るメモリセルを備え
て成るダイナミック型半導体記憶装置に於けるポーズタ
イムテスト方法に関するものである。
タとアクセストランジスタとから成るメモリセルを備え
て成るダイナミック型半導体記憶装置に於けるポーズタ
イムテスト方法に関するものである。
【0002】
【従来の技術】図4に、従来のダイナミック型半導体記
憶装置の構成図を示す。図に於いて、C1は、メモリセ
ルを構成するメモリーキャパシタ、AT1は、アクセス
トランジスタ、VSP1は、セルプレート、SN1は、
蓄積ノード、WLは、ワード線、BLは、ビット線であ
る。ダイナミック半導体記憶装置は、メモリセルのキャ
パシタC1に電荷を蓄積させることにより記憶動作を行
う。このメモリセルキャパシタC1に蓄積された電荷
は、種々のリーク電流によって徐々に失われていく。そ
こで、ある一定時間内に、メモリーのデータを再度書き
込むリフレッシュ動作が必要となる。種々のリーク電流
のうち、メモリーキャパシタC1に蓄積された電荷を失
わせる主たるものは、蓄積ノードSN1と基板SUB1
間のN−P接合リーク電流LK1である。通常、基板S
UB1の電圧は、基板バイアス発生回路(VBB発生回
路)VBG1により発生される。このリーク電流の量に
より、リフレッシュのために必要な時間が決定される。
このリフレッシ時間は、各ダイナミック型半導体記憶装
置ごとに仕様値が規定されている。ところが、リーク電
流が多いと、仕様値よりも早く電荷が失われ、データを
保持できなくなる。したがって、この仕様値を満たすか
どうか、データの保持時間、すなわち、メモリーキャパ
シタC1の放電時間を測定するポーズタイムテストが必
要となる。
憶装置の構成図を示す。図に於いて、C1は、メモリセ
ルを構成するメモリーキャパシタ、AT1は、アクセス
トランジスタ、VSP1は、セルプレート、SN1は、
蓄積ノード、WLは、ワード線、BLは、ビット線であ
る。ダイナミック半導体記憶装置は、メモリセルのキャ
パシタC1に電荷を蓄積させることにより記憶動作を行
う。このメモリセルキャパシタC1に蓄積された電荷
は、種々のリーク電流によって徐々に失われていく。そ
こで、ある一定時間内に、メモリーのデータを再度書き
込むリフレッシュ動作が必要となる。種々のリーク電流
のうち、メモリーキャパシタC1に蓄積された電荷を失
わせる主たるものは、蓄積ノードSN1と基板SUB1
間のN−P接合リーク電流LK1である。通常、基板S
UB1の電圧は、基板バイアス発生回路(VBB発生回
路)VBG1により発生される。このリーク電流の量に
より、リフレッシュのために必要な時間が決定される。
このリフレッシ時間は、各ダイナミック型半導体記憶装
置ごとに仕様値が規定されている。ところが、リーク電
流が多いと、仕様値よりも早く電荷が失われ、データを
保持できなくなる。したがって、この仕様値を満たすか
どうか、データの保持時間、すなわち、メモリーキャパ
シタC1の放電時間を測定するポーズタイムテストが必
要となる。
【0003】図5に、メモリーキャパシタの電荷量と時
間の関係を示す。メモリーキャパシタC1の電荷量Q
は、Q=キャパシタ容量C1×セルプレート電圧VSP
1=C1×(1/2)Vccとなるが、キャパシタの電
荷は、時間と共に放電され、メモリセルのデータは保持
できなくなる。ポーズタイムテストは規定されているリ
フレッシュ時間tREF内で、このデータが保持できて
いるどうかを確認するテストである。図6に、テストサ
イクルの動作を示すように、従来のポーズタイムテスト
は、メモリセルにデータを書き込んだ後、リフレッシュ
時間tREFだけ待ち、データを読み出して、メモリセ
ルの内容が保持されているかどうかを確認している。通
常の良品である半導体記憶装置は、図5の特性Q1のよ
うにリフレッシュ時間tREFの後もメモリーキャパシ
タには十分な電荷量があり、メモリセルのデータは保持
されている。しかし、図5の特性Q2のように、リーク
電流が多く、リフレッシュ時間tREFの間にメモリー
キャパシタの電荷が放電され、メモリセルの内容が保持
できなくなった場合には、不良となる。
間の関係を示す。メモリーキャパシタC1の電荷量Q
は、Q=キャパシタ容量C1×セルプレート電圧VSP
1=C1×(1/2)Vccとなるが、キャパシタの電
荷は、時間と共に放電され、メモリセルのデータは保持
できなくなる。ポーズタイムテストは規定されているリ
フレッシュ時間tREF内で、このデータが保持できて
いるどうかを確認するテストである。図6に、テストサ
イクルの動作を示すように、従来のポーズタイムテスト
は、メモリセルにデータを書き込んだ後、リフレッシュ
時間tREFだけ待ち、データを読み出して、メモリセ
ルの内容が保持されているかどうかを確認している。通
常の良品である半導体記憶装置は、図5の特性Q1のよ
うにリフレッシュ時間tREFの後もメモリーキャパシ
タには十分な電荷量があり、メモリセルのデータは保持
されている。しかし、図5の特性Q2のように、リーク
電流が多く、リフレッシュ時間tREFの間にメモリー
キャパシタの電荷が放電され、メモリセルの内容が保持
できなくなった場合には、不良となる。
【0004】かかるポーズタイムテストに於いては、そ
のテスト時間短縮が一つの解決課題となっている。特開
平9−231795号公報には、ポーズタイムテストの
時間短縮を図る一手法が開示されている。同公報に示さ
れる手法は、ポーズタイムテスト時に於いて、メモリー
キャパシタに電荷を蓄積させる時(書き込み時)のセル
プレート電位を、通常使用時のセルプレート電位と比較
して高く設定することにより、データ”1”(Vcc)
書き込み時の蓄積電荷量を少なくすることによって、放
電時間を短縮させて、テスト時間の短縮を図るものであ
る。
のテスト時間短縮が一つの解決課題となっている。特開
平9−231795号公報には、ポーズタイムテストの
時間短縮を図る一手法が開示されている。同公報に示さ
れる手法は、ポーズタイムテスト時に於いて、メモリー
キャパシタに電荷を蓄積させる時(書き込み時)のセル
プレート電位を、通常使用時のセルプレート電位と比較
して高く設定することにより、データ”1”(Vcc)
書き込み時の蓄積電荷量を少なくすることによって、放
電時間を短縮させて、テスト時間の短縮を図るものであ
る。
【0005】図7に、上記特開平9−231795号公
報のダイナミック型半導体記憶装置に於ける構成図を示
す。図に於いて、C3は、メモリセルを構成するメモリ
ーキャパシタ、AT3は、アクセストランジスタ、VS
P3は、セルプレート、SN3は、蓄積ノード、WL
は、ワード線、BLは、ビット線、SUB3は基板、V
BG3は基板バイアス発生回路(VBB発生回路)であ
る。これらの通常構成に加えて、この特開平9−231
795号公報に示されるものに於いては、通常使用時
と、ポーズタイムテスト時とに於いて、それぞれ、異な
るセルプレート電位(例えば、通常使用時は、(1/
2)Vcc、ポーズタイムテスト時は、(1/2)Vc
c+(>(1/2)Vcc))を発生するセルプレート
電位発生回路SPGと、該回路の出力電位切り替え回路
SELとを備えている。図8に示すように、従来の特性
Q3より、電荷量が少なく、放電時間が短い特性Q4と
なり、ポーズタイム不良を短時間の内に検出できるもの
である。
報のダイナミック型半導体記憶装置に於ける構成図を示
す。図に於いて、C3は、メモリセルを構成するメモリ
ーキャパシタ、AT3は、アクセストランジスタ、VS
P3は、セルプレート、SN3は、蓄積ノード、WL
は、ワード線、BLは、ビット線、SUB3は基板、V
BG3は基板バイアス発生回路(VBB発生回路)であ
る。これらの通常構成に加えて、この特開平9−231
795号公報に示されるものに於いては、通常使用時
と、ポーズタイムテスト時とに於いて、それぞれ、異な
るセルプレート電位(例えば、通常使用時は、(1/
2)Vcc、ポーズタイムテスト時は、(1/2)Vc
c+(>(1/2)Vcc))を発生するセルプレート
電位発生回路SPGと、該回路の出力電位切り替え回路
SELとを備えている。図8に示すように、従来の特性
Q3より、電荷量が少なく、放電時間が短い特性Q4と
なり、ポーズタイム不良を短時間の内に検出できるもの
である。
【0006】
【発明が解決しようとする課題】従来の一般的なポーズ
タイムテストに於いては、リーク電流によるメモリーキ
ャパシタの放電を、ただ単にリフレッシュ時間の間、待
つことによって行っていた。しかしながら、このような
方法では、リフレッシュ時間だけテスト時間がかかり、
テストコストの増大につながる。
タイムテストに於いては、リーク電流によるメモリーキ
ャパシタの放電を、ただ単にリフレッシュ時間の間、待
つことによって行っていた。しかしながら、このような
方法では、リフレッシュ時間だけテスト時間がかかり、
テストコストの増大につながる。
【0007】また、上記特開平9−231795号公報
のテスト方法では、図9に示すように、ポーズタイムテ
スト時に於ける書き込み時に、セルプレート電位を変化
させるため、通常動作の書き込み確認ができず、また、
図8に示すように、通常動作時の電荷量Q3と比べる
と、電荷量Q4が少ないために、基板との耐圧リークも
異なり、正確なポーズタイムの測定ができない。
のテスト方法では、図9に示すように、ポーズタイムテ
スト時に於ける書き込み時に、セルプレート電位を変化
させるため、通常動作の書き込み確認ができず、また、
図8に示すように、通常動作時の電荷量Q3と比べる
と、電荷量Q4が少ないために、基板との耐圧リークも
異なり、正確なポーズタイムの測定ができない。
【0008】本発明は、上記従来の問題点を解決すべく
なされたものであり、メモリーキャパシタとアクセスト
ランジスタとから成るメモリセルを備えて成るダイナミ
ック型半導体記憶装置に於いて、外部より、基板電圧を
与えることができる構成とすることにより、ポーズタイ
ムテストを短時間で行い、テストコストの低減を行うも
のである。
なされたものであり、メモリーキャパシタとアクセスト
ランジスタとから成るメモリセルを備えて成るダイナミ
ック型半導体記憶装置に於いて、外部より、基板電圧を
与えることができる構成とすることにより、ポーズタイ
ムテストを短時間で行い、テストコストの低減を行うも
のである。
【0009】
【課題を解決するための手段】本発明のダイナミック型
半導体記憶装置は、メモリーキャパシタとアクセストラ
ンジスタとから構成されるメモリセルを備えるダイナミ
ック型半導体記憶装置において、ポーズタイムテスト時
には、基板バイアス発生回路から基板への基板バイアス
電圧の供給を停止するための基板バイアス発生回路停止
信号を印加する第1の電極端子と、上記基板バイアス発
生回路停止信号の印加により、基板バイアス電圧の基板
への供給が停止している時には、上記基板バイアス電圧
の基板への供給時と比較して、上記メモリーキャパシタ
のリーク電流がより大きくなるような基板電圧を外部よ
り供給する第2の電極端子とを設けたことを特徴とす
る。本発明のダイナミック型半導体記憶装置は、上記構
成に加えて、上記基板バイアス発生回路停止信号の印加
に応じて、基板バイアス発生回路により基板への基板バ
イアス電圧の供給を停止するスイッチング素子を具備し
てもよい。本発明のダイナミック型半導体記憶装置は、
上記構成に加えて、上記基板バイアス発生回路は、上記
基板バイアス発生回路停止信号に応じて、動作を停止す
ることとしてもよい。
半導体記憶装置は、メモリーキャパシタとアクセストラ
ンジスタとから構成されるメモリセルを備えるダイナミ
ック型半導体記憶装置において、ポーズタイムテスト時
には、基板バイアス発生回路から基板への基板バイアス
電圧の供給を停止するための基板バイアス発生回路停止
信号を印加する第1の電極端子と、上記基板バイアス発
生回路停止信号の印加により、基板バイアス電圧の基板
への供給が停止している時には、上記基板バイアス電圧
の基板への供給時と比較して、上記メモリーキャパシタ
のリーク電流がより大きくなるような基板電圧を外部よ
り供給する第2の電極端子とを設けたことを特徴とす
る。本発明のダイナミック型半導体記憶装置は、上記構
成に加えて、上記基板バイアス発生回路停止信号の印加
に応じて、基板バイアス発生回路により基板への基板バ
イアス電圧の供給を停止するスイッチング素子を具備し
てもよい。本発明のダイナミック型半導体記憶装置は、
上記構成に加えて、上記基板バイアス発生回路は、上記
基板バイアス発生回路停止信号に応じて、動作を停止す
ることとしてもよい。
【0010】 また、本発明のダイナミック型半導体記
憶装置のポーズタイムテスト方法は、メモリーキャパシ
タとアクセストランジスタとから構成されるメモリセル
を備えるダイナミック型半導体記憶装置のポーズタイム
テスト方法において、第1の電極端子に基板バイアス発
生回路停止信号を印加することにより、通常使用時にお
ける基板バイアス発生回路から基板に対する基板バイア
ス電圧の供給を停止するステップと、第2の電極端子
に、上記通常使用時と比較して上記メモリーキャパシタ
のリーク電流がより大きくなるような基板電圧を外部よ
り供給するステップと、を含むことを特徴とする。
憶装置のポーズタイムテスト方法は、メモリーキャパシ
タとアクセストランジスタとから構成されるメモリセル
を備えるダイナミック型半導体記憶装置のポーズタイム
テスト方法において、第1の電極端子に基板バイアス発
生回路停止信号を印加することにより、通常使用時にお
ける基板バイアス発生回路から基板に対する基板バイア
ス電圧の供給を停止するステップと、第2の電極端子
に、上記通常使用時と比較して上記メモリーキャパシタ
のリーク電流がより大きくなるような基板電圧を外部よ
り供給するステップと、を含むことを特徴とする。
【0011】かかる本発明によれば、ダイナミック型半
導体記憶装置のポーズタイムテスト時に於いて、基板バ
イアス発生回路よりの基板バイアス電圧の供給を停止さ
せ、外部より所定の基板電圧を印加して、メモリーキャ
パシタのリーク電流を増大させて、放電時間の短縮を図
り、ポーズタイム不良を短時間の内に検出することがで
きる。したがって、テスト時間の短縮化を図ることがで
き、テストコストの低減を図ることができるものであ
る。
導体記憶装置のポーズタイムテスト時に於いて、基板バ
イアス発生回路よりの基板バイアス電圧の供給を停止さ
せ、外部より所定の基板電圧を印加して、メモリーキャ
パシタのリーク電流を増大させて、放電時間の短縮を図
り、ポーズタイム不良を短時間の内に検出することがで
きる。したがって、テスト時間の短縮化を図ることがで
き、テストコストの低減を図ることができるものであ
る。
【0012】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して詳細に説明する。
て、図面を参照して詳細に説明する。
【0013】図1は、本発明の一実施形態に於ける構成
図である。
図である。
【0014】図に於いて、C2は、メモリセルを構成す
るメモリーキャパシタ、AT2は、アクセストランジス
タ(N型MOSFET)、VSP2は、セルプレート
(ポリシリコン)、SN2は、蓄積ノード(N型不純物
層)、WLは、ワード線、BLは、ビット線、SUB2
は、P型シリコン基板、VBG2は、所定の基板バイア
ス電圧(例えば、−2.0V)を発生する基板バイアス
発生回路(VBB発生回路)である。本実施形態に於い
ては、これらの通常構成に加えて、外部より、所定の基
板電圧VB1(例えば、−2.5V)を入力するための
電極端子T1と、基板バイアス発生回路VBG2の動作
を停止させる基板バイアス発生回路停止信号を入力する
ための電極端子T2と、該電極端子T2よりの基板バイ
アス発生回路停止信号に応じて、基板バイアス発生回路
VBG2の出力電圧の基板への供給を遮断するスイッチ
ング素子SW1とを備えている。
るメモリーキャパシタ、AT2は、アクセストランジス
タ(N型MOSFET)、VSP2は、セルプレート
(ポリシリコン)、SN2は、蓄積ノード(N型不純物
層)、WLは、ワード線、BLは、ビット線、SUB2
は、P型シリコン基板、VBG2は、所定の基板バイア
ス電圧(例えば、−2.0V)を発生する基板バイアス
発生回路(VBB発生回路)である。本実施形態に於い
ては、これらの通常構成に加えて、外部より、所定の基
板電圧VB1(例えば、−2.5V)を入力するための
電極端子T1と、基板バイアス発生回路VBG2の動作
を停止させる基板バイアス発生回路停止信号を入力する
ための電極端子T2と、該電極端子T2よりの基板バイ
アス発生回路停止信号に応じて、基板バイアス発生回路
VBG2の出力電圧の基板への供給を遮断するスイッチ
ング素子SW1とを備えている。
【0015】通常使用時に於いては、上記電極端子T1
は開放状態となっており、また、電極端子T2への、基
板バイアス発生回路停止信号の印加もない。したがっ
て、基板バイアス発生回路VBG2よりの基板バイアス
電圧(例えば、−2.0V)が基板SUB2に与えられ
る。一方、ポーズタイムテスト時に於いては、電極端子
T2に基板バイアス発生回路停止信号が印加される。こ
れにより、スイッチング素子SW1が遮断状態となり、
基板バイアス発生回路VBG2よりの基板バイアス電圧
の基板SUB2への供給が停止される。これと同時に、
電極端子T1には、所定の基板電圧(例えば、−2.5
V)が印加されるので、この外部よりの基板電圧(例え
ば、−2.5V)が基板SUB2に供給される。これに
より、基板電圧は、通常動作時の「−2.0V」よりも
低い、「−2.5V」となり、蓄積ノードSN2と基板
SUB2間のN−P接合リーク電流LK2が増大する。
は開放状態となっており、また、電極端子T2への、基
板バイアス発生回路停止信号の印加もない。したがっ
て、基板バイアス発生回路VBG2よりの基板バイアス
電圧(例えば、−2.0V)が基板SUB2に与えられ
る。一方、ポーズタイムテスト時に於いては、電極端子
T2に基板バイアス発生回路停止信号が印加される。こ
れにより、スイッチング素子SW1が遮断状態となり、
基板バイアス発生回路VBG2よりの基板バイアス電圧
の基板SUB2への供給が停止される。これと同時に、
電極端子T1には、所定の基板電圧(例えば、−2.5
V)が印加されるので、この外部よりの基板電圧(例え
ば、−2.5V)が基板SUB2に供給される。これに
より、基板電圧は、通常動作時の「−2.0V」よりも
低い、「−2.5V」となり、蓄積ノードSN2と基板
SUB2間のN−P接合リーク電流LK2が増大する。
【0016】図3に、本発明に係るテストサイクルを示
すが、ポーズタイムテスト時のみ、基板SUB2に、外
部よりの基板電圧VB1(例えば、−2.5V)を印加
するものであり、書き込み、読み出しの状態は、通常動
作時と同様である。
すが、ポーズタイムテスト時のみ、基板SUB2に、外
部よりの基板電圧VB1(例えば、−2.5V)を印加
するものであり、書き込み、読み出しの状態は、通常動
作時と同様である。
【0017】図2に、本発明に係るメモリーキャパシタ
の電荷量と時間との関係を示す。
の電荷量と時間との関係を示す。
【0018】従来の方法では、特性Q1’を示すポーズ
タイム不良を、ポーズタイムテストで不良とするために
は、テスト時間TIME1が必要であった。これに対し
て、本発明では、このポーズタイム不良品の蓄積ノード
と基板間のN−P接合リーク電流が増大し、メモリーキ
ャパシタの放電時間が、例えば、1/2に短くなったと
すると、メモリーキャパシタの電荷量と時間の関係は、
特性Q2’となる。このポーズタイム不良品をテストで
不良とするのに必要なテスト時間はTIME2となり、
従来のTIME1の1/2となる。したがって、ポーズ
タイムテストのテスト時間は、従来の1/2となり、テ
スト時間の短縮が可能となり、テストコストの低減が可
能となるものである。
タイム不良を、ポーズタイムテストで不良とするために
は、テスト時間TIME1が必要であった。これに対し
て、本発明では、このポーズタイム不良品の蓄積ノード
と基板間のN−P接合リーク電流が増大し、メモリーキ
ャパシタの放電時間が、例えば、1/2に短くなったと
すると、メモリーキャパシタの電荷量と時間の関係は、
特性Q2’となる。このポーズタイム不良品をテストで
不良とするのに必要なテスト時間はTIME2となり、
従来のTIME1の1/2となる。したがって、ポーズ
タイムテストのテスト時間は、従来の1/2となり、テ
スト時間の短縮が可能となり、テストコストの低減が可
能となるものである。
【0019】なお、本発明に於いて、電極端子T1を介
して外部より印加する基板電圧の値は、上記の値に限定
されるものではなく、適宜設定することができるもので
あることは言うまでもない。また、上記実施形態に於い
ては、電極端子T2より印加する基板バイアス発生回路
停止信号に応じてスイッチング素子SW1を遮断状態と
する構成としているが、基板バイアス発生回路停止信号
に基づいて、基板バイアス発生回路そのものの動作を停
止させる構成としてもよいものである。
して外部より印加する基板電圧の値は、上記の値に限定
されるものではなく、適宜設定することができるもので
あることは言うまでもない。また、上記実施形態に於い
ては、電極端子T2より印加する基板バイアス発生回路
停止信号に応じてスイッチング素子SW1を遮断状態と
する構成としているが、基板バイアス発生回路停止信号
に基づいて、基板バイアス発生回路そのものの動作を停
止させる構成としてもよいものである。
【0020】
【発明の効果】以上詳細に説明したように、本発明によ
れば、ポーズタイムテストのテスト時間の短縮が可能と
なり、テストコストを低減することができるものであ
る。
れば、ポーズタイムテストのテスト時間の短縮が可能と
なり、テストコストを低減することができるものであ
る。
【図1】本発明のダイナミック型半導体記憶装置に於け
る主要部の構成を示す構成図である。
る主要部の構成を示す構成図である。
【図2】本発明のダイナミック型半導体記憶装置に係る
メモリーキャパシタの電荷量と時間との関係を示す図で
ある。
メモリーキャパシタの電荷量と時間との関係を示す図で
ある。
【図3】本発明のダイナミック型半導体記憶装置に於け
るテストサイクルの動作を示す図である。
るテストサイクルの動作を示す図である。
【図4】従来のダイナミック型半導体記憶装置に於ける
主要部の構成を示す構成図である。
主要部の構成を示す構成図である。
【図5】従来のダイナミック型半導体記憶装置に係るメ
モリーキャパシタの電荷量と時間との関係を示す図であ
る。
モリーキャパシタの電荷量と時間との関係を示す図であ
る。
【図6】従来のダイナミック型半導体記憶装置に於ける
テストサイクルの動作を示す図である。
テストサイクルの動作を示す図である。
【図7】特開平9−231795号公報に示されるダイ
ナミック型半導体記憶装置に於ける主要部の構成を示す
構成図である。
ナミック型半導体記憶装置に於ける主要部の構成を示す
構成図である。
【図8】特開平9−231795号公報に示されるダイ
ナミック型半導体記憶装置に係るメモリーキャパシタの
電荷量と時間との関係を示す図である。
ナミック型半導体記憶装置に係るメモリーキャパシタの
電荷量と時間との関係を示す図である。
【図9】特開平9−231795号公報に示されるダイ
ナミック型半導体記憶装置に於けるテストサイクルの動
作を示す図である。
ナミック型半導体記憶装置に於けるテストサイクルの動
作を示す図である。
C2 メモリーキャパシタ
SN2 蓄積ノード
AT2 アクセストランジスタ
SUB2 P型シリコン基板
VBG2 基板バイアス発生回路
T1、T2 電極端子
SW1 スイッチング素子
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平8−96597(JP,A)
特開 昭60−235455(JP,A)
特開 平11−86536(JP,A)
特開 平10−40698(JP,A)
(58)調査した分野(Int.Cl.7,DB名)
G11C 29/00
G11C 11/401 - 11/4099
Claims (4)
- 【請求項1】メモリーキャパシタとアクセストランジス
タとから構成されるメモリセルを備えるダイナミック型
半導体記憶装置において、ポーズタイムテスト時には、基板バイアス発生回路から
基板への基板バイアス電圧の供給を停止するための基板
バイアス発生回路停止信号を印加する 第1の電極端子
と、上記基板バイアス発生回路停止信号の印加により、基板
バイアス電圧の基板への供給が停止している時には、上
記基板バイアス電圧の基板への供給時と比較して、上記
メモリーキャパシタのリーク電流がより大きくなるよう
な基板電圧を外部より供給する 第2の電極端子とを設け
たことを特徴とするダイナミック型半導体記憶装置。 - 【請求項2】上記基板バイアス発生回路停止信号の印加
に応じて、基板バイアス発生回路により基板への基板バ
イアス電圧の供給を停止するスイッチング素子を具備す
る請求項1に記載のダイナミック型半導体記憶装置。 - 【請求項3】上記基板バイアス発生回路は、上記基板バ
イアス発生回路停止信号に応じて、動作を停止する請求
項1に記載のダイナミック型半導体記憶装置。 - 【請求項4】メモリーキャパシタとアクセストランジス
タとから構成されるメモリセルを備えるダイナミック型
半導体記憶装置のポーズタイムテスト方法において、 第1の電極端子に基板バイアス発生回路停止信号を印加
することにより、通常使用時における基板バイアス発生
回路から基板に対する基板バイアス電圧の供給を停止す
るステップと、 第2の電極端子に、上記通常使用時と比較して上記メモ
リーキャパシタのリーク電流がより大きくなるような基
板電圧を外部より供給するステップと、 を含むことを特徴とするダイナミック型半導体記憶装置
のポーズタイムテスト方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35648697A JP3488070B2 (ja) | 1997-12-25 | 1997-12-25 | ダイナミック型半導体記憶装置及びダイナミック型半導体記憶装置のポーズタイムテスト方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35648697A JP3488070B2 (ja) | 1997-12-25 | 1997-12-25 | ダイナミック型半導体記憶装置及びダイナミック型半導体記憶装置のポーズタイムテスト方法 |
Publications (2)
Publication Number | Publication Date |
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JPH11185496A JPH11185496A (ja) | 1999-07-09 |
JP3488070B2 true JP3488070B2 (ja) | 2004-01-19 |
Family
ID=18449264
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP35648697A Expired - Fee Related JP3488070B2 (ja) | 1997-12-25 | 1997-12-25 | ダイナミック型半導体記憶装置及びダイナミック型半導体記憶装置のポーズタイムテスト方法 |
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JP4824936B2 (ja) * | 2005-03-10 | 2011-11-30 | 株式会社日立製作所 | ダイナミック・ランダム・アクセス・メモリ装置の検査方法 |
KR100816230B1 (ko) | 2006-11-15 | 2008-03-21 | 동부일렉트로닉스 주식회사 | 반도체기판 전압 및 전류 검사장치 |
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-
1997
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