JP3486603B2

JP3486603B2 - 電源装置

Info

Publication number: JP3486603B2
Application number: JP2000204776A
Authority: JP
Inventors: 幸一郎三浦; 賢一青沼; 渉中堀
Original assignee: TDK Corp
Current assignee: TDK Corp
Priority date: 2000-07-06
Filing date: 2000-07-06
Publication date: 2004-01-13
Anticipated expiration: 2020-07-06
Also published as: JP2002027758A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電源装置に関し、さら
に詳細には、交流電圧を直流電圧に変換する電源装置に
関する。

【０００２】

【従来の技術】商用電源等の交流電圧から直流電圧を得
る電源回路として、コンデンサ・インプット型整流回路
が広く用いられている。

【０００３】コンデンサ・インプット型整流回路の代表
的な回路図は、例えば、特開平４−１３８５０６号公報
の第５図に記載されている。同公報に記載されているよ
うに、コンデンサ・インプット型整流回路は、入力整流
ダイオードの両出力端間に入力平滑コンデンサが挿入さ
れており、かかる入力平滑コンデンサによって入力整流
ダイオードからの出力電圧である脈流を平滑している。

【０００４】しかし、コンデンサ・インプット型整流回
路においては、その入力電流が入力電圧の半周期ごとに
ごく短い時間だけ流れるパルス電流となり、多くの高調
波成分が含まれる。そのため、力率が非常に低く、電圧
歪みが生じたり無効電力が増大し、電源設備に悪影響を
与えてしまう。

【０００５】

【発明が解決しようとする課題】このような問題点を解
決すべく、入力整流ダイオードと入力平滑コンデンサと
の間に昇圧回路を挿入する方法が提案されている（同公
報の第８図参照）。この方法によれば、力率を１に近づ
けることができるが、昇圧回路が有する損失により、変
換効率が低下してしまうという問題が生じる。

【０００６】一方、入力整流ダイオードの後段に入力平
滑コンデンサを設けず、スイッチングトランジスタを介
して、入力整流ダイオードの両出力端間を直接、高周波
トランスの１次巻線に接続する方法も提案されている
（同公報の第１図参照）。この方法によれば、スイッチ
ングトランジスタの導通・非導通を最適制御することに
より、力率を改善することができるが、入力電圧が低い
状態では入力電流が流れず、このため力率をほぼ１とす
ることはできない。また、入力電流に含まれる高調波成
分を効果的に除去することができないという問題もあ
る。

【０００７】したがって、本発明の目的は、変換効率の
低下を最小限に抑えつつ、力率が改善され、入力電流に
含まれる高調波成分を効果的に除去することのできる電
源装置を提供することである。

【０００８】

【課題を解決するための手段】本発明のかかる目的は、
交流電源より供給される入力電圧を整流する入力整流手
段と、前記入力整流手段からの出力を１次巻線に受ける
トランスと、前記トランスの２次巻線からの出力を平滑
する出力整流回路と、前記入力整流手段の出力電圧を昇
圧して、前記トランスの前記１次巻線に供給する昇圧回
路と、前記昇圧回路の動作を制御する第１の制御手段と
を備え、前記昇圧回路が、直列接続されたインダクタお
よび第１のスイッチ手段を有し、前記入力整流手段が、
少なくとも第１の入力整流回路および第２の入力整流回
路を含み、前記第１の制御手段が、周期的に第１の状態
とされるとともに、前記第１の入力整流回路の出力電
圧、前記第２の入力整流回路の出力電圧および前記入力
電流に基づいて、第２の状態とされて、前記第１のスイ
ッチ手段の導通／非導通を決めるラッチ回路を有し、前
記交流電源より供給される前記入力電圧の瞬時値が所定
の電圧以下となったことに応答して、前記交流電源より
供給される入力電流の波形と前記入力整流手段の出力電
圧の波形とが相似形となるように、前記第１のスイッチ
手段の導通／非導通を制御することによって、前記トラ
ンスの前記１次巻線の電圧を昇圧させるように構成さ
れ、前記第１の入力整流回路と前記トランスの１次巻線
が、前記昇圧回路を介することなく、接続され、前記第
２の入力整流回路と前記トランスの１次巻線が、前記昇
圧回路を介して、接続されるように構成されたことを特
徴とする電源装置によって達成される。

【０００９】本発明によれば、入力電圧の瞬時値が所定
の電圧以下となったことに応答してトランスの１次巻線
の電圧が昇圧され、入力電圧の瞬時値が所定の電圧以上
である場合はかかる昇圧が行われないので、交流電源か
ら供給される入力電流は、入力電圧の瞬時値が所定の電
圧以上である場合、昇圧手段を経由することなくトラン
スの１次巻線に流れ込むので、昇圧手段を介在させるこ
とによる変換効率の低下を最小限に抑えることが可能と
なる。

【００１０】本発明の好ましい実施態様においては、前
記トランスの前記１次巻線と前記２次巻線との巻数比が
１：ｎであり、前記所定の電圧が、前記出力整流回路よ
り出力される出力電圧をｎで除した電圧により定義され
る。

【００１１】本発明の好ましい実施態様によれば、所定
の電圧が出力整流回路より出力される出力電圧をｎで除
した電圧により定義されるため、入力電圧の瞬時値が低
下し、トランスの１次巻線に電流が流れなくなる領域と
なったことに応答して、昇圧手段による昇圧が行われる
ことになる。このため、入力電圧の瞬時値が低下し、ト
ランスの１次巻線に電流が流れなくなる領域となって
も、交流電源から常に入力電流を流すことができ、その
結果、入力電流の波形を入力電圧の波形と一致させるこ
とが可能となる。これにより、力率を改善することがで
きる。

【００１２】本発明のさらに好ましい実施態様において
は、前記昇圧手段が、前記入力電圧を整流する第２の入
力整流手段と、前記第２の入力整流手段からの出力を昇
圧しこれを前記トランスの前記１次巻線に供給する昇圧
回路とを含む。

【００１３】本発明のさらに好ましい実施態様において
は、前記トランスの前記１次巻線の電圧波形をパルス波
形とするスイッチ手段をさらに備える。

【００１４】本発明のさらに好ましい実施態様において
は、前記出力整流回路より出力される出力電圧及び出力
電流の少なくとも一方に基づいて、前記交流電源の位相
に同期した正弦波波形を有する制御信号を生成する正弦
波生成手段と、前記トランスの前記１次巻線を流れる電
流を検出する電流検出手段と、前記電流検出手段により
検出された前記電流の電流波形が前記正弦波生成手段に
より生成された前記制御信号の波形と一致するように前
記スイッチ手段のスイッチングを制御する制御手段とを
さらに備える。

【００１５】本発明のさらに好ましい実施態様によれ
ば、トランスの１次巻線を流れる電流の電流波形が正弦
波状となるので、入力電流の波形を入力電圧の波形と一
致させることが可能となる。これにより、力率を改善す
ることができる。また、トランスの１次巻線を流れる電
流の電流波形は、出力整流回路より出力される出力電圧
及び出力電流の少なくとも一方に基づき定められるの
で、出力整流回路より出力される出力電圧を一定に保持
したい場合、出力整流回路より出力される出力電流を一
定に保持したい場合、及び出力整流回路より出力される
出力電力を一定に保持したい場合のいずれの場合におい
ても、これを満たすようにスイッチ手段のスイッチング
を行うことが可能となる。

【００１６】本発明のさらに好ましい実施態様において
は、前記正弦波生成手段により生成される前記制御信号
の正弦波波形に、高調波成分が含まれる。

【００１７】本発明のさらに好ましい実施態様において
は、前記正弦波生成手段が、前記出力整流回路より出力
される出力電圧、出力電流及び出力電力の少なくとも一
つが所望の値より大きいことに応答して前記制御信号の
振幅を減少させ、所望の値より小さいことに応答して前
記制御信号の振幅を増大させる。

【００１８】本発明のさらに好ましい実施態様において
は、前記制御手段が、前記電流検出手段により検出され
た前記電流と前記正弦波生成手段より供給される前記制
御信号とを比較する比較手段を含み、少なくとも前記比
較手段による比較の結果に応答して前記スイッチ手段の
スイッチングを制御する。

【００１９】本発明のさらに好ましい実施態様において
は、前記制御手段が、前記出力整流回路より出力される
出力電圧、出力電流及び出力電力の少なくとも一つを実
質的に一定に保つとともに、前記交流電源より供給され
る入力電流の波形を正弦波状とする。

【００２０】本発明のさらに好ましい実施態様において
は、前記制御手段が、発振信号を生成する発振器と、前
記発振信号に応答して一方の状態となり前記比較手段に
よる比較の結果に応答して他方の状態となるラッチ回路
とをさらに含み、前記ラッチ回路の状態に基づき前記ス
イッチ手段のスイッチングが制御される。

【００２１】

【発明の好ましい実施の形態】以下、添付図面に基づい
て、本発明の好ましい実施態様につき、詳細に説明を加
える。

【００２２】図１は、本発明の好ましい実施態様にかか
る電源装置を示す回路図である。

【００２３】図１に示されるように、本実施態様にかか
る電源装置は、第１の入力整流回路１０と、第２の入力
整流回路２０と、昇圧回路３０と、スイッチ回路４０
と、出力整流回路５０と、制御部６０とを含んで構成さ
れる。

【００２４】第１の入力整流回路１０は、４つのダイオ
ード１１〜１４によって構成されており、ダイオード１
１及び１２のカソードは共通接続されて信号線Ｘ１に接
続され、ダイオード１３及び１４のアノードは共通接続
されて信号線Ｘ２に接続されている。また、ダイオード
１１のアノードとダイオード１３のカソードは、入力フ
ィルタ２を介して、交流電源１の一端が接続される入力
端子ＩＮ１に共通接続され、ダイオード１２のアノード
とダイオード１４のカソードは、入力フィルタ２を介し
て、交流電源１の他端が接続される入力端子ＩＮ２に共
通接続されている。入力端子ＩＮ１及びＩＮ２間に接続
される交流電源１は、本実施態様にかかる電源装置に入
力電圧Ｖｉｎ及び入力電流Ｉｉｎを供給する電源であ
り、例えば商用電源である。このような構成からなる第
１の入力整流回路１０は、入力フィルタ２を介して交流
電源１より供給される入力電圧Ｖｉｎを受け、これを全
波整流する。

【００２５】第２の入力整流回路２０は、２つのダイオ
ード２１及び２２によって構成されており、ダイオード
２１及び２２のカソードは共通接続されて信号線Ｘ３に
接続されている。また、ダイオード２１のアノードは、
入力フィルタ２を介して入力端子ＩＮ２に接続され、ダ
イオード２２のアノードは、入力フィルタ２を介して入
力端子ＩＮ１に接続されている。このような構成からな
る第２の入力整流回路２０は、入力フィルタ２を介して
交流電源１より供給される入力電圧Ｖｉｎを受け、これ
を全波整流する。

【００２６】昇圧回路３０は、インダクタ３１と、電解
効果トランジスタからなるスイッチ素子３２と、ダイオ
ード３３と、コンデンサ３４と、電流検出素子３５とを
含んで構成されている。インダクタ３１は、一端が信号
線Ｘ３に接続され、他端がダイオード３３のアノードに
接続されている。ダイオード３３のカソードは信号線Ｘ
１に接続されている。また、スイッチ素子３２は、一端
がインダクタ３１とダイオード３３のアノードとの節点
に接続され、他端が信号線Ｘ２に接続されている。さら
に、コンデンサ３４はダイオード３３のカソードと信号
線Ｘ２との間に接続されている。コンデンサ３４は、高
周波フィルタとして用いているので、その容量値は小さ
くてよい。このため、コンデンサ３４は、商用電源の周
波数帯域においては十分な平滑作用はない。さらに、電
流検出素子３５は、信号線Ｘ２のうち、スイッチ素子３
２の他端と第１の入力整流回路１０に含まれるダイオー
ド１３及び１４の共通アノードとの間に接続され、ここ
を流れる電流Ｉａを検出する。このような構成からなる
昇圧回路３０は、第２の入力整流回路２０の出力信号線
である信号線Ｘ３より供給される脈流を受け、これを昇
圧することによって、第１の入力整流回路１０の出力信
号線である信号線Ｘ１の電圧を上昇させる。

【００２７】スイッチ回路４０は、高周波トランス４１
と、電解効果トランジスタからなるスイッチ素子４４
と、電流検出素子４５とを含んで構成されている。高周
波トランス４１は、巻数比が１：ｎである１次巻線４２
及び２次巻線４３を有し、１次巻線４２の一端は信号線
Ｘ１に接続され、他端はスイッチ素子４４の一端に接続
されている。また、スイッチ素子４４の他端は、信号線
Ｘ２に接続されている。さらに、電流検出素子４５は、
信号線Ｘ２のうち、スイッチ素子４４の他端とスイッチ
素子３２の他端との間に接続され、ここを流れる電流Ｉ
ｃを検出する。このような構成からなるスイッチ回路４
０は、スイッチ素子４４をスイッチングすることによっ
て、信号線Ｘ１に現れる電力波形をパルス波形とする。

【００２８】出力整流回路５０は、２つのダイオード５
１及び５２と、インダクタ５３と、コンデンサ５４と、
電流検出素子５５とを含んで構成されている。ダイオー
ド５１は、アノードが高周波トランス４１の２次巻線４
３の一端に接続され、カソードがインダクタ５３の一端
に接続されている。ダイオード５２は、アノードが高周
波トランス４１の２次巻線４３の他端に接続され、カソ
ードがインダクタ５３の一端に接続されている。コンデ
ンサ５４は、一端がインダクタ５３の他端に接続され、
他端がダイオード５２のアノードに接続されている。ま
た、コンデンサ５４の一端は負荷３の一端が接続される
出力端子ＯＵＴ１に接続され、コンデンサ５４の他端は
負荷３の他端が接続される出力端子ＯＵＴ２に接続され
ている。さらに、電流検出素子５５は、出力端子ＯＵＴ
２とコンデンサ５４の他端との間に接続され、ここを流
れる電流Ｉｏｕｔを検出する。このような構成からなる
出力整流回路５０は、スイッチ回路４０からの出力が有
するパルス波形を平滑し、直流に変換する。

【００２９】制御部６０は、３つの制御回路６１〜６３
と、パルストランス６４と、ゼロクロス検出回路６５を
含んで構成されている。制御回路６１は、入力端ａ、ｂ
及びｃと出力端ｄを備え、入力端ａには信号線Ｘ３上に
現れる電圧Ｖａが供給され、入力端ｂには電流検出素子
３５により検出された電流Ｉａを示す情報が供給され、
入力端ｃには信号線Ｘ１上に現れる電圧Ｖｂが供給され
る。また、出力端ｄからは、スイッチ素子３２のスイッ
チングを制御する制御信号が出力される。制御回路６２
は、入力端ｅ、ｆ及びｇと出力端ｈを備え、入力端ｅに
は電流検出素子５５により検出された電流Ｉｏｕｔを示
す情報が供給され、入力端ｆには出力端子ＯＵＴ１上に
現れる電圧Ｖｏｕｔが供給され、入力端ｇにはゼロクロ
ス検出回路６５の出力端ｏより出力される出力信号が供
給される。また、出力端ｈからは、制御信号ｃｎｔｒｌ
が出力される。制御回路６３は、入力端ｉ及びｊと出力
端ｋを備え、入力端ｉには制御信号ｃｎｔｒｌが供給さ
れ、入力端ｊには電流検出素子４５により検出された電
流Ｉｃを示す情報が供給される。また、出力端ｋから
は、パルストランス６４を介してスイッチ素子４４のス
イッチングを制御する制御信号が出力される。ゼロクロ
ス検出回路６５は、入力端ｌ及びｍと出力端ｏとを備
え、入力端ｌには、入力フィルタ２を介して、交流電源
１の一端が接続される入力端子ＩＮ１に接続される。入
力端ｍには、同様に入力フィルタ２を介して、交流電源
１の他端が接続される入力端子ＩＮ２に接続される。ま
た、出力端ｏからは、入力端子ＩＮ１及びＩＮ２間に接
続される交流電源１から供給される入力電圧Ｖｉｎがゼ
ロ電圧と交差する度にゼロクロス検出信号ｚｅｒｏが出
力され、上述のとおり、制御回路６２の入力端ｇに供給
される。このような構成からなる制御部６０は、本実施
態様にかかる電源装置全体の動作を制御し、出力電圧Ｖ
ｏｕｔを安定化させるとともに、入力電流Ｉｉｎの電流
波形を正弦波状に整形して力率を向上させる。

【００３０】図２は、制御回路６１の回路構成を示すブ
ロック図である。

【００３１】図２に示されるように、制御回路６１は、
乗算器７１と、コンパレータ７２と、発振器７３と、Ｒ
Ｓラッチ回路７４とを含んで構成される。

【００３２】発振器７３は、所定の周波数、例えば１０
０ｋＨｚ〜２００ｋＨｚの周波数を有する三角波を生成
する回路であり、生成された三角波はＲＳラッチ回路７
４のセット入力端子（Ｓ）に供給される。乗算器７１
は、入力端ａより供給される電圧Ｖａ及び入力端ｃより
供給される電圧Ｖｂを受けて、これらに対し必要な演算
を行い、その結果をコンパレータ７２の反転入力端子
（−）に供給する。コンパレータ７２の非反転入力端子
（＋）には、入力端ｂより供給される電流Ｉａを示す情
報が入力される。コンパレータ７２は、乗算器７１によ
る演算結果と電流Ｉａを示す情報とを比較し、電流Ｉａ
を示す情報が乗算器７１による演算結果を越えたことに
応答してハイレベルの出力をＲＳラッチ回路７４のリセ
ット入力端子（Ｒ）に供給する。ＲＳラッチ回路７４
は、リセット入力端子（Ｒ）に供給される信号がハイレ
ベルであることに応答して出力端子（Ｑ）より出力され
る信号のレベルをローレベルとし、セット入力端子
（Ｓ）に供給される信号がハイレベルであることに応答
して出力端子（Ｑ）より出力される信号のレベルをハイ
レベルとする。

【００３３】このような構成からなる制御回路６１は、
信号線Ｘ１上に現れる電圧Ｖｂを出力電圧Ｖｏｕｔ／ｎ
（ｎ：高周波トランス４１の１次巻線４２及び２次巻線
４３の巻数比）以上に保持し、さらに、信号線Ｘ３上に
現れる電圧Ｖａの電圧波形と電流検出素子３５により検
出される電流Ｉａの電流波形とが相似形となるように、
且つ、コンデンサ３４の両端の電圧がほぼ一定に維持さ
れるように、昇圧回路３０内のスイッチ素子３２の導通
・非導通を制御する。

【００３４】すなわち、高周波トランス４１の１次巻線
４２と２次巻線４３の巻数比は１：ｎであり、高周波ト
ランス４１の２次巻線４３間に発生する電圧Ｖｓは、１
次巻線４２間に生じている電圧Ｖｂのｎ倍となるが、か
かる２次巻線４３間に発生する電圧Ｖｓが、負荷３に供
給される出力電圧Ｖｏｕｔよりも低いと、２次巻線４３
から負荷３へ電流が流れなくなってしまう。負荷３へ電
流が流れないということは、入力電流Ｉｉｎが流れない
ことを意味するから、電圧Ｖｂが電圧Ｖｏｕｔ／ｎより
も低い状態では、入力電流Ｉｉｎが流れないことにな
る。入力電流Ｉｉｎが流れない期間が長くなると、入力
電流の高調波成分が増大してしまう。このため、制御回
路６１は入力端ｃを介して信号線Ｘ１上に現れる電圧Ｖ
ｂをモニターし、第１の入力整流回路１０によって電圧
Ｖｂを電圧Ｖｏｕｔ／ｎ以上に保持できない領域におい
ては、出力端ｄを介してパルス状の制御信号をスイッチ
素子３２に供給してスイッチ素子３２をスイッチングさ
せ、これによって昇圧回路３０による昇圧を開始させ
る。

【００３５】より具体的には、第１の入力整流回路１０
によって電圧Ｖｂを出力電圧Ｖｏｕｔ／ｎ以上に保持で
きない領域では、ＲＳラッチ回路７４は、発振器７３よ
り供給される三角波のレベルが所定のレベルに達すると
セットされ、その出力をハイレベルとする。これにより
スイッチ素子３２は導通状態となる。その後、ＲＳラッ
チ回路７４は、乗算器７１による演算結果及び電流Ｉａ
を示す情報に基づく所定のタイミングでリセットされ、
その出力をローレベルとする。これによりスイッチ素子
３２は非導通状態となる。ここで、上記「所定のタイミ
ング」は、出力端ｄからの出力波形のデューティを決定
する要素となる。つまり、スイッチ素子３２が導通状態
となった後、どのタイミングでコンパレータ７２の出力
がハイレベルとなるかによって、出力端ｄからの出力波
形のデューティが決まる。かかるデューティは、スイッ
チ素子３２によるスイッチングの結果、入力端ａに供給
される電圧Ｖａの波形及び入力端ｂに供給される電流Ｉ
ａの波形が相似形となるように、且つ、コンデンサ３４
の両端の電圧がほぼ一定に維持されるように、決定され
る。

【００３６】一方、第１の入力整流回路１０によって電
圧Ｖｂを出力電圧Ｖｏｕｔ／ｎ以上に保持できる領域で
は、コンパレータ７２はその出力をハイレベルに維持
し、これにより、ＲＳラッチ回路７４は、発振器７３か
らのセット入力端子（Ｓ）への入力に関わらずリセット
状態が維持される。このため、出力端ｄからの出力はロ
ーレベルに維持され（デューティ＝０）、スイッチ素子
３２は非導通状態となる。これにより昇圧回路３０によ
る昇圧動作は停止する。

【００３７】このように、制御回路６１は、電圧Ｖｂが
出力電圧Ｖｏｕｔ／ｎ以下に低下しないようにスイッチ
素子３２を制御するので、入力電圧Ｖｉｎが出力電圧Ｖ
ｏｕｔ／ｎ以上である場合は、入力電流Ｉｉｎは第１の
入力整流回路１０を経由して直接スイッチ回路４０に流
入し、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔ／ｎ以下であ
る場合は、電圧Ｖｂが出力電圧Ｖｏｕｔ／ｎ以上に保持
されているために入力電流Ｉｉｎは第１の入力整流回路
１０を経由してスイッチ回路４０に流入することができ
ず、第２の入力整流回路２０及び昇圧回路３０を経由し
てスイッチ回路４０に流入することになる。

【００３８】このような機能を有する制御回路６１とし
ては、例えば、ＵＮＩＴＲＯＤＥ製の電源制御ＩＣ：Ｕ
Ｃ３８５４Ｂがある。

【００３９】図３は、制御回路６２の回路構成を示すブ
ロック図である。

【００４０】図３に示されるように、制御回路６２は、
マルチプレクサ８１と、Ａ／Ｄコンバータ８２と、割り
込みコントローラ８３と、プロセッサ・コア８４と、Ｒ
ＯＭ８５と、タイマ８６と、ＲＡＭ８７と、Ｉ／Ｏコン
トローラ８８とを含んで構成される。

【００４１】マルチプレクサ８１は、入力端ｅより供給
される出力電流Ｉｏｕｔ及び入力端ｆより供給される出
力電圧Ｖｏｕｔを受けて、これらの一方をＡ／Ｄコンバ
ータ８２に供給する。Ａ／Ｄコンバータ８２は、マルチ
プレクサ８１を介して供給される出力電流Ｉｏｕｔ又は
出力電圧Ｖｏｕｔをデジタル情報に変換する。割り込み
コントローラ８３は、入力端ｇより供給されるゼロクロ
ス検出信号ｚｅｒｏを受け、これが活性化する度に、プ
ロセッサ・コア８４に対し割り込みを発行する。プロセ
ッサ・コア８４は、制御回路６２の全体の動作を制御す
る制御部である。ＲＯＭ８５は、プロセッサ・コア８４
が行うべき処理手順を示すプログラムと、振幅が１であ
る正弦波の１／２周期分の波形（正弦半波波形）を時間
軸方向に１２８分割した基本データとを格納しており、
かかる基本データのうち、先頭アドレスに格納されてい
るデータが、割り込みコントローラ８３より発行される
割り込み信号に応答してプロセッサ・コア８４より読み
出される。タイマ８６は、割り込みコントローラ８３よ
り割り込み信号が発行された後、７８μｓｅｃ周期（交
流電源１が５０Ｈｚの商用電源である場合）で割り込み
信号を生成し、これを受けたプロセッサ・コア８４は、
ＲＯＭ８５に格納されている基本データのうち、次のア
ドレスに格納されているデータを読み出す。ＲＡＭ８７
は、プロセッサ・コア８４による演算に使用される作業
領域である。Ｉ／Ｏコントローラ８８は、プロセッサ・
コア８４による演算により得られたデータを出力端ｈよ
り制御信号ｃｎｔｒｌとして出力するためのインターフ
ェース回路である。

【００４２】このような構成からなる制御回路６２は、
本実施態様においては、出力電圧Ｖｏｕｔをモニタし、
これが一定の電圧値を持つように、制御信号ｃｎｔｒｌ
を生成する。

【００４３】具体的には、まず、マルチプレクサ８１を
介してＡ／Ｄコンバータ８２によりデジタル情報に変換
された出力電圧Ｖｏｕｔは、プロセッサ・コア８４によ
る制御のもと、所定のパラメータに変換される。一方、
上述のとおり、入力端ｇより供給されるゼロクロス検出
信号ｚｅｒｏが活性化する度に、ＲＯＭ８５に格納され
ている基本データのうち、先頭アドレスに格納されてい
るデータがプロセッサ・コア８４によって読み出される
と、プロセッサ・コア８４は、上記得られたパラメータ
と出力電圧Ｖｏｕｔの基準値を示すパラメータとを比較
する。比較の結果、上記得られたパラメータが基準値を
示すパラメータよりも大きければ、出力端子ＯＵＴ１及
びＯＵＴ２間に供給されている出力電圧Ｖｏｕｔが、基
準値よりも大きいことを意味するので、当該基本データ
が示す値を減少させ、これをＩ／Ｏコントローラ８８を
介して出力端ｈより出力する。逆に、上記得られたパラ
メータが基準値を示すパラメータよりも小さければ、出
力端子ＯＵＴ１及びＯＵＴ２間に供給されている出力電
圧Ｖｏｕｔが、基準値よりも小さいことを意味するの
で、当該基本データが示す値を増加させ、これをＩ／Ｏ
コントローラ８８を介して出力端ｈより出力する。

【００４４】次に、割り込みコントローラ８３から割り
込み信号が発行されてから７８μｓｅｃ後、タイマ８６
より割り込み信号が生成され、プロセッサ・コア８４は
これに応答してＲＯＭ８５に格納されている基本データ
のうち、次のアドレスに格納されているデータを読み出
す。このようにして読み出されたデータも、プロセッサ
・コア８４による上記パラメータ同士の比較の結果に基
づいて減少又は増加されて、出力端ｈより出力される。

【００４５】このような処理がタイマ８６より割り込み
信号が生成される度に次々と行われる。その結果、出力
端子ＯＵＴ１及びＯＵＴ２間に供給されている出力電圧
Ｖｏｕｔに応じた波形を有する制御信号ｃｎｔｒｌが出
力端ｈより出力され、これが上述のとおり制御回路６３
の入力端ｉに供給される。

【００４６】このような機能を有する制御回路６２とし
ては、例えば、ＮＥＣ製のマイクロコントローラ：μＰ
Ｄ７８３２４がある。

【００４７】図４は、制御回路６３の回路構成を示すブ
ロック図である。

【００４８】図４に示されるように、制御回路６３は、
コンパレータ９１と、発振器９２と、ＲＳラッチ回路９
３とを含んで構成される。

【００４９】コンパレータ９１は、入力端ｉより供給さ
れる制御信号ｃｎｔｒｌを反転入力端子（−）より受
け、入力端ｊより供給される電流Ｉｃを示す情報を非反
転入力端子（＋）より受けてこれらを比較し、電流Ｉｃ
を示す情報が制御信号ｃｎｔｒｌを越えたことに応答し
てハイレベルの出力をＲＳラッチ回路９３のリセット入
力端子（Ｒ）に供給する。発振器９２は、所定の周波
数、例えば１００ｋＨｚ〜２００ｋＨｚの周波数を有す
る三角波を生成する回路であり、生成された三角波はＲ
Ｓラッチ回路９３のセット入力端子（Ｓ）に供給され
る。ＲＳラッチ回路９３は、リセット入力端子（Ｒ）に
供給される信号がハイレベルであることに応答して出力
端子（Ｑ）より出力される信号のレベルをローレベルと
し、セット入力端子（Ｓ）に供給される信号がハイレベ
ルであることに応答して出力端子（Ｑ）より出力される
信号のレベルをハイレベルとする。

【００５０】このような構成からなる制御回路６３は、
電流検出素子４５によって検出されるパルス電流Ｉｃを
モニタし、かかるパルス電流Ｉｃの電流波形が、制御回
路６２より供給される制御信号ｃｎｔｒｌの波形と一致
するように、パルストランス６４を介してスイッチ素子
４４を制御する。具体的には、出力端ｋから出力される
スイッチ素子４４の駆動信号は、発振器９２より供給さ
れる三角波がハイレベルとなりＲＳラッチ回路９３がセ
ットされたことに応答してハイレベルとなり、その後、
電流Ｉｃを示す情報が制御信号ｃｎｔｒｌよりも大きく
なったことに応答してローレベルとなる。これにより、
電流Ｉｃの波形は、ピークが制御信号ｃｎｔｒｌによっ
て制限された波形となる。

【００５１】このような機能を有する制御回路６３とし
ては、例えば、ＵＮＩＴＲＯＤＥ製の電源制御ＩＣ：Ｕ
Ｃ３８２５がある。

【００５２】次に、本発明の好ましい実施態様にかかる
電源装置の動作について説明する。

【００５３】図５は、本発明の好ましい実施態様にかか
る電源装置の動作を示す電圧波形及び電流波形である。

【００５４】図５に示されるように、交流電源１の入力
電圧Ｖｉｎの波形は正弦波状であり、第２の入力整流回
路２０によりこれを全波整流した後の電圧Ｖａは脈流と
なる。交流電源１の入力電圧Ｖｉｎを第１の入力整流回
路１０により全波整流した後の電圧Ｖｂも脈流になろう
とするが、上述のとおり、昇圧回路３０によって昇圧が
される結果、電圧Ｖｏｕｔ／ｎ（ｎ：高周波トランス４
１の１次巻線４２及び２次巻線４３の巻数比）以下には
低下せず、その結果、図５に示されるような波形とな
る。

【００５５】より具体的には、入力電圧Ｖｉｎがゼロ電
圧と交差する時刻ｔ０においては、信号線Ｘ１は昇圧回
路３０により昇圧がされ、信号線Ｘ１上の電圧ＶｂはＶ
ｏｕｔ／ｎ以上に維持されているので、入力電流Ｉｉｎ
は直接コンデンサ３４に流れ込みことができず、昇圧回
路３０を経由してコンデンサ３４に流れ込む。このと
き、上述のとおり、制御回路６１は、コンデンサ３４の
両端の電圧をほぼ一定に維持するとともに、入力電圧Ｖ
ｉｎの波形と入力電流Ｉｉｎの波形とがほぼ相似形とな
るように、スイッチ素子３２のスイッチングを制御す
る。

【００５６】かかる動作は、入力電圧Ｖｉｎの瞬時値が
昇圧回路３０の出力電圧よりも高くなる時刻ｔ１まで行
われる。入力電圧Ｖｉｎの瞬時値が昇圧回路３０の出力
電圧よりも高くなると、上述のとおり、制御回路６１は
スイッチ素子３２のスイッチングを停止させるので、昇
圧回路３０による昇圧は停止される。これにより、入力
電流Ｉｉｎは、昇圧回路３０を経由することなく直接コ
ンデンサ３４に流れ込む。上述のとおり、コンデンサ３
４の容量は小さく、実質的に平滑作用を持たないので、
コンデンサ３４の両端の電圧である電圧Ｖｂは入力電圧
Ｖｉｎと実質的に等しくなり、電圧Ｖｂは入力電圧Ｖｉ
ｎの変化に追随して変化する。

【００５７】その後、入力電圧Ｖｉｎの瞬時値が、時刻
ｔ２において再び昇圧回路３０の出力電圧よりも低くな
ると、制御回路６１は再びスイッチ素子３２によるスイ
ッチングを再開し、昇圧回路３０による昇圧動作を行っ
て電圧ＶｂをＶｏｕｔ／ｎ以上に維持する。かかる動作
は、入力電圧Ｖｉｎの瞬時値が昇圧回路３０の出力電圧
よりも高くなる時刻ｔ３まで行われる。

【００５８】このように、本発明の好ましい実施態様に
かかる電源装置では、入力電圧Ｖｉｎの瞬時値がＶｏｕ
ｔ／ｎよりも高いときには、昇圧回路３０による昇圧は
行われず、入力電流Ｉｉｎは昇圧回路３０を経由するこ
となくスイッチ回路４０に流れ込むので、昇圧回路３０
を介在させることによる変換効率の低下は最小限に抑え
られる。また、入力電圧Ｖｉｎの瞬時値がＶｏｕｔ／ｎ
よりも低いときには、昇圧回路３０による昇圧が行われ
電圧ＶｂがＶｏｕｔ／ｎ以上に保持されるので、常に入
力電流Ｉｉｎを流すことができ、その結果、入力電流Ｉ
ｉｎの波形を入力電圧Ｖｉｎの波形と一致させることが
可能となる。これにより、力率を改善することができ
る。

【００５９】尚、コンデンサ３４は、その容量が小さい
ため、入力電流Ｉｉｎはスイッチ回路４０の高周波トラ
ンス４１の１次巻線４２を流れる電流Ｉｃの変化に追随
する。このため、入力電流Ｉｉｎの波形を入力電圧Ｖｉ
ｎの波形と同じ正弦波状とし、力率を１に近づけるため
には、高周波トランス４１の１次巻線４２を流れる電流
Ｉｃを正弦波状にする必要がある。

【００６０】図６は、制御回路６３の動作を示す波形図
である。

【００６１】図６に示されるように、出力端ｋから出力
されるスイッチ素子４４の駆動信号がハイレベルとなる
と、スイッチ素子４４が導通状態となり、電流Ｉｃが増
大するが、電流Ｉｃの量が制御信号ｃｎｔｒｌにより示
される値に達すると、コンパレータ９１の出力がハイレ
ベルとなり、ＲＳラッチ回路９３がリセットされて、ス
イッチ素子４４は非導通状態となる。その後、発振器９
２より供給される三角波のレベルがハイレベルとなり、
ＲＳラッチ回路９３が再びセットされると、スイッチ素
子４４が導通状態となり、再び、電流Ｉｃが増大し始め
る。上述のとおり、ＲＳラッチ回路９３より供給される
三角波の周波数は例えば１００ｋＨｚ〜２００ｋＨｚで
あるので、上記動作が当該周波数にて繰り返し行われる
ことになる。

【００６２】また、電流Ｉｃのピークは、制御信号ｃｎ
ｔｒｌによって制限されるので、制御信号ｃｎｔｒｌが
変化すると、それに伴って電流Ｉｃのピークも変化す
る。例えば、図６に示されるように、制御信号ｃｎｔｒ
ｌのレベルが低くなれば（制御信号ｃｎｔｒｌ’）、そ
れに伴って電流Ｉｃのピークも低く抑えられる。上述の
とおり、制御回路６２により生成される制御信号ｃｎｔ
ｒｌのレベルは、出力端子ＯＵＴ１及びＯＵＴ２間に供
給されている出力電圧Ｖｏｕｔが過大であれば低下し、
出力端子ＯＵＴ１及びＯＵＴ２間に供給されている出力
電圧Ｖｏｕｔが過小であれば上昇するので、電流Ｉｃの
ピークも、出力端子ＯＵＴ１及びＯＵＴ２間に供給され
ている出力電圧Ｖｏｕｔが過大であれば低下し、出力端
子ＯＵＴ１及びＯＵＴ２間に供給されている出力電圧Ｖ
ｏｕｔが過小であれば上昇する。これにより、本発明の
好ましい実施態様にかかる電源装置では、出力端子ＯＵ
Ｔ１及びＯＵＴ２間に供給されている出力電圧Ｖｏｕｔ
が安定化されるとともに、高周波トランス４１の１次巻
線４２を流れる電流Ｉｃが正弦波状となる。

【００６３】尚、入力電流Ｉｉｎの波形を一層正弦波に
近づけるためには、昇圧回路３０による昇圧が行われて
いる期間（例えば時刻ｔ２〜時刻ｔ３）においては、電
流Ｉｃの電流量をコンデンサ３４に流入する電流量に一
致させ、昇圧回路３０による昇圧が行われていない期間
（例えば時刻ｔ１〜時刻ｔ２）においては、入力電流Ｉ
ｉｎの波形が入力電圧Ｖｉｎの波形と相似となるよう
に、スイッチ素子４４のスイッチングを制御することが
望ましい。その理由を以下に説明する。

【００６４】図７は、昇圧回路３０の入力側に交流電源
１が接続され、出力側に負荷３が接続された状態を示す
回路図である。また、図８は、入力電流Ｉｉｎ_３０及び
電流Ｉｃｉｎの電流波形を示す図である。

【００６５】図７に示されるように、昇圧回路３０の入
力側に交流電源１が接続されると、入力電圧Ｖｉｎ_３０
と、入力電流Ｉｉｎ_３０の波形はともに正弦波であるた
め、スイッチ素子３２が非導通状態である場合にコンデ
ンサ３４に流入する電流Ｉｃｉｎの包絡線は、図８に示
されるように、入力電流Ｉｉｎ_３０の２倍の周波数成分
を持つ電流波形となる。

【００６６】なぜなら、コンデンサ３４に流れ込む電流
Ｉｃｉｎは、

【００６７】

【数１】となり、入力電圧Ｖｉｎ_３０及び入力電流Ｉｉｎ_３０の
波形はともに正弦波であるから、

【００６８】

【数２】となり、コンデンサ３４に流れ込む電流Ｉｃｉｎは、入
力電流Ｉｉｎ_３０の２倍の周波数成分を持つ電流波形と
なる。

【００６９】一方、電圧Ｖｂが一定となるためには、コ
ンデンサ３４に流れ込む電流Ｉｃｉｎとコンデンサ３４
から流れ出る電流Ｉｃｏｕｔとが等しくなければならな
い。

【００７０】このため、入力電流Ｉｉｎの波形を一層正
弦波に近づけるためには、昇圧回路３０による昇圧が行
われている期間（例えば時刻ｔ２〜時刻ｔ３）において
は、電流Ｉｃの電流量をコンデンサ３４に流入する電流
量に一致させ、昇圧回路３０による昇圧が行われていな
い期間（例えば時刻ｔ１〜時刻ｔ２）においては、入力
電流Ｉｉｎの波形が入力電圧Ｖｉｎの波形と相似となる
ように、スイッチ素子４４のスイッチングを制御するこ
とが望ましい。

【００７１】つまり、制御回路６２にて生成される制御
信号ｃｎｔｒｌは、昇圧回路３０が動作する期間におい
ては入力電流Ｉｉｎの２倍の周波数成分を持つ電流波形
であり、且つ、昇圧回路３０が動作しない期間において
は入力電圧Ｖｉｎの波形と相似であれば、入力電流Ｉｉ
ｎの波形は一層正弦波に近づくことになる。

【００７２】以上説明したとおり、本実施態様にかかる
電源装置によれば、変換効率の低下を最小限に抑えつ
つ、力率が改善され、入力電流に含まれる高調波成分を
効果的に除去することのできる電源装置を提供すること
が可能となる。

【００７３】本実施態様にかかる電源装置によれば、力
率＝０．９９、入力電流Ｉｉｎの高調波電流歪み率
（Ｔ．Ｈ．Ｄ）＝５．８５％を得ることができ、ＩＥＣ
６１０００−３−２ｃｌａｓｓＡの規格値を満足するこ
とができた。

【００７４】本発明は、以上の実施態様に限定されるこ
となく、特許請求の範囲に記載された発明の範囲内で種
々の変更が可能であり、それらも本発明の範囲内に包含
されるものであることはいうまでもない。

【００７５】例えば、上記実施態様においては、制御部
６０を制御回路６１〜６３からなる３つの制御回路によ
って構成したが、これら３つの制御回路の機能を全て備
える一つの制御回路のみによって制御部６０を構成して
もよい。

【００７６】また、上記実施態様においては、制御回路
６２が、出力電圧Ｖｏｕｔに基づき生成されたパラメー
タと出力電圧Ｖｏｕｔの基準値を示すパラメータとを比
較し、これに基づいて、ＲＯＭ８５に格納されている基
本データの値を減少又は増大させることにより制御信号
ｃｎｔｒｌを生成し、これによって出力電圧Ｖｏｕｔの
安定化を図っているが、本発明はこれに限定されず、出
力電流Ｉｏｕｔの安定化や、出力電力（Ｖｏｕｔ×Ｉｏ
ｕｔ）の安定化を図るように構成してもよい。出力電流
Ｉｏｕｔの安定化を図る場合は、出力電流Ｉｏｕｔに基
づき生成されたパラメータと出力電流Ｉｏｕｔの基準値
を示すパラメータとを比較し、これに基づいて、ＲＯＭ
８５に格納されている基本データの値を減少又は増大さ
せて制御信号ｃｎｔｒｌを生成すればよく、出力電力
（Ｖｏｕｔ×Ｉｏｕｔ）の安定化を図る場合は、出力電
流Ｉｏｕｔと出力電圧Ｖｏｕｔの両方に基づき生成され
たパラメータと出力電力Ｖｏｕｔ×Ｉｏｕｔの基準値を
示すパラメータとを比較し、これに基づいて、ＲＯＭ８
５に格納されている基本データの値を減少又は増大させ
て制御信号ｃｎｔｒｌを生成すればよい。

【００７７】さらに、上記実施態様においては、制御回
路６２が、出力電圧Ｖｏｕｔに基づき生成されたパラメ
ータと出力電圧Ｖｏｕｔの基準値を示すパラメータとを
比較し、これに基づいて、ＲＯＭ８５に格納されている
基本データの値を減少又は増大させることにより制御信
号ｃｎｔｒｌを生成し、これによって入力電流Ｉｉｎの
波形と入力電圧Ｖｉｎの波形とを一致させ、入力電流に
含まれる高調波成分を除去しているが、ＲＯＭ８５に格
納されている基本データに昇圧回路３０による昇圧が行
われる期間ｔ２〜ｔ３においては電流Ｉｃの電流量とコ
ンデンサ３４に流入する電流量とが一致し、昇圧回路３
０による昇圧が行われない期間ｔ１〜ｔ２においては入
力電流Ｉｉｎの波形と入力電圧Ｖｉｎの波形とが一致す
るような高調波成分を含ませ、これによって入力電流に
含まれる高調波成分がより効果的に除去されるよう構成
してもよい。

【００７８】また、本発明において、手段とは、必ずし
も物理的手段を意味するものではなく、各手段の機能が
ソフトウエアによって実現される場合も包含する。さら
に、一つの手段の機能が二以上の物理的手段により実現
されても、二以上の手段の機能が一つの物理的手段によ
り実現されてもよい。

【００７９】

【発明の効果】以上説明したように、本発明によれば、
変換効率の低下を最小限に抑えつつ、力率が改善され、
入力電流に含まれる高調波成分を効果的に除去された電
源装置を提供することができる。

【図面の簡単な説明】

【図１】図１は、本発明の好ましい実施態様にかかる電
源装置を示す回路図である。

【図２】図２は、制御回路６１の回路構成を示すブロッ
ク図である。

【図３】図３は、制御回路６２の回路構成を示すブロッ
ク図である。

【図４】図４は、制御回路６３の回路構成を示すブロッ
ク図である。

【図５】図５は、本発明の好ましい実施態様にかかる電
源装置の動作を示す電圧波形及び電流波形である。

【図６】図６は、制御回路６３の動作を示す波形図であ
る。

【図７】図７は、昇圧回路３０の入力側に交流電源１が
接続され、出力側に負荷３が接続された状態を示す回路
図である。

【図８】図８は、入力電流Ｉｉｎ_３０及び電流Ｉｃｉｎ
の電流波形を示す図である。

【符号の説明】

１交流電源２入力フィルタ３負荷１０第１の入力整流回路１１〜１４ダイオード２０第２の入力整流回路２１、２２ダイオード３０昇圧回路３１インダクタ３２スイッチ素子３３ダイオード３４コンデンサ３５電流検出素子４０スイッチ回路４１高周波トランス４２１次巻線４３２次巻線４４スイッチ素子４５電流検出素子５０出力整流回路５１、５２ダイオード５３インダクタ５４コンデンサ５５電流検出素子６０制御部６１〜６３制御回路６４パルストランス６５ゼロクロス検出回路７１乗算器７２コンパレータ７３発振器７４ＲＳラッチ回路８１マルチプレクサ８２Ａ／Ｄコンバータ８３割り込みコントローラ８４プロセッサ・コア８５ＲＯＭ８６タイマ８７ＲＡＭ８８Ｉ／Ｏコントローラ９１コンパレータ９２発振器９３ＲＳラッチ回路

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平７−177745（ＪＰ，Ａ) 特開平11−89221（ＪＰ，Ａ) 特開平10−14231（ＪＰ，Ａ) 特開平４−138506（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H02M 7/12 H02M 3/155 H02M 3/28

Claims

(57)【特許請求の範囲】

【請求項１】交流電源より供給される入力電圧を整流
する入力整流手段と、前記入力整流手段からの出力を１
次巻線に受けるトランスと、前記トランスの２次巻線か
らの出力を平滑する出力整流回路と、前記入力整流手段
の出力電圧を昇圧して、前記トランスの前記１次巻線に
供給する昇圧回路と、前記昇圧回路の動作を制御する第
１の制御手段とを備え、前記昇圧回路が、直列接続され
たインダクタおよび第１のスイッチ手段を有し、前記入
力整流手段が、少なくとも第１の入力整流回路および第
２の入力整流回路を含み、前記第１の制御手段が、周期
的に第１の状態とされるとともに、前記第１の入力整流
回路の出力電圧、前記第２の入力整流回路の出力電圧お
よび前記入力電流に基づいて、第２の状態とされて、前
記第１のスイッチ手段の導通／非導通を決めるラッチ回
路を有し、前記交流電源より供給される前記入力電圧の
瞬時値が所定の電圧以下となったことに応答して、前記
交流電源より供給される入力電流の波形と前記入力整流
手段の出力電圧の波形とが相似形となるように、前記第
１のスイッチ手段の導通／非導通を制御することによっ
て、前記トランスの前記１次巻線の電圧を昇圧させるよ
うに構成され、前記第１の入力整流回路と前記トランス
の１次巻線が、前記昇圧回路を介することなく、接続さ
れ、前記第２の入力整流回路と前記トランスの１次巻線
が、前記昇圧回路を介して、接続されるように構成され
たことを特徴とする電源装置。
【請求項２】さらに、前記トランスの前記１次巻線の
電圧波形をパルス波形とする第２のスイッチ手段を備え
たことを特徴とする請求項１に記載の電源装置。
【請求項３】さらに、前記出力整流回路より出力され
る出力電圧および出力電流の少なくとも一方に基づい
て、前記交流電源の位相に同期した正弦波波形を有する
制御信号を生成する正弦波生成手段と、前記トランスの
前記１次巻線を流れる電流を検出する電流検出手段と、
前記電流検出手段により検出された前記電流の電流波形
が前記正弦波生成手段により生成された前記制御信号の
波形と一致するように、前記第２のスイッチ手段のスイ
ッチングを制御する第２の制御手段を備えたことを特徴
とする請求項２に記載の電源装置。
【請求項４】前記正弦波生成手段によって生成される
前記制御信号の正弦波波形に、高調波成分が含まれるこ
とを特徴とする請求項３に記載の電源装置。
【請求項５】前記正弦波生成手段が、前記出力整流回
路から出力される出力電圧、出力電流および出力電力の
少なくとも一つが所望の値より大きいことに応答して、
前記制御信号の振幅を減少させ、所望の値より小さいこ
とに応答して、前記制御信号の振幅を増大させるように
構成されたことを特徴とする請求項３または４に記載の
電源装置。
【請求項６】前記第２の制御手段が、前記電流検出手
段により検出された前記電流と、前記正弦波生成手段よ
り供給される前記制御信号とを比較する比較手段を含
み、少なくとも前記比較手段による比較の結果に応答し
て、前記第２のスイッチ手段のスイッチングを制御する
ように構成されたことを特徴とする請求項３ないし５の
いずれか１項に記載の電源装置。
【請求項７】前記第２の制御手段が、前記出力整流回
路から出力される出力電圧、出力電流および出力電力の
少なくとも一つを実質的に一定に保つとともに、前記交
流電源より供給される入力電流の波形を正弦波状とする
ように構成されたことを特徴とする請求項３ないし６の
いずれか１項に記載の電源装置。