JP3484943B2 - Register device - Google Patents
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、マイクロプロセッ
サ等に使用され、誤り訂正機能を持つレジスタ装置に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a register device used in a microprocessor or the like and having an error correction function.
【０００２】[0002]
【従来の技術】図３は従来のレジスタ装置のブロック図
を示す。2. Description of the Related Art FIG. 3 shows a block diagram of a conventional register device.
【０００３】同図においてレジスタ装置３は、エンコー
ダ３１と６ビットの情報記号レジスタ３２と４ビットの
検査記号レジスタ３３とデコーダ３４とトライステート
バッファ３５とから構成され、６ビットのデータバス３
６に接続されている。In the figure, the register device 3 is composed of an encoder 31, a 6-bit information symbol register 32, a 4-bit check symbol register 33, a decoder 34 and a tri-state buffer 35.
Connected to 6.
【０００４】エンコーダ３１はデータバス３６の値をエ
ンコードし６ビットの情報記号レジスタ３２の１ビット
誤り訂正に必要な４ビットの検査記号を出力し、検査記
号レジスタ３３は書き込み制御信号３０１（図には記号
WEで示している）によってエンコーダ３１の出力を格納
し、情報記号レジスタ３２は書き込み制御信号３０１に
よってデータバス３６の値を格納し、デコーダ３４は情
報記号レジスタ３２の値と検査記号レジスタ３３の値と
を用いて誤り訂正を行ったデータを出力し、トライステ
ートバッファ３５は読み出し制御信号３０２（図には記
号REで示している）を受けるとデコーダ３４の出力をデ
ータバス３６に出力する。ここで、読み出し制御信号３
０２および書き込み制御信号３０１は図示されないマイ
クロプロセッサにより出力され、データバス３６は同マ
イクロプロセッサと接続されている。The encoder 31 encodes the value of the data bus 36 and outputs the 4-bit check symbol necessary for the 1-bit error correction of the 6-bit information symbol register 32. The check symbol register 33 outputs the write control signal 301 (see the figure). Is a sign
(Indicated by WE) stores the output of the encoder 31, the information symbol register 32 stores the value of the data bus 36 by the write control signal 301, and the decoder 34 stores the value of the information symbol register 32 and the value of the check symbol register 33. The error-corrected data is output using and the tri-state buffer 35 outputs the output of the decoder 34 to the data bus 36 when receiving the read control signal 302 (indicated by RE in the figure). Here, the read control signal 3
02 and the write control signal 301 are output by a microprocessor (not shown), and the data bus 36 is connected to the microprocessor.
【０００５】以上の構成をもつ従来のレジスタ装置３に
ついて、レジスタに対する書き込み動作と読み出し動作
に分けてその動作を説明する。
（１）レジスタに対する書き込み動作
書き込み時はマイクロプロセッサによりデータバス３６
にデータが出力され、エンコーダ３１はデータバス３６
の値をエンコードし検査記号を出力する。次に、書き込
み制御信号３０１が出力されて、情報記号レジスタ３２
はデータバス３６の値を格納し、検査記号レジスタ３３
はエンコーダ３１の出力を格納する。
（２）レジスタに対する読み出し動作
読み出し時はマイクロプロセッサにより読み出し制御信
号３０２が出力され、情報記号レジスタ３２の値と検査
記号レジスタ３３の値とを用いてデコーダ３４が誤り訂
正されたデータを出力し、トライステートバッファ３５
はデコーダ３４の出力をデータバス３６へ出力する。The operation of the conventional register device 3 having the above configuration will be described separately for the write operation and the read operation for the register. (1) Write operation to the register When writing, the data bus 36 is written by the microprocessor.
Data is output to the encoder 31
The value of is encoded and the check symbol is output. Next, the write control signal 301 is output and the information symbol register 32 is output.
Stores the value of the data bus 36, and the check symbol register 33
Stores the output of the encoder 31. (2) Read Operation to Register At the time of reading, the read control signal 302 is output by the microprocessor, and the decoder 34 outputs the error-corrected data using the value of the information symbol register 32 and the value of the check symbol register 33. Tri-state buffer 35
Outputs the output of the decoder 34 to the data bus 36.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、上記従
来のレジスタ装置をマイクロプロセッサの動作を定義す
るものとして用いた場合、マイクロプロセッサが誤動作
する場合があった。However, when the conventional register device is used to define the operation of the microprocessor, the microprocessor may malfunction.
【０００７】すなわち、マイクロプロセッサの動作を定
義するような重要な値を保持するレジスタ装置において
は、ノイズ等によってレジスタの値が変化しないことが
要求される。ところが、図３に示した従来のレジスタ装
置では、書き込み動作と書き込み動作の間にノイズによ
り２ビット以上の誤りが発生すると誤り訂正ができなく
なる。また、書き込み動作の間隔が長くなるほど２ビッ
ト以上の誤りが発生する確率は大きくなる。That is, in the register device that holds an important value that defines the operation of the microprocessor, it is required that the value of the register does not change due to noise or the like. However, in the conventional register device shown in FIG. 3, if an error of 2 bits or more occurs due to noise between write operations, error correction cannot be performed. Also, the longer the write operation interval, the greater the probability that an error of 2 bits or more will occur.
【０００８】本発明はかかる課題に鑑み、誤り訂正され
る確率が書き込み動作から次の書き込み動作までの時間
に依存せず、結果として信頼性を高めるレジスタ装置を
提供することを目的とする。In view of the above problems, it is an object of the present invention to provide a register device in which the probability of error correction does not depend on the time from a write operation to the next write operation and, as a result, the reliability is improved.
【０００９】[0009]
【課題を解決するための手段】この課題を解決するため
本発明のレジスタ装置は、データを格納する情報記号レ
ジスタと、前記データの誤り訂正に必要な検査記号を格
納する検査記号レジスタと、前記情報記号レジスタの値
と前記検査記号レジスタの値とを用いて誤り訂正を行っ
たデータを出力するデコーダと、誤り訂正に必要な検査
記号を発生するエンコーダと、第１の動作状態時には、
所与のデータと前記所与のデータから前記エンコーダに
よって得られる検査記号とをそれぞれ前記情報記号レジ
スタと前記検査記号レジスタとに書き込み、前記第１の
動作状態でない時には、前記デコーダの出力と前記出力
から前記エンコーダによって得られる検出記号とをそれ
ぞれ前記情報記号レジスタと前記検査記号レジスタとに
書き込む制御手段とを備える。In order to solve this problem, a register device of the present invention comprises an information symbol register for storing data, a check symbol register for storing a check symbol necessary for error correction of the data, and A decoder that outputs data that has been error-corrected using the value of the information symbol register and the value of the check symbol register, an encoder that generates a check symbol necessary for error correction, and a first operating state,
Writing given data and a check symbol obtained by the encoder from the given data to the information symbol register and the check symbol register, respectively, and when not in the first operating state, an output of the decoder and an output of the decoder. Control means for writing the detection symbols obtained by the encoder to the information symbol register and the check symbol register, respectively.
【００１０】また、この課題を解決するため本発明のレ
ジスタ装置は、データを格納する情報記号レジスタと、
前記データの誤り訂正に必要な検査記号を格納する検査
記号レジスタと、前記情報記号レジスタの値と前記検査
記号レジスタの値とを用いて誤り訂正を行ったデータを
出力し誤りを検出すると誤り検出信号を出力するデコー
ダと、誤り訂正に必要な検査記号を発生するエンコーダ
と、第１の動作状態時には、所与のデータと前記所与の
データから前記エンコーダによって得られる検査記号と
をそれぞれ前記情報記号レジスタと前記検査記号レジス
タとに書き込み、前記デコーダが前記誤り検出信号を出
力する動作状態時には、前記デコーダの出力と前記出力
から前記エンコーダによって得られる検出記号とをそれ
ぞれ前記情報記号レジスタと前記検査記号レジスタとに
書き込む制御手段とを備える。In order to solve this problem, the register device of the present invention comprises an information symbol register for storing data,
A check symbol register that stores a check symbol necessary for error correction of the data, and error-detected data when an error is detected by outputting the error-corrected data using the value of the information symbol register and the value of the check symbol register A decoder that outputs a signal, an encoder that generates a check symbol necessary for error correction, and, in a first operating state, given information and a check symbol obtained by the encoder from the given data, respectively. In the operating state in which the decoder is outputting the error detection signal by writing to the symbol register and the check symbol register, the output of the decoder and the detection symbol obtained by the encoder from the output are respectively the information symbol register and the check. Control means for writing to the symbol register.
【００１１】[0011]
（実施の形態１）以下、本発明の実施の形態について、
図１を用いて説明する。(Embodiment 1) Hereinafter, an embodiment of the present invention will be described.
This will be described with reference to FIG.
【００１２】図１は、本発明の第一の実施の形態におけ
るレジスタ装置の構成を示すブロック図を示す。FIG. 1 is a block diagram showing the configuration of a register device according to the first embodiment of the present invention.
【００１３】図１において、レジスタ装置１は、セレク
タ１１とエンコーダ１２と６ビットの情報記号レジスタ
１３と４ビットの検査記号レジスタ１４とデコーダ１５
とトライステートバッファ１６とから構成され、６ビッ
トのデータバス１７に接続されている。In FIG. 1, the register device 1 includes a selector 11, an encoder 12, a 6-bit information symbol register 13, a 4-bit check symbol register 14 and a decoder 15.
And a tri-state buffer 16 and connected to a 6-bit data bus 17.
【００１４】セレクタ１１は書き込み制御信号１０１
（図には記号WEで示してある）を受けるとデータバス１
７のデータを出力しそれ以外の時はデコーダ１５の出力
を出力し、トライステートバッファ１６は読み出し制御
信号１０２（図には記号REで示してある）を受けるとデ
コーダ１５の値をデータバス１７に出力する。また、エ
ンコーダ１２はセレクタ１１の出力をエンコードし６ビ
ットの情報記号レジスタの１ビット誤り訂正に必要な４
ビットの検査記号を出力し、検査記号レジスタ１４はク
ロック信号１０３（図には記号CLKで示してある）によ
ってエンコーダ１２の出力を毎サイクル格納し、情報記
号レジスタ１３はクロック信号１０３によってセレクタ
１１の出力を毎サイクル格納し、デコーダ１５は情報記
号レジスタ１３の値と検査記号レジスタ１４の値とを用
いて誤り訂正を行ったデータを出力する。ここで、読み
出し制御信号１０２、書き込み制御信号１０１およびク
ロック信号１０３は図示されないマイクロプロセッサに
より出力され、データバス１７は同マイクロプロセッサ
と接続されている。また、クロック信号１０３はマイク
ロプロセッサの最小動作単位である。さらに、エンコー
ダ１２およびデコーダ１５は一般的な誤り訂正で用いら
れているものである。The selector 11 has a write control signal 101.
Data bus 1 upon receiving (indicated by the symbol WE in the figure)
7 and outputs the output of the decoder 15 at other times, and when the tri-state buffer 16 receives the read control signal 102 (indicated by RE in the figure), it outputs the value of the decoder 15 to the data bus 17 Output to. Further, the encoder 12 encodes the output of the selector 11 to obtain the 4 bits necessary for 1-bit error correction of the 6-bit information symbol register.
The bit check symbol is output, the check symbol register 14 stores the output of the encoder 12 every cycle by the clock signal 103 (indicated by the symbol CLK in the figure), and the information symbol register 13 outputs the selector 11 by the clock signal 103. The output is stored every cycle, and the decoder 15 outputs the error-corrected data using the value of the information symbol register 13 and the value of the check symbol register 14. Here, the read control signal 102, the write control signal 101, and the clock signal 103 are output by a microprocessor (not shown), and the data bus 17 is connected to the microprocessor. The clock signal 103 is the minimum operation unit of the microprocessor. Further, the encoder 12 and the decoder 15 are used in general error correction.
【００１５】以上のように構成された本発明のレジスタ
装置について、レジスタに対する書き込み動作と読み出
し動作と書き込み動作を行わない場合とに分けてその動
作を説明する。
（１）レジスタに対する書き込み動作
書き込み時はマイクロプロセッサによりデータバス１７
にデータが出力され、書き込み制御信号１０１が出力さ
れ、セレクタ１１はデータバス１７のデータを出力す
る。情報記号レジスタ１３はセレクタ１１の出力をクロ
ック信号１０３によって格納することにより、データバ
ス１７の値を保持することになる。また、エンコーダ１
２はセレクタ１１の出力をエンコードし検査記号レジス
タ１４はエンコーダ１２の出力をクロック信号１０３に
よって格納することにより、データバス１７の値を誤り
訂正するのに必要な検査記号を保持することになる。
（２）レジスタに対する読み出し動作
読み出し時はマイクロプロセッサにより読み出し制御信
号１０２が出力され、デコーダ１５は情報記号レジスタ
１３の値と検査記号レジスタ１４の値とを用いて誤り訂
正を行ったデータを出力し、トライステートバッファ１
６はデコーダ１５の出力をデータバス１７へ出力する。
（３）レジスタに対して書き込みが行われない場合の動
作
書き込み制御信号１０１は出力されず、セレクタ１１は
デコーダ１５の出力を出力する。情報記号レジスタ１３
はセレクタ１１の出力をクロック信号１０３によって格
納する。また、エンコーダ１２はセレクタ１１の出力を
エンコードし検査記号レジスタ１４はエンコーダ１２の
出力をクロック信号１０３によって格納する。以上の動
作により、情報記号レジスタ１３および検査記号レジス
タ１４が書き込みがない場合も毎サイクル誤り訂正され
ることになる。The operation of the register device of the present invention having the above-described configuration will be described separately for the case where the write operation, the read operation, and the case where the write operation is not performed on the register. (1) Write operation to register When writing, the data bus 17
To the write control signal 101, and the selector 11 outputs the data on the data bus 17. The information symbol register 13 holds the value of the data bus 17 by storing the output of the selector 11 by the clock signal 103. Also, encoder 1
Reference numeral 2 encodes the output of the selector 11, and the check symbol register 14 stores the output of the encoder 12 by the clock signal 103, thereby holding the check symbol necessary for error correcting the value of the data bus 17. (2) Read Operation to Register At the time of read, the read control signal 102 is output by the microprocessor, and the decoder 15 outputs the error-corrected data using the value of the information symbol register 13 and the value of the check symbol register 14. , Tri-state buffer 1
6 outputs the output of the decoder 15 to the data bus 17. (3) Operation when writing to the register is not performed The write control signal 101 is not output, and the selector 11 outputs the output of the decoder 15. Information symbol register 13
Stores the output of the selector 11 by the clock signal 103. Further, the encoder 12 encodes the output of the selector 11, and the check symbol register 14 stores the output of the encoder 12 by the clock signal 103. By the above operation, error correction is performed every cycle even when the information symbol register 13 and the check symbol register 14 are not written.
【００１６】以上のように本発明の第一の実施の形態に
よれば、レジスタに対して書き込み動作が行われない場
合、情報記号レジスタ１３には情報記号レジスタ１３と
検査記号レジスタ１４との値をデコーダ１５で誤り訂正
した結果が毎サイクル格納され、検査記号レジスタ１４
には情報記号レジスタ１３の値を誤り訂正するのに必要
な検査記号が毎サイクル格納されることになる。書き込
みから次の書き込みまでの時間にかかわらず１サイクル
の間にノイズにより情報記号レジスタ１３もしくは検査
記号レジスタ１４の１ビットが反転した場合の誤りは訂
正される。２ビット以上の誤りに対しては従来の技術と
同様に訂正することができないが、１サイクルの間に２
ビット以上の誤りが発生する確率は極めて小さいため、
非常に信頼性の高いレジスタ装置を得ることができ、マ
イクロプロセッサの動作を定義するような重要な値を保
持するレジスタに好適である。As described above, according to the first embodiment of the present invention, when the write operation is not performed on the register, the values of the information symbol register 13 and the check symbol register 14 are stored in the information symbol register 13. The result of error correction by the decoder 15 is stored every cycle, and the check symbol register 14
The check symbols necessary for error-correcting the value of the information symbol register 13 are stored in each cycle. An error is corrected when one bit of the information symbol register 13 or the check symbol register 14 is inverted due to noise during one cycle regardless of the time from writing to the next writing. An error of 2 bits or more cannot be corrected in the same manner as the conventional technique, but 2
Since the probability that more than one bit error occurs is extremely small,
A very reliable register device can be obtained, which is suitable for registers that hold important values that define the operation of the microprocessor.
【００１７】（実施の形態２）図２は、本発明の第二の
実施の形態におけるレジスタ装置の構成を示すブロック
図を示す。図２において、本発明の第一の実施の形態と
同じ構成要素は同じ符号を付して説明を省略し、異なる
点を中心に説明する。(Second Embodiment) FIG. 2 is a block diagram showing a configuration of a register device according to a second embodiment of the present invention. In FIG. 2, the same components as those of the first embodiment of the present invention are designated by the same reference numerals, the description thereof will be omitted, and different points will be mainly described.
【００１８】検査記号レジスタ２４がエンコーダ１２の
出力を格納し、情報記号レジスタ２３がセレクタ１１の
出力を格納する点は図１に示すレジスタ装置１と同じだ
が、デコーダ２５が誤りを検出すると誤り検出信号２８
を出力し、ORゲート２６が誤り検出信号２８と書き込み
制御信号１０１のいずれかが出力されているときイネー
ブル信号２９を出力し、イネーブル信号２９によって検
査記号レジスタ２４がエンコーダ１２の出力を格納し、
情報記号レジスタ２３がセレクタ１１の出力を格納する
点が異なる。The check symbol register 24 stores the output of the encoder 12 and the information symbol register 23 stores the output of the selector 11, which is the same as the register device 1 shown in FIG. 1, but when the decoder 25 detects an error, it detects an error. Signal 28
The OR gate 26 outputs the enable signal 29 when either the error detection signal 28 or the write control signal 101 is output, and the check signal register 24 stores the output of the encoder 12 by the enable signal 29.
The difference is that the information symbol register 23 stores the output of the selector 11.
【００１９】以上のように構成された本発明のレジスタ
装置について、レジスタに対する読み込み動作について
は本発明の第一の実施の形態と同じである。以下には、
書き込み動作と書き込みを行わない場合の動作とを説明
する。
（１）レジスタに対する書き込み動作
書き込み時はマイクロプロセッサによりデータバス１７
にデータが出力され、書き込み制御信号１０１が出力さ
れ、セレクタ１１はデータバス１７のデータを出力し、
ORゲート２６はイネーブル信号２９を出力する。情報記
号レジスタ２３はセレクタ１１の出力をイネーブル信号
２９によって格納することにより、データバス１７の値
を保持することになる。また、エンコーダ１２はセレク
タ１１の出力をエンコードし検査記号レジスタ２４はエ
ンコーダ１２の出力をイネーブル信号２９によって格納
することにより、データバス１７の値を誤り訂正するの
に必要な検査記号を保持することになる。
（２）レジスタに対して書き込みが行われない場合の動
作
書き込み制御信号１０１は出力されず、セレクタ１１は
デコーダ２５の出力を出力し、エンコーダ１２はセレク
タ１１の出力をエンコードし出力する。デコーダ２５に
よって誤りが検出され誤り検出信号２８が出力される
と、ORゲート２６からイネーブル信号２９が出力され、
情報記号レジスタ２３はセレクタ１１の出力を格納し、
検査記号レジスタ２４はエンコーダ１２の出力を格納す
る。以上の動作により、情報記号レジスタ２３もしくは
検査記号レジスタ２４に１ビットの誤りが発生すると直
ちに誤り訂正されることになる。Regarding the register device of the present invention configured as described above, the read operation to the register is the same as that of the first embodiment of the present invention. Below,
The write operation and the operation when no write is performed will be described. (1) Write operation to register When writing, the data bus 17
To the write control signal 101, the selector 11 outputs the data on the data bus 17,
The OR gate 26 outputs the enable signal 29. The information symbol register 23 holds the value of the data bus 17 by storing the output of the selector 11 by the enable signal 29. Further, the encoder 12 encodes the output of the selector 11 and the check symbol register 24 stores the output of the encoder 12 by the enable signal 29 to hold the check symbol necessary for error correcting the value of the data bus 17. become. (2) Operation when writing to the register is not performed The write control signal 101 is not output, the selector 11 outputs the output of the decoder 25, and the encoder 12 encodes and outputs the output of the selector 11. When the decoder 25 detects an error and outputs the error detection signal 28, the OR gate 26 outputs the enable signal 29,
The information symbol register 23 stores the output of the selector 11,
The check symbol register 24 stores the output of the encoder 12. By the above operation, when a 1-bit error occurs in the information symbol register 23 or the check symbol register 24, the error is immediately corrected.
【００２０】以上のように本発明の第二の実施の形態に
よれば、第一の実施の形態による効果の他に、誤りが検
出されなければ情報記号レジスタおよび検査記号レジス
タへの格納動作を行わないため、不要な消費電流を削減
することができる。As described above, according to the second embodiment of the present invention, in addition to the effect of the first embodiment, if the error is not detected, the storing operation to the information symbol register and the check symbol register is performed. Since it is not performed, unnecessary current consumption can be reduced.
【００２１】尚、以上の本発明の実施の形態では、６ビ
ットの情報記号レジスタおよび４ビットの検査記号レジ
スタによる構成を示したが、任意ビットの情報記号レジ
スタおよび検査記号レジスタであっても本発明は応用可
能である。また、以上の本発明の実施の形態では、１ビ
ットの誤り訂正を行う場合について述べているが、検査
記号を４ビット以上にして１ビット以上の誤り訂正を可
能としたものであっても本発明は応用可能である。さら
に、以上の本発明の実施の形態では、データバスからの
値とデコーダの出力とをセレクタにより選択している
が、データバスの値を書き込み制御信号によって格納す
る情報記号レジスタを別途設け、その出力とデコーダの
出力とをセレクタにより選択する構成にしてもよい。In the above-described embodiment of the present invention, the configuration of the 6-bit information symbol register and the 4-bit check symbol register is shown. The invention is applicable. Further, although the above-described embodiment of the present invention describes the case where error correction of 1 bit is performed, even if the check symbol is 4 bits or more and error correction of 1 bit or more is possible, The invention is applicable. Further, in the above-described embodiment of the present invention, the value from the data bus and the output of the decoder are selected by the selector. However, an information symbol register for storing the value of the data bus by the write control signal is separately provided, and The output and the output of the decoder may be selected by a selector.
【００２２】[0022]
【発明の効果】以上のように本発明に係るレジスタ装置
は、非常に信頼性の高いレジスタ装置を得ることができ
る。よって、マイクロプロセッサの動作を定義するよう
な重要な値を保持するレジスタに好適である。As described above, the register device according to the present invention can provide a highly reliable register device. Therefore, it is suitable for a register that holds an important value that defines the operation of the microprocessor.
【図１】本発明の第一の実施の形態におけるレジスタ装
置の構成を示すブロック図FIG. 1 is a block diagram showing a configuration of a register device according to a first embodiment of the present invention.
【図２】本発明の第二の実施の形態におけるレジスタ装
置の構成を示すブロック図FIG. 2 is a block diagram showing a configuration of a register device according to a second embodiment of the present invention.
【図３】従来のレジスタ装置の構成を示すブロック図FIG. 3 is a block diagram showing a configuration of a conventional register device.
１ レジスタ装置 ２ レジスタ装置 １１ セレクタ １２ エンコーダ １３、２３ 情報記号レジスタ １４、２４ 検査記号レジスタ １５ デコーダ １６ トライステートバッファ １７、３６ データバス ２６ ORゲート ２８ 誤り検出信号 ２９ イネーブル信号 ３１ エンコーダ ３２ 情報記号レジスタ ３３ 検査記号レジスタ ３４ デコーダ ３５ トライステートバッファ １０１、３０１ 書き込み制御信号 １０２、３０２ 読み出し制御信号 １０３ クロック信号 1 register device 2 register device 11 selector 12 encoder 13, 23 Information symbol register 14, 24 Check symbol register 15 decoder 16 tri-state buffer 17,36 data bus 26 OR gate 28 Error detection signal 29 Enable signal 31 encoder 32 Information Symbol Register 33 Check symbol register 34 Decoder 35 tri-state buffer 101, 301 Write control signal 102, 302 Read control signal 103 clock signal
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/16 G06F 11/10 ─────────────────────────────────────────────────── ─── Continuation of front page (58) Fields surveyed (Int.Cl. 7 , DB name) G06F 12/16 G06F 11/10
Claims (2)
前記データの誤り訂正に必要な検査記号を格納する検査
記号レジスタと、前記情報記号レジスタの値と前記検査
記号レジスタの値とを用いて誤り訂正を行ったデータを
出力し誤りを検出すると誤り検出信号を出力するデコー
ダと、誤り訂正に必要な検査記号を発生するエンコーダ
と、第１の動作状態時には、所与のデータと前記所与の
データから前記エンコーダによって得られる検査記号と
をそれぞれ前記情報記号レジスタと前記検査記号レジス
タとに書き込み、前記デコーダが前記誤り検出信号を出
力する動作状態時には、前記デコーダの出力と前記出力
から前記エンコーダによって得られる検出記号とをそれ
ぞれ前記情報記号レジスタと前記検査記号レジスタとに
書き込む制御手段とを備えたレジスタ装置。1. An information symbol register for storing data,
A check symbol register that stores a check symbol necessary for error correction of the data, and error-detected data when an error is detected by outputting the error-corrected data using the value of the information symbol register and the value of the check symbol register A decoder that outputs a signal, an encoder that generates a check symbol necessary for error correction, and, in a first operating state, given information and a check symbol obtained by the encoder from the given data, respectively. In the operating state in which the decoder is outputting the error detection signal by writing to the symbol register and the check symbol register, the output of the decoder and the detection symbol obtained by the encoder from the output are respectively the information symbol register and the check. A register device comprising a symbol register and control means for writing to the symbol register.
に対する書き込み動作の状態とする請求項１記載のレジ
スタ装置。2. A register apparatus according to claim 1, wherein said first operating state and the state of the write operation to the register device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25023097A JP3484943B2 (en) | 1997-09-16 | 1997-09-16 | Register device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP25023097A JP3484943B2 (en) | 1997-09-16 | 1997-09-16 | Register device |
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| JPH1185630A JPH1185630A (en) | 1999-03-30 |
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Family Applications (1)
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Country Status (1)
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| JP (1) | JP3484943B2 (en) |
-
1997
- 1997-09-16 JP JP25023097A patent/JP3484943B2/en not_active Expired - Fee Related
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| JPH1185630A (en) | 1999-03-30 |
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