JP3482255B2 - Image data processing apparatus and information system using the same - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、パーソナルコンピュー
タ、ワークステーション、ファクシミリ、プリンタ、グ
ラフィックス装置などの情報端末機器分野におけるメモ
リ上に割り付けられた画像やテキスト、グラフィックス
データを画素演算する画像データ処理装置に関し、特に
クロックに同期して高速にメモリをアクセスする高速画
像データ処理装置およびそれを用いた情報システムに適
用して有効な技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to image data assigned to a memory in the field of information terminals such as personal computers, workstations, facsimiles, printers, and graphics devices, and image data for calculating pixels of graphics data. More particularly, the present invention relates to a high-speed image data processing device that accesses a memory at high speed in synchronization with a clock and a technique effectively applied to an information system using the same.

【０００２】[0002]

【従来の技術】たとえば、従来の高速処理を必要とされ
るグラフィックスワークステーションで用いられている
画像データ処理装置は、ＰＩＸＥＬ Ｎｏ．１２９号
Ｐ２６〜Ｐ３４に記載の「ＩＲＩＳワークステーション
のすべて」で示されるように、多量の処理プロセッサと
大容量メモリとしてＶＲＡＭ（シリアルポート付きダイ
ナミックメモリ）を使用している。2. Description of the Related Art For example, a conventional image data processing apparatus used in a graphics workstation requiring high-speed processing is a PIXEL No. No. 129
As shown in "All of IRIS workstations" described in P26 to P34, a large amount of processors and VRAM (dynamic memory with serial port) are used as a large capacity memory.

【０００３】[0003]

【発明が解決しようとする課題】ところが、前記のよう
な画像データ処理装置においては、多量の処理プロセッ
サと大容量メモリとしてＶＲＡＭを使用しているため
に、高性能を維持しつつ装置を低価格化し、ＬＳＩとし
て集約する上で大きな問題となっている。However, in the image data processing apparatus as described above, since a large amount of processing processors and VRAM are used as a large capacity memory, the apparatus is inexpensive while maintaining high performance. However, this is a big problem when integrated into an LSI.

【０００４】また、画像やテキスト、グラフィックスデ
ータを画素演算する手段として、ソフトウェアで画素演
算するしかなく、高速にかつ低価格に画素演算を行う手
段が必要とされている。Further, as means for calculating pixels of images, texts, and graphics data, there is no choice but to calculate pixels by software, and there is a need for means for calculating pixels at high speed and at low cost.

【０００５】そこで、本発明者は、プロセッサの構成方
式に着目し、最高スループットを最低限のハードウェア
で実現するため、処理の統合化と分散化のトレードオフ
を行う必要があることを考えた。Therefore, the present inventor has paid attention to the processor configuration method, and has considered that it is necessary to make a trade-off between processing integration and decentralization in order to realize maximum throughput with minimum hardware. .

【０００６】また、使用メモリとして、高速処理用と大
容量メモリを統合し、低コストに大容量、高速のメモリ
アクセスを実現する必要があるため、クロックに同期し
てアドレス、データおよび制御信号をラッチする機能を
有するＳＤＲＡＭ（シンクロナスＤＲＡＭ）を用いてシ
ステムを構成することを検討した。Since it is necessary to integrate a high-speed processing memory and a large-capacity memory as a used memory to realize a large-capacity and high-speed memory access at low cost, address, data and control signals are synchronized with a clock. It was examined to configure the system using SDRAM (synchronous DRAM) having a latching function.

【０００７】このＳＤＲＡＭを利用することで、メモリ
にアクセスしたいアドレスを発行してから、たとえばリ
ードデータが出力されるクロックタイミングを指定でき
るため、リード処理を完結する前に、次のアドレスを発
行することが可能となることを見い出した。By using this SDRAM, it is possible to specify, for example, a clock timing at which read data is output after issuing an address to access the memory. Therefore, the next address is issued before the read processing is completed. I have found that it is possible.

【０００８】そこで、本発明の目的は、前記のようなプ
ロセッサの構成方式の課題を解決し、メモリに格納され
た画像データを高速に画素演算し、これを読み出し表示
するグラフィックス処理を高速かつ低コストに実現する
ことができる画像データ処理装置およびそれを用いた情
報システムを提供することにある。SUMMARY OF THE INVENTION Therefore, an object of the present invention is to solve the above-mentioned problems of the processor configuration system, to perform high-speed pixel calculation of the image data stored in the memory, and to read and display the image data at high speed. An object is to provide an image data processing device that can be realized at low cost and an information system using the same.

【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

【００１０】[0010]

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。Among the inventions disclosed in the present application, a brief description will be given to the outline of typical ones.
It is as follows.

【００１１】すなわち、本発明の画像データ処理装置
は、クロック信号に同期してアドレス入力、データ入出
力および制御信号入力が可能にされる第１および第２お
よび第３のメモリと、これらのメモリに個別的に割り当
てられたメモリバスとに加え、プロセッサの構成方式と
して、このメモリバスに個別に割り当てられたバス制御
手段、このバス制御手段に結合されこれらのメモリをア
クセスするためのデータおよびアドレスを生成するデー
タ処理モジュール、および第１のメモリに画像処理に関
するコマンドおよび原画データを格納し、この第１のメ
モリから読み出した原画データに対して原画データをそ
のままあるいは輝度または色相または透明度を変更する
画素演算を行い、第２もしくは第３のいずれかのメモリ
のデータを変更する手段を有するものである。That is, the image data processing apparatus of the present invention is provided with first, second and third memories which enable address input, data input / output and control signal input in synchronization with a clock signal, and these memories. In addition to the memory bus individually assigned to the bus, as a processor configuration method, bus control means individually assigned to this memory bus, and data and address for accessing these memories coupled to this bus control means A data processing module that generates a command, and an image processing command and original image data are stored in the first memory, and the original image data is read from the first memory and the original image data is unchanged or the brightness, hue, or transparency is changed. Perform pixel calculation and change data in either the second or third memory And it has a stage.

【００１２】この場合に、前記プロセッサを画像処理プ
ロセッサとしたり、またデータ処理モジュールとして、
ＤＭＡ制御によるコマンドフェッチ、メモリをアクセス
するためのアドレスを生成するアドレス演算部、第２も
しくは第３のいずれかのメモリのアドレスに画素演算の
結果を第２もしくは第３のいずれかのメモリに書き込む
まで第２もしくは第３のいずれかのメモリのアドレスを
遅延させるシフトレジスタ、画素演算を行う画素演算部
で構成するようにしたものである。In this case, the processor may be an image processor or a data processing module,
Command fetch by DMA control, address calculation unit for generating address for accessing memory, writing result of pixel calculation in address of second or third memory in memory of second or third The shift register for delaying the address of either the second or the third memory and the pixel operation unit for performing the pixel operation are configured.

【００１３】さらに、前記第２もしくは第３のいずれか
のメモリのデータを変更する手段として、ライトオンリ
ー処理とリードモディファイライト処理とを有し、この
リードモディファイライト処理を行う手段としては、画
素演算部が第１のメモリから原画データを読み出す時間
と、同時に第２もしくは第３のいずれかのメモリから既
に書き込まれている画像データを読み出す時間と、原画
データと画像データとを合成する画素演算を施す時間
と、第２もしくは第３のメモリに書き込む時間とにおい
て、アドレス演算部を状態保持のまま演算を停止させる
という構成にしたものである。Further, as means for changing the data in the second or third memory, there is a write-only processing and a read-modify-write processing, and the means for performing this read-modify-write processing is pixel calculation. The unit reads the original image data from the first memory, simultaneously reads the image data already written from either the second or the third memory, and pixel calculation for synthesizing the original image data and the image data. In the application time and the writing time in the second or third memory, the operation is stopped while maintaining the state of the address operation unit.

【００１４】特に、前記メモリとしてシンクロナスＤＲ
ＡＭを複数個利用することで、コマンドや元絵データを
読み込みながら処理を行い、描画データを書き込むとい
うパイプライン処理で最高のスループットを実現可能と
し、このためプロセッサとメモリを結合するメモリバス
の配置方法は、３つの独立メモリバスとし、第１のメモ
リには、コマンドと入力データを格納し、第２および第
３のメモリは交代バッファとして、描画処理で書き込み
中は異なるメモリを表示処理で読み出すようにしたもの
である。Particularly, as the memory, a synchronous DR
By using multiple AMs, it is possible to achieve the maximum throughput by pipeline processing, in which processing is performed while reading commands and original picture data, and drawing data is written. Therefore, the arrangement of the memory bus that connects the processor and memory The method uses three independent memory buses, the first memory stores commands and input data, the second and third memories function as alternate buffers, and different memories are read by the display process during writing in the drawing process. It was done like this.

【００１５】また、本発明の情報システムは、前記画像
データ処理装置を用い、メモリ上に割り付けられた画像
やテキスト、グラフィックスデータを画素演算するパー
ソナルコンピュータ、ワークステーション、ファクシミ
リ、プリンタ、グラフィックス装置などの情報端末機器
に適用するものである。Further, the information system of the present invention uses the above-mentioned image data processing device to perform a pixel operation on an image, text or graphics data allocated on a memory, a personal computer, a workstation, a facsimile, a printer or a graphics device. It is applied to information terminal equipment such as.

【００１６】[0016]

【作用】前記した画像データ処理装置およびそれを用い
た情報システムによれば、第１および第２および第３の
メモリ、メモリバスの他に、プロセッサの構成方式とし
て、バス制御手段、データ処理モジュール、さらにこの
データ処理モジュールを、アドレスを生成するアドレス
演算部、アドレス演算部の結果を遅延させるシフトレジ
スタ、および画素演算を行う画素演算部で構成したこと
で、アドレス演算部は、第１のメモリをアクセスするア
ドレスの発行より第１のメモリから原画データが読み出
されるまでの時間を待たずに、次もしくはそれ以降の第
１のメモリをアクセスするアドレスと、第２もしくは第
３のいずれかのメモリをアクセスするアドレスとの演算
を行うことができるため、高速画素演算を実現すること
ができる。According to the above-mentioned image data processing device and the information system using the same, in addition to the first, second and third memories and the memory bus, the bus control means, the data processing module are provided as the processor configuration system. Further, since the data processing module is configured by the address calculation unit that generates the address, the shift register that delays the result of the address calculation unit, and the pixel calculation unit that performs the pixel calculation, the address calculation unit includes the first memory. Without waiting for the time from the issuance of the address for accessing the first memory until the original image data is read from the first memory, and the address for accessing the next or subsequent first memory, and either the second or the third memory. Since it is possible to perform an operation with an address for accessing, it is possible to realize a high-speed pixel operation.

【００１７】また、リードモディファイライト処理を行
う手段として、第１のメモリから原画データを読み出す
時間と、第２もしくは第３のいずれかのメモリから画像
データを読み出す時間と、この原画データと画像データ
とを合成する画素演算を施す時間と、第２もしくは第３
のメモリに書き込む時間とにおいて、アドレス演算部を
状態保持のまま演算を停止させるという構成としたこと
で、ライトオンリー処理と同一の回路でリードモディフ
ァイライト処理を実現できるため、ハードウェア量が少
なく、高速画素演算を実現することができる。As means for performing the read-modify-write process, the time for reading the original image data from the first memory, the time for reading the image data from either the second memory or the third memory, and the original image data and the image data. And the second or third time for performing pixel calculation for combining
In the time to write to the memory of, the address operation unit is configured to stop the operation while maintaining the state, so that the read-modify-write processing can be realized in the same circuit as the write-only processing, the amount of hardware is small, High-speed pixel calculation can be realized.

【００１８】これにより、メモリに格納された画像デー
タを高速に画素演算し、これを読み出し表示するグラフ
ィックス処理を高速かつ低コストに実現することがで
き、特にパーソナルコンピュータ、ワークステーショ
ン、ファクシミリ、プリンタ、グラフィックス装置など
の情報端末機器に良好に適用することができる。As a result, the image data stored in the memory can be pixel-calculated at high speed, and the graphics processing for reading and displaying the pixel can be realized at high speed and at low cost. In particular, personal computers, workstations, facsimiles, printers. , Can be well applied to information terminal devices such as graphics devices.

【００１９】[0019]

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。Embodiments of the present invention will now be described in detail with reference to the drawings.

【００２０】図１は本発明の一実施例である画像データ
処理装置を示すブロック図、図２は本実施例において、
画像処理コマンドおよび原画データを格納するメモリの
メモリマップを示す説明図、図３は画像処理プロセッサ
のパイプライン動作を説明するタイムチャート、図４は
画像処理プロセッサが扱うデータの構成を示す説明図、
図５は画像演算処理を説明するタイムチャート、図６は
画素演算部を示す構成図である。FIG. 1 is a block diagram showing an image data processing apparatus which is an embodiment of the present invention, and FIG.
Explanatory diagram showing a memory map of a memory for storing image processing commands and original image data, FIG. 3 is a time chart for explaining a pipeline operation of the image processing processor, FIG. 4 is an explanatory diagram showing a configuration of data handled by the image processing processor,
FIG. 5 is a time chart for explaining the image calculation process, and FIG. 6 is a configuration diagram showing the pixel calculation unit.

【００２１】まず、図１により本実施例の画像データ処
理装置の構成を説明する。First, the configuration of the image data processing apparatus of this embodiment will be described with reference to FIG.

【００２２】本実施例の画像データ処理装置は、たとえ
ばパーソナルコンピュータ、ワークステーション、ファ
クシミリ、プリンタ、グラフィックス装置などの情報端
末機器分野における画像データ処理装置とされ、メモリ
上に割り付けられた画像やテキスト、グラフィックスデ
ータを画素演算処理する画像処理プロセッサ１の他に、
クロック信号に同期してアドレス入力、データ入出力お
よび制御信号入力が可能なＳＤＲＡＭ２（第１のメモ
リ）、ＳＤＲＡＭ３（第２のメモリ）およびＳＤＲＡＭ
４（第３のメモリ）などから構成され、画像処理プロセ
ッサ１とＳＤＲＡＭ２〜ＳＤＲＡＭ４はアドレスバス５
１２，３２，４２（メモリバス）、データバス５２２，
３１，４１（メモリバス）によってそれぞれ接続されて
いる。The image data processing apparatus of the present embodiment is an image data processing apparatus in the field of information terminal equipment such as personal computers, workstations, facsimiles, printers, and graphics devices, and images and texts allocated on the memory. In addition to the image processing processor 1 that performs pixel calculation processing on graphics data,
SDRAM2 (first memory), SDRAM3 (second memory) and SDRAM capable of address input, data input / output and control signal input in synchronization with a clock signal
4 (third memory) and the like, and the image processor 1 and SDRAM2 to SDRAM4 are address buses 5
12, 32, 42 (memory bus), data bus 522
31 and 41 (memory buses) are connected to each other.

【００２３】画像処理プロセッサ１には、ＳＤＲＡＭ２
〜ＳＤＲＡＭ４のメモリバスに個別に割り当てられたバ
ス制御部５，１１，１２（バス制御手段）と、システム
コントローラ１３からＣＰＵバス１３１を介して接続さ
れたＤＭＡ制御部６と、後述するアドレス演算部７、画
素演算部８およびシフトレジスタ８１からなるデータ処
理モジュール１４と、クロックドライバ９と、表示部１
０と、ＳＤＲＡＭ３，４とのバススイッチ１１２とが設
けられ、それぞれがアドレスバス５１１、データバス５
２１によって接続され、またバス制御部１１からデータ
処理モジュール１４に下地データのバス１１１、バス制
御部１２から外部に表示データのバス１０１がそれぞれ
接続されている。The image processor 1 includes an SDRAM 2
~ Bus control units 5, 11, 12 (bus control means) individually assigned to the memory bus of the SDRAM 4, a DMA control unit 6 connected from the system controller 13 via the CPU bus 131, and an address calculation unit described later. 7, a data processing module 14 including a pixel calculation unit 8 and a shift register 81, a clock driver 9, and a display unit 1.
0 and the bus switches 112 for the SDRAMs 3 and 4 are provided respectively for the address bus 511 and the data bus 5.
21, the bus control unit 11 connects the background data bus 111 to the data processing module 14, and the bus control unit 12 connects the display data bus 101 to the outside.

【００２４】データ処理モジュール１４は、ＳＤＲＡＭ
２〜ＳＤＲＡＭ４をアクセスするためのデータおよびア
ドレスを生成するモジュールであり、ＤＭＡ制御による
コマンドフェッチ、メモリをアクセスするためのアドレ
スを生成するアドレス演算部７、ＳＤＲＡＭ３もしくは
ＳＤＲＡＭ４のいずれかのアドレスに画素演算の結果を
書き込むまで遅延させるシフトレジスタ８１、画素演算
を行う画素演算部８で構成されている。The data processing module 14 is an SDRAM.
2 to 2 are modules for generating data and addresses for accessing the SDRAM 4, command fetch under DMA control, an address operation unit 7 for generating addresses for accessing the memory, and pixel operation for any address of the SDRAM 3 or SDRAM 4. It is composed of a shift register 81 for delaying until the result of writing and a pixel calculation unit 8 for performing pixel calculation.

【００２５】このデータ処理モジュール１４において
は、アドレス演算部７からシフトレジスタ８１に描画座
標のバス７２、画素演算部８に色相データカウントアッ
プ信号のバス７４、バス制御部１１に下地アドレスのバ
ス７３がそれぞれ接続され、またシフトレジスタ８１か
らバス制御部１１に描画座標のバス８３、さらに画素演
算部８からバス制御部１１に描画データのバス８４がそ
れぞれ接続されている。In the data processing module 14, the address calculation unit 7 transfers the drawing coordinate bus 72 to the shift register 81, the pixel calculation unit 8 receives the hue data count-up signal bus 74, and the bus control unit 11 receives the base address bus 73. , A bus 83 for drawing coordinates from the shift register 81 to the bus controller 11, and a bus 84 for drawing data from the pixel calculator 8 to the bus controller 11.

【００２６】次に、本実施例の作用について、図１〜図
６のタイムチャートなどに基づいて、動作および詳細構
成を説明する。始めに、図１により画像データ処理装置
の概略動作を説明する。Next, the operation and detailed configuration of the operation of this embodiment will be described based on the time charts of FIGS. First, the schematic operation of the image data processing apparatus will be described with reference to FIG.

【００２７】まず、システムコントローラ１３からＣＰ
Ｕバス１３１、ＤＭＡ制御部６とバス制御部５を経由
し、画像処理コマンドおよび原画データをＳＤＲＡＭ２
に転送する。その後、システムコントローラ１３は、画
像処理プロセッサ１に対し、実行開始コマンドを発行す
る。First, from the system controller 13 to CP
The image processing command and the original image data are transferred to the SDRAM 2 via the U bus 131, the DMA control unit 6 and the bus control unit 5.
Transfer to. After that, the system controller 13 issues an execution start command to the image processor 1.

【００２８】さらに、画像処理プロセッサ１内のＤＭＡ
制御部６は、実行開始コマンドより、ＳＤＲＡＭ２から
画像処理コマンドを取り出し、図２で後述するモード指
定２１１４、テーブルポインタ２１１５、原画データポ
インタ２１１６、描画座標ポインタ２１１７をアドレス
演算部７に、色テーブル２３１、モード指定２１１４を
画素演算部８に転送し、アドレス演算部７を起動する。Further, the DMA in the image processor 1
The control unit 6 fetches an image processing command from the SDRAM 2 from the execution start command, and sets a mode designation 2114, a table pointer 2115, an original image data pointer 2116, a drawing coordinate pointer 2117, which will be described later with reference to FIG. , The mode designation 2114 is transferred to the pixel calculation unit 8, and the address calculation unit 7 is activated.

【００２９】そして、アドレス演算部７は、原画データ
の格納されているアドレスと、画素演算したデータの書
き込みアドレス（以後描画座標と呼ぶ）と、色相データ
のカウントアップ信号を１ドット単位で演算する。The address calculator 7 calculates the address where the original image data is stored, the write address of the pixel-calculated data (hereinafter referred to as drawing coordinates), and the count-up signal of the hue data in 1-dot units. .

【００３０】たとえば、ライトオンリー処理の場合、画
像処理プロセッサ１は原画データのアドレスをアドレス
バス５１１を経由してバス制御部５に転送し、ＳＤＲＡ
Ｍ２から原画データをバス制御部５を経由して取り出
し、画素演算部８で画素演算を行う。For example, in the case of write-only processing, the image processor 1 transfers the address of the original image data to the bus control unit 5 via the address bus 511, and SDRA
The original image data is extracted from M2 via the bus control unit 5, and the pixel calculation unit 8 performs pixel calculation.

【００３１】そして、描画座標のバス７２とシフトレジ
スタ８１を用いて、原画データの読み込み時間にシフト
して合わせた描画座標をバス制御部１１に転送し、バス
スイッチ１１２を経由してＳＤＲＡＭ３もしくはＳＤＲ
ＡＭ４のいずれかのデータを画素演算によって得られた
結果に書き換える（以後描画と呼ぶ）。Then, by using the drawing coordinate bus 72 and the shift register 81, the drawing coordinates shifted and adjusted to the reading time of the original image data are transferred to the bus control unit 11, and the SDRAM 3 or SDR is transferred via the bus switch 112.
Any data of AM4 is rewritten to the result obtained by the pixel calculation (hereinafter referred to as drawing).

【００３２】また、リードモディファイライト処理の場
合、画像処理プロセッサ１は、原画データのアドレスを
アドレスバス５１１を経由してバス制御部５に転送し、
ＳＤＲＡＭ２から原画データをバス制御部５を経由して
取り出したデータと、ＳＤＲＡＭ３もしくはＳＤＲＡＭ
４のいずれかから既に書き込まれている画像データ（以
後下地データと呼ぶ）のアドレスを下地データのバス７
３を経由してバス制御部１１に転送し、ＳＤＲＡＭ３も
しくはＳＤＲＡＭ４のいずれかから読み出した画像デー
タとを画素演算部８で画素演算を行う。Further, in the case of the read-modify-write process, the image processor 1 transfers the address of the original image data to the bus control unit 5 via the address bus 511,
The data obtained by extracting the original image data from the SDRAM 2 via the bus control unit 5 and the SDRAM 3 or SDRAM.
The address of the image data (hereinafter referred to as background data) already written from any one of 4 is used as the background data bus 7
3 is transferred to the bus control unit 11 via 3 and the image data read from either the SDRAM 3 or the SDRAM 4 is subjected to pixel calculation by the pixel calculation unit 8.

【００３３】そして、描画座標のバス７２とシフトレジ
スタ８１を用いて、原画データおよび下地データの読み
込み時間にシフトして合わせた描画座標をバス制御部１
１に転送し、バススイッチ１１２を経由してＳＤＲＡＭ
３もしくはＳＤＲＡＭ４のいずれかに描画する。Then, by using the drawing coordinate bus 72 and the shift register 81, the drawing control coordinate shifted by the reading time of the original image data and the background data is added to the bus control unit 1.
1 to the SDRAM via the bus switch 112
3 or SDRAM4.

【００３４】さらに、画像処理プロセッサ１は、表示部
１０で生成される表示アドレスをバス制御部１２、バス
スイッチ１１２を経由して、ＳＤＲＡＭ３もしくはＳＤ
ＲＡＭ４のうち描画しない方のメモリに対して与え、デ
ータを読み出し、表示データのバス１０１を経由して表
示データとして出力する。この場合に、ＳＤＲＡＭ３も
しくはＳＤＲＡＭ４のうちどちらから描画するかは、リ
セット時の状態で決められている。Further, the image processor 1 sends the display address generated by the display unit 10 to the SDRAM 3 or SD via the bus control unit 12 and the bus switch 112.
The data is read out from the RAM 4 which is not drawn and the data is read out and output as display data via the display data bus 101. In this case, which of the SDRAM 3 and the SDRAM 4 is used for drawing is determined by the state at the time of reset.

【００３５】続いて、図２により、画像処理コマンドお
よび原画データを格納するメモリであるＳＤＲＡＭ２の
メモリマップの一例を説明する。Next, an example of a memory map of the SDRAM 2 which is a memory for storing image processing commands and original image data will be described with reference to FIG.

【００３６】このＳＤＲＡＭ２には、コマンドエリア２
１、原画データ２２、色テーブル２３のエリアが設けら
れ、コマンドエリア２１には、コマンドリスト２１１，
２１２などの複数のコマンドが格納されている。それぞ
れのコマンドリスト２１１，２１２の内容は、コマンド
コード２１１２、リンクポインタ２１１３、モード指定
２１１４、テーブルポインタ２１１５、原画データポイ
ンタ２１１６、描画座標ポインタ２１１７で構成されて
いる。The SDRAM 2 has a command area 2
1, an area for the original image data 22 and a color table 23 are provided, and the command area 21 includes a command list 211,
A plurality of commands such as 212 are stored. The contents of the respective command lists 211 and 212 are composed of a command code 2112, a link pointer 2113, a mode designation 2114, a table pointer 2115, an original image data pointer 2116, and a drawing coordinate pointer 2117.

【００３７】たとえば、コマンドコード２１１２はコマ
ンドの種別を表し、リンクポインタ２１１３は、このコ
マンドが終了したら、どのコマンドを次に実行するかの
コマンド開始アドレスが格納され、またモード指定２１
１４は画素演算部８で、どのような画素演算を実行する
か属性が記述されている。For example, the command code 2112 represents the type of command, and the link pointer 2113 stores the command start address of which command is to be executed next when this command ends, and the mode designation 21
Reference numeral 14 denotes a pixel calculation unit 8, which describes attributes of what kind of pixel calculation is to be executed.

【００３８】さらに、テーブルポインタ２１１５は、画
素演算に用いる色相変化やその他の属性を表現する色テ
ーブル２３１の先頭アドレスを格納しており、処理を開
始する前に、ＳＤＲＡＭ２から内部の処理テーブルにロ
ードしておくために用い、原画データポインタ２１１６
は、原画データ２２１が格納されているアドレスを示
し、また描画座標ポインタ２１１７は、画素演算したデ
ータをどの位置に描画するか座標値を記述している。Further, the table pointer 2115 stores the start address of the color table 231 expressing the hue change and other attributes used in the pixel calculation, and is loaded from the SDRAM 2 to the internal processing table before starting the processing. Used to store the original image data pointer 2116
Indicates the address where the original image data 221 is stored, and the drawing coordinate pointer 2117 describes the coordinate value at which position the pixel-calculated data should be drawn.

【００３９】続いて、図３により画像処理プロセッサ１
のパイプライン動作のタイムチャートを説明する。Next, referring to FIG. 3, the image processor 1
A time chart of the pipeline operation of is explained.

【００４０】まず、ＤＭＡ制御部６でコマンドをフェッ
チし、パラメータをアドレス演算部７と画素演算部８に
設定する。設定終了後、ＤＭＡ制御部６は、アドレス演
算部７にアドレス演算開始信号を送り、アドレス演算部
７はアドレス演算開始信号によって、１ドット単位に描
画座標とその描画座標に描画するデータの原画データの
格納アドレス（以後原画アドレスと呼ぶ）の演算を開始
する。First, the DMA controller 6 fetches a command and sets parameters in the address calculator 7 and the pixel calculator 8. After the setting is completed, the DMA control unit 6 sends an address calculation start signal to the address calculation unit 7, and the address calculation unit 7 uses the address calculation start signal to draw the drawing coordinates in dot units and the original image data of the data to be drawn at the drawing coordinates. The calculation of the storage address (hereinafter referred to as the original image address) is started.

【００４１】たとえば、リプレース処理の場合は、アド
レス演算部７は最初の描画画素の描画座標および原画ア
ドレスの演算終了後、メモリアクセス開始信号をバス制
御部５とシフトレジスタ８１を経由してバス制御部１１
に出力する。For example, in the case of the replacement process, the address operation unit 7 sends a memory access start signal to the bus control unit 5 and the shift register 81 via the bus control unit 5 after the calculation of the drawing coordinates of the first drawing pixel and the original image address is completed. Part 11
Output to.

【００４２】そして、バス制御部５は、メモリアクセス
開始信号を受けてＳＤＲＡＭ２への原画リードアクセス
を行い、バス制御部１１は、シフトレジスタ８１がメモ
リアクセス開始信号を受けてからシフトレジスタ８１に
よるシフト時間分だけ遅れて、ＳＤＲＡＭ３もしくはＳ
ＤＲＡＭ４のいずれかへ描画ライトアクセスを行う。Then, the bus control unit 5 receives the memory access start signal and performs original image read access to the SDRAM 2, and the bus control unit 11 shifts by the shift register 81 after the shift register 81 receives the memory access start signal. Delayed by the time, SDRAM3 or S
A drawing write access is performed to any of the DRAMs 4.

【００４３】また、リードモディファイライト処理の場
合は、アドレス演算部７は最初の描画画素の描画座標お
よび原画アドレスの演算終了後、メモリアクセス開始信
号をバス制御部５とバス制御部１１とシフトレジスタ８
１を経由してバス制御部１１に出力する。In the case of the read-modify-write process, the address calculation unit 7 sends a memory access start signal after the calculation of the drawing coordinates of the first drawing pixel and the original image address is completed, the bus control unit 5, the bus control unit 11 and the shift register. 8
It is output to the bus control unit 11 via 1.

【００４４】そして、バス制御部５は、メモリアクセス
開始信号を受けてＳＤＲＡＭ２への原画リードアクセス
を行い、バス制御部１１は、メモリアクセス開始信号を
受けてＳＤＲＡＭ３もしくはＳＤＲＡＭ４のいずれかへ
下地リードアクセスを行い、さらにバス制御部１１は、
シフトレジスタ８１がメモリアクセス開始信号を受けて
からシフトレジスタ８１によるシフト時間分だけ遅れ
て、ＳＤＲＡＭ３もしくはＳＤＲＡＭ４のいずれかへ描
画ライトアクセスを行う。The bus control unit 5 receives the memory access start signal and performs original image read access to the SDRAM 2, and the bus control unit 11 receives the memory access start signal and performs base read access to either the SDRAM 3 or the SDRAM 4. Then, the bus control unit 11
After the shift register 81 receives the memory access start signal, the drawing write access is performed to either the SDRAM 3 or the SDRAM 4 with a delay of the shift time by the shift register 81.

【００４５】さらに、画像処理コマンドの最終画素の処
理後、画素演算部８はＤＭＡ制御部６に最終画素演算終
了信号を送り、１つの画像処理コマンドの処理が終了す
る。そして、ＤＭＡ制御部６は、最終画素演算終了信号
により次の画像処理コマンドのフェッチを開始する。Further, after processing the final pixel of the image processing command, the pixel computing section 8 sends a final pixel computation end signal to the DMA control section 6 to finish the processing of one image processing command. Then, the DMA control unit 6 starts fetching the next image processing command in response to the final pixel calculation end signal.

【００４６】次に、画像処理プロセッサ１の画像演算部
８の詳細を説明する。始めに、図４により画像処理プロ
セッサ１が扱うデータ構成を説明する。Next, details of the image calculation section 8 of the image processor 1 will be described. First, the data structure handled by the image processor 1 will be described with reference to FIG.

【００４７】まず、ＳＤＲＡＭ２に格納されている原画
データ２２は１６ビット構成になっており、最上位（Ｍ
ＳＢ）ビットは原画データ２２の属性を表す属性ビット
として割り当てられている。たとえば、属性ビットが０
の場合は原画データ２２の下位１５ビットは色コードと
なり、属性ビットが１の場合は原画データ２２の下位１
５ビットは色データとなる。First, the original image data 22 stored in the SDRAM 2 has a 16-bit structure, and the highest (M
The SB) bit is assigned as an attribute bit indicating the attribute of the original image data 22. For example, the attribute bit is 0
If the attribute bit is 1, the lower 15 bits of the original image data 22 will be the color code.
5 bits are color data.

【００４８】この色データは、ビット１４からビット１
０で示す青色成分と、ビット９からビット５で示す緑色
成分と、ビット４からビット０で示す赤色成分で構成さ
れ、ビット１５は青色成分の符号ビット、ビット１０は
緑色成分の符号ビット、ビット４は赤色成分の符号ビッ
トとしている。This color data includes bits 14 to 1
It is composed of a blue component indicated by 0, a green component indicated by bits 9 to 5, and a red component indicated by bits 4 to 0. Bit 15 is a sign bit of a blue component, bit 10 is a sign bit of a green component, bit 4 is the code bit of the red component.

【００４９】さらに、ＳＤＲＡＭ２に格納されている色
テーブル２３は１６ビット構成になっており、最上位ビ
ットは１、下位１５ビットは前記色コードで選択される
原画データ２２の構成と同様の構成の色データとなって
いる。Further, the color table 23 stored in the SDRAM 2 has a 16-bit structure, the most significant bit is 1, and the lower 15 bits are of the same structure as the original image data 22 selected by the color code. It is color data.

【００５０】また、ＳＤＲＡＭ３もしくはＳＤＲＡＭ４
に格納されている下地データ３９もしくは４９は、原画
データ２２と同様に１６ビット構成になっており、最上
位ビットは下地データ３９もしくは４９の属性を表す属
性ビットとして割り当てられている。Further, the SDRAM 3 or SDRAM 4
The base data 39 or 49 stored in the sub-data has a 16-bit structure like the original image data 22, and the most significant bit is assigned as an attribute bit representing the attribute of the base data 39 or 49.

【００５１】たとえば、属性ビットが０の場合は、下地
データ３９もしくは４９の下位１５ビットは色コードと
なり、属性ビットが１の場合は、下地データ３９もしく
は４９の下位１５ビットは原画データ２２の構成と同様
の構成の色データとなる。For example, when the attribute bit is 0, the lower 15 bits of the background data 39 or 49 is a color code, and when the attribute bit is 1, the lower 15 bits of the background data 39 or 49 is the original image data 22. The color data has the same configuration as.

【００５２】続いて、表１に基づいて画像処理プロセッ
サ１の画素演算の種類を順に説明する。Next, the types of pixel calculation of the image processor 1 will be described in order based on Table 1.

【００５３】[0053]

【表１】 [Table 1]

【００５４】(1).画素演算の１つであるリプレースは、
原画データ２２をそのままＳＤＲＡＭ３もしくはＳＤＲ
ＡＭ４に書き込むデータ（以後描画データと呼ぶ）とす
る画素演算である。(1). Replace, which is one of the pixel operations,
The original image data 22 is directly stored in the SDRAM 3 or SDR
This is a pixel calculation that is the data to be written in AM4 (hereinafter referred to as drawing data).

【００５５】(2).シャドウは、下地データが色コードの
場合は下地データをそのまま描画データとし、下地デー
タが色データの場合は下地データの青色成分に１／２を
乗じた値を新たな青色成分に、下地データの緑色成分に
１／２を乗じた値を新たな緑色成分に、下地データの赤
色成分に１／２を乗じた値を新たな赤色成分とする色デ
ータを描画データとする画素演算である。このシャドウ
は、下地データに影を付けるときに有効である。(2) For the shadow, when the background data is a color code, the background data is used as it is as drawing data, and when the background data is color data, the value obtained by multiplying the blue component of the background data by 1/2 is newly added. Color data in which a value obtained by multiplying the blue component by the green component of the background data by 1/2 is a new green component and a value obtained by multiplying the red component of the background data by 1/2 is a new red component is the drawing data. Pixel calculation. This shadow is effective when adding a shadow to the background data.

【００５６】(3).半輝度は、原画データの青色成分に１
／２を乗じた値を新たな青色成分に、原画データの緑色
成分に１／２を乗じた値を新たな緑色成分に、原画デー
タの赤色成分に１／２を乗じた値を新たな赤色成分とす
る色データを描画データとする色データを描画データと
する画素演算である。この半輝度は、原画データが暗闇
に存在するような効果を必要とするときに有効である。(3). The half brightness is 1 for the blue component of the original image data.
The new blue component is multiplied by the value of / 2, the green component of the original image data is multiplied by 1/2, the new green component is multiplied, and the red component of the original image data is multiplied by 1/2. This is a pixel operation in which color data having component color data as drawing data is color data as drawing data. This half-brightness is effective when the original image data requires an effect of existing in the dark.

【００５７】(4).半透明は、下地データが色コードの場
合は原画データをそのまま描画データとし、下地データ
が色データの場合は原画データと下地データの青色成分
の和の１／２を新たな青色成分とし、原画データと下地
データの緑色成分の和の１／２を新たな緑色成分とし、
原画データと下地データの赤色成分の和の１／２を新た
な赤色成分とする色データを描画データとする画素演算
である。この半透明は、原画データを透かして下地デー
タを見せる効果を必要とするときに有効である。(4). Semi-transparent means that if the background data is a color code, the original image data is used as it is as drawing data, and if the background data is color data, 1/2 of the sum of the blue components of the original image data and the background data is used. As a new blue component, 1/2 of the sum of the green components of the original image data and the background data is set as a new green component,
This is a pixel calculation in which half of the sum of the red color components of the original image data and the background data is used as the new red color component and the drawing data is the color data. The semi-transparency is effective when the original image data is watermarked to show the background data.

【００５８】(5).色相変化は、原画データと色相データ
の青色成分の和を新たな青色成分とし、原画データと色
相データの緑色成分の和を新たな緑色成分とし、原画デ
ータと色相データの赤色成分の和を新たな赤色成分とす
る色データを描画データとする画素演算である。この色
相変化は、描画データの色相をなめらかに変化させ、立
体表現させたい場合に有効である。(5). As for the hue change, the sum of the blue components of the original image data and the hue data is set as a new blue component, the sum of the green components of the original image data and the hue data is set as a new green component, and the original image data and the hue data are set. Is a pixel calculation in which color data having a new red component as the sum of the red components is used as drawing data. This hue change is effective when it is desired to smoothly change the hue of the drawing data for stereoscopic expression.

【００５９】(6).色相変化半輝度は、原画データと色相
データの青色成分の和に１／２を乗じた値を新たな青色
成分とし、原画データと色相データの緑色成分の和に１
／２を乗じた値を新たな緑色成分とし、原画データと色
相データの赤色成分の和に１／２を乗じた値を新たな赤
色成分とする色データを描画データとする画素演算であ
る。(6). Hue change half luminance is a new blue component obtained by multiplying the sum of the blue components of the original image data and the hue data by ½, and the sum of the green components of the original image data and the hue data is set to 1
In this pixel calculation, the value obtained by multiplying by / 2 is used as a new green component, and the value obtained by multiplying the sum of the red components of the original image data and the hue data by 1/2 is used as the new red component as drawing data.

【００６０】(7).色相変化半透明は、原画データと色相
データと下地データの青色成分の和に１／２を乗じた値
を新たな青色成分とし、原画データと色相データと下地
データの緑色成分の和に１／２を乗じた値を新たな緑色
成分とし、原画データと色相データと下地データの赤色
成分の和に１／２を乗じた値を新たな赤色成分とする色
データを描画データとする画素演算である。(7). Hue change semi-transparency is the value obtained by multiplying the sum of the blue components of the original image data, the hue data and the background data by 1/2, to obtain a new blue component, and the new image data, the hue data and the background data of the original image data. Color data with a value obtained by multiplying the sum of green components by 1/2 as a new green component, and a value obtained by multiplying the sum of red components of original image data, hue data, and background data by 1/2 as a new red component This is a pixel calculation for drawing data.

【００６１】以上の画素演算で扱う原画データおよび下
地データの各色成分は符号なしの５ビットとし、データ
の取り得る範囲は１０進数で０〜＋３１とし、色相デー
タの各色成分は符号付きの５ビットとし、データの取り
得る範囲は１０進数で−１６〜＋１５とする。Each color component of the original image data and the background data handled in the above pixel calculation is 5 bits without a sign, the range of data that can be taken is a decimal number from 0 to +31, and each color component of the hue data is a signed 5 bits. The range of data that can be taken is -16 to +15 in decimal.

【００６２】また、画素演算の１つである色相変化を行
い、各色成分の描画データが−１以下あるいは＋３２以
上というデータの取り得る範囲外になる場合、各色成分
の描画データが−１以下になった場合は各色成分の描画
データを０に、各色成分の描画データが＋３２以上にな
った場合は各色成分の描画データを３１に補正するとい
う飽和処理を行う。When a hue change, which is one of the pixel operations, is performed and the drawing data of each color component falls outside the range of -1 or less or +32 or more, the drawing data of each color component becomes -1 or less. When the drawing data of each color component becomes 0, the drawing data of each color component becomes +32 or more, and the drawing data of each color component is corrected to 31.

【００６３】さらに、前記画素演算のうち、リプレー
ス、半輝度、色相変化、色相変化半輝度は下地データを
用いないのでライトオンリー処理で処理し、シャドウ、
半透明、色相変化半透明は下地データを用いるため、リ
ードモディファイライト処理で処理する。Further, in the pixel calculation, replacement, half-brightness, hue change, and hue change half-brightness are processed by the write-only process because the background data is not used, and the shadow,
Translucency and hue change Translucency uses the background data, and is therefore processed by the read-modify-write process.

【００６４】続いて、図５により画像処理プロセッサ１
の画像演算処理のタイムチャートを説明する。図５(a)
はライトオンリー処理の場合であり、図５(b) はリード
モディファイライト処理の場合である。Next, referring to FIG. 5, the image processor 1
A time chart of the image calculation processing of is explained. Figure 5 (a)
Shows the case of write-only processing, and FIG. 5B shows the case of read-modify-write processing.

【００６５】まず、ライトオンリー処理の場合には、ア
ドレス演算部７は、バス制御部５に対して原画データが
格納されているアドレスＲＤＡＤＲのＲＡ１と描画アド
レスＷＲＡＤＲのＷＡ１の発行をタイム番号Ｔ１で行
う。First, in the case of the write-only processing, the address operation unit 7 issues to the bus control unit 5 the RA1 of the address RDADR in which the original image data is stored and the WA1 of the drawing address WRADR at the time number T1. To do.

【００６６】さらに、バス制御部５は、Ｔ２で原画デー
タが格納されているＳＤＲＡＭ２に対して原画データが
格納されているアドレスＲＤＡＤＲ１のＲＡ１１を発行
する。その後、画素演算部８は原画データＲＤＤＡＴの
ＲＤ１の読み込みをＴ７で行い、画素演算部８は画素演
算をＴ８で行う。Further, the bus control section 5 issues RA11 of the address RDADR1 where the original image data is stored to the SDRAM 2 where the original image data is stored at T2. After that, the pixel calculation unit 8 reads RD1 of the original image data RDDAT at T7, and the pixel calculation unit 8 performs pixel calculation at T8.

【００６７】そして、バス制御部１１は、Ｔ９で描画デ
ータＷＲＤＡＴのＷＤ１をＳＤＲＡＭ３もしくはＳＤＲ
ＡＭ４に書き込む。このＷＲＤＡＴのＷＤ１に対応する
描画座標ＷＲＡＤＲのＷＡ１は、Ｔ１でアドレス演算部
７よりシフトレジスタ８１に転送されているので、Ｔ９
でシフトレジスタ８１からバス制御部１１に転送され
る。Then, the bus control section 11 sets WD1 of the drawing data WRDAT to SDRAM3 or SDR at T9.
Write to AM4. WA1 of the drawing coordinate WRADR corresponding to WD1 of WRDAT is transferred to the shift register 81 from the address calculation unit 7 at T1, so T9
Are transferred from the shift register 81 to the bus control unit 11.

【００６８】さらに、Ｔ２以後、アドレス演算部７は、
画素演算部に対して原画データが格納されているアドレ
スＲＤＡＤＲのＲＡ１の原画データの描画処理の終了を
待たずに、次以降の原画データが格納されているアドレ
スＲＤＡＤＲのＲＡ２からＲＡ１０、および描画座標Ｗ
ＲＡＤＲのＷＡ２からＷＡ１０の演算を行うことが可能
である。Further, after T2, the address calculation unit 7
RA2 to RA10 of addresses RDADR and drawing coordinates of the following original image data are stored without waiting for the end of the drawing process of the original image data of RA1 of the address RDADR where the original image data is stored for the pixel calculation unit. W
It is possible to perform the calculations of WA2 to WA10 of RADR.

【００６９】また、リードモディファイライト処理の場
合には、アドレス演算部７が、バス制御部５に対して原
画データが格納されているアドレスＲＤＡＤＲのＲＡ１
と描画座標ＷＲＡＤＲのＷＡ１の発行をＴ１で行う。In the case of the read-modify-write process, the address calculation unit 7 sends the bus control unit 5 RA1 of the address RDADR where the original image data is stored.
Then, WA1 of the drawing coordinate WRADR is issued at T1.

【００７０】さらに、バス制御部５は、Ｔ２で原画デー
タが格納されているＳＤＲＡＭ２に対して原画データが
格納されているアドレスＲＤＡＤＲ１のＲＡ１１と下地
データが格納されているアドレスＲＤＡＤＲ２のＲＡ２
１を発行する。Further, the bus control section 5 causes RA2 of the address RDADR1 where the original image data is stored and RA2 of the address RDADR2 where the background data is stored to the SDRAM2 where the original image data is stored at T2.
Issue 1.

【００７１】その後、画素演算部８は、原画データＲＤ
ＤＡＴ１のＲＤ１１と下地データＲＤＤＡＴ２のＲＤ２
１の読み込みをＴ７で行い、画素演算部８は画素演算を
Ｔ８で行う。Thereafter, the pixel calculation section 8 determines the original image data RD.
RD11 of DAT1 and RD2 of background data RDDAT2
1 is read at T7, and the pixel calculation unit 8 performs pixel calculation at T8.

【００７２】そして、バス制御部１１は、Ｔ９で描画デ
ータＷＲＤＡＴのＷＤ１をＳＤＲＡＭ４に書き込む。こ
のＷＲＤＡＴのＷＤ１に対応する描画座標ＷＲＡＤＲの
ＷＡ１は、既にＴ１でアドレス演算部７よりシフトレジ
スタ８１に転送されているので、Ｔ９でシフトレジスタ
８１からバス制御部１１に転送される。Then, the bus controller 11 writes WD1 of the drawing data WRDAT in the SDRAM 4 at T9. WA1 of the drawing coordinate WRADR corresponding to WD1 of this WRDAT has already been transferred to the shift register 81 from the address calculation unit 7 at T1, and therefore is transferred from the shift register 81 to the bus control unit 11 at T9.

【００７３】また、下地データが格納されているアドレ
スＲＤＡＤＲ２のＲＡ２１と描画座標ＷＲＡＤＲのＷＡ
１を転送してから描画するまでの間（Ｔ２〜Ｔ８）クロ
ックを停止し、状態を保持する。RA21 at the address RDADR2 in which the background data is stored and WA at the drawing coordinate WRADR
The clock is stopped and the state is maintained from the transfer of 1 to the drawing (T2 to T8).

【００７４】続いて、図６により画素演算部８のハード
ウェア構成を、表２により各画素演算における画素演算
部８のハードウェアの制御信号の状態を説明する。この
例では、青、緑、赤の各色成分のうちの１つについて示
しており、実際は、色成分毎に１つずつ図６の回路を持
っており、それぞれが同時に画素演算を行う。以下に画
素演算部８の各要素について説明する。Next, the hardware configuration of the pixel calculation unit 8 will be described with reference to FIG. 6, and the state of the control signal of the hardware of the pixel calculation unit 8 in each pixel calculation will be described with reference to Table 2. In this example, one of the color components of blue, green, and red is shown. Actually, each color component has one circuit of FIG. 6, and each performs pixel calculation at the same time. Each element of the pixel calculation unit 8 will be described below.

【００７５】[0075]

【表２】 [Table 2]

【００７６】５ビットアップダウンカウンタ８２１（Ｇ
Ｃ）は、色相データを格納し、かつアドレス演算部７か
らの指示によりカウントアップまたはダウンさせる回路
である。この色相データの初期値は予め与えられてい
る。5-bit up / down counter 821 (G
C) is a circuit that stores hue data and counts up or down according to an instruction from the address calculation unit 7. The initial value of this hue data is given in advance.

【００７７】原画データマスク回路８２２（ＳＭ１）お
よび８２６（ＳＭ２）は、原画データを使用しない場合
は０を、使用する場合は原画データを出力する回路であ
る。The original image data mask circuits 822 (SM1) and 826 (SM2) are circuits that output 0 when the original image data is not used and output the original image data when the original image data is used.

【００７８】色相データマスク回路８２３（ＧＭ）は、
色相データを使用しない場合は０を、使用する場合は色
相データを出力する回路である。The hue data mask circuit 823 (GM) is
The circuit outputs 0 when the hue data is not used, and outputs the hue data when the hue data is used.

【００７９】５ビット加算器８２４（ＡＵ１）は、色相
データと原画データとの加算を行い、加算結果８２４２
とキャリー８２４１を生成する回路である。The 5-bit adder 824 (AU1) adds the hue data and the original image data, and adds the result 8242.
And carry 8241.

【００８０】飽和処理回路８２５（ＧＳ）は、５ビット
加算器８２４で色相データと原画データを加算した結果
が＋３２以上の場合は＋３１を、−１以下の場合は０を
出力する回路である。色相データ８２３２が正でキャリ
ー８２４１が０の場合もしくは、色相データ８２３２が
負でキャリー８２４１が１の場合は、５ビット加算器８
２４の加算結果８２４２は３１以下０以上となり、飽和
処理回路８２５は加算結果８２４２をそのまま出力す
る。色相データ８２３２が正でキャリー８２４１が１の
場合は、５ビット加算器８２４の加算結果８２４２は３
２以上となり、飽和処理回路８２５は３１を出力する。
色相データ８２３２が負でキャリー８２４１が０の場合
は、５ビット加算器８２４の加算結果８２４２は−１以
下となり、飽和処理回路８２５は０を出力する。The saturation processing circuit 825 (GS) is a circuit which outputs +31 when the result of adding the hue data and the original image data by the 5-bit adder 824 is +32 or more, and outputs 0 when it is -1 or less. If the hue data 8232 is positive and the carry 8241 is 0, or if the hue data 8232 is negative and the carry 8241 is 1, the 5-bit adder 8
The addition result 8242 of 24 becomes 31 or less and 0 or more, and the saturation processing circuit 825 outputs the addition result 8242 as it is. When the hue data 8232 is positive and the carry 8241 is 1, the addition result 8242 of the 5-bit adder 824 is 3
The value becomes 2 or more, and the saturation processing circuit 825 outputs 31.
When the hue data 8232 is negative and the carry 8241 is 0, the addition result 8242 of the 5-bit adder 824 becomes -1 or less, and the saturation processing circuit 825 outputs 0.

【００８１】下地データマスク回路８２７（ＤＭ）は、
下地データを使用しない場合は０を、使用する場合は下
地データを出力する回路である。The background data mask circuit 827 (DM) is
This circuit outputs 0 when the background data is not used and outputs the background data when the background data is used.

【００８２】５ビット加算器８２８（ＡＵ２）は、下地
データと原画データとの加算を行い、加算結果８２８２
とキャリー８２８１を生成する回路である。The 5-bit adder 828 (AU2) adds the background data and the original image data and outputs the addition result 8282.
And carry 8281.

【００８３】描画データ１／２回路８２９（ＨＦ）は、
データ１／２イネーブル８２９１が０のときは、加算結
果８２８２とキャリー８２８１で構成する６ビットのデ
ータを描画データ８２９２とし、データ１／２イネーブ
ル８２９１が１のときは加算結果８２８２とキャリー８
２８１で構成する６ビットのデータに１／２を乗じた値
を描画データ８２９２とする回路である。The drawing data 1/2 circuit 829 (HF) is
When the data 1/2 enable 8291 is 0, the 6-bit data composed of the addition result 8282 and the carry 8281 is used as the drawing data 8292, and when the data 1/2 enable 8291 is 1, the addition result 8282 and the carry 8 are shown.
The drawing data 8292 is a circuit obtained by multiplying 6-bit data composed of 281 by 1/2.

【００８４】以上のような画素演算部８の構成により、
表２のリプレース、シャドウ、半輝度、半透明、色相変
化、色相変化半輝度、色相変化半透明の画素演算を、
青、緑、赤の各色成分毎にそれぞれが同時に行うことが
できる。With the configuration of the pixel calculation section 8 as described above,
Pixel calculation of replacement, shadow, semi-brightness, semi-transparency, hue change, hue change semi-brightness, hue change semi-transparent in Table 2
This can be performed simultaneously for each of the blue, green, and red color components.

【００８５】従って、本実施例の画像データ処理装置に
よれば、画像処理プロセッサ１のデータ処理モジュール
１４として、アドレスを生成するアドレス演算部７、画
素演算の結果を遅延させるシフトレジスタ８１、および
画素演算を行う画素演算部８で構成したことにより、ア
ドレス演算部７は、ＳＤＲＡＭ２をアクセスするアドレ
スの発行よりＳＤＲＡＭ２から原画データが読み出され
るまでの時間を待たずに、次もしくはそれ以降のＳＤＲ
ＡＭ２をアクセスするアドレスと、ＳＤＲＡＭ３もしく
はＳＤＲＡＭ４をアクセスするアドレスとの演算を行う
ことができるので、高速な画素演算が実現できる。Therefore, according to the image data processing apparatus of the present embodiment, as the data processing module 14 of the image processor 1, the address calculation unit 7 for generating an address, the shift register 81 for delaying the result of pixel calculation, and the pixel Since the address calculation unit 7 is configured by the pixel calculation unit 8 that performs calculation, the address calculation unit 7 does not wait for the time from the issuance of the address for accessing the SDRAM 2 until the original image data is read from the SDRAM 2, and the next or subsequent SDR.
Since it is possible to calculate the address for accessing AM2 and the address for accessing SDRAM3 or SDRAM4, high-speed pixel calculation can be realized.

【００８６】また、リードモディファイライト処理にお
いて、ＳＤＲＡＭ２から原画データを読み出す時間と、
ＳＤＲＡＭ３もしくはＳＤＲＡＭ４から画像データを読
み出す時間と、この原画データと画像データとを合成す
る画素演算を施す時間と、ＳＤＲＡＭ３もしくはＳＤＲ
ＡＭ４に書き込む時間とにおいて、アドレス演算部７を
状態保持のまま演算を停止させることができるので、ラ
イトオンリー処理と同一の回路でリードモディファイラ
イト処理が実現でき、ハードウェア量が少なく、かつ高
速画素演算を実現することができる。In the read-modify-write process, the time for reading the original image data from the SDRAM 2
The time for reading the image data from the SDRAM 3 or SDRAM 4, the time for performing the pixel calculation for synthesizing the original image data and the image data, and the SDRAM 3 or SDR.
At the time of writing to AM4, the operation can be stopped while maintaining the state of the address operation unit 7, so that the read-modify-write processing can be realized by the same circuit as the write-only processing, the amount of hardware is small, and the high-speed pixel Arithmetic can be realized.

【００８７】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。The invention made by the inventor of the present invention has been specifically described above based on the embodiments. However, the present invention is not limited to the embodiments, and various modifications can be made without departing from the scope of the invention. Needless to say.

【００８８】たとえば、本実施例の画像データ処理装置
については、図１のようなハードウェア構成、さらに図
６のような画素演算部の構成に限定されるものではな
く、また画素演算についても表１および表２に示すよう
な種類に限られず、種々の変更が可能であることはいう
までもない。For example, the image data processing apparatus of the present embodiment is not limited to the hardware configuration shown in FIG. 1 and the pixel operation unit configuration shown in FIG. It goes without saying that the types are not limited to the types shown in 1 and Table 2 and various changes can be made.

【００８９】また、本実施例のような画像データ処理装
置は、メモリ上に割り付けられた画像やテキスト、グラ
フィックスデータを画素演算する場合に高速化が要求さ
れる、たとえばパーソナルコンピュータ、ワークステー
ション、ファクシミリ、プリンタ、グラフィックス装置
などの情報端末機器に良好に適用することができる。The image data processing apparatus according to the present embodiment is required to have a high speed when calculating the pixels of images, texts and graphics data allocated on the memory, for example, a personal computer, a workstation, It can be successfully applied to information terminal devices such as facsimiles, printers, and graphics devices.

【００９０】[0090]

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。The effects obtained by the typical ones of the inventions disclosed in the present application will be briefly described as follows.
It is as follows.

【００９１】(1).クロック信号に同期して入出力が可能
にされる第１および第２および第３のメモリと、これら
に個別的に割り当てられたメモリバスおよびバス制御手
段の他に、プロセッサを構成するバス制御手段、データ
処理モジュールのうちのデータ処理モジュールを、アド
レスを生成するアドレス演算部、アドレス演算部の結果
を遅延させるシフトレジスタ、および画素演算を行う画
素演算部から構成することにより、アドレス演算部は、
第１のメモリをアクセスするアドレスの発行より第１の
メモリから原画データが読み出されるまでの時間を待た
ずに、次もしくはそれ以降の第１のメモリをアクセスす
るアドレスと、第２もしくは第３のいずれかのメモリを
アクセスするアドレスとの演算を行うことができるの
で、高速な画素演算の実現が可能となる。(1). In addition to the first, second, and third memories that can be input / output in synchronization with the clock signal, and the memory buses and bus control means individually assigned to these memories, A bus control unit that configures a processor, and a data processing module of the data processing modules includes an address calculation unit that generates an address, a shift register that delays the result of the address calculation unit, and a pixel calculation unit that performs pixel calculation. Therefore, the address calculation unit
Without waiting for the time from the issuance of the address for accessing the first memory until the original image data is read from the first memory, the next or subsequent address for accessing the first memory and the second or third address Since calculation can be performed with an address that accesses any of the memories, high-speed pixel calculation can be realized.

【００９２】(2).前記(1) において、リードモディファ
イライト処理の場合に、第１のメモリから原画データを
読み出す時間と、第２もしくは第３のいずれかのメモリ
から画像データを読み出す時間と、この原画データと画
像データとを合成する画素演算を施す時間と、第２もし
くは第３のメモリに書き込む時間とにおいて、アドレス
演算部を状態保持のまま演算を停止させることができる
ので、ライトオンリー処理と同一の回路でリードモディ
ファイライト処理が実現でき、よってハードウェア量が
少なく、かつ高速な画素演算の実現が可能となる。(2) In the above (1), in the case of the read-modify-write process, the time to read the original image data from the first memory and the time to read the image data from either the second or the third memory. The write operation can be stopped while keeping the state of the address operation unit during the time for performing the pixel operation for synthesizing the original image data and the image data and the time for writing in the second or third memory. The read-modify-write processing can be realized by the same circuit as the processing, so that the amount of hardware is small and high-speed pixel calculation can be realized.

【００９３】(3).前記(1) および(2) により、メモリに
格納された画像データを高速に画素演算し、これを読み
出し表示するグラフィックス処理を高速かつ低コストに
実現することができ、特にパーソナルコンピュータ、ワ
ークステーション、ファクシミリ、プリンタ、グラフィ
ックス装置などの情報端末機器に用いて、メモリ上に割
り付けられた画像やテキスト、グラフィックスデータを
画素演算する場合に良好に適用することができる。(3) By the above (1) and (2), the image data stored in the memory can be pixel-calculated at high speed, and the graphics processing for reading and displaying this can be realized at high speed and at low cost. In particular, it can be favorably applied to an information terminal device such as a personal computer, a workstation, a facsimile machine, a printer, a graphics device, etc., in the case of performing a pixel operation on an image, text or graphics data allocated on a memory. .

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施例である画像データ処理装置を
示すブロック図である。FIG. 1 is a block diagram showing an image data processing apparatus which is an embodiment of the present invention.

【図２】本実施例において、画像処理コマンドおよび原
画データを格納するメモリのメモリマップを示す説明図
である。FIG. 2 is an explanatory diagram showing a memory map of a memory that stores an image processing command and original image data in the present embodiment.

【図３】本実施例において、画像処理プロセッサのパイ
プライン動作を説明するタイムチャートである。FIG. 3 is a time chart explaining the pipeline operation of the image processor in the present embodiment.

【図４】本実施例において、画像処理プロセッサが扱う
データの構成を示す説明図である。FIG. 4 is an explanatory diagram showing a configuration of data handled by an image processor in the present embodiment.

【図５】本実施例において、画像演算処理を説明するタ
イムチャートである。FIG. 5 is a time chart illustrating an image calculation process in the present embodiment.

【図６】本実施例において、画素演算部を示す構成図で
ある。FIG. 6 is a configuration diagram showing a pixel calculation unit in the present embodiment.

【符号の説明】[Explanation of symbols]

１ 画像処理プロセッサ ２ ＳＤＲＡＭ（第１のメモリ） ３ ＳＤＲＡＭ（第２のメモリ） ４ ＳＤＲＡＭ（第３のメモリ） ５ バス制御部（バス制御手段） ６ ＤＭＡ制御部 ７ アドレス演算部 ８ 画素演算部 ９ クロックドライバ １０ 表示部 １１，１２ バス制御部（バス制御手段） １３ システムコントローラ １４ データ処理モジュール ２１ コマンドエリア ２２ 原画データ ２３ 色テーブル ３１，４１ データバス（メモリバス） ３２，４２ アドレスバス（メモリバス） ３９，４９ 下地データ ７２〜７４ バス ８１ シフトレジスタ ８３，８４ バス １０１，１１１ バス １１２ バススイッチ １３１ ＣＰＵバス ２１１，２１２ コマンドリスト ２２１ 原画データ ２３１ 色テーブル ５１１ アドレスバス ５１２ アドレスバス（メモリバス） ５２１ データバス ５２２ データバス（メモリバス） ８２１ ビットアップダウンカウンタ ８２２，８２６ 原画データマスク回路 ８２３ 色相データマスク回路 ８２４ ビット加算器 ８２５ 飽和処理回路 ８２７ 下地データマスク回路 ８２８ ビット加算器 ８２９ 描画データ１／２回路 ２１１２ コマンドコード ２１１３ リンクポインタ ２１１４ モード指定 ２１１５ テーブルポインタ ２１１６ 原画データポインタ ２１１７ 描画座標ポインタ ８２３２ 色相データ ８２４１ キャリー ８２４２ 加算結果 ８２８１ キャリー ８２８２ 加算結果 ８２９１ データ１／２イネーブル ８２９２ 描画データ 1 Image processor 2 SDRAM (first memory) 3 SDRAM (second memory) 4 SDRAM (third memory) 5 Bus control unit (bus control means) 6 DMA controller 7 Address calculator 8 pixel calculator 9 clock driver 10 Display 11, 12 bus control unit (bus control means) 13 System controller 14 Data processing module 21 Command area 22 Original image data 23 color table 31,41 Data bus (memory bus) 32, 42 address bus (memory bus) 39,49 Base data 72-74 bus 81 shift register 83,84 bus 101,111 bus 112 bus switch 131 CPU bus 211,212 command list 221 Original image data 231 color table 511 address bus 512 address bus (memory bus) 521 data bus 522 data bus (memory bus) 821-bit up / down counter 822, 826 original image data mask circuit 823 Hue data mask circuit 824-bit adder 825 Saturation processing circuit 827 Background data mask circuit 828-bit adder 829 Drawing data 1/2 circuit 2112 command code 2113 Link pointer 2114 Mode designation 2115 table pointer 2116 Original image data pointer 2117 Drawing coordinate pointer 8232 hue data 8241 carry 8242 Addition result 8281 carry 828 2 addition result 8291 Data 1/2 enable 8292 Drawing data

フロントページの続き (72)発明者 宮本 崇 東京都小平市上水本町５丁目20番１号 株式会社日立製作所 半導体事業部内 (56)参考文献 特開 平５−165714（ＪＰ，Ａ) 特開 平６−4635（ＪＰ，Ａ) 特開 平５−151346（ＪＰ，Ａ) Ｙｕｎｈｏ Ｃｈｏｉ、外12名，16− Ｍｂ Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡ Ｍ ｗｉｔｈ 125−Ｍｂｙｔｅ／ｓ Ｄａｔａ Ｒａｔｅ，ＩＥＥＥ ＪＯＵ ＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴ Ｅ ＣＩＲＣＵＩＴＳ，米国，1994年 ４月，ＶＯＬ．29，ＮＯ．４，ｐ．529 −533 Ｙａｓｕｈｉｒｏ Ｔａｋａｉ、外８ 名，250 Ｍｂｙｔｅ／ｓ Ｓｙｎｃｈ ｒｏｎｏｕｓ ＤＲＡＭ Ｕｓｉｎｇ ａ ３−Ｓｔａｇｅ−Ｐｉｐｅｌ，ＩＥ ＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩ Ｄ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，米 国，1994年 ４月，ＶＯＬ．29，ＮＯ. ４，ｐ．426−431 見えてきたシンクロナスＤＲＡＭの仕 様，100ＭＨｚ動作品が1993年に市場へ, 日経エレクトロニクス，日本，日経ＢＰ 社，1992年 ５月11日，ｎｏ．553，ｐ. 143−147 (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06T 1/00 - 1/60 G06F 3/153 Front Page Continuation (72) Inventor Takashi Miyamoto 5-20-1 Kamimizumoto-cho, Kodaira-shi, Tokyo Inside Semiconductor Division, Hitachi, Ltd. (56) Reference JP-A-5-165714 (JP, A) JP-A 6-4635 (JP, A) JP 5-151346 (JP, A) Yunho Choi, 12 others, 16-Mb Synchronous DRA M with 125-Mbyte / s Data Rate, IEEE JOU RNAL OF SOLID-CUISTAT , USA, April 1994, VOL. 29, NO. 4, p. 529-533 Yashiro Takai, 8 others, 250 Mbyte / s Synchronous DRAM DRAM Using a 3-Stage-Pipel, IE EE JOURNAL OF SOLI D-STATE, CV, USA, April 1994. 29, NO. 4, p. 426-431 The appearance of synchronous DRAM, 100MHz operation product, was put on the market in 1993, Nikkei Electronics, Japan, Nikkei BP, May 11, 1992, no. 553, p. 143-147 (58) Fields investigated (Int.Cl. ⁷ , DB name) G06T 1/00-1/60 G06F 3/153

Claims (6)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 クロック信号に同期してアドレス入力、
データ入出力および制御信号入力が可能にされる第１お
よび第２および第３のメモリと、前記第１および第２お
よび第３のメモリに個別的に割り当てられたメモリバス
と、前記メモリバスに個別に割り当てられたバス制御手
段、前記バス制御手段に結合され前記第１および第２お
よび第３のメモリをアクセスするためのデータおよびア
ドレスを生成するデータ処理モジュール、および前記第
１のメモリに画像処理に関するコマンドおよび原画デー
タを格納し、前記第１のメモリから読み出した原画デー
タに対して原画データをそのままあるいは輝度または色
相または透明度を変更する画素演算を行い、前記第２も
しくは第３のいずれかのメモリのデータを変更する手段
を有する画像処理プロセッサとを具備し、 前記画像処理プロセッサは、前記データ処理モジュール
として、前記第１のメモリおよび第２もしくは第３のい
ずれかのメモリをアクセスするためのアドレスを同時に
演算するアドレス演算部と、前記アドレス演算部が前記
第１のメモリをアクセスするアドレスの発行より前記第
１のメモリから原画データが読み出されるまでの時間を
待たずに次もしくはそれ以降の前記第１のメモリをアク
セスするアドレスを演算するために、前記第２もしくは
第３のいずれかのメモリをアクセスするアドレスを前記
第２または第３のいずれかのメモリのデータを変更する
時間まで遅延させるためのシフトレジスタと、前記画素
演算を行う画素演算部とを更に有する ことを特徴とする
画像データ処理装置。1. An address input in synchronization with a clock signal,
First and second and third memories to which data input / output and control signal input are enabled, memory buses individually assigned to the first, second and third memories, and to the memory buses An individually assigned bus control means, a data processing module coupled to the bus control means for generating data and addresses for accessing the first and second and third memories, and an image in the first memory A command relating to processing and original image data are stored, and the original image data read from the first memory is subjected to a pixel operation for changing the original image data as it is or the luminance, the hue, or the transparency. of comprising an image processor having a means for changing the data in the memory, the image processor, before Data processing module
As the first memory and the second or third memory
At the same time, the address to access the memory
The address computing unit for computing and the address computing unit are
From the issue of the address for accessing the first memory,
The time it takes for the original image data to be read from the memory 1
Without waiting, access the first memory for the next or subsequent times.
In order to calculate the address to be set, the second or
The address for accessing any of the third memories is
Modify data in either the second or third memory
Shift register for delaying to time and said pixel
An image data processing device , further comprising a pixel calculation unit that performs calculation . 【請求項２】 請求項１記載の画像データ処理装置であ
って、前記画像処理プロセッサにおいて、前記第２もし
くは第３のいずれかのメモリのデータを変更する手段と
して、前記第１のメモリから読み出した原画データに対
して画素演算をし、前記第２もしくは第３のいずれかの
メモリに書き込むライトオンリー処理と、前記第１のメ
モリから原画データを読み出し、同時に前記第２もしく
は第３のいずれかのメモリから既に書き込まれている画
像データを読み出し、前記原画データと画像データとを
合成する前記画素演算を施し、前記第２もしくは第３の
いずれかのメモリに書き込むリードモディファイライト
処理とを有することを特徴とする画像データ処理装置。2. The image data processing device according to claim 1 , wherein the image processing processor reads data from the first memory as means for changing data in either the second memory or the third memory. Write-only processing for performing pixel calculation on the original image data and writing the same to either the second or third memory, and reading the original image data from the first memory, and at the same time either the second or the third memory. Read-modify-write processing for reading the already written image data from the memory, performing the pixel operation for synthesizing the original image data and the image data, and writing the pixel data in the second or third memory. An image data processing device characterized by: 【請求項３】 請求項２記載の画像データ処理装置であ
って、前記画像処理プロセッサにおいて、前記リードモ
ディファイライト処理を行う手段として、前記画素演算
部が前記第１のメモリから原画データを読み出す時間
と、同時に前記第２もしくは第３のいずれかのメモリか
ら既に書き込まれている画像データを読み出す時間と、
前記原画データと画像データとを合成する前記画素演算
を施す時間と、前記第２もしくは第３のメモリに書き込
む時間とにおいて、前記アドレス演算部を状態保持のま
ま演算を停止させる処理を有することを特徴とする画像
データ処理装置。3. The image data processing device according to claim 2 , wherein, in the image processing processor, as the means for performing the read-modify-write processing, the time for which the pixel calculation unit reads the original image data from the first memory. And at the same time, the time to read the image data already written from either the second or the third memory,
A process of stopping the calculation while maintaining the state of the address calculation unit during a time for performing the pixel calculation for combining the original image data and the image data and a time for writing in the second or third memory; Characteristic image data processing device. 【請求項４】 請求項３記載の画像データ処理装置であ
って、前記画像処理プロセッサにおいて、前記アドレス
演算部を状態保持のまま演算を停止させる処理を行う手
段として、前記アドレス演算部に供給するクロックを停
止する処理を有することを特徴とする画像データ処理装
置。4. The image data processing device according to claim 3 , wherein in the image processor, the address arithmetic unit is supplied to the address arithmetic unit as a means for performing a process of stopping the arithmetic operation while maintaining the state of the address arithmetic unit. An image data processing device having a process of stopping a clock. 【請求項５】 請求項１、２、３または４記載の画像デ
ータ処理装置であって、前記第１および第２および第３
のメモリはシンクロナスＤＲＡＭであることを特徴とす
る画像データ処理装置。5. The image data processing device according to claim 1, 2, 3 or 4 , wherein the first, second and third image data processing devices are provided.
The image data processing device, wherein the memory is a synchronous DRAM. 【請求項６】 請求項１、２、３、４または５記載の画
像データ処理装置を用いた情報システムであって、前記
画像データ処理装置は、メモリ上に割り付けられた画像
やテキスト、グラフィックスデータを画素演算するパー
ソナルコンピュータ、ワークステーション、ファクシミ
リ、プリンタ、グラフィックス装置などの情報端末機器
に用いられることを特徴とする情報システム。6. An information system using the image data processing apparatus according to claim 1, 2, 3, 4 or 5, wherein said image data processing apparatus, an image or text assigned to the memory, a graphics An information system characterized by being used in an information terminal device such as a personal computer, a workstation, a facsimile, a printer, a graphics device, or the like, which performs pixel calculation on data.