JP3482156B2 - Integrated circuit with frequency division test function - Google Patents
Integrated circuit with frequency division test functionInfo
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Description
【０００１】[0001]
【発明の技術分野】本発明は、分周テスト機能付集積回
路に関する。TECHNICAL FIELD The present invention relates to an integrated circuit with a frequency division test function.
【０００２】[0002]
【従来の技術】従来、複数の分周回路を用いて基本周波
数信号を分周していく集積回路においては、高い精度と
信頼性の要求に応えるために分周回路が正常に動作して
いるかテストする必要があり、このテストを容易に行え
るものとして例えば特公平７−５２２１４号公報に開示
されている分周テスト機能付集積回路がある。2. Description of the Related Art Conventionally, in an integrated circuit that divides a basic frequency signal using a plurality of frequency dividing circuits, is the frequency dividing circuit operating normally in order to meet the demands for high accuracy and reliability? There is an integrated circuit with a frequency division test function disclosed in, for example, Japanese Patent Publication No. 7-52214, which needs to be tested.
【０００３】この開示技術を図４を参照して説明する
と、リセット入力端子Ｒを一方の電源電位に固定するこ
とで第１、第２、第３の分周回路１０１、１０２、１０
３を有する集積回路にリセットをかけるとともに、その
後、このリセット端子Ｒに加速クロックを入力すること
で、第１の分周回路１０１にリセットを掛け続けながら
第３の分周回路１０３のリセットを解除し、第２、第３
の分周回路が正常に動作しているかテストするものであ
り、リセット端子を使ってテストが行えるので、構成を
簡略化できるという特徴を有している。This disclosed technique will be described with reference to FIG. 4. First, second, and third frequency dividing circuits 101, 102, and 10 by fixing the reset input terminal R to one power supply potential.
By resetting the integrated circuit having 3 and then inputting the acceleration clock to the reset terminal R, the reset of the third frequency dividing circuit 103 is released while continuing to reset the first frequency dividing circuit 101. The second and third
This is to test whether the frequency divider circuit is operating normally. Since the test can be performed using the reset terminal, the characteristic is that the configuration can be simplified.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、上記の
ものは、第２、第３の分周回路１０２、１０３を動作さ
せて、そのときの第３の分周回路１０３の出力をテスト
するだけなので、残りの第１の分周回路１０１の動作を
テストできないという問題点を有していた。つまり、全
体の分周回路を前段と後段に分けた場合、後段の部分し
かテストできないという不都合を有していた。However, the above-mentioned ones only operate the second and third frequency dividing circuits 102 and 103 and test the output of the third frequency dividing circuit 103 at that time. However, there is a problem that the operation of the remaining first frequency dividing circuit 101 cannot be tested. That is, when the entire frequency dividing circuit is divided into the front stage and the rear stage, there is a disadvantage that only the rear stage portion can be tested.
【０００５】また、例えばアラームなどの別の機能を同
じ集積回路に持たせようとすると、その別の機能のため
の制御端子が必要となり、チップサイズが大きくなり、
コストアップにつながるものであった。Further, if it is intended to provide another function such as an alarm to the same integrated circuit, a control terminal for the other function is required, and the chip size becomes large.
It was a cost increase.
【０００６】[0006]
【課題を解決するための手段】本発明は、外部から第１
のクロックパルス信号を入力可能なクロック入力端子
と、上記第１のクロックパルス信号を分周する第１の分
周回路と、外部から所望の信号と第２のクロックパルス
信号を入力可能なリセット端子と、上記第１の分周回路
の出力端子と上記リセット端子との間に設けてあり、外
部から上記リセット端子に入力する信号が上記第１の分
周回路の出力端子側に伝わるのを禁止するとともに上記
第１の分周回路の出力に応じた信号を上記リセット端子
側に出力する信号制御回路と、上記第１の分周回路の出
力と上記リセット端子に入力する信号のいずれか一方を
出力する選択手段と、上記選択手段の出力を分周する第
２の分周回路と、上記リセット端子に上記所望の信号が
入力した場合に所定の信号を出力する判定回路と、上記
クロック入力端子に入力する上記第１のクロックパルス
信号の所望レベル時に上記判定回路の出力状態を保持す
るラッチ回路とを含み、上記第２の分周回路は、上記リ
セット端子に上記所望の信号が入力している間リセット
され、上記選択手段は、上記ラッチ回路が上記所定の信
号を保持している際には上記リセット端子に入力する信
号を選択して出力し、上記ラッチ回路が上記所定の信号
と異なる信号を保持している際には上記第１の分周回路
の出力を選択して出力し、上記選択手段が上記リセッ ト
端子に入力する信号を選択している際に、上記リセット
端子に外部から上記第２のクロックパルス信号が入力さ
れる。よって、新たにテスト用の端子を付加することな
く第１の分周回路と第２の分周回路のそれぞれをテスト
でき、集積回路のチップ面積を小さくでき、コストダウ
ンを図ることができる。したがって、分周回路全体を前
段と後段に分けた場合、従来、後段の部分しかテストで
きなかったという不都合を解消できる。According to the present invention, the first aspect is provided from the outside.
, A clock input terminal capable of inputting the clock pulse signal, a first frequency dividing circuit for dividing the first clock pulse signal, and a reset terminal capable of inputting a desired signal and a second clock pulse signal from the outside. And a signal which is provided between the output terminal of the first frequency divider circuit and the reset terminal and which is externally input to the reset terminal is prohibited from being transmitted to the output terminal side of the first frequency divider circuit. In addition, a signal control circuit for outputting a signal corresponding to the output of the first frequency dividing circuit to the reset terminal side, and one of the output of the first frequency dividing circuit and the signal input to the reset terminal are provided. Selecting means for outputting, a second frequency dividing circuit for dividing the output of the selecting means, a judging circuit for outputting a predetermined signal when the desired signal is input to the reset terminal, and the clock input terminal To A latch circuit that holds the output state of the determination circuit at a desired level of the first clock pulse signal to be applied, and the second frequency divider circuit inputs the desired signal to the reset terminal. Is reset for a period of time, and the selecting means selects and outputs a signal input to the reset terminal when the latch circuit holds the predetermined signal, and the latch circuit outputs a signal different from the predetermined signal. when holding the selects and outputs the output of the first divider circuit, when the selection means selects the signal input to the reset <br/> terminal, the reset The second clock pulse signal is externally input to the terminal. Therefore, each of the first frequency dividing circuit and the second frequency dividing circuit can be tested without adding a new test terminal, the chip area of the integrated circuit can be reduced, and the cost can be reduced. Therefore, when the entire frequency dividing circuit is divided into a front stage and a rear stage, it is possible to solve the inconvenience that only the rear stage can be tested conventionally.
【０００７】外部から第１のクロックパルス信号を入力
可能なクロック入力端子と、上記第１のクロックパルス
信号を分周する第１の分周回路と、外部から第１の信号
と第２の信号と第２のクロックパルス信号を入力可能な
リセット端子と、上記第１の分周回路の出力端子と上記
リセット端子との間に設けてあり、外部から上記リセッ
ト端子に入力する信号が上記第１の分周回路の出力端子
側に伝わるのを禁止するとともに上記第１の分周回路の
出力に応じた信号を上記リセット端子側に出力する信号
制御回路と、上記第１の分周回路の出力と上記リセット
端子に入力する信号のいずれか一方を出力する選択手段
と、上記選択手段の出力を分周する第２の分周回路と、
第１と第２の出力端子を有し、上記リセット端子に上記
第１の信号が入力した場合に上記第１の出力端子から第
３の信号を出力し、上記リセット端子に上記第２の信号
が入力した場合に上記第２の出力端子から第４の信号を
出力する判定回路と、上記クロック入力端子に入力する
上記第１のクロックパルス信号の所望レベル時に上記第
１の出力端子の出力状態を保持するラッチ回路と、上記
第４の信号の出力により所望の動作を実行する動作回路
とを含み、上記第２の分周回路は、上記第１の信号が入
力している間リセットされ、上記選択手段は、上記ラッ
チ回路が上記第３の信号を保持している際には上記リセ
ット端子に入力する信号を選択して出力し、上記ラッチ
回路が上記第３の信号と異なる信号を保持している際に
は上記第１の分周回路の出力を選択して出力し、上記選
択手段が上記リセット端子に入力する信号を選択してい
る際に、上記リセット端子に外部から上記第２のクロッ
クパルス信号が入力される。よって、上記と同様の課題
を解決するとともに、所望の動作を行う動作回路を集積
回路に付加してもその動作回路用の制御端子を追加する
必要がなくなり、集積回路のチップ面積を小さくでき、
コストダウンを図ることができる。A clock input terminal capable of inputting a first clock pulse signal from the outside, a first frequency dividing circuit for dividing the first clock pulse signal, a first signal and a second signal from the outside. And a reset terminal capable of inputting a second clock pulse signal, and between the reset terminal and the output terminal of the first frequency dividing circuit, and a signal externally input to the reset terminal is the first terminal. And a signal control circuit for inhibiting transmission to the output terminal side of the frequency dividing circuit and outputting a signal corresponding to the output of the first frequency dividing circuit to the reset terminal side, and an output of the first frequency dividing circuit. And selecting means for outputting either one of the signals inputted to the reset terminal, and a second frequency dividing circuit for dividing the output of the selecting means.
It has first and second output terminals, and outputs a third signal from the first output terminal when the first signal is input to the reset terminal and outputs the second signal to the reset terminal. And a determination circuit that outputs a fourth signal from the second output terminal when the signal is input, and an output state of the first output terminal when the first clock pulse signal input to the clock input terminal has a desired level. Including a latch circuit for holding and an operation circuit for executing a desired operation by outputting the fourth signal, the second frequency dividing circuit is reset while the first signal is input, the selection means, when the latch circuit holds said third signal said Lise
Tsu to select the signal input to preparative terminal output, when the latch circuit holds different signals and the third signal and selects and outputs the output of the first frequency divider, The second clock pulse signal is externally input to the reset terminal while the selection means is selecting the signal to be input to the reset terminal. Therefore, in addition to solving the same problem as above, even if an operating circuit that performs a desired operation is added to the integrated circuit, it is not necessary to add a control terminal for the operating circuit, and the chip area of the integrated circuit can be reduced,
The cost can be reduced.
【０００８】上記信号制御回路を、バッファ回路と抵抗
の直列回路とし、上記バッファの入力側が上記第１の分
周回路の出力端子と接続し、上記抵抗の一端が上記バッ
ファの出力側と接続し、上記抵抗の他端が上記リセット
端子と接続したので、上記と同様の課題を解決するとと
もに、簡単な構成で、リセット端子への信号入力状態に
より第１の分周回路の出力に悪影響が及ぼされることを
防止できる。The signal control circuit is a series circuit of a buffer circuit and a resistor, the input side of the buffer is connected to the output terminal of the first frequency dividing circuit, and one end of the resistor is connected to the output side of the buffer. Since the other end of the resistor is connected to the reset terminal, the same problem as described above is solved, and the output of the first frequency divider circuit is adversely affected by the signal input state to the reset terminal with a simple configuration. Can be prevented.
【０００９】[0009]
【発明の実施の形態】本願の請求項１に係る発明は、外
部から第１のクロックパルス信号を入力可能なクロック
入力端子と、上記第１のクロックパルス信号を分周する
第１の分周回路と、外部から所望の信号と第２のクロッ
クパルス信号を入力可能なリセット端子と、上記第１の
分周回路の出力端子と上記リセット端子との間に設けて
あり、外部から上記リセット端子に入力する信号が上記
第１の分周回路の出力端子側に伝わるのを禁止するとと
もに上記第１の分周回路の出力に応じた信号を上記リセ
ット端子側に出力する信号制御回路と、上記第１の分周
回路の出力と上記リセット端子に入力する信号のいずれ
か一方を出力する選択手段と、上記選択手段の出力を分
周する第２の分周回路と、上記リセット端子に上記所望
の信号が入力した場合に所定の信号を出力する判定回路
と、上記クロック入力端子に入力する上記第１のクロッ
クパルス信号の所望レベル時に上記判定回路の出力状態
を保持するラッチ回路とを含み、上記第２の分周回路
は、上記リセット端子に上記所望の信号が入力している
間リセットされ、上記選択手段は、上記ラッチ回路が上
記所定の信号を保持している際には上記リセット端子に
入力する信号を選択して出力し、上記ラッチ回路が上記
所定の信号と異なる信号を保持している際には上記第１
の分周回路の出力を選択して出力し、上記選択手段が上
記リセット端子に入力する信号を選択している際に、上
記リセット端子に外部から上記第２のクロックパルス信
号が入力される。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The invention according to claim 1 of the present application is a clock input terminal to which a first clock pulse signal can be input from the outside, and a first frequency divider for dividing the first clock pulse signal. A reset terminal for inputting a desired signal and a second clock pulse signal from the outside, an output terminal of the first frequency dividing circuit and the reset terminal, and the reset terminal from the outside. A signal control circuit for inhibiting a signal input to the output terminal side of the first frequency divider circuit from being transmitted to the reset terminal side, and outputting a signal corresponding to the output of the first frequency divider circuit to the reset terminal side. Selection means for outputting either one of the output of the first frequency dividing circuit and the signal input to the reset terminal, a second frequency dividing circuit for dividing the output of the selecting means, and the desired terminal for the reset terminal. Signal of And a latch circuit for holding the output state of the determination circuit at a desired level of the first clock pulse signal input to the clock input terminal. The frequency circuit is reset while the desired signal is input to the reset terminal, and the selection means changes the signal input to the reset terminal when the latch circuit holds the predetermined signal. When the latch circuit holds a signal different from the predetermined signal, the first signal is selected and output.
The second clock pulse signal is externally input to the reset terminal while the output of the frequency divider circuit is selected and output, and when the selecting means selects the signal to be input to the reset terminal.
【００１０】本願の請求項２に係る発明は、外部から第
１のクロックパルス信号を入力可能なクロック入力端子
と、上記第１のクロックパルス信号を分周する第１の分
周回路と、外部から第１の信号と第２の信号と第２のク
ロックパルス信号を入力可能なリセット端子と、上記第
１の分周回路の出力端子と上記リセット端子との間に設
けてあり、外部から上記リセット端子に入力する信号が
上記第１の分周回路の出力端子側に伝わるのを禁止する
とともに上記第１の分周回路の出力に応じた信号を上記
リセット端子側に出力する信号制御回路と、上記第１の
分周回路の出力と上記リセット端子に入力する信号のい
ずれか一方を出力する選択手段と、上記選択手段の出力
を分周する第２の分周回路と、第１と第２の出力端子を
有し、上記リセット端子に上記第１の信号が入力した場
合に上記第１の出力端子から第３の信号を出力し、上記
リセット端子に上記第２の信号が入力した場合に上記第
２の出力端子から第４の信号を出力する判定回路と、上
記クロック入力端子に入力する上記第１のクロックパル
ス信号の所望レベル時に上記第１の出力端子の出力状態
を保持するラッチ回路と、上記第４の信号の出力により
所望の動作を実行する動作回路とを含み、上記第２の分
周回路は、上記第１の信号が入力している間リセットさ
れ、上記選択手段は、上記ラッチ回路が上記第３の信号
を保持している際には上記リセット端子に入力する信号
を選択して出力し、上記ラッチ回路が上記第３の信号と
異なる信号を保持している際には上記第１の分周回路の
出力を選択して出力し、上記選択手段が上記リセット端
子に入力する信号を選択している際に、上記リセット端
子に外部から上記第２のクロックパルス信号が入力され
る。According to a second aspect of the present invention, there is provided a clock input terminal capable of inputting a first clock pulse signal from the outside, a first frequency dividing circuit for dividing the first clock pulse signal, and an external circuit. Is provided between the reset terminal capable of inputting the first signal, the second signal, and the second clock pulse signal, and the output terminal of the first frequency divider circuit and the reset terminal, A signal control circuit for inhibiting a signal input to the reset terminal from being transmitted to the output terminal side of the first frequency dividing circuit and outputting a signal according to the output of the first frequency dividing circuit to the reset terminal side. Selecting means for outputting either one of the output of the first frequency dividing circuit and the signal input to the reset terminal, a second frequency dividing circuit for dividing the output of the selecting means, and first and second It has two output terminals, A third signal is output from the first output terminal when the first signal is input to the terminal, and a fourth signal is output from the second output terminal when the second signal is input to the reset terminal. A decision circuit for outputting the signal, a latch circuit for holding the output state of the first output terminal at a desired level of the first clock pulse signal input to the clock input terminal, and an output of the fourth signal The second frequency divider circuit is reset while the first signal is being input, and the selection means is configured such that the latch circuit causes the third signal to be applied. When the latch circuit holds a signal different from the third signal, the signal to be input to the reset terminal is selected and output, and when the latch circuit holds a signal different from the third signal. Select the output and output it. There when you select the signal to be input to the reset terminal <br/> element, the externally to the reset terminal second clock pulse signal is inputted.
【００１１】本願の請求項３に係る発明は、請求項１ま
たは２において、上記信号制御回路は、バッファ回路と
抵抗の直列回路からなり、上記バッファ回路の入力側が
上記第１の分周回路の出力端子と接続し、上記抵抗の一
端が上記バッファ回路の出力側と接続し、上記抵抗の他
端が上記リセット端子と接続してある。According to a third aspect of the present invention, in the first or second aspect, the signal control circuit comprises a series circuit of a buffer circuit and a resistor, and the input side of the buffer circuit is the first frequency dividing circuit. The resistor is connected to the output terminal, one end of the resistor is connected to the output side of the buffer circuit, and the other end of the resistor is connected to the reset terminal.
【００１２】[0012]
【実施例】以下、本発明を図面に示す一実施例に基づき
説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below based on an embodiment shown in the drawings.
【００１３】図１において、クロック入力端子１は外部
から第１のクロックパルス信号としてのクロックパルス
を入力可能なものであり、このクロックパルスは例えば
水晶発振回路等から供給される。In FIG. 1, a clock input terminal 1 can input a clock pulse as a first clock pulse signal from the outside, and this clock pulse is supplied from, for example, a crystal oscillation circuit.
【００１４】第１の分周回路２と第２の分周回路３は、
それぞれ入力するパルスの立ち下がりで動作し、第２の
分周回路３は分周出力端子４に出力を発生する。なお、
第１の分周回路２および第２の分周回路３の分周比は適
宜変更可能であり、また、それぞれ入力するパルスの立
ち上がりで動作するものでもよい。The first frequency dividing circuit 2 and the second frequency dividing circuit 3 are
The second dividing circuit 3 operates at the falling edge of the input pulse, and generates an output at the dividing output terminal 4. In addition,
The frequency dividing ratios of the first frequency dividing circuit 2 and the second frequency dividing circuit 3 can be changed as appropriate, and they may operate at the rising edge of the input pulse.
【００１５】信号制御回路５はバッファ回路５１と十分
大きい抵抗値を有する抵抗５２の直列回路で構成され、
バッファ回路５１の入力側が第１の分周回路２の出力端
子Ｆ１と接続し、抵抗５２の一端がバッファ回路５１の
出力側と接続し、抵抗５２の他端がリセット端子６と接
続してある。よって、第１の分周回路２の出力はバッフ
ァ回路５１の出力としてリセット端子６に供給される
が、すなわち、第１の分周回路２の出力に応じた信号が
信号制御回路５からリセット端子６に供給されるが、バ
ッファ回路５１の存在によりリセット端子６への入力が
第１の分周回路２の出力端子側に伝わることが禁止され
る。したがって、簡単な構成で、リセット端子６への入
力信号が第１の分周回路２の出力に悪影響を及ぼすこと
を防止できる。また、抵抗５２の抵抗値を十分大きくす
ることで、後述するように、リセット端子６に十分小さ
い抵抗値の接続線を介して供給される“Ｈ”や“Ｌ”の
入力を第１の分周回路２の出力より優先して判定回路７
へ供給可能になる。よって、抵抗５２の抵抗値を十分大
きくすることにより、リセット端子６への入力信号を確
実に判定回路７に伝えることができ、判定回路７の判定
精度を向上が図れる。The signal control circuit 5 comprises a series circuit of a buffer circuit 51 and a resistor 52 having a sufficiently large resistance value,
The input side of the buffer circuit 51 is connected to the output terminal F1 of the first frequency dividing circuit 2, one end of the resistor 52 is connected to the output side of the buffer circuit 51, and the other end of the resistor 52 is connected to the reset terminal 6. . Therefore, the output of the first frequency dividing circuit 2 is supplied to the reset terminal 6 as the output of the buffer circuit 51, that is, a signal corresponding to the output of the first frequency dividing circuit 2 is output from the signal control circuit 5 to the reset terminal. However, the presence of the buffer circuit 51 prohibits the input to the reset terminal 6 from being transmitted to the output terminal side of the first frequency dividing circuit 2. Therefore, with a simple configuration, it is possible to prevent the input signal to the reset terminal 6 from adversely affecting the output of the first frequency dividing circuit 2. Further, by making the resistance value of the resistor 52 sufficiently large, as will be described later, the “H” or “L” input supplied to the reset terminal 6 via the connection line having a sufficiently small resistance value is input to the first portion. The determination circuit 7 has priority over the output of the frequency circuit 2.
Can be supplied to. Therefore, by sufficiently increasing the resistance value of the resistor 52, the input signal to the reset terminal 6 can be reliably transmitted to the determination circuit 7, and the determination accuracy of the determination circuit 7 can be improved.
【００１６】判定回路７は、信号制御回路５から入力す
る信号の状態に基づいてリセット端子６の状態を検出す
る。本例では、リセット端子６に第１の信号および所望
の信号としての“Ｈ”が所望時間（本例では、第１の分
周回路２が出力するパルスのパルス幅よりも長い時間）
継続する信号（以下「第１の信号」という。）が入力さ
れているか、第２の信号としての“Ｌ”が上記所望時間
継続する信号（以下「第２の信号」という。）が入力さ
れているかの判別を行い、リセット端子６に第１の信号
が入力されていると判定している間、第１の出力端子７
１に第３の信号としての“Ｈ”を出力し、リセット端子
６に第２の信号が入力されていると判定している間、第
２の出力端子７２に第４の信号としての“Ｈ”を出力す
る。よって、リセット端子６に第１、第２の信号のいず
れも入力されていない場合は、第１および第２の出力端
子のいずれにも“Ｈ”を出力をせず“Ｌ”を出力する。
したがって、判定回路７として第１の信号が入力してい
るか、第２の信号が入力しているか、第１、第２のいず
れの信号も入力していないかの３値入力を判定する回路
を用いてもよい。The determination circuit 7 detects the state of the reset terminal 6 based on the state of the signal input from the signal control circuit 5. In this example, the first signal and "H" as the desired signal are applied to the reset terminal 6 for a desired time (in this example, a time longer than the pulse width of the pulse output from the first frequency dividing circuit 2).
A signal that continues (hereinafter referred to as "first signal") is input, or a signal that "L" as the second signal continues for the desired time (hereinafter referred to as "second signal") is input. While determining that the first signal is being input to the reset terminal 6, the first output terminal 7
"H" as the third signal is output to 1 and while it is determined that the second signal is input to the reset terminal 6, the "H" as the fourth signal is output to the second output terminal 72. Is output. Therefore, when neither the first signal nor the second signal is input to the reset terminal 6, “H” is not output to both the first and second output terminals and “L” is output.
Therefore, as the determination circuit 7, a circuit for determining a ternary input that determines whether the first signal is input, the second signal is input, or neither the first signal nor the second signal is input. You may use.
【００１７】ラッチ回路８は、判定回路７の第１の出力
端子７１の出力状態をクロック入力端子１からの入力信
号の所望レベル時（本例では、“Ｌ”の時）の間保持す
る。なお、出力端子７１の出力状態を保持する期間は、
クロック入力端子１からの入力信号が“Ｈ”の時として
もよい。The latch circuit 8 holds the output state of the first output terminal 71 of the determination circuit 7 for a desired level of the input signal from the clock input terminal 1 (in this example, "L"). The period during which the output state of the output terminal 71 is held is
It may be set when the input signal from the clock input terminal 1 is "H".
【００１８】選択手段としてのセレクタ９は、ラッチ回
路８の出力に基づき、第１の分周回路２からの入力とリ
セット端子６からの入力のいずれかを選択して出力す
る。The selector 9 as a selection means selects and outputs either the input from the first frequency dividing circuit 2 or the input from the reset terminal 6 based on the output of the latch circuit 8.
【００１９】動作回路としてのアラーム回路１０は、判
定回路７の第２の出力端子７２からの出力に応じて動作
を開始し、第１、第２の分周回路２、３の出力を利用し
てアラーム出力端子１１にアラーム出力を発生する。な
お、アラーム回路１０は第１、第２の分周回路２、３の
出力を利用しないものでもよい。The alarm circuit 10 as an operating circuit starts its operation in response to the output from the second output terminal 72 of the judging circuit 7, and utilizes the outputs of the first and second frequency dividing circuits 2 and 3. To generate an alarm output at the alarm output terminal 11. The alarm circuit 10 may not use the outputs of the first and second frequency dividing circuits 2 and 3.
【００２０】なお、クロック入力端子１、第１の分周回
路２、第２の分周回路３、分周出力端子４、信号制御回
路５、リセット端子６、判定回路７、ラッチ回路８、セ
レクタ９、アラーム回路１０，アラーム出力端子１１
は、１つの集積回路として構成してある。The clock input terminal 1, the first frequency dividing circuit 2, the second frequency dividing circuit 3, the frequency dividing output terminal 4, the signal control circuit 5, the reset terminal 6, the judgment circuit 7, the latch circuit 8, and the selector. 9, alarm circuit 10, alarm output terminal 11
Are configured as one integrated circuit.
【００２１】次に、図２、３を参照して動作を説明す
る。Next, the operation will be described with reference to FIGS.
【００２２】まず、通常時の動作を図２に基づいて説明
する。なお、同図において、ＣＫ、Ｆ１、Ｒ、ＲＨ、Ｓ
ＥＬ、Ｆ２、Ｏは、図１の端子ＣＫ、Ｆ１、Ｒ、ＲＨ、
ＳＥＬ、Ｆ２、Ｏの電圧波形を示している。First, the normal operation will be described with reference to FIG. In the figure, CK, F1, R, RH, S
EL, F2, O are terminals CK, F1, R, RH of FIG.
The voltage waveforms of SEL, F2, and O are shown.
【００２３】通常時は、図２ＣＫに示したようにクロッ
ク入力端子１にクロックパルスが入力し、これが第１の
分周回路２で分周され、端子Ｆ１に図２Ｆ１に示したよ
うな出力が発生する。このとき、リセット端子６をオー
プンにすることにより、第１の分周回路２の出力が信号
制御回路５を介してリセット端子６に伝わり、リセット
端子６から図２Ｒに示したように第１の分周回路２の出
力と同様な出力が発生する。よって、このリセット端子
６の出力を調べることで、通常時において第１の分周回
路２の動作確認ができる。Normally, a clock pulse is input to the clock input terminal 1 as shown in FIG. 2CK, this is divided by the first frequency dividing circuit 2, and an output as shown in FIG. 2F1 is produced at the terminal F1. Occur. At this time, by opening the reset terminal 6, the output of the first frequency dividing circuit 2 is transmitted to the reset terminal 6 via the signal control circuit 5, and the reset terminal 6 outputs the first signal as shown in FIG. 2R. An output similar to the output of the frequency dividing circuit 2 is generated. Therefore, by checking the output of the reset terminal 6, it is possible to confirm the operation of the first frequency dividing circuit 2 in a normal time.
【００２４】このとき、リセット端子６がオープンのた
め、判定回路７への入力はバッファ回路５１の出力とな
り、これは第１の分周回路２の出力と同様なものなの
で、その出力端子７１、７２はそれぞれ“Ｌ”に維持さ
れる（図２ＲＨ、ＲＬ参照）。よって、ラッチ回路８の
出力は“Ｌ”のまま維持され（図２ＳＥＬ参照）、この
“Ｌ”によりセレクタ９は第１の分周回路２の出力を選
択して出力し（図２Ｆ２参照）、第２の分周回路３は第
１の分周回路２の出力を分周し、分周出力端子４から分
周出力を発生する。At this time, since the reset terminal 6 is open, the input to the determination circuit 7 becomes the output of the buffer circuit 51. Since this is the same as the output of the first frequency dividing circuit 2, its output terminal 71, 72 is maintained at “L” (see FIGS. 2RH and RL). Therefore, the output of the latch circuit 8 is maintained at "L" (see FIG. 2SEL), and the selector 9 selects and outputs the output of the first frequency dividing circuit 2 by this "L" (see FIG. 2F2). The second frequency dividing circuit 3 divides the output of the first frequency dividing circuit 2 and generates a frequency division output from the frequency division output terminal 4.
【００２５】このように、クロック入力端子１にクロッ
クパルスが入力し、リセット端子６がオープンとなって
いる通常時においては、リセット端子６からの出力で第
１の分周回路２の動作確認ができる。また、クロック入
力端子１に入力するクロックパルスの第１の分周回路２
と第２の分周回路３とによる分周出力が分周出力端子４
から得られる。よって、通常時、分周出力端子４から分
周出力が得られる。As described above, in the normal time when the clock pulse is input to the clock input terminal 1 and the reset terminal 6 is open, the operation of the first frequency dividing circuit 2 can be confirmed by the output from the reset terminal 6. it can. In addition, the first divider circuit 2 for the clock pulse input to the clock input terminal 1
And the frequency division output by the second frequency division circuit 3 is the frequency division output terminal 4
Obtained from Therefore, normally, the frequency-divided output is obtained from the frequency-divided output terminal 4.
【００２６】次に、図３を参照してリセット動作を説明
する。この場合には、外部からリセット端子６に第１の
信号（“Ｈ”）を与え、リセット端子６を図３Ｒのよう
に“Ｈ”に固定する。この固定時間は、クロック入力端
子１に入力されるクロックパルスのパルス幅よりも長く
する。なお、外部からリセット端子６に“Ｈ”の信号を
与える際、十分小さい抵抗値の接続線を介して供給され
るものとする。また、先に説明したように、信号制御回
路５内の抵抗５２の抵抗値を十分大きくしている。信号
制御回路５に入力する２つの信号、すなわちリセット端
子６からの信号と第１の分周回路２からの信号とのいず
れかが優先して判定回路７に入力するかは、それぞれの
信号が通過する抵抗の抵抗値の大小関係に応じて決まる
ので、本例の場合は、抵抗値の十分小さい接続線を介し
てリセット端子６から入力する“Ｈ”が優先され、これ
が判定回路７に供給される。この入力により判定回路７
は出力端子７１に“Ｈ”を発生する。ラッチ回路８は、
出力端子７１の“Ｈ”をクロック入力端子１から入力す
るクロックパルスが“Ｌ”の間保持する（図３ＳＥＬ参
照）。セレクタ９はラッチ回路８の出力が“Ｈ”となる
ことにより、信号制御回路５を介して入力する“Ｈ”を
選択して第２の分周回路３に供給する。さらに、出力端
子７１の“Ｈ”により第２の分周回路３はリセットされ
る。このように、外部からリセット端子６に第１の信号
（“Ｈ”）が与えられている間、第２の分周回路３がリ
セットされるので、分周出力端子４からの出力は“Ｌ”
に保持される。Next, the reset operation will be described with reference to FIG. In this case, a first signal (“H”) is externally applied to the reset terminal 6 to fix the reset terminal 6 to “H” as shown in FIG. 3R. This fixed time is made longer than the pulse width of the clock pulse input to the clock input terminal 1. Note that, when an "H" signal is externally applied to the reset terminal 6, it is assumed that the signal is supplied via a connection line having a sufficiently small resistance value. Further, as described above, the resistance value of the resistor 52 in the signal control circuit 5 is made sufficiently large. Whether each of the two signals input to the signal control circuit 5, that is, the signal from the reset terminal 6 or the signal from the first frequency dividing circuit 2 is preferentially input to the determination circuit 7 depends on the respective signals. Since it is determined according to the magnitude relationship of the resistance values of the resistances passing through, in this example, “H” input from the reset terminal 6 via the connection line having a sufficiently small resistance value is given priority and is supplied to the determination circuit 7. To be done. This input determines the decision circuit 7
Generates "H" at the output terminal 71. The latch circuit 8 is
"H" of the output terminal 71 is held while the clock pulse input from the clock input terminal 1 is "L" (see FIG. 3SEL). When the output of the latch circuit 8 becomes “H”, the selector 9 selects “H” input via the signal control circuit 5 and supplies it to the second frequency dividing circuit 3. Further, the "H" level of the output terminal 71 resets the second frequency dividing circuit 3. As described above, while the first signal (“H”) is externally applied to the reset terminal 6, the second frequency dividing circuit 3 is reset, so that the output from the frequency dividing output terminal 4 is “L”. ”
Held in.
【００２７】リセットを解除するには、外部からリセッ
ト端子６に与えられる“Ｈ”の信号を停止する。これに
よって、判定回路７の出力端子７１における“Ｈ”が
“Ｌ”に変わり、第２の分周回路３のリセットが解除さ
れ、以下、通常時と同様の動作を行う。To release the reset, the "H" signal externally applied to the reset terminal 6 is stopped. As a result, "H" at the output terminal 71 of the determination circuit 7 changes to "L", the reset of the second frequency dividing circuit 3 is released, and thereafter, the same operation as in the normal state is performed.
【００２８】次に、さらに図３を参照して第２の分周回
路３のテスト動作を説明する。この場合には、一旦上記
のようにリセット端子６に外部から“Ｈ”を与えて上記
のごとくにリセット状態にした後、クロック入力端子１
への信号の供給を“Ｌ”に固定する。その後、リセット
端子６に第２のクロックパルスとしての外部クロックパ
ルスを入力すると、判定回路７は出力端子７１への
“Ｈ”を停止して、出力端子７１の状態を“Ｌ”にす
る。これにより第２の分周回路３にリセットは解除され
る。このとき、ラッチ回路８はクロック入力端子１への
クロックパルス入力が停止しているので、“Ｈ”を保持
しており、セレクタ９は信号制御回路５を介して入力す
る信号を選択し続ける。よって、第２の分周回路３には
リセット端子６に入力している外部クロック信号が供給
され、この外部クロックパルスにより第２の分周回路３
が動作して分周出力を分周出力端子４に出力する。よっ
て、このときの第２の分周回路３の出力をテストすれば
第２の分周回路３の動作確認が行える。Next, the test operation of the second frequency dividing circuit 3 will be described with reference to FIG. In this case, after once applying "H" to the reset terminal 6 from the outside to bring it into the reset state as described above, the clock input terminal 1
The signal supply to is fixed to "L". After that, when the external clock pulse as the second clock pulse is input to the reset terminal 6, the determination circuit 7 stops the "H" to the output terminal 71 and sets the state of the output terminal 71 to "L". As a result, the reset of the second frequency dividing circuit 3 is released. At this time, the latch circuit 8 holds "H" because the clock pulse input to the clock input terminal 1 is stopped, and the selector 9 continues to select the signal to be input via the signal control circuit 5. Therefore, the external clock signal input to the reset terminal 6 is supplied to the second frequency dividing circuit 3, and the second frequency dividing circuit 3 is supplied by this external clock pulse.
Operates to output the frequency division output to the frequency division output terminal 4. Therefore, the operation of the second frequency dividing circuit 3 can be confirmed by testing the output of the second frequency dividing circuit 3 at this time.
【００２９】また、リセット端子６に、クロック入力端
子１に入力されるクロックパルスのパルス幅よりも長い
間“Ｌ”を与えると、これが判定回路７に供給され、こ
の入力により判定回路７は出力端子７２に“Ｈ”を発生
し、この出力に応じてアラーム回路１０が動作し、アラ
ーム出力端子１１にアラーム出力を発生する。Further, when "L" is applied to the reset terminal 6 for a period longer than the pulse width of the clock pulse input to the clock input terminal 1, this is supplied to the determination circuit 7, and the determination circuit 7 outputs the input signal. "H" is generated at the terminal 72, the alarm circuit 10 operates according to this output, and an alarm output is generated at the alarm output terminal 11.
【００３０】このように、第１の分周回路２と第２の分
周回路３とで構成される分周回路を前後半に完全に分け
てテストできるので、検査時間の短縮が図れ、検査に費
やすコストを低減できる。また、制御端子を増やすこと
なくアラーム機能を制御できるので、構成の小型化が図
れる。As described above, since the frequency dividing circuit composed of the first frequency dividing circuit 2 and the second frequency dividing circuit 3 can be completely divided into the first and second halves for testing, the inspection time can be shortened and the inspection can be performed. It is possible to reduce the cost spent on. Further, since the alarm function can be controlled without increasing the number of control terminals, the structure can be downsized.
【００３１】なお、上記では、リセット端子６が“Ｈ”
に固定されている状態でリセット、“Ｌ”に固定されて
いる状態でアラーム出力を発生するようにしたが、逆に
なるように変更してもよいし、適宜変更可能である。In the above, the reset terminal 6 is "H".
Although the alarm output is generated in the state of being fixed to "1" and the alarm output is being generated in the state of being fixed to "L", it may be changed so as to be the opposite or may be changed appropriately.
【００３２】また、上記では動作回路としてアラーム回
路を用いたが、これに限らず適宜変更可能である。例え
ば、通常時に分周出力端子４から出力される分周出力の
周波数やデューティなどを変更するような回路などを用
いてもよい。Further, although the alarm circuit is used as the operating circuit in the above, the invention is not limited to this and can be appropriately changed. For example, a circuit that changes the frequency or duty of the frequency division output that is normally output from the frequency division output terminal 4 may be used.
【００３３】[0033]
【発明の効果】本発明は、外部から第１のクロックパル
ス信号を入力可能なクロック入力端子と、上記第１のク
ロックパルス信号を分周する第１の分周回路と、外部か
ら所望の信号と第２のクロックパルス信号を入力可能な
リセット端子と、上記第１の分周回路の出力端子と上記
リセット端子との間に設けてあり、外部から上記リセッ
ト端子に入力する信号が上記第１の分周回路の出力端子
側に伝わるのを禁止するとともに上記第１の分周回路の
出力に応じた信号を上記リセット端子側に出力する信号
制御回路と、上記第１の分周回路の出力と上記リセット
端子に入力する信号のいずれか一方を出力する選択手段
と、上記選択手段の出力を分周する第２の分周回路と、
上記リセット端子に上記所望の信号が入力した場合に所
定の信号を出力する判定回路と、上記クロック入力端子
に入力する上記第１のクロックパルス信号の所望レベル
時に上記判定回路の出力状態を保持するラッチ回路とを
含み、上記第２の分周回路は、上記リセット端子に上記
所望の信号が入力している間リセットされ、上記選択手
段は、上記ラッチ回路が上記所定の信号を保持している
際には上記クロック入力端子に入力する信号を選択して
出力し、上記ラッチ回路が上記所定の信号と異なる信号
を保持している際には上記第１の分周回路の出力を選択
して出力し、上記選択手段が上記クロック入力端子に入
力する信号を選択している際に、上記リセット端子に外
部から上記第２のクロックパルス信号が入力される。よ
って、新たにテスト用の端子を付加することなく第１の
分周回路と第２の分周回路のそれぞれをテストでき、集
積回路のチップ面積を小さくでき、コストダウンを図る
ことができる。したがって、分周回路全体を前段と後段
に分けた場合、従来、後段の部分しかテストできなかっ
たという不都合を解消できる。According to the present invention, a clock input terminal capable of inputting a first clock pulse signal from the outside, a first frequency dividing circuit for dividing the first clock pulse signal, and a desired signal from the outside. And a reset terminal capable of inputting a second clock pulse signal, and between the reset terminal and the output terminal of the first frequency dividing circuit, and a signal externally input to the reset terminal is the first terminal. And a signal control circuit for inhibiting transmission to the output terminal side of the frequency dividing circuit and outputting a signal corresponding to the output of the first frequency dividing circuit to the reset terminal side, and an output of the first frequency dividing circuit. And selecting means for outputting either one of the signals inputted to the reset terminal, and a second frequency dividing circuit for dividing the output of the selecting means.
A determination circuit that outputs a predetermined signal when the desired signal is input to the reset terminal and an output state of the determination circuit when the first clock pulse signal input to the clock input terminal is at a desired level. A latch circuit, the second frequency divider circuit is reset while the desired signal is input to the reset terminal, and the selection means holds the predetermined signal by the latch circuit. In this case, the signal input to the clock input terminal is selected and output, and when the latch circuit holds a signal different from the predetermined signal, the output of the first frequency divider circuit is selected. The second clock pulse signal is externally input to the reset terminal while outputting and outputting the signal to be input to the clock input terminal. Therefore, each of the first frequency dividing circuit and the second frequency dividing circuit can be tested without adding a new test terminal, the chip area of the integrated circuit can be reduced, and the cost can be reduced. Therefore, when the entire frequency dividing circuit is divided into a front stage and a rear stage, it is possible to solve the inconvenience that only the rear stage can be tested conventionally.
【００３４】外部から第１のクロックパルス信号を入力
可能なクロック入力端子と、上記第１のクロックパルス
信号を分周する第１の分周回路と、外部から第１の信号
と第２の信号と第２のクロックパルス信号を入力可能な
リセット端子と、上記第１の分周回路の出力端子と上記
リセット端子との間に設けてあり、外部から上記リセッ
ト端子に入力する信号が上記第１の分周回路の出力端子
側に伝わるのを禁止するとともに上記第１の分周回路の
出力に応じた信号を上記リセット端子側に出力する信号
制御回路と、上記第１の分周回路の出力と上記リセット
端子に入力する信号のいずれか一方を出力する選択手段
と、上記選択手段の出力を分周する第２の分周回路と、
第１と第２の出力端子を有し、上記リセット端子に上記
第１の信号が入力した場合に上記第１の出力端子から第
３の信号を出力し、上記リセット端子に上記第２の信号
が入力した場合に上記第２の出力端子から第４の信号を
出力する判定回路と、上記クロック入力端子に入力する
上記第１のクロックパルス信号の所望レベル時に上記第
１の出力端子の出力状態を保持するラッチ回路と、上記
第４の信号の出力により所望の動作を実行する動作回路
とを含み、上記第２の分周回路は、上記第１の信号が入
力している間リセットされ、上記選択手段は、上記ラッ
チ回路が上記第３の信号を保持している際には上記クロ
ック入力端子に入力する信号を選択して出力し、上記ラ
ッチ回路が上記第３の信号と異なる信号を保持している
際には上記第１の分周回路の出力を選択して出力し、上
記選択手段が上記クロック入力端子に入力する信号を選
択している際に、上記リセット端子に外部から上記第２
のクロックパルス信号が入力される。よって、上記と同
様の課題を解決するとともに、所望の動作を行う動作回
路を集積回路に付加してもその動作回路用の制御端子を
追加する必要がなくなり、集積回路のチップ面積を小さ
くでき、コストダウンを図ることができる。A clock input terminal capable of inputting a first clock pulse signal from the outside, a first frequency dividing circuit for dividing the frequency of the first clock pulse signal, a first signal and a second signal from the outside. And a reset terminal capable of inputting a second clock pulse signal, and between the reset terminal and the output terminal of the first frequency dividing circuit, and a signal externally input to the reset terminal is the first terminal. And a signal control circuit for inhibiting transmission to the output terminal side of the frequency dividing circuit and outputting a signal corresponding to the output of the first frequency dividing circuit to the reset terminal side, and an output of the first frequency dividing circuit. And selecting means for outputting either one of the signals inputted to the reset terminal, and a second frequency dividing circuit for dividing the output of the selecting means.
It has first and second output terminals, and outputs a third signal from the first output terminal when the first signal is input to the reset terminal and outputs the second signal to the reset terminal. And a determination circuit that outputs a fourth signal from the second output terminal when the signal is input, and an output state of the first output terminal when the first clock pulse signal input to the clock input terminal has a desired level. Including a latch circuit for holding and an operation circuit for executing a desired operation by outputting the fourth signal, the second frequency dividing circuit is reset while the first signal is input, The selection means selects and outputs a signal to be input to the clock input terminal when the latch circuit holds the third signal, and the latch circuit outputs a signal different from the third signal. When holding the first Selects and outputs the output of the divider circuit, when the selection means selects the signal input to the clock input terminal, the external to the reset terminal second
Clock pulse signal is input. Therefore, in addition to solving the same problem as described above, even if an operating circuit that performs a desired operation is added to the integrated circuit, it is not necessary to add a control terminal for the operating circuit, and the chip area of the integrated circuit can be reduced, The cost can be reduced.
【００３５】上記信号制御回路を、バッファ回路と抵抗
の直列回路とし、上記バッファの入力側が上記第１の分
周回路の出力端子と接続し、上記抵抗の一端が上記バッ
ファの出力側と接続し、上記抵抗の他端が上記リセット
端子と接続したので、上記と同様の課題を解決するとと
もに、簡単な構成で、リセット端子への信号入力状態に
より第１の分周回路の出力に悪影響が及ぼされることを
防止できる。The signal control circuit is a series circuit of a buffer circuit and a resistor, the input side of the buffer is connected to the output terminal of the first frequency dividing circuit, and one end of the resistor is connected to the output side of the buffer. Since the other end of the resistor is connected to the reset terminal, the same problem as described above is solved, and the output of the first frequency divider circuit is adversely affected by the signal input state to the reset terminal with a simple configuration. Can be prevented.
【図１】本発明の一実施例を示したブロック回路図。FIG. 1 is a block circuit diagram showing an embodiment of the present invention.
【図２】図１の動作説明のためのタイミングチャート。FIG. 2 is a timing chart for explaining the operation of FIG.
【図３】図１の動作説明のためのタイミングチャート。FIG. 3 is a timing chart for explaining the operation of FIG.
【図４】従来例を示したブロック回路図。FIG. 4 is a block circuit diagram showing a conventional example.
１ クロック入力端子 ２ 第１の分周回路 ３ 第２の分周回路 ５ 信号制御回路 ５１ バッファ回路 ５２ 抵抗 ６ リセット端子 ７ 判定回路 ７１ 第１の出力端子 ７２ 第２の出力端子 ８ ラッチ回路 ９ 選択手段 １０ 動作回路 1 Clock input terminal 2 First frequency divider 3 Second frequency divider 5 Signal control circuit 51 buffer circuit 52 resistance 6 reset terminal 7 Judgment circuit 71 First output terminal 72 Second output terminal 8 Latch circuit 9 means of selection 10 Operating circuit
Claims (3)
力可能なクロック入力端子と、 上記第１のクロックパルス信号を分周する第１の分周回
路と、 外部から所望の信号と第２のクロックパルス信号を入力
可能なリセット端子と、 上記第１の分周回路の出力端子と上記リセット端子との
間に設けてあり、外部から上記リセット端子に入力する
信号が上記第１の分周回路の出力端子側に伝わるのを禁
止するとともに上記第１の分周回路の出力に応じた信号
を上記リセット端子側に出力する信号制御回路と、 上記第１の分周回路の出力と上記リセット端子に入力す
る信号のいずれか一方を出力する選択手段と、 上記選択手段の出力を分周する第２の分周回路と、 上記リセット端子に上記所望の信号が入力した場合に所
定の信号を出力する判定回路と、 上記クロック入力端子に入力する上記第１のクロックパ
ルス信号の所望レベル時に上記判定回路の出力状態を保
持するラッチ回路とを含み、 上記第２の分周回路は、上記リセット端子に上記所望の
信号が入力している間リセットされ、 上記選択手段は、上記ラッチ回路が上記所定の信号を保
持している際には上記リセット端子に入力する信号を選
択して出力し、上記ラッチ回路が上記所定の信号と異な
る信号を保持している際には上記第１の分周回路の出力
を選択して出力し、 上記選択手段が上記リセット端子に入力する信号を選択
している際に、上記リセット端子に外部から上記第２の
クロックパルス信号が入力されることを特徴とする分周
テスト機能付集積回路。1. A clock input terminal capable of inputting a first clock pulse signal from the outside, a first frequency dividing circuit for dividing the frequency of the first clock pulse signal, a desired signal from the outside, and a second signal. A signal input to the reset terminal from the outside is provided between the reset terminal capable of inputting a clock pulse signal and the output terminal of the first frequency dividing circuit and the reset terminal. A signal control circuit for inhibiting the signal from being transmitted to the output terminal side of the first frequency divider circuit and outputting a signal corresponding to the output of the first frequency divider circuit to the reset terminal side, and the output of the first frequency divider circuit and the reset terminal. Selecting means for outputting either one of the signals input to the input terminal, a second frequency dividing circuit for dividing the output of the selecting means, and a predetermined signal when the desired signal is input to the reset terminal. Judgment times And a latch circuit that holds the output state of the determination circuit when the first clock pulse signal input to the clock input terminal is at a desired level, and the second frequency dividing circuit is connected to the reset terminal. The selection circuit is reset while the desired signal is input, and when the latch circuit holds the predetermined signal, the selection unit selects and outputs the signal input to the reset terminal, and the latch circuit Holds a signal different from the predetermined signal, selects and outputs the output of the first frequency dividing circuit, and when the selecting means selects a signal to be input to the reset terminal, An integrated circuit with a frequency division test function, wherein the second clock pulse signal is externally input to the reset terminal.
力可能なクロック入力端子と、 上記第１のクロックパルス信号を分周する第１の分周回
路と、 外部から第１の信号と第２の信号と第２のクロックパル
ス信号を入力可能なリセット端子と、 上記第１の分周回路の出力端子と上記リセット端子との
間に設けてあり、外部から上記リセット端子に入力する
信号が上記第１の分周回路の出力端子側に伝わるのを禁
止するとともに上記第１の分周回路の出力に応じた信号
を上記リセット端子側に出力する信号制御回路と、 上記第１の分周回路の出力と上記リセット端子に入力す
る信号のいずれか一方を出力する選択手段と、 上記選択手段の出力を分周する第２の分周回路と、 第１と第２の出力端子を有し、上記リセット端子に上記
第１の信号が入力した場合に上記第１の出力端子から第
３の信号を出力し、上記リセット端子に上記第２の信号
が入力した場合に上記第２の出力端子から第４の信号を
出力する判定回路と、 上記クロック入力端子に入力する上記第１のクロックパ
ルス信号の所望レベル時に上記第１の出力端子の出力状
態を保持するラッチ回路と、 上記第４の信号の出力により所望の動作を実行する動作
回路と を含み、 上記第２の分周回路は、上記第１の信号が入力している
間リセットされ、 上記選択手段は、上記ラッチ回路が上記第３の信号を保
持している際には上記リセット端子に入力する信号を選
択して出力し、上記ラッチ回路が上記第３の信号と異な
る信号を保持している際には上記第１の分周回路の出力
を選択して出力し、 上記選択手段が上記リセット端子に入力する信号を選択
している際に、上記リセット端子に外部から上記第２の
クロックパルス信号が入力されることを特徴とする分周
テスト機能付集積回路。2. A clock input terminal capable of inputting a first clock pulse signal from the outside, a first frequency dividing circuit for dividing the frequency of the first clock pulse signal, a first signal from the outside, and a second signal Signal and a second clock pulse signal can be input, and a signal that is provided between the reset terminal and the output terminal of the first frequency dividing circuit and that is externally input to the reset terminal is A signal control circuit for inhibiting transmission to the output terminal side of the first frequency dividing circuit and outputting a signal corresponding to the output of the first frequency dividing circuit to the reset terminal side; and the first frequency dividing circuit. Selecting means for outputting either one of the output of the above-mentioned and the signal inputted to the reset terminal, a second frequency dividing circuit for dividing the output of the selecting means, and first and second output terminals, The first signal is applied to the reset terminal. A determination circuit which outputs a third signal from the first output terminal when input, and outputs a fourth signal from the second output terminal when the second signal is input to the reset terminal; A latch circuit for holding the output state of the first output terminal at a desired level of the first clock pulse signal input to the clock input terminal, and an operation for executing a desired operation by outputting the fourth signal Circuit, the second frequency dividing circuit is reset while the first signal is being input, and the selecting means is configured to operate when the latch circuit holds the third signal. A signal input to the reset terminal is selected and output, and when the latch circuit holds a signal different from the third signal, the output of the first frequency divider circuit is selected and output. It said selection means is the reset terminal When you select the input signal, dividing the test function with integrated circuits, characterized in that the externally to the reset terminal second clock pulse signal is inputted.
御回路は、バッファ回路と抵抗の直列回路からなり、上
記バッファ回路の入力側が上記第１の分周回路の出力端
子と接続し、上記抵抗の一端が上記バッファ回路の出力
側と接続し、上記抵抗の他端が上記リセット端子と接続
していることを特徴とする分周テスト機能付集積回路。3. The signal control circuit according to claim 1, comprising a series circuit of a buffer circuit and a resistor, the input side of the buffer circuit being connected to the output terminal of the first frequency dividing circuit, One end of is connected to the output side of the buffer circuit, and the other end of the resistor is connected to the reset terminal.
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