JP3481382B2 - 画像処理装置 - Google Patents
画像処理装置Info
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- JP3481382B2 JP3481382B2 JP05020496A JP5020496A JP3481382B2 JP 3481382 B2 JP3481382 B2 JP 3481382B2 JP 05020496 A JP05020496 A JP 05020496A JP 5020496 A JP5020496 A JP 5020496A JP 3481382 B2 JP3481382 B2 JP 3481382B2
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- Controls And Circuits For Display Device (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、例えば、コンピュ
ータを用いた映像機器であるビデオゲーム装置やグラフ
ィックスコンピュータシステム等に用いられ、３次元画
像をフレームメモリ上に描画する画像処理装置に関する
ものである。
ータを用いた映像機器であるビデオゲーム装置やグラフ
ィックスコンピュータシステム等に用いられ、３次元画
像をフレームメモリ上に描画する画像処理装置に関する
ものである。
【０００２】
【従来の技術】例えば、家庭用ＴＶゲーム機やパーソナ
ルコンピュータあるいはコンピュータグラフィックスシ
ステム等において、テレビジョン受像機やモニタ受像機
あるいは陰極線管（ＣＲＴ:Cathode Ray Tube）ディス
プレイ装置等に出力して表示する画像のデータ、すなわ
ち表示出力画像データを生成する図５に示すような画像
処理装置２００では、中央演算処理装置（ＣＰＵ:Centr
al Processing Unit）２０１と描画バッファ（以下、フ
レームバッファと言う。）２０４の間に専用の描画装置
２０２を設けることにより、高速処理を可能にしてい
る。
ルコンピュータあるいはコンピュータグラフィックスシ
ステム等において、テレビジョン受像機やモニタ受像機
あるいは陰極線管（ＣＲＴ:Cathode Ray Tube）ディス
プレイ装置等に出力して表示する画像のデータ、すなわ
ち表示出力画像データを生成する図５に示すような画像
処理装置２００では、中央演算処理装置（ＣＰＵ:Centr
al Processing Unit）２０１と描画バッファ（以下、フ
レームバッファと言う。）２０４の間に専用の描画装置
２０２を設けることにより、高速処理を可能にしてい
る。
【０００３】具体的に説明すると、画像生成装置２００
において、ＣＰＵ２０１側では、画像を生成する際に、
直接フレームバッファ２０４をアクセスするのではな
く、座標変換やクリッピング、光源計算等のジオメトリ
処理を行い、３角形や４角形等の多角形（ポリゴン）の
組み合わせとして３次元の形状を定義して３次元画像を
描画するための描画命令を作成し、その描画命令を描画
装置２０２に送る。
において、ＣＰＵ２０１側では、画像を生成する際に、
直接フレームバッファ２０４をアクセスするのではな
く、座標変換やクリッピング、光源計算等のジオメトリ
処理を行い、３角形や４角形等の多角形（ポリゴン）の
組み合わせとして３次元の形状を定義して３次元画像を
描画するための描画命令を作成し、その描画命令を描画
装置２０２に送る。
【０００４】そして、描画装置２０２は、ＣＰＵ２０１
から送られてきた複数のポリゴンに各々対応する描画命
令（以下、ポリゴン情報と言う。）を解釈して、１ポリ
ゴン毎に、画素データをフレームバッファ２０４に書き
込むレンダリング処理を行い、フレームバッファ２０４
に図形を描画する。
から送られてきた複数のポリゴンに各々対応する描画命
令（以下、ポリゴン情報と言う。）を解釈して、１ポリ
ゴン毎に、画素データをフレームバッファ２０４に書き
込むレンダリング処理を行い、フレームバッファ２０４
に図形を描画する。
【０００５】このとき、描画装置２０２は、ポリゴンの
頂点の色データと奥行きを示すＺ値から、ポリゴンを構
成する全ての画素（ピクセル）の色とＺ値を考慮するこ
とにより、ピクセル毎の陰面消去を行う。
頂点の色データと奥行きを示すＺ値から、ポリゴンを構
成する全ての画素（ピクセル）の色とＺ値を考慮するこ
とにより、ピクセル毎の陰面消去を行う。
【０００６】すなわち、描画装置２０２は、前処理にお
いて得られたポリゴンの頂点の色データと奥行きを示す
Ｚ値が記憶されたＺバッファメモリ２０３から、対象描
画ピクセルに対応したＺ値を読み出し、現処理で得られ
たＺ値と、Ｚバッファ２０３から読み出したＺ値とを比
較する。そして、描画装置２０２は、その比較結果に応
じて、Ｚバッファメモリ２０３のＺ値を更新する。
いて得られたポリゴンの頂点の色データと奥行きを示す
Ｚ値が記憶されたＺバッファメモリ２０３から、対象描
画ピクセルに対応したＺ値を読み出し、現処理で得られ
たＺ値と、Ｚバッファ２０３から読み出したＺ値とを比
較する。そして、描画装置２０２は、その比較結果に応
じて、Ｚバッファメモリ２０３のＺ値を更新する。
【０００７】尚、上記Ｚ値は、視点からの奥行き方向の
距離を示す情報である。
距離を示す情報である。
【０００８】上述のようにして、フレームバッファ２０
４に描画された図形は、ＣＲＴディスプレイ装置等の表
示装置２０５に対して出力される。
４に描画された図形は、ＣＲＴディスプレイ装置等の表
示装置２０５に対して出力される。
【０００９】
【発明が解決しようとする課題】しかし、画像処理装置
２００のような従来の画像処理装置では、Ｚバッファの
記憶容量が１画面の画素分必要であり、また、描画を行
う際のアクセスアドレスがランダムに発生するため、ラ
ンダムアクセスを高速に行うことができるＺバッファが
必要とされていた。このため、上記画像処理装置では、
ランダムアクセスを高速に行うことができる高価なメモ
リが用いられていた。したがって、上記画像処理装置の
コストダウンを図ることができなかった。
２００のような従来の画像処理装置では、Ｚバッファの
記憶容量が１画面の画素分必要であり、また、描画を行
う際のアクセスアドレスがランダムに発生するため、ラ
ンダムアクセスを高速に行うことができるＺバッファが
必要とされていた。このため、上記画像処理装置では、
ランダムアクセスを高速に行うことができる高価なメモ
リが用いられていた。したがって、上記画像処理装置の
コストダウンを図ることができなかった。
【００１０】そこで、上述のような問題点を解決するた
めに、図６に示すようなスキャンライン方式を採用した
画像処理装置３００がある。
めに、図６に示すようなスキャンライン方式を採用した
画像処理装置３００がある。
【００１１】この画像処理装置３００では、走査線毎に
描画が行われるため、画像処理装置３００に設けられた
Ｚバッファ３０２は、１走査線の画素分に対する小容量
のメモリである。また、画像処理装置３００では、１走
査線に対する描画処理の終了後は、Ｚバッファ３０２に
記憶された上記描画処理で用いたＺ値は必要ないため、
Ｚバッファ３０２は、次の走査線に対する描画処理の前
準備処理としてクリアされるようになされている。
描画が行われるため、画像処理装置３００に設けられた
Ｚバッファ３０２は、１走査線の画素分に対する小容量
のメモリである。また、画像処理装置３００では、１走
査線に対する描画処理の終了後は、Ｚバッファ３０２に
記憶された上記描画処理で用いたＺ値は必要ないため、
Ｚバッファ３０２は、次の走査線に対する描画処理の前
準備処理としてクリアされるようになされている。
【００１２】そこで、画像処理装置３００において、例
えば、図７に示すようなポリゴンＰ１，Ｐ２，Ｐ３を描
画する場合、ＣＰＵ２０１は、各ポリゴンＰ１，Ｐ２，
Ｐ３の一番上の頂点Ｘ1，Ｘ2，Ｘ3のＹ座標でソートし
たポリゴン情報を描画装置２０２に供給する。これによ
り、描画装置２０２は、走査線Ｙ1，Ｙ2，Ｙ3，・・・
の順に描画処理を行うこととなる。
えば、図７に示すようなポリゴンＰ１，Ｐ２，Ｐ３を描
画する場合、ＣＰＵ２０１は、各ポリゴンＰ１，Ｐ２，
Ｐ３の一番上の頂点Ｘ1，Ｘ2，Ｘ3のＹ座標でソートし
たポリゴン情報を描画装置２０２に供給する。これによ
り、描画装置２０２は、走査線Ｙ1，Ｙ2，Ｙ3，・・・
の順に描画処理を行うこととなる。
【００１３】このとき、例えば、描画装置２０２におい
て、任意のポリゴン内で描画する走査線に対する画素の
描画処理が終了した後、同一のポリゴンで次の走査線に
対する画素を描画する必要がある場合、描画装置２０２
は、次の走査線とそれ以降の走査線に対する画素の描画
処理のために、上記任意のポリゴンに対する中間情報、
すなわち走査開始点及び走査終了点の情報を中間情報メ
モリ３０１に格納する。
て、任意のポリゴン内で描画する走査線に対する画素の
描画処理が終了した後、同一のポリゴンで次の走査線に
対する画素を描画する必要がある場合、描画装置２０２
は、次の走査線とそれ以降の走査線に対する画素の描画
処理のために、上記任意のポリゴンに対する中間情報、
すなわち走査開始点及び走査終了点の情報を中間情報メ
モリ３０１に格納する。
【００１４】しかし、中間情報メモリ３０１の記憶容量
が大容量でないと、描画装置２０２で１走査線上に描画
することができるポリゴンの数に限界が生じてしまう。
また、描画装置２０２の中間情報メモリ３０１に対する
アクセススピードも高速でないと、画像処理装置３００
全体の描画スピードが落ちてしまう。
が大容量でないと、描画装置２０２で１走査線上に描画
することができるポリゴンの数に限界が生じてしまう。
また、描画装置２０２の中間情報メモリ３０１に対する
アクセススピードも高速でないと、画像処理装置３００
全体の描画スピードが落ちてしまう。
【００１５】したがって、スキャンライン方式を採用し
た画像処理装置３００のような従来の画像処理装置で
は、記憶容量が大容量であり、且つ高速アクセスが可能
である非常に高価なメモリが中間情報メモリとして用い
られていた。このため、上記画像処理装置のコストダウ
ンを図ることができなかった。
た画像処理装置３００のような従来の画像処理装置で
は、記憶容量が大容量であり、且つ高速アクセスが可能
である非常に高価なメモリが中間情報メモリとして用い
られていた。このため、上記画像処理装置のコストダウ
ンを図ることができなかった。
【００１６】そこで、本発明は、上述の如き従来の実情
に鑑みてなされたものであり、次のような目的を有する
ものである。
に鑑みてなされたものであり、次のような目的を有する
ものである。
【００１７】即ち、本発明の目的は、描画処理性能の向
上を図ると共に、コストダウンを図った画像処理装置を
提供することにある。
上を図ると共に、コストダウンを図った画像処理装置を
提供することにある。
【００１８】
【課題を解決するための手段】上述の課題を解決する本
発明の画像処理装置は、複数のポリゴンの各々について
スキャンライン方式による描画処理を行い、所定の表示
装置に前記描画処理の結果得られた画像を表示する画像
処理装置であって、前記複数のポリゴンを、前記所定の
表示装置の走査線に垂直な方向に対する、表示する際の
位置に基づいてソートする変換手段と、前記複数のポリ
ゴンの各々に対して、前記変換手段によるソートの結果
に応じた順序で前記描画処理を行う描画手段と、前記描
画手段により描画が行われたポリゴンに対する、走査開
始点及び走査終了点の情報からなる中間情報が記憶され
る、バーストリードライトが可能な中間情報メモリと、
前記描画手段と前記中間情報メモリとの間に設けられ、
前記描画手段から送られる前記中間情報を前記中間情報
メモリへ送るライトバッファと、前記描画手段と前記中
間情報メモリとの間に設けられ、前記中間情報メモリか
ら前記中間情報を読み出して前記描画手段へ送るリード
バッファと、を備えており、前記描画手段は、前記ライ
トバッファ及び前記リードバッファを介して前記中間情
報メモリに対してバーストリードライトすることによ
り、前記中間情報の読出処理及び書込処理を行うように
構成されている。 描画手段は、ライトバッファ及びリー
ドバッファとの間で広いバンド幅を用いて中間情報の送
受ができる。また、中間情報メモリは、ライトバッファ
及びリードバッファとの間でページ単位で中間情報の送
受ができる。そのために、高速で中間情報の読出処理、
書込処理を行うことが可能になり、描画処理性能が向上
する。また、中間情報メモリに安価な大容量メモリを用
いることができるために、画像処理装置のコストダウン
が図れる。
発明の画像処理装置は、複数のポリゴンの各々について
スキャンライン方式による描画処理を行い、所定の表示
装置に前記描画処理の結果得られた画像を表示する画像
処理装置であって、前記複数のポリゴンを、前記所定の
表示装置の走査線に垂直な方向に対する、表示する際の
位置に基づいてソートする変換手段と、前記複数のポリ
ゴンの各々に対して、前記変換手段によるソートの結果
に応じた順序で前記描画処理を行う描画手段と、前記描
画手段により描画が行われたポリゴンに対する、走査開
始点及び走査終了点の情報からなる中間情報が記憶され
る、バーストリードライトが可能な中間情報メモリと、
前記描画手段と前記中間情報メモリとの間に設けられ、
前記描画手段から送られる前記中間情報を前記中間情報
メモリへ送るライトバッファと、前記描画手段と前記中
間情報メモリとの間に設けられ、前記中間情報メモリか
ら前記中間情報を読み出して前記描画手段へ送るリード
バッファと、を備えており、前記描画手段は、前記ライ
トバッファ及び前記リードバッファを介して前記中間情
報メモリに対してバーストリードライトすることによ
り、前記中間情報の読出処理及び書込処理を行うように
構成されている。 描画手段は、ライトバッファ及びリー
ドバッファとの間で広いバンド幅を用いて中間情報の送
受ができる。また、中間情報メモリは、ライトバッファ
及びリードバッファとの間でページ単位で中間情報の送
受ができる。そのために、高速で中間情報の読出処理、
書込処理を行うことが可能になり、描画処理性能が向上
する。また、中間情報メモリに安価な大容量メモリを用
いることができるために、画像処理装置のコストダウン
が図れる。
【００１９】このような本発明の画像処理装置におい
て、前記描画手段が、前記ライトバッファに、前記描画
手段から前記中間情報メモリへ書き込まれる前記中間情
報がこのライトバッファの容量一杯になった時点、また
は所定の走査線の描画が終了した時点で、前記中間情報
をページ単位で前記中間情報メモリへ送らせるととも
に、前記リードバッファに、前記中間情報メモリに記憶
された前記中間情報をページ単位で読み出させるように
構成されていてもよい。
て、前記描画手段が、前記ライトバッファに、前記描画
手段から前記中間情報メモリへ書き込まれる前記中間情
報がこのライトバッファの容量一杯になった時点、また
は所定の走査線の描画が終了した時点で、前記中間情報
をページ単位で前記中間情報メモリへ送らせるととも
に、前記リードバッファに、前記中間情報メモリに記憶
された前記中間情報をページ単位で読み出させるように
構成されていてもよい。
【００２０】また、本発明の画像処理装置は、画素毎の
奥行情報が記憶されるＺバッファと、前記描画処理の結
果得られる画像が描画される描画バッファと、をさらに
備えるようにしてもよい。この場合、前記描画手段は、
前記Ｚバッファに記憶された奥行情報により画素毎の陰
面消去を行って、前記描画バッファにポリゴンを描画す
るように構成するとよい。前記Ｚバッファは、例えば、
前記所定の表示装置の全走査線数より少ない数の走査線
に含まれる画素分の奥行き情報を記憶するように構成さ
れており、前記描画バッファは、例えば、前記所定の表
示装置の全走査線数より少ない数の走査線の画像が描画
されるように構成されている。また、前記描画バッファ
を複数のバッファにより構成する場合には、いずれか１
つのバッファに前記描画手段により描画が行われ、他の
いずれか１つのバッファに描画された画像が前記所定の
表示装置に表示されるようにすることが可能となる。描
画バッファを複数とすることにより、描画処理と表示装
置への表示とを同時に行えるようになるために、効率よ
く描画処理を行うことができる。この他に、本発明の画
像処理装置は、２画面分の記憶容量を有するダブルバッ
ファをさらに備えるようにしてもよい。この場合、ダブ
ルバッファの一方のバッファに前記描画バッファに描画
された画像が１画面分書き込まれるとともに、他方のバ
ッファから画像を前記所定の表示装置に表示させるよう
にすることができる。これにより、表示装置の走査線に
垂直な方向にポリゴンが均一に散らばっていない場合、
すなわちポリゴンが集中して存在している場合に生じる
描画スピードのばらつきを吸収できる。
奥行情報が記憶されるＺバッファと、前記描画処理の結
果得られる画像が描画される描画バッファと、をさらに
備えるようにしてもよい。この場合、前記描画手段は、
前記Ｚバッファに記憶された奥行情報により画素毎の陰
面消去を行って、前記描画バッファにポリゴンを描画す
るように構成するとよい。前記Ｚバッファは、例えば、
前記所定の表示装置の全走査線数より少ない数の走査線
に含まれる画素分の奥行き情報を記憶するように構成さ
れており、前記描画バッファは、例えば、前記所定の表
示装置の全走査線数より少ない数の走査線の画像が描画
されるように構成されている。また、前記描画バッファ
を複数のバッファにより構成する場合には、いずれか１
つのバッファに前記描画手段により描画が行われ、他の
いずれか１つのバッファに描画された画像が前記所定の
表示装置に表示されるようにすることが可能となる。描
画バッファを複数とすることにより、描画処理と表示装
置への表示とを同時に行えるようになるために、効率よ
く描画処理を行うことができる。この他に、本発明の画
像処理装置は、２画面分の記憶容量を有するダブルバッ
ファをさらに備えるようにしてもよい。この場合、ダブ
ルバッファの一方のバッファに前記描画バッファに描画
された画像が１画面分書き込まれるとともに、他方のバ
ッファから画像を前記所定の表示装置に表示させるよう
にすることができる。これにより、表示装置の走査線に
垂直な方向にポリゴンが均一に散らばっていない場合、
すなわちポリゴンが集中して存在している場合に生じる
描画スピードのばらつきを吸収できる。
【００２１】また、本発明に係る画像処理装置は、テク
スチャデータが記憶されたテクスチャメモリをさらに備
えるようにしてもよい。この場合、前記描画手段は、前
記テクスチャメモリに記憶されたテクスチャデータを用
いて、前記ポリゴンに対してテクスチャマッピングを行
うように構成するとよい。テクスチャマッピングによ
り、画像の表現力を向上させることができる。
スチャデータが記憶されたテクスチャメモリをさらに備
えるようにしてもよい。この場合、前記描画手段は、前
記テクスチャメモリに記憶されたテクスチャデータを用
いて、前記ポリゴンに対してテクスチャマッピングを行
うように構成するとよい。テクスチャマッピングによ
り、画像の表現力を向上させることができる。
【００２２】
【発明の実施の形態】以下、発明の実施の形態につい
て、図面を参照して詳細に説明する。
て、図面を参照して詳細に説明する。
【００２３】本発明に係る画像処理装置は、例えば、図
１に示すようなスキャンライン方式を採用した画像処理
装置１００に適用される。
１に示すようなスキャンライン方式を採用した画像処理
装置１００に適用される。
【００２４】この画像処理装置１００は、中間情報メモ
リ１０１と、中間情報メモリ１０１に接続されたライト
バッファ１０３及びリードバッファ１０４と、ライトバ
ッファ１０３及びリードバッファ１０４を介して中間情
報メモリ１０１に接続された描画装置１０２と、描画装
置１０２に接続されたＺバッファ１０５及びフレームバ
ッファ１０６とを備え、描画装置１０２の出力は、ライ
トバッファ１０３を介して中間情報メモリ１０１に供給
され、中間情報メモリ１０１の出力は、リードバッファ
１０４を介して描画装置１０２に供給されるようになさ
れている。
リ１０１と、中間情報メモリ１０１に接続されたライト
バッファ１０３及びリードバッファ１０４と、ライトバ
ッファ１０３及びリードバッファ１０４を介して中間情
報メモリ１０１に接続された描画装置１０２と、描画装
置１０２に接続されたＺバッファ１０５及びフレームバ
ッファ１０６とを備え、描画装置１０２の出力は、ライ
トバッファ１０３を介して中間情報メモリ１０１に供給
され、中間情報メモリ１０１の出力は、リードバッファ
１０４を介して描画装置１０２に供給されるようになさ
れている。
【００２５】また、画像処理装置１００は、描画装置１
０２にポリゴン情報を供給するＣＰＵ１０８と、フレー
ムバッファ１０６の出力が供給される表示装置１０７と
を備えている。
０２にポリゴン情報を供給するＣＰＵ１０８と、フレー
ムバッファ１０６の出力が供給される表示装置１０７と
を備えている。
【００２６】以下、上述のような構成をした画像処理装
置１００について具体的に説明する。
置１００について具体的に説明する。
【００２７】先ず、描画装置１０２は、描画処理開始前
の準備として、中間情報メモリ１０１、ライトバッファ
１０３、及びリードバッファ１０４の各読出ポインタ及
び書込ポインタを初期状態にすることにより、中間情報
メモリ１０１、ライトバッファ１０３、及びリードバッ
ファ１０４をクリアする。
の準備として、中間情報メモリ１０１、ライトバッファ
１０３、及びリードバッファ１０４の各読出ポインタ及
び書込ポインタを初期状態にすることにより、中間情報
メモリ１０１、ライトバッファ１０３、及びリードバッ
ファ１０４をクリアする。
【００２８】次に、描画装置１０２は、Ｚバッファ１０
５及びフレームバッファ１０６をクリアする。
５及びフレームバッファ１０６をクリアする。
【００２９】次に、ＣＰＵ１０８は、図示していないメ
モリを用いて、１画面分の複数のポリゴンに各々対応す
るポリゴン情報を生成し、上記図７を用いて述べたよう
に、走査線に従ってＹ方向にソートする。そして、ＣＰ
Ｕ１０８は、生成したポリゴン情報を描画装置１０２に
供給する。
モリを用いて、１画面分の複数のポリゴンに各々対応す
るポリゴン情報を生成し、上記図７を用いて述べたよう
に、走査線に従ってＹ方向にソートする。そして、ＣＰ
Ｕ１０８は、生成したポリゴン情報を描画装置１０２に
供給する。
【００３０】描画装置１０２は、ＣＰＵ１０８からの複
数のポリゴンに各々対応するポリゴン情報により、各ポ
リゴンに対して走査線毎の描画処理を行う。
数のポリゴンに各々対応するポリゴン情報により、各ポ
リゴンに対して走査線毎の描画処理を行う。
【００３１】ここで、Ｚバッファ１０５は、例えば、１
走査線の画素分の記憶容量を有するメモリであり、Ｚバ
ッファ１０５には、前処理で得られた１走査線の画素分
のＺ値が記憶されている。
走査線の画素分の記憶容量を有するメモリであり、Ｚバ
ッファ１０５には、前処理で得られた１走査線の画素分
のＺ値が記憶されている。
【００３２】そこで、例えば、描画しようとする複数の
ポリゴンのうち現在対象となっているポリゴンが図２に
示すようなポリゴンＰnである場合、描画装置１０２
は、先ず、描画しようとする走査線Ｙ1上の画素Ｘ1に対
するＺ値と、Ｚバッファ１０５に既に書き込まれている
画素Ｘ1に対応したＺ値とを比較する。そして、描画装
置１０２は、画素Ｘ1のＺ値がＺバッファ１０５に既に
書き込まれているＺ値より前に存在している場合に、描
画しようとする画素Ｘ1をフレームバッファ１０６に書
き込む。一方、画素Ｘ1のＺ値がＺバッファ１０５に既
に書き込まれているＺ値より後に存在している場合に
は、描画装置１０２は、画素Ｘ1のフレームバッファ１
０６への書き込みは行わない。
ポリゴンのうち現在対象となっているポリゴンが図２に
示すようなポリゴンＰnである場合、描画装置１０２
は、先ず、描画しようとする走査線Ｙ1上の画素Ｘ1に対
するＺ値と、Ｚバッファ１０５に既に書き込まれている
画素Ｘ1に対応したＺ値とを比較する。そして、描画装
置１０２は、画素Ｘ1のＺ値がＺバッファ１０５に既に
書き込まれているＺ値より前に存在している場合に、描
画しようとする画素Ｘ1をフレームバッファ１０６に書
き込む。一方、画素Ｘ1のＺ値がＺバッファ１０５に既
に書き込まれているＺ値より後に存在している場合に
は、描画装置１０２は、画素Ｘ1のフレームバッファ１
０６への書き込みは行わない。
【００３３】上述のようにして、描画装置１０２は、走
査線Ｙ1上の全ての画素に対して描画処理を行う。
査線Ｙ1上の全ての画素に対して描画処理を行う。
【００３４】フレームバッファ１０６は、１走査線の画
素分の記憶容量を有するメモリであり、描画装置１０２
での走査線Ｙ1に対する描画処理が終了した時点で、メ
モリ上に描画された走査線Ｙ1の情報を表示装置１０７
に対して出力する。
素分の記憶容量を有するメモリであり、描画装置１０２
での走査線Ｙ1に対する描画処理が終了した時点で、メ
モリ上に描画された走査線Ｙ1の情報を表示装置１０７
に対して出力する。
【００３５】表示装置１０７は、例えば、ＣＲＴディス
プレイ装置からなり、図示していないディスプレイコン
トローラから制御されることにより、フレームバッファ
１０６からの情報に基いて、画面表示を行う。
プレイ装置からなり、図示していないディスプレイコン
トローラから制御されることにより、フレームバッファ
１０６からの情報に基いて、画面表示を行う。
【００３６】上述のようにして、画像処理装置１００で
は、各走査線Ｙ1，Ｙ2，Ｙ3，・・・に対する描画処理
が順次行われる。
は、各走査線Ｙ1，Ｙ2，Ｙ3，・・・に対する描画処理
が順次行われる。
【００３７】ここで、例えば、ポリゴンＰn内におい
て、走査線Ｙ1〜Ｙ6に対する描画処理終了後、同一のポ
リゴンＰnで次の走査線に対する描画処理を行う必要が
ある場合、描画装置１０２は、走査線Ｙ1〜Ｙ6に対する
描画処理終了後、ライトバッファ１０３を広いバンド幅
で高速にアクセスすることにより、次の走査線に対する
描画処理を行う際の情報として、走査開始点（＝Ｙ7）
及び走査終了点（＝Ｙ21）の情報からなる中間情報をラ
イトバッファ１０３に対して出力する。
て、走査線Ｙ1〜Ｙ6に対する描画処理終了後、同一のポ
リゴンＰnで次の走査線に対する描画処理を行う必要が
ある場合、描画装置１０２は、走査線Ｙ1〜Ｙ6に対する
描画処理終了後、ライトバッファ１０３を広いバンド幅
で高速にアクセスすることにより、次の走査線に対する
描画処理を行う際の情報として、走査開始点（＝Ｙ7）
及び走査終了点（＝Ｙ21）の情報からなる中間情報をラ
イトバッファ１０３に対して出力する。
【００３８】尚、描画装置１０２は、次の走査線に対す
る描画処理を行う際の情報が存在しない場合、すなわち
残りの走査線Ｙ7〜Ｙ21の情報が存在しない場合には、
その情報をライトバッファ１０３に対して出力しない。
る描画処理を行う際の情報が存在しない場合、すなわち
残りの走査線Ｙ7〜Ｙ21の情報が存在しない場合には、
その情報をライトバッファ１０３に対して出力しない。
【００３９】ライトバッファ１０３は、描画装置１０２
からの中間情報を記憶し、メモリが一杯になった時点、
又は描画装置１０２での走査線Ｙ1〜Ｙ6に対する描画処
理が終了した時点で、記憶した中間情報を、例えば、ペ
ージ単位で高速に中間情報メモリ１０１に転送する。
からの中間情報を記憶し、メモリが一杯になった時点、
又は描画装置１０２での走査線Ｙ1〜Ｙ6に対する描画処
理が終了した時点で、記憶した中間情報を、例えば、ペ
ージ単位で高速に中間情報メモリ１０１に転送する。
【００４０】中間情報メモリ１０１は、ランダムアクセ
ス速度は遅いが、バーストリードライト速度が高速であ
る高速バーストリードライト機能を有し、記憶容量が大
容量のメモリである。このため、中間情報メモリ１０１
は、安価なメモリで構成されている。このような中間情
報メモリ１０１は、上述したようにしてライトバッファ
１０２から転送されてきた中間情報を記憶する。
ス速度は遅いが、バーストリードライト速度が高速であ
る高速バーストリードライト機能を有し、記憶容量が大
容量のメモリである。このため、中間情報メモリ１０１
は、安価なメモリで構成されている。このような中間情
報メモリ１０１は、上述したようにしてライトバッファ
１０２から転送されてきた中間情報を記憶する。
【００４１】上述のようにして、画像処理装置１００で
は、ＣＰＵ１０８から描画装置１０２に供給される複数
のポリゴンに各々対応するポリゴン情報のうちの、１個
のポリゴンＰnに対する描画処理が行われ、その描画処
理終了後、描画装置１０２は、次のポリゴンに対して描
画処理を行うために、Ｚバッファ１０５及びフレームバ
ッファ１０６をクリアする。
は、ＣＰＵ１０８から描画装置１０２に供給される複数
のポリゴンに各々対応するポリゴン情報のうちの、１個
のポリゴンＰnに対する描画処理が行われ、その描画処
理終了後、描画装置１０２は、次のポリゴンに対して描
画処理を行うために、Ｚバッファ１０５及びフレームバ
ッファ１０６をクリアする。
【００４２】そして、描画装置１０２は、上述したポリ
ゴンＰnに対する描画処理と同様にして、次のポリゴン
に対する描画処理を行う。
ゴンＰnに対する描画処理と同様にして、次のポリゴン
に対する描画処理を行う。
【００４３】また、描画装置１０２は、前のポリゴンＰ
nに対する描画処理で描画が終了していない走査線Ｙ7〜
Ｙ21に対する描画処理を行うために、リードバッファ１
０４を広いバンド幅で高速にアクセスする。
nに対する描画処理で描画が終了していない走査線Ｙ7〜
Ｙ21に対する描画処理を行うために、リードバッファ１
０４を広いバンド幅で高速にアクセスする。
【００４４】リードバッファ１０４は、中間情報メモリ
１０１に記憶されている走査線Ｙ7〜Ｙ21に関する中間
情報をページ単位毎にまとめて高速に読み出すことによ
り、中間情報メモリ１０１から中間情報を効率良く読み
出す。そして、リードバッファ１０４は、中間情報メモ
リ１０１から読み出した中間情報を描画装置１０２に対
して出力する。
１０１に記憶されている走査線Ｙ7〜Ｙ21に関する中間
情報をページ単位毎にまとめて高速に読み出すことによ
り、中間情報メモリ１０１から中間情報を効率良く読み
出す。そして、リードバッファ１０４は、中間情報メモ
リ１０１から読み出した中間情報を描画装置１０２に対
して出力する。
【００４５】したがって、描画装置１０２は、次のポリ
ゴンに対する描画処理を行うと共に、前のポリゴンＰn
に対する描画処理で描画が終了していない走査線Ｙ7〜
Ｙ21に対する描画処理を行う。
ゴンに対する描画処理を行うと共に、前のポリゴンＰn
に対する描画処理で描画が終了していない走査線Ｙ7〜
Ｙ21に対する描画処理を行う。
【００４６】上述のようにして、１画面の全ポリゴンの
描画処理が終了すると、ＣＰＵ１０８は、次の画面に対
するポリゴン情報を描画装置１０２に供給する。
描画処理が終了すると、ＣＰＵ１０８は、次の画面に対
するポリゴン情報を描画装置１０２に供給する。
【００４７】そして、描画装置１０２は、描画処理開始
前の準備として、中間情報メモリ１０１、ライトバッフ
ァ１０３、及びリードバッファ１０４をクリアし、上述
した前の画面に対するポリゴン情報の描画処理と同様に
して、次の画面に対するポリゴン情報の描画処理を行
う。
前の準備として、中間情報メモリ１０１、ライトバッフ
ァ１０３、及びリードバッファ１０４をクリアし、上述
した前の画面に対するポリゴン情報の描画処理と同様に
して、次の画面に対するポリゴン情報の描画処理を行
う。
【００４８】上述のように、画像処理装置１００では、
描画装置１０２と中間情報メモリ１０１間にライトバッ
ファ１０３及びリードバッファ１０４を設け、描画装置
１０２からライトバッファ１０３及びリードバッファ１
０４へのアクセスを広いバンド幅のアクセスとし、中間
情報メモリ１０１とライトバッファ１０３及びリードバ
ッファ１０４間の情報の転送をページ単位の高速転送と
しているため、中間情報メモリ１０１として、ランダム
アクセスは遅いがバーストリードライトが高速な安価な
大容量のメモリを用いることができる。したがって、画
像処理装置１００は、高速に描画処理を行うことができ
ると共に、１走査線上に描画することができるポリゴン
数を上げることができる。また、画像処理装置１００の
コストダウンを図ることができる。
描画装置１０２と中間情報メモリ１０１間にライトバッ
ファ１０３及びリードバッファ１０４を設け、描画装置
１０２からライトバッファ１０３及びリードバッファ１
０４へのアクセスを広いバンド幅のアクセスとし、中間
情報メモリ１０１とライトバッファ１０３及びリードバ
ッファ１０４間の情報の転送をページ単位の高速転送と
しているため、中間情報メモリ１０１として、ランダム
アクセスは遅いがバーストリードライトが高速な安価な
大容量のメモリを用いることができる。したがって、画
像処理装置１００は、高速に描画処理を行うことができ
ると共に、１走査線上に描画することができるポリゴン
数を上げることができる。また、画像処理装置１００の
コストダウンを図ることができる。
【００４９】尚、上述した画像処理装置１００では、Ｚ
バッファ１０５及びフレームバッファ１０６の記憶容量
を１走査線の画素分とし、１走査線毎に描画処理を行う
こととしたが、Ｚバッファ１０５及びフレームバッファ
１０６の記憶容量を複数の走査線の画素分とし、複数の
走査線単位で描画処理を行うものとしてもよい。
バッファ１０５及びフレームバッファ１０６の記憶容量
を１走査線の画素分とし、１走査線毎に描画処理を行う
こととしたが、Ｚバッファ１０５及びフレームバッファ
１０６の記憶容量を複数の走査線の画素分とし、複数の
走査線単位で描画処理を行うものとしてもよい。
【００５０】具体的に説明すると、装置全体の描画スピ
ードは、中間情報メモリ１０１とライトバッファ１０３
及びリードバッファ１０４間の転送スピードで決定され
る。そこで、例えば、この転送スピードが十分速くない
場合等に、処理単位を１走査線から複数の走査線に増や
すことにより、描画装置１０２での１画面処理内におけ
る中間情報の生成回数を減らすことができる。これによ
り、Ｚバッファ１０５とフレームバッファ１０６の記憶
容量を処理走査線分増やす必要があるが、装置全体の描
画スピードをさらに高速なものとすることができる。す
なわち、画像処理装置１００は、メモリのコストと描画
スピードから最適な走査線の処理単位の本数を選択する
ことにより、描画処理を効率良く行うことができる。
ードは、中間情報メモリ１０１とライトバッファ１０３
及びリードバッファ１０４間の転送スピードで決定され
る。そこで、例えば、この転送スピードが十分速くない
場合等に、処理単位を１走査線から複数の走査線に増や
すことにより、描画装置１０２での１画面処理内におけ
る中間情報の生成回数を減らすことができる。これによ
り、Ｚバッファ１０５とフレームバッファ１０６の記憶
容量を処理走査線分増やす必要があるが、装置全体の描
画スピードをさらに高速なものとすることができる。す
なわち、画像処理装置１００は、メモリのコストと描画
スピードから最適な走査線の処理単位の本数を選択する
ことにより、描画処理を効率良く行うことができる。
【００５１】また、画像処理装置１００では、１組のフ
レームバッファ１０６を設けることとしたが、図３に示
すように、２組のフレームバッファ１０６ａ，１０６ｂ
を設けることとしてもよい。
レームバッファ１０６を設けることとしたが、図３に示
すように、２組のフレームバッファ１０６ａ，１０６ｂ
を設けることとしてもよい。
【００５２】具体的に説明すると、この場合、画像処理
装置１００は、描画装置１０２からフレームバッファ１
０６ａへの出力と、描画装置１０２からフレームバッフ
ァ１０６ｂへの出力とを切り換えるスイッチＳＷ１と、
フレームバッファ１０６ａから表示装置１０７への出力
と、フレームバッファ１０６ｂから表示装置１０７への
出力を切り換えるスイッチＳＷ２とを備えている。
装置１００は、描画装置１０２からフレームバッファ１
０６ａへの出力と、描画装置１０２からフレームバッフ
ァ１０６ｂへの出力とを切り換えるスイッチＳＷ１と、
フレームバッファ１０６ａから表示装置１０７への出力
と、フレームバッファ１０６ｂから表示装置１０７への
出力を切り換えるスイッチＳＷ２とを備えている。
【００５３】これらのスイッチＳＷ１，ＳＷ２の切り換
え動作は、例えば、図示していないスイッチ制御回路に
より制御されるようになされており、上記スイッチ制御
回路は、スイッチＳＷ１，ＳＷ２を交互に切り換える制
御を行う。これにより、２組のフレームバッファ１０６
ａ，１０６ｂのうち一方のフレームバッファに対して描
画装置１０２により描画処理が行われ、他方のフレーム
バッファから表示装置１０７にデータが出力される。
え動作は、例えば、図示していないスイッチ制御回路に
より制御されるようになされており、上記スイッチ制御
回路は、スイッチＳＷ１，ＳＷ２を交互に切り換える制
御を行う。これにより、２組のフレームバッファ１０６
ａ，１０６ｂのうち一方のフレームバッファに対して描
画装置１０２により描画処理が行われ、他方のフレーム
バッファから表示装置１０７にデータが出力される。
【００５４】上述のような構成とすることにより、画像
処理装置１００は、データの転送効率の向上を図ること
ができるため、さらに効率良く描画処理を行うことがで
きる。
処理装置１００は、データの転送効率の向上を図ること
ができるため、さらに効率良く描画処理を行うことがで
きる。
【００５５】また、フレームバッファ１０６の出力がダ
ブルバッファを介して表示装置１０７に供給されること
としてもよい。例えば、上記図３の構成では、図４に示
すように、スイッチＳＷ２と表示装置１０７間に、２画
面分の記憶容量を有するダブルバッファ１１０を設け
る。これにより、画像処理装置１００は、画面のＹ方向
でポリゴンが均一に散らばっていない場合、すなわちポ
リゴンが集中して存在している場合に生じる描画スピー
ドのばらつきを吸収することができる。
ブルバッファを介して表示装置１０７に供給されること
としてもよい。例えば、上記図３の構成では、図４に示
すように、スイッチＳＷ２と表示装置１０７間に、２画
面分の記憶容量を有するダブルバッファ１１０を設け
る。これにより、画像処理装置１００は、画面のＹ方向
でポリゴンが均一に散らばっていない場合、すなわちポ
リゴンが集中して存在している場合に生じる描画スピー
ドのばらつきを吸収することができる。
【００５６】また、上記図１に示すように、テクスチャ
情報が格納されたテクスチャメモリ１０９を備えた画像
処理装置１００としてもよい。これにより、画像処理装
置１００は、テクスチャマッピングを行うことができる
ため、グラフィックスの表現力を向上させた画像を得る
ことができる。
情報が格納されたテクスチャメモリ１０９を備えた画像
処理装置１００としてもよい。これにより、画像処理装
置１００は、テクスチャマッピングを行うことができる
ため、グラフィックスの表現力を向上させた画像を得る
ことができる。
【００５７】また、画像処理装置１００では、中間情報
メモリ１０１、上記図４に示したダブルバッファ１１
０、及びＣＰＵ１０８のポリゴン情報を生成する際に用
いる図示していないメモリを各々設けることとしたが、
各メモリを全てまとめて、又は一部をまとめて、物理的
に１つのメモリとしてもよい。
メモリ１０１、上記図４に示したダブルバッファ１１
０、及びＣＰＵ１０８のポリゴン情報を生成する際に用
いる図示していないメモリを各々設けることとしたが、
各メモリを全てまとめて、又は一部をまとめて、物理的
に１つのメモリとしてもよい。
【００５８】
【発明の効果】以上のような本発明の画像処理装置によ
り、中間情報メモリに、ランダムアクセスは遅いがバー
ストリードライトが高速で可能な、安価な大容量メモリ
を用いることができる。そのために、描画処理が高速に
実行されるようになり、また、画像処理装置全体のコス
トダウンを図ることができる。
り、中間情報メモリに、ランダムアクセスは遅いがバー
ストリードライトが高速で可能な、安価な大容量メモリ
を用いることができる。そのために、描画処理が高速に
実行されるようになり、また、画像処理装置全体のコス
トダウンを図ることができる。
【００５９】
【００６０】
【００６１】
【図１】本発明に係る画像処理装置の構成を示すブロッ
ク図である。
ク図である。
【図２】ポリゴンに対する描画処理を説明するための図
である。
である。
【図３】２組のフレームバッファを設けた場合の画像処
理装置の構成を示すブロック図である。
理装置の構成を示すブロック図である。
【図４】ダブルバッファを設けた場合の画像処理装置の
構成を示すブロック図である。
構成を示すブロック図である。
【図５】Ｚバッファを用いた従来の画像処理装置の構成
を示すブロック図である。
を示すブロック図である。
【図６】スキャンライン方式を採用した従来の画像処理
装置の構成を示すブロック図である。
装置の構成を示すブロック図である。
【図７】Ｙ方向にソートされたポリゴン情報である。
１００ 画像処理装置、１０１ 中間情報メモリ、１０
２ 描画装置、１０３ライトバッファ、１０４ リード
バッファ、１０５ Ｚバッファ、１０６ フレームバッ
ファ、１０７ 表示装置、１０８ ＣＰＵ
２ 描画装置、１０３ライトバッファ、１０４ リード
バッファ、１０５ Ｚバッファ、１０６ フレームバッ
ファ、１０７ 表示装置、１０８ ＣＰＵ
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平８−16797（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06T 15/00 - 15/70
G09G 5/00
Claims (7)
- 【請求項１】 複数のポリゴンの各々についてスキャン
ライン方式による描画処理を行い、所定の表示装置に前
記描画処理の結果得られた画像を表示する画像処理装置
であって、 前記複数のポリゴンを、前記所定の表示装置の走査線に
垂直な方向に対する、表示する際の位置に基づいてソー
トする変換手段と、 前記複数のポリゴンの各々に対して、前記変換手段によ
るソートの結果に応じた順序で前記描画処理を行う描画
手段と、 前記描画手段により描画が行われたポリゴンに対する、
走査開始点及び走査終了点の情報からなる中間情報が記
憶される、バーストリードライトが可能な中間情報メモ
リと、 前記描画手段と前記中間情報メモリとの間に設けられ、
前記描画手段から送られる前記中間情報を前記中間情報
メモリへ送るライトバッファと、 前記描画手段と前記中間情報メモリとの間に設けられ、
前記中間情報メモリから前記中間情報を読み出して前記
描画手段へ送るリードバッファと、を備えており、 前記描画手段は、前記ライトバッファ及び前記リードバ
ッファを介して前記中間情報メモリに対してバーストリ
ードライトすることにより、前記中間情報の読出処理及
び書込処理を行うように構成されている、 画像処理装置。 - 【請求項２】 前記描画手段は、 前記ライトバッファに、前記描画手段から前記中間情報
メモリへ書き込まれる前記中間情報がこのライトバッフ
ァの容量一杯になった時点、または所定の走査線の描画
が終了した時点で、前記中間情報をページ単位で前記中
間情報メモリへ送らせるとともに、 前記リードバッファに、前記中間情報メモリに記憶され
た前記中間情報をページ単位で読み出させるように構成
されている、 請求項１記載の画像処理装置。 - 【請求項３】 画素毎の奥行情報が記憶されるＺバッフ
ァと、 前記描画処理の結果得られる画像が描画される描画バッ
ファと、をさらに備えており、 前記描画手段は、前記Ｚバッファに記憶された奥行情報
により画素毎の陰面消去を行って、前記描画バッファに
ポリゴンを描画するように構成されている、 請求項１記載の画像処理装置。 - 【請求項４】 前記Ｚバッファは、前記所定の表示装置
の全走査線数より少ない数の走査線に含まれる画素分の
奥行き情報を記憶するように構成されており、 前記描画バッファは、前記所定の表示装置の全走査線数
より少ない数の走査線の画像が描画されるように構成さ
れている、 請求項３記載の画像処理装置。 - 【請求項５】 前記描画バッファは複数のバッファによ
り構成されており、いずれか１つのバッファに前記描画
手段により描画が行われ、他のいずれか１つのバッファ
に描画された画像が前記所定の表示装置に表示されるよ
うに構成されている、 請求項３記載の画像処理装置。 - 【請求項６】 ２画面分の記憶容量を有するダブルバッ
ファをさらに備えており、 ダブルバッファの一方のバッファに前記描画バッファに
描画された画像が１画面分書き込まれるとともに、他方
のバッファから画像を前記所定の表示装置に表示させる
ように構成されている、 請求項３記載の画像処理装置。 - 【請求項７】 テクスチャデータが記憶されたテクスチ
ャメモリをさらに備えており、 前記描画手段は、前記テクスチャメモリに記憶されたテ
クスチャデータを用いて、前記ポリゴンに対してテクス
チャマッピングを行うように構成されている、 請求項１記載の画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05020496A JP3481382B2 (ja) | 1996-03-07 | 1996-03-07 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05020496A JP3481382B2 (ja) | 1996-03-07 | 1996-03-07 | 画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09245194A JPH09245194A (ja) | 1997-09-19 |
| JP3481382B2 true JP3481382B2 (ja) | 2003-12-22 |
Family
ID=12852594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05020496A Expired - Lifetime JP3481382B2 (ja) | 1996-03-07 | 1996-03-07 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3481382B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20070095984A (ko) * | 2005-01-04 | 2007-10-01 | 신세다이 가부시끼가이샤 | 묘화 장치 및 묘화 방법 |
| JP4610394B2 (ja) * | 2005-03-31 | 2011-01-12 | 株式会社エスアイエレクトロニクス | Ｚソート処理回路およびこれを用いた３次元画像描画装置 |
-
1996
- 1996-03-07 JP JP05020496A patent/JP3481382B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09245194A (ja) | 1997-09-19 |
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