JP3481090B2 - Digital PLL circuit - Google Patents
Digital PLL circuitInfo
- Publication number
- JP3481090B2 JP3481090B2 JP24250697A JP24250697A JP3481090B2 JP 3481090 B2 JP3481090 B2 JP 3481090B2 JP 24250697 A JP24250697 A JP 24250697A JP 24250697 A JP24250697 A JP 24250697A JP 3481090 B2 JP3481090 B2 JP 3481090B2
- Authority
- JP
- Japan
- Prior art keywords
- phase difference
- counter
- value
- phase
- time interval
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ディジタルＰＬＬ
回路に関する。特に、多段縦続された伝送装置に使用さ
れる場合においても、累積ジッタを抑圧できるディジタ
ルＰＬＬ回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital PLL.
Regarding the circuit. In particular, the present invention relates to a digital PLL circuit capable of suppressing accumulated jitter even when used in a multistage cascaded transmission device.
【０００２】[0002]
【従来の技術及び、発明が解決しようとする課題】位相
ロック・ループ（ＰＬＬ）回路を用いた伝送装置を、多
段縦続して、長距離伝送を可能とする伝送システムを構
成する場合がある。2. Description of the Related Art A transmission system using a phase-locked loop (PLL) circuit may be cascaded in multiple stages to form a transmission system capable of long-distance transmission.
【０００３】かかる場合、一般的に伝送装置の縦続段数
が増加するにしたがって、伝送されるデータ信号のクロ
ックのジッタも累積増加する傾向がある。そして、この
ジッタによりデータ系にエラーを生じたり、装置の縦続
台数に対して制限を生じることもある。したがって、伝
送システムにとって致命的な、このような累積ジッタを
発生しない、もしくは抑圧することが要求される。In such a case, generally, as the number of cascaded stages of the transmission device increases, the jitter of the clock of the transmitted data signal tends to increase cumulatively. This jitter may cause an error in the data system or limit the number of cascaded devices. Therefore, it is required to prevent or suppress such cumulative jitter that is fatal to the transmission system.
【０００４】現在使用されている水晶発振器を利用した
ＰＬＬ回路では、アナログ信号処理により電圧制御発振
器（ＶＣＯ）の制御を行うものが多い。この場合のジッ
タ発生及び伝達のメカニズムについては、多くの研究検
証がなされている。しかし、考慮すべきパラメータが多
く、各装置に適用する際も実験により、パラメータ調整
を行う場合が多くある。Many of the currently used PLL circuits using a crystal oscillator control a voltage controlled oscillator (VCO) by analog signal processing. Many studies have been conducted on the mechanism of jitter generation and transmission in this case. However, there are many parameters to be considered, and when applied to each device, the parameters are often adjusted by experiments.
【０００５】一般的には、ＰＬＬ回路のループフィルタ
の伝達特性と位相比較特性を調整することにより、多段
縦続を行った場合でもピークジッタを生じないように設
計が行われる。また、原子発振器による弱結合ＰＬＬ等
により、クロックの乗り替えを行うことによって、ジッ
タの累積をキャンセルする場合もある。Generally, the transfer characteristic and the phase comparison characteristic of the loop filter of the PLL circuit are adjusted so that the peak jitter does not occur even when the cascade connection is performed in multiple stages. Further, there is a case where the accumulation of jitter is canceled by changing clocks by a weakly coupled PLL or the like using an atomic oscillator.
【０００６】一方、クロックの乗換え点において、ＦＩ
ＦＯ、ＥＳ等による、ある程度の深さを持つバッファ回
路により、ジッタに対するデータの保護が行われている
のが普通である。また、システムのジッタ許容値は、ジ
ッタ周波数と深く関係し、ジッタ周波数が低いほど耐力
は増加する傾向がある。On the other hand, at the clock transfer point, FI
Data is normally protected from jitter by a buffer circuit having a certain depth such as FO and ES. In addition, the jitter tolerance of the system is closely related to the jitter frequency, and the lower the jitter frequency, the more the tolerance tends to increase.
【０００７】ジッタの発生は、ＰＬＬ自体から発生し、
累積するものばかりではなく、システムに起因している
ものもある（外来雑音等）。後者の場合には、従来の、
特にアナログ強結合ＰＬＬのパラメータ調整による特性
改善には限界がある。The jitter is generated from the PLL itself,
Not only the accumulated ones but also the ones caused by the system (external noise, etc.). In the latter case, the conventional
Especially, there is a limit to the characteristic improvement of the analog strongly coupled PLL by adjusting the parameters.
【０００８】またパラメータの調整が不十分な場合は、
一般のＰＬＬ回路は、強結合であり、リファレンス信号
入力の一時的な擾乱に対して、過敏に応答することが考
えられる。これが、新たなジッタ発生及び、累積の一原
因になりうる。If the adjustment of the parameters is insufficient,
A general PLL circuit is strongly coupled, and it is considered that the PLL circuit responds to a temporary disturbance of the reference signal input with hypersensitivity. This can be a cause of new jitter generation and accumulation.
【０００９】一方、ジッタが、システムに与える影響に
ついて考えてみる。システムのジッタに対する耐力は、
ジッタ周波数の比較的高いものの方が、弱い傾向にあ
る。ジッタ周波数の比較的高いジッタを抑圧するために
は、ループフィルタの伝達特性（通常ＬＰＦ）を低域に
シフトすることで、一時的な擾乱を時間的に分散（平
均）化させ、その影響を小さくすることができる。On the other hand, consider the influence of jitter on the system. System tolerance to jitter is
Higher jitter frequencies tend to be weaker. In order to suppress the relatively high jitter of the jitter frequency, the transfer characteristic (usually LPF) of the loop filter is shifted to the low frequency range to temporally disperse (average) the temporary disturbance and Can be made smaller.
【００１０】すなわち、リファレンス入力に対するＶＣ
Ｏ出力の追従性を弱める（弱結合化）ことにより、ジッ
タの累積特性の改善が期待できる。That is, VC for the reference input
By weakening the O output followability (weak coupling), it is expected that the cumulative characteristics of jitter will be improved.
【００１１】したがって、本発明の目的は、ＰＬＬのリ
ファレンス入力信号と出力との間の追従応答の俊敏性を
結合度と捉えた場合の、強結合動作を、弱結合化するこ
とによりジッタの累積を抑圧するディジタルＰＬＬ回路
を提供することにある。Therefore, an object of the present invention is to accumulate jitter by weakly coupling the strong coupling operation when the agility of the tracking response between the reference input signal and the output of the PLL is regarded as the coupling degree. It is to provide a digital PLL circuit that suppresses noise.
【００１２】[0012]
【課題を解決するための手段】上記本発明の課題を達成
するディジタルＰＬＬ回路の基本的構成は、電圧制御発
振器の発振周波数を、ディジタル／アナログ変換器の出
力電圧により離散的に制御し、該離散的な電圧制御発振
器の出力周波数値により目標出力周波数を時間的平均値
で表現するディジタルＰＬＬ回路であって、電圧制御発
振器の出力信号を計数する第１のカウンタと、リファレ
ンス入力信号の周期毎にカウンタのカウント値の変化を
検知する比較器とを有する位相比較検出手段と、位相比
較検出手段で検知される位相差情報に基づき、該ディジ
タル／アナログ変換器のデジタル入力値を制御する制御
手段を有する。The basic configuration of a digital PLL circuit that achieves the above-mentioned object of the present invention is such that the oscillation frequency of a voltage controlled oscillator is discretely controlled by the output voltage of a digital / analog converter, A digital PLL circuit for expressing a target output frequency by a temporal average value by a discrete output frequency value of a voltage controlled oscillator, wherein a first counter for counting an output signal of the voltage controlled oscillator, and a cycle of a reference input signal Phase comparison and detection means having a comparator for detecting a change in the count value of the counter, and control means for controlling the digital input value of the digital / analog converter based on the phase difference information detected by the phase comparison and detection means. Have.
【００１３】さらに、形態例として、前記制御手段は、
前記位相比較検出手段における位相差検出の時間間隔を
測定する位相差検出時間間隔測定手段と、位相差検出時
間間隔測定手段により測定される時間間隔に対応した、
前記電圧制御発振器の制御幅情報を出力する手段を有す
る。Further, as a form example, the control means is
Corresponding to the time interval measured by the phase difference detection time interval measurement means for measuring the time interval of the phase difference detection in the phase comparison detection means, the phase difference detection time interval measurement means,
It has means for outputting control width information of the voltage controlled oscillator.
【００１４】また、形態例として、前記位相差検出時間
間隔測定手段は、第２のカウンタで構成し、且つ前記電
圧制御発振器の制御幅情報を出力する手段は、第２のカ
ウンタ値に対応するアドレス信号により読み出される、
制御幅情報を格納したメモリテーブルである。Further, as a form example, the phase difference detection time interval measuring means is composed of a second counter, and the means for outputting the control width information of the voltage controlled oscillator corresponds to the second counter value. Read by address signal,
It is a memory table which stores control width information.
【００１５】前記において、第２のカウンタは、前記リ
ファレンス入力信号の周期で計数動作を行なうようにす
ること、あるいは前記電圧制御発振器の出力信号の周期
で計数動作を行なうようにすることが可能である。In the above, the second counter can perform the counting operation in the cycle of the reference input signal, or the counting operation in the cycle of the output signal of the voltage controlled oscillator. is there.
【００１６】具体的形態として、前記位相差検出時間間
隔測定手段により測定される時間間隔に対応した、前記
電圧制御発振器の制御量に対応する制御幅情報は、位相
差検出時間間隔が短いほど大きな位相制御幅を有するよ
うに、設定されている。As a specific form, the control width information corresponding to the control amount of the voltage controlled oscillator corresponding to the time interval measured by the phase difference detection time interval measuring means is larger as the phase difference detection time interval is shorter. It is set so as to have a phase control width.
【００１７】特定の形態として、前記電圧制御発振器の
制御量に対応する制御幅情報は、位相差検出時間間隔が
所定の時間間隔以下である場合、ゼロまたは最小値に設
定されている。これにより、短時間での位相差検出に基
づく制御で位相収束が阻害されることが防止される。As a specific form, the control width information corresponding to the control amount of the voltage controlled oscillator is set to zero or a minimum value when the phase difference detection time interval is equal to or shorter than a predetermined time interval. This prevents the phase convergence from being hindered by the control based on the phase difference detection in a short time.
【００１８】更に、一の具体的形態として、前記位相比
較検出手段で検知される位相差情報は、前記第１のカウ
ンタの変化方向を示す符号信号を含み、前記位相制御幅
と、位相制御幅の符号を反転したもののいずれか一方
を、符号信号に基づき選択出力するセレクタと、最大値
／最小値でクリップする機能を持ち、セレクタの出力
を、過去に累積した制御値と加算して、新たな制御値と
して保持する加算手段を有する。Further, as one specific form, the phase difference information detected by the phase comparison / detection means includes a code signal indicating a changing direction of the first counter, and the phase control width and the phase control width. It has a selector that selectively outputs one of the inverted signs of, and a function to clip the maximum value / minimum value based on the sign signal. Add the output of the selector to the control value accumulated in the past It has an adding means for holding it as a new control value.
【００１９】また、別の具体例として、前記リファレン
ス入力信号の周波数に対する電圧制御発振器の出力周波
数の比を大きくとり、且つ一定時間内での位相誤差に許
容範囲を設ける。As another specific example, the ratio of the output frequency of the voltage controlled oscillator to the frequency of the reference input signal is set large, and an allowable range is set for the phase error within a fixed time.
【００２０】短時間で再度の位相差検出が行われる場合
の、位相収束が阻害される問題に対する対応の形態とし
て一の位相検出から一定時間内を保護時間として計数す
る第３のカウンタと、前記位相比較検出手段で検知され
る位相差情報の前記位相差検出時間間隔測定手段への入
力を阻止して、該保護時間内に生起する位相差検出をマ
スクするマスク手段を有する。As a countermeasure against the problem that the phase convergence is impeded when the phase difference is detected again in a short time, a third counter for counting within a certain time from one phase detection as a protection time, There is provided mask means for blocking the input of the phase difference information detected by the phase comparison and detection means to the phase difference detection time interval measuring means and masking the phase difference detection occurring within the protection time.
【００２１】更に、前記保護時間は、前記位相差検出時
間間隔測定手段による測定結果の時間間隔の１／ｎの時
間に設定されている。Further, the protection time is set to 1 / n of the time interval of the measurement result by the phase difference detection time interval measuring means.
【００２２】あるいは、別の形態として、一の位相差検
出時点での位相ずれ方向が、前回の位相差検出時の方向
と同じである場合のみ、位相制御を行うように構成す
る。Alternatively, as another mode, the phase control is performed only when the phase shift direction at the time of one phase difference detection is the same as the direction at the time of the previous phase difference detection.
【００２３】[0023]
【発明の実施の形態】以下図面に従い、本発明に従うデ
ィジタルＰＬＬ回路の実施の形態を説明する。なお、図
において、同一または、類似のものには、同一の参照番
号又は、参照記号を付して説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of a digital PLL circuit according to the present invention will be described below with reference to the drawings. In the drawings, the same or similar components will be described with the same reference numerals or reference symbols.
【００２４】図１は、本発明の基本構成ブロック図を示
す。図１において、位相差を検出する手段として、電圧
制御発振器（ＶＣＯ）１の出力信号周期で検出窓を生成
する。具体的にはＶＣＯ１の出力信号を、クロック信号
として動作する第１のカウンタ３と、比較器４を有する
位相比較検出手段１００を用意する。FIG. 1 shows a basic block diagram of the present invention. In FIG. 1, as a means for detecting the phase difference, a detection window is generated at the output signal cycle of the voltage controlled oscillator (VCO) 1. Specifically, a phase comparison / detection unit 100 having a first counter 3 that operates with the output signal of the VCO 1 as a clock signal and a comparator 4 is prepared.
【００２５】例えば、リファレンス入力信号の立ち上が
り毎に、カウンタ３の値と固定値（例として、”３”）
を、比較器４で比較し、位相差情報を出力する。位相差
情報として、カウンタ３の値と固定値が、同値であるか
否かａ及び、位相のずれ方向（カウンタ３の値と固定値
の差の符号）ｂを判定する。For example, every time the reference input signal rises, the value of the counter 3 and a fixed value (for example, "3")
Are compared by the comparator 4 and phase difference information is output. As the phase difference information, it is determined whether or not the value of the counter 3 and the fixed value are the same value, and the phase shift direction (sign of the difference between the value of the counter 3 and the fixed value) b.
【００２６】ここで、第１のカウンタ３のカウント値
は、ＶＣＯ１の出力周波数とリファレンス入力信号の周
波数（リファレンス周波数）の比と、リファレンス入力
信号の１周期期間にシフトする最大のタイムスロット
（検出窓）数を考慮して決定する。Here, the count value of the first counter 3 is the ratio of the output frequency of the VCO 1 to the frequency of the reference input signal (reference frequency) and the maximum time slot (detection) that shifts in one cycle period of the reference input signal. Determine the number of windows.
【００２７】もし完全に同期がとれているならば、リフ
ァレンス周期ごとのカウンタ３の読み取り値はいつも一
定になるはずである。If perfectly synchronized, the reading of the counter 3 for each reference period should always be constant.
【００２８】しかし、通常リファレンス周波数とＶＣＯ
１の出力周波数が厳密に一致することはほとんどなく、
この２者の周波数差による位相シフトを生じる。逆に、
この位相シフトに要した時間から、周波数誤差を検出す
ることが可能である。However, the normal reference frequency and VCO
The output frequencies of 1 rarely match exactly,
A phase shift occurs due to the frequency difference between the two. vice versa,
The frequency error can be detected from the time required for this phase shift.
【００２９】したがって、図１において、比較器４での
比較の結果、同値であるか否かの信号ａを位相差検出マ
スク手段５を通して、位相差検出時間間隔測定手段６
に、入力する。この位相差検出時間間隔測定手段６は、
例えば、第２のカウンタにより構成され、位相差検出の
時間間隔を測定する。Therefore, in FIG. 1, as a result of the comparison by the comparator 4, the signal a indicating whether or not they have the same value is passed through the phase difference detection mask means 5 and the phase difference detection time interval measuring means 6
To enter. This phase difference detection time interval measuring means 6 is
For example, it is composed of a second counter and measures the time interval of phase difference detection.
【００３０】位相差検出時間間隔測定手段６における時
間間隔の測定は、リファレンス入力信号またはＶＣＯ１
の出力信号を計数することにより行われる。位相差検出
時間間隔測定手段６としての第２のカウンタは、第１の
カウンタ３での、固定値”３”との比較器４による比較
結果が、同値の場合インクリメントし、異値の場合にク
リア（”１”にリセット）する。The time interval is measured by the phase difference detection time interval measuring means 6 by measuring the reference input signal or VCO1.
Is performed by counting the output signals of The second counter as the phase difference detection time interval measuring means 6 increments when the comparison result of the comparator 4 with the fixed value “3” in the first counter 3 is the same value, and when the comparison value is a different value. Clear (reset to "1").
【００３１】すなわち、ＶＣＯ１の出力信号の１周期分
の位相検出窓内で、リファレンス入力信号の立ち上がり
がある期間（位相が一致し、比較器４による比較結果
が、同値の場合が、続く期間）を、リファレンス入力信
号周期、あるいはＶＣＯ１の出力信号周期で計測するこ
とになる。この第２のカウンタでの計測値からＶＣＯ１
を制御する制御量の絶対値を決定する。That is, within the phase detection window for one cycle of the output signal of the VCO 1, there is a period during which the reference input signal rises (when the phases match and the comparison result by the comparator 4 has the same value, it continues). Is measured with the reference input signal cycle or the output signal cycle of the VCO 1. From the measurement value of this second counter, VCO1
Determine the absolute value of the controlled variable that controls.
【００３２】ＶＣＯ１を制御する制御量の絶対値は、参
照テーブル７に格納され、又は演算によって求められ
る。この制御量の絶対値は、第２のカウンタでの計測値
の小さい値に対し、大きな制御量が与えられる。即ち、
第２のカウンタでの計測値が小さい程、目標周波数から
隔たっていることになるので、ＶＣＯ１に対し、大きな
制御量の絶対値が必要となる。The absolute value of the control amount for controlling the VCO 1 is stored in the lookup table 7 or calculated. As for the absolute value of this control amount, a large control amount is given to a small value measured by the second counter. That is,
The smaller the value measured by the second counter, the farther it is from the target frequency, so a larger absolute value of the control amount is required for VCO1.
【００３３】このＶＣＯ１に対する制御量は、直接及
び、２の補数値をとる補数値演算器８により符号反転し
て、セレクタ９に入力される。したがって、セレクタ９
において、位相比較時の符号ｂにより、参照テーブル７
から読み出された値又は、この値を補数値演算器８で符
号反転した値のいずれかが選択出力される。The control amount for the VCO 1 is input to the selector 9 directly and with its sign inverted by the complement value calculator 8 that takes the complement value of 2. Therefore, the selector 9
In the reference table 7 in FIG.
Either the value read from or the value whose sign is inverted by the complement value calculator 8 is selectively output.
【００３４】このようにして求められたＶＣＯ１に対す
る制御量は、クリップ付き全加算演算器１０を有して構
成される、アキュームレータで、先の制御量と累積す
る。その累積結果を、ＶＣＯ１の制御電圧としてＶＣＯ
１に入力する。ここで、先の制御量との累積値のディジ
タル値を、ＶＣＯ１の制御電圧に変換する手段としてデ
ィジタル／アナログ変換器（ＤＡＣ）２を使用する。The control amount for the VCO 1 obtained in this way is accumulated with the previous control amount in the accumulator configured by including the clipped full addition arithmetic unit 10. The cumulative result is used as a control voltage for the VCO 1
Enter 1. Here, a digital / analog converter (DAC) 2 is used as a means for converting the digital value of the cumulative value of the above control amount into the control voltage of the VCO 1.
【００３５】ＤＡＣ２により、変換されたＶＣＯ１の制
御電圧は、離散的な値をとる（制御電圧ステップ間隔
は、使用するＤＡＣ２により決まる）。このため、引込
みが進み、リファレンス位相に近い（ＶＣＯ１の出力信
号１周期分）位相を保持するために、ＤＡＣ２の最小ビ
ット精度で制御するレベルにまで到達（収れん）する。The control voltage of the VCO 1 converted by the DAC 2 has a discrete value (the control voltage step interval is determined by the DAC 2 used). Therefore, the pull-in progresses, and in order to hold the phase close to the reference phase (one cycle of the output signal of the VCO 1), the level reaches (converges) to the level controlled by the minimum bit precision of the DAC 2.
【００３６】しかし、目標ＶＣＯ出力信号周波数との間
に差があるため、徐々に位相ずれを生じ、やがてリファ
レンス入力信号の立ち上がりごとの第１のカウンタ３の
値に変化（位相ずれ検出状態）を生じる。However, since there is a difference between the target VCO output signal frequency and the target VCO output signal frequency, a phase shift gradually occurs, and eventually the value of the first counter 3 changes (phase shift detection state) at each rising edge of the reference input signal. Occurs.
【００３７】そして適切な制御をＶＣＯ１に加えること
で、目標ＶＣＯ出力周波数に最も近い（ＤＡＣ２より取
り得る周波数のうち）前後の周波数を交互に、ある時間
間隔ごとに出力することになる。By adding appropriate control to the VCO 1, the frequencies before and after the frequency closest to the target VCO output frequency (among the frequencies that can be taken by the DAC 2) are alternately output at certain time intervals.
【００３８】この時間間隔は、取りも直さず、リファレ
ンス入力信号の周波数とＶＣＯ１の出力周波数の微妙な
差分によるものである。さらに、時間的な平均周波数
は、目標周波数に対するＤＡＣ２の精度により決まる周
波数誤差以上に近似することが可能である。This time interval is irreversible and is due to a subtle difference between the frequency of the reference input signal and the output frequency of the VCO 1. Further, the temporal average frequency can be approximated to a frequency error determined by the accuracy of the DAC 2 with respect to the target frequency or more.
【００３９】リファレンス入力信号の周波数に対するＶ
ＣＯ１の出力周波数の比を、大きくとる（ＶＣＯ出力周
波数≫リファレンス周波数）ことと、位相誤差に許容範
囲を設けること（ここではＶＣＯ１の出力１周期分）に
より、リファレンス入力信号に対するＶＣＯ１の応答を
鈍らせる事（弱結合化）ができる。これにより、累積ジ
ッタを抑圧する効果が期待できる。V with respect to the frequency of the reference input signal
By setting a large ratio of the output frequencies of CO1 (VCO output frequency >> reference frequency) and providing an allowable range for the phase error (here, one output cycle of VCO1), the response of VCO1 to the reference input signal is made dull. Can be done (weakened). As a result, the effect of suppressing the accumulated jitter can be expected.
【００４０】ここで、位相差検出によって、ある制御量
をＶＣＯ１に加えた場合、ＶＣＯ１の出力周波数が制御
されて、先に検出した位相差検出点を再度、短時間のう
ちに横切ることで、再び位相差発生として検出してしま
うこと（これは誤検出となる）が考えられる。Here, when a certain control amount is added to VCO1 by the phase difference detection, the output frequency of VCO1 is controlled and the previously detected phase difference detection point is crossed again within a short time. It is considered that the phase difference is detected again (this is an erroneous detection).
【００４１】こうなると、短時間であるがために、先に
説明したように大きな制御量をＶＣＯ１に加えることに
なり、かえって擾乱を生むことになる。In this case, since it takes a short time, a large control amount is added to the VCO 1 as described above, which causes a disturbance.
【００４２】このような現象を起こさないために、一度
位相差検出点で検出すると、ある一定時間、もしくは前
回の検出から今回の検出までに要した時間（第２のカウ
ンタ６の最大値）の１／ｎ（たとえばｎ＝２）の時間
に、位相差を検出したとしても無視するような保護機能
が必要となる。このために、図１の実施例において、位
相差検出保護時間測定手段１１を設けている。In order to prevent such a phenomenon from occurring, once detected at the phase difference detection point, a certain fixed time, or a time required from the previous detection to the current detection (the maximum value of the second counter 6) It is necessary to have a protection function that ignores the phase difference even if it is detected at the time of 1 / n (for example, n = 2). For this purpose, the phase difference detection protection time measuring means 11 is provided in the embodiment of FIG.
【００４３】位相差検出保護時間測定手段１１により、
上記一定時間内であれば、位相差検出マスク手段５を制
御して、比較結果が位相差検出時間間隔測定手段６に伝
わらない様にマスクが行われる。By the phase difference detection protection time measuring means 11,
Within the above-mentioned fixed time, the phase difference detection mask means 5 is controlled so that the comparison result is not transmitted to the phase difference detection time interval measuring means 6.
【００４４】あるいは、位相差検出保護時間測定手段１
１を設ける代わりに、短時間の再検出（誤検出）からの
保護機能として、位相ずれ方向に注目することでも実現
できる。ある時点で、位相差を検出したと仮定すると、
位相のずれた方向がわかる。このずれを補正するために
検出したずれ方向と逆方向に位相を制御することにな
る。このとき短時間の再検出が生じるが、位相ずれ方向
は、先の本来の検出での位相ずれ方向とは逆となる。Alternatively, the phase difference detection protection time measuring means 1
Instead of providing No. 1, it can also be realized by paying attention to the phase shift direction as a protection function from short-time re-detection (erroneous detection). Assuming that at some point the phase difference is detected,
You can see the direction of the phase shift. In order to correct this shift, the phase is controlled in the direction opposite to the detected shift direction. At this time, redetection occurs for a short time, but the phase shift direction is opposite to the phase shift direction in the original detection.
【００４５】したがって、現在と前回の位相ずれの方向
が異なっていれば、位相制御をマスクし、逆に、現在と
前回の位相ずれ方向が同じであれば、位相差検出の時間
間隔により適当な位相制御を、ＶＣＯ１に対してかける
ように制御する回路を設けることも可能である。Therefore, if the current and previous phase shift directions are different, the phase control is masked, and conversely, if the current and previous phase shift directions are the same, the phase difference detection time interval is more appropriate. It is also possible to provide a circuit that controls the phase control so that it is applied to the VCO 1.
【００４６】次に、上記本発明の基本機能の構成に従
う、実施例を説明する。ここで、実施例として、リファ
レンス入力信号の周波数を８ｋＨｚ、ＶＣＯ１の出力中
心周波数を２５．９２ＭＨｚとするＰＬＬ回路を想定す
る。Next, an embodiment according to the configuration of the basic function of the present invention will be described. Here, as an example, a PLL circuit in which the frequency of the reference input signal is 8 kHz and the output center frequency of the VCO 1 is 25.92 MHz is assumed.
【００４７】第１のカウンタ３の変化時間間隔の計測
に、リファレンス入力信号を使用した第１の実施例回路
のブロック図を、図２に示す。また、そのタイムチャー
トを図３、図４に示す。FIG. 2 shows a block diagram of the circuit of the first embodiment in which the reference input signal is used to measure the change time interval of the first counter 3. The time charts are shown in FIGS. 3 and 4.
【００４８】回路のリセットや電源投入によって、フリ
ップフロップＦＦ、カウンタ、レジスタは、オールゼロ
にセットされる。リファレンス入力信号が、立ち上がる
までの間、Ｄ／Ａ変換器２の入力値ゼロに対する出力に
より決まる、電圧制御発振器（ＶＣＯ）１の発振周期
で、３ビットカウンタである第１のカウンタ３のカウン
ト値が、歩進される。When the circuit is reset or the power is turned on, the flip-flop FF, the counter and the register are set to all zeros. The count value of the first counter 3, which is a 3-bit counter, is the oscillation cycle of the voltage controlled oscillator (VCO) 1, which is determined by the output of the D / A converter 2 with respect to zero input value until the reference input signal rises. But, it is stepped.
【００４９】ここで、第１のカウンタ３が、３ビットで
あることは、使用されるＶＣＯ１の発振周波数範囲の上
限及び下限で、リファレンス入力信号の１周期（１２５
μs）時間で、位相がシフトする時間幅から決定され
る。Here, the fact that the first counter 3 has 3 bits means the upper limit and the lower limit of the oscillation frequency range of the VCO 1 to be used, and one cycle (125) of the reference input signal.
μs) time, which is determined from the width of the phase shift.
【００５０】このカウンタ３は、本来３２４０進カウン
タで構成されるべきであるが、リファレンス信号周期毎
に同一カウント値が認識できることが目的であるので、
３２４０の約数である８進カウンタ（３ｂｉｔ）として
いる。本発明に従うＰＬＬ回路の中で、最も高速で動作
するために、この規模を削減することは、低消費電力化
も期待できる（８ｋＨｚは、２５．９２ＭＨｚを３２４
０分周した値であり、３２４０は、８の倍数である) 。The counter 3 should originally be composed of a 3240-base counter, but the purpose is to be able to recognize the same count value for each reference signal period.
It is an octal counter (3 bits) that is a divisor of 3240. In order to operate at the highest speed in the PLL circuit according to the present invention, reduction in this scale can also be expected to reduce power consumption (8 kHz is 324 at 25.92 MHz).
(3240 is a multiple of 8).
【００５１】今、図３のＸ時点で、リファレンス入力信
号が、正に立ち上がる直前で第１のカウンタ３の値が、
≠３であったと仮定する（＝３であっても周波数が異な
っていれば、いずれ検出される）。Now, at time X in FIG. 3, the value of the first counter 3 immediately before the reference input signal rises positively,
It is assumed that ≠ 3 (even if = 3, if the frequencies are different, they will be detected eventually).
【００５２】この時のカウンタ３の値は、マグニチュー
ドコンパレータ４で比較される。この比較により、不一
致（≠３）信号と、ずれ方向を示す符号信号（ｓｉｇｎ
＝Ａ−Ｂ）が出力される。The value of the counter 3 at this time is compared by the magnitude comparator 4. As a result of this comparison, a mismatch (≠ 3) signal and a code signal (sign
= AB) is output.
【００５３】カウンタ３の値は、Ｘ時点ではゼロなの
で、この不一致信号は、位相変化検出結果として、図１
における位相さ検出マスク手段５としてのＡＮＤゲート
５を通過する。第２のカウンタ６の初期値もゼロであ
る。このため、第２のカウンタ６の初期値を、アドレス
デコーダ６１でアドレス信号に変換し、参照テーブル７
の対応するアドレスに格納される値が参照される。Since the value of the counter 3 is zero at the time point X, this inconsistency signal is detected as the phase change detection result in FIG.
The AND gate 5 as the phase detection mask means 5 in FIG. The initial value of the second counter 6 is also zero. Therefore, the address decoder 61 converts the initial value of the second counter 6 into an address signal, and the reference table 7
The value stored at the corresponding address of is referenced.
【００５４】参照テーブル７で参照される値は、一方は
直接に、他方は２の補数演算器８を通してセレクタ９に
入力される。したがって、セレクタ９で、マグニチュー
ドコンパレータ４で検出した位相のずれ方向（ｓｉｇ
ｎ）により、逆方向に位相を制御すべく、参照したテー
ブル７の値の符号を操作し、制御量を決定している。One of the values referred to in the reference table 7 is directly input to the selector 9 and the other is input to the selector 9 through the 2's complement calculator 8. Therefore, the selector 9 causes the phase shift direction (sig) detected by the magnitude comparator 4 (sig
In step n), the sign of the value of the referenced table 7 is manipulated to control the phase in the opposite direction, and the control amount is determined.
【００５５】ここで決定した制御量は、リファレンス入
力信号の立ち上がりで、アキュームレータを構成する、
最大値をクリップする機能付の全加算演算器１０とフリ
ップフロップ１０１で先の値と累積加算される。この新
たに累積加算された値が、ＶＣＯ１に対する制御値とし
てＤ／Ａ変換器２に入力される。The control amount determined here constitutes an accumulator at the rising edge of the reference input signal,
The full addition arithmetic unit 10 with a function of clipping the maximum value and the flip-flop 101 perform cumulative addition with the previous value. This newly cumulatively added value is input to the D / A converter 2 as a control value for the VCO 1.
【００５６】したがって、その制御値に従った電圧が、
Ｄ／Ａ変換器２より出力され、ＶＣＯ１にに加えられ
る。ＶＣＯ１から入力されるＤ／Ａ変換器２の出力電圧
値に従った周波数が、ＰＬＬ出力周波数となる。Therefore, the voltage according to the control value is
It is output from the D / A converter 2 and added to the VCO 1. The frequency according to the output voltage value of the D / A converter 2 input from the VCO 1 becomes the PLL output frequency.
【００５７】ここで、フリップフロップ３０、３１及
び、ＡＮＤゲート３２により、リファレンス入力信号の
微分が採られ、図３、図４に示すように、毎８ｋＨｚリ
ファレンス周期のタイミングで、第１のカウンタ３に、
値”５”をロードする。Here, the flip-flops 30 and 31 and the AND gate 32 differentiate the reference input signal, and as shown in FIGS. 3 and 4, the first counter 3 has a timing of every 8 kHz reference period. To
Load the value "5".
【００５８】これは、第１のカウンタ３の状態数が８し
かなく、０と７の間でカウンタ値変化を検出すると、方
向（ｓｉｇｎ）制御が複雑になるため、中間値３で一致
／不一致を検出するためである。This is because the number of states of the first counter 3 is only 8, and if a change in the counter value between 0 and 7 is detected, the direction (sign) control becomes complicated. This is for detecting.
【００５９】また、後述する位相差検出保護機能のた
め、リファレンス入力信号の立ち上がり時点における、
第１のカウンタ３の値が、（≠３）である時に、必ず位
相差検出につながるわけではない。Further, because of the phase difference detection protection function described later, at the time of rising of the reference input signal,
When the value of the first counter 3 is (≠ 3), it does not necessarily lead to phase difference detection.
【００６０】即ち、リセットや電源投入直後の状態であ
る場合、カウンタ３は、ゼロであり位相差検出保護機能
は作動していない。That is, in the state immediately after reset or power-on, the counter 3 is zero and the phase difference detection protection function is not operating.
【００６１】第２のカウンタ６には”１”、第３のカウ
ンタ１１には、１ビットシフト回路６２により、第２の
カウンタ６の半値（整数）をロードする。第２のカウン
タ６は、最大値（６５５３５）でクリップする機能を持
ち、リファレンス入力信号の立ち上がりごとに、第１の
カウンタ３の値に変化がない場合、”１”から１づつ増
える。よって第２のカウンタ６は、位相差検出時間間隔
を計測することになる。The second counter 6 is loaded with "1", and the third counter 11 is loaded with the half value (integer) of the second counter 6 by the 1-bit shift circuit 62. The second counter 6 has a function of clipping at the maximum value (65535), and when the value of the first counter 3 does not change at each rising edge of the reference input signal, it is incremented by 1 from "1". Therefore, the second counter 6 measures the phase difference detection time interval.
【００６２】ついで、位相差検出保護時間測定手段とし
ての第３のカウンタ１１は、第２のカウンタ６で計測し
た時間の半値を、位相差検出保護時間として計測する。
いま、ある程度長い位相差検出の保護時間（第２のカウ
ンタ６の値≫１）後に、位相差検出（カウンタ１１は、
ゼロ）すると仮定する（図４のＹ時点参照）。Next, the third counter 11 as the phase difference detection protection time measuring means measures half of the time measured by the second counter 6 as the phase difference detection protection time.
Now, after the protection time of the phase difference detection (value of the second counter 6 >> 1) which is long to some extent, the phase difference detection (the counter 11
(Zero) (see time point Y in FIG. 4).
【００６３】その検出により、カウンタ６の値がアドレ
スデコーダ６１でアドレス信号に変換され、対応する制
御幅の絶対値がテーブル７から参照される。この絶対値
は、直接に又、２の補数演算器８を通して、符号反転さ
れて、セレクタ９に入力する。By the detection, the value of the counter 6 is converted into an address signal by the address decoder 61, and the absolute value of the corresponding control width is referred from the table 7. This absolute value is sign-inverted directly or through the 2's complement calculator 8 and is input to the selector 9.
【００６４】一方、コンパレータ４からの位相のズレ方
向が、ｓｉｇｎ（符号）として出力されているので、こ
れから制御方向が決まる。したがって、ｓｉｇｎ（符
号）により、直接又は、２の補数演算器８を通して入力
された制御幅が、セレクタ９において、選択出力され
る。On the other hand, since the phase shift direction from the comparator 4 is output as sign (sign), the control direction is determined from this. Therefore, the control width input by sign (sign) directly or through the two's complement calculator 8 is selectively output by the selector 9.
【００６５】ついで、選択出力される制御幅は、アキュ
ームレータを構成する全加算演算器１０と、フリップフ
ロップ１０１により、先の制御幅に累積加算される。累
積加算された制御幅は、Ｄ／Ａ変換器２によりアナログ
信号に変換されて、ＶＣＯ１の発振周波数を制御する。Next, the control width that is selectively output is cumulatively added to the previous control width by the full-addition arithmetic unit 10 and the flip-flop 101 that form an accumulator. The cumulatively added control width is converted into an analog signal by the D / A converter 2 to control the oscillation frequency of the VCO 1.
【００６６】ここで、かかるＶＣＯ１の発振周波数制御
により、いま生じた位相差検出（第１のカウンタ３の値
≠３）の後、短時間のうちに逆方向の位相シフトによ
り、再び位相差検出をすることが考えられる。この場合
は、第２のカウンタ６の値が、小さな値（位相ずれ速度
が速く、したがって位相差検出時間間隔が短い）とな
る。Here, after the phase difference is detected (the value of the first counter 3 is not equal to 3) that has just occurred by the oscillation frequency control of the VCO 1, the phase difference is detected again by the phase shift in the opposite direction within a short time. It is possible to In this case, the value of the second counter 6 becomes a small value (the phase shift speed is fast and therefore the phase difference detection time interval is short).
【００６７】ここで、参照テーブル７には、第２のカウ
ンタ６の値が小さいほど、位相ずれが大きく、従って、
大きな制御を行なうために、大きな制御値を出力するよ
うに設定されている。このために、この種の位相変化
（位相差検出時間間隔が短い）を検出してしまうと、反
って安定動作を阻害することになる。本発明では、その
ために、ある程度の保護時間を設定する。Here, in the reference table 7, the smaller the value of the second counter 6, the larger the phase shift.
In order to perform large control, it is set to output a large control value. Therefore, if this type of phase change (phase difference detection time interval is short) is detected, it will warp and hinder stable operation. In the present invention, a certain protection time is set for that purpose.
【００６８】実施例として、保護時間を、位相差検出時
間間隔（第２のカウンタ６の値）の１／ｎ（ｎ＝２）と
している。位相差検出保護測定手段としての第３のカウ
ンタ１１は、０ストップダウンカウンタであり、≠０中
は、０を出力する（図４中のＹ−Ｚの期間参照）。した
がって、この期間は、ＡＮＤゲート５により、リファレ
ンス入力信号の立ち上がり時における、コンパレータ４
での、第１のカウンタ３のカウント値と値”３”との比
較の結果を、マスクする。As an example, the protection time is 1 / n (n = 2) of the phase difference detection time interval (the value of the second counter 6). The third counter 11 as the phase difference detection protection measuring means is a 0 stopdown counter, and outputs 0 when ≠ 0 (see the YZ period in FIG. 4). Therefore, during this period, the AND gate 5 causes the comparator 4 to operate when the reference input signal rises.
The result of the comparison between the count value of the first counter 3 and the value “3” is masked.
【００６９】こうして得られた位相差検出時間間隔によ
って決定される制御量で、周波数制御を行う。これによ
り、リファレンス入力信号の位相に対し、ＶＣＯ１の出
力位相は、ＶＣＯ出力信号の１周期分の位相誤差で収束
して行くことになる。Frequency control is performed with the control amount determined by the phase difference detection time interval thus obtained. This causes the output phase of the VCO 1 to converge with respect to the phase of the reference input signal with a phase error of one cycle of the VCO output signal.
【００７０】尚、上記で位相差検出時間間隔が短い程、
参照テーブル７から大きな制御値を出力するように設定
されているが、閾値を設けることも可能である。The shorter the phase difference detection time interval is,
Although it is set to output a large control value from the reference table 7, it is possible to set a threshold value.
【００７１】即ち、位相差検出時間間隔が所定時間以下
である場合は、逆に制御値をゼロ又は、最小値に設定す
るようにすることも可能である。これにより、保護時間
を設けることなく位相収束を阻害することがなくなる。That is, when the phase difference detection time interval is less than or equal to the predetermined time, it is possible to set the control value to zero or the minimum value, conversely. This prevents the phase convergence from being obstructed without providing a protection time.
【００７２】図５は、本発明の第２の実施例回路のブロ
ック図である。図６、図７は、図５に対するタイムチャ
ートである。第１の実施例では、８ｋＨｚリファレンス
入力信号の立ち上がりタイミングでカウンタ動作、テー
ブル検索、演算動作が決定される構成である。しかし、
かかる場合は、各部の遅延やセットアップ時間等のデバ
イス的条件から動作が厳しくなる恐れがある。FIG. 5 is a block diagram of a second embodiment circuit of the present invention. 6 and 7 are time charts for FIG. In the first embodiment, the counter operation, the table search, and the operation operation are determined at the rising timing of the 8 kHz reference input signal. But,
In such a case, the operation may become strict due to device conditions such as delay of each part and setup time.
【００７３】そこで、図５の第２の実施例では、第１の
カウンタ３で、固定値”３”との比較をリファレンス入
力信号の立ち上がりで取り込み、次のリファレンス入力
信号の立ち上がり直前までに、テーブル７の値参照から
全加算器１０での演算までを完了しておく様に構成して
いる。Therefore, in the second embodiment of FIG. 5, the first counter 3 captures the comparison with the fixed value "3" at the rising edge of the reference input signal, and immediately before the rising edge of the next reference input signal. It is configured to complete the process from the value reference in the table 7 to the calculation in the full adder 10.
【００７４】この演算結果を、ＶＣＯ１に対する制御値
として、次のリファレンス入力信号の立ち上がりで保
持、出力する。このために、図３の構成に対し、フリッ
プフロップ３３、３４を追加している。これにより、図
７のＺ時点で、アキュームレータを構成するフリップフ
ロップ１０１により累積加算される。This calculation result is held and output as the control value for the VCO 1 at the next rising edge of the reference input signal. Therefore, flip-flops 33 and 34 are added to the configuration of FIG. As a result, at the time point Z in FIG. 7, cumulative addition is performed by the flip-flop 101 that constitutes the accumulator.
【００７５】図８は、本発明の第３の実施例回路のブロ
ック図である。図９、図１０は、図８に対するタイムチ
ャートである。また、図１１は、第３の実施例動作を説
明する模式図である。さらに、この第３の実施例回路で
は、第１、第２の実施例における、第３のカウンタ１１
即ち、位相差検出保護時間タイマを有していない。FIG. 8 is a block diagram of a third embodiment circuit of the present invention. 9 and 10 are time charts for FIG. 8. Further, FIG. 11 is a schematic diagram for explaining the operation of the third embodiment. Furthermore, in the circuit of the third embodiment, the third counter 11 in the first and second embodiments is used.
That is, it does not have a phase difference detection protection time timer.
【００７６】短時間での再検出（誤検出）を行ない、こ
の時の位相差検出時の位相ずれ方向を、前回の方向と照
らし合わせ、同方向であるときに、位相制御を行なう様
にしている。Re-detection (erroneous detection) is performed in a short time, the phase shift direction at the time of phase difference detection at this time is compared with the previous direction, and when it is the same direction, phase control is performed. There is.
【００７７】これによれば、位相検出の保護時間の検討
が不要となる。この方法で、正しい位相差検出だけを抽
出できることが、図１１の模式図で説明される。図１１
において、検出点ＡおよびＢの間隔は、ＶＣＯ１の出力
信号の１周期分に対応している。この１周期分の内で、
リファレンス入力信号の位相（立ち上がり）があるよう
に、ＶＣＯ１に対する制御電圧をコントロールする。According to this, it becomes unnecessary to study the protection time for phase detection. It is explained in the schematic diagram of FIG. 11 that only correct phase difference detection can be extracted in this way. Figure 11
In, the interval between the detection points A and B corresponds to one cycle of the output signal of the VCO 1. Within this one cycle,
The control voltage for the VCO 1 is controlled so that the phase (rise) of the reference input signal exists.
【００７８】前述のように、短時間での位相差の再検出
は、期間１、および期間２のような場合に発生する。こ
れらの場合において、検出時の位相ずれ方向に着目する
と、前回の検出時の方向に対して、必ず逆方向となって
いる。例えば、と、と、と、とであ
る。As described above, the redetection of the phase difference in a short time occurs in the cases of the period 1 and the period 2. In these cases, paying attention to the phase shift direction at the time of detection, it is always the opposite direction to the direction at the time of previous detection. For example, and, and and.
【００７９】一方、期間３の正常な検出（ＶＣＯ１の出
力信号の１周期分を位相シフト）した場合では、前回の
検出時の方向に対して、必ず同方向となる。例えば、
と等である。On the other hand, when the period 3 is normally detected (the phase of the output signal of the VCO 1 is shifted by one cycle), the direction is always the same as the direction of the previous detection. For example,
And so on.
【００８０】このために、図８に示す実施例では、フリ
ップフロップ５０、Ｅｘ−ＯＲ回路５１を設け、これに
より前回の検出時の位相シフト方向と、今回の検出時の
位相シフト方向の一致を判定している。For this reason, in the embodiment shown in FIG. 8, a flip-flop 50 and an Ex-OR circuit 51 are provided so that the phase shift direction at the previous detection and the phase shift direction at the present detection match. Making a decision.
【００８１】Ｅｘ−ＯＲ回路５１から”１”の出力があ
る時、前回の検出時の位相シフト方向と、今回の検出時
の位相シフト方向が一致している。この条件において、
且つＡＮＤゲート５２により、コンパレータ４の不一致
検出の発生がある時、フリップフロップ１０１による累
積加算を実行する。When the Ex-OR circuit 51 outputs "1", the phase shift direction at the previous detection and the phase shift direction at the current detection match. In this condition,
In addition, the AND gate 52 executes the cumulative addition by the flip-flop 101 when the mismatch detection of the comparator 4 occurs.
【００８２】即ち、図１０において、Ａ、Ｂ時点の位相
差検出では、位相差の方向が一致しているので、累積加
算を実行している。しかし、Ｃ時点では、位相差の方向
が不一致であるので、累積加算を実行していない。That is, in FIG. 10, in the phase difference detection at time points A and B, since the directions of the phase differences are the same, cumulative addition is executed. However, at the time point C, since the directions of the phase differences do not match, cumulative addition is not executed.
【００８３】尚、図９、図１０において、ＦＦ（カウン
タ３＿ＬＤ）は、フリップフロップ４０の値である。ま
た、位相差検出の時間間隔測定は、他の実施例と異な
り、前回の位相制御時点ではなく、必ず前回の位相差検
出時点を起点としている（カウンタ６へのイネーブル信
号のタイミングがＡＮＤゲート５を通していない）。In FIGS. 9 and 10, FF (counter 3_LD) is the value of the flip-flop 40. Further, unlike the other embodiments, the time difference measurement for the phase difference detection is always started at the previous phase difference detection time point, not the previous phase control time point (the timing of the enable signal to the counter 6 is determined by the AND gate 5). Not through).
【００８４】[0084]
【発明の効果】以上図面に従い、実施例を説明したよう
に、本発明によれば、ＶＣＯ１の出力に対し、１周期分
の位相ずれを許容している。これにより、リファレンス
入力信号とＶＣＯ１の出力との結合を弱め、比較的速い
変化のジッタ成分を抑圧することができる。As described above with reference to the drawings, according to the present invention, the phase shift of one cycle is allowed for the output of the VCO 1. As a result, the coupling between the reference input signal and the output of the VCO 1 can be weakened and the jitter component that changes relatively quickly can be suppressed.
【図１】本発明の基本構成ブロック図である。FIG. 1 is a basic configuration block diagram of the present invention.
【図２】図１の基本構成に従う、本発明の第１の実施例
回路のブロック図である。FIG. 2 is a block diagram of a first embodiment circuit of the present invention according to the basic configuration of FIG.
【図３】図２の実施例回路の動作タイムチャート( その
１）である。3 is an operation time chart (No. 1) of the embodiment circuit of FIG.
【図４】図２の実施例回路の動作タイムチャート( その
２）である。4 is an operation time chart (No. 2) of the embodiment circuit of FIG.
【図５】図１の基本構成に従う、本発明の第２の実施例
回路のブロック図である。5 is a block diagram of a second embodiment circuit of the present invention according to the basic configuration of FIG. 1. FIG.
【図６】図５の実施例回路の動作タイムチャート( その
１）である。FIG. 6 is an operation time chart (No. 1) of the embodiment circuit shown in FIG.
【図７】図５の実施例回路の動作タイムチャート( その
２）である。FIG. 7 is an operation time chart (No. 2) of the embodiment circuit shown in FIG.
【図８】図１の基本構成に従う、本発明の第３の実施例
回路のブロック図である。FIG. 8 is a block diagram of a third embodiment circuit of the present invention according to the basic configuration of FIG.
【図９】図８の実施例回路の動作タイムチャート（その
１）である。9 is an operation time chart (No. 1) of the embodiment circuit of FIG.
【図１０】図８の実施例回路の動作タイムチャート（そ
の２）である。FIG. 10 is an operation time chart (No. 2) of the embodiment circuit shown in FIG.
【図１１】図８の実施例回路の特徴の動作原理を説明す
る図である。FIG. 11 is a diagram illustrating the operating principle of the features of the embodiment circuit of FIG. 8;
１ 電圧制御発振器（ＶＣＯ） ２ Ｄ／Ａ変換器 ３ 第１のカウンタ ４ 比較器 ５ 位相差検出マスク手段 ６ 第２のカウンタ（位相差時間間隔測定手段） ７ 参照テーブル ８ ２の補数演算器 ９ セレクタ １０ クリップ機能付き全加算演算器 １１ 第３のカウンタ（位相差検出保護時間測定手段） 1 Voltage controlled oscillator (VCO) 2 D / A converter 3 first counter 4 comparator 5 Phase difference detection mask means 6 Second counter (phase difference time interval measuring means) 7 Reference table 8 2's complement calculator 9 selector 10 Full adder with clip function 11 Third counter (phase difference detection protection time measuring means)
───────────────────────────────────────────────────── フロントページの続き (72)発明者 成田 健治 神奈川県川崎市中原区上小田中４丁目１ 番１号 富士通株式会社内 (56)参考文献 特開 平８−56153（ＪＰ，Ａ) 特開 平７−15323（ＪＰ，Ａ) 特開 平３−108913（ＪＰ，Ａ) 特開 平６−21935（ＪＰ，Ａ) 特開 昭49−119503（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/00 - 7/26 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Kenji Narita 4-1-1 Kamiodanaka, Nakahara-ku, Kawasaki-shi, Kanagawa Fujitsu Limited (56) Reference JP-A-8-56153 (JP, A) JP Japanese Patent Laid-Open No. 7-15323 (JP, A) Japanese Patent Laid-Open No. 3-108913 (JP, A) Japanese Patent Laid-Open No. 6-21935 (JP, A) Japanese Patent Laid-Open No. 49-119503 (JP, A) (58) Fields investigated (Int .Cl. 7 , DB name) H03L 7/ 00-7/26
Claims (7)
ル／アナログ変換器の出力電圧により離散的に制御し、
該離散的な電圧制御発振器の出力周波数値により目標周
波数値を時間的平均値で表現するディジタルＰＬＬ回路
において、 前記電圧制御発振器の出力信号を計数する第１のカウン
タと、リファレンス入力信号の周期毎に、前記第１のカ
ウンタのカウント値と固定値とを比較する比較器を有
し、前記電圧制御発振器の出力信号とリファレンス入力
信号の位相差情報を出力する位相比較検出手段と、 該位相比較検出手段から出力する前記位相差情報に基づ
き、前記電圧制御発振器の出力信号とリファレンス入力
信号間の位相シフトに要した時間間隔を測定する位相差
検出時間間隔測定手段と、 該位相差検出時間間隔測定手段により測定される時間間
隔に対応した、前記電圧制御発振器の制御量を出力する
手段を有し、 前記ディジタル／アナログ変換器から前記制御量に対応
する大きさの出力電圧を前記電圧制御発振器に供給する
ことを特徴とするディジタルＰＬＬ回路。1. An oscillation frequency of a voltage controlled oscillator is discretely controlled by an output voltage of a digital / analog converter,
In a digital PLL circuit that expresses a target frequency value as a temporal average value by an output frequency value of the discrete voltage controlled oscillator, a first counter that counts the output signal of the voltage controlled oscillator and every cycle of a reference input signal. And a phase comparison detection means for outputting the phase difference information between the output signal of the voltage controlled oscillator and the reference input signal, the phase comparison detection means having a comparator for comparing the count value of the first counter with a fixed value. Phase difference detection time interval measuring means for measuring a time interval required for phase shift between the output signal of the voltage controlled oscillator and a reference input signal based on the phase difference information output from the detecting means, and the phase difference detection time interval. The digital / analog means for outputting the controlled variable of the voltage controlled oscillator corresponding to the time interval measured by the measuring means. A digital PLL circuit, wherein an output voltage having a magnitude corresponding to the controlled variable is supplied from the converter to the voltage controlled oscillator.
有し、且つ前記電圧制御発振器の制御量を出力する手段
は、前記第２のカウンタのカウンタ値に対応するアドレ
ス信号により読み出される、制御量を格納したメモリテ
ーブルであることを特徴とするディジタルＰＬＬ回路。2. The phase difference detection time interval measuring means according to claim 1, further comprising a second counter, and the means for outputting a control amount of the voltage controlled oscillator is a counter value of the second counter. A digital PLL circuit, which is a memory table storing a control amount read by an address signal corresponding to.
期毎に計数動作を行なうことを特徴とするディジタルＰ
ＬＬ回路。3. The digital P according to claim 2, wherein the second counter performs a counting operation for each cycle of the reference input signal.
LL circuit.
の周期毎に計数動作を行なうことを特徴とするディジタ
ルＰＬＬ回路。4. The digital PLL circuit according to claim 2, wherein the second counter performs a counting operation for each cycle of the output signal of the voltage controlled oscillator.
間隔に対応した、前記電圧制御発振器の制御量に対応す
る制御幅情報は、前記時間間隔が短いほど大きな位相制
御幅を有するように設定され、 前記位相比較検出手段から出力される位相差情報は、前
記第１のカウンタのカウント値の変化の方向を示す符号
信号を含み、 位相差検出時点での位相変化方向が、前回の位相差検出
方向と異なる場合は前記制御量をゼロとし、同じ方向の
場合に位相制御を行うようにし、 更に、前記制御量と、該制御量の符号を反転したものの
いずれか一方を前記符号信号に基づき選択出力する選択
出力するセレクタと、 最大値／最小値でクリップする機能を持ち、前記セレク
タの出力を過去に累積した制御値と合算して、新たな制
御値として保持する演算手段を有する ことを特徴とするディジタルＰＬＬ回路。5. The control width information corresponding to the control amount of the voltage controlled oscillator corresponding to the time interval measured by the phase difference detection time interval measuring means according to claim 1 or 2, wherein the time interval is It is set so that the shorter it is, the larger the phase control width is set, and the phase difference information output from the phase comparison and detection means includes a code signal indicating the direction of change of the count value of the first counter, If the phase change direction in is different from the previous phase difference detection direction, the control amount is set to zero, phase control is performed in the same direction, and the control amount and the sign of the control amount are inverted. One of the selected signals is selectively output based on the code signal, and a selector that outputs the selected value is combined with the maximum / minimum value. The output of the selector is combined with the control value accumulated in the past. To, digital PLL circuit, characterized in that it comprises a calculating means for holding as a new control value.
第３のカウンタと、 前記位相比較検出手段で検知される位相差情報の前記位
相差検出時間間隔測定手段への入力を阻止して、前記保
護時間内に生起する位相差検出をマスクするマスク手段
を有することを特徴とするディジタルＰＬＬ回路。6. The third counter according to any one of claims 1 to 5 , further comprising a third counter that counts a fixed time from one phase detection as a protection time, and phase difference information detected by the phase comparison and detection means. A digital PLL circuit comprising mask means for blocking an input to the phase difference detection time interval measuring means to mask the phase difference detection occurring within the protection time.
位相差検出時間間隔が所定の時間間隔以上である場合、
ゼロまたは最小値に設定されていることを特徴とするデ
ィジタルＰＬＬ回路。7. The control width information corresponding to the control amount of the voltage controlled oscillator according to claim 5,
If the phase difference detection time interval is greater than or equal to the predetermined time interval,
A digital PLL circuit characterized by being set to zero or a minimum value.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24250697A JP3481090B2 (en) | 1997-09-08 | 1997-09-08 | Digital PLL circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24250697A JP3481090B2 (en) | 1997-09-08 | 1997-09-08 | Digital PLL circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1188152A JPH1188152A (en) | 1999-03-30 |
| JP3481090B2 true JP3481090B2 (en) | 2003-12-22 |
Family
ID=17090124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24250697A Expired - Fee Related JP3481090B2 (en) | 1997-09-08 | 1997-09-08 | Digital PLL circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3481090B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5338577B2 (en) * | 2009-09-04 | 2013-11-13 | 富士通株式会社 | Synchronous transmission apparatus and jitter suppression method |
-
1997
- 1997-09-08 JP JP24250697A patent/JP3481090B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1188152A (en) | 1999-03-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2608609B2 (en) | Phase locked loop circuit | |
| US4030045A (en) | Digital double differential phase-locked loop | |
| KR100303897B1 (en) | Low-power jitter-compensated phase-locked loop and how to reduce power and maintain low jitter at the same time | |
| EP1355444B1 (en) | Clock recovery circuit and data receiving circuit | |
| US7482880B2 (en) | Frequency modulated output clock from a digital frequency/phase locked loop | |
| US20070291173A1 (en) | Phase lock loop and digital control oscillator thereof | |
| US6404363B1 (en) | Circuit for recovering digital clock signal and method thereof | |
| US7250803B2 (en) | PLL output clock stabilization circuit | |
| US6897691B2 (en) | Phase locked loop with low steady state phase errors and calibration circuit for the same | |
| US6642754B1 (en) | Clock signal generator employing a DDS circuit | |
| EP0588656B1 (en) | Digital signal-edge time measurement circuit | |
| US20120049912A1 (en) | Digital phase difference detector and frequency synthesizer including the same | |
| US5859551A (en) | Digital PLL circuit | |
| JPS62145924A (en) | Digital phase-locking loop circuit | |
| GB2205012A (en) | Digital phase-locked loop circuits | |
| US6064241A (en) | Direct digital frequency synthesizer using pulse gap shifting technique | |
| US7109806B2 (en) | Device and method for detecting phase difference and PLL using the same | |
| US6229864B1 (en) | Phase locked loop lock condition detector | |
| JP3481090B2 (en) | Digital PLL circuit | |
| US6960960B2 (en) | Frequency detector detecting variation in frequency difference between data signal and clock signal | |
| KR100825718B1 (en) | Phase lock detector | |
| US5734273A (en) | Phase lock detector | |
| US6707319B2 (en) | Frequency comparator with malfunction reduced and phase-locked state detecting circuit using the same | |
| CN113489488A (en) | Phase-locked detection circuit | |
| US6661862B1 (en) | Digital delay line-based phase detector |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030930 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071010 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081010 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081010 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091010 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091010 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101010 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101010 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111010 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111010 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121010 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121010 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131010 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |