JP3478497B2 - Method for manufacturing semiconductor device - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、シリコン基板に複
数の素子が形成された半導体装置の製造方法に関し、特
に、ＭＯＳトランジスタ等の複数の素子がシリコン基板
上に設けられた半導体装置の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device having a plurality of elements formed on a silicon substrate, and more particularly, a method of manufacturing a semiconductor device having a plurality of elements such as MOS transistors provided on a silicon substrate. Regarding

【０００２】[0002]

【従来の技術】シリコン基板に絶縁膜として埋め込み酸
化膜が設けられたＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓ
ｕｌａｔｏｒ）基板を使用して製造されるＭＯＳトラン
ジスタでは、ＳＯＩ基板内の埋め込み酸化膜によって、
ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタのいずれ
の場合であっても、接合容量等の寄生容量が減少する。
したがって、ＳＯＩ基板を使用して形成されたＭＯＳト
ランジスタは、バルクシリコン基板を用いて形成された
ＭＯＳトランジスタに比較して、低消費電力化および高
速化が実現できる。特に、ＳＯＩ基板を使用した完全空
乏型のＣＭＯＳトランジスタでは、ゲート電圧に対する
ドレイン電流が急峻な立ち上がりを示し、バルクシリコ
ン基板によって形成されたバルク型ＣＭＯＳトランジス
タと同一のオフリーク電流の場合には、閾値電圧を０．
１Ｖ程度低くすることができ、低電圧での高速動作が可
能となる。2. Description of the Related Art SOI (Silicon On Ins) in which a buried oxide film is provided as an insulating film on a silicon substrate
In a MOS transistor manufactured by using a substrate, a buried oxide film in the SOI substrate
In either case of the PMOS transistor and the NMOS transistor, the parasitic capacitance such as the junction capacitance is reduced.
Therefore, a MOS transistor formed using an SOI substrate can achieve lower power consumption and higher speed than a MOS transistor formed using a bulk silicon substrate. In particular, in a fully depleted CMOS transistor using an SOI substrate, the drain current with respect to the gate voltage shows a sharp rise, and in the case of the same off-leakage current as the bulk CMOS transistor formed by the bulk silicon substrate, the threshold voltage is increased. 0.
It can be lowered by about 1 V, and high-speed operation at a low voltage becomes possible.

【０００３】ＳＯＩ基板を使用してＭＯＳトランジスタ
等の複数の素子を形成する場合には、各素子毎に分離す
るために、通常、バルクシリコン基板に設けられた複数
のＭＯＳトランジスタ等の素子を分離する場合と同様
に、シリコンを局所的に酸化させるＬＯＣＯＳ（Ｌｏｃ
ａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法が
採用されている。When a plurality of elements such as MOS transistors are formed using an SOI substrate, the elements such as a plurality of MOS transistors provided on a bulk silicon substrate are usually separated in order to separate each element. As in the case of performing LOCOS (Loc
al Oxidation of Silicon) method is adopted.

【０００４】図３（ａ）および（ｂ）は、それぞれ従来
のＳＯＩ基板を使用したＭＯＳトランジスタの製造方法
の各工程を示す断面図である。ＳＯＩ基板は、シリコン
基板２０上に、埋め込み酸化膜２１を形成して、ＳＯＩ
基板の埋め込み酸化膜２１上に、シリコン単結晶から成
るボディ領域２２を積層して形成されている。このＳＯ
Ｉ基板を使用してＭＯＳトランジスタを製造する場合に
は、まず、ＳＯＩ基板のボディ領域２２上に熱酸化によ
ってパッド酸化膜２３を全面にわたって積層する。次い
で、パッド酸化膜２３上に、減圧ＣＶＤによってシリコ
ン窒化膜２４を全面にわたって積層した後に、シリコン
窒化膜２４上のＮＭＯＳトランジスタ形成領域２０ａお
よびＰＭＯＳトランジスタ形成領域２０ｂに、フォトレ
ジスト２５を塗布してフォトリソグラフィによりパター
ニングして、さらに、反応性プラズマエッチングにより
シリコン窒化膜２４を選択的に除去してパッド酸化膜２
３の露出した開口領域を形成する。3A and 3B are cross-sectional views showing respective steps of a conventional method for manufacturing a MOS transistor using an SOI substrate. In the SOI substrate, the buried oxide film 21 is formed on the silicon substrate 20, and the SOI substrate is
A body region 22 made of a silicon single crystal is laminated on the buried oxide film 21 of the substrate. This SO
When a MOS transistor is manufactured using the I substrate, first, a pad oxide film 23 is laminated over the entire surface of the body region 22 of the SOI substrate by thermal oxidation. Then, a silicon nitride film 24 is stacked over the pad oxide film 23 by low pressure CVD, and then a photoresist 25 is applied to the NMOS transistor forming region 20a and the PMOS transistor forming region 20b on the silicon nitride film 24 to form a photoresist. Patterning is performed by lithography, and the silicon nitride film 24 is selectively removed by reactive plasma etching to remove the pad oxide film 2.
3 exposed open areas are formed.

【０００５】その後、ＰＭＯＳトランジスタ形成領域２
０ｂのみにフォトレジスト２６を塗布してフォトリソグ
ラフィによりパターニングして、開口領域にＰ型不純物
であるホウ素（Ｂ）を添加する。これにより、図３
（ａ）に示すように、ボディ領域２２内にＰ型不純物拡
散層２７を形成する。そして、フォトレジスト２５およ
び２６を酸素プラズマのアッシング等によって除去し、
シリコン窒化膜２４をマスキングして、熱酸化を行うこ
とによって、素子分離酸化膜２８（図３（ｂ）参照）を
形成する。素子分離酸化膜２８は、完全空乏型のＭＯＳ
トランジスタでは、それぞれの素子に分離するために、
埋め込み酸化膜２１に達するまで形成される。これによ
り、図３（ｂ）に示すように、ＳＯＩ基板におけるＮＭ
ＯＳトランジスタ形成領域２０ａとＰＭＯＳトランジス
タ形成領域２０ｂとの間に素子分離酸化膜２８が形成さ
れて、ＮＭＯＳトランジスタ形成領域２０ａとＰＭＯＳ
トランジスタ形成領域２０ｂとが素子分離酸化膜２８に
よって分離される。After that, the PMOS transistor formation region 2
The photoresist 26 is applied only to 0b and patterned by photolithography, and boron (B) which is a P-type impurity is added to the opening region. As a result, FIG.
As shown in (a), a P-type impurity diffusion layer 27 is formed in the body region 22. Then, the photoresists 25 and 26 are removed by oxygen plasma ashing or the like,
The element isolation oxide film 28 (see FIG. 3B) is formed by masking the silicon nitride film 24 and performing thermal oxidation. The element isolation oxide film 28 is a fully depleted MOS.
In the transistor, to separate each element,
It is formed until it reaches the buried oxide film 21. As a result, as shown in FIG. 3B, the NM in the SOI substrate is
An element isolation oxide film 28 is formed between the OS transistor formation region 20a and the PMOS transistor formation region 20b, and the NMOS transistor formation region 20a and the PMOS are formed.
The transistor formation region 20b is isolated by the element isolation oxide film 28.

【０００６】このような、ＬＯＣＯＳ法によって素子分
離酸化膜２８を素子分離酸化膜として形成する場合に
は、酸化剤の拡散が横方向にも進行し、素子領域に食い
込んでバーズビークが形成される。一般に、シリコン基
板にドープされているＰ型不純物、例えば、ホウ素
（Ｂ）は、酸化膜に容易に取り込まれるために、バーズ
ビーク下部では、シリコン基板内のＰ型不純物であるホ
ウ素（Ｂ）の濃度が低下し、反転層が形成されやすくな
る。Ｐ型不純物であるホウ素（Ｂ）の濃度の低下は、バ
ルクシリコンと比較してボディ領域２２の薄いＳＯＩ基
板では顕著になる。このために、ＳＯＩ基板に形成した
ＮＭＯＳトランジスタでは、バーズビークの下部に形成
される寄生ＭＯＳトランジスタの反転によって、ゲート
電圧に対するドレイン電流特性にハンプと呼ばれるドレ
イン電流の異常増加が現れ、閾値電圧のばらつきが増加
する。閾値電圧のばらつきの増加は、回路設計の余裕度
を低下させるために、ＳＯＩ基板の素子分離工程におい
ては、ゲート電圧に対するドレイン電流特性のハンプを
抑制することが重要となる。When the element isolation oxide film 28 is formed as the element isolation oxide film by the LOCOS method, the diffusion of the oxidant also proceeds in the lateral direction and bites into the element region to form a bird's beak. In general, a P-type impurity, such as boron (B), that is doped in a silicon substrate is easily incorporated into an oxide film, so that the concentration of boron (B), which is a P-type impurity in the silicon substrate, in the lower portion of the bird's beak. And the inversion layer is easily formed. The decrease in the concentration of boron (B), which is a P-type impurity, becomes more prominent in the SOI substrate in which the body region 22 is thinner than that in bulk silicon. For this reason, in the NMOS transistor formed on the SOI substrate, due to the inversion of the parasitic MOS transistor formed under the bird's beak, an abnormal increase in drain current called hump appears in the drain current characteristic with respect to the gate voltage, and variations in threshold voltage occur. To increase. Since the increase in the variation of the threshold voltage reduces the margin of circuit design, it is important to suppress the hump of the drain current characteristic with respect to the gate voltage in the element isolation process of the SOI substrate.

【０００７】ハンプを抑制するには、素子分離酸化膜２
８に取り込まれて減少するＰ型不純物を補償するため
に、ボディ領域２２にＰ型不純物を添加すればよい。To suppress the hump, the element isolation oxide film 2 is used.
In order to compensate for the P-type impurity that is taken in by 8 and decreases, the P-type impurity may be added to the body region 22.

【０００８】例えば、特開平６−２０４３３４号公報に
は、ゲート電圧に対するドレイン電流特性のハンプの発
生を防止する方法が開示されている。この方法では、ま
ず図３（ａ）に示すように、シリコン基板２０上のボデ
ィ領域２２上に、パッド酸化膜２３およびシリコン窒化
膜２４が順番に積層されて、ＮＭＯＳトランジスタ形成
領域２０ａが、フォトレジスト２５によって被覆され、
ＰＭＯＳトランジスタ形成領域２０ｂが、フォトレジス
ト２５およびフォトレジスト２６によって被覆された状
態で、フォトレジスト２５およびフォトレジスト２６が
被覆されていない開口領域に対して、図３（ａ）に矢印
Ａ示すように、斜め回転イオン注入によってホウ素
（Ｂ）を１×１０¹³ａｔｏｍｓ／ｃｍ²程度、添加す
る。これにより、図３（ｂ）に二点鎖線で示すように、
素子分離酸化膜２８内に取り込まれたボディ領域２２の
ホウ素（Ｂ）を補償するためのＰ型不純物補償層２７ａ
が、ボディ領域２２に形成される。この結果、バーズビ
ークの下部に形成される寄生ＭＯＳトランジスタの発生
を防止すことによるゲート電圧に対するドレイン電流特
性のハンプの発生を防止することができる。For example, Japanese Unexamined Patent Publication No. 6-204334 discloses a method for preventing hump in the drain current characteristic with respect to the gate voltage. In this method, first, as shown in FIG. 3A, a pad oxide film 23 and a silicon nitride film 24 are sequentially stacked on a body region 22 on a silicon substrate 20 so that an NMOS transistor forming region 20a is formed by photolithography. Covered by resist 25,
With the PMOS transistor formation region 20b covered with the photoresist 25 and the photoresist 26, as shown by arrow A in FIG. 3A, with respect to the opening region not covered with the photoresist 25 and the photoresist 26, Boron (B) is added at about 1 × 10 ¹³ atoms / cm ² by oblique rotation ion implantation. As a result, as shown by the chain double-dashed line in FIG.
A P-type impurity compensation layer 27a for compensating for boron (B) in the body region 22 taken into the element isolation oxide film 28.
Are formed in the body region 22. As a result, it is possible to prevent the occurrence of the hump of the drain current characteristic with respect to the gate voltage by preventing the occurrence of the parasitic MOS transistor formed under the bird's beak.

【０００９】 また、特開平１０−９３１０１号公報に
も、ゲート電圧に対するドレイン電流特性のハンプの発
生を防止する方法が開示されている。この方法を、図４
および図５に基づいて説明する。この方法では、まずシ
リコン基板２０上部に埋め込み酸化膜２１が設けられた
ＳＯＩ基板にＮＭＯＳトランジスタを形成するボディ領
域２２を形成する。このボディ領域２２は、ＳＯＩ基板
の全面に、シリコン単結晶からなるボディ領域２２を積
層し、ボディ領域２２上に、フォトレジスト２５を塗布
してフォトリソグラフィによるパターニングした後に、
ボディ領域２２をプラズマエッチングすることによって
形成される。ついで、図５に示すように、ＮＭＯＳトラ
ンジスタを形成するボディ領域２２をホウ素シリケート
ガラス（ＢＳＧ）膜２９等によって埋め込み、熱処理を
する。これによりＢＳＧ膜２９からのホウ素（Ｂ）の拡
散よってボディ領域２２にＰ型不純物補償層２７ａが形
成される。このような方法によれば、ＢＳＧ膜２９によ
って微細な素子分離の形成が可能となるとともに、ゲー
ト電圧に対するドレイン電流特性のハンプの発生を防止
することができる。Further, Japanese Laid-Open Patent Publication No. 10-93101 also discloses a method for preventing hump in the drain current characteristic with respect to the gate voltage. This method is shown in FIG.
And it demonstrates based on FIG. In this method, first, a body region 22 for forming an NMOS transistor is formed on an SOI substrate in which a buried oxide film 21 is provided on a silicon substrate 20. The body region 22 is formed by stacking a body region 22 made of a silicon single crystal on the entire surface of the SOI substrate, applying a photoresist 25 on the body region 22, and patterning by photolithography.
It is formed by plasma etching the body region 22. Then, as shown in FIG. 5, the body region 22 forming the NMOS transistor is filled with a boron silicate glass (BSG) film 29 or the like and heat-treated. As a result, the P-type impurity compensation layer 27a is formed in the body region 22 due to the diffusion of boron (B) from the BSG film 29. According to such a method, it is possible to form fine element isolation by the BSG film 29, and it is possible to prevent the hump of the drain current characteristic with respect to the gate voltage from occurring.

【００１０】[0010]

【発明が解決しようとする課題】しかしながら、特開平
６−２０４３３４号公報に開示されたイオン注入による
Ｐ型不純物の添加および特開平１０−９３１０１号公報
に開示されたＰ型不純物を含む絶縁膜からの拡散によっ
て、ＮＭＯＳトランジスタを形成するボディ領域２２に
Ｐ型不純物を補償のために添加する方法では、ボディ領
域のドーパント（添加される不純物）濃度の増加がＭＯ
Ｓトランジスタのソース、ドレイン間の耐電圧を低下さ
せるという問題がある。However, the addition of the P-type impurity by the ion implantation disclosed in JP-A-6-204334 and the P-type impurity disclosed in JP-A-10-93101 are disclosed. In the method of adding P-type impurities for compensation to the body region 22 forming the NMOS transistor by diffusion from the containing insulating film, the increase in the concentration of the dopant (added impurities) in the body region is MO.
There is a problem that the withstand voltage between the source and drain of the S transistor is lowered.

【００１１】 また、特開平１０−９３１０１号公報に
開示されているように、ボディ領域２２をＢＳＧ膜２９
等の絶縁膜により埋め込む方法では、ボディ領域２２と
ＢＳＧ膜２９との境界に垂直方向に沿ったＰ型不純物補
償層２７ａが形成されるためにバーズビークの防止は可
能であるが、ボディ領域２２のエッジ部が鋭角になるた
めに、このエッジ部にトランジスタのゲート電圧による
電界が集中する。このために、ゲート電圧が閾値より低
い電圧により反転層が形成され、ゲート電圧に対するド
レイン電流特性のハンプが発生するおそれがある。さら
に、ボディ領域２２を埋め込むようにＰ型不純物を含む
絶縁膜を形成するして、ＮＭＯＳトランジスタ形成領域
のボディ領域２２に絶縁膜からＰ型不純物を拡散させる
方法においては、ＰＭＯＳトランジスタ形成領域（図示
せず）にＰ型不純物を拡散させないために、Ｐ型不純物
を含む絶縁膜とボディ領域の間にシリコン酸化膜等の絶
縁膜でバリア層を設ける必要がある。このために、工数
の増加とともにプロセスが複雑化して、ウエハコストが
増加するという問題もある。Further, as disclosed in Japanese Patent Laid-Open No. 10-93101 , the body region 22 is covered with the BSG film 29.
In the method of burying with an insulating film such as the above, since the P-type impurity compensation layer 27a is formed along the vertical direction at the boundary between the body region 22 and the BSG film 29, bird's beak can be prevented, but the body region 22 can be prevented. Since the edge portion has an acute angle, an electric field due to the gate voltage of the transistor is concentrated on this edge portion. For this reason, the inversion layer may be formed by a voltage whose gate voltage is lower than the threshold value, and hump of the drain current characteristic with respect to the gate voltage may occur. Further, in the method of forming an insulating film containing P-type impurities so as to fill the body region 22 and diffusing the P-type impurities from the insulating film into the body region 22 of the NMOS transistor forming region, the PMOS transistor forming region (see FIG. In order to prevent the P-type impurity from diffusing into a barrier layer (not shown), it is necessary to provide a barrier layer with an insulating film such as a silicon oxide film between the insulating film containing the P-type impurity and the body region. Therefore, there is also a problem that the process becomes complicated as the number of steps increases, and the wafer cost increases.

【００１２】本発明は、このような課題を解決するもの
であり、その目的は、ゲート電圧に対するドレイン電流
特性のハンプを抑えるために、ＬＯＣＯＳ法による素子
分離において、工程を複雑化させることなく素子分離酸
化膜のバーズビークを抑制する半導体装置の製造方法を
提供することである。The present invention solves such a problem, and its purpose is to suppress the hump of the drain current characteristic with respect to the gate voltage in the element isolation by the LOCOS method without complicating the steps. It is an object of the present invention to provide a method for manufacturing a semiconductor device that suppresses bird's beak of an isolation oxide film.

【００１３】[0013]

【課題を解決するための手段】本発明の半導体基板の製
造方法は、シリコン基板上に第１の絶縁膜を形成する工
程と、該第１の絶縁膜上に第２の絶縁膜を形成する工程
と、該第２の絶縁膜に不純物原子としてアルミニウム
（Ａｌ）を１×１０１３ａｔｏｍｓ／ｃｍ２〜１×１０
１５ａｔｏｍｓ／ｃｍ２の添加量で添加する工程と、該
シリコン基板の所定領域が露出するように該第１の絶縁
膜および該第２の絶縁膜に開口領域を形成する工程と、
該開口領域から露出したシリコン基板部分を乾燥酸素に
よって酸化して素子分離絶縁膜を形成する工程と、該素
子分離絶縁膜の表面に形成される酸化層を除去する工程
と、を包含することを特徴とする。According to a method of manufacturing a semiconductor substrate of the present invention, a step of forming a first insulating film on a silicon substrate and a step of forming a second insulating film on the first insulating film. And aluminum (Al) as impurity atoms in the second insulating film at 1 × 10 13 atoms / cm 2 to 1 × 10
And adding the addition amount of 15 atoms / c m 2, a step of a predetermined region of the silicon substrate to form an opening region in the insulating film and the second insulating film of the first to expose,
The silicon substrate portion exposed from the opening area is exposed to dry oxygen.
Therefore , the method is characterized by including a step of oxidizing and forming an element isolation insulating film and a step of removing an oxide layer formed on the surface of the element isolation insulating film.

【００１４】 本発明の半導体基板の製造方法は、シリ
コン基板上に第１の絶縁膜を形成する工程と、該第１の
絶縁膜上に第２の絶縁膜を形成する工程と、該シリコン
基板の所定領域が露出するように該第１の絶縁膜および
該第２の絶縁膜に開口領域を形成する工程と、該開口領
域の一部からシリコン基板部分が露出するようにマスク
して、不純物原子としてアルミニウム（Ａｌ）を１×１
０１３ａｔｏｍｓ／ｃｍ２〜１×１０１５ａｔｏｍｓ／
ｃｍ２の添加量で添加する工程と、該開口領域の全体か
らシリコン基板を露出させて、露出したシリコン基板部
分を乾燥酸素によって酸化して素子分離絶縁膜を形成す
る工程と、該素子分離絶縁膜の表面に形成される酸化層
を除去する工程と、を包含することを特徴とする。A method of manufacturing a semiconductor substrate according to the present invention includes a step of forming a first insulating film on a silicon substrate, a step of forming a second insulating film on the first insulating film, and the silicon substrate. A step of forming an opening region in the first insulating film and the second insulating film so that a predetermined region of the silicon substrate is exposed, and a mask is formed so that the silicon substrate portion is exposed from a part of the opening region. as the atomic aluminum (Al) 1 × 1
0 13 atoms / cm 2 to 1 × 10 15 atoms /
cm 2 of adding amount, a step of exposing the silicon substrate from the entire opening region, and oxidizing the exposed silicon substrate portion with dry oxygen to form an element isolation insulating film; Removing the oxide layer formed on the surface of the film.

【００１５】前記シリコン基板がＳＯＩ（Ｓｉｌｉｃｏ
ｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板である。The silicon substrate is an SOI (Silico)
n On Insulator) substrate.

【００１６】[0016]

【００１７】前記不純物原子の添加は、イオン注入法に
よる。The impurity atoms are added by the ion implantation method.

【００１８】[0018]

【００１９】[0019]

【００２０】[0020]

【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を説明する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings.

【００２１】図１（ａ）〜（ｅ）は、それぞれ本発明の
実施形態の半導体装置の製造方法における各工程を示す
断面図である。1A to 1E are cross-sectional views showing respective steps in the method of manufacturing a semiconductor device according to the embodiment of the present invention.

【００２２】図１（ａ）に示すように、まずシリコン基
板１０上に、埋め込み酸化膜１１が形成され、埋め込み
酸化膜１１上に、シリコン単結晶から成るボディ領域１
２が積層されたＳＯＩ基板のボディ領域１２上に、熱酸
化によりパッド酸化膜２３を形成する。さらに、パッド
酸化膜１３上に、減圧ＣＶＤによってシリコン窒化膜１
４を積層する。本発明の実施形態では、ＳＯＩ基板とし
て、初期のボディ領域１２の膜厚が３５〜６０ｎｍ、埋
め込み酸化膜１１の膜厚が１００ｎｍであるＳＩＭＯＸ
（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏ
ｘｙｇｅｎ）基板を使用した。ＳＩＭＯＸ基板は、シリ
コン基板に酸素をイオン注入後、高温で熱処理され、シ
リコン基板内部に埋め込み酸化膜層が形成されたＳＯＩ
基板である。また、パッド酸化膜１３およびシリコン窒
化膜１４の膜厚は、それぞれ１５ｎｍおよび８５ｎｍと
した。As shown in FIG. 1A, a buried oxide film 11 is first formed on a silicon substrate 10, and a body region 1 made of silicon single crystal is formed on the buried oxide film 11.
A pad oxide film 23 is formed by thermal oxidation on the body region 12 of the SOI substrate in which 2 layers are stacked. Further, the silicon nitride film 1 is formed on the pad oxide film 13 by low pressure CVD.
4 is laminated. In the embodiment of the present invention, as an SOI substrate, SIMOX in which the initial body region 12 has a film thickness of 35 to 60 nm and the buried oxide film 11 has a film thickness of 100 nm.
(Separation by Implanted O
xygen) substrate was used. The SIMOX substrate is an SOI in which oxygen is ion-implanted into the silicon substrate and then heat-treated at a high temperature to form a buried oxide film layer inside the silicon substrate.
The substrate. The film thicknesses of the pad oxide film 13 and the silicon nitride film 14 were 15 nm and 85 nm, respectively.

【００２３】本発明の実施形態において使用したＳＩＭ
ＯＸ基板は、シリコン基板１０上に加速エネルギー：２
００ｅＶ、ドーズ（注入）量：４×１０¹⁷／ｃｍ²の条
件により酸素（Ｏ）イオンをイオン注入して、さらに１
３００℃の温度で熱処理を行い埋め込み酸化膜１１を形
成した。その後、埋め込み酸化膜１１をさらに酸化する
ＩＴＯＸ（Ｉｎｔｅｒｎａｌ Ｔｈｅｍａｌ Ｏｘｉｄａ
ｔｉｏｎ)によって、埋め込み酸化膜１１のピンホール
密度を低減した。SIM used in the embodiment of the present invention
The OX substrate has an acceleration energy of 2 on the silicon substrate 10.
Oxygen (O) ions are ion-implanted under the conditions of 00 eV and a dose (implantation): 4 × 10 ¹⁷ / cm ² , and further 1
Heat treatment was performed at a temperature of 300 ° C. to form a buried oxide film 11. After that, the embedded oxide film 11 is further oxidized by ITOX (Internal Thermal Oxida).
The pinhole density of the buried oxide film 11 was reduced by the ion treatment.

【００２４】なお、ＳＯＩ基板は、イオン注入法、張り
合わせ法等の様々な方法により製造されるが、本発明で
は、どのような方法によって作成されたＳＯＩ基板を用
いてもよい。The SOI substrate is manufactured by various methods such as an ion implantation method and a bonding method. In the present invention, an SOI substrate manufactured by any method may be used.

【００２５】次に、図１（ｂ）に示すように、シリコン
窒化膜１４内にＰ型不純物であるアルミニウムをイオン
注入してアルミニウムを含むシリコン窒化膜１５を形成
する。イオン注入条件は、注入時の加速エネルギーが１
０ｋｅＶであり、ドーズ（注入）量が１×１０¹³ａｔｏ
ｍｓ／ｃｍ²〜１×１０¹⁵ａｔｏｍｓ／ｃｍ２である。
尚、埋め込み酸化膜１１は、ＳＯＩ基板の帯電によって
容易に絶縁破壊を起こすので、イオン注入時のビーム電
流は、１ｍＡ以下として、ＰＦＧ（Ｐｌａｓｍａ Ｆｌ
ｏｏｄ Ｏｘｉｄａｔｉｏｎ）によって帯電を中和する
電子をＳＯＩ基板に供給しながらイオン注入を行うこと
が好ましい。Next, as shown in FIG. 1B, the silicon nitride film 14 is ion-implanted with aluminum, which is a P-type impurity, to form a silicon nitride film 15 containing aluminum. The ion implantation condition is that the acceleration energy during implantation is 1
It is 0 keV and the dose amount is 1 × 10 ¹³ ato.
ms / cm < ² > -1 * 10 < ¹⁵ > atoms / cm < ² >.
Since the buried oxide film 11 easily causes dielectric breakdown due to charging of the SOI substrate, the beam current at the time of ion implantation is set to 1 mA or less, and PFG (Plasma Fl) is set.
It is preferable to perform ion implantation while supplying electrons for neutralizing the charge to the SOI substrate by means of ood oxidation.

【００２６】次に、図１（ｃ）に示すように、アルミニ
ウムを含むシリコン窒化膜１５上に、フォトレジスト１
６を塗布して、所定の領域をフォトリソグラフィおよび
反応性プラズマエッチングによって、開口領域を形成す
る。本実施形態では、波長が２４８ｎｍのＫｒＦレーザ
ーによってフォトリソグラフィを行い、所定の領域に、
線幅が０．２５μｍ〜５．０μｍの化学増幅レジストパ
ターンを形成した後に、Ｃ₂Ｆ₆ガスを使用して平行平板
型の容量結合プラズマによる異方性エッチングにより、
アルミニウムを含むシリコン窒化膜１５およびパッド酸
化膜１３をエッチングして、線幅が０．２５μｍ〜５．
０μｍの開口領域を形成した。Next, as shown in FIG. 1C, a photoresist 1 is formed on the silicon nitride film 15 containing aluminum.
6 is applied, and a predetermined region is formed by photolithography and reactive plasma etching to form an opening region. In this embodiment, photolithography is performed with a KrF laser having a wavelength of 248 nm, and a predetermined region is formed.
After forming a chemically amplified resist pattern having a line width of 0.25 μm to 5.0 μm, anisotropic etching by parallel plate type capacitively coupled plasma using C ₂ F ₆ gas is performed.
The silicon nitride film 15 containing aluminum and the pad oxide film 13 are etched to have a line width of 0.25 μm to 5.
An opening area of 0 μm was formed.

【００２７】次に、図１（ｄ）に示すように、フォトレ
ジスト１６を酸素プラズマによるアッシングにより除去
して、硫酸（Ｈ₂ＳＯ₄）と過酸化水素水（Ｈ₂Ｏ₂）との
混合液、および、アンモニア水（ＮＨ₄ＯＨ）と過酸化
水素水（Ｈ₂Ｏ₂）との混合液による洗浄した後に、乾燥
酸素（Ｄｒｙ Ｏ₂）雰囲気の縦型拡散炉により酸化を行
って、素子分離酸化膜１７を１００ｎｍ程度の膜厚に形
成する。本実施形態での縦型拡散炉の酸化温度は９００
℃である。この時、素子分離酸化膜１７の表面およびア
ルミニウムを含むシリコン窒化膜１５の表面には、アル
ミニウムを含む酸化膜１８が３〜５ｎｍ程度の膜厚で形
成される。Next, as shown in FIG. 1D, the photoresist 16 is removed by ashing with oxygen plasma, and sulfuric acid (H ₂ SO ₄ ) and hydrogen peroxide solution (H ₂ O ₂ ) are mixed. After cleaning with a liquid and a mixed solution of ammonia water (NH ₄ OH) and hydrogen peroxide water (H ₂ O ₂ ), oxidation is performed by a vertical diffusion furnace in a dry oxygen (Dry O ₂ ) atmosphere, The element isolation oxide film 17 is formed to a film thickness of about 100 nm. The oxidation temperature of the vertical diffusion furnace in this embodiment is 900
℃. At this time, an oxide film 18 containing aluminum is formed in a thickness of about 3 to 5 nm on the surface of the element isolation oxide film 17 and the surface of the silicon nitride film 15 containing aluminum.

【００２８】ボディ領域１２に形成される素子分離酸化
膜１７は、その周辺部とセンター部での表面におけるア
ルミニウムの表面濃度および素子分離酸化膜１７の膜厚
がアルミニウムの注入量に対して、以下の関係を有して
いるアルミニウムの注入量が１×１０¹³ａｔｏｍｓ／ｃ
ｍ²の場合では、アルミニウムの表面濃度は、素子分離
酸化膜１７の形成領域の周辺部では５×１０¹²／ｃｍ²
となり、素子分離酸化膜１７の形成領域のセンター部で
は１×１０¹⁰／ｃｍ²以下となる。素子分離酸化膜１７
の膜厚は、９００℃での乾燥酸素雰囲気による酸化にお
いて、素子分離酸化膜１７の形成領域の周辺部では９５
ｎｍ程度の膜厚が得られ、素子分離酸化膜１７の形成領
域のセンター部では１００ｎｍ程度の膜厚が得られる。The element isolation oxide film 17 formed in the body region 12 has a surface concentration of aluminum at the peripheral portion and the center portion thereof and a thickness of the element isolation oxide film 17 which is lower than the implantation amount of aluminum. The injection amount of aluminum having a relationship of 1 × 10 ¹³ atoms / c
In the case of m ² , the surface concentration of aluminum is 5 × 10 ¹² / cm ^{2 in} the peripheral portion of the formation region of the element isolation oxide film 17.
Therefore, the central area of the formation region of the element isolation oxide film 17 is 1 × 10 ¹⁰ / cm ² or less. Element isolation oxide film 17
Has a film thickness of 95 at the peripheral portion of the formation region of the element isolation oxide film 17 in the oxidation in a dry oxygen atmosphere at 900 ° C.
A film thickness of about 100 nm is obtained, and a film thickness of about 100 nm is obtained in the center portion of the formation region of the element isolation oxide film 17.

【００２９】また、アルミニウムの注入量が１×１０¹⁴
ａｔｏｍｓ／ｃｍ²の場合では、アルミニウムの表面濃
度は、素子分離酸化膜１７の形成領域の周辺部では５×
１０ ¹³／ｃｍ²となり、素子分離酸化膜１７の形成領域
のセンター部では１×１０¹¹／ｃｍ²以下となる。素子
分離酸化膜１７の膜厚は、９００℃での乾燥酸素雰囲気
による酸化において、素子分離酸化膜１７の形成領域の
周辺部では９０ｎｍ程度の膜厚が得られ、素子分離酸化
膜１７の形成領域のセンター部では１００ｎｍ程度の膜
厚が得られる。The injection amount of aluminum is 1 × 10.¹⁴
atoms / cm²In the case of
The degree is 5 × in the peripheral portion of the formation region of the element isolation oxide film 17.
10 ¹³/ Cm²Is a region where the element isolation oxide film 17 is formed.
1 × 10 at the center of¹¹/ Cm²It becomes the following. element
The thickness of the isolation oxide film 17 is 900 ° C. in a dry oxygen atmosphere.
In the formation region of the element isolation oxide film 17 in the oxidation by
A film thickness of about 90 nm is obtained in the peripheral portion, and element isolation oxidation is performed.
A film with a thickness of about 100 nm is formed in the center of the formation region of the film 17.
Thickness can be obtained.

【００３０】さらに、アルミニウムの注入量が１×１０
¹⁵ａｔｏｍｓ／ｃｍ²の場合では、アルミニウムの表面
濃度は、素子分離酸化膜１７の形成領域の周辺部では５
×１０¹⁴／ｃｍ²となり、素子分離酸化膜１７の形成領
域のセンター部では１×１０^{1 2}／ｃｍ²以下となる。素
子分離酸化膜１７の膜厚は、９００℃での乾燥酸素雰囲
気による酸化において、素子分離酸化膜１７の形成領域
の周辺部では８５ｎｍ程度の膜厚が得られ、素子分離酸
化膜１７の形成領域のセンター部では１００ｎｍ程度の
膜厚が得られる。Further, the injection amount of aluminum is 1 × 10.
^In the case of ¹⁵ atoms / cm ² , the surface concentration of aluminum is 5 at the periphery of the region where the element isolation oxide film 17 is formed.
× 10 ¹⁴ / cm ^2, and becomes a ¹ × 10 1 ² / cm ² or less at the center portion of the formation region of the element isolation oxide film 17. The thickness of the element isolation oxide film 17 is about 85 nm in the peripheral portion of the formation region of the element isolation oxide film 17 in the oxidation in a dry oxygen atmosphere at 900 ° C. A film thickness of about 100 nm can be obtained in the center part of.

【００３１】したがって、素子分離酸化膜１７の膜厚
は、素子分離酸化膜１７の形成領域の周辺部ではセンタ
ー部に比較して１０％程度、素子分離酸化膜１７の膜厚
を薄くできる。アルミニウムの注入量が多くなるととも
に、乾燥酸素の拡散が抑制されていることがわかる。こ
の結果、素子分離酸化膜１７のバーズビークの長さは、
アルミニウムのイオン注入により１０％程度減少し、ゲ
ート電圧に対するドレイン電流特性のハンプの発生の防
止が可能になる。Therefore, the film thickness of the element isolation oxide film 17 can be reduced by about 10% in the peripheral portion of the formation region of the element isolation oxide film 17 as compared with the center portion. It can be seen that the diffusion amount of dry oxygen is suppressed as the injection amount of aluminum increases. As a result, the length of the bird's beak of the element isolation oxide film 17 is
It is reduced by about 10% by the ion implantation of aluminum, and it becomes possible to prevent the hump of the drain current characteristic with respect to the gate voltage from occurring.

【００３２】尚、アルミニウムの注入量が１×１０¹²ａ
ｔｏｍｓ／ｃｍ²以下では、乾燥酸素の拡散の抑制効果
がなく、アルミニウムの注入量が１×１０¹⁵ａｔｏｍｓ
／ｃｍ²以上では、素子分離酸化膜１７内部にもアルミ
ニウムの拡散が生じ、素子分離酸化膜１７が劣化する。The injection amount of aluminum is 1 × 10 ¹² a
When the amount is less than toms / cm ² , the effect of suppressing the diffusion of dry oxygen is not obtained, and the dose of aluminum is 1 × 10 ¹⁵ atoms.
If it is / cm ² or more, aluminum is diffused inside the element isolation oxide film 17 and the element isolation oxide film 17 is deteriorated.

【００３３】次に、図１（ｅ）に示すように、希釈フッ
酸（ＨＦ）によってアルミニウムを含む酸化膜１８を除
去した後、リン酸（Ｈ₃ＰＯ₄）によってアルミニウムを
含むシリコン窒化膜１５を除去し、さらに希釈フッ酸
（ＨＦ）によってパッド酸化膜１３を除去する。これに
より、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ等
の素子領域が素子分離酸化膜１７によって分離される。
その後、適宜、電極等を形成することにより、ＳＯＩ基
板上にＮＭＯＳトランジスタおよびＰＭＯＳトランジス
タが設けられた等の半導体装置とされる。Next, as shown in FIG. 1E, after the oxide film 18 containing aluminum is removed by diluted hydrofluoric acid (HF), the silicon nitride film 15 containing aluminum is removed by phosphoric acid (H ₃ PO ₄ ). Are removed, and the pad oxide film 13 is removed with diluted hydrofluoric acid (HF). As a result, the element regions such as the NMOS transistor and the PMOS transistor are isolated by the element isolation oxide film 17.
After that, by appropriately forming electrodes and the like, a semiconductor device in which an NMOS transistor and a PMOS transistor are provided on the SOI substrate is obtained.

【００３４】得られた半導体装置では、素子分離酸化膜
１７の周辺部の膜厚が薄く、Ｐ型不純物であるアルミニ
ウムの表面濃度が高くなっているために、素子分離酸化
膜１７のバーズビークの長さは、アルミニウムのイオン
注入により１０％程度減少し、ゲート電圧に対するドレ
イン電流特性のハンプの発生の防止が可能になる。In the obtained semiconductor device, since the film thickness in the peripheral portion of the element isolation oxide film 17 is thin and the surface concentration of aluminum which is a P-type impurity is high, the bird's beak length of the element isolation oxide film 17 is long. This is reduced by about 10% by ion implantation of aluminum, and it becomes possible to prevent hump in the drain current characteristic with respect to the gate voltage.

【００３５】図２（ａ）〜（ｄ）は、それぞれ本発明の
他の実施形態の半導体装置の製造方法の各工程を示す断
面図である。図２（ａ）〜（ｄ）に示す実施形態は、図
１（ａ）〜（ｅ）に示す実施形態の一部を変更したもの
であり、最初に、図１（ａ）に示す工程を実施して、そ
の後に図２（ａ）〜（ｄ）に示す各工程が順次実施され
る。2A to 2D are cross-sectional views showing respective steps of a method of manufacturing a semiconductor device according to another embodiment of the present invention. The embodiment shown in FIGS. 2A to 2D is a modification of the embodiment shown in FIGS. 1A to 1E, and first, the process shown in FIG. After carrying out, the respective steps shown in FIGS. 2A to 2D are sequentially carried out.

【００３６】本実施形態では、図１（ａ）と同様に、ま
ず、シリコン基板１０上に、埋め込み酸化膜１１が形成
され、埋め込み酸化膜１１上に、シリコン単結晶から成
るボディ領域１２が積層さたＳＯＩ基板のボディ領域１
２上に、パッド酸化膜１３を積層し、さらにパッド酸化
膜１３上に、減圧ＣＶＤによってシリコン窒化膜１４を
積層する。In this embodiment, similarly to FIG. 1A, a buried oxide film 11 is first formed on a silicon substrate 10, and a body region 12 made of a silicon single crystal is laminated on the buried oxide film 11. Body area 1 of Sata SOI substrate
2, a pad oxide film 13 is laminated on the pad oxide film 13, and a silicon nitride film 14 is further laminated on the pad oxide film 13 by low pressure CVD.

【００３７】次に、図２（ａ）に示すように、シリコン
窒化膜１４上に、フォトレジスト１６を塗布して、所定
の領域をフォトリソグラフィによりフォトレジスト１６
をパターニングし、その後、反応性プラズマエッチング
によって開口領域を形成する。本実施形態では、波長が
２４８ｎｍのＫｒＦレーザーによってフォトリソグラフ
ィを行い、所定の領域に、線幅が０．２５μｍ〜５．０
μｍの化学増幅レジストパターンを形成後、Ｃ₂Ｆ₆ガス
を使用して平行平板型の容量結合プラズマによる異方性
エッチングにより、シリコン窒化膜１４およびパッド酸
化膜１３をエッチングして、線幅が０．２５μｍ〜５．
０μｍの開口領域を形成した。その後、フォトレジスト
１６を酸素プラズマによるアッシングで除去し、硫酸
（Ｈ₂ＳＯ₄）と過酸化水素水（Ｈ₂Ｏ₂）とにより洗浄し
て、乾燥させる。Next, as shown in FIG. 2A, a photoresist 16 is applied on the silicon nitride film 14, and a predetermined region is photolithographically applied to the photoresist 16.
Are patterned, and then an opening region is formed by reactive plasma etching. In this embodiment, photolithography is performed with a KrF laser having a wavelength of 248 nm, and a line width is 0.25 μm to 5.0 in a predetermined region.
After forming the chemically amplified resist pattern of μm, the silicon nitride film 14 and the pad oxide film 13 are etched by anisotropic etching using a parallel plate type capacitively coupled plasma using C ₂ F ₆ gas to obtain a line width of 0.25 μm to 5.
An opening area of 0 μm was formed. Thereafter, the photoresist 16 is removed by ashing with oxygen plasma, washed with sulfuric acid (H ₂ SO ₄ ) and hydrogen peroxide solution (H ₂ O ₂ ) and dried.

【００３８】次に、図２（ｂ）に示すように、ＰＭＯＳ
トランジスタの形成領域をフォトレジスト１６により被
覆して、ＮＭＯＳトランジスタ形成領域とＮＭＯＳトラ
ンジスタ形成領域の周辺部の素子分離酸化膜の形成領域
（図２（ｂ）にはその片側部を示す）における所定の領
域をフォトリソグラフィにより、フォトレジスト１６を
パターニングし、さらにプラズマエッチングにより開口
部１６ｂを形成する。その後、フォトレジストパターン
とシリコン窒化膜１４とをマスクとして使用し、開口部
１６ｂからボディ領域１２内にアルミニウムをイオン注
入して、ボディ領域１２内にアルミニウムの注入層１６
ａを形成する。尚、イオン注入に際しての注入エネルギ
ーは１０〜３０ｋｅＶであり、注入量は１×１０¹³ａｔ
ｏｍｓ／ｃｍ²〜１×１０¹⁵ａｔｏｍｓ／ｃｍ²である。Next, as shown in FIG. 2B, the PMOS
The region where the transistor is formed is covered with a photoresist 16, and a predetermined area in the region where the NMOS transistor formation region and the element isolation oxide film in the periphery of the NMOS transistor formation region (one side thereof is shown in FIG. 2B) is provided. The region is patterned by photolithography with the photoresist 16, and the opening 16b is formed by plasma etching. Then, using the photoresist pattern and the silicon nitride film 14 as a mask, aluminum is ion-implanted into the body region 12 through the opening 16b, and the aluminum implantation layer 16 is implanted into the body region 12.
a is formed. The implantation energy for ion implantation is 10 to 30 keV, and the implantation amount is 1 × 10 ¹³ at.
oms / cm ² to 1 × 10 ¹⁵ atoms / cm ² .

【００３９】次に、フォトレジスト１６を酸素プラズマ
によるアッシングにより除去し、乾燥酸素（Ｄｒｙ
Ｏ₂）雰囲気の縦型拡散炉により酸化を行い、図２
（ｃ）に示すように、素子分離酸化膜１７を１００ｎｍ
程度形成する。本実施形態での縦型拡散炉の酸化温度は
９００℃である。これにより、ＮＭＯＳトランジスタ形
成領域側の素子分離酸化膜１７の側端部に沿ってアルミ
ニウムの拡散層１９が形成される。また、素子分離酸化
膜１７の表面およびアルミニウムを含むシリコン窒化膜
１５の表面には、アルミニウムを含む酸化膜１８が形成
される。Next, the photoresist 16 is removed by ashing with oxygen plasma, and dry oxygen (Dry
O ₂ ) atmosphere vertical diffusion furnace was used for oxidation,
As shown in (c), the element isolation oxide film 17 is formed to 100 nm.
Form a degree. The oxidation temperature of the vertical diffusion furnace in this embodiment is 900 ° C. As a result, an aluminum diffusion layer 19 is formed along the side edge of the element isolation oxide film 17 on the NMOS transistor formation region side. An oxide film 18 containing aluminum is formed on the surface of the element isolation oxide film 17 and the surface of the silicon nitride film 15 containing aluminum.

【００４０】ボディ領域１２に形成される素子分離酸化
膜１７は、その周辺部とセンター部での素子分離酸化膜
１７の膜厚がアルミニウムの注入量に対して、以下の関
係を有しているアルミニウムの注入量が１×１０¹³ａｔ
ｏｍｓ／ｃｍ²の場合では、素子分離酸化膜１７の膜厚
は、９００℃での乾燥酸素雰囲気による酸化において、
素子分離酸化膜１７の形成領域の周辺部では９５ｎｍ程
度の膜厚が得られ、素子分離酸化膜１７の形成領域のセ
ンター部では１００ｎｍ程度の膜厚が得られる。In the element isolation oxide film 17 formed in the body region 12, the film thickness of the element isolation oxide film 17 in the peripheral portion and the center portion thereof has the following relationship with the implantation amount of aluminum. Aluminum injection amount is 1 × 10 ¹³ at
In the case of oms / cm ² , the element isolation oxide film 17 has a thickness of 900 ° C. in a dry oxygen atmosphere.
A film thickness of about 95 nm is obtained in the peripheral portion of the formation region of the element isolation oxide film 17, and a film thickness of about 100 nm is obtained in the center portion of the formation region of the element isolation oxide film 17.

【００４１】また、アルミニウムの注入量が１×１０¹⁴
ａｔｏｍｓ／ｃｍ²の場合では、素子分離酸化膜１７の
膜厚は、９００℃での乾燥酸素雰囲気による酸化におい
て、素子分離酸化膜１７の形成領域の周辺部では９０ｎ
ｍ程度の膜厚が得られ、素子分離酸化膜１７の形成領域
のセンター部では１００ｎｍ程度の膜厚が得られる。さ
らに、アルミニウムの注入量が１×１０¹⁵ａｔｏｍｓ／
ｃｍ²の場合では、素子分離酸化膜１７の膜厚は、９０
０℃での乾燥酸素雰囲気による酸化において、素子分離
酸化膜１７の形成領域の周辺部では８５ｎｍ程度の膜厚
が得られ、素子分離酸化膜１７の形成領域のセンター部
では１００ｎｍ程度の膜厚が得られる。Further, the injection amount of aluminum is 1 × 10 ^14.
In the case of atoms / cm ² , the element isolation oxide film 17 has a thickness of 90 n in the peripheral portion of the formation region of the element isolation oxide film 17 in the oxidation in a dry oxygen atmosphere at 900 ° C.
A film thickness of about m is obtained, and a film thickness of about 100 nm is obtained in the center portion of the formation region of the element isolation oxide film 17. Furthermore, the injection amount of aluminum is 1 × 10 ¹⁵ atoms /
In the case of cm ² , the element isolation oxide film 17 has a thickness of 90
In oxidation in a dry oxygen atmosphere at 0 ° C., a film thickness of about 85 nm is obtained in the peripheral portion of the formation region of the element isolation oxide film 17, and a film thickness of about 100 nm is obtained in the center portion of the formation region of the element isolation oxide film 17. can get.

【００４２】したがって、素子分離酸化膜１７の膜厚
は、素子分離酸化膜１７の形成領域の周辺部ではセンタ
ー部に比較して１０％程度、素子分離酸化膜１７の膜厚
を薄くできる。アルミニウムの注入量が多くなるととも
に、乾燥酸素の拡散が抑制されていることがわかる。こ
の結果、素子分離酸化膜１７のバーズビークの長さは、
アルミニウムのイオン注入により１０％程度減少させる
ことができる。また、ＮＭＯＳトランジスタ形成領域側
の素子分離酸化膜１７の側端部に沿ってアルミニウムの
拡散層１９は、素子分離酸化膜１７とボディ領域との界
面におけるＰ型の不純物の濃度低下を防止することによ
り、反転層の形成を防止し、ゲート電圧に対するドレイ
ン電流特性のハンプの発生の防止が可能になる。Therefore, the film thickness of the element isolation oxide film 17 can be reduced by about 10% in the peripheral portion of the formation region of the element isolation oxide film 17 as compared with the center portion. It can be seen that the diffusion amount of dry oxygen is suppressed as the injection amount of aluminum increases. As a result, the length of the bird's beak of the element isolation oxide film 17 is
It can be reduced by about 10% by ion implantation of aluminum. Further, the aluminum diffusion layer 19 along the side end portion of the element isolation oxide film 17 on the NMOS transistor formation region side prevents a decrease in the concentration of P-type impurities at the interface between the element isolation oxide film 17 and the body region. This makes it possible to prevent the formation of the inversion layer and prevent the hump of the drain current characteristic with respect to the gate voltage.

【００４３】尚、アルミニウムの注入量が１×１０¹²ａ
ｔｏｍｓ／ｃｍ²以下では乾燥酸素の拡散の抑制効果が
なくなり、アルミニウムの注入量が１×１０¹⁵ａｔｏｍ
ｓ／ｃｍ²以上では素子分離酸化膜１７内部にもアルミ
ニウムの拡散が生じ、素子分離酸化膜１７が劣化する。The injection amount of aluminum is 1 × 10 ¹² a
If it is less than toms / cm ² , the effect of suppressing the diffusion of dry oxygen is lost, and the dose of aluminum is 1 × 10 ¹⁵ atom.
At s / cm ² or more, aluminum also diffuses inside the element isolation oxide film 17, and the element isolation oxide film 17 deteriorates.

【００４４】次に、図２（ｄ）に示すように、希釈フッ
酸（ＨＦ）によってアルミニウムを含む酸化膜１８を除
去した後、リン酸（Ｈ₃ＰＯ₄）によってアルミニウムを
含むシリコン窒化膜１５を除去し、さらに希釈フッ酸
（ＨＦ）によってパッド酸化膜１３を除去する。これに
より、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ等
の素子領域が素子分離酸化膜１７によって分離される。
その後、適宜、電極等を形成することにより、ＳＯＩ基
板上にＮＭＯＳトランジスタおよびＰＭＯＳトランジス
タが設けられた等の半導体装置とされる。Next, as shown in FIG. 2D, after the oxide film 18 containing aluminum is removed by diluted hydrofluoric acid (HF), the silicon nitride film 15 containing aluminum is removed by phosphoric acid (H ₃ PO ₄ ). Are removed, and the pad oxide film 13 is removed with diluted hydrofluoric acid (HF). As a result, the element regions such as the NMOS transistor and the PMOS transistor are isolated by the element isolation oxide film 17.
After that, by appropriately forming electrodes and the like, a semiconductor device in which an NMOS transistor and a PMOS transistor are provided on the SOI substrate is obtained.

【００４５】得られた半導体装置では、素子分離酸化膜
１７の周辺部の膜厚が薄く、しかも、ＮＭＯＳトランジ
スタ形成領域側の素子分離酸化膜１７の側端部に沿って
Ｐ型不純物であるアルミニウムの拡散層１９が形成され
ているために、素子分離酸化膜１７のバーズビークの長
さは、アルミニウムのイオン注入により１０％程度減少
し、ゲート電圧に対するドレイン電流特性のハンプの発
生の防止が可能になる。In the obtained semiconductor device, the film thickness in the peripheral portion of the element isolation oxide film 17 is thin, and aluminum which is a P-type impurity is formed along the side end portion of the element isolation oxide film 17 on the NMOS transistor formation region side. Since the diffusion layer 19 is formed, the length of the bird's beak of the element isolation oxide film 17 is reduced by about 10% by the ion implantation of aluminum, which makes it possible to prevent the hump of the drain current characteristic with respect to the gate voltage from occurring. Become.

【００４６】尚、図１（ａ）〜（ｅ）および図２（ａ）
〜（ｄ）に示した本発明の実施形態は、ＳＯＩ基板に適
用した場合であるが、本発明の素子分離法は、バルク基
板に対しても同様に適用できる。Incidentally, FIGS. 1 (a) to 1 (e) and FIG. 2 (a).
Although the embodiments of the present invention shown in (d) to (d) are applied to an SOI substrate, the element isolation method of the present invention can be applied to a bulk substrate as well.

【００４７】[0047]

【発明の効果】以上より、本発明の半導体装置の製造方
法では、シリコン基板上に形成された第１および第２の
絶縁膜に開口領域を形成して、その開口領域からシリコ
ン基板を酸化して素子分離酸化膜を形成するようになっ
ているために、素子分離酸化膜によるバーズビークの長
さが減少し、ゲート電圧に対するドレイン電流特性のハ
ンプの発生の防止が可能になる。As described above, according to the method of manufacturing a semiconductor device of the present invention, the opening regions are formed in the first and second insulating films formed on the silicon substrate, and the silicon substrate is oxidized from the opening regions. Since the element isolation oxide film is formed as a result of this, the length of the bird's beak due to the element isolation oxide film is reduced, and it is possible to prevent the occurrence of hump in the drain current characteristic with respect to the gate voltage.

【００４８】また、本発明の半導体装置の製造方法で
は、シリコン基板上に形成された第１および第２の絶縁
膜に開口領域を形成し、その開口領域の一部からシリコ
ン基板に不純物原子を添加した後に、開口領域からシリ
コン基板をを酸化して素子分離絶縁膜を形成するように
なっており、これによっても、素子分離酸化膜によるバ
ーズビークの長さが減少し、ゲート電圧に対するドレイ
ン電流特性のハンプの発生の防止が可能になる。Further, in the method of manufacturing a semiconductor device of the present invention, an opening region is formed in the first and second insulating films formed on the silicon substrate, and impurity atoms are introduced into the silicon substrate from a part of the opening region. After the addition, the silicon substrate is oxidized from the opening region to form the element isolation insulating film.This also reduces the bird's beak length due to the element isolation oxide film, and the drain current characteristics with respect to the gate voltage. It is possible to prevent the occurrence of hump.

【図面の簡単な説明】[Brief description of drawings]

【図１】（ａ）〜（ｅ）は、それぞれ本発明の実施形態
の半導体装置の製造方法における各工程を示す断面図で
ある。1A to 1E are cross-sectional views showing respective steps in a method for manufacturing a semiconductor device according to an embodiment of the present invention.

【図２】（ａ）〜（ｄ）は、それぞれ本発明の他の実施
形態の半導体装置の製造方法における各工程を示す断面
図である。2A to 2D are cross-sectional views showing respective steps in a method of manufacturing a semiconductor device according to another embodiment of the present invention.

【図３】（ａ）〜（ｂ）は、それぞれ従来の半導体装置
の製造方法における各工程を示す断面図である。3A to 3B are cross-sectional views showing respective steps in a conventional method for manufacturing a semiconductor device.

【図４】従来の他の半導体装置の製造方法における工程
を示す断面図である。FIG. 4 is a cross-sectional view showing a step in another conventional method for manufacturing a semiconductor device.

【図５】従来のさらに他の半導体装置の製造方法におけ
る工程を示す断面図である。FIG. 5 is a cross-sectional view showing a step in still another conventional method for manufacturing a semiconductor device.

【符号の説明】[Explanation of symbols]

１０ シリコン基板 １１ 埋め込み酸化膜 １２ ボディ領域 １３ パッド酸化膜 １４ シリコン窒化膜 １５ アルミニウムを含むシリコン窒化膜 １６ フォトレジスト １６ａアルミニウムの注入層 １６ｂ開口部 １７ 素子分離酸化膜 １８ アルミニウムを含む酸化膜 １９ アルミニウムの拡散層 ２０ シリコン基板 ２０ａＮＭＯＳトランジスタ形成領域 ２０ｂＰＭＯＳトランジスタ形成領域 ２１ 埋め込み酸化膜 ２２ ボディ領域 ２３ パッド酸化膜 ２４ シリコン窒化膜 ２５ フォトレジスト ２６ フォトレジスト ２７ Ｐ型不純物拡散層 ２７ａＰ型不純物補償層 ２８ 素子分離酸化膜 ２９ ホウ素シリケートガラス（ＢＳＧ）膜 10 Silicon substrate 11 Buried oxide film 12 Body area 13 Pad oxide film 14 Silicon nitride film 15 Silicon nitride film containing aluminum 16 photoresist 16a Aluminum injection layer 16b opening 17 Element isolation oxide film 18 Oxide film containing aluminum 19 Aluminum diffusion layer 20 Silicon substrate 20a NMOS transistor formation region 20b PMOS transistor formation region 21 buried oxide film 22 Body area 23 Pad oxide film 24 Silicon nitride film 25 photoresist 26 Photoresist 27 P-type impurity diffusion layer 27aP-type impurity compensation layer 28 Element isolation oxide film 29 Boron silicate glass (BSG) film

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/316 H01L 21/76 H01L 21/762 H01L 29/786 Front page continued (58) Fields surveyed (Int.Cl. ⁷ , DB name) H01L 21/316 H01L 21/76 H01L 21/762 H01L 29/786

Claims (4)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 シリコン基板上に第１の絶縁膜を形成す
る工程と、 該第１の絶縁膜上に第２の絶縁膜を形成する工程と、 該第２の絶縁膜に不純物原子としてアルミニウム（Ａ
ｌ）を１×１０１３ａｔｏｍｓ／ｃｍ２〜１×１０１５
ａｔｏｍｓ／ｃｍ２の添加量で添加する工程と、 該シリコン基板の所定領域が露出するように該第１の絶
縁膜および該第２の絶縁膜に開口領域を形成する工程
と、 該開口領域から露出したシリコン基板部分を乾燥酸素に
よって酸化して素子分離絶縁膜を形成する工程と、 該素子分離絶縁膜の表面に形成される酸化層を除去する
工程と、 を包含することを特徴とする半導体装置の製造方法。1. A step of forming a first insulating film on a silicon substrate, a step of forming a second insulating film on the first insulating film, and aluminum as an impurity atom in the second insulating film. (A
l) to 1 × 1013 atoms / cm2 to 1 × 1015
and adding the addition amount of the atoms / cm @ 2, a step of a predetermined region of the silicon substrate to form an opening region in the insulating film and the second insulating film of the first to expose, exposed from the opening region The dried silicon substrate part is dried oxygen
Therefore, a method of manufacturing a semiconductor device comprising: a step of oxidizing to form an element isolation insulating film; and a step of removing an oxide layer formed on the surface of the element isolation insulating film. 【請求項２】 シリコン基板上に第１の絶縁膜を形成す
る工程と、 該第１の絶縁膜上に第２の絶縁膜を形成する工程と、 該シリコン基板の所定領域が露出するように該第１の絶
縁膜および該第２の絶縁膜に開口領域を形成する工程
と、 該開口領域の一部からシリコン基板部分が露出するよう
にマスクして、不純物原子としてアルミニウム（Ａｌ）
を１×１０１３ａｔｏｍｓ／ｃｍ２〜１×１０１５ａｔ
ｏｍｓ／ｃｍ２の添加量で添加する工程と、 該開口領域の全体からシリコン基板を露出させて、露出
したシリコン基板部分を乾燥酸素によって酸化して素子
分離絶縁膜を形成する工程と、 該素子分離絶縁膜の表面に形成される酸化層を除去する
工程と、 を包含することを特徴とする半導体装置の製造方法。2. A step of forming a first insulating film on a silicon substrate, a step of forming a second insulating film on the first insulating film, and a step of exposing a predetermined region of the silicon substrate. forming an opening region on the first insulating film and said second insulating film, and the mask so that the silicon substrate from one part of the opening area exposed by the impurity atoms of aluminum (Al)
1 × 10 13 atoms / cm 2 to 1 × 10 15 at
and adding the addition amount of oms / cm 2, a step of exposing the silicon substrate from the entire opening area, the exposed silicon substrate portion was oxidized by dry oxygen to form an element isolation insulating film, the And a step of removing the oxide layer formed on the surface of the element isolation insulating film. 【請求項３】 前記シリコン基板がＳＯＩ（Ｓｉｌｉｃ
ｏｎＯｎＩｎｓｕｌａｔｏｒ）基板である請求項１また
は請求項２に記載の半導体装置の製造方法。3. The silicon substrate is SOI (Silic)
onOnInsulator) substrate, The manufacturing method of the semiconductor device of Claim 1 or Claim 2. 【請求項４】 前記不純物原子の添加は、イオン注入法
による請求項１または請求項２に記載の半導体装置の製
造方法。4. The method of manufacturing a semiconductor device according to claim 1, wherein the impurity atoms are added by an ion implantation method.