JP3475237B2 - Power control apparatus and method, and recording medium storing power control program - Google Patents
Power control apparatus and method, and recording medium storing power control programInfo
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- JP3475237B2 JP3475237B2 JP2000221676A JP2000221676A JP3475237B2 JP 3475237 B2 JP3475237 B2 JP 3475237B2 JP 2000221676 A JP2000221676 A JP 2000221676A JP 2000221676 A JP2000221676 A JP 2000221676A JP 3475237 B2 JP3475237 B2 JP 3475237B2
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＣＭＯＳ半導体回
路の電力制御を行う電力制御装置及び方法並びに電力制
御プログラムを記録した記録媒体に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power control device and method for power control of a CMOS semiconductor circuit, and a recording medium recording a power control program.
【０００２】[0002]
【従来の技術】バッテリ駆動の携帯機器（例えば、携帯
電話、携帯オーディオ、携帯ビデオ、ノートブックパー
ソナルコンピュータ、ＰＤＡ(Personal Digital Assist
ants)）、マイクロプロセッサ、一般的なデジタルハー
ドウェア及びシステム等が具えるＣＭＯＳ半導体回路
は、一般に電源電圧の二乗に比例する電力を消費する。2. Description of the Related Art Battery-powered portable devices (for example, mobile phones, portable audio devices, portable video devices, notebook personal computers, PDAs (Personal Digital Assist)
)), microprocessors, typical digital hardware and systems, etc. CMOS semiconductor circuits typically consume power proportional to the square of the supply voltage.
【０００３】電源電圧を低減させることによってＣＭＯ
Ｓ半導体回路の消費電力を低下させることができるが、
これに伴って回路速度も低下する。このような回路速度
の低下を抑制するために、ＣＭＯＳ半導体回路を構成す
るＭＯＳ素子のしきい値電圧も同様に低下させている。CMO by reducing the power supply voltage
The power consumption of the S semiconductor circuit can be reduced,
Along with this, the circuit speed also decreases. In order to suppress such a decrease in circuit speed, the threshold voltage of the MOS element forming the CMOS semiconductor circuit is also decreased.
【０００４】しかしながら、しきい値電圧を低下させる
ことによって、回路の漏れ電流が増大し、電源電圧が
０．８Ｖ以下である将来の環境においては、このような
漏れ電流の影響が大きくなる。However, by lowering the threshold voltage, the leakage current of the circuit increases, and in the future environment where the power supply voltage is 0.8 V or less, the influence of such leakage current becomes large.
【０００５】このような不都合を回避するために、Tada
hiro Kuroda, Tetsuya Fujita, Shinji Mita, Tetsu N
agamatsu, Shinichi Yoshioka, Kojiro Suzuki, Fumihi
ko Sano, Masayuki Norishima, Masayuki Murota, Mako
to Kako, Masaaki Kinugawa,Masakazu Kakumu, and Ta
kayasu Sakurai, “Ａ0.9-Ｖ，150-MHz, 10-mW, ４mm2,
2-D Discrete Cosine Transform Core Processor with
Variable Threshold-Voltage(VT)Scheme,” IEEE JOUR
AL OF SOLID-CIRCRITS,VOL.31, NO.11,PP.1770-1779, N
OVEMBER 1996.では、図８に示すように、ＭＯＳ素子で
構成されるＣＭＯＳ半導体回路１０１に対するしきい値
電圧制御回路１０２を提案している。In order to avoid such inconvenience, Tada
hiro Kuroda, Tetsuya Fujita, Shinji Mita, Tetsu N
agamatsu, Shinichi Yoshioka, Kojiro Suzuki, Fumihi
ko Sano, Masayuki Norishima, Masayuki Murota, Mako
to Kako, Masaaki Kinugawa, Masakazu Kakumu, and Ta
kayasu Sakurai, “A0.9-V, 150-MHz, 10-mW, 4mm2,
2-D Discrete Cosine Transform Core Processor with
Variable Threshold-Voltage (VT) Scheme, ”IEEE JOUR
AL OF SOLID-CIRCRITS, VOL.31, NO.11, PP.1770-1779, N
OVEMBER 1996. proposes a threshold voltage control circuit 102 for a CMOS semiconductor circuit 101 composed of MOS elements, as shown in FIG.
【０００６】このしきい値電圧制御回路１０２は、温度
検知回路１０３と、電源電圧変化検知回路１０４と、製
造ばらつき検知回路１０５と、基板電圧制御回路１０６
と、基板電圧発生回路１０７とを具える。The threshold voltage control circuit 102 includes a temperature detection circuit 103, a power supply voltage change detection circuit 104, a manufacturing variation detection circuit 105, and a substrate voltage control circuit 106.
And a substrate voltage generating circuit 107.
【０００７】温度検知回路１０３は、温度Ｔ１について
の情報を有する信号が入力されるとともに、それに応じ
た信号を基板電圧制御回路１０６に出力する。電源電圧
変化検知回路１０４は、電源電圧変化Ｓ１についての情
報を有する信号が入力されるとともに、それに応じた信
号を基板電圧制御回路１０６に出力する。製造ばらつき
検知回路１０５は、製造ばらつきＭ１についての情報を
有する信号が入力されるとともに、それに応じた信号を
基板電圧制御回路１０６に出力する。The temperature detection circuit 103 receives a signal having information about the temperature T1 and outputs a signal corresponding to the signal to the substrate voltage control circuit 106. The power supply voltage change detection circuit 104 receives a signal having information about the power supply voltage change S1 and outputs a signal corresponding to the signal to the substrate voltage control circuit 106. The manufacturing variation detection circuit 105 receives a signal having information about the manufacturing variation M1 and outputs a signal corresponding to the signal to the substrate voltage control circuit 106.
【０００８】基板電圧制御回路１０６には待機信号Ｗ１
も入力される。基板電圧制御回路１０６は、入力された
信号に基づいて、基板電圧発生回路１０７を制御するた
めの信号を出力する。A standby signal W1 is sent to the substrate voltage control circuit 106.
Is also entered. The substrate voltage control circuit 106 outputs a signal for controlling the substrate voltage generation circuit 107 based on the input signal.
【０００９】基板電圧発生回路１０７は、ＣＭＯＳ半導
体回路１０１のＭＯＳ素子の基板端子の電圧を加減し
て、ＭＯＳ素子自体のしきい値電圧を動作時と待機時と
の２モードにおいて加減する。これによって、待機時の
漏れ電流による電力損失が抑制される。The substrate voltage generating circuit 107 adjusts the voltage of the substrate terminal of the MOS element of the CMOS semiconductor circuit 101, and adjusts the threshold voltage of the MOS element itself in two modes: operating and standby. As a result, power loss due to leakage current during standby is suppressed.
【００１０】Tadahiro Kuroda, Tetsuya Fujita, Shin
ji Mita, Tetsu Nagamatsu, Shinichi Yoshioka, Kojir
o Suzuki, Fumihiko Sano, Masayuki Norishima, Masay
ukiMurota, Makoto Kako, Masaaki Kinugawa, Masakazu
Kakumu, and Takayasu Sakurai, “Ａ0.9-Ｖ，150-MH
z, 10-mW, ４mm2, 2-D Discrete Cosine TransformCore
Processor with Variable Threshold-Voltage(VT)Sche
me,”IEEE JOURAL OF SOLID-CIRCRITS,VOL.31, NO.11,P
P.1770-1779, NOVEMBER 1996.には、図９に示すような
ＭＯＳ素子で構成されるＣＭＯＳ半導体回路２０１に対
するしきい値電圧制御回路２０２も提案している。[0010] Tadahiro Kuroda, Tetsuya Fujita, Shin
ji Mita, Tetsu Nagamatsu, Shinichi Yoshioka, Kojir
o Suzuki, Fumihiko Sano, Masayuki Norishima, Masay
ukiMurota, Makoto Kako, Masaaki Kinugawa, Masakazu
Kakumu, and Takayasu Sakurai, “A0.9-V, 150-MH
z, 10-mW, 4mm2, 2-D Discrete Cosine TransformCore
Processor with Variable Threshold-Voltage (VT) Sche
me, ”IEEE JOURAL OF SOLID-CIRCRITS, VOL.31, NO.11, P
P.1770-1779, NOVEMBER 1996. also proposes a threshold voltage control circuit 202 for a CMOS semiconductor circuit 201 composed of MOS elements as shown in FIG.
【００１１】このしきい値電圧制御回路２０２は、温度
検知回路２０３と、電源電圧変化検知回路２０４と、製
造ばらつき検知回路２０５と、バックゲート電圧制御回
路２０６と、バックゲート電圧発生回路２０７とを具え
る。The threshold voltage control circuit 202 includes a temperature detection circuit 203, a power supply voltage change detection circuit 204, a manufacturing variation detection circuit 205, a back gate voltage control circuit 206, and a back gate voltage generation circuit 207. Equipped.
【００１２】温度検知回路２０３は、温度Ｔ２について
の情報を有する信号が入力されるとともに、それに応じ
た信号をバックゲート電圧制御回路２０６に出力する。
電源電圧変化検知回路２０４は、電源電圧変化Ｓ２につ
いての情報を有する信号が入力されるとともに、それに
応じた信号をバックゲート電圧制御回路２０６に出力す
る。製造ばらつき検知回路２０５は、製造ばらつきＭ２
についての情報を有する信号が入力されるとともに、そ
れに応じた信号をバックゲート電圧制御回路２０６に出
力する。The temperature detection circuit 203 receives a signal having information on the temperature T2 and outputs a signal corresponding to the signal to the back gate voltage control circuit 206.
The power supply voltage change detection circuit 204 receives a signal having information about the power supply voltage change S2 and outputs a signal corresponding to the signal to the back gate voltage control circuit 206. The manufacturing variation detection circuit 205 determines that the manufacturing variation M2
Is input, and a corresponding signal is output to the back gate voltage control circuit 206.
【００１３】バックゲート電圧制御回路２０６には待機
信号Ｗ２も入力される。バックゲート電圧制御回路２０
６は、入力された信号に基づいて、バックゲート電圧発
生回路２０７を制御するための信号を出力する。A standby signal W2 is also input to the back gate voltage control circuit 206. Back gate voltage control circuit 20
Reference numeral 6 outputs a signal for controlling the back gate voltage generation circuit 207 based on the input signal.
【００１４】バックゲート電圧発生回路２０７は、バッ
クゲート電圧を制御することによって、待機時の漏れ電
流による電力損失を抑制する。The back gate voltage generation circuit 207 controls the back gate voltage to suppress power loss due to leakage current during standby.
【００１５】一方、Masayuki Miyazaki, Hiroyuki Mizu
no,and Koichiro Ishibashi “A Delay Distribution
Squeezing Scheme with Speed-Adaptive Threshold-Vo
ltage CMOS(SA-Vt CMOS)for Low Voltage LSls,”Proce
edings of ACM/IEEE International Symposium on Low
Power Electronics and Design, pp48-53, 1988.図１０
に示すようなＭＯＳ素子で構成されるＣＭＯＳ半導体回
路３０１に対するしきい値電圧制御回路３０２を提案し
ている。On the other hand, Masayuki Miyazaki, Hiroyuki Mizu
no, and Koichiro Ishibashi “A Delay Distribution
Squeezing Scheme with Speed-Adaptive Threshold-Vo
ltage CMOS (SA-Vt CMOS) for Low Voltage LSls, ”Proce
edings of ACM / IEEE International Symposium on Low
Power Electronics and Design, pp48-53, 1988. Fig. 10
There is proposed a threshold voltage control circuit 302 for a CMOS semiconductor circuit 301 composed of MOS elements as shown in FIG.
【００１６】このしきい値電圧制御回路３０２は、基板
又はバックゲートバイアスを利用してＭＯＳ素子のしき
い値電圧を加減することによって、動作時のしきい値電
圧の最適化を行うものであり、しきい値電圧制御された
遅延線３０３を有する閉ループ制御機構によって、制約
時間内に回路動作を完了できる範囲内でＭＯＳ素子のし
きい値電圧をできるだけ大きくするようにしている。こ
れによって、動作時の漏れ電流による消費電力を低減さ
せることができる。The threshold voltage control circuit 302 optimizes the threshold voltage during operation by adjusting the threshold voltage of the MOS element using the substrate or back gate bias. The closed-loop control mechanism having the delay line 303 whose threshold voltage is controlled is designed to maximize the threshold voltage of the MOS element within the range in which the circuit operation can be completed within the restricted time. As a result, it is possible to reduce power consumption due to leakage current during operation.
【００１７】この場合、遅延線３０３を伝送する信号と
外部クロックＥＣとの間の遅延差は、遅延ばらつき検知
回路３０４によって検知され、これによって、基板又は
バックゲート電圧発生回路３０５及び３０６は、温度、
電源電圧変化、製造ばらつき等に対しても効果的にハー
ドウェアによるしきい値電圧制御を行う。In this case, the delay difference between the signal transmitted through the delay line 303 and the external clock EC is detected by the delay variation detection circuit 304, which causes the substrate or back gate voltage generation circuits 305 and 306 to detect the temperature difference. ,
The threshold voltage control by the hardware is effectively performed even when the power supply voltage changes, manufacturing variations and the like.
【００１８】[0018]
【発明が解決しようとする課題】しかしながら、図８及
び９に示したしきい値電圧制御回路１０２及び２０２の
場合、待機信号Ｗ１及びＷ２に同期してしきい値電圧を
変化させているので、ＣＭＯＳ半導体回路１０１及び２
０１を動作させるモード及びそれを待機させるモードに
しか対応することができない。すなわち、動作速度に応
じてしきい値電圧を変化させていない。その結果、実時
間処理を最適な消費電力で行うことができない。However, in the case of the threshold voltage control circuits 102 and 202 shown in FIGS. 8 and 9, since the threshold voltage is changed in synchronization with the standby signals W1 and W2, CMOS semiconductor circuits 101 and 2
Only the mode for operating 01 and the mode for waiting it can be supported. That is, the threshold voltage is not changed according to the operating speed. As a result, real-time processing cannot be performed with optimum power consumption.
【００１９】また、待機時に基板又はバックゲートバイ
アスを負にすることによって、ＭＯＳ素子のしきい値電
圧を上昇させ、これによって漏れ電流を抑制している
が、実際にはＭＯＳ素子の信頼性上の理由から、十分な
負バイアスを印加することができず、その結果、待機時
に十分に漏れ電流を抑制することができない。Further, the threshold voltage of the MOS element is raised by making the substrate or the back gate bias negative during standby, thereby suppressing the leakage current, but in reality, the reliability of the MOS element is impaired. For this reason, a sufficient negative bias cannot be applied, and as a result, the leakage current cannot be sufficiently suppressed during standby.
【００２０】さらに、図１０に示すしきい値電圧制御回
路３０２の場合、しきい値電圧制御された遅延線３０３
を伝送する信号の速度が変化するために、ＣＭＯＳ半導
体回路３０１の製造工程技術が変更される度にハードウ
ェアの再設計が必要となる。この場合、ソフトウェアに
よる制御が不可能であるため、柔軟性がない。Further, in the case of the threshold voltage control circuit 302 shown in FIG. 10, the delay line 303 whose threshold voltage is controlled is used.
Since the speed of the signal transmitting the signal changes, the hardware must be redesigned every time the manufacturing process technology of the CMOS semiconductor circuit 301 is changed. In this case, it is not flexible because it cannot be controlled by software.
【００２１】本発明の目的は、実時間処理を最適な消費
電力で行う電力制御装置及び方法並びに電力制御プログ
ラムを記録した記録媒体を提供することである。An object of the present invention is to provide a power control apparatus and method for performing real-time processing with optimum power consumption, and a recording medium recording a power control program.
【００２２】本発明の他の目的は、待機時に十分に漏れ
電流を抑制する電力制御装置及び方法並びに電力制御プ
ログラムを記録した記録媒体を提供することである。Another object of the present invention is to provide a power control apparatus and method for sufficiently suppressing a leakage current during standby and a recording medium having a power control program recorded therein.
【００２３】本発明の他の目的は、ＣＭＯＳ半導体回路
の製造工程技術が変更されてもハードウェアの再設計を
必要としない電力制御装置及び方法並びに電力制御プロ
グラムを記録した記録媒体を提供することである。Another object of the present invention is to provide a power control device and method which do not require hardware redesign even if the manufacturing process technology of a CMOS semiconductor circuit is changed, and a recording medium recording a power control program. Is.
【００２４】[0024]
【課題を解決するための手段】本発明の電力制御装置
は、ＮＭＯＳ素子及びＰＭＯＳ素子を有するＣＭＯＳ半
導体集積回路の電力を制御する電力制御装置であって、
前記ＮＭＯＳ素子及び／又はＰＭＯＳ素子のしきい値電
圧をそれぞれ制御するしきい値電圧制御手段と、２以上
の動作速度にそれぞれ対応する２以上のモードに従って
しきい値電圧を動的に制御するよう前記しきい値電圧制
御手段にコマンドをソフトウェアによって送信するしき
い値電圧設定手段とを具え、前記しきい値電圧設定手段
が、割り当てられたシンクフレームを適切なタイムスロ
ットに分割し、これらタイムスロットの各々について、
リアルタイム制御を保証する時間を算出し、その時間内
にタスクが終了するような値のうちの最小のものとなる
ように、前記ＣＭＯＳ半導体集積回路の動作を制御する
可変のクロック周波数を決定し、そのクロック周波数に
基づいて前記しきい値電圧を決定するしきい値電圧決定
手段を有することを特徴とするものである。A power control device of the present invention is a power control device for controlling the power of a CMOS semiconductor integrated circuit having an NMOS element and a PMOS element.
Threshold voltage control means for controlling the threshold voltage of the NMOS element and / or the PMOS element respectively, and dynamically controlling the threshold voltage according to two or more modes corresponding to two or more operating speeds. Threshold voltage setting means for transmitting a command to the threshold voltage control means by software, the threshold voltage setting means dividing the assigned sync frame into appropriate time slots, For each of
A time for guaranteeing real-time control is calculated, and a variable clock frequency for controlling the operation of the CMOS semiconductor integrated circuit is determined so as to be the minimum value among the values that the task is completed within the time. It has a threshold voltage determining means for determining the threshold voltage based on the clock frequency.
【００２５】本発明によれば、２以上の動作速度にそれ
ぞれ対応する２以上のモードに従ってしきい値電圧を動
的に制御するようしきい値電圧制御手段にコマンドをソ
フトウェアによって送信するので、実時間処理を最適な
消費電力で行うことができる。また、リアルタイム制御
を保証する時間内にタスクが終了するような値のうちの
最小のものとなるように、ＣＭＯＳ半導体集積回路の動
作を制御する可変のクロック周波数を決定し、そのクロ
ック周波数に基づいてしきい値電圧を決定するので、し
きい値電圧の最適化の効率が向上し、その結果、消費電
力の最小化を適切に行うことができる。また、制約時間
内で演算が終了することが保証されているので、リアル
タイムアプリケーションに適用することができる。According to the present invention, the command is transmitted to the threshold voltage control means by software so as to dynamically control the threshold voltage according to the two or more modes respectively corresponding to the two or more operating speeds. Time processing can be performed with optimum power consumption. Further, a variable clock frequency for controlling the operation of the CMOS semiconductor integrated circuit is determined so as to be the minimum value among the values that the task is completed within the time period for guaranteeing the real-time control, and based on the clock frequency, Since the threshold voltage is determined based on the threshold voltage, the efficiency of the threshold voltage optimization is improved, and as a result, the power consumption can be appropriately minimized. Further, since it is guaranteed that the calculation is completed within the restricted time, it can be applied to a real-time application.
【００２６】さらに、しきい値電圧設定手段をソフトウ
ェア上で実現することができるので、ＣＭＯＳ半導体回
路の製造工程技術が変更されてもハードウェアの再設計
を必要としない。Further, since the threshold voltage setting means can be realized by software, it is not necessary to redesign the hardware even if the manufacturing process technology of the CMOS semiconductor circuit is changed.
【００２７】例えば、前記モードが、前記ＮＭＯＳ素子
のしきい値電圧を第１電圧とするとともに前記ＰＭＯＳ
素子のしきい値電圧を第２電圧とした最も高速な第１動
作速度モードと、前記ＮＭＯＳ素子のしきい値電圧を第
３電圧とするとともに前記ＰＭＯＳ素子のしきい値電圧
を第４電圧とした前記第１動作速度より低速の第２動作
速度モードとを有し、前記第３電圧を前記第１電圧より
も高くし及び／又は前記第４電圧を前記第２電圧よりも
低くする。さらに、待機時には、前記ＮＭＯＳ素子のし
きい値電圧を第３電圧よりも高くし、かつ、前記ＰＭＯ
Ｓ素子のしきい値電圧を第４電圧よりも低くする。な
お、第２動作速度より低速の第３動作速度モードなどを
有してもよい。For example, in the mode, the threshold voltage of the NMOS element is set to the first voltage, and the PMOS is set.
The fastest first operation speed mode in which the threshold voltage of the element is the second voltage, and the threshold voltage of the NMOS element is the third voltage and the threshold voltage of the PMOS element is the fourth voltage And a second operating speed mode lower than the first operating speed, wherein the third voltage is higher than the first voltage and / or the fourth voltage is lower than the second voltage. Further, during standby, the threshold voltage of the NMOS device is set higher than the third voltage, and the PMO
The threshold voltage of the S element is set lower than the fourth voltage. In addition, you may have a 3rd operation speed mode etc. lower than a 2nd operation speed.
【００２８】好適には、電源電圧を０．８Ｖ以下とし、
前記ＮＭＯＳトランジスタのしきい値電圧の最小値を
０．２Ｖ以下とし及び／又は前記ＰＭＯＳトランジスタ
のしきい値電圧の最大値を−０．２Ｖ以上とする。これ
によって、しきい値電圧の動的な制御が良好に行われ
る。Preferably, the power supply voltage is 0.8 V or less,
The minimum threshold voltage of the NMOS transistor is 0.2V or less and / or the maximum threshold voltage of the PMOS transistor is -0.2V or more. Thereby, the dynamic control of the threshold voltage is favorably performed.
【００２９】前記しきい値電圧制御手段が、前記ＮＭＯ
Ｓ素子及び／又はＰＭＯＳ素子の基板電圧をそれぞれ制
御する基板電圧制御手段を有し、前記しきい値電圧設定
手段が、前記２以上の動作速度及び待機状態に対応する
３以上のモードに従って基板電圧を動的に制御するよう
前記基板電圧制御手段にコマンドを送信する基板電圧設
定手段を有してもよい。The threshold voltage control means includes the NMO.
Substrate voltage control means for controlling the substrate voltage of each of the S element and / or the PMOS element is provided, and the threshold voltage setting means has a substrate voltage according to three or more modes corresponding to the two or more operation speeds and the standby state. Substrate voltage setting means for transmitting a command to the substrate voltage control means so as to dynamically control the substrate voltage.
【００３０】この場合、例えば、前記第１動作速度モー
ドにおいて、前記ＮＭＯＳ素子の基板電圧を第５電圧と
するとともに前記ＰＭＯＳ素子の基板電圧を第６電圧と
し、前記第２動作速度モードにおいて、前記ＮＭＯＳ素
子の基板電圧を第７電圧とするとともに前記ＰＭＯＳ素
子の基板電圧を第８電圧とし、前記第７電圧を前記第５
電圧よりも低くし及び／又は前記第８電圧を前記第６電
圧よりも高くする。In this case, for example, in the first operating speed mode, the substrate voltage of the NMOS element is set to the fifth voltage and the substrate voltage of the PMOS element is set to the sixth voltage, and in the second operating speed mode, The substrate voltage of the NMOS element is the seventh voltage, the substrate voltage of the PMOS element is the eighth voltage, and the seventh voltage is the fifth voltage.
Below the voltage and / or above the sixth voltage.
【００３１】好適には、前記第５電圧を零より高くし及
び／又は前記第６電圧を電源電圧より低くする。これに
よって、しきい値電圧の動的な制御が良好に行われる。Preferably, the fifth voltage is higher than zero and / or the sixth voltage is lower than the power supply voltage. Thereby, the dynamic control of the threshold voltage is favorably performed.
【００３２】前記しきい値電圧制御手段が、前記ＮＭＯ
Ｓ素子及び／又はＰＭＯＳ素子のバックゲート電圧をそ
れぞれ制御するバックゲート電圧制御手段を有し、前記
しきい値電圧設定手段が、前記２以上の動作速度及び待
機状態に対応する３以上のモードに従ってバックゲート
電圧を動的に制御するよう前記バックゲート電圧制御手
段にコマンドを送信するバックゲート電圧設定手段を有
してもよい。The threshold voltage control means includes the NMO.
Back gate voltage control means for controlling the back gate voltage of the S element and / or the PMOS element, respectively, is provided, and the threshold voltage setting means has three or more modes corresponding to the two or more operation speeds and the standby state. There may be a back gate voltage setting means for transmitting a command to the back gate voltage control means so as to dynamically control the back gate voltage.
【００３３】この場合、例えば、前記第１動作速度モー
ドにおいて、前記ＮＭＯＳ素子のバックゲート電圧を第
９電圧とするとともに前記ＰＭＯＳ素子のバックゲート
電圧を第１０電圧とし、前記第２動作速度モードにおい
て、前記ＮＭＯＳ素子のバックゲート電圧を第１１電圧
とするとともに前記ＰＭＯＳ素子のバックゲート電圧を
第１２電圧とし、前記第１１電圧を前記第９電圧よりも
低くし及び／又は前記第１２電圧を前記第１０電圧より
も高くする。In this case, for example, in the first operating speed mode, the back gate voltage of the NMOS element is set to the ninth voltage and the back gate voltage of the PMOS element is set to the tenth voltage, and in the second operating speed mode. A back gate voltage of the NMOS element is an eleventh voltage, a back gate voltage of the PMOS element is a twelfth voltage, the eleventh voltage is lower than the ninth voltage, and / or the twelfth voltage is the It is higher than the tenth voltage.
【００３４】好適には、前記第９電圧を零より高くし及
び／又は前記第１０電圧を電源電圧より低くする。これ
によって、しきい値電圧の動的な制御が良好に行われ
る。Preferably, the ninth voltage is higher than zero and / or the tenth voltage is lower than the power supply voltage. Thereby, the dynamic control of the threshold voltage is favorably performed.
【００３５】さらに好適には、前記ＣＭＯＳ半導体回路
に直列接続した遮断ＮＭＯＳ素子及び／又は遮断ＰＭＯ
Ｓ素子のゲート電圧を制御するゲート電圧制御手段と、
待機状態に対応するモードにおいて、前記遮断ＮＭＯＳ
素子及び／又は遮断ＰＭＯＳ素子のゲート電圧に負のバ
イアスをかけるよう前記ゲート電圧制御手段にコマンド
を送信するゲート電圧設定手段とを更に具える。これに
よって、待機時に十分に漏れ電流を抑制することができ
る。More preferably, a blocking NMOS element and / or a blocking PMO connected in series with the CMOS semiconductor circuit.
Gate voltage control means for controlling the gate voltage of the S element,
In the mode corresponding to the standby state, the cutoff NMOS
Gate voltage setting means for sending a command to the gate voltage control means to negatively bias the gate voltage of the device and / or the blocking PMOS device. As a result, the leakage current can be sufficiently suppressed during standby.
【００３６】更に好適には、前記ＣＭＯＳ半導体回路に
直列接続した遮断ＮＭＯＳ素子及び／又は遮断ＰＭＯＳ
素子のゲート電圧を制御するゲート電圧制御手段と、前
記第１動作速度モード及び第２動作速度モードにおい
て、前記遮断ＮＭＯＳ素子及び／又は遮断ＰＭＯＳ素子
のゲート電圧を電源電圧以上にバイアスをかけるよう前
記ゲート電圧制御手段にコマンドを送信するゲート電圧
設定手段とを更に具える。これによって、第１動作速度
モード及び第２動作速度モードにおける遮断ＮＭＯＳ素
子及び／又は遮断ＰＭＯＳ素子のゲート電圧の制御を良
好に行うことができる。More preferably, a breaking NMOS element and / or a breaking PMOS connected in series with the CMOS semiconductor circuit.
Gate voltage control means for controlling the gate voltage of the device, and in the first operating speed mode and the second operating speed mode, for biasing the gate voltage of the blocking NMOS device and / or the blocking PMOS device above a power supply voltage. Gate voltage setting means for transmitting a command to the gate voltage control means is further included. As a result, it is possible to favorably control the gate voltage of the breaking NMOS element and / or the breaking PMOS element in the first operating speed mode and the second operating speed mode.
【００３７】本発明による他の電力制御装置は、ＮＭＯ
Ｓ素子及びＰＭＯＳ素子を有するＣＭＯＳ半導体集積回
路を具えるプロセッサと、そのＮＭＯＳ素子及び／又は
ＰＭＯＳ素子に可変のしきい値電圧を制御するしきい値
電圧制御手段とを具え、前記プロセッサが、割り当てら
れたシンクフレームを適切なタイムスロットに分割し、
これらタイムスロットの各々について、リアルタイム制
御を保証する時間を算出し、その時間内にタスクが終了
するような値のうちの最小のものとなるように、前記プ
ロセッサの動作を制御する可変のクロック周波数を決定
し、そのクロック周波数に基づいて前記しきい値電圧を
決定するしきい値電圧決定手段を有することを特徴とす
る電力制御装置。Another power control device according to the invention is an NMO.
A processor including a CMOS semiconductor integrated circuit having an S element and a PMOS element; and a threshold voltage control means for controlling a variable threshold voltage of the NMOS element and / or the PMOS element, the processor assigning the threshold voltage. Divided sync frame into appropriate time slots,
A variable clock frequency that controls the operation of the processor such that the time for guaranteeing real-time control is calculated for each of these time slots, and the value is the minimum of the values that the task ends within that time. And a threshold voltage determining means for determining the threshold voltage based on the clock frequency.
【００３８】本発明によれば、リアルタイム制御を保証
する時間内にタスクが終了するような値のうちの最小の
ものとなるように、プロセッサの動作を制御する可変の
クロック周波数を決定し、そのクロック周波数に基づい
てしきい値電圧を決定するので、しきい値電圧の最適化
の効率が向上し、その結果、消費電力の最小化を適切に
行うことができる。また、制約時間内で演算が終了する
ことが保証されているので、リアルタイムアプリケーシ
ョンに適用することができる。According to the present invention, the variable clock frequency for controlling the operation of the processor is determined so as to be the minimum value of the values that the task is completed within the time period for guaranteeing the real-time control. Since the threshold voltage is determined based on the clock frequency, the efficiency of threshold voltage optimization is improved, and as a result, power consumption can be minimized appropriately. Further, since it is guaranteed that the calculation is completed within the restricted time, it can be applied to a real-time application.
【００３９】好適には、ｎを自然数とし、ｋをｎ未満の
自然数とした場合、前記クロック周波数を、所定の周波
数のｋ／ｎ倍とする。このように所定の周波数のｋ／ｎ
倍のクロック周波数を生成することによって、複雑なイ
ンタフェース回路を必要とせずに外部デバイスとのデー
タのやりとりを容易に行うことができる。Preferably, when n is a natural number and k is a natural number less than n, the clock frequency is k / n times the predetermined frequency. In this way, k / n of a given frequency
By generating the doubled clock frequency, data can be easily exchanged with an external device without requiring a complicated interface circuit.
【００４０】好適には、前記プロセッサが、前記しきい
値電圧設定手段が前記しきい値を最適化するための関係
を参照可能な独立した参照手段を有する。このような参
照手段が独立しており、すなわち、ハードウェア又はア
プリケーションプログラムに実装されていないので、プ
ロセス技術が変更する度にハードウェアの再設計やソフ
トウェアの再プログラミングを必要としない。Preferably, the processor has independent reference means by which the threshold voltage setting means can refer to the relationship for optimizing the threshold value. Since such reference means are independent, that is, not implemented in hardware or application programs, hardware redesign or software reprogramming is not required each time the process technology changes.
【００４１】さらに好適には、前記関係を前記しきい値
電圧及びクロック周波数に応じて決定する。これによっ
て、しきい値電圧の最適化の効率が向上し、その結果、
消費電力の最小化を適切に行うことができ、かつ、リア
ルタイムアプリケーションへの適用が可能になる。More preferably, the relationship is determined according to the threshold voltage and the clock frequency. This improves the efficiency of threshold voltage optimization, resulting in
The power consumption can be properly minimized, and it can be applied to real-time applications.
【００４２】さらに好適には、前記しきい値電圧決定手
段が、前記プロセッサから送信されるコマンドに応答し
て前記しきい値電圧を決定するように構成する。これに
よって、しきい値電圧の最適化の効率が更に向上し、そ
の結果、消費電力の最小化を更に適切に行うことができ
る。More preferably, the threshold voltage determining means is configured to determine the threshold voltage in response to a command transmitted from the processor. As a result, the efficiency of threshold voltage optimization is further improved, and as a result, power consumption can be minimized more appropriately.
【００４３】本発明による電力制御方法は、しきい値電
圧を最適化する電力制御方法であって、割り当てられた
シンクフレームを適切なタイムスロットに分割し、これ
らタイムスロットの各々について、リアルタイム制御を
保証する時間を算出し、その時間内にタスクが終了する
ような値のうちの最小のものとなるように、前記プロセ
ッサの動作を制御する可変のクロック周波数を決定し、
そのクロック周波数に基づいて前記しきい値電圧を決定
するしきい値電圧決定ステップを有することを特徴とす
るものである。A power control method according to the present invention is a power control method for optimizing a threshold voltage, in which an allocated sync frame is divided into appropriate time slots and real-time control is performed for each of these time slots. A guaranteed time is calculated, and a variable clock frequency for controlling the operation of the processor is determined so as to be the minimum value of the values such that the task is completed within that time.
The method further comprises a threshold voltage determining step of determining the threshold voltage based on the clock frequency.
【００４４】本発明による電力制御方法よれば、しきい
値電圧の最適化の効率が向上し、その結果、消費電力の
最小化を適切に行うことができ、かつ、リアルタイムア
プリケーションへの適用が可能になる。According to the power control method of the present invention, the efficiency of the optimization of the threshold voltage is improved, and as a result, the power consumption can be appropriately minimized, and it can be applied to a real-time application. become.
【００４５】本発明による電力制御プログラムを記録し
た記録媒体は、しきい値電圧を最適化する電力制御プロ
グラムを記録した記録媒体であって、割り当てられたシ
ンクフレームを適切なタイムスロットに分割し、これら
タイムスロットの各々について、リアルタイム制御を保
証する時間を算出し、その時間内にタスクが終了するよ
うな値のうちの最小のものとなるように、前記プロセッ
サの動作を制御する可変のクロック周波数を決定し、そ
のクロック周波数に基づいて前記しきい値電圧を決定す
ることを特徴とする。A recording medium on which the power control program according to the present invention is recorded is a recording medium on which the power control program for optimizing the threshold voltage is recorded, and the allocated sync frame is divided into appropriate time slots, A variable clock frequency that controls the operation of the processor such that the time for guaranteeing real-time control is calculated for each of these time slots, and the value is the minimum of the values that the task ends within that time. Is determined, and the threshold voltage is determined based on the clock frequency.
【００４６】本発明による電力制御を記録した記録媒体
よれば、しきい値電圧の最適化の効率が向上し、その結
果、消費電力の最小化を適切に行うことができ、かつ、
リアルタイムアプリケーションへの適用が可能になる。According to the recording medium in which the power control according to the present invention is recorded, the efficiency of the optimization of the threshold voltage is improved, and as a result, the power consumption can be appropriately minimized, and
It can be applied to real-time applications.
【００４７】[0047]
【発明の実施の形態】本発明による電力制御装置及び方
法並びに電力制御プログラムを記録した記録媒体の実施
の形態を、図面を参照して詳細に説明する。図面中、同
一パーツには同一符号を付すものとし、簡潔のためにパ
ーツの一部を省略する場合もある。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of a power control apparatus and method according to the present invention and a recording medium having a power control program recorded therein will be described in detail with reference to the drawings. In the drawings, the same parts are designated by the same reference numerals, and some parts may be omitted for brevity.
【００４８】図１は、本発明による電力制御装置を示す
図である。この電力制御装置は、図１Ａに示すようにプ
ロセッサ（ハードウェア）１と、電力制御回路２と、こ
の電力制御回路２によってしきい値電圧制御されるハー
ドウェア３とを具える。このプロセッサ１は、アプリケ
ーションプログラム４及びデバイスドライバ５を有する
ソフトウェア６がインストールされ、図１では示さない
Ｉ／Ｏポートを通じて簡単なコマンドＣを電力制御回路
２との間でやりとりし、プロセッサ１及びハードウェア
３の内部クロック周波数及びしきい値電圧を制御する制
御信号ＣＳ１及びＣＳ２を出力する。なお、プロセッサ
１自体もしきい値電圧制御される。FIG. 1 is a diagram showing a power control device according to the present invention. As shown in FIG. 1A, the power control device includes a processor (hardware) 1, a power control circuit 2, and hardware 3 whose threshold voltage is controlled by the power control circuit 2. The processor 1 is installed with software 6 having an application program 4 and a device driver 5, and exchanges a simple command C with the power control circuit 2 through an I / O port not shown in FIG. The control signals CS1 and CS2 for controlling the internal clock frequency and the threshold voltage of the wear 3 are output. The threshold voltage of the processor 1 itself is also controlled.
【００４９】このために、電力制御回路２は、しきい値
電圧制御回路７と、クロック周波数発生器８と、ゲート
電圧制御回路９と、タイマ回路１０とを有する。しきい
値電圧制御回路７は、基準となる外部クロックｆclkに
基づいて可変基板（バックゲート）電圧Ｖbｎ，Ｖbｐを
生成し、プロセッサ１及びハードウェア３に供給する。
クロック周波数発生器８は、外部クロックｆclkのｋ／
ｎ倍（ｎを自然数とし、ｋをｎ未満の自然数とする。）
となる可変周波数ｆvarを生成し、その可変周波数ｆvar
をプロセッサ１及びハードウェア３に供給する。外部ク
ロックｆclkをそのように設定することによって、外部
デバイスとのデータのやりとりが容易となる。なお、可
変基板（バックゲート）電圧Ｖbｎ，Ｖbｐは、後に説明
するように可変周波数ｆvarに応じて設定される。To this end, the power control circuit 2 has a threshold voltage control circuit 7, a clock frequency generator 8, a gate voltage control circuit 9 and a timer circuit 10. The threshold voltage control circuit 7 generates variable substrate (back gate) voltages Vbn and Vbp based on a reference external clock fclk and supplies them to the processor 1 and the hardware 3.
The clock frequency generator 8 uses k / k of the external clock fclk.
n times (n is a natural number and k is a natural number less than n.)
Variable frequency fvar is generated, and the variable frequency fvar
Are supplied to the processor 1 and the hardware 3. By setting the external clock fclk as such, data exchange with an external device becomes easy. The variable substrate (back gate) voltages Vbn and Vbp are set according to the variable frequency fvar as described later.
【００５０】ゲート電圧制御回路９は、プロセッサ１か
ら待機コマンドが出力された場合、図２に示すようなＣ
ＭＯＳ半導体回路１１に直列接続した遮断ＮＭＯＳ素子
１２及び遮断ＰＭＯＳ素子１３のゲート電圧Ｖgｎ，Ｖg
pを負にバイアスをかけることによって、完全に漏れ電
流を遮断させる。タイマ回路１０は、後に説明するよう
なリアルタイム処理を行う際に使用される。When the processor 1 outputs a standby command, the gate voltage control circuit 9 operates as shown in FIG.
Gate voltages Vgn and Vg of the breaking NMOS element 12 and the breaking PMOS element 13 connected in series to the MOS semiconductor circuit 11
Biasing p negatively completely shuts off the leakage current. The timer circuit 10 is used when performing real-time processing as described later.
【００５１】例えば、遮断ＮＭＯＳ素子１２のゲート電
圧の最低値を負の値とし及び／又は遮断ＰＭＯＳ素子１
３のゲート電圧の最高値を電源電圧以上とするととも
に、遮断ＮＭＯＳ素子１２のゲート電圧の最高値を電源
電圧以上とし及び／又は遮断ＰＭＯＳ素子１３のゲート
電圧の最低値を負の値とする。なお、図２には、遮断Ｎ
ＭＯＳ素子１２のソースに基準電圧Ｖss（例えばアー
ス）を接続し、遮断ＰＭＯＳ素子１３のソースに電源電
圧Ｖddが接続していることを示す。For example, the minimum value of the gate voltage of the breaking NMOS element 12 is set to a negative value and / or the breaking PMOS element 1
The maximum value of the gate voltage of 3 is set to the power supply voltage or more, the maximum value of the gate voltage of the blocking NMOS element 12 is set to the power supply voltage or more, and / or the minimum value of the gate voltage of the blocking PMOS element 13 is set to a negative value. In addition, in FIG.
It is shown that the source of the MOS element 12 is connected to the reference voltage Vss (for example, ground) and the source of the cutoff PMOS element 13 is connected to the power supply voltage Vdd.
【００５２】アプリケーションプログラム４は、図１Ｂ
に示すようにユーザプログラム１４及び電力制御アルゴ
リズム１５を有する。ユーザプログラム１４は、設計者
によって任意にプログラムされ、電力制御アルゴリズム
１５は、２以上の動作速度及び待機状態に対応する３以
上のモードに従ってしきい値電圧を動的に制御するよう
しきい値電圧制御回路７にコマンドを送信する（電力制
御アルゴリズム１５の構成及びコマンドの送信について
は後に説明する。）。The application program 4 is shown in FIG. 1B.
A user program 14 and a power control algorithm 15 are included as shown in FIG. The user program 14 is arbitrarily programmed by the designer, and the power control algorithm 15 controls the threshold voltage to dynamically control the threshold voltage according to three or more modes corresponding to two or more operating speeds and standby states. The command is transmitted to the control circuit 7 (the configuration of the power control algorithm 15 and the command transmission will be described later).
【００５３】デバイスドライバ５は、図１Ｃに示すよう
に可変基板（バックゲート）電圧Ｖbｎ，Ｖbｐを最適化
するための参照可能な関係（ルックアップテーブル）を
有する。このデバイスドライバ５は独立しており、すな
わち、プロセッサ１、ハードウェア３又はアプリケーシ
ョンプログラム４に実装されていない。As shown in FIG. 1C, the device driver 5 has a referable relationship (lookup table) for optimizing the variable substrate (back gate) voltages Vbn and Vbp. This device driver 5 is independent, that is, it is not installed in the processor 1, the hardware 3, or the application program 4.
【００５４】本実施の形態では、基板バイアス（Ｖbn−
Ｖss，Ｖdd−Ｖbp）を、最高の動作速度モードである外
部クロックｆclkのときに零とし、動作速度を低下させ
るに従って減少させ、待機モードでは負の最小値にする
とともに、遮断ＮＭＯＳ１２のゲート電圧を最低値とし
及び／又は遮断ＰＭＯＳ素子１３のゲート電圧を最高値
とする。このようにモードを設定することによって、待
機時に漏れ電流を十分に遮断することができる。なお、
Ｖssは基準電圧を表し、Ｖddを電源電圧とする。また、
製造コストの観点から、動作速度モードの数を２又は３
とするのが好適である。In this embodiment, the substrate bias (Vbn-
Vss, Vdd-Vbp) is set to zero when the external clock fclk, which is the highest operation speed mode, is decreased as the operation speed is decreased, and in the standby mode, the gate voltage of the cutoff NMOS 12 is set to the minimum negative value. The minimum value and / or the gate voltage of the blocking PMOS device 13 is set to the maximum value. By setting the mode in this way, the leakage current can be sufficiently cut off during standby. In addition,
Vss represents a reference voltage, and Vdd is a power supply voltage. Also,
From the viewpoint of manufacturing cost, the number of operating speed modes is 2 or 3.
Is preferred.
【００５５】なお、基板バイアスを、最高の動作モード
において正の最大値とし、動作速度を低下させるに従っ
て減少させ、待機モードでは零にしてもよい。このよう
にモードを設定することによって、ＣＭＯＳ半導体回路
１１のＮＭＯＳ素子（ＮＭＯＳトランジスタ）１１ａ及
びＰＭＯＳ素子（ＰＭＯＳトランジスタ）１１ｂの耐圧
信頼性が向上し、基板効果（基板定数）が大きくなる。The substrate bias may have a maximum positive value in the highest operation mode, may be decreased as the operation speed is decreased, and may be zero in the standby mode. By setting the mode in this way, the breakdown voltage reliability of the NMOS element (NMOS transistor) 11a and the PMOS element (PMOS transistor) 11b of the CMOS semiconductor circuit 11 is improved, and the substrate effect (substrate constant) is increased.
【００５６】例えば、電源電圧Ｖddを０．８Ｖ以下と
し、ＮＭＯＳ素子１１ａのしきい値電圧の最小値を０．
２Ｖ以下とし及び／又はＰＭＯＳ素子１１ｂのしきい値
電圧の最大値を−０．２Ｖ以上とする。For example, the power supply voltage Vdd is 0.8 V or less, and the minimum threshold voltage of the NMOS element 11a is 0.
It is set to 2 V or less and / or the maximum value of the threshold voltage of the PMOS device 11b is set to −0.2 V or more.
【００５７】可変基板（バックゲート）電圧Ｖbｎ，Ｖb
ｐは、電力制御回路２の外又は内から独立して同時に供
給され、ＮＭＯＳ素子１１ａ及びＰＭＯＳ素子１１ｂの
制御は、独立した電源のうちの１個に接続することによ
って行われる。Variable substrate (back gate) voltages Vbn, Vb
p is independently and simultaneously supplied from outside or inside the power control circuit 2, and the NMOS element 11a and the PMOS element 11b are controlled by connecting to one of the independent power supplies.
【００５８】図３は、電力制御アルゴリズムを詳細に示
す図である。この電力制御アルゴリズム１２は、可変ク
ロック周波数ｆvar 及び可変基板（バックゲート）電圧
Ｖbｎ，Ｖbｐを算出するステップＳ１と、可変クロック
周波数ｆvar 及び可変基板（バックゲート）電圧Ｖb
ｎ，Ｖbｐを適用するステップＳ２と、主プログラムを
実行するステップＳ３と、プロセッサのアイドリングを
行うステップＳ４とを具える。FIG. 3 is a diagram showing the power control algorithm in detail. The power control algorithm 12 calculates the variable clock frequency fvar and the variable substrate (back gate) voltages Vbn and Vbp in step S1 and the variable clock frequency fvar and the variable substrate (back gate) voltage Vb.
It comprises a step S2 of applying n, Vbp, a step S3 of executing the main program, and a step S4 of idling the processor.
【００５９】大抵のリアルタイムアプリケーションでは
一定時間中に一定量のタスクを実行する必要がある。こ
の一定時間をｓｙｎｃ ｆｒａｍｅ（シンクフレーム）
と定義すると、各ｓｙｎｃ ｆｒａｍｅは複数のタイム
スロット（各タイムスロットの長さを、例えばワークロ
ードに応じて決定する。）に分割されている。各タイム
スロットにおいて、リアルタイム処理を保証するターゲ
ット実行時間Ｔtar を算出する。可変クロック周波数ｆ
var を、そのターゲット実行時間Ｔtar 内にタスクか終
了するような値のうちの最小のものに決定する。Most real-time applications need to perform a certain amount of tasks in a certain amount of time. This fixed time is defined as sync frame (sync frame).
When defined as, each sync frame is divided into a plurality of time slots (the length of each time slot is determined according to, for example, a workload). At each time slot, a target execution time Ttar that guarantees real-time processing is calculated. Variable clock frequency f
Determine var to be the smallest of the values that will cause the task to finish within its target execution time Ttar.
【００６０】この際、ルックアップテーブル部１６（図
１Ｃ）が有する可変クロック周波数ｆvar 及び可変基板
（バックゲート）電圧Ｖbｎ，Ｖbｐの関係を示したルッ
クアップテーブル（これについては後に説明する。）を
利用する。なお、逐次アプリケーションの場合には、任
意の時刻に任意の可変クロック周波数ｆvarを設定すれ
ばよい。At this time, a lookup table (which will be described later) showing the relationship between the variable clock frequency fvar and the variable substrate (back gate) voltages Vbn and Vbp included in the lookup table section 16 (FIG. 1C). To use. In the case of a sequential application, any variable clock frequency fvar may be set at any time.
【００６１】また、ステップＳ１〜Ｓ３はタイムスロッ
トごとに実行され、ステップＳ１〜Ｓ４はｓｙｎｃ ｆ
ｒａｍｅごとに実行される。Further, steps S1 to S3 are executed for each time slot, and steps S1 to S4 are sync f.
It is executed for each frame.
【００６２】図４は、ルックアップテーブル部を詳細に
示す図である。このルックアップテーブル部１６は、可
変クロック周波数ｆvar 及び可変基板（バックゲート）
電圧Ｖbｎ，Ｖbｐの関係を有するルックアップテーブル
１６ａと、可変クロック周波数ｆvar の変化及び電力制
御回路２（図１）の過渡遅延Ｔtdとの関係を有するルッ
クアップテーブル１６ｂとを有する。これらルックアッ
プテーブル１６ａ及び１６ｂのパラメータ、すなわち、
可変クロック周波数ｆvar 、可変基板（バックゲート）
電圧Ｖbｎ，Ｖbｐ、可変クロック周波数ｆvar の変化及
び過渡遅延Ｔtdは、プロセッサ１及び電力制御回路２
（共に図１）を実際に計測することによって求められ
る。FIG. 4 is a diagram showing the lookup table section in detail. The look-up table unit 16 has a variable clock frequency fvar and a variable substrate (back gate).
It has a look-up table 16a having a relationship between the voltages Vbn and Vbp, and a look-up table 16b having a relationship with the change of the variable clock frequency fvar and the transient delay Ttd of the power control circuit 2 (FIG. 1). The parameters of these lookup tables 16a and 16b, that is,
Variable clock frequency fvar, variable substrate (back gate)
The voltage Vbn, Vbp, changes in the variable clock frequency fvar, and the transient delay Ttd are determined by the processor 1 and the power control circuit 2.
It is obtained by actually measuring (both FIG. 1).
【００６３】本発明による電力制御装置を更に詳細に説
明する。図５は、可変クロック周波数ｆvar 及び可変基
板（バックゲート）電圧Ｖbｎ，Ｖbｐを算出するステッ
プＳ１を説明するための図である。図５Ａにおいて、プ
ロセッサ１には、アプリケーションプログラム３の他
に、Ｉ／Ｏポート１７を示し、電子制御回路２には、タ
イマ回路１０の他に、論理制御１８を示す。The power control device according to the present invention will be described in more detail. FIG. 5 is a diagram for explaining step S1 of calculating the variable clock frequency fvar and the variable substrate (back gate) voltages Vbn and Vbp. In FIG. 5A, the processor 1 shows an I / O port 17 in addition to the application program 3, and the electronic control circuit 2 shows a logic control 18 in addition to the timer circuit 10.
【００６４】可変クロック周波数ｆvar 及び可変基板
（バックゲート）電圧Ｖbｎ，Ｖbｐを算出するに当た
り、先ず、アプリケーションプログラム４は、Ｉ／Ｏポ
ート１７及び制御論理１８を経て読出し信号Ｒi をタイ
マ１０に送信し、タイマ１０から制御論理１８及びＩ／
Ｏポート１７を経て現在の時間Ｔci（ｉを自然数とす
る。）を読み出す。In calculating the variable clock frequency fvar and the variable substrate (back gate) voltages Vbn and Vbp, the application program 4 first sends the read signal Ri to the timer 10 via the I / O port 17 and the control logic 18. , Timer 10 to control logic 18 and I /
The current time Tci (i is a natural number) is read out through the O port 17.
【００６５】次いで、現在のタイムスロットｉにおける
ターゲットタイムＴtari及びシンクフレームのワースト
ケースＴfiを算出する。これらターゲットタイムＴtari
及びシンクフレームのワーストケースＴfiをそれぞれ、
ｆｉをｉ番目のタイムスロットにおける可変クロック周
波数ｆvar とし、各タイムスロットの長さをＴsiとする
と、図５Ｂに示すように、Next, the target time Ttari in the current time slot i and the worst case Tfi of the sync frame are calculated. These target times Ttari
And sync frame worst case Tfi,
Assuming that fi is a variable clock frequency fvar in the i-th time slot and the length of each time slot is Tsi, as shown in FIG. 5B,
【００６６】[0066]
【数１】
として算出する。なお、可変クロック周波数ｆｉが１個
前すなわちｉ−１番目のタイムスロットから変化しない
場合、過渡遅延Ｔtdは存在しない（例えば、図５Ｂに示
すようなＴf1）。[Equation 1] Calculate as If the variable clock frequency fi does not change from the previous one, that is, from the (i-1) th time slot, the transient delay Ttd does not exist (for example, Tf1 as shown in FIG. 5B).
【００６７】算出されたシンクフレームＴfiがターゲッ
トタイムＴtariを超えない最小の可変クロック周波数ｆ
ｉが可変クロック周波数ｆvar と決定される。なお、可
変クロック周波数ｆvar は、既に説明したように外部ク
ロック周波数ｆclk のｋ／ｎ倍（ｎを自然数とし、ｋを
ｎ未満の自然数とする。）となる。可変基板（バックゲ
ート）電圧Ｖbｎ，Ｖbｐは、ルックアップテーブル１０
ａ（図４）を参照することによって決定される。The minimum variable clock frequency f at which the calculated sync frame Tfi does not exceed the target time Ttari
i is determined to be the variable clock frequency fvar. The variable clock frequency fvar is k / n times the external clock frequency fclk (n is a natural number and k is a natural number less than n), as described above. The variable substrate (back gate) voltages Vbn and Vbp are stored in the look-up table 10.
a (FIG. 4).
【００６８】図６は、可変クロック周波数ｆvar 及び可
変基板（バックゲート）電圧Ｖbｎ，Ｖbｐを適用するス
テップＳ２を説明するための図である。図６Ａにおい
て、プロセッサ１には、アプリケーションプログラム４
及びＩ／Ｏポート１７の他に、割込みピン１９及びオン
チップクロック周波数ｆon-chip を生成する位相同期ル
ープ（ＰＬＬ）２０も示す。また、電子制御回路２に
は、タイマ回路１０及び制御論理１８の他に、クロック
周波数発生器８及びＤＣ−ＤＣコンバータ２２も示す。
図６Ｂにおいて、三つのグラフの縦軸はそれぞれ、基板
バイアスＶbn−Ｖss，Ｖdd−Ｖbp、可変クロック周波数
ｆvar 及びオンチップクロック周波数ｆon-chip を表
し、その横軸は全て時間を表す。FIG. 6 is a diagram for explaining step S2 of applying the variable clock frequency fvar and the variable substrate (back gate) voltages Vbn and Vbp. In FIG. 6A, the processor 1 includes an application program 4
Also shown is an I / O port 17, as well as an interrupt pin 19 and a phase locked loop (PLL) 20 that generates an on-chip clock frequency fon-chip. In addition to the timer circuit 10 and the control logic 18, the electronic control circuit 2 also shows the clock frequency generator 8 and the DC-DC converter 22.
In FIG. 6B, the vertical axes of the three graphs represent the substrate biases Vbn-Vss, Vdd-Vbp, the variable clock frequency fvar and the on-chip clock frequency fon-chip, and the horizontal axes thereof all represent time.
【００６９】ステップＳ１で算出した可変クロック周波
数ｆvar 、可変基板（バックゲート）電圧Ｖbｎ，Ｖbｐ
及び過渡遅延Ｔtdを生成するような信号は、Ｉ／Ｏポー
ト１７を通じて制御論理１８に供給される。制御論理１
８は、割込みピン１９を通じて割込み信号ＩＮＴを送信
してプロセッサ１をホールドするとともに、可変クロッ
ク周波数ｆvar 、可変基板（バックゲート）電圧Ｖb
ｎ，Ｖbｐ及び過渡遅延Ｔtdを生成するような信号を、
クロック周波数発生器８、ＤＣ−ＤＣコンバータ２２及
びタイマ回路１０に供給する。これらの動作は、図６Ｂ
の時間ｔ１で行われる。Variable clock frequency fvar calculated in step S1, variable substrate (back gate) voltages Vbn, Vbp
And a signal that produces a transient delay Ttd is provided to control logic 18 through I / O port 17. Control logic 1
8 transmits an interrupt signal INT through an interrupt pin 19 to hold the processor 1, and also a variable clock frequency fvar and a variable substrate (back gate) voltage Vb.
n, Vbp and a signal that produces a transient delay Ttd,
The clock frequency generator 8, the DC-DC converter 22 and the timer circuit 10 are supplied. These operations are shown in FIG. 6B.
At time t1.
【００７０】その後、時間ｔ２で、クロック周波数発生
器８が可変クロック周波数ｆvar をハードウェア３及び
ＰＬＬ２０に供給し、時間ｔ３で、ＰＬＬ２０がオンチ
ップクロック周波数ｆon-chip を生成し、時間ｔ４で、
ＤＣ−ＤＣコンバータ２２が可変基板（バックゲート）
電圧Ｖbｎ，Ｖbｐをプロセッサ１及びハードウェア３に
供給する。Thereafter, at time t2, the clock frequency generator 8 supplies the variable clock frequency fvar to the hardware 3 and the PLL 20, at time t3, the PLL 20 generates the on-chip clock frequency fon-chip, and at time t4.
DC-DC converter 22 is a variable substrate (back gate)
The voltages Vbn and Vbp are supplied to the processor 1 and the hardware 3.
【００７１】時間ｔ１から過渡遅延Ｔtd経過後の時間ｔ
５で、タイマ回路１０は制御論理１８に終了信号Ｆを供
給し、制御論理１８は、それに応答して割込みピン１９
に実行信号ＲＵＮを供給し、プロセッサ１のホールドを
解除する。Time t after the elapse of the transient delay Ttd from time t1
At 5, the timer circuit 10 provides an end signal F to the control logic 18, which in response causes the interrupt pin 19 to
To the execution signal RUN to release the hold of the processor 1.
【００７２】図７は、プロセッサのアイドリングを行う
ステップＳ４を説明するための図である。図７Ａにおい
て、プロセッサ１には、アプリケーションプログラム
４、Ｉ／Ｏポート１７及び割込みピン１９のみを示す。
図７Ｃにおいて、二つのグラフの縦軸はそれぞれ可変ク
ロック周波数ｆvar 及び可変基板（バックゲート）電圧
Ｖbｎ，Ｖbｐを表し、その横軸は全て時間を表す。FIG. 7 is a diagram for explaining step S4 for idling the processor. In FIG. 7A, only the application program 4, the I / O port 17 and the interrupt pin 19 are shown in the processor 1.
In FIG. 7C, the vertical axes of the two graphs respectively represent the variable clock frequency fvar and the variable substrate (back gate) voltages Vbn and Vbp, and the horizontal axes thereof all represent time.
【００７３】各ｓｙｎｃ ｆｒａｍｅにおける実際のシ
ンクフレームＴexe は、図７Ｂに示すように、算出され
たシンクフレームＴfi（図７ＢではＴf2について示
す。）よりも小さいので、ｓｙｎｃ ｆｒａｍｅ終了部
分には図７Ｂで斜線で示すアイドリングタイムＴnop が
存在する。この場合、プロセッサ１の内部データが消失
するために可変電源電圧Ｖddを零にすることはできない
が、可変クロック周波数ｆvar を零にする（これをｆno
p で表す。）ことができる。これによって、アイドリン
グタイムＴnop での電力はほぼ零となり、消費電力を大
幅に低減することができる。Since the actual sync frame Texe in each sync frame is smaller than the calculated sync frame Tfi (shown for Tf2 in FIG. 7B) as shown in FIG. 7B, the sync frame Texe is shown in FIG. 7B at the end portion of the sync frame. There is an idling time Tnop indicated by the diagonal line. In this case, the variable power supply voltage Vdd cannot be set to zero because the internal data of the processor 1 is lost, but the variable clock frequency fvar is set to zero (this is fno).
Expressed as p. )be able to. As a result, the electric power at the idling time Tnop becomes almost zero, and the power consumption can be greatly reduced.
【００７４】具体的に説明すると、アプリケーションプ
ログラム４は、アイドリングタイムＴnop 及び過渡遅延
Ｔtdを生成する信号を、Ｉ／Ｏポート１７を通じて制御
論理１８に供給する。制御論理１８は、割込みピン１９
を通じて割込み信号ＩＮＴを送信してプロセッサ１をホ
ールドし、アイドリングタイムＴnop 及び過渡遅延Ｔtd
を生成する信号をタイマ回路１０に供給するとともに、
可変クロック周波数ｆvar （この場合、ｆnop ）を生成
する信号をクロック周波数発生器８に供給する。これら
の動作は、図７Ｃの時間ｔ１１で行われる。More specifically, the application program 4 supplies a signal for generating the idling time Tnop and the transient delay Ttd to the control logic 18 through the I / O port 17. Control logic 18 uses interrupt pin 19
Through the interrupt signal INT to hold the processor 1, the idling time Tnop and the transient delay Ttd
Is supplied to the timer circuit 10, and
A signal for generating a variable clock frequency fvar (fnop in this case) is supplied to the clock frequency generator 8. These operations are performed at time t11 in FIG. 7C.
【００７５】その後、時間ｔ１２で、クロック周波数発
生器８は可変クロック周波数ｆvar（この場合、ｆnop
）をプロセッサ１に供給し、時間ｔ１３で、タイマ回
路１０は、アイドリングタイムＴnop が終了したことを
表す終了信号Ｆ１を制御論理１８に供給し、制御論理１
８は、可変クロック周波数ｆvar を生成する信号をクロ
ック周波数発生器８に供給するとともに、基板（バック
ゲート）電圧Ｖbn，Ｖbpを生成する信号をＤＣ−ＤＣコ
ンバータ２２に供給する。After that, at time t12, the clock frequency generator 8 outputs the variable clock frequency fvar (in this case, fnop
) Is supplied to the processor 1, and at time t13, the timer circuit 10 supplies the end signal F1 indicating that the idling time Tnop has ended to the control logic 18, and the control logic 1
The reference numeral 8 supplies a signal for generating the variable clock frequency fvar to the clock frequency generator 8, and also supplies a signal for generating the substrate (back gate) voltages Vbn, Vbp to the DC-DC converter 22.
【００７６】その後、時間ｔ１４で、周波数シンセサイ
ザ２１は可変クロック周波数ｆvarをプロセッサ１及び
ハードウェア３に供給し、時間ｔ１５で、ＤＣ−ＤＣコ
ンバータ２２は可変基板（バックゲート）電圧Ｖbｎ，
Ｖbｐをプロセッサ１及びハードウェア３に供給する。After that, at time t14, the frequency synthesizer 21 supplies the variable clock frequency fvar to the processor 1 and the hardware 3, and at time t15, the DC-DC converter 22 outputs the variable substrate (back gate) voltage Vbn,
The Vbp is supplied to the processor 1 and the hardware 3.
【００７７】その後、時間Ｔ１６で、タイマ回路１０
は、過渡遅延Ｔtdが終了したことを表す終了信号を制御
論理１８に供給し、制御論理１８は、それに応答して割
込みピン１９に実行信号ＲＵＮを供給し、プロセッサ１
のホールドを解除する。Thereafter, at time T16, the timer circuit 10
Provides an end signal to control logic 18 indicating that the transient delay Ttd has expired, which in response provides an execute signal RUN to interrupt pin 19 to cause processor 1
Release the hold.
【００７８】本実施の形態によれば、動的に変化する複
数の動作速度に対して、しきい値電圧がソフトウェアフ
ィードバックを利用してシンクフレームで最適化され、
待機時に遮断ＮＭＯＳ素子１２及び遮断ＰＭＯＳ素子１
３によって完全に漏れ電流を遮断するので、消費電力効
率が向上する。このために、実時間アプリケーションへ
の適用が可能となる。According to the present embodiment, the threshold voltage is optimized in the sync frame using software feedback for a plurality of dynamically changing operation speeds,
Blocking NMOS element 12 and blocking PMOS element 1 during standby
Since the leakage current is completely cut off by 3, the power consumption efficiency is improved. Therefore, it can be applied to real-time applications.
【００７９】このようなソフトウェアによるしきい値制
御によって、ハードウェアの再設計が不要となる。ま
た、シンクフレームにしきい値電圧制御を行うことによ
って、バイナリコード互換性を実現できるので、旧式の
ターゲットプロセッサ用にコンパイルされたバイナリコ
ードは、同一のインストラクションセットを有するプロ
セッサによってそのまま実行することができる。Such software threshold control eliminates the need for hardware redesign. Further, since the binary code compatibility can be realized by performing the threshold voltage control on the sync frame, the binary code compiled for the old target processor can be directly executed by the processor having the same instruction set. .
【００８０】プロセスを変更する場合でも、デバイスド
ライバの簡単な変更だけで十分であり、再プログラミン
グや再コンパイルを必要としない。また、しきい値電圧
と周波数との関係のようなハードウェア３に依存する全
てのパラメータが、変更が容易であるデバイスドライバ
に実装されているので、電力制御回路２は、特定のハー
ドウェアごとに再設計する必要がなく、任意のシステム
にもそのまま適用することができる。Even when changing the process, a simple change of the device driver is sufficient, and reprogramming or recompilation is not required. Further, since all the parameters that depend on the hardware 3, such as the relationship between the threshold voltage and the frequency, are mounted on the device driver that can be easily changed, the power control circuit 2 is configured so that It does not need to be redesigned and can be directly applied to any system.
【００８１】さらに、電力制御アルゴリズム１５がプロ
セッサ１のソフトウェア６の上で実行されるので、電力
制御回路２を、単純なハードウェアで実現することがで
き、かつ、容易に設計することができる。Further, since the power control algorithm 15 is executed on the software 6 of the processor 1, the power control circuit 2 can be realized by simple hardware and can be easily designed.
【００８２】本発明は、上記実施の形態に限定されるも
のではなく、幾多の変更及び変形が可能である。例え
ば、上記実施の形態で説明したプロセッサ１及び電力制
御回路２を、当業者によって他の設計にすることもでき
る。The present invention is not limited to the above-described embodiment, but various modifications and variations are possible. For example, the processor 1 and the power control circuit 2 described in the above embodiments may be designed by those skilled in the art in other ways.
【００８３】また、電力制御アルゴリズム１５をアプリ
ケーションプログラム４にインストールした場合につい
て説明したが、アプリケーションプログラム４が記録さ
れた記録媒体（例えば、ＣＤ−ＲＯＭ）からアプリケー
ションプログラム４を読み出すことによって電力制御を
実行することもできる。Further, the case where the power control algorithm 15 is installed in the application program 4 has been described, but power control is executed by reading the application program 4 from the recording medium (for example, CD-ROM) in which the application program 4 is recorded. You can also do it.
【図１】 本発明による電力制御装置を示す図である。FIG. 1 is a diagram showing a power control device according to the present invention.
【図２】 図１の電力制御回路からの制御信号とハード
ウェアとの関係を示す図である。FIG. 2 is a diagram showing a relationship between a control signal from the power control circuit of FIG. 1 and hardware.
【図３】 電力制御アルゴリズムを詳細に示す図であ
る。FIG. 3 is a diagram showing a power control algorithm in detail.
【図４】 ルックアップテーブル部を詳細に示す図であ
る。FIG. 4 is a diagram showing in detail a lookup table unit.
【図５】 可変クロック周波数ｆvar 及び可変基板（バ
ックゲート）電圧Ｖbn，Ｖbpを算出するステップＳ１を
説明するための図である。FIG. 5 is a diagram for explaining step S1 of calculating the variable clock frequency fvar and the variable substrate (back gate) voltages Vbn and Vbp.
【図６】 可変クロック周波数ｆvar 及び可変基板（バ
ックゲート）電圧Ｖbn，Ｖbpを適用するステップＳ２を
説明するための図である。FIG. 6 is a diagram for explaining step S2 of applying a variable clock frequency fvar and variable substrate (back gate) voltages Vbn, Vbp.
【図７】 プロセッサのアイドリングを行うステップＳ
４を説明するための図である。FIG. 7: Step S for idling the processor
FIG. 4 is a diagram for explaining FIG.
【図８】 電力制御装置の第１の従来例を示す図であ
る。FIG. 8 is a diagram showing a first conventional example of a power control device.
【図９】 電力制御装置の第２の従来例を示す図であ
る。FIG. 9 is a diagram showing a second conventional example of a power control device.
【図１０】 電力制御装置の第３の従来例を示す図であ
る。FIG. 10 is a diagram showing a third conventional example of a power control device.
１ プロセッサ ２ 電力制御回路 ３ ハードウェア ４ アプリケーションプログラム ５ デバイスドライバ ６ ソフトウェア ７ しきい値電圧制御回路 ８ クロック周波数発生器 ９ ゲート電圧制御回路 １０ タイマ回路 １１，１０１，２０１，３０１ ＣＭＯＳ半導体回路 １１ａ ＮＭＯＳ素子 １１ｂ ＰＭＯＳ素子 １２ 遮断ＮＭＯＳ素子 １３ 遮断ＰＭＯＳ素子 １４ ユーザプログラム １５ 電力制御アルゴリズム １６ ルックアップテーブル部 １６ａ，１６ｂ ルックアップテーブル １７ Ｉ／Ｏポート １８ 制御論理 １９ 割込みピン ２０ ＰＬＬ ２２ ＤＣ−ＤＣコンバータ １０２，２０２，３０２ しきい値電圧制御回路 １０３，２０３ 温度検知回路 １０４，２０４ 電源電圧変化検知回路 １０５，２０５ 製造ばらつき検知回路 １０６ 基板電圧制御回路 １０７ 基板電圧発生回路 ２０６ バックゲート電圧制御回路 ２０７ バックゲート電圧発生回路 ３０３ 遅延線 ３０４ 遅延ばらつき検知回路 ３０５，３０６ 基板又はバックゲート電圧発生回路 Ｃ コマンド ＣＳ１，ＣＳ２ 制御信号 ＥＣ 外部クロック ｆclk 外部クロック周波数 ｆvar 可変周波数 ＩＮＴ 割込み信号 Ｍ１，Ｍ２ 製造ばらつき Ｓ１，Ｓ２ 電源電圧変化 Ｔ１，Ｔ２ 温度 Ｗ１，Ｗ２ 待機信号 Ｖbｎ，Ｖbｐ 可変基板（バックゲート）電圧 Ｖdd 電源電圧 Ｖss 基準電圧 1 processor 2 Power control circuit 3 hardware 4 application programs 5 Device driver 6 software 7 Threshold voltage control circuit 8 clock frequency generator 9 Gate voltage control circuit 10 Timer circuit 11, 101, 201, 301 CMOS semiconductor circuit 11a NMOS element 11b PMOS device 12 Breaking NMOS device 13 Breaking PMOS device 14 User program 15 Power control algorithm 16 Look-up table section 16a, 16b look-up table 17 I / O ports 18 Control logic 19 Interrupt pin 20 PLL 22 DC-DC converter 102, 202, 302 Threshold voltage control circuit 103,203 Temperature detection circuit 104,204 Power supply voltage change detection circuit 105, 205 Manufacturing variation detection circuit 106 Substrate voltage control circuit 107 Substrate voltage generation circuit 206 Back gate voltage control circuit 207 Back gate voltage generator 303 delay line 304 Delay variation detection circuit 305, 306 Substrate or back gate voltage generation circuit C command CS1, CS2 control signal EC external clock fclk External clock frequency fvar variable frequency INT interrupt signal M1, M2 manufacturing variations S1, S2 Power supply voltage change T1, T2 temperature W1, W2 standby signal Vbn, Vbp Variable substrate (back gate) voltage Vdd power supply voltage Vss reference voltage
フロントページの続き (56)参考文献 特開 平11−260055（ＪＰ，Ａ) 特開2000−101416（ＪＰ，Ａ) 特開 平９−55470（ＪＰ，Ａ) 特開 平６−21443（ＪＰ，Ａ) 特開 平10−189883（ＪＰ，Ａ) 特開 平10−189884（ＪＰ，Ａ) 特開 平６−216346（ＪＰ，Ａ) 特開 平11−340806（ＪＰ，Ａ) 特開 平８−228145（ＪＰ，Ａ) 特開 平８−186180（ＪＰ，Ａ) 特開 平７−38417（ＪＰ，Ａ) 特開 平10−209284（ＪＰ，Ａ) 特開 平11−102229（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G05F 3/24 Continuation of the front page (56) Reference JP-A-11-260055 (JP, A) JP-A-2000-101416 (JP, A) JP-A-9-55470 (JP, A) JP-A-6-21443 (JP, A) JP 10-189883 (JP, A) JP 10-189884 (JP, A) JP 6-216346 (JP, A) JP 11-340806 (JP, A) JP 8 -228145 (JP, A) JP-A-8-186180 (JP, A) JP-A-7-38417 (JP, A) JP-A-10-209284 (JP, A) JP-A-11-102229 (JP, A) ) (58) Fields surveyed (Int.Cl. 7 , DB name) G05F 3/24
Claims (18)
ＣＭＯＳ半導体集積回路の電力を制御する電力制御装置
であって、 前記ＮＭＯＳ素子及び／又はＰＭＯＳ素子のしきい値電
圧をそれぞれ制御するしきい値電圧制御手段と、 ２以上の動作速度にそれぞれ対応する２以上のモードに
従ってしきい値電圧を動的に制御するよう前記しきい値
電圧制御手段にコマンドをソフトウェアによって送信す
るしきい値電圧設定手段とを具え、 前記しきい値電圧設定手段が、割り当てられたシンクフ
レームを適切なタイムスロットに分割し、これらタイム
スロットの各々について、リアルタイム制御を保証する
時間を算出し、その時間内にタスクが終了するような値
のうちの最小のものとなるように、前記ＣＭＯＳ半導体
集積回路の動作を制御する可変のクロック周波数を決定
し、そのクロック周波数に基づいて前記しきい値電圧を
決定するしきい値電圧決定手段を有することを特徴とす
る電力制御装置。1. A power control device for controlling the power of a CMOS semiconductor integrated circuit having an NMOS element and a PMOS element, wherein the threshold voltage control controls the threshold voltages of the NMOS element and / or the PMOS element, respectively. Means and threshold voltage setting means for transmitting a command to the threshold voltage control means by software to dynamically control the threshold voltage according to two or more modes respectively corresponding to two or more operating speeds. The threshold voltage setting means divides the assigned sync frame into appropriate time slots, calculates time for guaranteeing real-time control for each of these time slots, and finishes the task within that time. Of the variable values for controlling the operation of the CMOS semiconductor integrated circuit so that the value becomes the minimum value. A power control device comprising a threshold voltage determining means for determining a clock frequency and determining the threshold voltage based on the clock frequency.
い値電圧を第１電圧とするとともに前記ＰＭＯＳ素子の
しきい値電圧を第２電圧とした最も高速な第１動作速度
モードと、前記ＮＭＯＳ素子のしきい値電圧を第３電圧
とするとともに前記ＰＭＯＳ素子のしきい値電圧を第４
電圧とした前記第１動作速度より低速の第２動作速度モ
ードとを有し、前記第３電圧を前記第１電圧よりも高く
し及び／又は前記第４電圧を前記第２電圧よりも低くし
たことを特徴とする請求項１記載の電力制御装置。2. The fastest operating speed mode in which the threshold voltage of the NMOS element is a first voltage and the threshold voltage of the PMOS element is a second voltage, and the mode is the NMOS. The threshold voltage of the device is set to a third voltage and the threshold voltage of the PMOS device is set to a fourth voltage.
A second operation speed mode in which the voltage is lower than the first operation speed, and the third voltage is higher than the first voltage and / or the fourth voltage is lower than the second voltage. The power control device according to claim 1, wherein:
ＯＳ素子のしきい値電圧の最小値を０．２Ｖ以下とし及
び／又は前記ＰＭＯＳ素子のしきい値電圧の最大値を−
０．２Ｖ以上としたことを特徴とする請求項１又は２記
載の電力制御装置。3. The power supply voltage is 0.8 V or less, the NM
The minimum value of the threshold voltage of the OS element is 0.2 V or less and / or the maximum value of the threshold voltage of the PMOS element is −
The power control device according to claim 1 or 2, wherein the power control device has a voltage of 0.2 V or more.
ＯＳ素子及び／又はＰＭＯＳ素子の基板電圧をそれぞれ
制御する基板電圧制御手段を有し、 前記しきい値電圧設定手段が、前記２以上の動作速度及
び待機状態に対応する３以上のモードに従って基板電圧
を動的に制御するよう前記基板電圧制御手段にコマンド
を送信する基板電圧設定手段を有することを特徴とする
請求項１から３のうちのいずれか１項に記載の電力制御
装置。4. The threshold voltage control means includes the NM.
Substrate voltage control means for controlling the substrate voltage of the OS element and / or the PMOS element, respectively, is provided, and the threshold voltage setting means has a substrate voltage according to three or more modes corresponding to the two or more operation speeds and the standby state. 4. The power control device according to claim 1, further comprising a substrate voltage setting unit that transmits a command to the substrate voltage control unit to dynamically control the power supply.
記ＮＭＯＳ素子の基板電圧を第５電圧とするとともに前
記ＰＭＯＳ素子の基板電圧を第６電圧とし、前記第２動
作速度モードにおいて、前記ＮＭＯＳ素子の基板電圧を
第７電圧とするとともに前記ＰＭＯＳ素子の基板電圧を
第８電圧とし、前記第７電圧を前記第５電圧よりも低く
し及び／又は前記第８電圧を前記第６電圧よりも高くし
たことを特徴とする請求項４記載の電力制御装置。5. In the first operating speed mode, the substrate voltage of the NMOS element is set to a fifth voltage, and the substrate voltage of the PMOS element is set to a sixth voltage, and in the second operating speed mode, the substrate voltage of the NMOS element is set to a sixth voltage. The substrate voltage is the seventh voltage, the substrate voltage of the PMOS device is the eighth voltage, the seventh voltage is lower than the fifth voltage and / or the eighth voltage is higher than the sixth voltage. The power control device according to claim 4, wherein
前記第６電圧を電源電圧より低くしたことを特徴とする
請求項５記載の電力制御装置。6. The power control device according to claim 5, wherein the fifth voltage is set higher than zero and / or the sixth voltage is set lower than a power supply voltage.
ＯＳ素子及び／又はＰＭＯＳ素子のバックゲート電圧を
それぞれ制御するバックゲート電圧制御手段を有し、 前記しきい値電圧設定手段が、前記２以上の動作速度及
び待機状態に対応する３以上のモードに従ってバックゲ
ート電圧を動的に制御するよう前記バックゲート電圧制
御手段にコマンドを送信するバックゲート電圧設定手段
を有することを特徴とする請求項１から３のうちのいず
れか１項に記載の電力制御装置。7. The threshold voltage control means includes the NM.
Back gate voltage control means for controlling the back gate voltage of the OS element and / or the PMOS element respectively is provided, and the threshold voltage setting means is in accordance with three or more modes corresponding to the two or more operation speeds and the standby state. 4. The power control according to claim 1, further comprising back gate voltage setting means for transmitting a command to the back gate voltage control means so as to dynamically control the back gate voltage. apparatus.
ＮＭＯＳ素子のバックゲート電圧を第９電圧とするとと
もに前記ＰＭＯＳ素子のバックゲート電圧を第１０電圧
とし、前記第２動作速度モードにおいて、前記第２動作
速度前記ＮＭＯＳ素子のバックゲート電圧を第１１電圧
とするとともに前記ＰＭＯＳ素子のバックゲート電圧を
第１２電圧とし、前記第１１電圧を前記第９電圧よりも
低くし及び／又は前記第１２電圧を前記第１０電圧より
も高くしたことを特徴とする請求項７記載の電力制御装
置。8. The back gate voltage of the NMOS element is a ninth voltage and the back gate voltage of the PMOS element is a tenth voltage in the first operating speed mode, and the back gate voltage of the PMOS element is a tenth voltage in the second operating speed mode. 2 Operation Speed The back gate voltage of the NMOS element is the eleventh voltage, the back gate voltage of the PMOS element is the twelfth voltage, and the eleventh voltage is lower than the ninth voltage and / or the twelfth voltage. The power control device according to claim 7, wherein the voltage is higher than the tenth voltage.
前記第１０電圧を電源電圧より低くしたことを特徴とす
る請求項８記載の電力制御装置。9. The power control device according to claim 8, wherein the ninth voltage is set higher than zero and / or the tenth voltage is set lower than a power supply voltage.
た遮断ＮＭＯＳ素子及び／又は遮断ＰＭＯＳ素子のゲー
ト電圧を制御するゲート電圧制御手段と、 待機状態に対応するモードにおいて、前記遮断ＮＭＯＳ
素子及び／又は遮断ＰＭＯＳ素子のゲート電圧に負のバ
イアスをかけるよう前記ゲート電圧制御手段にコマンド
を送信するゲート電圧設定手段とを更に具えることを特
徴とする請求項１から９のうちのいずれか１項に記載の
電力制御装置。10. Gate voltage control means for controlling the gate voltage of a breaking NMOS element and / or a breaking PMOS element connected in series to the CMOS semiconductor circuit, and the breaking NMOS in a mode corresponding to a standby state.
Gate voltage setting means for sending a command to the gate voltage control means to negatively bias the gate voltage of the device and / or the blocking PMOS device, any one of claims 1-9. The power control device according to item 1.
た遮断ＮＭＯＳ素子及び／又は遮断ＰＭＯＳ素子のゲー
ト電圧を制御するゲート電圧制御手段と、 前記第１動作速度モード及び第２動作速度モードにおい
て、前記遮断ＮＭＯＳ素子及び／又は遮断ＰＭＯＳ素子
のゲート電圧を電源電圧以上にバイアスをかけるよう前
記ゲート電圧制御手段にコマンドを送信するゲート電圧
設定手段とを更に具えることを特徴とする請求項１から
９のうちのいずれか１項に記載の電力制御装置。11. A gate voltage control means for controlling a gate voltage of a breaking NMOS element and / or a breaking PMOS element connected in series to the CMOS semiconductor circuit, and the breaking in the first operating speed mode and the second operating speed mode. 10. The gate voltage setting means for transmitting a command to the gate voltage control means so as to bias the gate voltage of the NMOS element and / or the cutoff PMOS element to the power supply voltage or more, further comprising: gate voltage setting means. The power control device according to any one of the above.
るＣＭＯＳ半導体集積回路を具えるプロセッサと、 そのＮＭＯＳ素子及び／又はＰＭＯＳ素子に可変のしき
い値電圧を制御するしきい値電圧制御手段とを具え、 前記プロセッサが、割り当てられたシンクフレームを適
切なタイムスロットに分割し、これらタイムスロットの
各々について、リアルタイム制御を保証する時間を算出
し、その時間内にタスクが終了するような値のうちの最
小のものとなるように、前記プロセッサの動作を制御す
る可変のクロック周波数を決定し、そのクロック周波数
に基づいて前記しきい値電圧を決定するしきい値電圧決
定手段を有することを特徴とする電力制御装置。12. A processor comprising a CMOS semiconductor integrated circuit having an NMOS element and a PMOS element, and threshold voltage control means for controlling a variable threshold voltage of the NMOS element and / or the PMOS element. The processor divides the allocated sync frame into appropriate time slots, calculates the time for guaranteeing real-time control for each of these time slots, and determines the minimum value of the values within which the task ends. And a threshold voltage determining means for determining a variable clock frequency for controlling the operation of the processor, and determining the threshold voltage based on the clock frequency. Control device.
とした場合、前記クロック周波数を、所定の周波数のｋ
／ｎ倍としたことを特徴とする請求項１２記載の電力制
御装置。13. When n is a natural number and k is a natural number less than n, the clock frequency is set to k of a predetermined frequency.
13. The power control device according to claim 12, wherein the power control device is set to / n times.
設定手段が前記しきい値を最適化するための関係を参照
可能な独立した参照手段を有することを特徴とする請求
項１２又は１３記載の電力制御装置。14. The processor according to claim 12, wherein the processor has an independent reference unit with which the threshold voltage setting unit can refer to the relationship for optimizing the threshold value. Power control device.
ック周波数に応じて決定したことを特徴とする請求項１
４記載の電力制御装置。15. The relation is determined according to the threshold voltage and the clock frequency.
4. The power control device according to 4.
ロセッサから送信されるコマンドに応答して前記しきい
値電圧を決定するように構成したことを特徴とする請求
項１２から１５のうちのいずれか１項に記載の電力制御
装置。16. The threshold voltage determining means is configured to determine the threshold voltage in response to a command transmitted from the processor. The power control device according to any one of claims.
法であって、 割り当てられたシンクフレームを適切なタイムスロット
に分割し、これらタイムスロットの各々について、リア
ルタイム制御を保証する時間を算出し、その時間内にタ
スクが終了するような値のうちの最小のものとなるよう
に、前記プロセッサの動作を制御する可変のクロック周
波数を決定し、そのクロック周波数に基づいて前記しき
い値電圧を決定するしきい値電圧決定ステップを有する
ことを特徴とする電力制御方法。17. A power control method for optimizing a threshold voltage, wherein an allocated sync frame is divided into appropriate time slots, and a time for guaranteeing real-time control is calculated for each of these time slots. , A variable clock frequency for controlling the operation of the processor is determined so that it becomes the minimum value of the values such that the task is completed within that time, and the threshold voltage is set based on the clock frequency. A power control method comprising a threshold voltage determining step of determining.
ログラムを記録した記録媒体であって、 割り当てられたシンクフレームを適切なタイムスロット
に分割し、これらタイムスロットの各々について、リア
ルタイム制御を保証する時間を算出し、その時間内にタ
スクが終了するような値のうちの最小のものとなるよう
に、前記プロセッサの動作を制御する可変のクロック周
波数を決定し、そのクロック周波数に基づいて前記しき
い値電圧を決定することを特徴とする電力制御プログラ
ムを記録した記録媒体。18. A recording medium having a power control program for optimizing a threshold voltage, wherein an allocated sync frame is divided into appropriate time slots, and real-time control is guaranteed for each of these time slots. And a variable clock frequency for controlling the operation of the processor is determined so as to be the minimum value among the values that the task ends within that time, and the variable clock frequency is determined based on the clock frequency. A recording medium having a power control program recorded thereon, which determines a threshold voltage.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000221676A JP3475237B2 (en) | 2000-07-24 | 2000-07-24 | Power control apparatus and method, and recording medium storing power control program |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000221676A JP3475237B2 (en) | 2000-07-24 | 2000-07-24 | Power control apparatus and method, and recording medium storing power control program |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002041160A JP2002041160A (en) | 2002-02-08 |
| JP3475237B2 true JP3475237B2 (en) | 2003-12-08 |
Family
ID=18716040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000221676A Expired - Lifetime JP3475237B2 (en) | 2000-07-24 | 2000-07-24 | Power control apparatus and method, and recording medium storing power control program |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3475237B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013500602A (en) * | 2009-07-28 | 2013-01-07 | スカイワークス ソリューションズ，インコーポレイテッド | Process, voltage, and temperature sensors |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7307317B2 (en) | 2003-04-04 | 2007-12-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, CPU, image processing circuit and electronic device, and driving method of semiconductor device |
| JP5159024B2 (en) * | 2004-01-30 | 2013-03-06 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| EP1709688A4 (en) | 2004-01-30 | 2014-12-31 | Semiconductor Energy Lab | Semiconductor device |
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| US9601607B2 (en) * | 2013-11-27 | 2017-03-21 | Qualcomm Incorporated | Dual mode transistor |
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2000
- 2000-07-24 JP JP2000221676A patent/JP3475237B2/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2002041160A (en) | 2002-02-08 |
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