JP3467510B2 - DRAM cell and manufacturing method thereof - Google Patents
DRAM cell and manufacturing method thereofInfo
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- Semiconductor Memories (AREA)
- Dram (AREA)
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体メモリ素子
のＤＲＡＭセルに関し、特に、キャパシタのないＳＯＩ
基板を利用したＤＲＡＭセル（Cell）及びその製造方法
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a DRAM cell of a semiconductor memory device, and more particularly to an SOI without a capacitor.
The present invention relates to a DRAM cell using a substrate and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】図１ａは一般のＤＲＡＭセルの構造を示
したもので、図１ｂはその等価回路図を示したものであ
る。尚、１０１は素子分離膜、１０２はトランジスタＱ
のゲート電極（ワードライン）、１０３はビットライ
ン、１０４はキャパシタＣのストレージ電極、１０５は
キャパシタＣの誘電体、１０６はキャパシタＣのプレー
ト電極、１０７は層間絶縁膜、１０９はシリコン基板、
１１０、１１１はトランジスタＱのソース／ドレイン領
域をそれぞれ表す。2. Description of the Related Art FIG. 1a shows a structure of a general DRAM cell, and FIG. 1b shows an equivalent circuit diagram thereof. Incidentally, 101 is an element isolation film, and 102 is a transistor Q.
Gate electrode (word line), 103 is a bit line, 104 is a storage electrode of the capacitor C, 105 is a dielectric of the capacitor C, 106 is a plate electrode of the capacitor C, 107 is an interlayer insulating film, 109 is a silicon substrate,
Reference numerals 110 and 111 denote the source / drain regions of the transistor Q, respectively.
【０００３】図１ａ及び図１ｂに示したように、ＤＲＡ
Ｍセルは一つのトランジスタＱと一つのキャパシタＣと
の組合せでなる。こうした構造を有するＤＲＡＭセルは
データの書き込み及び読み取りができる。データの書き
込みは電子を格納する場合とそうでない場合とに分けて
前記キヤパシタＣに“０”と“１”の信号を格納する。
格納したデータの読み取りはトランジスタＱの駆動によ
りキャパシタに格納した“０”または“１”のデータが
読み出される。As shown in FIGS. 1a and 1b, the DRA
The M cell is a combination of one transistor Q and one capacitor C. The DRAM cell having such a structure can write and read data. The writing of data is divided into the case where electrons are stored and the case where electrons are not stored, and the signals of "0" and "1" are stored in the capacitor C.
In reading the stored data, the data of "0" or "1" stored in the capacitor is read by driving the transistor Q.
【０００４】ＤＲＡＭ素子の集積度を増加させるには、
トランジスタＱの大きさは勿論キャパシタＣの大きさも
減らすべきである。ところで、キャパシタＣの容量（キ
ャパシタンス）はキャパシタの大きさに依存し、その大
きさが減少されるほど小さくなるため、キャパシタの大
きさを無制限に減少させてもいけない。To increase the integration of DRAM devices,
The size of the transistor Q and of course the size of the capacitor C should be reduced. By the way, the capacitance of the capacitor C depends on the size of the capacitor, and becomes smaller as the size is reduced. Therefore, the size of the capacitor cannot be reduced indefinitely.
【０００５】例えば、キャパシタＣに“０”と“１”の
信号を信頼性よく格納し、前記信号を正確に読み出すた
めに、キャパシタンスを２０ｆＦ（femto−farad）以上
維持させるべきである。そうする根本的な理由は、キャ
パシタＣに格納されている電荷をセンス増幅器を駆動さ
せるのに直接利用するためである。For example, it is necessary to store the signals of "0" and "1" in the capacitor C with reliability and to maintain the capacitance of 20 fF (femto-farad) or more in order to read the signals accurately. The underlying reason for doing so is to directly utilize the charge stored in the capacitor C to drive the sense amplifier.
【０００６】より詳細には、書き取り時、トランジスタ
Ｑのオン（On）により、“０”又は“１”の信号がキャ
パシタＣに格納される。読み取り時、更にトランジスタ
Ｑのオン（On）により、キヤパシタＣに格納されている
電荷はトランジスタＱを通じて排出される。排出された
電荷はビットライン１０３を通じ、前記ビットライン１
０３と連結されＤＲＡＭセルの外部に具備されたセンス
増幅器（図示せず）へ伝達される。この時、伝達された
電荷量に従い前記センス増幅器の電圧変動が発生するこ
とにより、キャパシタＣに格納された信号を読み出すこ
とになる。More specifically, at the time of writing, the signal of "0" or "1" is stored in the capacitor C by turning on the transistor Q. When reading, the charge stored in the capacitor C is discharged through the transistor Q when the transistor Q is turned on. The discharged charges are transferred to the bit line 1 through the bit line 103.
The signal is transmitted to a sense amplifier (not shown) connected to the memory cell 03 and provided outside the DRAM cell. At this time, the voltage stored in the capacitor C is read because the voltage of the sense amplifier fluctuates according to the transferred charge amount.
【０００７】[0007]
【発明が解決しようとする課題】しかし、ビットライン
には寄生キャパシタ（parasitic capacitor）が形成さ
れるため、キャパシタから排出された電荷はセンス増幅
器まで伝達される間に前記寄生キャパシタにより一部が
消滅するようになる。従って、ビットラインに存在する
寄生キャパシタによる電荷の消耗量を考慮してキャパシ
タは一定の大きさ以上の容量、例えば、２０ｆＦ以上の
容量を必要とする。However, since a parasitic capacitor is formed on the bit line, the charge discharged from the capacitor is partially erased by the parasitic capacitor while being transferred to the sense amplifier. Come to do. Therefore, in consideration of the amount of charge consumed by the parasitic capacitor existing in the bit line, the capacitor needs to have a certain size or more, for example, 20 fF or more.
【０００８】また、キャパシタンスの小さい場合には、
キャパシタから排出された電荷がセンス増幅器にまで到
達するのに多くの時間がかかるので、ＤＲＡＭの動作速
度は低下される。従って、このような問題を解決するた
めにもキャパシタは一定の大きさ以上の容量、例えば、
２０ｆＦ以上の容量を必要とする。If the capacitance is small,
Since it takes a lot of time for the charge discharged from the capacitor to reach the sense amplifier, the operation speed of the DRAM is reduced. Therefore, in order to solve such a problem, a capacitor has a capacitance larger than a certain size, for example,
It requires a capacity of 20 fF or more.
【０００９】それで、ＤＲＡＭの集積度を向上させるに
は、一定のキャパシタ容量を維持しながらキャパシタの
大きさを減らすことが非常に重要である。Therefore, in order to improve the integration degree of DRAM, it is very important to reduce the size of the capacitor while maintaining a constant capacitor capacity.
【００１０】最近、小型で高いキャパシタンスを有する
キャパシタに対する研究が進行中である。その一例とし
て、狭い面積でも有効面積が広くなるように３次元構造
でキャパシタを形成する技術である。Recently, research on a small capacitor having a high capacitance is in progress. As one example, there is a technique of forming a capacitor with a three-dimensional structure so that the effective area is wide even in a small area.
【００１１】しかし、３次元構造のキャパシタは製造工
程が非常に難しくて複雑であるため、ＤＲＡＭセルの製
造単価の増加及び製造歩留まりの低下を引き起こす。However, the manufacturing process of a capacitor having a three-dimensional structure is very difficult and complicated, which causes an increase in the manufacturing cost of the DRAM cell and a decrease in the manufacturing yield.
【００１２】本発明の目的は、他のキャパシタのなしに
一つのトランジスタからなるＤＲＡＭセル及びその製造
方法を提供することにある。It is an object of the present invention to provide a DRAM cell consisting of one transistor without another capacitor and a method of manufacturing the same.
【００１３】[0013]
【課題を解決するための手段】前記目的を達成するため
の本発明のＤＲＡＭセルは、第１導電型の不純物でドー
ピングされた半導体層と、半導体層の一側表面上に形成
されたゲートと、前記ゲートの両側の前記半導体層に不
純物をドーピングさせて形成された第２導電型のソース
／ドレイン領域とを有するＭＯＳＦＥＴ；前記半導体層
の他側表面上に形成された絶縁膜とプレート電極用導電
層；及び前記半導体層と前記絶縁膜との界面に誘起され
た少数キャリヤをパージするために前記半導体層に形成
された、第１導電型のパージ（purge）領域を含んでな
るものである。To achieve the above object, a DRAM cell of the present invention comprises a semiconductor layer doped with an impurity of a first conductivity type and a gate formed on one surface of the semiconductor layer. A MOSFET having a second conductivity type source / drain region formed by doping the semiconductor layer on both sides of the gate with impurities; for an insulating film and a plate electrode formed on the other surface of the semiconductor layer A conductive layer; and a first conductive type purge region formed in the semiconductor layer for purging minority carriers induced at an interface between the semiconductor layer and the insulating film. .
【００１４】前記目的を達成するための他の本発明のＤ
ＲＡＭセルは、第１シリコン層（第１半導体層）及び第
１導電型の不純物がドーピングされた第２シリコン層
（第２半導体層）間に絶縁膜が介在されている構造でな
されたＳＯＩ基板；前記第２シリコン層上に形成された
ゲートと、前記ゲートの両側の前記第２シリコン層に不
純物をドーピングさせて形成された第２導電型のソース
／ドレイン領域とを有するＭＯＳＦＥＴ；前記第１シリ
コン層に形成された第１導電型のプレート接合領域；及
び前記第２シリコン層と前期絶縁膜との界面に誘起され
た少数キャリヤをパージするために前記第２シリコン層
に形成された、第１導電型のパージ領域を含んでなるも
のである。Another D of the present invention for achieving the above object
The RAM cell includes a first silicon layer (first semiconductor layer) and a second silicon layer doped with impurities of a first conductivity type.
An SOI substrate having a structure in which an insulating film is interposed between (second semiconductor layers) ; a gate formed on the second silicon layer and the second silicon layer on both sides of the gate are doped with impurities. A second conductive type source / drain region formed by: a first conductive type plate junction region formed in the first silicon layer; and an interface between the second silicon layer and the insulating film. A purge region of the first conductivity type is formed in the second silicon layer to purge the induced minority carriers.
【００１５】前記目的を達成するために本発明のＤＲＡ
Ｍセルは、第１導電型の半導体層と、前記半導体層の一
側表面上に形成されたゲートと、前記ゲートの両側の前
記半導体層に不純物ドーピングさせた第２導電型のソー
ス／ドレイン領域とを有するＭＯＳＦＥＴ；前記半導体
層の他側表面上に形成された絶縁膜；前記絶縁膜上に形
成されたプレート電極；前期半導体層と前期絶縁膜との
界面、即ち前記半導体層の後表面に誘起された少数キャ
リヤをパージするために前記半導体層に形成された、第
１導電型のパージ領域；前記ゲートに接続され前記ＭＯ
ＳＦＥＴの駆動を制御するワードライン；及び前記ドレ
イン領域に接続されて２進データを入・出力させるビッ
トラインを含んでなされ、前期半導体層の後表面に少数
キャリヤが誘起されるか否によって２進データ値を書込
み、前記少数キャリヤの有無に対応する前記ＭＯＳＦＥ
Ｔに流れる基板電流を前記ビットラインで感知して２進
データ値を読み出すことを特徴とするものである。In order to achieve the above object, the DRA of the present invention
The M cell includes a semiconductor layer of a first conductivity type, a gate formed on a surface of the semiconductor layer, and a source / drain region of a second conductivity type in which the semiconductor layer on both sides of the gate is impurity-doped. A MOSFET having: an insulating film formed on the other surface of the semiconductor layer; a plate electrode formed on the insulating film; an interface between the semiconductor layer and the insulating film, that is, a rear surface of the semiconductor layer. A first conductivity type purge region formed in the semiconductor layer to purge the induced minority carriers; the MO connected to the gate;
A word line for controlling the driving of the SFET; and a bit line connected to the drain region for inputting / outputting binary data, the binary depending on whether minor carriers are induced on the rear surface of the semiconductor layer. The data value is written, and the MOSFE corresponding to the presence or absence of the minority carrier
The substrate current flowing through T is sensed by the bit line to read a binary data value.
【００１６】前記目的を達成するための本発明のＤＲＡ
Ｍセルの製造方法は、第１導電型の第１シリコン基板上
に酸化膜及び第２導電型でドーピングされたポリシリコ
ン膜を順次形成する段階；前記ポリシリコン膜をパター
ニングしてプレート電極を形成する段階；前記プレート
電極を含んだ第１シリコン層上に絶縁膜を形成する段
階；前記絶縁膜に第２シリコン基板を取り付ける段階；
化学的・機械的研磨工程を施して前記第１シリコン層を
所定厚さだけ除去して薄膜のシリコン膜を形成する段
階；前記シリコン膜に素子分離膜を形成して活性領域を
定義する段階；前記活性領域上にゲートを形成し、前記
ゲートの両側の前記シリコン膜に不純物をドーピングさ
せて第２導電型のソース／ドレイン領域を形成してＭＯ
ＳＦＥＴを形成する段階；及び前記シリコン膜に前記ソ
ース／ドレインの不純物とは反対型の不純物をドーピン
グしてパージ領域を形成する段階を含んでなるものであ
る。DRA of the present invention for achieving the above object
A method of manufacturing an M cell includes sequentially forming an oxide film and a second conductivity type doped polysilicon film on a first conductivity type first silicon substrate; patterning the polysilicon film to form a plate electrode. Forming an insulating film on the first silicon layer including the plate electrode; attaching a second silicon substrate to the insulating film;
Forming a thin silicon film by removing a predetermined thickness of the first silicon layer by performing a chemical / mechanical polishing process; forming an element isolation film on the silicon film to define an active region; A gate is formed on the active region, and the silicon film on both sides of the gate is doped with impurities to form a second conductivity type source / drain region.
Forming an SFET; and forming a purge region by doping the silicon film with an impurity of a type opposite to that of the source / drain impurities.
【００１７】前記目的を達成するための本発明の他のＤ
ＲＡＭセルの製造方法は、第１シリコン層及び第１導電
型の不純物でドーピングされた第２シリコン層間に絶縁
膜が介在されてなされた構造を有するＳＯＩ基板を提供
する段階；前記絶縁膜と第１シリコン層との界面で第１
シリコン層に第２導電型のプレート領域を形成する段
階；前記第２シリコン層に素子分離膜を形成して活性領
域を定義する段階；前記第２シリコン層の活性領域上に
ゲートを形成し、前記ゲートの両側の前記第２シリコン
層に不純物をドーピングさせてソース／ドレイン領域を
形成してＭＯＳＦＥＴを形成する段階；及び前記第２シ
リコン層に前記ソース及びドレインの不純物とは反対型
の不純物をドーピングしてパージ領域を形成する段階を
含んでなるものである。Another D of the present invention for achieving the above object
A method of manufacturing a RAM cell includes providing an SOI substrate having a structure in which an insulating film is interposed between a first silicon layer and a second silicon layer doped with impurities of a first conductivity type; 1st at the interface with the silicon layer
Forming a second conductive type plate region on the silicon layer; forming an isolation layer on the second silicon layer to define an active region; forming a gate on the active region of the second silicon layer; Forming a source / drain region by doping the second silicon layer on both sides of the gate with impurities to form a MOSFET; and adding an impurity of a type opposite to the source and drain impurities to the second silicon layer. And a step of doping to form a purge region.
【００１８】[0018]
【発明の実施の形態】以下、添付の図面に基づき、本発
明の好適の実施例を詳細に説明する。図２は本発明のＤ
ＲＡＭセルの概念的な回路図である。示したように、本
発明のＤＲＡＭセルは、ゲートにワードラインが接続さ
れ、ソースに固定電圧が印加され、ドレインにビットラ
インが接続されているＭＯＳトランジスタ１００を含
む。本発明のＤＲＡＭセルは、図１ｂのキャパシタなし
に前記ＭＯＳトランジスタ１００の基板に形成される寄
生キャパシタ１５０を信号格納用キャパシタとして利用
する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of the present invention will be described in detail below with reference to the accompanying drawings. FIG. 2 shows D of the present invention.
It is a conceptual circuit diagram of a RAM cell. As shown, the DRAM cell of the present invention includes a MOS transistor 100 having a gate connected to a word line, a source applied with a fixed voltage, and a drain connected to a bit line. The DRAM cell of the present invention utilizes the parasitic capacitor 150 formed on the substrate of the MOS transistor 100 as a signal storage capacitor without the capacitor of FIG. 1b.
【００１９】本発明のＤＲＡＭセルは、電流駆動特性
（current driving characterisitics）が変化するＭＯ
Ｓトランジスタ１００を備え、その特性により“０”又
は“１”のデータを検出することになる。センス増幅器
はキャパシタから伝達された電荷によるものでなく、Ｍ
ＯＳトランジスタ１００のドレイン電流により駆動され
る。The DRAM cell of the present invention is an MO with varying current driving characteristics.
The S-transistor 100 is provided and "0" or "1" data is detected depending on its characteristics. The sense amplifier is not due to the charge transferred from the capacitor, but M
It is driven by the drain current of the OS transistor 100.
【００２０】したがって、本発明のＤＲＡＭセルは、セ
ンス増幅器を駆動させるにあって、キヤパシタに格納さ
れている電荷量を利用したような従来の方法とは異なる
ので、従来のＤＲＡＭセルよりも速いデータの検出速度
を有する。Therefore, the DRAM cell of the present invention is different from the conventional method in which the amount of charge stored in the capacitor is used in driving the sense amplifier. It has a detection speed of.
【００２１】又、本発明のＤＲＡＭセルはそのキャパシ
タ、すなわち寄生キャパシタ１０５がＭＯＳトランジス
タ１００の動作特性を変化させる役割だけをするため、
その容量は極小であってもよい。これによって、本発明
のＤＲＡＭセルは別途のキャパシタなしに寄生的に発生
されるキャパシタだけで十分な動作が可能である。Further, in the DRAM cell of the present invention, the capacitor thereof, that is, the parasitic capacitor 105 serves only to change the operating characteristics of the MOS transistor 100.
The capacity may be extremely small. As a result, the DRAM cell of the present invention can operate satisfactorily using only a parasitically generated capacitor without a separate capacitor.
【００２２】前記の如き本発明のＤＲＡＭセルを具現す
るため、本発明の実施例ではＳＯＩ（Silicon−On一Ins
ulator）トランジスタが利用される。ＳＯＩトランジス
タのうちでもＦＤ（Fully Depleted）素子が利用され
る。In order to implement the DRAM cell of the present invention as described above, in the embodiment of the present invention, SOI (Silicon-On-Ins) is used.
transistor) is used. Among SOI transistors, FD (Fully Depleted) elements are used.
【００２３】図３は典型的なＳＯＩトランジスタを示す
断面図であって、これに基づきＳＯＩトランジスタの特
性を説明する。ＳＯＩトランジスタは支持役割をする第
１シリコン層３０９とディパイスが形成される第２シリ
コン層３０７との間に埋込酸化膜（buried oxide：３１
２）が介在された構造のＳＯＩ基板にＭＯＳトランジス
タが形成された形態である。素子分離膜３０１は前記第
２シリコン層３０７に形成され、ゲート電極３０２は第
２シリコン層３０７上に形成され、ソース／ドレイン領
域３１０、３１１はゲート電極３０２の両側の前記第２
シリコン層部分にそれぞれ形成される。FIG. 3 is a sectional view showing a typical SOI transistor, on the basis of which the characteristics of the SOI transistor will be described. In the SOI transistor, a buried oxide film (31) is formed between the first silicon layer 309 serving as a supporting role and the second silicon layer 307 where the depletion is formed.
This is a form in which a MOS transistor is formed on an SOI substrate having a structure in which 2) is interposed. The device isolation layer 301 is formed on the second silicon layer 307, the gate electrode 302 is formed on the second silicon layer 307, and the source / drain regions 310 and 311 are formed on the second side of the gate electrode 302.
It is formed on each of the silicon layers.
【００２４】ＳＯＩトランジスタは次のような特徴を有
する。第１に、一つのＳＯＩＭＯＳトランジスタは素子
分離膜により隔離されると、隣接した他のＳＯＩトラン
ジスタと電気的に完全に隔離される。これは、第２シリ
コン３０７下部に埋込酸化膜３１２が存在することによ
り、前記埋込酸化膜３１２と素子分離膜３０１により電
気的に分離されるためである。The SOI transistor has the following features. First, when one SOIMOS transistor is isolated by the element isolation film, it is completely electrically isolated from the other adjacent SOI transistors. This is because the buried oxide film 312 is present under the second silicon 307, so that the buried oxide film 312 and the device isolation film 301 are electrically separated from each other.
【００２５】第２に、ＳＯＩトランジスタは、第１シリ
コン層３０９に加えた電圧（以下、後電極電圧（back g
ate bias）という）によりトランジスタのしきい電圧が
変動する。これは、基板に電圧の印加される場合しきい
電圧が変動するＭＯＳトランジスタの一般的な特性であ
るが、ＳＯＩトランジスタにおけるしきい電圧の変動と
一般のＭＯＳトランジスタのそれとは相違する。ここ
で、ＳＯＩトランジスタのしきい電圧の変動は埋込酸化
膜の厚さに影響を強く受ける。例えば、埋込酸化膜３１
２の厚さが２００Å、ゲート酸化膜の厚さが５０Åの場
合、しきい電圧は後電極電圧４Ｖに約１Ｖ捏度の変動幅
が発生される。Second, in the SOI transistor, the voltage applied to the first silicon layer 309 (hereinafter referred to as the back electrode voltage (back g
ate bias)) changes the threshold voltage of the transistor. This is a general characteristic of the MOS transistor in which the threshold voltage varies when a voltage is applied to the substrate, but the threshold voltage variation in the SOI transistor is different from that of a general MOS transistor. Here, the fluctuation of the threshold voltage of the SOI transistor is strongly influenced by the thickness of the buried oxide film. For example, the buried oxide film 31
When the thickness of No. 2 is 200Å and the thickness of the gate oxide film is 50Å, the threshold voltage has a fluctuation range of about 1V with respect to the rear electrode voltage of 4V.
【００２６】図４は第１シリコン層に印加された後電極
電圧に対するトランジスタのしきい電圧の変動を示すグ
ラフである。ＳＯＩトランジスタのしきい電圧は埋込酸
化膜とコンタクトされた第２シリコン層の境界面（以
下、後表面という）（図３のＢ領域）の状態に従って変
化する。例えば、後表面に正孔（hole）が多いと、第１
シリコン層に印加される後電極電圧の変動は前記正孔に
より遮蔽（screen）されるため、曲線aのように、−２
Ｖ以下の後電極電圧が印加される場合、後電極に対して
トランジスタのしきい電圧の変動はない。FIG. 4 is a graph showing variations in the threshold voltage of the transistor with respect to the rear electrode voltage applied to the first silicon layer. The threshold voltage of the SOI transistor changes according to the state of the boundary surface (hereinafter, referred to as the rear surface) of the second silicon layer that is in contact with the buried oxide film (region B in FIG. 3). For example, if there are many holes on the back surface,
Since the variation of the rear electrode voltage applied to the silicon layer is screened by the holes, as shown by the curve a, −2
When the rear electrode voltage of V or less is applied, the threshold voltage of the transistor does not change with respect to the rear electrode.
【００２７】反面、後表面に正孔が多くないと、後電極
電圧による電界（electricfield）は継続的にトランジ
スタのチャンネル領域に影響を及ぼすため、曲線ｂのよ
うに、しきい電圧は後電極電圧によって比例的に変動す
る。On the other hand, if there are not many holes on the rear surface, the electric field due to the rear electrode voltage continuously affects the channel region of the transistor. Therefore, as shown by the curve b, the threshold voltage is the rear electrode voltage. Fluctuates proportionally.
【００２８】本発明のＤＲＡＭセルは、図４から、後電
極電圧が−３Ｖの場合、後表面に正孔が多ければＳＯＩ
トランジスタのしきい電圧は１Ｖとなり、多くなければ
１．５Ｖとなるように製作したトランジスタを利用す
る。ここで、後表面に正孔が多い程度は第２シリコン層
のドーピング量や、埋込酸化膜あるいはゲート酸化膜の
厚さ等により調節可能である。According to FIG. 4, the DRAM cell of the present invention shows that when the rear electrode voltage is -3V and the number of holes on the rear surface is large, it is SOI.
A transistor manufactured so that the threshold voltage of the transistor is 1V and 1.5V if it is not large is used. Here, the amount of holes on the rear surface can be adjusted by the doping amount of the second silicon layer, the thickness of the buried oxide film or the gate oxide film, and the like.
【００２９】図５は本発明のＤＲＡＭセルの断面図であ
る。本発明の実施例はｎ−チャンネルＭＯＳトランジス
タを有するＤＲＡＭセルであって、該当分野の通常の知
識を有した者であれば、ｐ−チャンネルＭＯＳトランジ
スタを有するＤＲＡＭセルに対しても本発明が容易に適
用できることが分かる。FIG. 5 is a sectional view of the DRAM cell of the present invention. The embodiment of the present invention is a DRAM cell having an n-channel MOS transistor, and those skilled in the art can easily apply the present invention to a DRAM cell having a p-channel MOS transistor. It can be applied to.
【００３０】図５を参照すれば、本発明の実施例による
ＤＲＡＭセルは、ｐ型シリコン層５０１の一側表面上に
ゲート絶縁膜５０２の介在下で形成されたゲート５０３
と、前記ゲート５０３下部の前記シリコン層５０１にチ
ャンネル領域が誘起されるように、前記シリコン層５０
１に形成されたＮ＋ 不純物がドーピングされたソース
／ドレイン領域５０４、５０５とを有するＭＯＳＦＥＴ
を含む。また、シリコン層５０１の他側表面に絶縁膜５
０６の介在下で形成されたプレート電極用電導層５０８
を含む。しかも、前記シリコン層５０１と前記絶縁膜５
０６との界面、即ち後表面に誘起された少数キャリアを
パージさせるために、前記ソース領域５０４下部のシリ
コン層５０１部分にＰ＋ 不純物がドーピングされたパ
ージ領域５０７を含む。Referring to FIG. 5, a DRAM cell according to an embodiment of the present invention has a gate 503 formed on one surface of a p-type silicon layer 501 with a gate insulating film 502 interposed.
And the silicon layer 50 so that a channel region is induced in the silicon layer 501 below the gate 503.
With source / drain regions 504, 505 doped with N + impurities formed in 1
including. In addition, the insulating film 5 is formed on the other surface of the silicon layer 501.
Plate electrode conductive layer 508 formed under the interposition of 06
including. Moreover, the silicon layer 501 and the insulating film 5
In order to purge minority carriers induced at the interface with 06, that is, at the rear surface, a P + impurity-doped purge region 507 is included in a portion of the silicon layer 501 below the source region 504.
【００３１】前記ソース／ドレイン領域５０４、５０５
は前記絶縁膜５０６との界面から所定距離をおいて離れ
た深くまで形成される。前記パージ領域５０７はソース
領域を基準にしてチャンネル誘起領域の反対側の前記ソ
ース領域５０４の一部分を囲みながら前記絶縁膜５０６
とコンタクトされるように形成される。The source / drain regions 504 and 505
Are formed to a deep depth apart from the interface with the insulating film 506 at a predetermined distance. The purge region 507 surrounds a portion of the source region 504 opposite to the channel inducing region with respect to the source region, and the insulating layer 506.
Is formed to be in contact with.
【００３２】そして、特定セルを選択するためのワード
ラインは前記ゲート５０３に接続され、データの入出力
のためのビットラインはドレイン領域５０５に接続され
る。ソース領域５０４には正の電圧、例えば１Ｖが常に
印加される。プレート電極用電導層５０８には負の電
圧、例えば−３Ｖが常に印加される。A word line for selecting a specific cell is connected to the gate 503, and a bit line for inputting / outputting data is connected to the drain region 505. A positive voltage, for example 1V, is always applied to the source region 504. A negative voltage, for example, -3V is always applied to the plate electrode conductive layer 508.
【００３３】一方、パージ領域５０７がゲート５０３の
下部のシリコン層５０１即ちチャンネル領域に影響を及
ぼすようにするために、前記ソース及びドレイン領域５
０４、５０５が絶縁膜５０６と当接してはいけない。例
えば、シリコン層５０１の厚さが０．１５μｍであれ
ば、ソース及びドレインの接合深さは０．１μｍであれ
ばよい。Meanwhile, the source and drain regions 5 are formed so that the purge region 507 affects the silicon layer 501 under the gate 503, that is, the channel region.
04 and 505 must not contact the insulating film 506. For example, if the thickness of the silicon layer 501 is 0.15 μm, the junction depth between the source and drain may be 0.1 μm.
【００３４】上記の如き構造を持つ本発明のＤＲＡＭセ
ルの動作を、下記の表１を参照しつつ説明する。表１は
ＤＲＡＭセルの動作条件に従う動作電圧の例である。こ
こで、表１に記載された動作条件は一つの例だけであ
り、トランジスタの製造方法又は動作特性によってその
電圧値は変更され得る。The operation of the DRAM cell of the present invention having the above structure will be described with reference to Table 1 below. Table 1 is an example of the operating voltage according to the operating conditions of the DRAM cell. Here, the operating conditions shown in Table 1 are only one example, and the voltage value may be changed according to the manufacturing method or operating characteristics of the transistor.
【００３５】[0035]
【表１】 [Table 1]
【００３６】まず、ＤＲＡＭセルにデータを書き込むた
めの方法を説明する。パージ領域にOＶまたは−１Ｖを
印加すれば、シリコン層と絶縁膜との界面即ち、後表面
に存在する正孔はともに除去され、この場合、特定ワー
ドラインに接続されたセルには“０”のデータが書き込
まれる。以後、“０”のデータを書き込むためにはビッ
トラインに１Ｖを、“１”のデータを書き込むためには
ビットラインに５Ｖを、印加すればよい。First, a method for writing data in the DRAM cell will be described. When OV or -1V is applied to the purge region, holes existing on the interface between the silicon layer and the insulating film, that is, the rear surface are removed together. Data is written. After that, 1 V may be applied to the bit line to write the data of “0”, and 5 V may be applied to the bit line to write the data of “1”.
【００３７】一方、ワードラインに３Ｖの電圧が印加さ
れる場合、トランジスタはオン状態となる。しかしなが
ら、ビットラインに加えた電圧及びソース領域に加えた
電圧は同一の１Ｖであるため、“０”のデータはそのま
ま維持される。On the other hand, when a voltage of 3V is applied to the word line, the transistor is turned on. However, since the voltage applied to the bit line and the voltage applied to the source region are the same 1V, the data of "0" is maintained as it is.
【００３８】ＤＲＡＭセルに“１”ノデータを書き込む
方法は次の通りである。ビットラインに５Ｖを印加すれ
ば、ワードラインが活性化されて電流が流れることにな
り、この電流によって基板電流が発生する。ところで、
プレート電極電圧が−３Ｖであり、初期にパージ領域で
パージが行なわれるため、ソースは１Ｖ、ドレインは５
Ｖ、ゲートは３Ｖ、しきい電圧は１．５Ｖとなり、ソー
ス及びゲート間の電圧差は２Ｖ、ソース及びドレイン間
の電圧差は４Ｖ（ソース及びゲート間の電圧差の２倍）
となる。これによりｎ−チャンネルＭＯＳトランジスタ
における基板電流は多く発生する。The method for writing "1" data in the DRAM cell is as follows. By applying 5V to the bit line, will be the word line current flow is activated, the substrate current that occur by this current. by the way,
Plate electrode voltage Ri Ah at -3 V, for initially purging with the purge region is performed, the source is 1V, the drain 5
V, gate is 3V, threshold voltage is 1.5V, voltage difference between source and gate is 2V, voltage difference between source and drain is 4V (twice the voltage difference between source and gate)
Becomes Substrate current in this way n- channel MOS transistor is you often occurs.
【００３９】ｎ−チャンネルＭＯＳトランジスタにおけ
る基板電流は少数キャリアの正孔による電流という。正
孔はプレート電極にかかった負の電圧により第２シリコ
ン層と絶縁膜との界面である後表面に形成される。その
正孔はプレート電極の電圧により発生された電界を遮断
するため、ＭＯＳトランジスタのしきい電圧は１Ｖで低
くなる。こうした状態が“１”のデータが書き込まれる
のである。The substrate current in an n-channel MOS transistor is called a current due to holes of minority carriers. The holes are formed on the rear surface which is the interface between the second silicon layer and the insulating film due to the negative voltage applied to the plate electrode. Since the holes block the electric field generated by the voltage of the plate electrode, the threshold voltage of the MOS transistor becomes low at 1V. The data having such a state of "1" is written.
【００４０】書き込み時の所要時間は、例えば基板電流
が１００ｎA、絶縁膜による寄生キャパシタの容量が一
つのセル当たり０．１ｆＦ であれば３ｎｓ、１ｆＦで
あれば３０ｎｓ程度である。The time required for writing is, for example, about 3 ns if the substrate current is 100 nA and the capacitance of the parasitic capacitor formed by the insulating film is 0.1 fF per cell, and about 30 ns if it is 1 fF.
【００４１】次に、格納されたデータの読み出し方法を
説明する。前述したデータの書き込み方法にて後表面に
少数キャリアが形成される、即ち“１”の信号が格納さ
れている場合にはトランジスタのしきい電圧は１Ｖであ
り、少数キャリアが形成されていない、即ち“０”の信
号が格納されている場合にはトランジスタのしきい電圧
は１．５Ｖである。Next, a method of reading the stored data will be described. When the minority carriers are formed on the rear surface by the data writing method described above, that is, when the signal of "1" is stored, the threshold voltage of the transistor is 1 V, and the minority carriers are not formed. That is, when the "0" signal is stored, the threshold voltage of the transistor is 1.5V.
【００４２】ソース及びパージ領域に１Ｖ、ゲートに
２．５Ｖをそれぞれ印加すれば、ソース及びゲート間の
電圧差は１．５Ｖとなるので、ＤＲＡＭセルに“１”の
信号が格納されている場合にはソース及びドレインに領
域間のシリコン層にチャンネルが誘起されてドレインに
電流が流れることになる。その反対に、ＤＲＡＭセルに
“０”の信号が格納されている場合にはドレインに電流
が流れない。When 1 V is applied to the source and the purge region and 2.5 V is applied to the gate, the voltage difference between the source and the gate is 1.5 V, so that the signal "1" is stored in the DRAM cell. In this case, a channel is induced in the silicon layer between the source and drain regions, and a current flows in the drain. On the contrary, when the "0" signal is stored in the DRAM cell, no current flows in the drain.
【００４３】従って、少数キャリアが後表面に形成され
ているか否かによってドレインに流れる電流は数倍から
数十倍の差が発生するため、ドレインに流れる電流値よ
り２進状態の“０”または“１”のデータを読み出す。Therefore, a difference in current flowing through the drain is several to several tens of times depending on whether minority carriers are formed on the rear surface. Read the data of "1".
【００４４】図６は実験結果グラフである。曲線ａはパ
ージ電極にOＶを印加する際のドレイン電流−ゲート電
圧に対する特性を示す。曲線ａから、しきい電圧が１．
５Ｖで高まることが分かる。繰り返してデータを読み出
してもその特性は変化されない。FIG. 6 is an experimental result graph. A curve a shows the characteristics with respect to the drain current-gate voltage when OV is applied to the purge electrode. From the curve a, the threshold voltage is 1.
You can see that it increases at 5V. Even if the data is read out repeatedly, its characteristics are not changed.
【００４５】曲線ｂは、ドレインに５Ｖを加えることに
より、トランジスタを動作させて“１”のデータを書き
込むに際して、トランジスタのドレイン電流−ゲート電
圧に対する特性を測定した結果である。曲線ｂから、ゲ
ート電圧が１．５Ｖの場合、ドレイン電流は０．３mA程
度流れることが分かる。測定を繰り返しても結果は同様
であった。しかし、パージ領域５０７にOＶを印加すれ
ば、トランジスタの特性は曲線ａと同様になる。Curve b is the result of measuring the characteristics of the transistor with respect to drain current-gate voltage when writing "1" data by operating the transistor by applying 5V to the drain. It can be seen from the curve b that the drain current flows about 0.3 mA when the gate voltage is 1.5V. The result was the same even when the measurement was repeated. However, if OV is applied to the purge region 507, the characteristics of the transistor become similar to the curve a.
【００４６】一方、本発明のＤＲＡＭセルにおいて、漏
れ電流により供給された正孔によるデータの損失時間を
測定した結果、プレート電極とシリコン層との界面に介
在された絶縁膜のキャパシタンスが約１ｆＦの場合、約
５分がかかった。これは、一般のＤＲＡＭセルのリフレ
ッシュ（reflesh）時間が数十分の１秒であるのに対し
て、本発明のＤＲＡＭセルは長時間の間にデータを損失
することなく格納することを意味する。したがって、上
記の結果から、本発明のＤＲＡＭセルはリフレッシュ周
期を長くすることができ、それに伴う特性が優れたこと
が分かる。On the other hand, in the DRAM cell of the present invention, as a result of measuring the data loss time due to the holes supplied by the leakage current, the capacitance of the insulating film interposed at the interface between the plate electrode and the silicon layer is about 1 fF. In this case, it took about 5 minutes. This means that a typical DRAM cell has a refresh time of several tens of seconds, while the DRAM cell of the present invention stores data without loss for a long time. . Therefore, it can be seen from the above results that the DRAM cell of the present invention can have a longer refresh period and the characteristics associated therewith are excellent.
【００４７】図７乃至図１１は、本発明の実施例による
ＤＲＡＭセルの製造方法を説明するための一連の工程図
である。図７を参照すれば、Ｐ型の第１シリコン基板７
０１上に酸化膜７０２とドーピングされたポリシリコン
膜７０３とが順次形成され、前記Ｎ＋ 型の不純物がド
ーピングされたポリシリコン膜７０３はプレート電極形
態でパターニングされる。7 to 11 are a series of process charts for explaining the method of manufacturing the DRAM cell according to the embodiment of the present invention. Referring to FIG. 7, a P-type first silicon substrate 7
01, an oxide film 702 and a doped polysilicon film 703 are sequentially formed, and the N + -type impurity doped polysilicon film 703 is patterned in a plate electrode form.
【００４８】図８を参照すれば、パターニングされたポ
リシリコン膜７０３及び酸化膜７０２上に絶縁膜７０４
が形成され、前記絶縁膜７０４はCMP（ChemicalMechani
calPolishing）工程を通じて平坦化される。Referring to FIG. 8, an insulating film 704 is formed on the patterned polysilicon film 703 and the oxide film 702.
And the insulating film 704 is formed by CMP (Chemical Mechanical).
It is flattened through the calPolishing process.
【００４９】図９を参照すれば、第１シリコン基板７０
１上に形成された絶縁膜７０４と第２シリコン基板７０
５が取り付ける。図１０を参照すれば、第１シリコン基
板はＣＭＰ工程を通じて所定厚さが除去され、０．１〜
０．５μｍ厚さを持つシリコン膜７０１ａが形成され、
示したように、ＳＯＩ基板７００が作られる。Referring to FIG. 9, a first silicon substrate 70 is provided.
And the second silicon substrate 70 formed on the first insulating film 704.
5 attach. Referring to FIG. 10, the first silicon substrate has a predetermined thickness removed through a CMP process, and has a thickness of 0.1.
A silicon film 701a having a thickness of 0.5 μm is formed,
As shown, the SOI substrate 700 is made.
【００５０】図１１を参照すれば、ＬＯＣＯＳ工程を通
じてシリコン膜７０１ａに素子分離膜７０６が形成され
て前記シリコン膜７０１ａの活性領域が限定される。シ
リコン膜７０１ａの活性領域にはゲート７０７、Ｎ＋
ソース７０８及びドレイン７０９で構成されるＭＯＳト
ランジスタが形成され、イオン注入工程を通じてパージ
領域７１０が形成される。Referring to FIG. 11, an element isolation layer 706 is formed on the silicon layer 701a through a LOCOS process to define an active region of the silicon layer 701a. In the active region of the silicon film 701a, the gate 707, N +
A MOS transistor including a source 708 and a drain 709 is formed, and a purge region 710 is formed through an ion implantation process.
【００５１】本発明の実施例によって製作したＤＲＡＭ
セルは、スタック型キャパシタを持つ従来のＤＲＡＭセ
ルの製造工程に比じて非常に簡単である。もし、ＣＭＰ
工程が難しいとすれば、商業的に販売されるＳＯＩ基板
を利用することもできる。この実施例を図１２に示して
いる。ここでは、ＳＯＩ基板におけるプレート領域の形
成に対してのみ説明し、後続工程は図７乃至図１１図と
同様である。DRAM manufactured according to an embodiment of the present invention
The cell is very simple compared to the manufacturing process of conventional DRAM cells with stacked capacitors. If CMP
If the process is difficult, commercially available SOI substrates may be used. This embodiment is shown in FIG. Here, only the formation of the plate region in the SOI substrate will be described, and the subsequent steps are the same as those in FIGS.
【００５２】図１２を参照すれば、第１シリコン層８０
１及び第２シリコン層８０２間に絶縁膜８０３の介在さ
れた構造を持つＳＯＩ基板が提供され、Ｎ＋ プレート
領域８０４は不純物のイオン注入工程と熱処理工程を通
じて第１シリコン層８０１に形成される。イオン注入工
程はＮ＋ プレート領域８０４が形成される部分の以外
の第１シリコン層８０１部分には、不純物が注入されな
いように、不純物の注入エネルギーを調節せねばならな
い。以後の工程は図１１と同様である。Referring to FIG. 12, the first silicon layer 80
An SOI substrate having a structure in which an insulating film 803 is interposed between the first and second silicon layers 802 is provided, and an N + plate region 804 is formed in the first silicon layer 801 through an impurity ion implantation process and a heat treatment process. In the ion implantation process, the implantation energy of the impurities must be adjusted so that the impurities are not implanted into the portion of the first silicon layer 801 other than the portion where the N + plate region 804 is formed. The subsequent steps are the same as those in FIG.
【００５３】[0053]
【発明の効果】本発明におけるＤＲＡＭセルは、トラン
ジスタが直接ＤＲＡＭセルを駆動させるため、駆動速度
は既存のＤＲＡＭセルに比じて非常に速い。また、ＳＯ
Ｉ基板の埋込酸化膜に形成された電荷は漏れ電流により
除去される量が極少であるため、電荷量の変化は数秒間
には起こらない。従って、一般のＤＲＡＭセルは、格納
されている情報がほぼ０．１秒程度ぶりに消えるため、
これを補完するには継続的にリフレッシュを行うべきで
あるが、本発明のＤＲＡＭセルのリフレッシュは１秒あ
るいは数秒で増えるという効果がある。さらに、本発明
のＤＲＡＭセルは、その製造が簡単でかつ製造単価を大
きく低減させることができ、スタック型キャパシタの製
造時に発生される多くの問題点を根本的に除去できる。In the DRAM cell of the present invention, since the transistor directly drives the DRAM cell, the driving speed is very high as compared with the existing DRAM cell. Also, SO
Since the amount of charges formed in the buried oxide film of the I substrate is removed by the leakage current, the amount of charges does not change within a few seconds. Therefore, in a general DRAM cell, the stored information disappears after about 0.1 seconds,
To complement this, continuous refreshing should be performed, but the refreshing of the DRAM cell of the present invention has the effect of increasing in one second or several seconds. Further, the DRAM cell of the present invention is easy to manufacture and the manufacturing cost can be greatly reduced, and many problems that occur during manufacturing of the stack type capacitor can be basically eliminated.
【００５４】本発明の技術思想は前記好適の実施例によ
って具体的に記述したが、前記実施例は説明をするため
だけ、その制限をするためのものでない。また、本発明
の技術分野の通常の専門家であれば、本発明の技術思想
の範囲内で多様な実施例が可能であることが分かる。Although the technical idea of the present invention has been concretely described by the preferred embodiments, the embodiments are not for the purpose of limitation but for the purpose of explanation. Further, it is understood that a person skilled in the art of the present invention can make various embodiments within the scope of the technical idea of the present invention.
【図１】ａ及びｂは、一般のＤＲＡＭセルの断面構造及
びその等価回路図である。1A and 1B are a cross-sectional structure of a general DRAM cell and its equivalent circuit diagram.
【図２】本発明のＤＲＡＭセルの概念的回路図である。FIG. 2 is a conceptual circuit diagram of a DRAM cell of the present invention.
【図３】ＳＯＩトランジスタ構造を示す断面図である。FIG. 3 is a cross-sectional view showing an SOI transistor structure.
【図４】ＦＤ（Fully Depleted）ＳＯＩトランジスタの
後電極電圧及びしきい電圧間の関係を示すグラフであ
る。FIG. 4 is a graph showing a relationship between a rear electrode voltage and a threshold voltage of an FD (Fully Depleted) SOI transistor.
【図５】本発明の実施例によるＤＲＡＭセルの断面図で
ある。FIG. 5 is a cross-sectional view of a DRAM cell according to an embodiment of the present invention.
【図６】本発明のＤＲＡＭセルのゲート電圧及びドレイ
ン電流間の関係を示すグラフである。FIG. 6 is a graph showing the relationship between the gate voltage and the drain current of the DRAM cell of the present invention.
【図７】本発明の実施例によるＤＲＡＭセルの製造方法
を説明するための一連の工程図である。FIG. 7 is a series of process drawings for explaining a method of manufacturing a DRAM cell according to an embodiment of the present invention.
【図８】本発明の実施例によるＤＲＡＭセルの製造方法
を説明するための一連の工程図である。FIG. 8 is a series of process drawings for explaining a method of manufacturing a DRAM cell according to an embodiment of the present invention.
【図９】本発明の実施例によるＤＲＡＭセルの製造方法
を説明するための一連の工程図である。FIG. 9 is a series of process drawings for explaining a method of manufacturing a DRAM cell according to an embodiment of the present invention.
【図１０】本発明の実施例によるＤＲＡＭセルの製造方
法を説明するための一連の工程図である。FIG. 10 is a series of process drawings for explaining a method of manufacturing a DRAM cell according to an embodiment of the present invention.
【図１１】本発明の実施例によるＤＲＡＭセルの製造方
法を説明するための一連の工程図である。FIG. 11 is a series of process drawings for explaining a method of manufacturing a DRAM cell according to an embodiment of the present invention.
【図１２】本発明の他の実施例によるＤＲＡＭセルの製
造方法を説明するための断面図である。FIG. 12 is a cross-sectional view illustrating a method of manufacturing a DRAM cell according to another embodiment of the present invention.
１００ ＭＯＳトランジスタ １０５ 寄生キャパシタ ３０１、７０６ 素子分離膜 ３０２ ゲート電極 ３０９、８０１ 第１シリコン層 ３０７、８０２ 第２シリコン層 ３１０、５０４ ソース領域 ３１１、５０５ ドレイン領域 ３１２ 埋込酸化膜 ５０１ シリコン層 ５０２ ゲート絶縁膜 ５０３、７０７ ゲート ５０６、７０４、８０３ 絶縁膜 ５０７、７１０ パージ領域 ５０８ 電導層 ７００ ＳＯＩ基板 ７０１ 第１シリコン基板 ７０２ 酸化膜 ７０３ ポリシリコン膜 ７０５ 第２シリコン基板 ７０１ａ シリコン膜 ７０８ ソース ７０９ ドレイン ８０４ プレート領域 100 MOS transistor 105 Parasitic capacitor 301,706 Element isolation film 302 gate electrode 309, 801 First silicon layer 307, 802 Second silicon layer 310, 504 Source area 311, 505 drain region 312 Buried oxide film 501 silicon layer 502 gate insulating film 503 and 707 gates 506, 704, 803 insulating film 507, 710 Purge area 508 Conductive layer 700 SOI substrate 701 First silicon substrate 702 oxide film 703 Polysilicon film 705 Second silicon substrate 701a Silicon film 708 source 709 drain 804 plate area
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8242 H01L 27/108 ─────────────────────────────────────────────────── ─── Continuation of the front page (58) Fields investigated (Int.Cl. 7 , DB name) H01L 21/8242 H01L 27/108
Claims (18)
の一側表面上に形成されたゲートと、前記ゲートの両側
の前記半導体層に不純物をドーピングさせて形成された
第２導電型のソース／ドレイン領域とを有するＭＯＳＦ
ＥＴ；前記半導体層の他側表面上に形成された絶縁膜；
前記絶縁膜上に形成されたプレート電極；前記半導体層
と前記絶縁膜との界面、即ち前記半導体層の後表面に誘
起された小数キャリヤをパージするために前記半導体層
に形成された、第１導電型のパージ領域；前記ゲートに
接続され前記ＭＯＳＦＥＴの駆動を制御するワードライ
ン；及び、前記ドレイン領域に接続されて２進データを
入・出力させるビットラインを含んでなされ、前記２進
データは前記半導体層の後表面に小数キャリヤが誘起さ
れるか否かによってＤＲＡＭセルに書き込まれ、前記少
数キャリヤの有無に対応する前記ＭＯＳＦＥＴに流れる
基板電流を前記ビットラインで感知して前記ＤＲＡＭセ
ルに書き込まれた２進データを読み出すことを特徴とす
るＤＲＡＭセル。1. A semiconductor layer of a first conductivity type, a gate formed on one surface of the semiconductor layer, and a second conductivity type formed by doping an impurity into the semiconductor layer on both sides of the gate. With source / drain regions of
ET; an insulating film formed on the other surface of the semiconductor layer;
A plate electrode formed on the insulating film; a first electrode formed on the semiconductor layer to purge minority carriers induced at an interface between the semiconductor layer and the insulating film, that is, a rear surface of the semiconductor layer. the conductivity type of the purge region; connected to the gate word line for controlling the driving of the MOSFET; and made include bit line to input and output the connected binary data to said drain region, said binary
The data show that minority carriers are induced on the back surface of the semiconductor layer.
Depending on whether or not it is written into the DRAM cell,
Flowing in the MOSFET corresponding to the presence or absence of several carriers
Substrate current is sensed by the bit line to detect the DRAM cell.
A DRAM cell characterized by reading binary data written in a memory cell.
導体層と前記絶縁膜との界面から所定距離をおいて離れ
て前記半導体層に形成されたことを特徴とする請求項１
に記載のＤＲＡＭセル。Wherein said source and drain regions, according to claim 1, characterized in that the interface between the insulating film and the semiconductor layer formed on the semiconductor layer apart at a predetermined distance
DRAM cell according to.
し、前記チャンネルの反対側の前記ソース領域を一部分
囲むように半導体層に形成されることを特徴とする請求
項１に記載のＤＲＡＭセル。Wherein the purge region, the contact with the insulating film, DRAM cell according to claim 1, characterized in that formed in the semiconductor layer so as to surround a portion of the source region of the opposite side of the channel .
前記パージ領域はＰ＋型、前期半導体層はＰ型であるこ
とを特徴とする請求項１に記載のＤＲＡＭセル。4. The source and drain regions are N + -type,
The purge region is P + -type, this year semiconductor layer is P-type
The DRAM cell according to claim 1 , wherein:
前記パージ領域はＮ＋型、前期半導体層はＮ型であるこ
とを特徴とする請求項１に記載のＤＲＡＭセル。5. The source and drain regions are P + -type,
The purge region is N + -type, this year semiconductor layer is N-type
The DRAM cell according to claim 1 , wherein:
に負の電圧を印加することにより前記半導体層の後表面
に誘起され、前記少数キャリヤにより前記ＭＯＳＦＥＴ
を流れる基板電流を前記ソース領域及びゲート間の電圧
差より前記ソ ース領域及び前記ドレイン領域間の電圧差
が２倍以上となるようにして流すことを特徴とする請求
項１に記載のＤＲＡＭセル。 6. The minority carrier is the plate electrode.
By applying a negative voltage to the rear surface of the semiconductor layer
Is induced in the MOSFET by the minority carrier
Substrate current flowing through the source region and the voltage between the gate
Voltage difference between the source over source region and the drain region than the difference
Claim that the flow is made so that
Item 2. The DRAM cell according to Item 1 .
ドーピングされた第２半導体層間に絶縁膜が介在されて
いる構造でなされたＳＯＩ基板；前記第２半導体層上に
形成されたゲートと、前記ゲートの両側の前記第２半導
体層に不純物をドーピングさせて形成された第２導電型
のソース／ドレイン領域とを有するＭＯＳＦＥＴ；前記
第１半導体層に形成された第１導電型のプレート接合領
域；前記第２半導体層と前記絶縁膜との界面に誘起され
た小数キャリヤをパージするために前記第２半導体層に
形成された第１導電型のパージ領域；前記ゲートに接続
され前記ＭＯＳＦＥＴの駆動を制御するワードライン；
及び、前記ドレイン領域に接続されて２進データを入・
出力させるビットラインを含んでなされ、前記２進デー
タは前記第２半導体層と前記絶縁膜との界面に小数キャ
リヤが誘起されるか否かによってＤＲＡＭセルに書き込
まれ、前記少数キャリヤの有無に対応する前記ＭＯＳＦ
ＥＴに流れる基板電流を前記ビットラインで感知して前
記ＤＲＡＭセルに書き込まれた２進データを読み出すこ
とを特徴とするＤＲＡＭセル。Gate formed on said second semiconductor layer; 7. impurity of the first semiconductor layer and the first conductivity type doped SOI substrate in which the second semiconductor interlayer insulating film has been made by the structure which is interposed And the second semiconductors on both sides of the gate
MOSFET having a second conductivity type source / drain region formed by doping a body layer with impurities; a first conductivity type plate junction region formed in the first semiconductor layer; the second semiconductor layer and the above A first conductivity type purge region formed in the second semiconductor layer for purging minority carriers induced at the interface with the insulating film; connected to the gate
A word line for controlling the driving of the MOSFET;
And input binary data by connecting to the drain region
The bit line to be output is included in the binary data.
Data at the interface between the second semiconductor layer and the insulating film.
Write to DRAM cell depending on whether rear is induced
Rarely, the MOSF corresponding to the presence or absence of the minority carrier
Before sensing the substrate current flowing to ET with the bit line
A DRAM cell characterized by reading binary data written in the DRAM cell.
半導体層と前記絶縁膜との界面から所定距離をおいて離
れて前記半導体層に形成されたことを特徴とする請求項
７に記載のＤＲＡＭセル。8. The source / drain region comprises the second
Claims, characterized in that formed in the semiconductor layer and the semiconductor layer from the interface between the insulating film apart at a predetermined distance
7. The DRAM cell according to 7 .
し、前記チャンネルの反対側で前記ソース領域を一部分
囲むように、第２半導体層に形成されることを特徴とす
る請求項７に記載のＤＲＡＭセル。9. The purge region is formed in the second semiconductor layer so as to be in contact with the insulating film and partially surround the source region on the opposite side of the channel .
DRAM cell of claim 7 that.
前記パージ領域はＰ＋型、前期プレート接合領域はＮ＋
型であることを特徴とする請求項７に記載のＤＲＡＭセ
ル。10. The source / drain regions are N + type,
The purge region is P + type, and the plate bonding region is N +
8. The DRAM cell according to claim 7, wherein the DRAM cell is a mold.
前記パージ領域はＮ＋型、前期プレート接合領域はＰ＋
型であることを特徴とする請求項７に記載のＤＲＡＭセ
ル。11. The source / drain region is a P + type,
The purge area is N + type, and the plate bonding area is P +
8. The DRAM cell according to claim 7, wherein the DRAM cell is a mold.
合領域に負の電圧を印加することにより前記半導体層と
前記絶縁膜との界面のに誘起され、前記少数 キャリヤに
より前記ＭＯＳＦＥＴを流れる基板電流を前記ソース領
域及びゲート間の電圧差より前記ソース領域及び前記ド
レイン領域間の電圧差が２倍以上となるようにして流す
ことを特徴とする請求項７に記載のＤＲＡＭセル。 12. The minority carrier is connected to the plate.
By applying a negative voltage to the junction region,
Induced at the interface with the insulating film ,
The substrate current flowing through the MOSFET is
From the voltage difference between the gate region and the gate,
Flow so that the voltage difference between rain regions is more than double
8. The DRAM cell according to claim 7, wherein:
化膜及び第２導電型でドーピングされたポリシリコン膜
を順次形成する段階；前記ポリシリコン膜をパターニン
グしてプレート電極を形成する段階；前記プレート電極
を含んだ第１シリコン層上に絶縁膜を形成する段階；前
記絶縁膜に第２シリコン基板を取り付ける段階；化学的
・機械的研磨工程を施して前記第１シリコン層を所定厚
さだけ除去して薄膜のシリコン膜を形成する段階；前記
シリコン膜に素子分離膜を形成して活性領域を定義する
段階；前記活性領域上にゲートを形成し、前記ゲートの
両側の前記シリコン膜に不純物をドーピングさせて第２
導電型のソース／ドレイン領域をシリコン膜に形成して
ＭＯＳＦＥＴを形成する段階；及び前記シリコン膜に前
記ソース／ドレインの不純物とは反対型の不純物をドー
ピングしてパージ領域を形成する段階を含んでなること
を特徴とするＤＲＡＭセルの製造方法。13. The acid on the first silicon substrate of the first conductivity type.
An insulating film on the first silicon layer containing plate electrode; the polysilicon film is patterned forming a plate electrode; monolayer and the step of second conductivity type doped polysilicon film sequentially in the formation Forming; attaching a second silicon substrate to the insulating film; performing a chemical mechanical polishing process to remove the first silicon layer by a predetermined thickness to form a thin silicon film; the silicon Forming an isolation layer on the layer to define an active region; forming a gate on the active region, and doping impurities into the silicon layer on both sides of the gate to form a second region.
Forming conductive type source / drain regions in a silicon film to form a MOSFET; and doping the silicon film with an impurity of a type opposite to that of the source / drain to form a purge region. And a method for manufacturing a DRAM cell.
と一定距離をおいて離れて前記シリコン膜に形成された
ことを特徴とする請求項１３に記載のＤＲＡＭセルの製
造方法。14. The source / drain is formed in the silicon film with a certain distance from the insulating film.
14. The method for manufacturing a DRAM cell according to claim 13 , wherein
し、前記ソース領域を一部分囲むように形成されたこと
を特徴とする請求項１３に記載のＤＲＡＭセルの製造方
法。15. The purge region, the insulating film and in contact with, that is formed to surround a portion of the source region
14. The method of manufacturing a DRAM cell according to claim 13 , wherein:
物でドーピングされた第２シリコン層間に絶縁膜が介在
されてなる構造を有するＳＯＩ基板を提供する段階；前
記絶縁膜と第１シリコン層との界面で第１シリコン層に
第２導電型のプレート領域を形成する段階；前記第２シ
リコン層に素子分離膜を形成して活性領域を定義する段
階；前記第２シリコン層の活性領域上にゲートを形成
し、前記ゲートの両側の前記第２シリコン層に不純物を
ドーピングさせてソース／ドレイン領域を形成してＭＯ
ＳＦＥＴを形成する段階；及び前記第２シリコン層に前
記ソース／ドレイン領域の不純物とは反対型の不純物を
ドーピングしてパージ領域を形成する段階を含んでなる
ことを特徴とするＤＲＡＭセルの製造方法。16. An SOI substrate having a structure in which an insulating film is interposed between a first silicon layer and a second silicon layer doped with impurities of a first conductivity type, the insulating substrate and the first silicon layer. Forming a plate region of the second conductivity type on the first silicon layer at the interface with; and defining an active region by forming an isolation film on the second silicon layer; on the active region of the second silicon layer. A gate is formed on the first and second sides, and the second silicon layer on both sides of the gate is doped with impurities to form source / drain regions.
A step of forming an SFET; and a step of forming a purge region by doping the second silicon layer with an impurity of a type opposite to that of the source / drain region. .
と一定距離をおいて離れて前記第２シリコン層に形成さ
れたことを特徴とする請求項１６に記載のＤＲＡＭセル
の製造方法。17. The source / drain method for manufacturing a DRAM cell according to claim 16, characterized in that formed in the insulating film and the second silicon layer away at a certain distance.
し、前記ソース領域と一部分接するように第２シリコン
層に形成されたことを特徴とする請求項１６に記載のＤ
ＲＡＭセルの製造方法。18. The D according to claim 16, wherein the purge region is formed in the second silicon layer so as to contact the insulating film and partially contact the source region.
Method of manufacturing RAM cell.
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