JP3465386B2 - フレーム同期回路と同回路を用いた符号化/復号化処理回路 - Google Patents
フレーム同期回路と同回路を用いた符号化/復号化処理回路Info
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Description
回路を有する復号化処理回路に関するものである。
いは、伝送処理端局内の処理速度が日増しに向上してき
ており、ボード・装置間の信号インタフェース速度が日
増しに高速化し、その伝送距離についても装置の配置に
柔軟に対応する為、増加する傾向にある。そこで、多数
の信号を並列に長い距離を伝送することのできるインタ
フェースを実現する必要がある。
図、(b) は動作説明図である。上記の様に、ボード・装
置間のインタフェース速度が日増しに高速化されるのに
伴い、並列の高速ディジタル信号を効率よく、比較的長
距離伝送することのできる符号化/復号化処理回路の実
現が重要な課題となっている。特に、伝送される情報が
画像信号及びデータ信号等の場合には、符号化/復号化
処理回路も含めた送受信回路の伝送品質の軽微な劣化
が、明瞭な誤りとして利用者に知覚される為、回路全体
として極めて低い誤り率が要求される。
な符号化/復号化処理回路を実現するには、符号化処理
回路では効率的な符号化を行なうこと、復号化処理回路
においては同期復帰時間が速く、擬似同期、同期外れを
起こさないフレーム同期回路の実現が必要である。
際、この並列データを多重化したデータを各チャネル毎
に入れ替えて符号化を行なう方式、バーストデータ伝送
時の伝送路マーク率を1/2 にする為、入力データをスク
ランブリングする方法、補助ビットとして直前ビットの
論理反転符号を挿入し同符号連続を抑える方法、フレー
ムビット検出によるフレーム同期方式、フレームビット
の符号誤りを監視する同期保護方式などが提案されてい
る。
られるのは1ビット遅延シフト方式である。この方式は
図15に示す様に、フレーム比較・検出部分81、同期保護
部分82、制御部分83で構成されて、制御部分で生成した
フレームパルスと入力データをフレーム比較・検出部分
で比較する。ここで、フレームパルスはデータ中に等間
隔で分散しているとする。
比較した時、符号が一致するとフレームパルス検出とし
て同期保護状態に移行する。しかし、符号が不一致の場
合にはフレームパルスを(1ビット+1フレーム)遅延
してデータと比較するが、不一致の場合は更に(1ビッ
ト+1フレーム)遅延する。そして、この遅延を一致す
るまで繰り返す。
(a) は擬似同期発生の場合、(b) はデータ・スリップ時
の誤同期発生の場合である。
は、 (1) 入力するディジタル信号のパターン( バーストデー
タなど) によっては、システムを立ち上げた時に復号化
処理回路においてフレームビットバターンを誤認して擬
似同期の起こる可能性がある。
中に"1", "0"の交番するフレームビットパターン( 図中
のF1が"1", F0 が"0" とする) が分散して挿入されてお
り、これと同じパターンのデータが存在する場合は擬似
同期が起こる。 (2) 同期確立後、伝送データが前後にスリップした時に
誤同期の起こる可能性がある。
ビットパターンと同じパターンのデータがフレームビッ
トパターンと隣り合っていても、復号化処理回路で正常
にフレーム同期が取れていたとする( , 参照) 。し
かし、データが何らかの原因( 例えば、伝送路の温度変
化など) により、スリップすると、誤り動作が発生する
( , 参照) 。 (3) フレーム長に対応して、同期復帰時間が長くなるの
で、保守性や信頼性に関して不利になる。 (4) バーストデータを伝送する際、符号化処理部でデー
タにスクランブル処理を施す。スクランブル処理は、回
路内のスクランブラで発生するスクランブルパターンと
伝送データとの排他的論理和を取ることによって行なわ
れる。
長は回路内のスクランブラの段数によって決定される
が、この長さはフレーム長と異なることが多い。システ
ムにおいて、1フレーム長当りのマーク率を規定する
為、スクランブルパターンに1フレーム長相当の周期で
リセットをかける。
クランブルパターンとリセット位置の関係が各チャンネ
ル毎に異なりマーク率のチャンネル間のバラツキが大き
く、例えば、光送受信器と組み合わせて使用する場合、
平均値検出を行なう光/電気変換部の特性に悪影響を与
える。
及びこの回路を使用した復号化処理回路の提供を図るこ
とを目的とする。
ム同期回路が補助ビットとフレームビットが挿入された
入力符号化データから補助ビットを検出し、検出出力を
送出する補助ビット検出手段と、検出出力を利用して、
入力符号化データからフレームビットを検出するフレー
ム同期検出手段を有する様に構成する。
一定周期の補助ビットとフレームビットを挿入する様に
した。第3の本発明は、上記フレームビットの周期を補
助ビットの挿入周期の整数倍となる様にした。
期で補助ビットが置き替わる様にした。第5の本発明
は、非同期状態でアラームを送出する様にした。
データとPNパターンとの排他的論理和を取るデスクラン
ブラ部を有する様にした。第7の本発明は、デスクラン
ブラ部をフレーム同期検出部から出力するフレーム情報
でセット/リセットする様にした。
御部を有する補助ビット検出手段とフレーム同期検出
部、同期保護部、デスクランブラ部を有するフレーム同
期検出手段を設け、フレーム同期検出部が、受信側制御
部の出力を利用してフレームビットを検出してフレーム
同期を取る様に構成した。
でn ビットカウンタが"0" となる所で排他的論理和出力
が"0" となった時の符号が、補助ビットと認識できなけ
れば、2 ビットカウンタを"0" にして補助ビットのハン
ティングを始める様にした。
助ビットの符号誤りを検出すると再ハンティング状態に
戻る構成にした。第12の本発明は、同期保護部で補助ビ
ットの同期保護とフレームビットの同期保護を同時に行
なって、擬似同期やデータ・スリップ時の誤同期を回避
する構成にした。
データのうち、1チャンネルをマスター、他のチャンネ
ルをスレーブとし、マスタのフレーム同期回路からのフ
レームビット情報を用いてスレーブのフレーム同期を取
る構成にした。
部にスキューアライン機能を持たせる構成にした。第15
の本発明は、スクランブラ部、符号化処理部、送信側制
御部を有する符号化処理回路及びフレーム同期部、復号
化処理部を有する復号化処理回路において、フレーム長
及びPNパターンのリセット長を設定可能な構成にした。
制御部に設けられたnビットカウンタを2K-1 ビットカ
ウンタに置換する構成にした。第17の本発明は、光受信
器において、受信側制御部に2 K-1 ビットカウンタを設
け、フレーム長とPNパターンのリセット長を設定可能に
した。
用いた符号化/復号化処理回路の要部構成図の一例、図
2は図1中のフレーム同期回路の動作説明用フロー図で
ある。
中のスクランブラ部1は、PNパターン発生回路とゲート
回路からなり、PNパターン発生回路から出力されるPNパ
ターンと入力ディジタル信号との排他的論理和を取る。
ランブリングされたデータに補助ビット及びフレームビ
ットを挿入し、mB1C符号化を行なう。送信側制御部3
は、図示しない内蔵の(m+1)ビットカウンタ、n ビット
カウンタ、2 ビットカウンタのセット/リセットを行な
う。
た符号化データの i番目と(i+1)番目とを比較して補助
ビットを検出する。受信側制御部42は、図示しない内蔵
の(m+1)ビットカウンタ、n ビットカウンタ(CNTn ) 、
2 ビットカウンタ(CNT2 ) のセット/ リセットを行な
う。
及びフレーム情報の出力タイミングの生成とデスクラン
ブラ部のセット/ リセット用情報の生成とフレーム保護
用情報の生成を行なう。
い、フレーム同期のアラームを出力する。デスクランブ
ラ部5は、図示しないPNパターン発生回路とゲート回路
からなり、PNパターン発生回路から出力されるPNパター
ンとフレーム同期の取れたデータとの排他的論理和をと
り、スクランブリングされたデータを元のディジタル信
号に戻す。
ット及びフレームビットを削除する。 ここで、補助ビ
ットは(m+1)ビット毎に挿入され、その符号は直前のビ
ットの反転となる。フレームビットは[(m +1)×n ] ビ
ットに1回、1, 0交番として補助ビット上に挿入され
る。
符号化データが復号化処理回路に入力すると、フレーム
同期回路で図2に示す様なフローに従って補助ビット(C
ビット) やフレームビット(Fビット) を検出する。即
ち、 1. 2ビットカウンタ(CNT2)を0にする(S1 参照) 。 2. 比較部41で、データのi 番目と(i+1)番目との排他
的論理和を取り、その結果が初めて"1" となった場所を
C ビットと認識する(S2 参照) 。
ンタ, n ビットカウンタをリセットする(S3 参照) なお、"1" でなければ、"1" となるまで繰り返す(Cビッ
トハンティング) 。 3. (m+1)ビットカウンタが"0" の時(S4 のY 参照) 、
i 番目と(i+1)番目との排他的論理和(S5)が"1" であれ
ば、C ビットと見なし(S5 のY 参照) 、n ビットカウン
タを+1 する(S6 参照) 。
ウンタを+1 する。 4. (m+1)ビットカウンタが "0"の時(S4 のY 参照))、
i 番目と(i+1)番目との排他的論理和が"0" であれば(S
5 のN)、C ビットではないが、F ビットの可能性がある
為、これよりC ビットを探し始める。
Y 参照) 、n ビットカウンタをリセットし、2 ビットカ
ウンタを"1" にする(S9 参照) 。なお、2ビットカウン
タを"1" にしたと云うことはF ビットの検出を行なって
いることを表す。
ンタが "0"の時は(S10のY 参照)、S7の(m+1)ビットカ
ウンタをカウントアップしてS4とのループを回る。しか
し、n ビットカウンタが0 でなければ(S10のN 参照) 、
C ビットの再ハンティングに入る。 5. ここで、上記の検出ビット(S5 の所の i+1 番目の
ビット) の符号が"0" であったとすると、次にn ビット
カウンタが "0"になる所で、検出されるビットの符号
が"1" であれば、このビットをF ビットとして認識す
る。
ビットを2r回分、即ち、後方保護r 段の後、同期が確立
する。 6. しかし、検出されるビットの符号が"0" であれば、
F ビットと認識せず、Cビットかどうかの判定をS5で行
なう。
を+1 し(S6 参照) 、判定しなければ、2 ビットカウン
タを"0" として(S1 参照) 、C ビットの再ハンティング
を始める。
は、C ビットの検出は常に行なっている為、符号化デー
タがバースト的に誤った場合にF ビットの符号誤りを待
たず、直ちに再ハンティングを行なうことができる。
視を行い、C ビットの符号誤りを検出すると、F ビット
符号の正誤にかかわらず、再ハンティング状態に戻る。
この様に、C ビットの検出を行なうことによって、F ビ
ットのみの検出と比べて、再ハンティングまでの時間が
短いので、同期復帰時間を短縮することができる。
護とF ビットの同期保護を同時に行なうので、擬似同期
パターンによる擬似同期や、データ・スリップ時の誤同
期を回避することが可能となる。
いて、n ビットカウンタを2K-1 ビットカウンタ(K=1,
2, 3・・) にすることにより Kの値を任意に設定できる
ので、カウンタ部分の回路構成の簡略化ができ、フレー
ム長及びPNパターンのリセット長を変化させ、擬似同期
パターンの発生を回避させ、バーストデータ伝送時の伝
送路マーク率を一定にすることが可能となる。
ンネル間バラツキを小さくすることが可能となる。
例、図4は図3の動作説明図(その1)、図5は図3の
動作説明図(その2)、図6は本発明の実施例の符号化
処理回路の要部構成図、図7は図6の動作説明図、図8
は本発明の実施例の復号化処理回路の要部構成図、図9
は図8中のスレーブ側フレーム同期回路の構成図、図10
は図9中の遅延回路の動作説明図、図11は図8の動作説
明図、図12は本発明の実施例の復号化処理回路の別の一
例を示す図、図13は本発明の実施例の復号化回路の更に
別の一例を示す図、図14は本発明を光伝送装置に適用し
た場合の要部構成図である。
を示す。以下、mB1C符号化は19B1C符号化として、図3
〜図14の説明を行なう。先ず、図1、図4、図5を用い
て図3に示すフレーム同期回路の同期確立迄の動作を説
明する。
ンブラ部1、符号化処理部2、送信側制御部3で構成さ
れており、この回路から19B1C 符号化データをフレーム
同期回路4、デスクランブラ部5、復号化処理部6で構
成される復号化処理回路に送出するので、フレーム同期
回路に19B1C 符号化データが入力する(図4(a) 参照)
。なお、図2中の(m+1)ビットカウンタ、n ビットカ
ウンタは図3の20ビットカウンタ、8ビットカウンタに
対応する。
するリセット(b) が"H" になるとハンティング開始とな
り( 図4(b)の参照) 、比較部41で符号化データの i番
目と(i+1)番目との排他的論理和( 以下、EX-0R と省略
する) を取り、その結果が初めて "1"になった場所をC
ビット( 補助ビット) と認識し、EX-OR の反転(k) と1
ビットシフト(L) を出力する( 図4(k),(L)の参照) 。
ンタ(c) 及び8ビットカウンタ(d)をリセットする( 図4
(c),(d)の参照) 。20ビットカウンタ情報(f) が8ビ
ットカウンタ(d) と2ビットカウンタ(e) に送られ、8
ビットカウンタ情報(g) が2ビットカウンタに送られ
る。
番目のビットと (i +1)番目のビットとのEX-OR が "1"
であればC ビットとみなし、8ビットカウンタ(d) のカ
ウント値を+1 する。
目のビットと (i +1)番目のビットとのEX-OR が "0"で
あれば、C ビットではないがF ビットの可能性がある
為、これよりC ビットを探し始める( 図4(a)の参照)
。
(図4(d)の参照) 、2ビットカウンタ(e) を "1"にす
る( 図4(e)の参照) 。2ビットカウンタが "1"の場合
は Fビットの検出を行なっていることを表す。
i 番目のビットと (i +1)番目のビットとのEX-OR が "
0"となると、C ビットは誤りとなり、隣のビットから C
ビットの再ハンティングが始まる( 図4(a) の参照)
。
なり、再び、図4(c),(d)のの状態まで遷移したとす
る。状態で検出されるビットの符号が "0"であったと
すると、次に8ビットカウンタが "0"となる所で検出さ
れるビットの符号が "1"であれば、このビットをF ビッ
トとして認識する。
Fビット4回分、即ち、後方2段の後、同期が確立する
( 図5(a) の参照) 。同期が確立すると、アラーム
(m) が"L"となり( 図5(m) のA 参照) 、デスクラン
ブラリセット用情報(h) 、フレーム情報(i) 、フレーム
ビット情報(j) を出力する( 図5のB 参照) 。
で検出されるビットの符号が "0"であれば、 Fビットと
認識せずC ビットかどうかの判定を行なう。ここで、C
ビットと判定すれば、8ビットカウンタを+1し、判定
しなければ2ビットカウンタを "0"として Cビットの再
ハンティングを始める。
よって、F ビットのみの検出と比べて再ハンティングま
での時間が短いので同期復帰時間を短縮することができ
る。また、同期保護部44では、ハンティング過程におい
て、C ビットの同期保護とフレームビットの同期保護を
同時に行なっている( 後方保護) ので、擬似同期パター
ンによる擬似同期を回避することができる。
同期保護を行なう( 前方保護) ことができる。C ビット
の前方保護は1フレーム長内に存在する Cビット中、1
個でも誤りが発見されると1段と数える。保護段数が2
段の時、C ビットの誤りが2フレーム連続で発見される
と、再ハンティング状態となる。この保護により、デー
タ・スリップ時の誤同期を回避することが可能となる。
受信側であり、図6中の11はパラレル/ シリアル変換
部、12, 61はデータスワップ部、4aはマスターのフレー
ム同期部、4bはスレーブのフレーム同期部、62はシリア
ル/ パラレル変換部である。
に対する回路構成になっているが、図6に示す符号化処
理回路は20本の並列入力データ( うち1本は F/Cビット
挿入用) を4本ずつパラレル/シリアル変換部11で4多
重して5系列のデータに変換した後、データスワップ部
12で5系列のデータを図7に示す様に4ビット単位(並
列入力データ4本に対応)に系列間で順次、入替えを行
ってスクランブラ部13に送出する。
ターンとのEX-OR を取り、F/C ビット挿入部21で 20 ビ
ット毎にC ビットを、160 ビット毎にF ビットを挿入し
て19B1C 符号化データとして出力する。
の19B1C 符号化データのうちの1本をマスターに、残り
の4本をスレーブとし、マスターのフレーム同期回路4a
において上記で説明した手段を用いてフレーム同期を取
った後、マスタの同期情報(Fフラグ及びF ビット情報)
を各スレーブのフレーム同期回路4bに送出する。
力した同期情報を用いてそれぞれフレーム同期を取る
が、スレーブのフレーム同期方法を図9、図10を用いて
説明する。
例えば、5段のシフトレジスタで構成されている)41b
で入力データに±2ビットの遅延を与え、−2ビット,
−1ビット,±0ビット,+1ビット,+2ビット遅延
データ、即ち、計5系列のデータを用意する。受信側制
御部45b において、マスターからのF ビット情報が入力
すると、それを基にセレクト信号を生成してセレクタ部
42b に送出する。
号で選択された遅延データとマスタから送出されたF フ
ラグとを比較する。比較結果が不一致の場合は次の遅延
データを選択し、一致すれば一致したセレクトデータを
出力する。
して±2ビットまでのスキューを解消できる。本方式は
マスターの同期確立後、複数のスレーブで同時にハンテ
ィングを開始する為、同期復帰時間が早く、またマスタ
に比べて回路規模が小さいと云う特徴を持つ。
後、各系列は図8のデスクランブラ部5で同期データと
PNパターンとのEX-OR を取り、データスワップ部61で図
11に示す様にデータを系列間で入れ替え直し、シリアル
/ パラレル変換部62で各系列毎に並列データ4本に分離
する。
報をスレーブ4b1 に送り、スレーブ4b1 で同期が確立し
た後、この同期情報をスレーブ4b2 に送ると云う具合に
順次、同期を取って行く構成にしてもよい。また、図13
に示す様に、全ての符号化データ系列をマスタとして個
々にフレーム同期を取る形態にしてもよい。
は、図6に示す符号化処理回路において、データにスク
ランブル処理を施す。スクランブル処理は、回路内のス
クランブラで発生するスクランブルパターンと伝送デー
タとのEX-OR を取ることによって行なわれる。
長は回路内のスクランブラの段数によって決定される
が、この長さはフレーム長とは異なることが多い。一
方、システムにおいては、1フレーム長あたりのマーク
率を規定る為、スクランブルパターンに1フレーム長相
当の周期でリセットをかける。
ランブルパターンとリセット位置の関係が各チャンネル
毎に異なり、マーク率がチャンネル間でバラツクと云う
のが従来の課題であったが、フレーム長とPNパターンの
マーク率が僅かに変化させると、1フレーム長当りのPN
パターンのマーク率が僅かに変化する。
ーク率が変化して0.5 からずれた時、そのずれた分だけ
補正することができる。従って、並列データ伝送路にお
いては、チャンネル間でのマーク率のバラツキを小さく
することもできる。
で、且つ、フレーム長の整数倍の時、擬似同期パターン
が発生する可能性がある。この時、 2K-1 ビットカウン
タ制御部( 図示せず) において 2K-1 ビットカウンタを
制御し、PNパターン及びリセット長を変化させることに
より、擬似同期が起こらない様にすることができる。
フレーム同期回路を光伝送装置に用いた場合の要部構成
図である。図に示す様に、フォトダイオード(PD)、プリ
アンプ、リファレンス回路、リミッタアンプで構成され
る光/ 電気変換部とを有する光受信部と、上記の復号化
処理回路とを組み合わせた光受信器において、フレーム
長、デスクランブラ部内のPNパターンのリセット長を任
意に設定する 2K-1 ビットカウンタを用意して、Kの値
を制御することで伝送路のマーク率を変化させることが
できる。ここで、Kは1,2,3 ・・である。
り、リファレンス回路では光受信レベルを検出してい
る。この時、リファレンス回路で平均値を検出する方式
であれば伝送路マーク率が常に0.5 であることが安定に
動作する条件である。
ランブル処理が行なわれてもデータ自身のマーク率や出
現パターンによって0.5 から僅かにずれてしまう。この
ことがリファレンス回路( 平均値検出回路) の特性劣化
を招くことになる。
び受信部におけるデスクランブラ内部のPNパターン発生
部で発生するPNパターンのリセット長をかえることによ
り、或いはフレーム長を変えることにより、伝送路マー
ク率を0.5 に対して微妙に変化させることができる。
して伝送路マーク率が0.5 からずれた時に0.5 に近づけ
る様に修正することが可能となる。つまり、本発明によ
れば同期復帰時間を短縮すること、擬似同期及びデータ
・スリップ時の誤同期を回避すること、伝送路マーク率
を変化させること、並列伝送時のチャンネル間ばらつき
を抑えること、光伝送システムに適用した時の光受信部
の能力に最適なマーク率でのデータ伝送を行い、光/ 電
気変換部における平均値検出の特性劣化を防ぐこと、n
ビットカウンタを 2K-1 ビットカウンタとすることによ
り、回路構成を簡略化することが可能となる効果を奏
し、符号化/ 復号化処理装置の性能向上に寄与するとこ
ろが大きい。
最適化を図ったフレーム同期回路と同回路を用いた符号
化/復号化処理回路の提供を図ることができると云う効
果がある。
符号化/復号化処理回路の要部構成図の一例である。
図である。
る。
である。
である。
である。
を示す図である。
を示す図である。
成図である。
作説明図である。
(b) はデータスリップ時の誤同期発生の場合である。
理部 3 送信側制御部 4 フレーム
同期回路 5 デスクランブラ部 6 復号化処
理部 11 パラレル/ シリアル変換部 12 データス
ワップ部( 送信側) 41 比較部 42 受信側制
御部 43 フレーム同期検出部 44 同期保護
部 61 データスワップ部( 受信側) 62 シリアル
/ パラレル変換部
Claims (3)
- 【請求項1】 補助ビットとフレームビットが挿入され
た入力符号化データから補助ビットを検出し、検出出力
を送出する補助ビット検出手段と、 該検出出力を利用して、該入力符号化データからフレー
ムビットを検出するフレーム同期検出手段 を有することを特徴とするフレーム同期回路において、 前記補助ビット検出手段は、符号化データの i番目と(i
+1)番目を比較して補助ビットを検出する比較部と、該 補助ビットの検出状態に対応してセット/ リセットさ
れる、補助ビット挿入周期をカウントする (m+1)ビットカ
ウンタ、該(m+1)ビットカウンタと連携し、(m+
1)×nビット周期でのフレームビットの挿入周期をカ
ウントするnビットカウンタ、該(m+1)ビットカウ
ンタ、該nビットカウンタと連携動作し、ハンティング
の制御を行なう2 ビットカウンタを持ち、該2ビットカ
ウンタは、前記比較部の出力、前記(m+1)ビットカ
ウンタ、前記nビットカウンタの出力と、前記(m+
1)ビットカウンタは、前記比較部の出力と、前記nビ
ットカウンタは、前記比較部の出力、前記(m+1)ビ
ットカウンタの出力と、各々、相互接続され、前記2ビ
ットカウンタ、前記nビットカウンタ出力を制御信号と
して必要な部分に送出する受信側制御部を有し、 前記フレーム同期検出手段は、該制御信号を利用して入
力符号化データからデータ、フレームビット、フレーム
情報、同期保護情報及びデスクランブラ部用セット/ リ
セット用情報を生成・送出するフレーム同期検出部、 該フレーム同期検出部からのフレームビット、フレーム
情報、同期保護情報を用いて同期保護が外れた時にアラ
ームを送出する同期保護部、 デスクランブラ部を有し、 該フレーム同期検出部が、該受信側制御部の出力を利用
してフレームビットを検出してフレーム同期を取る様に
構成したことを特徴とするフレーム同期回路。 - 【請求項2】 入力する複数チャンネルの上記符号化
データのうち、1チャンネルをマスター、他のチャンネ
ルをスレーブとし、 該マスターのフレーム同期検出部は請求項1に記載のフ
レーム同期回路で構成され、該マスタのフレーム同期回
路からのフレームビット情報を、 同期保護部、制御部、ゲート回路部で構成される該スレ
ーブチャネルのフレーム同期部に送出し、 入力したフレームビット情報とフレームビットとの一致
/不一致を検出してスレーブのフレーム同期を取る構成
にしたことを特徴とするフレーム同期回路。 - 【請求項3】 PNパターンを発生し、入力ディジタ
ル信号とPNパターンとの排他的論理和を取るスクラン
ブラ部と、 補助ビット及びフレームビットをディジタル信号に挿入
することにより符号化を行なう符号化処理部と、 m +1 ビットカウンタ、n ビットカウンタ、2 ビットカ
ウンタのセット/ リセットを行なう送信側制御部とを有
する符号化処理回路と、 請求項1又は請求項2に記載のフレーム同期回路と、同
期の取れたディジタル信号の復号化を行なう復号化処理
部とを有する復号化処理回路において、 フレーム長及びPNパターンのリセット長を設定可能な
構成にしたことを特徴とする符号化/ 復号化処理回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31717694A JP3465386B2 (ja) | 1994-12-20 | 1994-12-20 | フレーム同期回路と同回路を用いた符号化/復号化処理回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31717694A JP3465386B2 (ja) | 1994-12-20 | 1994-12-20 | フレーム同期回路と同回路を用いた符号化/復号化処理回路 |
Publications (2)
Publication Number | Publication Date |
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JPH08172432A JPH08172432A (ja) | 1996-07-02 |
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