JP3463571B2 - データ発生装置 - Google Patents
データ発生装置Info
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Description
ビットデータを発生するデータ発生装置に関するもので
ある。 【0002】 【従来の技術】従来よりLSIテスタ等ではビットデー
タを複数チャネル同時に発生させるデータ発生装置が使
用されている。図5にこの種の一般的なデータ発生装置
の原理構成図を示す。この装置は、データを記憶するメ
モリ4を備え、あらかじめデータをこのメモリ4に格納
しておき、その後メモリ4からデータを適宜読み出して
出力することを骨子とするものである。 【0003】読み出しデータをメモリ4にあらかじめ格
納するときは、データ設定装置(通常CPUが用いられ
る)2からの設定データを第2のセレクタ5により選択
してメモリ4に書き込む。このときの書き込みアドレス
は、データ設定装置2から出力されるアドレス(設定ア
ドレス)であり、この場合は第1のセレクタ3を介して
与えられる 【0004】メモリ4からデータを読み出すときは、ア
ドレス発生装置1から順次アドレスを発生させ、このア
ドレスをセレクタ3を介してメモリ4に与えてデータを
読み出す。読み出したデータはセレクタ5を介してデー
タ制御装置6に入力され、所定の処理を行って出力され
る。 【0005】次に具体例を用いて詳細に説明する。図6
(a)はデータ設定装置2から見たメモリマップの一例
であり、複数チャンネル(以下チャンネルをCHと表わ
す)ごとに区切られたアドレス空間上にデータが配置さ
れている。 【0006】各チャンネルのデータはワード単位で格納
されており、そのワード形式は、例えば、同図(b)に
示すように、1回の発生に必要なビット数n(ここでは
n=2)で構成されるビットデータを、使用される順番
にm個(ここではm=8)並べたものである。 【0007】図7に上記データ構成に基づく2チャンネ
ルのデータ発生装置の一例を示す。アドレス制御装置1
1はメモリ12のアドレスおよびセレクト信号を制御す
るアドレス制御装置である。メモリ12はRAMであ
り、ここでは8ビット構成のメモリが使用される。 【0008】このメモリ12は、複数のRAMで構成さ
れ(ただし、RAMは必ずしも物理的に分離されている
必要はない)、アドレス制御装置11から出力されるセ
レクト信号CS1,CS2,CS3,CS4によってそ
れぞれセレクトされるようになっている。ここで、セレ
クト信号CS1とCS3で選択される側をチャンネル1
(CH1)とし、CS2,CS4で選択される側をCH
2とする。 【0009】なお、これらのRAMへ書き込む設定デー
タはバッファ13a,13b(8ビット構成の2個のバ
ッファ)経由で与えられる。 【0010】さて、データ読み出しは次のように行われ
る。図8(c)および(e)に示すようにセレクト信号
CS1,CS3によりCH1のRAMのデータ(1ワー
ド)が読み出され、マルチプレクサ14を介して(同図
(f)参照)並列・直列変換器15aに入力される。並
列・直列変換器15aでは基準クロックごとに直列変換
してCH1のデータをDT1,DT2,...の順に出
力する。 【0011】他方、セレクト信号CS2,CS4がアク
ティブになるとCH2のRAMデータが読み出され、マ
ルチプレクサ14を介して(同図(g)参照)並列・直
列変換器15bに入力される。並列・直列変換器15b
では基準クロックごとに直列変換してCH2のデータを
DT1,DT2,...の順に出力する。 【0012】この場合、CH2のデータ出力はCH1の
データ出力に対して1クロック分だけ位相がずれてい
る。そこで、CH1のデータ出力をパイプライン調整回
路16を介して1クロック分遅らせ、図8の(i),
(j)に示すように、CH1とCH2のデータ出力のタ
イミングが揃うようにしている。 【0013】 【発明が解決しようとする課題】しかしながら、従来の
装置ではデータの発生に不要な遅れが生じるという課題
があった。上記例では1クロック分の遅れであるが、n
CHのデータ発生装置では原理的に(n−1)クロック
分の遅延が発生する。 【0014】また、データ発生は必ずしもDT1からD
T2,...の順とは限らず、例えばDT8からDT
9,...の順に発生させたい場合もあるが、従来の構
成ではCH1用のRAMとCH2用のRAMを同時に読
むことができないため、不要な遅れを生じさせずにデー
タを発生させることは不可能である。 【0015】以上のような課題は各CHのデータバスを
共有化していることに起因しておりデータバスを分離す
れば一応解決するものの、データバスを分離するために
はCH数の分だけ双方向バッファやマルチプレクサが必
要となり、あまり現実的ではない。 【0016】本発明の目的は、上記の課題を解決するも
ので、メモリへのデータ格納時にビットの並び替えを行
うことによりデータ発生の不要な遅れを回避することの
できるデータ発生装置を提供するものである。 【0017】 【課題を解決するための手段】このような目的を達成す
るために、本発明では、複数チャンネルのビットデータ
を発生するデータ発生装置であって、 複数のデータバス
と、 複数ブロックに分割された各メモリブロックが前記
複数のデータバスに個別に接続されるように構成された
各チャンネルごとのメモリと、 この各チャンネルのメモ
リに格納するデータを並び替えるための並び替え制御装
置と、 チャンネルごとの並列データを基準クロックごと
に直列変換する複数の並列・直列変換器と、 前記複数の
データバス上に同時に出力された各チャンネルのメモリ
ブロックのデータを各チャンネルごとの前記並列・直列
変換器にそれぞれ入力するマルチプレクサと、 前記メモ
リに格納するための設定データおよびアドレスを発生す
ると共に、前記メモリブロックをセレクトするセレクト
信号を発生する手段を備え、 前記複数のメモリに各チャ
ンネルのデータを格納するときは、並び替え制御装置に
よりデータバス上に読み出される順序に対応してデータ
を並び替えてメモリブロックに格納し、 前記メモリから
データを読み出すときは各チャンネルのメモリブロック
のデータを複数のデータバス上にそれぞれ同時に出力
し、 データバス上に読み出された各チャンネルのデータ
は前記マルチプレクサにより各チャンネルごとに選択し
て前記各並列・直列変換器に入力し、 前記複数の並列・
直列変換器より複数チャンネルのビットデータが同時に
発生するように構成したことを特徴とする。 【0018】並び替え制御回路によりデータの並びを変
えてメモリに格納しておく。これにより、CH間でのデ
ータ発生の遅れを生じることなく必要なデータを各CH
同時に読み出すことができる。 【0019】 【0020】 【発明の実施の形態】以下図面を用いて本発明を詳しく
説明する。図1は本発明に係るデータ発生装置の原理構
成図、図2はメモリ格納データのワード構成例、図3は
本発明に係るデータ発生装置の一実施例を示す構成図で
ある。 【0021】従来の構成図(図5、図7)との違いは、
データ制御装置6におけるパイプライン調整がないこと
と、設定データの並び替えを行う並び替え制御装置7を
追加した点である。 【0022】並び替え制御装置7は各CHのメモリワー
ドを並び変える機能を有するものである。例えば図2に
示すように、データ設定装置2からDT1,DT
2,...,DT8の順に出力されるCH2用の設定デ
ータをDT5,DT6,DT7,DT8,DT1,DT
2,DT3,DT4の順に並び替える。 【0023】なお、ビットデータの並び替えは1チャン
ネルだけではなく、全チャンネルについてそれぞれ任意
の順番に並び替えることができる。 【0024】このような構成における動作を図4のフロ
ーチャートを参照して次に説明する。セレクト信号CS
1でセレクトされるメモリをRAM1,CS2でセレク
トされるメモリをRAM2,CS3でセレクトされるメ
モリをRAM3,CS4でセレクトされるメモリをRA
M4と呼ぶ。なお、各チャンネルごとのメモリRAM1
とRAM3、およびRAM2とRAM4を、それぞれ、
複数ブロックに分割されたメモリブロックとも呼ぶ。 【0025】本発明では、データの並び替えを行うこと
により、データ発生時に必要なデータは、データバスの
異なるRAM1とRAM4、およびRAM3とRAM2
に格納され、これによりデータ発生時に必要なデータを
同時に読み出すことができる。 【0026】すなわち、セレクト信号CS1とCS4が
図4の(c),(d)に示すように同時にアクティブと
なり、RAM1のデータ(CH1のDT1,...DT
4)とRAM4のデータ(CH2のDT1,...DT
4)が読み出され、マルチプレクサ14を介して並列・
直列変換器15a,15bにそれぞれ入力される。並列
・直列変換器15aと15bは、基準クロックに同期し
て、両者同じタイミングで各直列変換データDT
1,...DT4を順次出力する。 【0027】次に、セレクト信号CS3とCS2が図4
の(e),(f)に示すように同時にアクティブとな
り、RAM3のデータ(CH1のDT5,...DT
8)とRAM2のデータ(CH2のDT5,...DT
8)が読み出され、マルチプレクサ4を介して並列・直
列変換器15a,15bにそれぞれ入力される。並列・
直列変換器15aと15bは、基準クロックに同期し
て、両者同じタイミングで各直列変換データDT
5,...DT8を順次出力する。 【0028】このように、本発明では各CHのデータを
並列・直列変換器から同じタイミングで発生させること
ができ、CH間でのデータ発生の遅れは全く生じない。
したがって、従来のように並列・直列変換器の出力を遅
れさせるパイプライン調整などは全く不要である。 【0029】なお、以上の説明は、本発明の説明および
例示を目的として特定の好適な実施例を示したに過ぎな
い。したがって本発明は、上記実施例に限定されること
なく、その本質から逸脱しない範囲で更に多くの変更、
変形をも含むものである。 【0030】例えば、並び替え制御回路は、例えばスイ
ッチ回路を用い、データ設定装置2から出力されるデー
タの順序を適宜に切り替えてメモリ4に入力するように
しても実施例と同様の並び替えが実現できる。 【0031】 【発明の効果】以上説明したように本発明によれば次の
ような効果がある。 (1) 並び替え制御回路によりあらかじめデータの並
びを変えてメモリに格納しておくことにより、CH間で
のデータ発生に遅れを生ずることなく容易に各CHのデ
ータを同時に読み出すことができる。 (2) 必要なデータを各CH同時に読み出すことが可
能なため、途中ビット位置からデータを発生させること
も容易に実現することができる。
る。 【図2】メモリ格納データのワード構成例を示す図であ
る。 【図3】本発明に係るデータ発生装置の一実施例を示す
構成図である。 【図4】本発明の動作を説明するためのタイムチャート
である。 【図5】従来のデータ発生装置の原理構成図である。 【図6】従来の装置におけるメモリ格納データのワード
構成例を示す図である。 【図7】従来の装置の一具体例を示す構成図である。 【図8】従来の装置の動作を説明するためのタイムチャ
ートである。 【符号の説明】 1 アドレス発生装置 2 データ設定装置 3 第1のセレクタ 4,12 メモリ 5 第2のセレクタ 6 データ制御装置 7 並び替え制御装置 11 アドレス制御回路 13a,13b バッファ 14 マルチプレクサ 15a,15b 並列・直列変換器
Claims (1)
- (57)【特許請求の範囲】 【請求項1】複数チャンネルのビットデータを発生する
データ発生装置であって、 複数のデータバスと、 複数ブロックに分割された各メモリブロックが前記複数
のデータバスに個別に接続されるように構成された各チ
ャンネルごとのメモリと、 この各チャンネルのメモリに格納するデータを並び替え
るための並び替え制御装置と、 チャンネルごとの並列データを基準クロックごとに直列
変換する複数の並列・直列変換器と、 前記複数のデータバス上に同時に出力された各チャンネ
ルのメモリブロックのデータを各チャンネルごとの前記
並列・直列変換器にそれぞれ入力するマルチプレクサ
と、 前記メモリに格納するための設定データおよびアドレス
を発生すると共に、前記メモリブロックをセレクトする
セレクト信号を発生する手段を備え、 前記複数のメモリに各チャンネルのデータを格納すると
きは、並び替え制御装置によりデータバス上に読み出さ
れる順序に対応してデータを並び替えてメモリブロック
に格納し、 前記メモリからデータを読み出すときは各チャンネルの
メモリブロックのデータを複数のデータバス上にそれぞ
れ同時に出力し、 データバス上に読み出された各チャンネルのデータは前
記マルチプレクサにより各チャンネルごとに選択して前
記各並列・直列変換器に入力し、 前記複数の並列・直列変換器より複数チャンネルのビッ
トデータが同時に発生するように構成したことを 特徴と
するデータ発生装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24474798A JP3463571B2 (ja) | 1998-08-31 | 1998-08-31 | データ発生装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24474798A JP3463571B2 (ja) | 1998-08-31 | 1998-08-31 | データ発生装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000076090A JP2000076090A (ja) | 2000-03-14 |
JP3463571B2 true JP3463571B2 (ja) | 2003-11-05 |
Family
ID=17123302
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24474798A Expired - Fee Related JP3463571B2 (ja) | 1998-08-31 | 1998-08-31 | データ発生装置 |
Country Status (1)
Country | Link |
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JP (1) | JP3463571B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6668331B1 (en) * | 2000-03-24 | 2003-12-23 | Advantest Corp. | Apparatus and method for successively generating an event to establish a total delay time that is greater than can be expressed by specified data bits in an event memory |
-
1998
- 1998-08-31 JP JP24474798A patent/JP3463571B2/ja not_active Expired - Fee Related
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