JP3463571B2 - データ発生装置 - Google Patents
データ発生装置Info
- Publication number
- JP3463571B2 JP3463571B2 JP24474798A JP24474798A JP3463571B2 JP 3463571 B2 JP3463571 B2 JP 3463571B2 JP 24474798 A JP24474798 A JP 24474798A JP 24474798 A JP24474798 A JP 24474798A JP 3463571 B2 JP3463571 B2 JP 3463571B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- channel
- parallel
- stored
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数チャンネルの
ビットデータを発生するデータ発生装置に関するもので
ある。 【０００２】 【従来の技術】従来よりＬＳＩテスタ等ではビットデー
タを複数チャネル同時に発生させるデータ発生装置が使
用されている。図５にこの種の一般的なデータ発生装置
の原理構成図を示す。この装置は、データを記憶するメ
モリ４を備え、あらかじめデータをこのメモリ４に格納
しておき、その後メモリ４からデータを適宜読み出して
出力することを骨子とするものである。 【０００３】読み出しデータをメモリ４にあらかじめ格
納するときは、データ設定装置（通常ＣＰＵが用いられ
る）２からの設定データを第２のセレクタ５により選択
してメモリ４に書き込む。このときの書き込みアドレス
は、データ設定装置２から出力されるアドレス（設定ア
ドレス）であり、この場合は第１のセレクタ３を介して
与えられる 【０００４】メモリ４からデータを読み出すときは、ア
ドレス発生装置１から順次アドレスを発生させ、このア
ドレスをセレクタ３を介してメモリ４に与えてデータを
読み出す。読み出したデータはセレクタ５を介してデー
タ制御装置６に入力され、所定の処理を行って出力され
る。 【０００５】次に具体例を用いて詳細に説明する。図６
（ａ）はデータ設定装置２から見たメモリマップの一例
であり、複数チャンネル（以下チャンネルをＣＨと表わ
す）ごとに区切られたアドレス空間上にデータが配置さ
れている。 【０００６】各チャンネルのデータはワード単位で格納
されており、そのワード形式は、例えば、同図（ｂ）に
示すように、１回の発生に必要なビット数ｎ（ここでは
ｎ＝２）で構成されるビットデータを、使用される順番
にｍ個（ここではｍ＝８）並べたものである。 【０００７】図７に上記データ構成に基づく２チャンネ
ルのデータ発生装置の一例を示す。アドレス制御装置１
１はメモリ１２のアドレスおよびセレクト信号を制御す
るアドレス制御装置である。メモリ１２はＲＡＭであ
り、ここでは８ビット構成のメモリが使用される。 【０００８】このメモリ１２は、複数のＲＡＭで構成さ
れ（ただし、ＲＡＭは必ずしも物理的に分離されている
必要はない）、アドレス制御装置１１から出力されるセ
レクト信号ＣＳ１，ＣＳ２，ＣＳ３，ＣＳ４によってそ
れぞれセレクトされるようになっている。ここで、セレ
クト信号ＣＳ１とＣＳ３で選択される側をチャンネル１
（ＣＨ１）とし、ＣＳ２，ＣＳ４で選択される側をＣＨ
２とする。 【０００９】なお、これらのＲＡＭへ書き込む設定デー
タはバッファ１３ａ，１３ｂ（８ビット構成の２個のバ
ッファ）経由で与えられる。 【００１０】さて、データ読み出しは次のように行われ
る。図８（ｃ）および（ｅ）に示すようにセレクト信号
ＣＳ１，ＣＳ３によりＣＨ１のＲＡＭのデータ（１ワー
ド）が読み出され、マルチプレクサ１４を介して（同図
（ｆ）参照）並列・直列変換器１５ａに入力される。並
列・直列変換器１５ａでは基準クロックごとに直列変換
してＣＨ１のデータをＤＴ１，ＤＴ２，．．．の順に出
力する。 【００１１】他方、セレクト信号ＣＳ２，ＣＳ４がアク
ティブになるとＣＨ２のＲＡＭデータが読み出され、マ
ルチプレクサ１４を介して（同図（ｇ）参照）並列・直
列変換器１５ｂに入力される。並列・直列変換器１５ｂ
では基準クロックごとに直列変換してＣＨ２のデータを
ＤＴ１，ＤＴ２，．．．の順に出力する。 【００１２】この場合、ＣＨ２のデータ出力はＣＨ１の
データ出力に対して１クロック分だけ位相がずれてい
る。そこで、ＣＨ１のデータ出力をパイプライン調整回
路１６を介して１クロック分遅らせ、図８の（ｉ），
（ｊ）に示すように、ＣＨ１とＣＨ２のデータ出力のタ
イミングが揃うようにしている。 【００１３】 【発明が解決しようとする課題】しかしながら、従来の
装置ではデータの発生に不要な遅れが生じるという課題
があった。上記例では１クロック分の遅れであるが、ｎ
ＣＨのデータ発生装置では原理的に（ｎ−１）クロック
分の遅延が発生する。 【００１４】また、データ発生は必ずしもＤＴ１からＤ
Ｔ２，．．．の順とは限らず、例えばＤＴ８からＤＴ
９，．．．の順に発生させたい場合もあるが、従来の構
成ではＣＨ１用のＲＡＭとＣＨ２用のＲＡＭを同時に読
むことができないため、不要な遅れを生じさせずにデー
タを発生させることは不可能である。 【００１５】以上のような課題は各ＣＨのデータバスを
共有化していることに起因しておりデータバスを分離す
れば一応解決するものの、データバスを分離するために
はＣＨ数の分だけ双方向バッファやマルチプレクサが必
要となり、あまり現実的ではない。 【００１６】本発明の目的は、上記の課題を解決するも
ので、メモリへのデータ格納時にビットの並び替えを行
うことによりデータ発生の不要な遅れを回避することの
できるデータ発生装置を提供するものである。 【００１７】 【課題を解決するための手段】このような目的を達成す
るために、本発明では、複数チャンネルのビットデータ
を発生するデータ発生装置であって、 複数のデータバス
と、 複数ブロックに分割された各メモリブロックが前記
複数のデータバスに個別に接続されるように構成された
各チャンネルごとのメモリと、 この各チャンネルのメモ
リに格納するデータを並び替えるための並び替え制御装
置と、 チャンネルごとの並列データを基準クロックごと
に直列変換する複数の並列・直列変換器と、 前記複数の
データバス上に同時に出力された各チャンネルのメモリ
ブロックのデータを各チャンネルごとの前記並列・直列
変換器にそれぞれ入力するマルチプレクサと、 前記メモ
リに格納するための設定データおよびアドレスを発生す
ると共に、前記メモリブロックをセレクトするセレクト
信号を発生する手段を備え、 前記複数のメモリに各チャ
ンネルのデータを格納するときは、並び替え制御装置に
よりデータバス上に読み出される順序に対応してデータ
を並び替えてメモリブロックに格納し、 前記メモリから
データを読み出すときは各チャンネルのメモリブロック
のデータを複数のデータバス上にそれぞれ同時に出力
し、 データバス上に読み出された各チャンネルのデータ
は前記マルチプレクサにより各チャンネルごとに選択し
て前記各並列・直列変換器に入力し、 前記複数の並列・
直列変換器より複数チャンネルのビットデータが同時に
発生するように構成したことを特徴とする。 【００１８】並び替え制御回路によりデータの並びを変
えてメモリに格納しておく。これにより、ＣＨ間でのデ
ータ発生の遅れを生じることなく必要なデータを各ＣＨ
同時に読み出すことができる。 【００１９】 【００２０】 【発明の実施の形態】以下図面を用いて本発明を詳しく
説明する。図１は本発明に係るデータ発生装置の原理構
成図、図２はメモリ格納データのワード構成例、図３は
本発明に係るデータ発生装置の一実施例を示す構成図で
ある。 【００２１】従来の構成図（図５、図７）との違いは、
データ制御装置６におけるパイプライン調整がないこと
と、設定データの並び替えを行う並び替え制御装置７を
追加した点である。 【００２２】並び替え制御装置７は各ＣＨのメモリワー
ドを並び変える機能を有するものである。例えば図２に
示すように、データ設定装置２からＤＴ１，ＤＴ
２，．．．，ＤＴ８の順に出力されるＣＨ２用の設定デ
ータをＤＴ５，ＤＴ６，ＤＴ７，ＤＴ８，ＤＴ１，ＤＴ
２，ＤＴ３，ＤＴ４の順に並び替える。 【００２３】なお、ビットデータの並び替えは１チャン
ネルだけではなく、全チャンネルについてそれぞれ任意
の順番に並び替えることができる。 【００２４】このような構成における動作を図４のフロ
ーチャートを参照して次に説明する。セレクト信号ＣＳ
１でセレクトされるメモリをＲＡＭ１，ＣＳ２でセレク
トされるメモリをＲＡＭ２，ＣＳ３でセレクトされるメ
モリをＲＡＭ３，ＣＳ４でセレクトされるメモリをＲＡ
Ｍ４と呼ぶ。なお、各チャンネルごとのメモリＲＡＭ１
とＲＡＭ３、およびＲＡＭ２とＲＡＭ４を、それぞれ、
複数ブロックに分割されたメモリブロックとも呼ぶ。 【００２５】本発明では、データの並び替えを行うこと
により、データ発生時に必要なデータは、データバスの
異なるＲＡＭ１とＲＡＭ４、およびＲＡＭ３とＲＡＭ２
に格納され、これによりデータ発生時に必要なデータを
同時に読み出すことができる。 【００２６】すなわち、セレクト信号ＣＳ１とＣＳ４が
図４の（ｃ），（ｄ）に示すように同時にアクティブと
なり、ＲＡＭ１のデータ（ＣＨ１のＤＴ１，．．．ＤＴ
４）とＲＡＭ４のデータ（ＣＨ２のＤＴ１，．．．ＤＴ
４）が読み出され、マルチプレクサ１４を介して並列・
直列変換器１５ａ，１５ｂにそれぞれ入力される。並列
・直列変換器１５ａと１５ｂは、基準クロックに同期し
て、両者同じタイミングで各直列変換データＤＴ
１，．．．ＤＴ４を順次出力する。 【００２７】次に、セレクト信号ＣＳ３とＣＳ２が図４
の（ｅ），（ｆ）に示すように同時にアクティブとな
り、ＲＡＭ３のデータ（ＣＨ１のＤＴ５，．．．ＤＴ
８）とＲＡＭ２のデータ（ＣＨ２のＤＴ５，．．．ＤＴ
８）が読み出され、マルチプレクサ４を介して並列・直
列変換器１５ａ，１５ｂにそれぞれ入力される。並列・
直列変換器１５ａと１５ｂは、基準クロックに同期し
て、両者同じタイミングで各直列変換データＤＴ
５，．．．ＤＴ８を順次出力する。 【００２８】このように、本発明では各ＣＨのデータを
並列・直列変換器から同じタイミングで発生させること
ができ、ＣＨ間でのデータ発生の遅れは全く生じない。
したがって、従来のように並列・直列変換器の出力を遅
れさせるパイプライン調整などは全く不要である。 【００２９】なお、以上の説明は、本発明の説明および
例示を目的として特定の好適な実施例を示したに過ぎな
い。したがって本発明は、上記実施例に限定されること
なく、その本質から逸脱しない範囲で更に多くの変更、
変形をも含むものである。 【００３０】例えば、並び替え制御回路は、例えばスイ
ッチ回路を用い、データ設定装置２から出力されるデー
タの順序を適宜に切り替えてメモリ４に入力するように
しても実施例と同様の並び替えが実現できる。 【００３１】 【発明の効果】以上説明したように本発明によれば次の
ような効果がある。 (１) 並び替え制御回路によりあらかじめデータの並
びを変えてメモリに格納しておくことにより、ＣＨ間で
のデータ発生に遅れを生ずることなく容易に各ＣＨのデ
ータを同時に読み出すことができる。 (２) 必要なデータを各ＣＨ同時に読み出すことが可
能なため、途中ビット位置からデータを発生させること
も容易に実現することができる。
ビットデータを発生するデータ発生装置に関するもので
ある。 【０００２】 【従来の技術】従来よりＬＳＩテスタ等ではビットデー
タを複数チャネル同時に発生させるデータ発生装置が使
用されている。図５にこの種の一般的なデータ発生装置
の原理構成図を示す。この装置は、データを記憶するメ
モリ４を備え、あらかじめデータをこのメモリ４に格納
しておき、その後メモリ４からデータを適宜読み出して
出力することを骨子とするものである。 【０００３】読み出しデータをメモリ４にあらかじめ格
納するときは、データ設定装置（通常ＣＰＵが用いられ
る）２からの設定データを第２のセレクタ５により選択
してメモリ４に書き込む。このときの書き込みアドレス
は、データ設定装置２から出力されるアドレス（設定ア
ドレス）であり、この場合は第１のセレクタ３を介して
与えられる 【０００４】メモリ４からデータを読み出すときは、ア
ドレス発生装置１から順次アドレスを発生させ、このア
ドレスをセレクタ３を介してメモリ４に与えてデータを
読み出す。読み出したデータはセレクタ５を介してデー
タ制御装置６に入力され、所定の処理を行って出力され
る。 【０００５】次に具体例を用いて詳細に説明する。図６
（ａ）はデータ設定装置２から見たメモリマップの一例
であり、複数チャンネル（以下チャンネルをＣＨと表わ
す）ごとに区切られたアドレス空間上にデータが配置さ
れている。 【０００６】各チャンネルのデータはワード単位で格納
されており、そのワード形式は、例えば、同図（ｂ）に
示すように、１回の発生に必要なビット数ｎ（ここでは
ｎ＝２）で構成されるビットデータを、使用される順番
にｍ個（ここではｍ＝８）並べたものである。 【０００７】図７に上記データ構成に基づく２チャンネ
ルのデータ発生装置の一例を示す。アドレス制御装置１
１はメモリ１２のアドレスおよびセレクト信号を制御す
るアドレス制御装置である。メモリ１２はＲＡＭであ
り、ここでは８ビット構成のメモリが使用される。 【０００８】このメモリ１２は、複数のＲＡＭで構成さ
れ（ただし、ＲＡＭは必ずしも物理的に分離されている
必要はない）、アドレス制御装置１１から出力されるセ
レクト信号ＣＳ１，ＣＳ２，ＣＳ３，ＣＳ４によってそ
れぞれセレクトされるようになっている。ここで、セレ
クト信号ＣＳ１とＣＳ３で選択される側をチャンネル１
（ＣＨ１）とし、ＣＳ２，ＣＳ４で選択される側をＣＨ
２とする。 【０００９】なお、これらのＲＡＭへ書き込む設定デー
タはバッファ１３ａ，１３ｂ（８ビット構成の２個のバ
ッファ）経由で与えられる。 【００１０】さて、データ読み出しは次のように行われ
る。図８（ｃ）および（ｅ）に示すようにセレクト信号
ＣＳ１，ＣＳ３によりＣＨ１のＲＡＭのデータ（１ワー
ド）が読み出され、マルチプレクサ１４を介して（同図
（ｆ）参照）並列・直列変換器１５ａに入力される。並
列・直列変換器１５ａでは基準クロックごとに直列変換
してＣＨ１のデータをＤＴ１，ＤＴ２，．．．の順に出
力する。 【００１１】他方、セレクト信号ＣＳ２，ＣＳ４がアク
ティブになるとＣＨ２のＲＡＭデータが読み出され、マ
ルチプレクサ１４を介して（同図（ｇ）参照）並列・直
列変換器１５ｂに入力される。並列・直列変換器１５ｂ
では基準クロックごとに直列変換してＣＨ２のデータを
ＤＴ１，ＤＴ２，．．．の順に出力する。 【００１２】この場合、ＣＨ２のデータ出力はＣＨ１の
データ出力に対して１クロック分だけ位相がずれてい
る。そこで、ＣＨ１のデータ出力をパイプライン調整回
路１６を介して１クロック分遅らせ、図８の（ｉ），
（ｊ）に示すように、ＣＨ１とＣＨ２のデータ出力のタ
イミングが揃うようにしている。 【００１３】 【発明が解決しようとする課題】しかしながら、従来の
装置ではデータの発生に不要な遅れが生じるという課題
があった。上記例では１クロック分の遅れであるが、ｎ
ＣＨのデータ発生装置では原理的に（ｎ−１）クロック
分の遅延が発生する。 【００１４】また、データ発生は必ずしもＤＴ１からＤ
Ｔ２，．．．の順とは限らず、例えばＤＴ８からＤＴ
９，．．．の順に発生させたい場合もあるが、従来の構
成ではＣＨ１用のＲＡＭとＣＨ２用のＲＡＭを同時に読
むことができないため、不要な遅れを生じさせずにデー
タを発生させることは不可能である。 【００１５】以上のような課題は各ＣＨのデータバスを
共有化していることに起因しておりデータバスを分離す
れば一応解決するものの、データバスを分離するために
はＣＨ数の分だけ双方向バッファやマルチプレクサが必
要となり、あまり現実的ではない。 【００１６】本発明の目的は、上記の課題を解決するも
ので、メモリへのデータ格納時にビットの並び替えを行
うことによりデータ発生の不要な遅れを回避することの
できるデータ発生装置を提供するものである。 【００１７】 【課題を解決するための手段】このような目的を達成す
るために、本発明では、複数チャンネルのビットデータ
を発生するデータ発生装置であって、 複数のデータバス
と、 複数ブロックに分割された各メモリブロックが前記
複数のデータバスに個別に接続されるように構成された
各チャンネルごとのメモリと、 この各チャンネルのメモ
リに格納するデータを並び替えるための並び替え制御装
置と、 チャンネルごとの並列データを基準クロックごと
に直列変換する複数の並列・直列変換器と、 前記複数の
データバス上に同時に出力された各チャンネルのメモリ
ブロックのデータを各チャンネルごとの前記並列・直列
変換器にそれぞれ入力するマルチプレクサと、 前記メモ
リに格納するための設定データおよびアドレスを発生す
ると共に、前記メモリブロックをセレクトするセレクト
信号を発生する手段を備え、 前記複数のメモリに各チャ
ンネルのデータを格納するときは、並び替え制御装置に
よりデータバス上に読み出される順序に対応してデータ
を並び替えてメモリブロックに格納し、 前記メモリから
データを読み出すときは各チャンネルのメモリブロック
のデータを複数のデータバス上にそれぞれ同時に出力
し、 データバス上に読み出された各チャンネルのデータ
は前記マルチプレクサにより各チャンネルごとに選択し
て前記各並列・直列変換器に入力し、 前記複数の並列・
直列変換器より複数チャンネルのビットデータが同時に
発生するように構成したことを特徴とする。 【００１８】並び替え制御回路によりデータの並びを変
えてメモリに格納しておく。これにより、ＣＨ間でのデ
ータ発生の遅れを生じることなく必要なデータを各ＣＨ
同時に読み出すことができる。 【００１９】 【００２０】 【発明の実施の形態】以下図面を用いて本発明を詳しく
説明する。図１は本発明に係るデータ発生装置の原理構
成図、図２はメモリ格納データのワード構成例、図３は
本発明に係るデータ発生装置の一実施例を示す構成図で
ある。 【００２１】従来の構成図（図５、図７）との違いは、
データ制御装置６におけるパイプライン調整がないこと
と、設定データの並び替えを行う並び替え制御装置７を
追加した点である。 【００２２】並び替え制御装置７は各ＣＨのメモリワー
ドを並び変える機能を有するものである。例えば図２に
示すように、データ設定装置２からＤＴ１，ＤＴ
２，．．．，ＤＴ８の順に出力されるＣＨ２用の設定デ
ータをＤＴ５，ＤＴ６，ＤＴ７，ＤＴ８，ＤＴ１，ＤＴ
２，ＤＴ３，ＤＴ４の順に並び替える。 【００２３】なお、ビットデータの並び替えは１チャン
ネルだけではなく、全チャンネルについてそれぞれ任意
の順番に並び替えることができる。 【００２４】このような構成における動作を図４のフロ
ーチャートを参照して次に説明する。セレクト信号ＣＳ
１でセレクトされるメモリをＲＡＭ１，ＣＳ２でセレク
トされるメモリをＲＡＭ２，ＣＳ３でセレクトされるメ
モリをＲＡＭ３，ＣＳ４でセレクトされるメモリをＲＡ
Ｍ４と呼ぶ。なお、各チャンネルごとのメモリＲＡＭ１
とＲＡＭ３、およびＲＡＭ２とＲＡＭ４を、それぞれ、
複数ブロックに分割されたメモリブロックとも呼ぶ。 【００２５】本発明では、データの並び替えを行うこと
により、データ発生時に必要なデータは、データバスの
異なるＲＡＭ１とＲＡＭ４、およびＲＡＭ３とＲＡＭ２
に格納され、これによりデータ発生時に必要なデータを
同時に読み出すことができる。 【００２６】すなわち、セレクト信号ＣＳ１とＣＳ４が
図４の（ｃ），（ｄ）に示すように同時にアクティブと
なり、ＲＡＭ１のデータ（ＣＨ１のＤＴ１，．．．ＤＴ
４）とＲＡＭ４のデータ（ＣＨ２のＤＴ１，．．．ＤＴ
４）が読み出され、マルチプレクサ１４を介して並列・
直列変換器１５ａ，１５ｂにそれぞれ入力される。並列
・直列変換器１５ａと１５ｂは、基準クロックに同期し
て、両者同じタイミングで各直列変換データＤＴ
１，．．．ＤＴ４を順次出力する。 【００２７】次に、セレクト信号ＣＳ３とＣＳ２が図４
の（ｅ），（ｆ）に示すように同時にアクティブとな
り、ＲＡＭ３のデータ（ＣＨ１のＤＴ５，．．．ＤＴ
８）とＲＡＭ２のデータ（ＣＨ２のＤＴ５，．．．ＤＴ
８）が読み出され、マルチプレクサ４を介して並列・直
列変換器１５ａ，１５ｂにそれぞれ入力される。並列・
直列変換器１５ａと１５ｂは、基準クロックに同期し
て、両者同じタイミングで各直列変換データＤＴ
５，．．．ＤＴ８を順次出力する。 【００２８】このように、本発明では各ＣＨのデータを
並列・直列変換器から同じタイミングで発生させること
ができ、ＣＨ間でのデータ発生の遅れは全く生じない。
したがって、従来のように並列・直列変換器の出力を遅
れさせるパイプライン調整などは全く不要である。 【００２９】なお、以上の説明は、本発明の説明および
例示を目的として特定の好適な実施例を示したに過ぎな
い。したがって本発明は、上記実施例に限定されること
なく、その本質から逸脱しない範囲で更に多くの変更、
変形をも含むものである。 【００３０】例えば、並び替え制御回路は、例えばスイ
ッチ回路を用い、データ設定装置２から出力されるデー
タの順序を適宜に切り替えてメモリ４に入力するように
しても実施例と同様の並び替えが実現できる。 【００３１】 【発明の効果】以上説明したように本発明によれば次の
ような効果がある。 (１) 並び替え制御回路によりあらかじめデータの並
びを変えてメモリに格納しておくことにより、ＣＨ間で
のデータ発生に遅れを生ずることなく容易に各ＣＨのデ
ータを同時に読み出すことができる。 (２) 必要なデータを各ＣＨ同時に読み出すことが可
能なため、途中ビット位置からデータを発生させること
も容易に実現することができる。
【図面の簡単な説明】
【図１】本発明に係るデータ発生装置の原理構成図であ
る。 【図２】メモリ格納データのワード構成例を示す図であ
る。 【図３】本発明に係るデータ発生装置の一実施例を示す
構成図である。 【図４】本発明の動作を説明するためのタイムチャート
である。 【図５】従来のデータ発生装置の原理構成図である。 【図６】従来の装置におけるメモリ格納データのワード
構成例を示す図である。 【図７】従来の装置の一具体例を示す構成図である。 【図８】従来の装置の動作を説明するためのタイムチャ
ートである。 【符号の説明】 １ アドレス発生装置 ２ データ設定装置 ３ 第１のセレクタ ４，１２ メモリ ５ 第２のセレクタ ６ データ制御装置 ７ 並び替え制御装置 １１ アドレス制御回路 １３ａ，１３ｂ バッファ １４ マルチプレクサ １５ａ，１５ｂ 並列・直列変換器
る。 【図２】メモリ格納データのワード構成例を示す図であ
る。 【図３】本発明に係るデータ発生装置の一実施例を示す
構成図である。 【図４】本発明の動作を説明するためのタイムチャート
である。 【図５】従来のデータ発生装置の原理構成図である。 【図６】従来の装置におけるメモリ格納データのワード
構成例を示す図である。 【図７】従来の装置の一具体例を示す構成図である。 【図８】従来の装置の動作を説明するためのタイムチャ
ートである。 【符号の説明】 １ アドレス発生装置 ２ データ設定装置 ３ 第１のセレクタ ４，１２ メモリ ５ 第２のセレクタ ６ データ制御装置 ７ 並び替え制御装置 １１ アドレス制御回路 １３ａ，１３ｂ バッファ １４ マルチプレクサ １５ａ，１５ｂ 並列・直列変換器
Claims (1)
- (57)【特許請求の範囲】 【請求項１】複数チャンネルのビットデータを発生する
データ発生装置であって、 複数のデータバスと、 複数ブロックに分割された各メモリブロックが前記複数
のデータバスに個別に接続されるように構成された各チ
ャンネルごとのメモリと、 この各チャンネルのメモリに格納するデータを並び替え
るための並び替え制御装置と、 チャンネルごとの並列データを基準クロックごとに直列
変換する複数の並列・直列変換器と、 前記複数のデータバス上に同時に出力された各チャンネ
ルのメモリブロックのデータを各チャンネルごとの前記
並列・直列変換器にそれぞれ入力するマルチプレクサ
と、 前記メモリに格納するための設定データおよびアドレス
を発生すると共に、前記メモリブロックをセレクトする
セレクト信号を発生する手段を備え、 前記複数のメモリに各チャンネルのデータを格納すると
きは、並び替え制御装置によりデータバス上に読み出さ
れる順序に対応してデータを並び替えてメモリブロック
に格納し、 前記メモリからデータを読み出すときは各チャンネルの
メモリブロックのデータを複数のデータバス上にそれぞ
れ同時に出力し、 データバス上に読み出された各チャンネルのデータは前
記マルチプレクサにより各チャンネルごとに選択して前
記各並列・直列変換器に入力し、 前記複数の並列・直列変換器より複数チャンネルのビッ
トデータが同時に発生するように構成したことを 特徴と
するデータ発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24474798A JP3463571B2 (ja) | 1998-08-31 | 1998-08-31 | データ発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24474798A JP3463571B2 (ja) | 1998-08-31 | 1998-08-31 | データ発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000076090A JP2000076090A (ja) | 2000-03-14 |
| JP3463571B2 true JP3463571B2 (ja) | 2003-11-05 |
Family
ID=17123302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24474798A Expired - Fee Related JP3463571B2 (ja) | 1998-08-31 | 1998-08-31 | データ発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3463571B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6668331B1 (en) * | 2000-03-24 | 2003-12-23 | Advantest Corp. | Apparatus and method for successively generating an event to establish a total delay time that is greater than can be expressed by specified data bits in an event memory |
-
1998
- 1998-08-31 JP JP24474798A patent/JP3463571B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000076090A (ja) | 2000-03-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0142968B1 (ko) | 반도체 메모리 장치의 클럭 발생 장치 | |
| JPH09213068A (ja) | 半導体記憶装置 | |
| US6526518B1 (en) | Programmable bus | |
| KR100285967B1 (ko) | 플래쉬 메모리를 이용한 데이터 저장장치 및 방법 | |
| JPH10332795A (ja) | Ｉｃ試験装置のテストパターン発生回路 | |
| JP3169639B2 (ja) | 半導体記憶装置 | |
| JP2658958B2 (ja) | Ｄｍａコントローラ | |
| EP0589662A2 (en) | Digital signal processing system | |
| JP3463571B2 (ja) | データ発生装置 | |
| JPH09213080A (ja) | メモリのワードライン駆動回路 | |
| JP2001195353A (ja) | Ｄｍａ転送システム | |
| KR100532444B1 (ko) | Ｎ 비트 프리패치 구조로 2ｎ 비트 프리패치 스킴을구현하는 메모리 장치 및 이 메모리 장치의 2ｎ 비트프리패치 방법 및 자동 프리차아지 방법 | |
| KR20120126031A (ko) | 반도체 장치 | |
| JPH08202618A (ja) | メモリ制御回路 | |
| US7573760B2 (en) | Integrated circuit for sampling a sequence of data packets at a data output | |
| US20050060475A1 (en) | Data transfer apparatus and data transfer method | |
| JPS63179268A (ja) | メモリｉｃ試験装置 | |
| KR20000046821A (ko) | 메모리의 리드/라이트 제어회로 | |
| JPS61114351A (ja) | メモリ制御装置 | |
| JP4991587B2 (ja) | データ遅延回路およびフェージングシミュレータ | |
| JPH07209389A (ja) | 高速パターン発生器 | |
| JPH04360425A (ja) | 半導体記憶装置 | |
| JPH113207A (ja) | メモリ制御装置 | |
| JP2945280B2 (ja) | パラレル・シリアル変換回路およびシリアル・パラレル変換回路 | |
| JP2002108695A (ja) | マルチポートメモリ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070822 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080822 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080822 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090822 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100822 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100822 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110822 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120822 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |