JP3463357B2 - Boost circuit and solid-state imaging device using the same - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、昇圧回路及びこれを用
いた固体撮像装置に関し、特にパルス昇圧型の昇圧回路
及びこれを用いた固体撮像装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a booster circuit and a solid-state image pickup device using the booster circuit, and more particularly to a pulse booster booster circuit and a solid-state image pickup device using the booster circuit.

【０００２】[0002]

【従来の技術】パルス昇圧型の昇圧回路の従来例を図７
に示す。同図において、電源１０１の正極側と回路出力
端子１０２との間には、ゲート及びドレインが共通接続
されたいわゆるダイオード接続のＮチャネル形ＭＯＳＦ
ＥＴ（以下、単にＮＭＯＳトランジスタと称する）Ｍ１
ｎが、電源１０１側から回路出力端子１０２側に向けて
順方向に例えば３段直列に接続されている。2. Description of the Related Art A conventional example of a pulse boosting type booster circuit is shown in FIG.
Shown in. In the figure, a so-called diode-connected N-channel MOSF in which a gate and a drain are commonly connected between the positive electrode side of the power supply 101 and the circuit output terminal 102.
ET (hereinafter, simply referred to as NMOS transistor) M1
n are connected in series in the forward direction from the power source 101 side toward the circuit output terminal 102 side, for example, in three stages.

【０００３】１段目のＮＭＯＳトランジスタＭ１１の出
力端Ｎ１１には、３段のインバータ１０３，１０４，１
０５で順に反転されて供給されるクロックパルスφ１が
コンデンサＣ１を介して印加される。一方、２段目のＮ
ＭＯＳトランジスタＭ１２の出力端Ｎ１２には、４段の
インバータ１０３，１０４，１０６，１０７で順に反転
されて供給されるクロックパルスφ１と逆相のクロック
パルスφ２が印加される。３段目のＮＭＯＳトランジス
タＭ１３の出力端Ｎ１３（回路出力端子６２）とグラン
ド間には、負荷コンデンサＣＬが接続されている。The output terminal N11 of the first-stage NMOS transistor M11 has three stages of inverters 103, 104, 1
The clock pulse φ1 which is sequentially inverted and supplied at 05 is applied via the capacitor C1. On the other hand, the second N
To the output terminal N12 of the MOS transistor M12, a clock pulse φ1 having a phase opposite to that of the clock pulse φ1 which is sequentially inverted and supplied by the four-stage inverters 103, 104, 106 and 107 is applied. A load capacitor CL is connected between the output end N13 (circuit output terminal 62) of the third-stage NMOS transistor M13 and the ground.

【０００４】次に、上記構成の従来の昇圧回路における
定常状態での昇圧動作について、図８のタイミング波形
図を参照しつつ説明する。先ず、クロックパルスφ１が
“Ｌ”レベルのときは、ＮＭＯＳトランジスタＭ１１の
ゲート及びドレインが電源１０１の正極側に接続されて
いることから、その出力端Ｎ１１の電圧Ｖ１１は電源電
圧ＶｄｄよりもＶｘ₁₁だけ低くなっている。ここで、Ｖ
ｘ₁₁はＮＭＯＳトランジスタＭ１１の閾値電圧Ｖｔｈ₁₁
による電圧降下分である。Next, the boosting operation in the steady state in the conventional boosting circuit having the above configuration will be described with reference to the timing waveform chart of FIG. First, when the clock pulse φ1 is at “L” level, the gate and drain of the NMOS transistor M11 are connected to the positive side of the power supply 101, so that the voltage V11 at the output terminal N11 thereof is Vx ₁₁ higher than the power supply voltage Vdd. Is only low. Where V
x ₁₁ is the threshold voltage Vth ₁₁ of the NMOS transistor M11.
It is the voltage drop due to.

【０００５】この状態において、コンデンサＣ１を介し
てクロックパルスφ１が入力されると、そのクロックパ
ルスφ１の波高値分だけＮＭＯＳトランジスタＭ１１の
出力端Ｎ１１の電圧Ｖ１１が昇圧される。一方、クロッ
クパルスφ２はクロックパルスφ１と逆相であることか
ら、クロックパルスφ２が“Ｌ”レベルのときには、Ｎ
ＭＯＳトランジスタＭ１２の出力端Ｎ１２の電圧Ｖ１２
は、出力端Ｎ１１の電圧Ｖ１１よりもＶｘ₁₂だけ低くな
っている。ここで、Ｖｘ₁₂はＮＭＯＳトランジスタＭ１
２の閾値電圧Ｖｔｈ₁₂による電圧降下分である。In this state, when the clock pulse φ1 is input via the capacitor C1, the voltage V11 at the output terminal N11 of the NMOS transistor M11 is boosted by the peak value of the clock pulse φ1. On the other hand, since the clock pulse φ2 has a phase opposite to that of the clock pulse φ1, when the clock pulse φ2 is at “L” level,
The voltage V12 of the output terminal N12 of the MOS transistor M12
Is lower by Vx ₁₂ than the voltage V11 at the output end N11. Here, Vx ₁₂ is the NMOS transistor M1
This is the voltage drop due to the threshold voltage Vth ₁₂ of 2.

【０００６】この状態において、コンデンサＣ２を介し
てクロックパルスφ２が入力されると、そのクロックパ
ルスφ₂ の波高値分だけＮＭＯＳトランジスタＭ１２の
出力端Ｎ１２の電圧Ｖ１２が昇圧される。この出力端Ｎ
１２の電圧Ｖ１２は、ＮＭＯＳトランジスタＭ１３及び
負荷コンデンサＣＬによって平滑化され、回路出力端子
１０２から昇圧電圧（出力電圧）Ｖｏｕｔとして導出さ
れる。なお、この昇圧電圧Ｖｏｕｔは、出力端Ｎ１２の
電圧Ｖ１２よりもＶｘ₁₃だけ低くなっている。ここで、
Ｖｘ₁₃はＮＭＯＳトランジスタＭ１３の閾値電圧Ｖｔｈ
₁₃による電圧降下分である。[0006] In this state, when the clock pulse φ2 via capacitor C2 is input, the voltage V12 at the output end N12 of the clock pulses phi ₂ of the peak value amount corresponding NMOS transistor M12 is boosted. This output terminal N
The voltage V12 of 12 is smoothed by the NMOS transistor M13 and the load capacitor CL, and is derived from the circuit output terminal 102 as the boosted voltage (output voltage) Vout. The boosted voltage Vout is lower than the voltage V12 at the output end N12 by Vx ₁₃ . here,
Vx ₁₃ is the threshold voltage Vth of the NMOS transistor M13
It is the voltage drop due to ₁₃ .

【０００７】[0007]

【発明が解決しようとする課題】上述したことから明ら
かなように、パルス昇圧型の昇圧回路においては、クロ
ックパルスφ１，φ２の波高値をＶｗとすると、電源電
圧Ｖｄｄに対して各段毎に（Ｖｗ−Ｖｘ_1n）分ずつ順に
昇圧されることにより、昇圧電圧Ｖｏｕｔが得られるこ
とになる。しかしながら、上記構成の従来の昇圧回路で
は、電源電圧Ｖｄｄが変化したとき、それに応じてクロ
ックパルスφ１，φ２の振幅も変化することになるた
め、昇圧電圧Ｖｏｕｔの変動が大きいという問題があっ
た。As is apparent from the above, in the pulse booster type booster circuit, if the peak values of the clock pulses φ1 and φ2 are Vw, each stage with respect to the power supply voltage Vdd. The boosted voltage Vout is obtained by sequentially boosting by (Vw-Vx _1n ). However, in the conventional booster circuit having the above-described configuration, when the power supply voltage Vdd changes, the amplitudes of the clock pulses φ1 and φ2 also change accordingly, which causes a problem that the boosted voltage Vout greatly varies.

【０００８】すなわち、図７に示した３倍昇圧の昇圧回
路の場合には、図９に示すように、電源電圧ＶｄｄがΔ
Ｖｄｄだけ高くなると、クロックパルスφ１，φ２の各
振幅もほぼΔＶｄｄだけ大きくなるため、昇圧電圧Ｖｏ
ｕｔの変動分ΔＶｏｕｔは、約３×ΔＶｄｄとなる。こ
のように、電源電圧Ｖｄｄの変動に伴ってその変動分Δ
Ｖｄｄのほぼ昇圧倍数倍（本例では、３倍）だけ昇圧電
圧Ｖｏｕｔが大きく変動すると、この昇圧回路の昇圧電
圧Ｖｏｕｔにて動作しているデバイスや回路の特性に悪
影響が生ずることになる。That is, in the case of the triple boosting circuit shown in FIG. 7, the power supply voltage Vdd is Δ as shown in FIG.
When the voltage Vdd increases, the amplitudes of the clock pulses φ1 and φ2 also increase by approximately ΔVdd, so that the boosted voltage Vo is increased.
The variation ΔVout of ut is about 3 × ΔVdd. Thus, as the power supply voltage Vdd fluctuates, the fluctuation Δ
If the boosted voltage Vout greatly changes by a boosting multiple of Vdd (three times in this example), the characteristics of the device or circuit operating at the boosted voltage Vout of the booster circuit will be adversely affected.

【０００９】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、電源電圧Ｖｄｄの変
動に伴う昇圧電圧Ｖｏｕｔの変動分ΔＶｏｕｔを少なく
し、電源電圧変動に強い安定した昇圧回路及びこれを用
いた固体撮像装置を提供することにある。The present invention has been made in view of the above problems, and an object of the present invention is to reduce the fluctuation amount ΔVout of the boosted voltage Vout accompanying the fluctuation of the power supply voltage Vdd, and to stabilize the power supply voltage strongly. It is to provide a booster circuit and a solid-state imaging device using the booster circuit.

【００１０】[0010]

【課題を解決するための手段】本発明による昇圧回路
は、電源と回路出力端子との間に、ダイオード接続のＮ
ＭＯＳトランジスタが電源側から回路出力端子側に向け
て順方向に複数段直列に接続されかつ各段間にクロック
パルスがコンデンサを介して印加される第１の昇圧部
と、グランドと内部出力端子との間に、ダイオード接続
のＰチャネル形ＭＯＳトランジスタ（以下、単にＰＭＯ
Ｓトランジスタと称する）がグランド側から内部出力端
子側に向けて逆方向に複数段直列に接続されかつ各段間
にクロックパルスがコンデンサを介して印加される第２
の昇圧部とを備え、第２の昇圧部の内部出力端子が第１
の昇圧部の複数段のＮＭＯＳトランジスタのうちの少な
くとも一部のＮＭＯＳトランジスタのバックゲートに接
続された構成となっている。A booster circuit according to the present invention has a diode-connected N-type resistor between a power supply and a circuit output terminal.
A first booster unit in which MOS transistors are connected in series in a plurality of stages in the forward direction from the power supply side to the circuit output terminal side, and a clock pulse is applied between each stage via a capacitor, a ground, and an internal output terminal. A diode-connected P-channel MOS transistor (hereinafter, simply referred to as PMO
Secondly, a plurality of S transistors are connected in series in a reverse direction from the ground side to the internal output terminal side and clock pulses are applied between the stages via capacitors.
And a booster section of the second booster section, and the internal output terminal of the second booster section is the first
In the booster section, at least a part of the NMOS transistors in the plurality of stages is connected to the back gates of the NMOS transistors.

【００１１】[0011]

【作用】上記構成の昇圧回路において、電源電圧Ｖｄｄ
が例えば高い方へ変動すると、第２の昇圧部で発生され
る出力電圧（負の電位）が、その絶対値が大きくなる方
へ変動する。この第２の昇圧部の出力電圧は第１の昇圧
部のＮＭＯＳトランジスタのバックゲートに印加されて
いることから、この出力電圧の絶対値が大きくなること
で、第１の昇圧部におけるＮＭＯＳトランジスタのソー
スと基板間の逆バイアス電圧が大きくなる。すると、そ
のバックゲート効果によってＮＭＯＳトランジスタの閾
値電圧Ｖｔｈが大きくなるため、閾値電圧Ｖｔｈが大き
くなった分だけ昇圧電圧Ｖｏｕｔが変動しなくて済む。In the booster circuit having the above structure, the power supply voltage Vdd
Changes to a higher value, the output voltage (negative potential) generated in the second booster changes to a higher absolute value. Since the output voltage of the second booster section is applied to the back gate of the NMOS transistor of the first booster section, the absolute value of this output voltage increases, so that the output voltage of the NMOS transistor of the first booster section increases. The reverse bias voltage between the source and the substrate increases. Then, since the threshold voltage Vth of the NMOS transistor increases due to the back gate effect, the boosted voltage Vout does not have to change as much as the threshold voltage Vth increases.

【００１２】[0012]

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は本発明による昇圧回路の一実施例を
示す回路図である。図１において、電源１の正極側と回
路出力端子２との間には、ゲート及びドレインが共通接
続されたダイオード接続の例えば３個のＮＭＯＳトラン
ジスタＭ１〜Ｍ３が、電源１側から回路出力端子２側に
向けて順方向に直列に接続されている。Embodiments of the present invention will now be described in detail with reference to the drawings. FIG. 1 is a circuit diagram showing an embodiment of a booster circuit according to the present invention. In FIG. 1, between the positive electrode side of the power source 1 and the circuit output terminal 2, for example, three diode-connected NMOS transistors M1 to M3 whose gates and drains are commonly connected are provided from the power source 1 side to the circuit output terminal 2 They are connected in series in the forward direction toward the side.

【００１３】すなわち、１段目のＮＭＯＳトランジスタ
Ｍ１のゲート及びドレインが電源１の正極側に配線さ
れ、２段目のＮＭＯＳトランジスタＭ２のゲート及びド
レインが１段目のＮＭＯＳトランジスタＭ１のソースに
配線され、３段目のＮＭＯＳトランジスタＭ３のゲート
及びドレインが２段目のＮＭＯＳトランジスタＭ２のソ
ースに配線され、３段目のＮＭＯＳトランジスタＭ３の
ソースが回路出力端子２に配線されている。That is, the gate and drain of the first-stage NMOS transistor M1 are wired to the positive side of the power source 1, and the gate and drain of the second-stage NMOS transistor M2 are wired to the source of the first-stage NMOS transistor M1. The gate and drain of the third-stage NMOS transistor M3 are wired to the source of the second-stage NMOS transistor M2, and the source of the third-stage NMOS transistor M3 is wired to the circuit output terminal 2.

【００１４】そして、１段目のＮＭＯＳトランジスタＭ
１の出力端（ソース）Ｎ１には、インバータ３，４，５
で順に反転されて供給されるクロックパルスφ１がコン
デンサＣ１を介して印加される。一方、２段目のＮＭＯ
ＳトランジスタＭ２の出力端（ソース）Ｎ２には、イン
バータ３，４，６，７で順に反転されて供給されるクロ
ックパルスφ１と逆相のクロックパルスφ２がコンデン
サＣ２を介して印加される。The first-stage NMOS transistor M
Inverters 3, 4, 5 are connected to the output terminal (source) N1 of
The clock pulse φ1 which is sequentially inverted and supplied at is applied via the capacitor C1. On the other hand, the second NMO
To the output terminal (source) N2 of the S-transistor M2, a clock pulse φ2 having a phase opposite to that of the clock pulse φ1 which is sequentially inverted and supplied by the inverters 3, 4, 6 and 7 is applied via the capacitor C2.

【００１５】回路出力端子２に配線された３段目のＮＭ
ＯＳトランジスタＭ３の出力端（ソース）Ｎ３とグラン
ド間には、負荷コンデンサＣＬが接続されている。以上
のように、電源１の正極側と回路出力端子２との間に、
ダイオード接続のＮＭＯＳトランジスタＭ１，Ｍ２，Ｍ
３が３段直列に接続されることにより、３倍昇圧の第１
の昇圧部１０が構成されている。Third stage NM wired to circuit output terminal 2
A load capacitor CL is connected between the output terminal (source) N3 of the OS transistor M3 and the ground. As described above, between the positive side of the power supply 1 and the circuit output terminal 2,
Diode-connected NMOS transistors M1, M2, M
By connecting 3 in series,
The boosting unit 10 is configured.

【００１６】一方、グランドと内部出力端子１１との間
には、バックゲートに電源電圧Ｖｄｄが印加されかつゲ
ート及びドレインが共通接続されたダイオード接続の３
個のＰＭＯＳトランジスタＭ４〜Ｍ６が、グランド側か
ら内部出力端子１１側に向けて逆方向に直列に接続され
ている。On the other hand, between the ground and the internal output terminal 11, there is a diode connection 3 in which the power supply voltage Vdd is applied to the back gate and the gate and drain are commonly connected.
The individual PMOS transistors M4 to M6 are connected in series in the opposite direction from the ground side toward the internal output terminal 11 side.

【００１７】すなわち、１段目のＰＭＯＳトランジスタ
Ｍ４のゲート及びソースがグランドに配線され、２段目
のＰＭＯＳトランジスタＭ５のゲート及びソースが１段
目のＮＭＯＳトランジスタＭ４のドレインに配線され、
３段目のＰＭＯＳトランジスタＭ６のゲート及びソース
が２段目のＰＭＯＳトランジスタＭ５のドレインに配線
され、３段目のＰＭＯＳトランジスタＭ６のドレインが
内部出力端子１１に配線されている。That is, the gate and source of the first-stage PMOS transistor M4 are wired to ground, the gate and source of the second-stage PMOS transistor M5 are wired to the drain of the first-stage NMOS transistor M4,
The gate and source of the third-stage PMOS transistor M6 are wired to the drain of the second-stage PMOS transistor M5, and the drain of the third-stage PMOS transistor M6 is wired to the internal output terminal 11.

【００１８】そして、１段目のＰＭＯＳトランジスタＭ
４の出力端（ドレイン）Ｎ４には、インバータ３，４，
１２で順に反転されて供給されるクロックパルスφ１が
コンデンサＣ３を介して印加される。一方、２段目のＰ
ＭＯＳトランジスタＭ５の出力端（ドレイン）Ｎ５に
は、インバータ３，４，６，１３で順に反転されて供給
されるクロックパルスφ２がコンデンサＣ４を介して印
加される。The first-stage PMOS transistor M
The output terminal (drain) N4 of the inverter 4 is connected to the inverters 3, 4,
The clock pulse φ1 which is sequentially inverted and supplied at 12 is applied via the capacitor C3. On the other hand, the second P
A clock pulse φ2 which is sequentially inverted and supplied by the inverters 3, 4, 6 and 13 is applied to the output terminal (drain) N5 of the MOS transistor M5 via the capacitor C4.

【００１９】内部出力端子１１に配線された３段目のＰ
ＭＯＳトランジスタＭ６の出力端（ドレイン）Ｎ６とグ
ランド間には、負荷コンデンサＣＬ′が接続されてい
る。以上のように、グランドと内部出力端子１１との間
に、ダイオード接続のＰＭＯＳトランジスタＭ４，Ｍ
５，Ｍ６が３段直列に接続されることにより、３倍昇圧
の第２の昇圧部２０が構成されている。The third stage P wired to the internal output terminal 11
A load capacitor CL 'is connected between the output terminal (drain) N6 of the MOS transistor M6 and the ground. As described above, the diode-connected PMOS transistors M4 and M4 are connected between the ground and the internal output terminal 11.
By connecting 5 and M6 in series in three stages, the second booster 20 for triple boosting is configured.

【００２０】そして、この第２の昇圧部２０の内部出力
端子１１は、第１の昇圧部１におけるＮＭＯＳトランジ
スタＭ１，Ｍ２，Ｍ３の各バックゲートに接続されてい
る。すなわち、内部出力端子１１に導出される負の電位
Ｖｂが、ＮＭＯＳトランジスタＭ１，Ｍ２，Ｍ３の各バ
ックゲートに印加されるようになっている。The internal output terminal 11 of the second booster 20 is connected to the back gates of the NMOS transistors M1, M2 and M3 in the first booster 1. That is, the negative potential Vb derived to the internal output terminal 11 is applied to the back gates of the NMOS transistors M1, M2 and M3.

【００２１】なお、上記構成の第２の昇圧部２０におい
ては、１段目のＰＭＯＳトランジスタＭ４の出力端Ｎ４
にクロックパルスφ１が、２段目のＰＭＯＳトランジス
タＭ５の出力端Ｎ５にクロックパルスφ２が印加される
構成としたが、その逆であっても良く、要は、ＰＭＯＳ
トランジスタＭ４，Ｍ５の各出力端Ｎ４，Ｎ５に互いに
逆相のクロックパルスが印加される構成であれば良い。In the second booster 20 having the above structure, the output terminal N4 of the first-stage PMOS transistor M4 is connected.
The clock pulse φ1 is applied to the output terminal N5 of the second-stage PMOS transistor M5, but the clock pulse φ2 may be applied to the output terminal N5 of the second stage PMOS transistor M5.
It suffices that the clock pulses of opposite phases are applied to the output terminals N4 and N5 of the transistors M4 and M5.

【００２２】ここで、第１の昇圧部１０を構成するＮＭ
ＯＳトランジスタＭ１〜Ｍ３及び第２の昇圧部２０を構
成するＰＭＯＳトランジスタＭ４〜Ｍ６の構造につい
て、図２の断面図に基づいて説明する。図２において、
Ｎ型の半導体基板（Ｎｓｕｂ）２１には、Ｐ型のウェル
（Ｐｗｅｌｌ）２２が形成されている。このＰ型ウェル
２２の表面側には、ソース領域となるＮ⁺ 型拡散領域２
３と、ドレイン領域となるＮ⁺ 型拡散領域２４が形成さ
れている。Here, the NM which constitutes the first booster unit 10.
The structures of the OS transistors M1 to M3 and the PMOS transistors M4 to M6 forming the second booster 20 will be described with reference to the sectional view of FIG. In FIG.
A P-type well (Pwell) 22 is formed in the N-type semiconductor substrate (Nsub) 21. On the surface side of the P-type well 22, an N ⁺ -type diffusion region 2 serving as a source region is formed.
3 and an N ⁺ type diffusion region 24 to be a drain region are formed.

【００２３】そして、両拡散領域２３，２４間のチャネ
ル形成領域上にゲート酸化膜２５を介してゲート電極２
６が配されることにより、ＮＭＯＳトランジスタＭ１〜
Ｍ３が構成されている。かかる構成のＮＭＯＳトランジ
スタＭ１〜Ｍ３において、Ｐ型ウェル２２がバックゲー
トと呼ばれる基板となる。このバックゲートには、Ｐ型
ウェル２２の表面側に形成されたＰ⁺ 型拡散領域２７を
通して、第２の昇圧部２０の負の電位Ｖｂが印加される
ことになる。Then, the gate electrode 2 is formed on the channel formation region between the diffusion regions 23 and 24 with the gate oxide film 25 interposed therebetween.
6 are arranged, the NMOS transistors M1 to M1
M3 is configured. In the NMOS transistors M1 to M3 having such a configuration, the P-type well 22 serves as a substrate called a back gate. The negative potential Vb of the second booster 20 is applied to this back gate through the P ⁺ type diffusion region 27 formed on the surface side of the P type well 22.

【００２４】一方、基板２１の表面側には、ソース領域
となるＰ⁺ 型拡散領域２８と、ドレイン領域となるＰ⁺
型拡散領域２９が形成されている。そして、両拡散領域
２８，２９間のチャネル形成領域上にゲート酸化膜２５
を介してゲート電極３０が配されることにより、ＰＭＯ
ＳトランジスタＭ４〜Ｍ６が構成されている。かかる構
成のＰＭＯＳトランジスタＭ４〜Ｍ６において、基板２
１がバックゲートとなる。この基板２１には、その表面
側に形成されたＮ⁺ 型拡散領域３１を通して、電源電圧
Ｖｄｄが印加されることになる。On the other hand, on the surface side of the substrate 21, a P ⁺ -type diffusion region 28 serving as a source region, a drain region P ⁺
A mold diffusion region 29 is formed. The gate oxide film 25 is formed on the channel formation region between the diffusion regions 28 and 29.
By disposing the gate electrode 30 via the
S transistors M4 to M6 are configured. In the PMOS transistors M4 to M6 having such a configuration, the substrate 2
1 is the back gate. The power supply voltage Vdd is applied to the substrate 21 through the N ⁺ type diffusion region 31 formed on the surface side thereof.

【００２５】上記構成の各ＭＯＳトランジスタにおい
て、バックゲートをシンボルで表わすと、図３（Ａ），
（Ｂ）に示すようになる。このバックゲートも、ＭＯＳ
トランジスタでは重要な端子であり、表側のゲートと同
様にＭＯＳトランジスタの性能に影響を与える。具体的
には、バックゲート電位を変えるとＭＯＳトランジスタ
の閾値電圧Ｖｔｈが変調される。これが、いわゆるバッ
クゲート効果（基板バイアス効果）である。In each MOS transistor having the above structure, the back gate is represented by a symbol as shown in FIG.
As shown in (B). This back gate is also a MOS
It is an important terminal in the transistor and affects the performance of the MOS transistor like the gate on the front side. Specifically, when the back gate potential is changed, the threshold voltage Vth of the MOS transistor is modulated. This is the so-called back gate effect (substrate bias effect).

【００２６】本発明においては、このバックゲート効果
に着目し、これを積極的に活用したものである。すなわ
ち、図１において説明したように、ＰＭＯＳトランジス
タＭ４〜Ｍ６からなる第２の昇圧部２０を設け、その内
部出力端子１１を第１の昇圧部１０のＮＭＯＳトランジ
スタＭ１〜Ｍ３のバックゲートに接続し、第２の昇圧部
２０で発生される負の電位ＶｂをＮＭＯＳトランジスタ
Ｍ１〜Ｍ３の各バックゲートに印加するようにしてい
る。In the present invention, attention is paid to this back gate effect, and it is positively utilized. That is, as described with reference to FIG. 1, the second booster 20 including the PMOS transistors M4 to M6 is provided, and the internal output terminal 11 thereof is connected to the back gates of the NMOS transistors M1 to M3 of the first booster 10. , The negative potential Vb generated in the second booster 20 is applied to each back gate of the NMOS transistors M1 to M3.

【００２７】次に、図１に示した昇圧回路の回路動作に
ついて、図４のタイミング波形図を参照しつつ説明す
る。先ず、第１の昇圧部１０において、クロックパルス
φ１が“Ｌ”レベルのときは、ＮＭＯＳトランジスタＭ
１のゲート及びドレインが電源１の正極側に接続されて
いることから、その出力端Ｎ１の電圧Ｖ１は電源電圧Ｖ
ｄｄよりもＶｘ₁ だけ低くなっている。ここで、Ｖｘ₁
はＮＭＯＳトランジスタＭ１の閾値電圧Ｖｔｈ₁ による
電圧降下分である。Next, the circuit operation of the booster circuit shown in FIG. 1 will be described with reference to the timing waveform chart of FIG. First, in the first booster 10, when the clock pulse φ1 is at “L” level, the NMOS transistor M
Since the gate and drain of No. 1 are connected to the positive electrode side of the power supply 1, the voltage V1 at the output terminal N1 thereof is the power supply voltage V1.
It is lower than dd by Vx ₁ . Where Vx ₁
Is a voltage drop amount due to the threshold voltage Vth ₁ of the NMOS transistor M1.

【００２８】この状態において、コンデンサＣ１を介し
てクロックパルスφ１が入力されると、そのクロックパ
ルスφ１の波高値分だけＮＭＯＳトランジスタＭ１の出
力端Ｎ１の電圧Ｖ１が昇圧される。一方、クロックパル
スφ２はクロックパルスφ１と逆相であることから、ク
ロックパルスφ２が“Ｌ”レベルのときには、ＮＭＯＳ
トランジスタＭ２の出力端Ｎ２の電圧Ｖ２は、出力端Ｎ
１の電圧Ｖ１よりもＶｘ₂ だけ低くなっている。ここ
で、Ｖｘ₂ はＮＭＯＳトランジスタＭ２の閾値電圧Ｖｔ
ｈ₂ による電圧降下分である。In this state, when the clock pulse φ1 is input via the capacitor C1, the voltage V1 at the output terminal N1 of the NMOS transistor M1 is boosted by the peak value of the clock pulse φ1. On the other hand, since the clock pulse φ2 has an opposite phase to the clock pulse φ1, when the clock pulse φ2 is at the “L” level, the NMOS
The voltage V2 at the output terminal N2 of the transistor M2 is
It is lower than the voltage V1 of 1 by Vx ₂ . Here, Vx ₂ is the threshold voltage Vt of the NMOS transistor M2
This is the voltage drop due to h ₂ .

【００２９】この状態において、コンデンサＣ２を介し
てクロックパルスφ２が入力されると、そのクロックパ
ルスφ₂ の波高値分だけＮＭＯＳトランジスタＭ２の出
力端Ｎ２の電圧Ｖ２が昇圧される。この出力端Ｎ２の電
圧Ｖ２は、ＮＭＯＳトランジスタＭ３及び負荷コンデン
サＣＬによって平滑化され、回路出力端子２から昇圧電
圧Ｖｏｕｔとして導出される。なお、この昇圧電圧Ｖｏ
ｕｔは、出力端Ｎ２の電圧Ｖ２よりもＶｘ₃ だけ低くな
っている。ここで、Ｖｘ₃ はＮＭＯＳトランジスタＭ３
の閾値電圧Ｖｔｈ₃による電圧降下分である。In this state, when the clock pulse φ2 is input via the capacitor C2, the voltage V2 at the output terminal N2 of the NMOS transistor M2 is boosted by the peak value of the clock pulse φ ₂ . The voltage V2 at the output terminal N2 is smoothed by the NMOS transistor M3 and the load capacitor CL, and is derived from the circuit output terminal 2 as the boosted voltage Vout. The boosted voltage Vo
ut is lower than the voltage V2 at the output terminal N2 by Vx ₃ . Here, Vx ₃ is the NMOS transistor M3
Is the amount of voltage drop due to the threshold voltage Vth ₃ .

【００３０】一方、第２の昇圧部２０においても、第１
の昇圧部１０とは極性が異なるものの、同様の動作原理
によって負の電位Ｖｂが発生される。すなわち、クロッ
クパルスφ１，φ２の波高値をＶｗ、ＰＭＯＳトランジ
スタＭ４〜Ｍ６における閾値電圧Ｖｔｈによる電圧降下
分をＶｘとすると、グランド電位に対して各段毎に（Ｖ
ｗ−Ｖｘ）分ずつ負側に順に昇圧されることにより、負
の電位Ｖｂが内部出力端子１１から得られる。この負の
電位Ｖｂは、第１の昇圧部１０のＮＭＯＳトランジスタ
Ｍ１〜Ｍ３のバックゲートに印加される。On the other hand, also in the second boosting unit 20, the first
Although the polarity is different from that of the booster unit 10, the negative potential Vb is generated by the same operation principle. That is, assuming that the crest values of the clock pulses φ1 and φ2 are Vw and the voltage drop due to the threshold voltage Vth in the PMOS transistors M4 to M6 is Vx, (V
The negative potential Vb is obtained from the internal output terminal 11 by sequentially boosting by w-Vx) to the negative side. This negative potential Vb is applied to the back gates of the NMOS transistors M1 to M3 of the first booster 10.

【００３１】ここで、電源電圧Ｖｄｄが例えば高い方へ
ΔＶｄｄだけ変化した場合について考える。このとき、
第２の昇圧部２０において、各ＰＭＯＳトランジスタＭ
４〜Ｍ６の各バックゲートには電源電圧Ｖｄｄが印加さ
れていることから、その負の電位Ｖｂも、電源電圧Ｖｄ
ｄの変動に応じてΔＶｂだけ絶対値が大なる方へ変動す
る。これにより、第１の昇圧部１０のＮＭＯＳトランジ
スタＭ１〜Ｍ３のバックゲートにかかる負の電位Ｖｂが
大きくなる。Now, let us consider a case where the power supply voltage Vdd changes by, for example, ΔVdd to the higher side. At this time,
In the second booster 20, each PMOS transistor M
Since the power supply voltage Vdd is applied to each of the back gates 4 to M6, the negative potential Vb thereof is also the power supply voltage Vd.
The absolute value fluctuates by ΔVb in accordance with the fluctuation of d. As a result, the negative potential Vb applied to the back gates of the NMOS transistors M1 to M3 of the first booster 10 increases.

【００３２】すると、第１の昇圧部１０のＮＭＯＳトラ
ンジスタＭ１〜Ｍ３において、ソースとバックゲートの
間の逆バイアス電圧が大きくなるため、その分だけチャ
ネルと基板（Ｐウェル２２）の間の空乏層が広がって固
定電荷が増える。その結果、ＮＭＯＳトランジスタＭ１
〜Ｍ３の各閾値電圧Ｖｔｈ₁ 〜Ｖｔｈ₃が大きくなる。
これが、先述したバックゲート効果である。Then, in the NMOS transistors M1 to M3 of the first booster 10, the reverse bias voltage between the source and the back gate becomes large, so that the depletion layer between the channel and the substrate (P well 22) is correspondingly increased. Spreads and the fixed charge increases. As a result, the NMOS transistor M1
Each threshold voltage Vth ₁ ~Vth ₃ of ~M3 increases.
This is the above-mentioned back gate effect.

【００３３】ここで、ＮＭＯＳトランジスタＭ１〜Ｍ３
の各閾値電圧Ｖｔｈ₁ 〜Ｖｔｈ₃ による電圧降下分をＶ
ｘ₁ ′〜Ｖｘ₃ ′とすると、各閾値電圧Ｖｔｈ₁ 〜Ｖｔ
ｈ₃が大きくなることによってＶｘ₁ ′〜Ｖｘ₃ ′も大
きくなる。したがって、図４の変動後のタイミング波形
図（Ｂ）から明らかなように、Ｖｘ₁ ′〜Ｖｘ₃ ′が大
きくなった分だけ各段毎の昇圧電圧が抑えられるため、
電源電圧Ｖｄｄが大きく変動しても、昇圧電圧（出力電
圧）Ｖｏｕｔは大きくならずに済むことになる。Here, the NMOS transistors M1 to M3
Of the voltage drop due to the threshold voltages Vth _{1 to} Vth ₃ of
x ₁ ′ to Vx ₃ ′, the threshold voltages Vth _{1 to} Vt.
h ₃ Vx ₁ '~Vx _3' by the larger increase. Therefore, as is apparent from the timing waveform diagram (B) after the change in FIG. 4, the boosted voltage of each stage is suppressed by the amount of increase in Vx ₁ ′ to Vx ₃ ′.
Even if the power supply voltage Vdd fluctuates significantly, the boosted voltage (output voltage) Vout does not have to increase.

【００３４】上述したように、本来の昇圧電圧Ｖｏｕｔ
を得る第１の昇圧部１０とは別に、負の電位Ｖｂを発生
する第２の昇圧部２０を設け、この負の電位Ｖｂを第１
の昇圧部１０の各ＮＭＯＳトランジスタＭ１〜Ｍ３のバ
ックゲートに印加するようにしたことにより、バックゲ
ート効果によって電源電圧Ｖｄｄの変動に応じて各ＮＭ
ＯＳトランジスタＭ１〜Ｍ３の閾値電圧Ｖｔｈ₁ 〜Ｖｔ
ｈ₃ を制御できる。これにより、電源電圧Ｖｄｄに伴う
昇圧電圧Ｖｏｕｔの変動分ΔＶｏｕｔを少なく抑えるこ
とができる。As described above, the original boosted voltage Vout
In addition to the first boosting section 10 for obtaining the above, the second boosting section 20 for generating the negative potential Vb is provided, and the negative potential Vb is set to the first
Since the voltage is applied to the back gates of the NMOS transistors M1 to M3 of the boosting unit 10, the NMs corresponding to the fluctuation of the power supply voltage Vdd due to the back gate effect.
The threshold voltage Vth ₁ ~Vt of the OS transistor M1~M3
You can control h ₃ . As a result, the variation ΔVout of the boosted voltage Vout associated with the power supply voltage Vdd can be reduced.

【００３５】なお、図２において、基板２１或いはＰウ
ェル２２の濃度の合わせ込みによってバックゲート効果
の調整を行うことにより、電源電圧Ｖｄｄに伴う昇圧電
圧Ｖｏｕｔの変動分ΔＶｏｕｔをかなり少なく抑えるこ
とが可能である。また、上記実施例では、負の電位Ｖｂ
を第１の昇圧部１０の各ＮＭＯＳトランジスタＭ１〜Ｍ
３の全てのバックゲートに印加するとしたが、必ずしも
全てのバックゲートに印加する必要はなく、少なくとも
一部のＭＯＳトランジスタのバックゲートに印加するよ
うにしても良い。この場合には、昇圧電圧Ｖｏｕｔの変
動分ΔＶｏｕｔを抑える効果は小さくなるものの、それ
なりの効果は得られる。In FIG. 2, by adjusting the back gate effect by adjusting the concentration of the substrate 21 or the P well 22, it is possible to considerably reduce the variation ΔVout of the boosted voltage Vout with the power supply voltage Vdd. Is. In the above embodiment, the negative potential Vb
The NMOS transistors M1 to M of the first booster 10
Although the voltage is applied to all the back gates of No. 3, it is not always necessary to apply to all the back gates, and it may be applied to the back gates of at least some MOS transistors. In this case, although the effect of suppressing the variation ΔVout of the boosted voltage Vout becomes small, a certain effect can be obtained.

【００３６】図５は、上記構成の昇圧回路をＶｓｕｂ発
生昇圧回路として用いた固体撮像装置の一例を示す構成
図である。本例では、固体撮像装置として、ＣＣＤリニ
アセンサに適用した場合を示すが、ＣＣＤリニアセンサ
への適用に限定されるものではなく、ＣＣＤに限らずエ
リアセンサを含め固体撮像装置全般に適用し得るもので
ある。FIG. 5 is a block diagram showing an example of a solid-state image pickup device using the booster circuit having the above configuration as a Vsub generation booster circuit. In this example, a case where the solid-state imaging device is applied to a CCD linear sensor is shown, but the application is not limited to the CCD linear sensor, and the solid-state imaging device is not limited to the CCD and can be applied to all solid-state imaging devices including an area sensor. It is a thing.

【００３７】図５に示すように、ＣＣＤリニアセンサ
は、入射光をその光量に応じた電荷量の信号電荷に変換
して蓄積するフォトダイオード等からなる受光部５１が
一列に複数個配列されてなるセンサ列５２と、このセン
サ列５２の各受光部５１から読出しゲート５３を介して
読み出された信号電荷を転送するＣＣＤからなる電荷転
送レジスタ５４とを有する構成となっている。As shown in FIG. 5, the CCD linear sensor has a plurality of light receiving portions 51 arranged in a line, such as photodiodes for converting incident light into signal charges having a charge amount corresponding to the light amount and storing the signal charges. The sensor array 52 and the charge transfer register 54 composed of a CCD for transferring the signal charge read from each light receiving portion 51 of the sensor array 52 through the read gate 53.

【００３８】読出しゲート５３は、読出しパルスφＲＯ
Ｇが印加されることにより、センサ列５２の各受光部５
１に蓄えられた信号電荷を電荷転送レジスタ５４に一斉
に読み出す。電荷転送レジスタ５４は、２相の転送クロ
ックφＨ１，φＨ２によって２相駆動されることにより
信号電荷を転送する。電荷転送レジスタ５４の最終段に
は、転送されてきた信号電荷を検出して電圧に変換する
例えばフローティング・ディフュージョン構成の電荷電
圧変換部（電荷検出部）５５が形成されている。この電
荷電圧変換部５５の出力電圧は、バッファ５６を介して
出力端子５７からＣＣＤ出力として導出される。The read gate 53 has a read pulse φRO.
When G is applied, each light receiving unit 5 of the sensor array 52
The signal charges stored in 1 are read out to the charge transfer register 54 all at once. The charge transfer register 54 transfers the signal charges by being driven in two phases by the two-phase transfer clocks φH1 and φH2. At the final stage of the charge transfer register 54, a charge-voltage conversion unit (charge detection unit) 55 having, for example, a floating diffusion configuration that detects the transferred signal charge and converts it into a voltage is formed. The output voltage of the charge-voltage converter 55 is derived as a CCD output from the output terminal 57 via the buffer 56.

【００３９】上記構成のＣＣＤリニアセンサにおいて、
本発明に係る昇圧回路が、電源電圧Ｖｄｄを昇圧して基
板電圧Ｖｓｕｂを発生するＶｓｕｂ発生昇圧回路５８と
して用いられる。このＶｓｕｂ発生昇圧回路５８は、セ
ンサ列２や電荷転送レジスタ５４等と同一の基板（チッ
プ）上に作製（オンチップ）され、クロックパルスφ
１，φ２として２相の転送クロックφＨ１，φＨ２が用
いられる。なお、本発明に係る昇圧回路をＶｓｕｂ発生
昇圧回路５８としてのみならず、バッファ１６等の他の
回路に対して動作電源電圧を供給する昇圧回路として用
いることも可能である。In the CCD linear sensor having the above structure,
The booster circuit according to the present invention is used as the Vsub generation booster circuit 58 that boosts the power supply voltage Vdd to generate the substrate voltage Vsub. The Vsub generation boosting circuit 58 is manufactured (on-chip) on the same substrate (chip) as the sensor array 2, the charge transfer register 54, etc., and the clock pulse φ
Two-phase transfer clocks φH1 and φH2 are used as 1 and φ2. The booster circuit according to the present invention can be used not only as the Vsub generation booster circuit 58 but also as a booster circuit that supplies the operating power supply voltage to other circuits such as the buffer 16.

【００４０】図６は、Ｖｓｕｂ発生昇圧回路５８をオン
チップしたＣＣＤリニアセンサの要部の断面構造図であ
る。図６において、Ｎ型シリコン基板６１上のＰウェル
６２内には、Ｎ⁺ 型電荷蓄積層６３及びその上のＰ⁺ 型
正孔蓄積層６４からなる受光部５１が形成されている。
この受光部５１に隣接して、Ｎ型不純物領域６５及びそ
の上方に配されたゲート電極６６からなる読出しゲート
５３が形成され、更にＮ⁺ 型不純物領域６７及びその上
方に配された転送電極６８からなる電荷転送レジスタ５
４が形成されている。FIG. 6 is a sectional structural view of a main part of a CCD linear sensor in which the Vsub generation boosting circuit 58 is on-chip. In FIG. 6, in the P well 62 on the N type silicon substrate 61, the light receiving portion 51 including the N ⁺ type charge storage layer 63 and the P ⁺ type hole storage layer 64 thereon is formed.
A read gate 53 composed of an N-type impurity region 65 and a gate electrode 66 arranged above the N-type impurity region 65 is formed adjacent to the light receiving portion 51, and further, an N ⁺ -type impurity region 67 and a transfer electrode 68 arranged above the N ⁺ -type impurity region 67. Charge transfer register 5
4 are formed.

【００４１】また、Ｐウェル２０と分離して形成された
別のＰウェル６９内には、Ｎ⁺ 型拡散領域７０をソース
領域とし、Ｎ⁺ 型拡散領域７１をドレイン領域とし、両
領域７０，７１間の上方にゲート電極７２が配されるこ
とによって最終段のＮＭＯＳトランジスタ（図１におけ
るＮＭＯＳトランジスタＭ３）が形成されている。この
最終段のＭＯＳトランジスタＭ３のソース領域７０から
昇圧電圧が導出される。そして、この昇圧電圧が基板電
圧Ｖｓｕｂとして、Ｎ型基板６１の表面側に形成された
Ｎ⁺ 型不純物領域７３に印加される。In another P well 69 formed separately from the P well 20, the N ⁺ type diffusion region 70 serves as a source region and the N ⁺ type diffusion region 71 serves as a drain region. By arranging the gate electrode 72 above 71, the final-stage NMOS transistor (NMOS transistor M3 in FIG. 1) is formed. The boosted voltage is derived from the source region 70 of the MOS transistor M3 at the final stage. Then, this boosted voltage is applied as the substrate voltage Vsub to the N ⁺ type impurity region 73 formed on the front surface side of the N type substrate 61.

【００４２】上述したように、本発明に係る昇圧回路を
Ｖｓｕｂ発生昇圧回路５８として用いたことにより、本
発明に係る昇圧回路が電源電圧変動に強いことから、電
源電圧Ｖｄｄが変動しても、基板電圧Ｖｓｕｂの変動分
ΔＶｓｕｂを少なく抑えることができるため、電源電圧
変動に強い安定したＣＣＤリニアセンサを構成できるこ
とになる。また、オンチップ化により、外部回路の部品
点数を削減できるので、構成の簡略化が図れることにな
る。As described above, by using the booster circuit according to the present invention as the Vsub generation booster circuit 58, the booster circuit according to the present invention is resistant to the fluctuation of the power supply voltage. Therefore, even if the power supply voltage Vdd varies, Since the variation ΔVsub of the substrate voltage Vsub can be suppressed to a small value, it is possible to configure a stable CCD linear sensor that is resistant to power supply voltage variations. In addition, since the number of external circuit components can be reduced by the on-chip implementation, the configuration can be simplified.

【００４３】[0043]

【発明の効果】以上説明したように、本発明によれば、
本来の昇圧電圧を得る第１の昇圧部とは別に、負の電位
を発生する第２の昇圧部を設け、この第２の昇圧部によ
る負の電位を第１の昇圧部の各ＮＭＯＳトランジスタの
バックゲートに印加するように構成したことにより、バ
ックゲート効果によって電源電圧の変動に応じて各ＮＭ
ＯＳトランジスタの閾値電圧Ｖｔｈを制御できるので、
電源電圧に伴う昇圧電圧の変動分を少なく抑えることが
できることになる。As described above, according to the present invention,
In addition to the first booster that obtains the original boosted voltage, a second booster that generates a negative potential is provided, and the negative potential generated by the second booster is supplied to each NMOS transistor of the first booster. Since the voltage is applied to the back gate, each NM responds to fluctuations in the power supply voltage due to the back gate effect.
Since the threshold voltage Vth of the OS transistor can be controlled,
It is possible to suppress the fluctuation amount of the boosted voltage due to the power supply voltage to be small.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施例を示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of the present invention.

【図２】ＭＯＳトランジスタの断面構造図である。FIG. 2 is a cross-sectional structure diagram of a MOS transistor.

【図３】ＭＯＳトランジスタのバックゲート表示時のシ
ンボル図である。FIG. 3 is a symbol diagram showing a back gate of a MOS transistor.

【図４】本発明に係るタイミング波形図である。FIG. 4 is a timing waveform chart according to the present invention.

【図５】本発明に係るＣＣＤリニアセンサの構成図であ
る。FIG. 5 is a configuration diagram of a CCD linear sensor according to the present invention.

【図６】本発明に係るＣＣＤリニアセンサの要部の断面
構造図である。FIG. 6 is a cross-sectional structural diagram of a main part of a CCD linear sensor according to the present invention.

【図７】従来例を示す回路図である。FIG. 7 is a circuit diagram showing a conventional example.

【図８】従来例における定常状態でのタイミング波形図
である。FIG. 8 is a timing waveform diagram in a steady state in a conventional example.

【図９】従来例における電源変動時のタイミング波形図
である。FIG. 9 is a timing waveform diagram at the time of power supply fluctuation in the conventional example.

【符号の説明】[Explanation of symbols]

１ 電源 ２ 回路出力
端子 ３〜７，１２，１３ インバータ １０ 第１の
昇圧部 １１ 内部出力端子 ２０ 第２の
昇圧部1 Power Supply 2 Circuit Output Terminals 3 to 7, 12, 13 Inverter 10 First Booster 11 Internal Output Terminal 20 Second Booster

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 5/335 H01L 27/04 H01L 27/14 - 27/148 H02M 3/07 Front page continued (58) Fields surveyed (Int.Cl. ⁷ , DB name) H04N 5/335 H01L 27/04 H01L 27/14-27/148 H02M 3/07

Claims (4)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 電源と回路出力端子との間に、ダイオー
ド接続のＮチャネル形ＭＯＳトランジスタが電源側から
回路出力端子側に向けて順方向に複数段直列に接続さ
れ、かつ各段間にクロックパルスがコンデンサを介して
印加される第１の昇圧部と、 グランドと内部出力端子との間に、ダイオード接続のＰ
チャネル形ＭＯＳトランジスタがグランド側から内部出
力端子側に向けて逆方向に複数段直列に接続され、かつ
各段間にクロックパルスがコンデンサを介して印加され
る第２の昇圧部とを備え、 前記第２の昇圧部の内部出力端子が前記第１の昇圧部の
複数段のＭＯＳトランジスタのうちの少なくとも一部の
ＭＯＳトランジスタのバックゲートに接続されたことを
特徴とする昇圧回路。1. A diode-connected N-channel MOS transistor is connected between a power supply and a circuit output terminal in series in a forward direction from the power supply side to the circuit output terminal side, and a clock is provided between each stage. Between the first booster to which the pulse is applied via the capacitor and the ground and the internal output terminal, a diode-connected P
A channel type MOS transistor is connected in series in a plurality of stages in the reverse direction from the ground side to the internal output terminal side, and a second booster section to which a clock pulse is applied between the stages via a capacitor; A booster circuit, wherein an internal output terminal of the second booster section is connected to the back gates of at least some of the MOS transistors of the plurality of stages of the first booster section. 【請求項２】 入射光をその光量に応じた電荷量の信号
電荷に変換して蓄積する受光部が複数個配列されてなる
センサ部を具備した固体撮像装置であって、 請求項１記載の昇圧回路を備えたことを特徴とする固体
撮像装置。2. The solid-state image pickup device according to claim 1, further comprising a sensor unit in which a plurality of light receiving units for converting incident light into signal charges having a charge amount corresponding to the light amount and storing the signal charges are arranged. A solid-state imaging device comprising a booster circuit. 【請求項３】 請求項２記載の固体撮像装置において、
前記昇圧回路による昇圧電圧を基板電圧として用いたこ
とを特徴とする固体撮像装置。3. The solid-state imaging device according to claim 2, wherein
A solid-state imaging device, wherein a boosted voltage by the booster circuit is used as a substrate voltage. 【請求項４】 請求項２記載の固体撮像装置において、
前記昇圧回路を前記センサ部と同一の基板上に作製した
ことを特徴とする固体撮像装置。4. The solid-state imaging device according to claim 2,
A solid-state imaging device, wherein the booster circuit is formed on the same substrate as the sensor section .