JP3461905B2 - Digital transmission signal receiving circuit - Google Patents
Digital transmission signal receiving circuitInfo
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Description
【発明の詳細な説明】Detailed Description of the Invention
【０００１】[0001]
【産業上の利用分野】この発明は、デジタル伝送信号を
復調する受信回路に係り、特に外部からの振動に強いデ
ジタル伝送信号受信回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a receiving circuit for demodulating a digital transmission signal, and more particularly to a digital transmission signal receiving circuit that is resistant to external vibration.
【０００２】[0002]
【従来の技術】従来、衛星放送（以下、ＢＳ放送とい
う）信号を受信する場合、屋外に配置されたパラボラア
ンテナ及びＢＳコンバータにより周波数１２ＧHzの衛星
放送信号を周波数１．２ＧHzのＢＳ中間周波数信号（第
１中間周波数信号）に変換し、屋内ユニットのＢＳチュ
ーナに供給するようにしている。ＢＳチューナは例えば
テレビジョン受像機に内蔵されており、上記第１中間周
波数信号を、第２中間周波数信号に変換し、かつＦＭ復
調を行いベースバンドの映像信号とＰＣＭ音声デジタル
信号を取り出すようにしている。このように従来の一般
的なＢＳ放送では、映像信号をアナログで伝送し、音声
信号をデジタルで伝送している。2. Description of the Related Art Conventionally, when receiving a satellite broadcast (hereinafter referred to as BS broadcast) signal, a satellite broadcast signal having a frequency of 12 GHz is converted to a BS intermediate frequency signal having a frequency of 1.2 GHz by a parabolic antenna and a BS converter arranged outdoors. It is converted to a first intermediate frequency signal) and supplied to the BS tuner of the indoor unit. The BS tuner is built in, for example, a television receiver, converts the first intermediate frequency signal into a second intermediate frequency signal, and performs FM demodulation to extract a baseband video signal and a PCM audio digital signal. ing. As described above, in the conventional general BS broadcasting, the video signal is transmitted in analog and the audio signal is transmitted in digital.
【０００３】ところが、近年、画像データの圧縮技術の
向上から、各国で映像信号もデジタルで伝送するテレビ
ジョン放送方式が開発されている。図５はこのような従
来のデジタル変調された伝送信号を受信するための受信
回路を示し、特に周波数変換部の構成を示したものであ
る。However, in recent years, with the improvement of image data compression technology, television broadcasting systems for digitally transmitting video signals have been developed in various countries. FIG. 5 shows a receiving circuit for receiving such a conventional digitally modulated transmission signal, and particularly shows a configuration of a frequency conversion section.
【０００４】図５の例は、テレビジョン受像機における
受信回路を示すもので、符号７１はＢＳコンバータから
の衛星放送信号を９５０〜１４５０ＭＨｚ帯域に変換し
た第１中間周波数信号ａ３が導かれる入力端子である。
この入力端子７１に導かれた第１中間周波数信号ａ３
は、アンプ７２により増幅され、ボリウム７３によりレ
ベル調整が行われ、さらにアンプ７４により増幅され
て、第１中間周波数信号ｂ３としてミキサ７５の一方の
入力端子に供給される。The example of FIG. 5 shows a receiving circuit in a television receiver, and reference numeral 71 is an input terminal to which a first intermediate frequency signal a3 obtained by converting a satellite broadcast signal from a BS converter into a band of 950 to 1450 MHz is introduced. Is.
The first intermediate frequency signal a3 guided to the input terminal 71
Is amplified by an amplifier 72, level-adjusted by a volume 73, further amplified by an amplifier 74, and supplied to one input terminal of a mixer 75 as a first intermediate frequency signal b3.
【０００５】また、可変局部発振器８１は、チャンネル
選局データに基づいて任意の局部発振信号ｃ３を発振
し、この局部発振信号ｃ３をアンプ８２で増幅して局部
発振信号ｄ３を前記ミキサ７５の他方の入力端子に供給
するものである。The variable local oscillator 81 oscillates an arbitrary local oscillation signal c3 based on the channel selection data, amplifies the local oscillation signal c3 by an amplifier 82, and outputs the local oscillation signal d3 to the other side of the mixer 75. Is supplied to the input terminal of.
【０００６】前記ミキサ７５は、第１中間周波数信号ｂ
３と局部発振信号ｄ３とを合成することにより、１４０
ＭＨｚを中心とした第２中間周波数信号ｅ３に変換して
アンプ７６に供給する。アンプ７６は、ミキサ７５から
の第２中間周波数信号ｅ３を増幅し、フィルタ７７に供
給する。フィルタ７７は、アンプ７６の出力である第２
中間周波数信号ｆ３から不要信号を除去するもので、ア
ンプ７８に第２中間周波数信号ｇ３を供給する。The mixer 75 has a first intermediate frequency signal b.
3 is combined with the local oscillation signal d3 to obtain 140
It is converted into the second intermediate frequency signal e3 centered on MHz and supplied to the amplifier 76. The amplifier 76 amplifies the second intermediate frequency signal e3 from the mixer 75 and supplies it to the filter 77. The filter 77 has a second output that is the output of the amplifier 76.
It removes unnecessary signals from the intermediate frequency signal f3 and supplies the second intermediate frequency signal g3 to the amplifier 78.
【０００７】アンプ７８はフィルタ７７からの第２中間
周波数信号ｇ３を増幅して第２中間周波数信号ｈ３を出
力端子７９に導く。出力端子７９に導かれた第２中間周
波数信号ｈ３は、位相検波回路（図示せず）によりデジ
タル信号に復調され、デコーダーによりデインターリー
ブ等の各種デジタル処理が行われデジタル映像信号及び
デジタル音声信号に変換される。The amplifier 78 amplifies the second intermediate frequency signal g3 from the filter 77 and guides the second intermediate frequency signal h3 to the output terminal 79. The second intermediate frequency signal h3 guided to the output terminal 79 is demodulated into a digital signal by a phase detection circuit (not shown), and various digital processing such as deinterleaving is performed by a decoder to generate a digital video signal and a digital audio signal. To be converted.
【０００８】このような従来の受信回路によれば、可変
局部発振器８１は希望するチャンネルに応じて変化する
局部発振信号を発振し、アンプ８２を介してミキサ７５
の他方の入力端子に局部発振信号ｄ３として供給され、
このミキサ７５で第１中間周波数信号ｂ３と合成され、
１４０ＭＨｚを中心とした第２中間周波数信号ｅ３に変
換される。According to such a conventional receiving circuit, the variable local oscillator 81 oscillates a local oscillation signal which changes according to a desired channel, and the mixer 75 is supplied via the amplifier 82.
Is supplied as a local oscillation signal d3 to the other input terminal of
This mixer 75 synthesizes with the first intermediate frequency signal b3,
The second intermediate frequency signal e3 centered at 140 MHz is converted.
【０００９】ここで、可変局部発振器８１の周波数可変
範囲は１０９０ＭＨｚ〜１５９０ＭＨｚが必要となり、
可変局部発振器８１は、可変容量ダイオードを使用した
電圧制御発振器と位相同期ループ回路（以下、ＰＬＬ回
路と呼ぶ）で構成される。Here, the variable frequency range of the variable local oscillator 81 requires 1090 MHz to 1590 MHz,
The variable local oscillator 81 is composed of a voltage controlled oscillator using a variable capacitance diode and a phase locked loop circuit (hereinafter referred to as a PLL circuit).
【００１０】図６はこのような可変局部発振器８１を示
すブロック図である。図６において、符号９１は基準発
振器であり、基準周波数信号ａ４（以下基準信号と称す
る）を発振し、基準信号ａ４を分周器９２に供給する。
この分周器９２は、供給されるデータにより分周率１／
Ｒを設定し、基準信号ａ４を１／Ｒで分周し、分周信号
ｂ４として位相比較器９３に供給する。FIG. 6 is a block diagram showing such a variable local oscillator 81. In FIG. 6, reference numeral 91 is a reference oscillator, which oscillates a reference frequency signal a4 (hereinafter referred to as a reference signal) and supplies the reference signal a4 to the frequency divider 92.
The frequency divider 92 divides the frequency by 1 /
R is set, the reference signal a4 is divided by 1 / R, and the divided signal b4 is supplied to the phase comparator 93.
【００１１】位相比較器９３の他方の入力端子には後述
する分周器９６により１／Ｎ分周信号ｆ４が導かれるよ
うになっている。位相比較器９３は、分周器９２からの
１／Ｒ分周信号ｂ４と分周器９６からの１／Ｎ分周信号
ｆ４との位相比較を行い、分周信号ｂ４と分周信号ｆ４
との周波数の差を示す誤差信号ｃ４を作成してループフ
ィルタ９４に供給する。A 1 / N frequency-divided signal f4 is guided to the other input terminal of the phase comparator 93 by a frequency divider 96 described later. The phase comparator 93 compares the phase of the 1 / R frequency-divided signal b4 from the frequency divider 92 and the 1 / N frequency-divided signal f4 from the frequency divider 96 to obtain the frequency-divided signal b4 and the frequency-divided signal f4.
An error signal c4 showing the difference in frequency between and is created and supplied to the loop filter 94.
【００１２】ループフィルタ９４は、積分回路を構成し
ており、位相比較器９３からの誤差信号ｃ４を積分し、
この積分結果としての制御電圧ｄ４を電圧制御発振器９
５に供給する。The loop filter 94 constitutes an integrating circuit, integrates the error signal c4 from the phase comparator 93,
The control voltage d4 as the result of this integration is supplied to the voltage controlled oscillator 9
Supply to 5.
【００１３】電圧制御発振器９５は、ループフィルタ９
４からの制御電圧ｄ４に基づいて発振周波数が制御さ
れ、発振信号ｅ４（図５におけるｃ３）を分周器９６に
供給するとともに、発振信号ｃ３として図５のアンプ８
２に供給する。分周器９６は、前記発振信号ｅ４を１／
Ｎに分周し、分周信号ｆ４を位相比較器９３に供給す
る。The voltage controlled oscillator 95 includes a loop filter 9
The oscillating frequency is controlled based on the control voltage d4 from 4 to supply the oscillating signal e4 (c3 in FIG. 5) to the frequency divider 96, and at the same time as the oscillating signal c3, the amplifier 8 in FIG.
Supply to 2. The frequency divider 96 divides the oscillation signal e4 into 1 /
The frequency is divided into N and the divided signal f4 is supplied to the phase comparator 93.
【００１４】これにより、電圧制御発振器９５は、発振
信号ｅ４の周波数が基準信号ａ４のＮ／Ｒの周波数に近
くなるように動作が繰り返され、電圧制御発振器９５
は、分周器９６の分周率１／Ｎに応じて発振信号ｅ４の
周波数が制御される。As a result, the voltage-controlled oscillator 95 is repeatedly operated so that the frequency of the oscillation signal e4 becomes close to the N / R frequency of the reference signal a4, and the voltage-controlled oscillator 95.
Controls the frequency of the oscillation signal e4 in accordance with the frequency division ratio 1 / N of the frequency divider 96.
【００１５】最近では、上記ＰＬＬ回路として集積回路
化されたものが使用されている。即ち、上述した基準発
振器９１、分周器９２、位相比較器９３、分周器９６、
及び位相比較器９３の出力側に設けられたチャージポン
プ（図示せず）等が集積回路上に構成されており、分周
器９６はスワロカウンタ方式のプログラマブルカウンタ
で構成されている。また位相比較器９３は、比較周波数
が２５０ｋＨｚで動作するようにし、ループフィルタ９
４は、帯域幅を１０ｋＨｚ程度に設定して位相ノイズの
低減を図っている。Recently, an integrated circuit is used as the PLL circuit. That is, the above-mentioned reference oscillator 91, frequency divider 92, phase comparator 93, frequency divider 96,
Also, a charge pump (not shown) and the like provided on the output side of the phase comparator 93 are configured on an integrated circuit, and the frequency divider 96 is configured by a swallow counter type programmable counter. The phase comparator 93 operates so that the comparison frequency is 250 kHz, and the loop filter 9
In No. 4, the bandwidth is set to about 10 kHz to reduce the phase noise.
【００１６】一方、ループフィルタ９４は複数のコンデ
ンサを含んでおり、これらコンデンサは温度安定性、長
期信頼性、大きさ等の面から積層タイプのチップコンデ
ンサや、積層フィルムコンデンサが用いられている。On the other hand, the loop filter 94 includes a plurality of capacitors, and these capacitors are laminated chip capacitors or laminated film capacitors in terms of temperature stability, long-term reliability, size, and the like.
【００１７】このような積層タイプのコンデンサは、外
部より振動が加わると、圧電効果が起き、等価的な容量
が変化することによりノイズが発生する。つまり積層型
コンデンサは、電極と誘電体が交互に積み重なった構造
であるため、振動を受けることで圧電効果による容量変
化を招いていた。In such a laminated type capacitor, when vibration is applied from the outside, a piezoelectric effect occurs and an equivalent capacitance is changed to generate noise. That is, since the multilayer capacitor has a structure in which electrodes and dielectrics are alternately stacked, the multilayer capacitor causes a capacitance change due to a piezoelectric effect due to vibration.
【００１８】ここで、アナログ方式のテレビジョン放送
を受信するテレビジョン受像機の場合は、ループフィル
タ用コンデンサの等価的な容量が変化しても、ノイズは
画面上で極めて細かいスポットとして現われるため実用
上問題は無いが、図５に示したデジタル伝送信号を受信
するテレビジョン受像機では、画像データを圧縮したデ
ジタルデータを周波数変換するため、ループフィルタに
用いた積層タイプのコンデンサに外部より振動が加わっ
て等価的な容量が変化した場合、振動期間にデジタルデ
ータが途切れることにより破綻が生じ、画面品位が大幅
に低下するという問題がある。Here, in the case of a television receiver for receiving an analog television broadcast, noise appears as an extremely fine spot on the screen even if the equivalent capacitance of the loop filter capacitor changes, and is therefore practically used. Although there is no problem in the above, in the television receiver which receives the digital transmission signal shown in FIG. 5, since the digital data obtained by compressing the image data is frequency-converted, the multilayer type capacitor used for the loop filter is vibrated from the outside. When the equivalent capacitance changes in addition, the digital data is interrupted during the vibration period to cause a breakdown, resulting in a problem that the screen quality is significantly deteriorated.
【００１９】またアナログ放送を受信するテレビジョン
受像機の場合、このようなノイズは、ループフィルタ９
４の帯域幅を狭くすることによりＰＬＬの応答を遅く
し、振動周波数に対してループ応答しないようにするこ
とも可能であるが、デジタルデータの伝送では、位相ノ
イズが本来の性能上重要であるため、ループフィルタ９
４の帯域幅を狭くするとランダムノイズに対するループ
効果が無くなり、位相ノイズ性能が満足できなくなり、
品位の低下を招く。In the case of a television receiver for receiving analog broadcasting, such noise is generated by the loop filter 9
Although it is possible to slow the response of the PLL so as not to make a loop response to the vibration frequency by narrowing the bandwidth of 4, the phase noise is important in the original performance in the transmission of digital data. Therefore, the loop filter 9
When the bandwidth of 4 is narrowed, the loop effect against random noise disappears and the phase noise performance cannot be satisfied,
This leads to deterioration of quality.
【００２０】[0020]
【発明が解決しようとする課題】上述した従来の受信回
路においては、ループフィルタに用いた積層タイプのコ
ンデンサに外部より振動が加わると、圧電効果が起き、
等価的な容量が変化してノイズが発生し、振動期間にデ
ジタルデータが途切れることにより破綻が生じ、画面品
位が大幅に低下するという問題があった。In the conventional receiving circuit described above, when vibration is applied from the outside to the laminated type capacitor used for the loop filter, a piezoelectric effect occurs,
There is a problem in that equivalent capacitance changes, noise is generated, digital data is interrupted during the vibration period, and breakage occurs, resulting in a significant deterioration in screen quality.
【００２１】本発明は、上記問題点を除去しループフィ
ルタ用のコンデンサに外部より振動が加わった場合で
も、ノイズの発生を低減できるデジタル伝送信号受信回
路を提供することを目的とする。It is an object of the present invention to eliminate the above problems and provide a digital transmission signal receiving circuit capable of reducing the occurrence of noise even when vibration is externally applied to a loop filter capacitor.
【００２２】[0022]
【課題を解決するための手段】本発明は、入力されたデ
ジタル伝送信号と局部発振信号とを混合して中間周波数
信号に変換する周波数変換回路を有するデジタル伝送信
号受信回路であって、前記局部発振信号を発生する手段
は、電圧制御発振器とこの電圧制御発振器の発振周波数
を制御する位相同期ループを備え、前記位相同期ループ
内にループフィルタを有して成り、前記ループフィルタ
に使用するコンデンサの一部に、非積層型コンデンサを
用いたことを特徴とするデジタル伝送信号受信回路であ
る。SUMMARY OF THE INVENTION The present invention is a digital transmission signal receiving circuit having a frequency conversion circuit for mixing an input digital transmission signal and a local oscillation signal and converting the mixture into an intermediate frequency signal. means for generating an oscillating signal, a phase locked loop for controlling the oscillation frequency of the voltage controlled oscillator to the voltage controlled oscillator comprises a loop filter in said phase locked loop, the capacitor used in the loop filter This is a digital transmission signal receiving circuit characterized in that a non-laminated capacitor is used in part .
【００２３】[0023]
【作用】このように本発明の構成によれば、ループフィ
ルタのコンデンサに圧電効果が余り起こらない非積層型
コンデンサを用いたので、外部より振動が加わっても、
容量変化を抑えることができ、ノイズの発生を低減する
ことができる。As described above, according to the structure of the present invention, since the non-laminated capacitor in which the piezoelectric effect rarely occurs is used for the capacitor of the loop filter, even if vibration is applied from the outside,
The change in capacitance can be suppressed, and the occurrence of noise can be reduced.
【００２４】[0024]
【実施例】以下、本発明を図示の実施例によって詳細に
説明する。図１は本発明のデジタル伝送信号受信回路に
使用する可変局部発振器の回路図であり、図２はデジタ
ル伝送信号受信回路を衛星放送受信装置に適用した場合
を示すブロック図である。The present invention will be described in detail below with reference to the embodiments shown in the drawings. FIG. 1 is a circuit diagram of a variable local oscillator used in a digital transmission signal receiving circuit of the present invention, and FIG. 2 is a block diagram showing a case where the digital transmission signal receiving circuit is applied to a satellite broadcast receiving device.
【００２５】まず、図２を用いて衛星放送受信装置の全
体を説明する。図２において、符号１７０は衛星放送信
号の反射収束を行うＢＳアンテナであり、このＢＳアン
テナ１７０により反射収束された衛星放送信号は、ＢＳ
コンバータ１７１により９５０〜１４５０ＭＨｚのＢＳ
中間周波数信号（第１中間周波数信号）ａ２に変換され
る。第１中間周波数信号ａ２は、アンプ１７２により増
幅され、ボリウム１７３によりレベル調整が行われ、さ
らにアンプ１７４により増幅されて、第１中間周波数信
号ｂ２としてミキサ１７５の一方の入力端子に供給され
る。First, the entire satellite broadcast receiving apparatus will be described with reference to FIG. In FIG. 2, reference numeral 170 is a BS antenna that performs reflection convergence of a satellite broadcast signal, and the satellite broadcast signal reflected and converged by this BS antenna 170 is a BS antenna.
BS of 950 to 1450 MHz by converter 171
It is converted to an intermediate frequency signal (first intermediate frequency signal) a2. The first intermediate frequency signal a2 is amplified by the amplifier 172, the level is adjusted by the volume 173, further amplified by the amplifier 174, and supplied to one input terminal of the mixer 175 as the first intermediate frequency signal b2.
【００２６】また、可変局部発振器１８１は、チャンネ
ル選局データに基づいて任意の局部発振信号ｃ２を発振
し、この局部発振信号ｃ２をアンプ１８２で増幅して局
部発振信号ｄ２を前記ミキサ１７５の他方の入力端子に
供給する。The variable local oscillator 181 oscillates an arbitrary local oscillation signal c2 based on the channel selection data, amplifies the local oscillation signal c2 by the amplifier 182, and outputs the local oscillation signal d2 to the other side of the mixer 175. Supply to the input terminal of.
【００２７】前記ミキサ１７５は、第１中間周波数信号
ｂ２と局部発振信号ｄ２とを合成することにより、１４
０ＭＨｚを中心とした第２中間周波数信号ｅ２に変換し
てアンプ１７６に供給する。アンプ１７６は、ミキサ１
７５からの第２中間周波数信号ｅ２を増幅し、フィルタ
１７７に供給する。フィルタ１７７は、アンプ１７６の
出力である第２中間周波数信号ｆ２から不要信号を除去
し、アンプ１７８に第２中間周波数信号ｇ２を供給す
る。The mixer 175 synthesizes the first intermediate frequency signal b2 and the local oscillation signal d2 to obtain 14
The second intermediate frequency signal e2 centered at 0 MHz is converted and supplied to the amplifier 176. The amplifier 176 is the mixer 1
The second intermediate frequency signal e2 from 75 is amplified and supplied to the filter 177. The filter 177 removes unnecessary signals from the second intermediate frequency signal f2 that is the output of the amplifier 176, and supplies the second intermediate frequency signal g2 to the amplifier 178.
【００２８】アンプ１７８はフィルタ１７７からの第２
中間周波数信号ｇ２を増幅して第２中間周波数信号ｈ２
を位相検波回路１７９に導く。位相検波回路１７９は、
アンプ１７８からの第２中間周波数信号ｈ２を復調し、
デジタル復調信号ｉ２をデコーダ１８０に供給する。デ
コーダ１８０は供給されたデジタル復調信号ｉ２にデイ
ンターリーブ等の各種デジタル処理を行いデジタル映像
信号ｊ２及びデジタル音声信号ｋ２を出力端子１８３，
１８４に導びく。The amplifier 178 is the second output from the filter 177.
The second intermediate frequency signal h2 is obtained by amplifying the intermediate frequency signal g2.
To the phase detection circuit 179. The phase detection circuit 179 is
Demodulates the second intermediate frequency signal h2 from the amplifier 178,
The digital demodulated signal i2 is supplied to the decoder 180. The decoder 180 performs various digital processes such as deinterleaving on the supplied digital demodulated signal i2 and outputs a digital video signal j2 and a digital audio signal k2 to output terminals 183.
Leads to 184.
【００２９】このような本発明の衛星放送受信装置にお
いて、可変局部発振器１８１及びミキサ１７５は周波数
変換回路を構成するもので、１４０ＭＨｚを中心とした
第２中間周波数信号ｅ２を出力するものである。In the satellite broadcast receiving apparatus of the present invention as described above, the variable local oscillator 181 and the mixer 175 constitute a frequency conversion circuit and outputs the second intermediate frequency signal e2 centered at 140 MHz.
【００３０】次に、図１を用いて本発明の要部となる可
変局部発振器１８１について説明する。図１において、
可変局部発振器１８１は、大別すると位相同期ループ用
の集積回路１４（以下、ＰＬＬ・ＩＣ１４と呼ぶ）と、
ループフィルタ３０、電圧制御発振器４０から成り、さ
らにロック検出用の積分回路６０を備えている。Next, the variable local oscillator 181 which is an essential part of the present invention will be described with reference to FIG. In FIG.
The variable local oscillator 181 is roughly classified into an integrated circuit 14 for the phase locked loop (hereinafter referred to as PLL / IC14),
It comprises a loop filter 30 and a voltage controlled oscillator 40, and further comprises an integration circuit 60 for lock detection.
【００３１】図１において、１０は直流電圧Ｖ１を供給
するための電源線であり、電源線１０は、ループフィル
タ３０、電圧制御発振器４０、積分回路６０に接続され
ており、各回路に電源電圧として直流電圧Ｖ１を供給し
ている。In FIG. 1, reference numeral 10 is a power supply line for supplying a DC voltage V1, and the power supply line 10 is connected to a loop filter 30, a voltage controlled oscillator 40, and an integrating circuit 60, and each circuit has a power supply voltage. Is supplied with a DC voltage V1.
【００３２】一方、ＰＬＬ・ＩＣ１４は、基準発振器
と、この基準発振器からの基準周波数信号を１／Ｒに分
周する１／Ｒ分周器を有し、さらに電圧制御発振器４０
からの局部発振信号を１／Ｎに分周する１／Ｎ分周器
と、前記１／Ｒ分周器及び１／Ｎ分周器からの両信号の
位相比較を行う位相比較器と、この位相比較器に接続し
たチャージポンプを有している。On the other hand, the PLL IC 14 has a reference oscillator and a 1 / R divider for dividing the reference frequency signal from the reference oscillator into 1 / R, and further the voltage controlled oscillator 40.
A 1 / N frequency divider that divides the local oscillation signal from 1 to N by 1 / N, and a phase comparator that compares the phases of both signals from the 1 / R frequency divider and the 1 / N frequency divider. It has a charge pump connected to the phase comparator.
【００３３】また、１／Ｎ分周器は、パルス・スワロ方
式のものを用いており、１／６４，１／６５のプリスケ
ーラ、プログラマブルカウンタ、スワロカウンタで構成
されており、ＰＬＬ・ＩＣ１４には分周率１／Ｎを設定
するためのクロックパルスａ１、データ信号ｂ１、ロー
ドパルスｃ１が供給される端子Clock、DATA、LEが設け
られている。The 1 / N frequency divider uses a pulse swallow type, and is composed of a 1/64 and 1/65 prescaler, a programmable counter, and a swallow counter. Terminals Clock, DATA, and LE to which a clock pulse a1, a data signal b1, and a load pulse c1 for setting the frequency division ratio 1 / N are supplied are provided.
【００３４】また、ＰＬＬ・ＩＣ１４には、電圧制御発
振器４０からの局部発振信号が供給される入力端子ｆin
と、位相比較信号が出力される出力端子ｆoutと、ロジ
ック回路用の電源電圧が供給される電源端子Vcc1、及び
高周波回路用の電源電圧が供給される電源端子Vcc2と、
前記チャージポンプ用の電源端子Ｖｐを有し、さらに前
記基準発振器の入・出力端子OSC IN及びOSC OUTと、接
地用端子GNDを有している。The PLL IC 14 is supplied with an input terminal fin to which a local oscillation signal from the voltage controlled oscillator 40 is supplied.
An output terminal fout for outputting a phase comparison signal, a power supply terminal Vcc1 for supplying a power supply voltage for a logic circuit, and a power supply terminal Vcc2 for supplying a power supply voltage for a high frequency circuit,
It has a power supply terminal Vp for the charge pump, and further has input / output terminals OSC IN and OSC OUT of the reference oscillator and a grounding terminal GND.
【００３５】そして、前記電源線１０は、ＰＬＬ・ＩＣ
１４のチャージポンプ用電源端子Ｖｐに接続され、さら
に電源線１０は、コイルＬ１，Ｌ２及びコンデンサＣ１
を介して基準電位点に接続され、コイルＬ１，Ｌ２の接
続点はコンデンサＣ２を介して基準電位点に接続され、
コイルＬ２とコンデンサＣ１の接続点に生じる直流電圧
がＰＬＬ・ＩＣ１４の電源端子Ｖcc1及びＶcc2に供給さ
れている。The power supply line 10 is a PLL / IC.
14 is connected to the charge pump power supply terminal Vp, and the power supply line 10 includes coils L1 and L2 and a capacitor C1.
Is connected to the reference potential point via the coil L1, L2 is connected to the reference potential point via the capacitor C2,
The DC voltage generated at the connection point between the coil L2 and the capacitor C1 is supplied to the power supply terminals Vcc1 and Vcc2 of the PLL IC14.
【００３６】また、入力端子１１，１２，１３には、コ
ントローラ（図示せず）から１／Ｎ分周器の分周率１／
Ｎを設定するためのクロックパルスａ１、データ信号ｂ
１、ロードパルスｃ１が導かれ、入力端子１１，１２，
１３は、それぞれ抵抗Ｒ１，Ｒ２，Ｒ３を介してＰＬＬ
・ＩＣ１４のクロックパルス入力端子Clock、データ信
号入力端子DATA、ロードパルス入力端子LEに接続されて
いる。尚、入力端子１１，１２，１３は、それぞれコン
デンサＣ１１，Ｃ１２，Ｃ１３を介して基準電位点に接
続され、各入力端子Clock、DATA、LEはそれぞれ抵抗Ｒ
４，Ｒ５，Ｒ６を介して基準電位点に接続されている。Further, the input terminals 11, 12 and 13 are connected to a 1 / N frequency division ratio of 1 / N frequency divider from a controller (not shown).
Clock pulse a1 for setting N, data signal b
1, the load pulse c1 is guided, and the input terminals 11, 12,
13 is a PLL via resistors R1, R2 and R3, respectively.
-It is connected to the clock pulse input terminal Clock of IC14, the data signal input terminal DATA, and the load pulse input terminal LE. The input terminals 11, 12, and 13 are connected to the reference potential point via capacitors C11, C12, and C13, respectively, and the input terminals Clock, DATA, and LE are respectively connected to the resistor R.
It is connected to the reference potential point via 4, R5 and R6.
【００３７】また、ＰＬＬ・ＩＣ１４内に設けられた基
準発振器の入力端子OSC IN及び出力端子OSC OUT間に
は、水晶発振子２１と抵抗Ｒ２１の並列回路が接続さ
れ、入力端子OSC IN及び出力端子OSC OUTは、コンデン
サＣ２２，Ｃ２１を介して基準電位点に接続されてい
る。A parallel circuit of a crystal oscillator 21 and a resistor R21 is connected between the input terminal OSC IN and the output terminal OSC OUT of the reference oscillator provided in the PLL IC 14, and the input terminal OSC IN and the output terminal OSC IN are connected. OSC OUT is connected to the reference potential point via capacitors C22 and C21.
【００３８】こうしてＰＬＬ・ＩＣ１４は、入力端子ｆ
inに供給された局部発振信号を１／Ｎに分周して位相比
較器に供給するとともに、位相比較器は、この１／Ｎ分
周信号と基準信号を１／Ｒに分周した分周信号との位相
差を検出し、チャージポンプを介して誤差信号ｇ１を出
力端子ｆoutに導く。また、ＰＬＬのロック検出信号ｈ
１をロック検出信号出力端子ＬＤに導く。Thus, the PLL / IC 14 has the input terminal f
The local oscillation signal supplied to in is divided into 1 / N and supplied to the phase comparator, and the phase comparator divides the 1 / N divided signal and the reference signal into 1 / R. The phase difference from the signal is detected, and the error signal g1 is guided to the output terminal fout via the charge pump. Further, the lock detection signal h of the PLL
1 is led to the lock detection signal output terminal LD.
【００３９】出力端子ｆoutからの誤差信号ｇ１は、ル
ープフィルタ３０に供給され、ループフィルタ３０は、
上記誤差信号ｇ１を積分して制御電圧ｉ１を生成し、電
圧制御発振器４０に供給するようにしている。The error signal g1 from the output terminal fout is supplied to the loop filter 30, and the loop filter 30
The error signal g1 is integrated to generate a control voltage i1, which is supplied to the voltage controlled oscillator 40.
【００４０】この電圧制御発振器４０について説明する
と、電圧制御発振器４０は、抵抗Ｒ４１〜Ｒ５５、コン
デンサＣ４１〜Ｃ５２、トランジスタＴｒ４１，Ｔｒ４
２、アンプ４１、可変容量ダイオードＶＤ４１，ＶＤ４
２、及びインダクタンスＬ４１，Ｌ４２から構成されて
いる。Explaining the voltage controlled oscillator 40, the voltage controlled oscillator 40 includes resistors R41 to R55, capacitors C41 to C52, and transistors Tr41 and Tr4.
2, amplifier 41, variable capacitance diodes VD41, VD4
2 and inductances L41 and L42.
【００４１】具体的には、電源線１０がアンプ４１の電
源端子に接続されるとともに、抵抗Ｒ４１，Ｒ４２の並
列接続を介してトランジスタＴｒ４１のコレクタに接続
されている。また電源線１０は、抵抗Ｒ４３，Ｒ４４の
直列接続を介して基準電位点に接続されるとともに、抵
抗Ｒ４５，Ｒ４６，Ｒ４７の直列接続を介して基準電位
点に接続されている。抵抗Ｒ４２と抵抗Ｒ４５の接続点
はコンデンサＣ４１を介して配線１０に接続されてい
る。Specifically, the power supply line 10 is connected to the power supply terminal of the amplifier 41, and is also connected to the collector of the transistor Tr41 via the parallel connection of the resistors R41 and R42. The power supply line 10 is connected to the reference potential point through the series connection of the resistors R43 and R44, and is also connected to the reference potential point through the series connection of the resistors R45, R46 and R47. The connection point of the resistors R42 and R45 is connected to the wiring 10 via the capacitor C41.
【００４２】一方、ループフィルタ３０の出力端子（抵
抗Ｒ３６とコンデンサＣ３４の接続点）は、抵抗Ｒ４
８，Ｒ４９の直列接続を介して可変容量ダイオードＶＤ
４１のカソード及びインダクタンスＬ４１の一端に接続
されており、抵抗Ｒ４８，Ｒ４９の接続点は、コンデン
サＣ４２を介して基準電位点に接続されている。またイ
ンダクタンスＬ４１の他端は可変容量ダイオードＶＤ４
２のカソードに接続され、可変容量ダイオードＶＤ４２
のアノードは、インダクタンスＬ４２を介して基準電位
点に接続されている。On the other hand, the output terminal of the loop filter 30 (the connection point between the resistor R36 and the capacitor C34) is connected to the resistor R4.
Variable capacitance diode VD via 8 and R49 connected in series
It is connected to the cathode of 41 and one end of the inductance L41, and the connection point of the resistors R48 and R49 is connected to the reference potential point via the capacitor C42. The other end of the inductance L41 has a variable capacitance diode VD4.
Variable capacitance diode VD42 connected to the cathode of
The anode of is connected to the reference potential point via the inductance L42.
【００４３】可変容量ダイオードＶＤ４１のアノード
は、抵抗Ｒ５０を介して基準電位点に接続されるととも
に、コンデンサＣ４３を介してトランジスタＴｒ４２の
ベースに接続され、トランジスタＴｒ４２のベースは、
抵抗Ｒ４６とＲ４７の接続点に接続されている。さら
に、トランジスタＴｒ４２のエミッタは、抵抗Ｒ５１と
コンデンサＣ４４の直列接続を介してベースに接続され
るとともに、抵抗Ｒ５２を介して基準電位点に接続され
ている。The anode of the variable capacitance diode VD41 is connected to the reference potential point via the resistor R50, and is also connected to the base of the transistor Tr42 via the capacitor C43. The base of the transistor Tr42 is
It is connected to the connection point of the resistors R46 and R47. Further, the emitter of the transistor Tr42 is connected to the base via the resistor R51 and the capacitor C44 connected in series, and is also connected to the reference potential point via the resistor R52.
【００４４】また、トランジスタＴｒ４２のエミッタ
は、コンデンサＣ４５，Ｃ４６の直列接続を介して基準
電位点に接続され、トランジスタＴｒ４２のコレクタ
は、抵抗Ｒ４５，Ｒ４６の接続点及びコンデンサＣ４
５，Ｃ４６の接続点に接続されるとともに、コンデンサ
Ｃ４７を介して基準電位点に接続されている。このトラ
ンジスタＴｒ４２のコレクタは、コンデンサＣ４８を介
してトランジスタＴｒ４１のベースに接続されている。The emitter of the transistor Tr42 is connected to the reference potential point through the series connection of the capacitors C45 and C46, and the collector of the transistor Tr42 is connected to the connection point of the resistors R45 and R46 and the capacitor C4.
It is connected to the connection point of C5 and C46, and is also connected to the reference potential point via the capacitor C47. The collector of the transistor Tr42 is connected to the base of the transistor Tr41 via the capacitor C48.
【００４５】また、トランジスタＴｒ４１のベースは、
抵抗Ｒ４３，Ｒ４４の接続点に接続され、トランジスタ
Ｔｒ４１のエミッタは、コンデンサＣ４９，Ｃ５０の並
列接続を介して基準電位点に接続されるとともに、電源
線１０に接続されている。さらに、トランジスタＴｒ４
１のエミッタは、抵抗Ｒ５３を介して基準電位点に接続
されるとともに、コンデンサＣ５１と抵抗Ｒ５４の直列
接続を介してアンプ４１の入力端子に接続され、アンプ
４１の出力端子は、コンデンサＣ５２と抵抗Ｒ５５の直
列接続を介してＰＬＬ・ＩＣ１４の発振信号入力端子ｆ
inに接続されている。The base of the transistor Tr41 is
It is connected to the connection point of the resistors R43 and R44, the emitter of the transistor Tr41 is connected to the reference potential point via the parallel connection of the capacitors C49 and C50, and is also connected to the power supply line 10. Furthermore, the transistor Tr4
The emitter of No. 1 is connected to the reference potential point via the resistor R53, and is connected to the input terminal of the amplifier 41 via the series connection of the capacitor C51 and the resistor R54, and the output terminal of the amplifier 41 is connected to the capacitor C52 and the resistor. Oscillation signal input terminal f of PLL / IC14 via R55 series connection
It is connected to in.
【００４６】このような接続により、電圧制御発振器４
０は、ループフィルタ３０からの制御電圧ｉ１に基づい
て可変容量ダイオードＶＤ４１，ＶＤ４２の容量が制御
され、これら可変容量ダイオードＶＤ４１，ＶＤ４２、
インダクタンスＬ４１，Ｌ４２及びトランジスタＴｒ４
２を含んで構成される発振回路が発振し、電圧制御発振
器４０からの発振信号ｆ１をＰＬＬ・ＩＣ１４の発振信
号入力端子ｆinに供給するようにしている。また発振信
号ｆ１は、局部発振信号ｃ２として図２のアンプ１８２
に供給するようにしている。With such a connection, the voltage controlled oscillator 4
In 0, the capacitances of the variable capacitance diodes VD41, VD42 are controlled based on the control voltage i1 from the loop filter 30, and the variable capacitance diodes VD41, VD42,
Inductance L41, L42 and transistor Tr4
The oscillation circuit including 2 oscillates and supplies the oscillation signal f1 from the voltage controlled oscillator 40 to the oscillation signal input terminal fin of the PLL / IC 14. Further, the oscillation signal f1 is the local oscillation signal c2, and the amplifier 182 of FIG.
I am trying to supply it to.
【００４７】次に、積分回路６０について説明する。積
分回路６０は、ＰＬＬ・ＩＣ１４の出力端子ＬＤからの
ロック検出信号ｈ１をＤＣレベル化し、ロックディテク
タ電圧ＶＤをロック検出端子１５に導くもので、ＰＮＰ
トランジスタＴｒ６１と抵抗Ｒ６１〜Ｒ６４、コンデン
サＣ６１〜Ｃ６３から構成されている。Next, the integrating circuit 60 will be described. The integrator circuit 60 converts the lock detection signal h1 from the output terminal LD of the PLL / IC 14 into a DC level, and guides the lock detector voltage VD to the lock detection terminal 15.
It is composed of a transistor Tr61, resistors R61 to R64, and capacitors C61 to C63.
【００４８】上記トランジスタＴｒ６１のエミッタは電
源線１０に接続されるとともに、エミッタ・ベース間に
抵抗Ｒ６１が接続され、エミッタは、コンデンサＣ６１
を介して基準電位点に接続され、ＰＬＬ・ＩＣ１４から
のロック検出信号ｈ１がトランジスタＴｒ６１のベース
に供給されている。また、トランジスタＴｒ６１のベー
スは、コンデンサＣ６２を介して基準電位点に接続さ
れ、トランジスタＴｒ６１のコレクタは、抵抗Ｒ６２を
介して基準電位点に接続されている。さらに、トランジ
スタＴｒ６１のコレクタは、抵抗Ｒ６３を介してロック
検出端子１５に接続され、この端子１５はコンデンサＣ
６３を介して基準電位点に接続されている。The emitter of the transistor Tr61 is connected to the power supply line 10, the resistor R61 is connected between the emitter and the base, and the emitter is the capacitor C61.
The lock detection signal h1 from the PLL IC 14 is supplied to the base of the transistor Tr61. The base of the transistor Tr61 is connected to the reference potential point via the capacitor C62, and the collector of the transistor Tr61 is connected to the reference potential point via the resistor R62. Furthermore, the collector of the transistor Tr61 is connected to the lock detection terminal 15 via the resistor R63, and this terminal 15 is connected to the capacitor C.
It is connected to the reference potential point via 63.
【００４９】このような接続により、積分回路６０は、
ＰＬＬ・ＩＣ１４からのロック検出信号ｈ１をＤＣレベ
ル化し、ロックディテクタ電圧ＶＤを検出端子１５に導
き、このロックディテクタ電圧ＶＤは、ＰＬＬがロック
したか否か等の判別信号として利用される。With such a connection, the integrating circuit 60
The lock detection signal h1 from the PLL / IC 14 is set to the DC level, the lock detector voltage VD is guided to the detection terminal 15, and this lock detector voltage VD is used as a determination signal for determining whether or not the PLL is locked.
【００５０】次に、本発明の特徴であるループフィルタ
３０の具体的回路構成について詳細に説明する。Next, a specific circuit configuration of the loop filter 30, which is a feature of the present invention, will be described in detail.
【００５１】ループフィルタ３０は、演算増幅器３１、
抵抗Ｒ３１〜Ｒ３６、及びコンデンサＣ３１〜Ｃ３４か
ら構成されており、上記コンデンサの内、１０００ｐＦ
以上の容量を持つものについて、非積層型コンデンサを
用いた点に特徴がある。The loop filter 30 includes an operational amplifier 31,
It is composed of resistors R31 to R36 and capacitors C31 to C34. Of the above capacitors, 1000 pF
A characteristic of the capacitor having the above capacity is that a non-multilayer capacitor is used.
【００５２】以下、詳述すると演算増幅器３１の電源電
圧入力端子は、電源線１０に接続され、電源線１０は、
抵抗Ｒ３１，Ｒ３２の直列接続を介して基準電位点に接
続されている。抵抗Ｒ３１，Ｒ３２の接続点は演算増幅
器３１の非反転入力端子（＋）に接続されるとともにコ
ンデンサＣ３１を介して基準電位点に接続され、電源電
圧Ｖ１が抵抗Ｒ３１，Ｒ３２により分圧され、コンデン
サＣ３１により安定化されて演算増幅器３１の非反転入
力端子（＋）に供給されている。More specifically, the power supply voltage input terminal of the operational amplifier 31 is connected to the power supply line 10, and the power supply line 10 is
It is connected to the reference potential point through the series connection of the resistors R31 and R32. The connection point of the resistors R31 and R32 is connected to the non-inverting input terminal (+) of the operational amplifier 31 and also connected to the reference potential point via the capacitor C31, and the power supply voltage V1 is divided by the resistors R31 and R32 to form a capacitor. It is stabilized by C31 and supplied to the non-inverting input terminal (+) of the operational amplifier 31.
【００５３】一方、演算増幅器３１の出力端子は、抵抗
Ｒ３５とコンデンサＣ３３の直列回路を介して演算増幅
器３１の非反転入力端子（−）に接続され、抵抗Ｒ３５
にはコンデンサＣ３０が並列に接続されている。On the other hand, the output terminal of the operational amplifier 31 is connected to the non-inverting input terminal (-) of the operational amplifier 31 via the series circuit of the resistor R35 and the capacitor C33, and the resistor R35 is connected.
A capacitor C30 is connected in parallel with.
【００５４】また、ＰＬＬ・ＩＣ１４の出力端子ｆout
は、抵抗Ｒ３３，Ｒ３４の直列接続を介して演算増幅器
３１の反転入力端子（−）に接続され、抵抗Ｒ３３，Ｒ
３４の接続点はコンデンサＣ３２を介して基準電位点に
接続されている。The output terminal fout of the PLL / IC14
Is connected to the inverting input terminal (−) of the operational amplifier 31 through the series connection of the resistors R33 and R34, and the resistors R33 and R34 are connected.
The connection point of 34 is connected to the reference potential point via the capacitor C32.
【００５５】このような接続により抵抗Ｒ３４，Ｒ３
５、コンデンサＣ３３は演算増幅器３１とともに積分回
路を構成し、ＰＬＬ・ＩＣ１４の出力端子ｆoutからの
誤差信号ｇ１は、抵抗Ｒ３３を介してコンデンサＣ３２
により高周波成分が除去されて、抵抗Ｒ３４を介して演
算増幅器３１の非反転入力端子（−）に供給され積分さ
れることになる。With such a connection, the resistors R34 and R3 are
5. The capacitor C33 constitutes an integrating circuit together with the operational amplifier 31, and the error signal g1 from the output terminal fout of the PLL / IC 14 is transferred to the capacitor C32 via the resistor R33.
Thus, the high frequency component is removed, and the high frequency component is supplied to the non-inverting input terminal (-) of the operational amplifier 31 via the resistor R34 and integrated.
【００５６】演算増幅器３１の出力端子は、抵抗Ｒ３６
とコンデンサＣ３４の直列接続を介して基準電位点に接
続され、抵抗Ｒ３６とコンデンサＣ３４の接続点には、
誤差信号ｇ１を積分して得た制御電圧ｉ１が導出され、
電圧制御発振器４０に供給されるようになっている。The output terminal of the operational amplifier 31 is a resistor R36.
Is connected to the reference potential point through the series connection of the capacitor C34 and the capacitor C34, and the connection point of the resistor R36 and the capacitor C34 is
A control voltage i1 obtained by integrating the error signal g1 is derived,
It is adapted to be supplied to the voltage controlled oscillator 40.
【００５７】ここで、ループフィルタ３０を構成する抵
抗、コンデンサの値を例示すると、抵抗Ｒ３１，Ｒ３２
の抵抗値は１００ｋΩ、抵抗Ｒ３３，Ｒ３４，Ｒ３６の
抵抗値は１ｋΩ、抵抗Ｒ３５の抵抗値は５．６ｋΩとな
っている。また、コンデンサＣ３１は、容量が０．４９
μＦの非積層タイプのタンタルコンデンサ、コンデンサ
Ｃ３２，Ｃ３４は、容量が２．２ｎＦの非積層タイプの
円筒チップコンデンサ、コンデンサＣ３３は、容量が１
０ｎＦの非積層タイプのプラスチックフィルムコンデン
サを用いている。また、コンデンサＣ３０は、容量が７
５０ｐＦの積層タイプのコンデンサを用いている。Here, exemplifying the values of the resistors and capacitors forming the loop filter 30, resistors R31 and R32 are shown.
Has a resistance value of 100 kΩ, resistors R33, R34, and R36 have a resistance value of 1 kΩ, and a resistor R35 has a resistance value of 5.6 kΩ. The capacitor C31 has a capacitance of 0.49.
The μF non-stacked tantalum capacitors C32 and C34 have a capacitance of 2.2 nF, and the non-stacked cylindrical chip capacitor C33 has a capacitance of 1 n.
A non-laminated type plastic film capacitor of 0 nF is used. The capacitor C30 has a capacity of 7
A laminated type capacitor of 50 pF is used.
【００５８】このような実施例のループフィルタ３０の
動作を以下の図３と図４の説明図を参照して説明する。The operation of the loop filter 30 of such an embodiment will be described with reference to the explanatory views of FIGS. 3 and 4 below.
【００５９】図３は、図２のアンプ１７８からの第２中
間周波数信号ｈ２の出力波形を示す説明図であり、ルー
プフィルタ３０に使用する各コンデンサの全てに従来と
同様の積層コンデンサを用いた場合のオシロスコープ波
形を示している。FIG. 3 is an explanatory diagram showing the output waveform of the second intermediate frequency signal h2 from the amplifier 178 of FIG. 2, and all the capacitors used for the loop filter 30 are multilayer capacitors similar to the conventional ones. The oscilloscope waveform in the case is shown.
【００６０】この場合のループフィルタ３０に用いたコ
ンデンサを具体的に説明すると、コンデンサＣ３１には
容量が０．１μＦの角型チップコンデンサ、コンデンサ
Ｃ３２，Ｃ３４には容量が２．２ｎＦの角型チップコン
デンサ、コンデンサＣ３３には容量が１０ｎＦの角型チ
ップコンデンサ、コンデンサＣ３０には容量が７５０ｐ
Ｆの積層タイプのコンデンサを用いている。The capacitor used in the loop filter 30 in this case will be specifically described. The capacitor C31 is a rectangular chip capacitor having a capacitance of 0.1 μF, and the capacitors C32 and C34 are rectangular chips having a capacitance of 2.2 nF. The capacitor and capacitor C33 have a rectangular chip capacitor with a capacity of 10 nF, and the capacitor C30 has a capacity of 750 p.
A multilayer type F capacitor is used.
【００６１】このような積層タイプのコンデンサＣ３
１，Ｃ３２，Ｃ３３，Ｃ３４を用い、周波数変換器全体
に振動を与えた場合、これらコンデンサは外部より振動
が加わることにより、圧電効果が起き等価的な容量が変
化してしまう。このため図３に示すように、アンプ１７
８からの第２中間周波数信号ｈ２の出力波形は、中心周
波数が１３９．９８１０ＭＨｚ、帯域幅１００．００ｋ
Ｈｚとなっているが、振幅の大きいノイズが重畳された
状態となる。Such a laminated type capacitor C3
When 1, C32, C33, C34 are used and vibration is applied to the entire frequency converter, the external effect of vibrations on these capacitors causes a piezoelectric effect and changes the equivalent capacitance. Therefore, as shown in FIG.
The output waveform of the second intermediate frequency signal h2 from 8 has a center frequency of 139.9810 MHz and a bandwidth of 100.00 k.
Although it is Hz, it becomes a state in which noise with large amplitude is superimposed.
【００６２】一方、図４は図１のループフィルタ３０に
使用するコンデンサの内、１０００ｐＦ以上の容量を持
つものについて、非積層型コンデンサを用いた場合の第
２中間周波数信号ｈ２のオシロスコープ波形を示す説明
図である。On the other hand, FIG. 4 shows an oscilloscope waveform of the second intermediate frequency signal h2 when a non-multilayer capacitor is used for capacitors having a capacitance of 1000 pF or more among the capacitors used in the loop filter 30 of FIG. FIG.
【００６３】この場合、コンデンサＣ３１は、容量が
０．４９μＦの非積層タイプのタンタルコンデンサを用
い、コンデンサＣ３２，Ｃ３４は、容量が２．２ｎＦの
非積層タイプの円筒チップコンデンサを用い、さらにコ
ンデンサＣ３３は、容量が１０ｎＦの非積層タイプのプ
ラスチックフィルムコンデンサを用いている。尚、コン
デンサＣ３０は、容量が７５０ｐＦの積層タイプのコン
デンサを用いている。In this case, the capacitor C31 is a non-stacked type tantalum capacitor having a capacitance of 0.49 μF, and the capacitors C32 and C34 have a capacitance of 2.2 nF.
Using a cylindrical chip capacitors of non-laminated type, and the capacitor C33, the capacitance that have used up <br/> Las plastic film capacitors of the non-lamination type 10 nF. As the capacitor C30, a laminated type capacitor having a capacity of 750 pF is used.
【００６４】このようなコンデンサを用いた状態で周波
数変換器全体に振動を与えた場合、コンデンサＣ３１，
Ｃ３２，Ｃ３３，Ｃ３４は、外部より振動が加わって
も、圧電効果が余り起こらず、ノイズも余り発生しない
ことが確認された。即ち、図４に示すアンプ１７８から
の第２中間周波数信号ｈ２の出力波形は、中心周波数が
１３９．９８１０ＭＨｚ、帯域幅１００．００ｋＨｚと
なっており、ノイズの振幅は図３に比べて１／１０程度
となっている。When vibration is applied to the entire frequency converter while using such a capacitor, the capacitor C31,
It was confirmed that the piezoelectric effects of C32, C33, and C34 did not occur much even when vibration was applied from the outside, and noise was not generated much. That is, the output waveform of the second intermediate frequency signal h2 from the amplifier 178 shown in FIG. 4 has a center frequency of 139.9810 MHz and a bandwidth of 100.00 kHz, and the amplitude of noise is 1/10 of that of FIG. It has become a degree.
【００６５】尚、積層タイプのコンデンサＣ３０による
ノイズも考えられるが、７５０ｐＦ程度の容量では、周
波数変換器の出力波形に与える影響は僅かである。Although noise due to the laminated type capacitor C30 may be considered, the influence on the output waveform of the frequency converter is small with a capacitance of about 750 pF.
【００６６】このように本発明の実施例によれば、ルー
プフィルタに外部より振動が加わってもノイズの発生を
低減でき、デジタル伝送信号を受信する場合でもデジタ
ルデータが途切れることを防止でき、画面が大幅に乱れ
ることを防止できる。As described above, according to the embodiment of the present invention, it is possible to reduce the generation of noise even when vibration is applied to the loop filter from the outside, it is possible to prevent interruption of digital data even when a digital transmission signal is received, and Can be prevented from being significantly disturbed.
【００６７】尚、図１の実施例では、コンデンサＣ３
１，Ｃ３２，Ｃ３３，Ｃ３４に用いる非積層型コンデン
サの組合わせとしては、全て非積層タイプのプラスチッ
クフィルムコンデンサを用いる等、別の組合わせを用い
てもよい。In the embodiment of FIG. 1, the capacitor C3
As the combination of the non-laminated capacitors used for 1, C32, C33, and C34, another combination such as all non-laminated plastic film capacitors may be used.
【００６８】また、図１の実施例では、製造コストや印
刷配線板への高密度実装を考慮して、ループフィルタ３
０に使用するコンデンサの内１０００ｐＦ以上の容量を
持つコンデンサについて、非積層型コンデンサを用い、
容量が１０００ｐＦより少ないコンデンサＣ３０は、積
層タイプのコンデンサを用いているが、容量が１０００
ｐＦより少ないコンデンサＣ３０についても、非積層型
コンデンサを用いてもよい。さらに、図１の本発明の実
施例では、デジタル伝送信号受信回路として衛星放送受
信装置に適用した場合を説明したが、他のデジタル伝送
信号を受信する機器に適用してもよい。In the embodiment shown in FIG. 1, the loop filter 3 is used in consideration of the manufacturing cost and high density mounting on the printed wiring board.
Of the capacitors used for 0, for capacitors with a capacity of 1000 pF or more, non-laminated capacitors are used,
The capacitor C30 having a capacitance of less than 1000 pF uses a laminated type capacitor, but has a capacitance of 1000 pF.
A non-multilayer capacitor may be used for the capacitor C30 having less than pF. Further, in the embodiment of the present invention shown in FIG. 1, the case where the digital transmission signal receiving circuit is applied to the satellite broadcast receiving apparatus has been described, but the invention may be applied to a device that receives other digital transmission signals.
【００６９】[0069]
【発明の効果】この発明によれば、ループフィルタに外
部より振動が加わった場合でもノイズの発生を低減でき
るので、デジタル伝送信号を受信した際にデジタルデー
タが途切れることを防止でき、画面が大幅に乱れること
を防止できる。According to the present invention, noise can be reduced even when vibration is externally applied to the loop filter, so that it is possible to prevent interruption of digital data when a digital transmission signal is received, and to greatly reduce the screen size. Can be prevented from being disturbed.
【図１】本発明に係るデジタル伝送信号受信回路の一実
施例の要部を示す回路図。FIG. 1 is a circuit diagram showing a main part of an embodiment of a digital transmission signal receiving circuit according to the present invention.
【図２】図１の実施例を衛星放送受信装置に適用した場
合を示すブロック図。FIG. 2 is a block diagram showing a case where the embodiment of FIG. 1 is applied to a satellite broadcast receiving device.
【図３】図１のループフィルタ３０に使用するコンデン
サの全てに積層コンデンサを用いた場合の第２中間周波
数信号の出力波形を示す説明図。3 is an explanatory diagram showing an output waveform of a second intermediate frequency signal when a multilayer capacitor is used for all capacitors used in the loop filter 30 of FIG.
【図４】図１のループフィルタ３０に使用するコンデン
サの大部分に非積層型コンデンサを用いた場合の第２中
間周波数信号の出力波形を示す説明図。4 is an explanatory diagram showing an output waveform of a second intermediate frequency signal when a non-multilayer capacitor is used for most of the capacitors used in the loop filter 30 of FIG.
【図５】従来のデジタル伝送信号受信回路の要部を示す
ブロック図。FIG. 5 is a block diagram showing a main part of a conventional digital transmission signal receiving circuit.
【図６】図５の可変局部発振器を示すブロック図。FIG. 6 is a block diagram showing the variable local oscillator of FIG.
１４…ＰＬＬ・ＩＣ
３０…ループフィルタ
４０…電圧制御発振器
Ｃ３１，Ｃ３２，Ｃ３３，Ｃ３４…非積層タイプのコン
デンサ
１８１…可変局部発振器14 ... PLL / IC 30 ... Loop filter 40 ... Voltage controlled oscillator C31, C32, C33, C34 ... Non-stacked type capacitor 181 ... Variable local oscillator
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大戸 秀起 埼玉県深谷市幡羅町１丁目９番２号 株 式会社東芝 深谷工場内 (56)参考文献 特開 平４−348608（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04B 1/26 H03L 7/06 - 7/14 H03H 11/00 - 11/54 ─────────────────────────────────────────────────── ─── Continuation of front page (72) Inventor Hideki Oto 1-9-2 Harara-cho, Fukaya-shi, Saitama, Ltd. Fukaya Plant, Toshiba Corporation (56) Reference JP-A-4-348608 (JP, A) (58) Fields investigated (Int.Cl. 7 , DB name) H04B 1/26 H03L 7/ 06-7/14 H03H 11/00-11/54
Claims (7)
信号とを混合して中間周波数信号に変換する周波数変換
回路を有するデジタル伝送信号受信回路であって、 前記局部発振信号を発生する手段は、電圧制御発振器と
この電圧制御発振器の発振周波数を制御する位相同期ル
ープを備え、前記位相同期ループ内にループフィルタを
有して成り、 前記ループフィルタに使用するコンデンサの一部に、非
積層型コンデンサを用いたことを特徴とするデジタル伝
送信号受信回路。1. A digital transmission signal receiving circuit having a frequency conversion circuit for mixing an input digital transmission signal and a local oscillation signal and converting the mixture into an intermediate frequency signal, wherein the means for generating the local oscillation signal comprises: A voltage-controlled oscillator and a phase-locked loop that controls the oscillation frequency of the voltage-controlled oscillator are provided, and a loop filter is provided in the phase-locked loop. A non-laminated capacitor is used as a part of the capacitor used for the loop filter. A digital transmission signal receiving circuit characterized by using.
信号とを混合して中間周波数信号に変換する周波数変換
回路を有するデジタル伝送信号受信回路であって、 前記局部発振信号を発生する手段は、電圧制御発振器と
この電圧制御発振器の発振周波数を制御する位相同期ル
ープを備え、前記位相同期ループ内にループフィルタを
有して成り、 前記ループフィルタに使用するコンデンサの一部に、非
積層タイプの円筒チップコンデンサを用いたことを特徴
とするデジタル伝送信号受信回路。 2. An input digital transmission signal and local oscillation
Frequency conversion that mixes with the signal and converts it to an intermediate frequency signal
A digital transmission signal receiving circuit having a circuit, wherein the means for generating the local oscillation signal is a voltage controlled oscillator.
A phase-locked loop that controls the oscillation frequency of this voltage-controlled oscillator.
Loop and a loop filter in the phase-locked loop.
Made has, in a part of the capacitor used in the loop filter, the non
Characterized by using a multilayer type cylindrical chip capacitor
And a digital transmission signal receiving circuit.
信号とを混合して中間周波数信号に変換する周波数変換
回路を有するデジタル伝送信号受信回路であって、 前記局部発振信号を発生する手段は、電圧制御発振器と
この電圧制御発振器の発振周波数を制御する位相同期ル
ープを備え、前記位相同期ループ内にループフィルタを
有して成り、 前記ループフィルタに使用するコンデンサの一部に、非
積層タイプのプラスチックフィルムコンデンサを用いた
ことを特徴とするデジタル伝送信号受信回路。 3. Input digital transmission signal and local oscillation
Frequency conversion that mixes with the signal and converts it to an intermediate frequency signal
A digital transmission signal receiving circuit having a circuit, wherein the means for generating the local oscillation signal is a voltage controlled oscillator.
A phase-locked loop that controls the oscillation frequency of this voltage-controlled oscillator.
Loop and a loop filter in the phase-locked loop.
Made has, in a part of the capacitor used in the loop filter, the non
Using a laminated type plastic film capacitor
A digital transmission signal receiving circuit characterized by the above.
１中間周波数信号に変換し、この第１中間周波数信号を
局部発振器からの局部発振信号によって第２中間周波数
信号に変換し、この第２中間周波数信号を映像信号に復
調するデジタル伝送信号受信回路であって、 前記局部発振信号を発生する手段は、電圧制御発振器と
この電圧制御発振器の発振周波数を制御する位相同期ル
ープを備え、前記位相同期ループ内にループフィルタを
有して成り、 前記ループフィルタに使用するコンデンサの一部に、非
積層型コンデンサを用いたことを特徴とするデジタル伝
送信号受信回路。4. A digital transmission signal is converted into a first intermediate frequency signal by a converter, this first intermediate frequency signal is converted into a second intermediate frequency signal by a local oscillation signal from a local oscillator, and this second intermediate frequency signal is converted. Is a digital transmission signal receiving circuit for demodulating into a video signal, the means for generating the local oscillation signal comprises a voltage-controlled oscillator and a phase-locked loop for controlling the oscillation frequency of the voltage-controlled oscillator. A digital transmission signal receiving circuit, characterized in that a non-multilayer capacitor is used as a part of the capacitor used in the loop filter.
に変換するコンバータ手段と、 前記コンバータ手段からの第１中間周波数信号を増幅す
る第１の増幅手段と、前記第１の増幅手段で増幅された
第１中間周波数信号の出力レベルを調整するレベル調整
手段と、 前記レベル調整手段でレベル調整された第１中間周波数
信号を増幅する第２の増幅手段と、 選局データに基づいて局部発振信号の周波数を可変する
可変局部発振手段であって、電圧制御発振器とこの電圧
制御発振器の発振周波数を制御する位相同期ループを備
え、前記位相同期ループ内にループフィルタを有して成
り、該ループフィルタに使用するコンデンサの一部に、
非積層型コンデンサを用いた可変局部発振手段と、 前記可変局部発振手段からの局部発振信号を増幅する第
３の増幅手段と、 前記第２の増幅手段からの第１中間周波数信号と前記第
３の増幅手段で増幅された局部発振信号とを入力し、前
記第１中間周波数信号を第２中間周波数信号に変換して
出力するミキサ手段と、 前記ミキサ手段からの第２中間周波数信号から不要信号
を除去するフィルタ手段と、前記フィルタ手段からの第
２中間周波数信号をデジタル復調する手段と、を具備し
たことを特徴とするデジタル伝送信号受信回路。 5. The digital transmission signal is a first intermediate frequency signal.
And a first intermediate frequency signal from the converter means for amplifying the first intermediate frequency signal
And a first amplification means that is amplified by the first amplification means.
Level adjustment for adjusting the output level of the first intermediate frequency signal
Means and a first intermediate frequency level-adjusted by the level adjusting means
Second amplification means for amplifying the signal, and varying the frequency of the local oscillation signal based on the tuning data
A variable local oscillator, which is a voltage-controlled oscillator and this voltage
Equipped with a phase locked loop that controls the oscillation frequency of the controlled oscillator
The phase-locked loop has a loop filter.
, A part of the capacitor used for the loop filter,
Variable local oscillation means using a non-stacked capacitor, and a first local amplification means for amplifying the local oscillation signal from the variable local oscillation means.
3 amplifying means, the first intermediate frequency signal from the second amplifying means, and the first intermediate frequency signal
Input the local oscillation signal amplified by the amplifying means of 3,
Convert the first intermediate frequency signal to the second intermediate frequency signal
Mixer means for outputting and unwanted signal from the second intermediate frequency signal from said mixer means
Filter means for removing the
2 means for digitally demodulating the intermediate frequency signal,
A digital transmission signal receiving circuit characterized by the above.
サの内、少なくとも１０００ｐＦ以上の容量を持つもの
について、非積層型コンデンサを用いたことを特徴とす
る請求項１乃至５のいずれか１つに記載のデジタル伝送
信号受信回路。 6. A condenser used for the loop filter.
Of the capacitors having a capacity of at least 1000 pF or more
Is characterized by using a non-multilayer capacitor
Digital transmission according to any one of claims 1 to 5.
Signal receiving circuit.
少なくともこの演算増幅器の反転入力端子及び出力端子
間に接続された第１のコンデンサとを含む積分 回路で成
り、前記ループフィルタのコンデンサの内、少なくとも
１０００ｐＦ以上の容量を持つものについて、非積層型
コンデンサを用いたことを特徴とする請求項１乃至５の
いずれか１つに記載のデジタル伝送信号受信回路。 7. The loop filter includes an operational amplifier,
At least the inverting input and output terminals of this operational amplifier
It is composed of an integrating circuit including a first capacitor connected between
At least among the capacitors of the loop filter
Non-stacked type with a capacity of 1000 pF or more
6. A capacitor is used, and the capacitor is used.
The digital transmission signal receiving circuit according to any one of claims.
Priority Applications (1)
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|---|---|---|---|
| JP07756594A JP3461905B2 (en) | 1994-04-15 | 1994-04-15 | Digital transmission signal receiving circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07756594A JP3461905B2 (en) | 1994-04-15 | 1994-04-15 | Digital transmission signal receiving circuit |
Publications (2)
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|---|---|
| JPH07288483A JPH07288483A (en) | 1995-10-31 |
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