JP3460649B2 - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に絶縁体層上に形成された半導
体シリコン単結晶層を備えるＳＯＩ（Silicon on Insul
ator）基板を使用し、この半導体シリコン単結晶層上に
設けられたＬＯＣＯＳ（Local Oxidationof Silicon）
素子分離領域によって囲まれた素子形成領域に形成され
たＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Ef
fect Transistor）を備える半導体装置およびその製造
方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly to an SOI (Silicon on Insul) having a semiconductor silicon single crystal layer formed on an insulator layer.
ator) substrate, and LOCOS (Local Oxidation of Silicon) provided on the semiconductor silicon single crystal layer.
A MOSFET (Metal Oxide Semiconductor Field Ef) formed in an element formation region surrounded by an element isolation region
and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】ＳＯＩ基板に作製したＭＯＳＦＥＴは、
通常のシリコン単結晶バルクウェーハに作製したものと
比べて、ＭＯＳトランジスタのソース、ドレイン部の接
合面積が低減できる、完全素子分離可能である、埋め込
み酸化膜容量とチャネル空乏層容量との直列接続により
実質的な空乏層容量を低減できる、という特性を持つ。
従って、高速動作、低消費電力動作が実現できる。ＳＯ
Ｉ−ＭＯＳＦＥＴの優位性は、例えば、Microelectron
Reliab.Vol.37,No.9,p1341-p1351,1997や応用物理第６
３巻第１１号１０８０頁−１０９２頁，１９９４に詳し
い。2. Description of the Related Art MOSFETs manufactured on an SOI substrate are
Compared to the one fabricated on a normal silicon single crystal bulk wafer, the source / drain junction area of a MOS transistor can be reduced, complete element separation is possible, and the buried oxide film capacitance and channel depletion layer capacitance are connected in series. It has a characteristic that the depletion layer capacitance can be substantially reduced.
Therefore, high speed operation and low power consumption operation can be realized. SO
The superiority of I-MOSFET is, for example, Microelectron
Reliab.Vol.37, No.9, p1341-p1351, 1997 and Applied Physics No. 6
Volume 3, No. 11, pp. 1080-1092, 1994.
【０００３】ＳＯＩ−ＭＯＳＦＥＴ作製工程の中で、素
子分離工程では、そのプロセスの簡略さから、ＬＯＣＯ
Ｓ法が一般的によく使用される。しかし、ＬＯＣＯＳ法
を使用した場合、しばしば、ＬＯＣＯＳエッジ端に形成
される寄生トランジスタの影響で、ＭＯＳＦＥＴのＩｄ
−Ｖｇ特性にハンプが現れることが問題とされる。図３
にＬＯＣＯＳエッジ端に形成される寄生トランジスタの
断面模式図を示す。寄生トランジスタ部３１は、ＳＯＩ
層１６の膜厚がメイントランジスタ部３０のＳＯＩ層１
６膜厚より薄いため、寄生トランジスタ３１のしきい値
電圧はメイントランジスタ部３０より低くなる。従っ
て、図４に示すように、ＭＯＳＦＥＴのＩｄ−Ｖｇ特性
で、低電圧領域でハンプが生じる。このハンプを抑制す
るため、ＬＯＣＯＳエッジ部直下の基板に、或いは基板
全面に高濃度不純物を形成する方法が提案されている
（特開平８−１８１３１６参照）。Among the SOI-MOSFET fabrication processes, the element isolation process is performed in the LOCO because of its simplicity.
The S method is commonly used. However, when the LOCOS method is used, the Id of the MOSFET is often affected by a parasitic transistor formed at the edge of the LOCOS.
The problem is that hump appears in the −Vg characteristic. Figure 3
A schematic sectional view of a parasitic transistor formed at the edge of the LOCOS is shown in FIG. The parasitic transistor section 31 is an SOI
The thickness of the layer 16 is the SOI layer 1 of the main transistor portion 30.
Since the thickness is less than six, the threshold voltage of the parasitic transistor 31 becomes lower than that of the main transistor section 30. Therefore, as shown in FIG. 4, hump occurs in the low voltage region in the Id-Vg characteristic of the MOSFET. In order to suppress this hump, a method has been proposed in which a high-concentration impurity is formed on the substrate immediately below the LOCOS edge portion or on the entire surface of the substrate (see Japanese Patent Laid-Open No. 8-181316).
【０００４】しかし、このような方法では、高濃度不純
物をイオン注入によって形成する工程が余分に必要とな
る。また、ソース、ドレイン領域の不純物濃度に匹敵す
る高濃度注入であるから、注入による欠陥回復のための
アニールも必要になる。つまり、この従来の方法には、
このようにイオン注入やアニールという新たな工程を追
加しなくてはならないという欠点があった。However, such a method requires an additional step of forming a high concentration impurity by ion implantation. Further, since the high-concentration implantation is comparable to the impurity concentration in the source / drain regions, annealing for defect recovery by the implantation is also necessary. So, in this traditional method,
As described above, there is a drawback that a new process such as ion implantation and annealing must be added.
【０００５】[0005]
【発明が解決しようとする課題】従って、本発明の主な
目的は、従来のＬＯＣＯＳ素子分離を用いたＭＯＳＦＥ
Ｔで問題とされる寄生トランジスタによるハンプ電流の
発生を、新たな工程を追加することなく抑制することに
ある。SUMMARY OF THE INVENTION Therefore, the main object of the present invention is to use a conventional MOSFE device using LOCOS element isolation.
It is to suppress the generation of a hump current due to a parasitic transistor, which is a problem in T, without adding a new step.
【０００６】[0006]
【課題を解決するための手段】本発明によれば、半導体
層を備える基板の前記半導体層上に選択的に耐酸化膜を
設けた状態で、前記半導体層を炉内で選択的に酸化して
素子分離領域を形成する工程と、その後、前記炉内にお
いて、酸化雰囲気中で前記基板温度を降温する工程と、
その後、前記基板を前記炉から取り出す工程と、前記素
子分離領域に囲まれた領域である素子形成領域に、前記
素子形成領域から前記素子分離領域上に延在するゲート
電極を備えるｐチャネル型電界効果トランジスタを形成
する工程と、を備えることを特徴とする半導体装置の製
造方法が提供される。According to the present invention, a semiconductor layer is selectively oxidized in a furnace with an oxidation resistant film provided on the semiconductor layer of a substrate having the semiconductor layer. Forming an element isolation region, and then lowering the substrate temperature in an oxidizing atmosphere in the furnace,
Thereafter, a step of taking out the substrate from the furnace, and a p-channel electric field including a gate electrode extending from the element forming region to the element separating region in an element forming region surrounded by the element separating region. A step of forming an effect transistor is provided, and a method of manufacturing a semiconductor device is provided.
【０００７】好ましくは、前記素子分離領域を形成した
後、前記炉内において前記酸化雰囲気中で前記基板温度
を８００℃以下にまで降温し、その後前記基板を前記炉
から取り出す。Preferably, after forming the element isolation region, the substrate temperature is lowered to 800 ° C. or lower in the oxidizing atmosphere in the furnace, and then the substrate is taken out of the furnace.
【０００８】さらに好ましくは、酸化雰囲気中で前記基
板を前記炉から取り出す。More preferably, the substrate is taken out of the furnace in an oxidizing atmosphere.
【０００９】また、本発明によれば、半導体層を備える
基板の前記半導体層上に選択的に耐酸化膜を設けた状態
で、前記半導体層を選択的に酸化して素子分離領域を形
成する工程と、その後、酸化雰囲気中で前記基板を前記
素子分離領域を形成した温度より低い温度で熱処理する
工程と、前記素子分離領域に囲まれた領域である素子形
成領域に、前記素子形成領域から前記素子分離領域上に
延在するゲート電極を備えるｐチャネル型電界効果トラ
ンジスタを形成する工程と、を備えることを特徴とする
半導体装置の製造方法が提供される。Further, according to the present invention, the element isolation region is formed by selectively oxidizing the semiconductor layer in the state where the oxidation resistant film is selectively provided on the semiconductor layer of the substrate having the semiconductor layer. A step of heat-treating the substrate at a temperature lower than the temperature at which the element isolation region is formed in an oxidizing atmosphere, and an element formation region that is a region surrounded by the element isolation region, from the element formation region And a step of forming a p-channel type field effect transistor having a gate electrode extending on the element isolation region, the method for manufacturing a semiconductor device is provided.
【００１０】好ましくは、前記酸化雰囲気中で前記基板
を前記素子分離領域を形成した温度より低い温度で熱処
理する工程が、前記素子分離領域を形成した後、前記酸
化雰囲気中で前記基板温度を前記素子分離領域を形成し
た温度から８００℃以下の温度にまで降温する工程であ
る。Preferably, the step of heat-treating the substrate in the oxidizing atmosphere at a temperature lower than the temperature at which the element isolation region is formed, the substrate temperature is set in the oxidizing atmosphere after the element isolation region is formed. In this step, the temperature is lowered from the temperature at which the element isolation region is formed to a temperature of 800 ° C. or lower.
【００１１】また、好ましくは、前記半導体層が絶縁体
層上に形成されている。Also, preferably, the semiconductor layer is formed on an insulator layer.
【００１２】前記酸化雰囲気は、好ましくは、ＷＥＴ酸
化雰囲気、酸素１００％雰囲気または酸素を不活性ガス
で希釈した雰囲気である。The oxidizing atmosphere is preferably a WET oxidizing atmosphere, a 100% oxygen atmosphere or an atmosphere in which oxygen is diluted with an inert gas.
【００１３】[0013]
【００１４】[0014]
【００１５】[0015]
【００１６】[0016]
【発明の実施の形態】本発明は、本発明者が鋭意研究の
結果、次のことを見出したことに基づくものである。BEST MODE FOR CARRYING OUT THE INVENTION The present invention is based on the discovery of the following by the present inventors as a result of earnest research.
【００１７】すなわち、ＬＯＣＯＳ素子分離領域と半導
体シリコン単結晶層との間のＳｉ／ＳｉＯ２界面に存在
する固定電荷に注目し、その固定電荷量を制御すればＩ
ｄ−Ｖｇ曲線のハンプを抑えられるのではと考えた。That is, paying attention to the fixed charges existing at the Si / SiO 2 interface between the LOCOS element isolation region and the semiconductor silicon single crystal layer, and controlling the fixed charge amount, I
We considered that the hump of the d-Vg curve could be suppressed.
【００１８】図３を参照して説明したように、ハンプ電
流は、メイントランジスタ３０と寄生トランジスタ３１
のしきい値が異なり、双方のＩＶ特性が重ね合わされた
結果、メイントランジスタ３０に電流が流れる前に、し
きい値電圧の低い寄生トランジスタ３１に電流が流れて
しまうことが原因となって発生する。ＬＯＣＯＳエッジ
部の寄生トランジスタ３１はＳＯＩ層１６の膜厚が薄
く、一般に完全空乏型トランジスタとして動作するた
め、しきい値電圧はメイントランジスタ３０より低くな
る。従って、寄生トランジスタ３１のしきい値を上昇さ
せることがハンプ電流発生を抑制する有効な手段であ
る。As described with reference to FIG. 3, the hump current is generated by the main transistor 30 and the parasitic transistor 31.
Occurs because the currents flow through the parasitic transistor 31 having a low threshold voltage before the current flows through the main transistor 30 as a result of the overlapping of the IV characteristics of both. . Since the parasitic transistor 31 at the LOCOS edge has a thin film thickness of the SOI layer 16 and generally operates as a fully depleted transistor, the threshold voltage becomes lower than that of the main transistor 30. Therefore, raising the threshold of the parasitic transistor 31 is an effective means for suppressing the generation of hump current.
【００１９】ＬＯＣＯＳ素子分離を用いたＳＯＩ−ＭＯ
ＳＦＥＴの、特にｐチャンネルトランジスタにおいて、
図１に示すように、寄生トランジスタ領域３１のＬＯＣ
ＯＳエッジ端１９に固定電荷２０を形成することによ
り、しきい値電圧を上昇させることができる。SOI-MO using LOCOS element isolation
In SFET, especially p-channel transistor,
As shown in FIG. 1, the LOC of the parasitic transistor region 31
By forming the fixed charge 20 at the OS edge end 19, the threshold voltage can be raised.
【００２０】固定電荷は正電荷を持っており、寄生トラ
ンジスタのチャンネル部のキャリア濃度を、埋め込みチ
ャンネル型の場合は下げる方向に、表面チャネル型の場
合は上げる方向に働く。従って、どちらのタイプのトラ
ンジスタの場合でも、寄生トランジスタのしきい値を上
昇させることができる。The fixed charge has a positive charge, and acts to decrease the carrier concentration of the channel portion of the parasitic transistor in the case of the buried channel type and to increase it in the case of the surface channel type. Therefore, the threshold value of the parasitic transistor can be increased in either type of transistor.
【００２１】なお、固定電荷は、ＬＯＣＯＳ酸化で形成
される酸化膜をゲート酸化膜としたキャパシタ、フィー
ルドトランジスタのＣＶ特性を測定すればわかる。固定
電荷の量はＣＶ測定から求まるフラットバンド電圧の大
小でわかる。The fixed charge can be known by measuring the CV characteristics of the capacitor and field transistor in which the oxide film formed by LOCOS oxidation is used as the gate oxide film. The amount of fixed charge can be known by the magnitude of the flat band voltage obtained from CV measurement.
【００２２】そして、本発明者は、固定電荷を生じせし
めているＳｉ／ＳｉＯ２界面の構造欠陥は、ＬＯＣＯＳ
酸化処理後の酸化炉内での処理条件や酸化炉からの取り
出し条件に依存することを見出し、これらの条件を制御
することで、構造欠陥を導入して固定電荷を増加させ、
結果としてハンプを減少させることが達成できた。The inventors of the present invention have found that the structural defects at the Si / SiO 2 interface which cause fixed charges are LOCOS.
It was found that it depends on the treatment conditions in the oxidation furnace after the oxidation treatment and the extraction conditions from the oxidation furnace, and by controlling these conditions, structural defects are introduced and fixed charges are increased,
As a result, reduction of hump could be achieved.
【００２３】すなわち、ＬＯＣＯＳ酸化処理後、酸化雰
囲気中で半導体ウェーハをＬＯＣＯＳ素子分離領域を形
成した温度より低い温度で熱処理することで、固定電荷
を増加させられるが、好ましくは、ＬＯＣＯＳ素子分離
領域を形成した後、酸化雰囲気中で半導体ウェーハの温
度をＬＯＣＯＳ素子分離領域を形成した温度から８００
℃以下の温度にまで降温し、その後半導体ウェーハを炉
から取り出す。そして、さらに、好ましくは、半導体ウ
ェーハを炉から取り出す雰囲気も酸化雰囲気とする。That is, after the LOCOS oxidation treatment, the fixed charge can be increased by heat-treating the semiconductor wafer in an oxidizing atmosphere at a temperature lower than the temperature at which the LOCOS element isolation region is formed. After the formation, the temperature of the semiconductor wafer is set to 800 from the formation temperature of the LOCOS element isolation region in an oxidizing atmosphere.
The temperature is lowered to a temperature of ℃ or less, and then the semiconductor wafer is taken out of the furnace. Further, more preferably, the atmosphere for taking out the semiconductor wafer from the furnace is also an oxidizing atmosphere.
【００２４】具体的には、例えば、ｗｅｔ酸化によって
ＬＯＣＯＳ酸化を行った後、酸素１００％（または不活
性ガスで希釈した酸化雰囲気）に切り替え、８００℃以
下に降温し、酸化炉から取り出すことが好ましい。Specifically, for example, after performing LOCOS oxidation by wet oxidation, switching to 100% oxygen (or an oxidizing atmosphere diluted with an inert gas), lowering the temperature to 800 ° C. or lower, and removing from the oxidizing furnace. preferable.
【００２５】さらに、具体的には、好ましくは、８００
℃、酸素１００％の炉（炉の中が１００％酸素で満たさ
れた炉）にウェーハを投入し、所定のｗｅｔ酸化温度
（好ましくは、１０００℃から１１５０℃）まで昇温
し、酸素１．３×１０−４ｍ３／ｓ、水素２．０×１０
−４ｍ３／ｓ、流し、所定の時間（好ましくは、１〜２
時間）酸化する。その後、酸素１００％雰囲気３．３×
１０−４ｍ３／ｓ、希釈酸素雰囲気（Ｏ２３．３×１０
−５ｍ３／ｓ、Ｎ２３．０×１０−４ｍ３／ｓ）、ｗｅ
ｔ酸化雰囲気のいずれかで８００℃まで降温し、ウェー
ハを取り出す。More specifically, preferably 800
The wafer is put into a furnace of 100 ° C. and 100% oxygen (a furnace in which the inside of the furnace is filled with 100% oxygen), heated to a predetermined wet oxidation temperature (preferably 1000 ° C. to 1150 ° C.), and oxygen 1. 3 × 10 −4 m 3 / s, hydrogen 2.0 × 10
-4 m 3 / s, sink, predetermined time (preferably 1-2)
Time) oxidize. Then, 100% oxygen atmosphere 3.3 ×
10 −4 m 3 / s, diluted oxygen atmosphere (O 2 3.3 × 10 5
−5 m 3 / s, N 2 3.0 × 10 −4 m 3 / s), we
The temperature is lowered to 800 ° C. in any of the t-oxidizing atmospheres, and the wafer is taken out.
【００２６】本発明の製造方法によれば、表面の面方位
が（１００）である半導体シリコン単結晶層であって絶
縁体層上に形成された半導体シリコン単結晶層を備える
基板の半導体シリコン単結晶層上にＬＯＣＯＳ素子分離
領域が形成され、ＬＯＣＯＳ素子分離領域に囲まれた領
域である素子形成領域に、素子形成領域から素子分離領
域上に延在するゲート電極を備えるｐチャネルＭＯＳ型
電界効果トランジスタが形成された半導体装置におい
て、ＬＯＣＯＳ素子分離領域のエッジ部と半導体シリコ
ン単結晶層との界面近傍に形成された固定表面準位電荷
密度が１．０×１０１１ｃｍ−２以上とすることがで
き、Ｉｄ−Ｖｇ曲線のハンプを抑えられる。According to the manufacturing method of the present invention, a semiconductor silicon single crystal layer having a surface orientation of (100), which is a semiconductor silicon single crystal layer formed on an insulator layer A p-channel MOS field effect, in which a LOCOS element isolation region is formed on a crystal layer, and a gate electrode extending from the element formation region to the element isolation region is provided in the element formation region surrounded by the LOCOS element isolation region. In a semiconductor device in which a transistor is formed, the fixed surface level charge density formed in the vicinity of the interface between the edge of the LOCOS element isolation region and the semiconductor silicon single crystal layer is 1.0 × 10 11 cm −2 or more. The hump of the Id-Vg curve can be suppressed.
【００２７】[0027]
【実施例】次に、図２を参照して、本発明の一実施例に
ついて説明する。EXAMPLE An example of the present invention will be described with reference to FIG.
【００２８】まず、シリコン支持基板１０上に、埋め込
み酸化膜１１が形成され、その上に単結晶シリコン層
（ＳＯＩ層）１６が形成されたＳＯＩウェーハ（図２
（Ａ）参照）を用意する。First, an SOI wafer in which a buried oxide film 11 is formed on a silicon supporting substrate 10 and a single crystal silicon layer (SOI layer) 16 is formed thereon (FIG. 2).
(See (A)).
【００２９】その後、パッド酸化膜１３を、例えば、Ｄ
ＲＹ酸化９５０℃で２０ｎｍ形成する。その後、パッド
酸化膜１３上に、ＣＶＤ法によりＳｉＮ１４を１５０ｎ
ｍ形成する。フォトリソグラフィー工程により所定のマ
スクパターン（図示せず）をＳｉＮ１４上に形成し、そ
のパターニングされたレジストマスクパターン（図示せ
ず）をマスクに、エッチングガスにＣＦ４、あるいはＣ
Ｈ２Ｆ２、あるいはＣＨ３Ｆを用いた反応性ドライエッ
チングにより、ＳｉＮ１４をエッチングする（図２
（Ｂ）参照）。After that, the pad oxide film 13 is formed by, for example, D
RY oxidation is formed at 950 ° C. to a thickness of 20 nm. After that, 150 n of SiN 14 is formed on the pad oxide film 13 by the CVD method.
m. A predetermined mask pattern (not shown) is formed on the SiN 14 by a photolithography process, and the patterned resist mask pattern (not shown) is used as a mask to etch CF 4 or C.
The SiN 14 is etched by reactive dry etching using H 2 F 2 or CH 3 F (FIG. 2).
(See (B)).
【００３０】その後、パターニングされたＳｉＮ１４を
マスクにして、ＬＯＣＯＳ酸化を、例えばｗｅｔ酸化１
０００℃で行い、ＬＯＣＯＳ素子分離領域１５を４００
ｎｍ形成する。この時、従来のＬＯＣＯＳ酸化方法は、
酸化膜とシリコン界面の酸化膜側に存在する正電荷を持
つ固定電荷を低減するため、酸化終了後に不活性ガスで
アニールし、不活性ガス雰囲気でウェーハを酸化炉から
取り出す。不活性ガス雰囲気でのアニールの固定電荷の
低減効果は一般に良く知られている（半導体シリコン結
晶工学 ｐ１９４−ｐ１９６， １９９３）。しかし、
本発明では、固定電荷を積極的に利用するため、その不
活性ガスアニールは行わない。ｗｅｔ酸化終了後、ウェ
ーハを酸化炉から取り出すまで酸素雰囲気で熱処理を行
う。このような酸素雰囲気で熱処理を行いウェーハを取
り出すことは、酸化膜とシリコン界面を低温で酸化する
こととなり、固定電荷２０が増加することになる（図２
（Ｃ）参照）。１０００℃でｗｅｔ酸化が終了した後、
酸素１００％に切り替え、８００℃まで酸化炉を降温
し、ウェーハを酸化炉から取り出す。あるいは、ｗｅｔ
酸化雰囲気のまま、８００℃まで降温し、ウェーハを取
り出しても良い。あるいは、酸素１００％ではなく、不
活性ガスで希釈した酸化雰囲気でも固定電荷増大に効果
がある。 その後、パッド酸化膜１３をＨＦにて除去し
た後、プリゲート酸化膜（図示せず）を、例えば、ＤＲ
Ｙ酸化９００℃で２０ｎｍ形成する。その後トランジス
タの反転しきい値電圧を調整するためＢ＋のイオン注入
を、例えば、３０ｋｅＶ ｌｅ１２ｃｍ−２の条件で行
う。その後、プリゲート酸化膜（図示せず）をＨＦにて
除去した後、ゲート酸化膜１７を、例えば、ｗｅｔ酸化
７５０℃で８ｎｍ形成する。その後、電極となるポリシ
リコン１８をＣＶＤ法で、例えば３００ｎｍ形成する
（図２（Ｄ）参照）。Then, using the patterned SiN 14 as a mask, LOCOS oxidation, eg wet oxidation 1 is performed.
The LOCOS element isolation region 15 is set to 400
nm to form. At this time, the conventional LOCOS oxidation method is
In order to reduce the fixed charges having a positive charge existing on the oxide film side of the interface between the oxide film and the silicon, annealing is performed with an inert gas after the oxidation is completed, and the wafer is taken out from the oxidation furnace in an inert gas atmosphere. The effect of reducing fixed charges by annealing in an inert gas atmosphere is generally well known (semiconductor silicon crystal engineering p194-p196, 1993). But,
In the present invention, the fixed charges are positively utilized, so that the inert gas annealing is not performed. After the wet oxidation is completed, heat treatment is performed in an oxygen atmosphere until the wafer is taken out of the oxidation furnace. When the heat treatment is performed in such an oxygen atmosphere and the wafer is taken out, the interface between the oxide film and the silicon is oxidized at a low temperature, and the fixed charge 20 increases (FIG. 2).
(See (C)). After the wet oxidation is completed at 1000 ° C,
The oxygen is switched to 100%, the temperature of the oxidation furnace is lowered to 800 ° C., and the wafer is taken out of the oxidation furnace. Or wet
The wafer may be taken out by lowering the temperature to 800 ° C. in the oxidizing atmosphere. Alternatively, instead of 100% oxygen, an oxidizing atmosphere diluted with an inert gas is also effective in increasing fixed charges. After that, the pad oxide film 13 is removed by HF, and then the pre-gate oxide film (not shown) is removed by, for example, DR.
Y oxidation is formed at 900 ° C. to a thickness of 20 nm. After that, B + ion implantation for adjusting the inversion threshold voltage of the transistor is performed, for example, under the condition of 30 keV le12 cm −2 . After that, the pre-gate oxide film (not shown) is removed by HF, and then the gate oxide film 17 is formed to a thickness of 8 nm by wet oxidation at 750 ° C., for example. After that, polysilicon 18 serving as an electrode is formed to a thickness of, for example, 300 nm by the CVD method (see FIG. 2D).
【００３１】その後、図示しないが、ポリシリコン１８
をパターニングし、ソース、ドレイン部にＢＦ２ +のイ
オン注入を、例えば３０ｋｅＶ、１×１０１５ｃｍ−２
の条件で行う。Thereafter, although not shown, the polysilicon 18 is formed.
And ion implantation of BF 2 + is performed on the source and drain portions, for example, 30 keV, 1 × 10 15 cm −2.
Under the conditions of.
【００３２】これで、基本的なＭＯＳＦＥＴの構造がで
き、後は、層間絶縁膜のＣＶＤと配線工程を繰り返し、
完成となる。With this, a basic MOSFET structure is completed. After that, the CVD of the interlayer insulating film and the wiring process are repeated,
It will be completed.
【００３３】[0033]
【発明の効果】本発明によって、ＬＯＣＯＳ素子分離構
造を有するＳＯＩ−ＭＯＳＦＥＴ、特にｐチャネル型Ｍ
ＯＳＦＥＴにおいて、寄生トランジスタ部分のしきい値
電圧を増大させ、弱反転領域特性でのハンプ電流の発生
の抑制を、新たなイオン注入等のプロセスを追加するこ
となく、実現できる。よって、しきい値電圧等の電気的
特性の安定した半導体装置を提供することができる。According to the present invention, an SOI-MOSFET having a LOCOS element isolation structure, especially a p-channel type M
In the OSFET, it is possible to increase the threshold voltage of the parasitic transistor portion and suppress the generation of a hump current in the weak inversion region characteristic without adding a new process such as ion implantation. Therefore, a semiconductor device with stable electrical characteristics such as a threshold voltage can be provided.
【図１】本発明の一実施の形態のＬＯＣＯＳエッジに固
定電荷を導入したＳＯＩ−ＭＯＳＦＥＴを説明するため
のチャネル幅方向断面模式図である。FIG. 1 is a schematic cross-sectional view in a channel width direction for explaining an SOI-MOSFET in which fixed charges are introduced into a LOCOS edge according to an embodiment of the present invention.
【図２】本発明の一実施の形態のＬＯＣＯＳエッジに固
定電荷を導入したＳＯＩ−ＭＯＳＦＥＴの製造方法を説
明するためのプロセスフロー図である。FIG. 2 is a process flow diagram for explaining a method for manufacturing an SOI-MOSFET in which fixed charges are introduced at the LOCOS edge according to the embodiment of the present invention.
【図３】従来のＬＯＣＯＳ素子分離構造をもつＳＯＩ−
ＭＯＳＦＥＴのチャネル幅方向断面模式図である。FIG. 3 is an SOI-having a conventional LOCOS element isolation structure.
It is a channel width direction cross section schematic diagram of MOSFET.
【図４】ｐチャネルＳＯＩ−ＭＯＳＦＥＴで発生するハ
ンプ電流を説明するための図である。FIG. 4 is a diagram for explaining a hump current generated in a p-channel SOI-MOSFET.
１…ＳＯＩ−ＭＯＳＦＥＴ １０…シリコン支持基板 １１…埋め込み酸化膜 １３…パッド酸化膜 １４…ＳｉＮ膜 １５…ＬＯＣＯＳ素子分離領域 １６…ＳＯＩ層 １７…ゲート酸化膜 １８…ポリシリコン １９…ＬＯＣＯＳエッジ部 ２０…固定電荷 ３０…メイントランジスタ ３１…寄生トランジスタ 1 ... SOI-MOSFET 10 ... Silicon support substrate 11 ... Buried oxide film 13 ... Pad oxide film 14 ... SiN film 15 ... LOCOS element isolation region 16 ... SOI layer 17 ... Gate oxide film 18 ... Polysilicon 19 ... LOCOS edge part 20 ... Fixed charge 30 ... Main transistor 31 ... Parasitic transistor
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/336 H01L 21/316 H01L 21/762 Continuation of front page (58) Fields surveyed (Int.Cl. 7 , DB name) H01L 29/786 H01L 21/336 H01L 21/316 H01L 21/762
Claims (7)
選択的に耐酸化膜を設けた状態で、前記半導体層を炉内
で選択的に酸化して素子分離領域を形成する工程と、 その後、前記炉内において、酸化雰囲気中で前記基板温
度を降温する工程と、 その後、前記基板を前記炉から取り出す工程と、 前記素子分離領域に囲まれた領域である素子形成領域
に、前記素子形成領域から前記素子分離領域上に延在す
るゲート電極を備えるｐチャネル型電界効果トランジス
タを形成する工程と、 を備えることを特徴とする半導体装置の製造方法。1. A step of forming an element isolation region by selectively oxidizing the semiconductor layer in a furnace in a state where an oxidation resistant film is selectively provided on the semiconductor layer of a substrate having a semiconductor layer, Then, in the furnace, the step of lowering the substrate temperature in an oxidizing atmosphere, then the step of taking out the substrate from the furnace, and the element forming region in a region surrounded by the element isolation region, the element And a step of forming a p-channel field effect transistor including a gate electrode extending from the formation region to the element isolation region, the manufacturing method of the semiconductor device.
において前記酸化雰囲気中で前記基板温度を８００℃以
下にまで降温し、その後前記基板を前記炉から取り出す
ことを特徴とする請求項１記載の半導体装置の製造方
法。2. The substrate temperature is lowered to 800 ° C. or lower in the oxidizing atmosphere in the furnace after forming the element isolation region, and then the substrate is taken out of the furnace. 1. The method for manufacturing a semiconductor device according to 1.
出すことを特徴とする請求項１または２記載の半導体装
置の製造方法。3. The method of manufacturing a semiconductor device according to claim 1, wherein the substrate is taken out of the furnace in an oxidizing atmosphere.
選択的に耐酸化膜を設けた状態で、前記半導体層を選択
的に酸化して素子分離領域を形成する工程と、 その後、酸化雰囲気中で前記基板を前記素子分離領域を
形成した温度より低い温度で熱処理する工程と、 前記素子分離領域に囲まれた領域である素子形成領域
に、前記素子形成領域から前記素子分離領域上に延在す
るゲート電極を備えるｐチャネル型電界効果トランジス
タを形成する工程と、 を備えることを特徴とする半導体装置の製造方法。4. A step of selectively oxidizing the semiconductor layer to form an element isolation region in a state where an oxidation resistant film is selectively provided on the semiconductor layer of a substrate having a semiconductor layer, and thereafter, oxidation. A step of heat-treating the substrate at a temperature lower than the temperature at which the element isolation region is formed in an atmosphere, in an element formation region which is a region surrounded by the element isolation region, from the element formation region to the element isolation region And a step of forming a p-channel field effect transistor having an extended gate electrode, the method comprising:
離領域を形成した温度より低い温度で熱処理する工程
が、 前記素子分離領域を形成した後、前記酸化雰囲気中で前
記基板温度を前記素子分離領域を形成した温度から８０
０℃以下の温度にまで降温する工程であることを特徴と
する請求項４記載の半導体装置の製造方法。5. The step of heat-treating the substrate in the oxidizing atmosphere at a temperature lower than the temperature at which the element isolation region is formed, wherein the substrate temperature in the oxidizing atmosphere is set to the element after the element isolation region is formed. From the temperature at which the separation area was formed to 80
The method of manufacturing a semiconductor device according to claim 4, wherein the step is a step of lowering the temperature to 0 ° C. or lower.
ることを特徴とする請求項１乃至５のいずれかに記載の
半導体装置の製造方法。6. The method for manufacturing a semiconductor device according to claim 1, wherein the semiconductor layer is formed on an insulator layer.
素１００％雰囲気または酸素を不活性ガスで希釈した雰
囲気であることを特徴とする請求項１乃至６のいずれか
に記載の半導体装置の製造方法。7. The manufacturing of a semiconductor device according to claim 1, wherein the oxidizing atmosphere is a WET oxidizing atmosphere, a 100% oxygen atmosphere or an atmosphere in which oxygen is diluted with an inert gas. Method.
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