JP3458487B2 - Semiconductor device and manufacturing method thereof - Google Patents
Semiconductor device and manufacturing method thereofInfo
- Publication number
- JP3458487B2 JP3458487B2 JP26201594A JP26201594A JP3458487B2 JP 3458487 B2 JP3458487 B2 JP 3458487B2 JP 26201594 A JP26201594 A JP 26201594A JP 26201594 A JP26201594 A JP 26201594A JP 3458487 B2 JP3458487 B2 JP 3458487B2
- Authority
- JP
- Japan
- Prior art keywords
- groove
- gate electrode
- semiconductor device
- insulating film
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置の製造方法
に関する。特に、少なくとも上部電極と下部電極とを備
えた２以上の積層構造を有する電極を備えた半導体装置
及びその製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device. In particular, the present invention relates to a semiconductor device including an electrode having two or more laminated structures including at least an upper electrode and a lower electrode, and a manufacturing method thereof.
【０００２】[0002]
【従来技術及びその問題点】２以上の積層構造をもつ電
極（例えば２以上の積層構造を備えたゲート電極）を備
えた半導体装置は、その構造上、後記詳述するように、
いくつかの解決すべき問題を有する。2. Description of the Related Art A semiconductor device provided with an electrode having two or more layered structures (for example, a gate electrode having two or more layered structures) has the following structure because of its structure.
It has some problems to solve.
【０００３】一方、半導体装置のプロセスは複雑化して
おり、例えば記憶装置について言えば、メモリーの増大
にともない、その作製プロセスも複雑化している。特に
フラッシュメモリーにおいては、そのＭＯＳトランジス
タの特別な構造のために、作製プロセスも困難になって
いる。On the other hand, the process of the semiconductor device is complicated, and for example, in the case of the memory device, the manufacturing process thereof is complicated with the increase of the memory. Especially in a flash memory, the manufacturing process is also difficult due to the special structure of the MOS transistor.
【０００４】即ち、フラッシュメモリーについては、通
常のＳＲＡＭ等に用いられているメモリートランジスタ
構造と違い、ゲート部構造はフローティングゲートとコ
ントロールゲートの２重構造になっている（Ｙ．ＯＳＨ
ＩＭＡ．，ｅｔ．ａｌ．，“ＰＲＯＣＥＳＳ ＡＮＤ
ＤＥＶＩＣＥ ＴＨＣＨＮＯＬＯＧＩＥＳ ＦＯＲ１６
Ｍｂｉｔ ＥＰＲＯＭｓ ＷＩＴＨ ＬＡＲＧＥ−Ｔ
ＩＬＴ−ＡＮＧＬＥＩＭＰＲＡＮＴＥＤ Ｐ−ＰＯＣＫ
ＥＴ ＣＥＬＬ”ＩＥＤＭ９０， Ｔｅｃｈ．Ｄｉｇｅ
ｓｔ．９５〜９８頁参照）。That is, in the flash memory, unlike the memory transistor structure used in a normal SRAM or the like, the gate portion structure has a double structure of a floating gate and a control gate (Y.OSH.
IMA. , Et. al. , "PROCESS AND
DEVICE THCHNOLOGIES FOR16
Mbit EPROMs WITH LARGE-T
ILT-ANGLE IMPRONTED P-POCK
ET CELL "IEDM90, Tech. Dige
st. See pages 95-98).
【０００５】フラッシュメモリーに関しては、基本的
に、１９７６年ベンチコフスキー氏の特許（特公昭５１
−３１０７３号公報）を文献としてあげることができ
る。この特許においては、Ｎ型シリコン基板表面に設け
られた１対のＰ+ 型のソース／ドレイン領域と５０〜１
００ｎｍのゲート絶縁膜を介して設けられたフローティ
ングゲート電極とその周りを封囲するシリコン酸化膜か
らなるフローティングゲート型ＥＰＲＯＭが開示されて
いる。Basically, the flash memory is basically patented by Mr. Benchkovsky (1976).
-31073 gazette) can be cited as a document. In this patent, a pair of P + -type source / drain regions provided on the surface of an N-type silicon substrate and 50 to 1
A floating gate type EPROM including a floating gate electrode provided via a gate insulating film of 00 nm and a silicon oxide film surrounding the floating gate electrode is disclosed.
【０００６】さらに高密度集積度を有したＥＰＲＯＭに
おいては、フローティングゲート上にコントロールゲー
トを設置した構造をとっている（特開平１−３００５７
０号公報）。このようにコントロールゲートを設置する
ことで、データの書き込み速度を向上させることが可能
となる。EPROMs having a higher integration density have a structure in which a control gate is provided on a floating gate (Japanese Patent Laid-Open No. 1-30057).
No. 0). By installing the control gate in this way, the data writing speed can be improved.
【０００７】ところでこのように２以上の積層構造を有
するゲート電極をもつトランジスタ部に、更に単ゲート
の周辺ＭＯＳトランジスタを備えた半導体装置は、その
製造プロセスにおいて、基板がエッチングでアタックさ
れる等の問題がある。By the way, in a semiconductor device having a single-gate peripheral MOS transistor in a transistor portion having a gate electrode having two or more laminated structures as described above, the substrate is attacked by etching in the manufacturing process. There's a problem.
【０００８】この問題について、従来のこの種の半導体
装置製造プロセスの例を以下に示すことによって、説明
する。図１１ないし図１４を参照する。This problem will be described by showing an example of a conventional semiconductor device manufacturing process of this type. Please refer to FIG. 11 to FIG.
【０００９】（ａ）半導体基板１上に素子分離領域２及
びゲート酸化膜７上にゲート（下部ゲートであるフロー
ティングゲート）形成用の多結晶Ｓｉ領域１４ａを形成
する。この際、周辺ＭＯＳトランジスタについては、ゲ
ート電極１４ｂをパターニングして、形成する。これに
より図１１の構造とする。(A) A polycrystalline Si region 14a for forming a gate (a floating gate which is a lower gate) is formed on the element isolation region 2 and the gate oxide film 7 on the semiconductor substrate 1. At this time, the peripheral MOS transistor is formed by patterning the gate electrode 14b. As a result, the structure shown in FIG. 11 is obtained.
【００１０】（ｂ）その後フローティングゲート形成用
多結晶Ｓｉ１４ａ上を酸化することで、上部ゲートであ
るコントロールゲート用のゲート酸化膜７ａを形成す
る。更にコントロールゲート用多結晶Ｓｉ１５ａを形成
する。これにより図１２の構造となる。(B) Then, the polycrystalline Si 14a for forming the floating gate is oxidized to form the gate oxide film 7a for the control gate which is the upper gate. Further, a polycrystalline Si 15a for control gate is formed. As a result, the structure shown in FIG. 12 is obtained.
【００１１】（ｃ）ゲートをパターニングする。即ち、
図１２に示すようにレジストＲ１を形成し、これをマス
クとして図１３に示すようにドライエッチングでまず上
部のコントロールゲート１５を形成し、つづけて下部の
フローティングゲート１４を形成する。この際、周辺Ｍ
ＯＳトランジスタのゲート１４ｂは、上記のようにセル
内の積層ゲート１４，１５をエッチングして形成する際
に、この周辺ＭＯＳトランジスタ部分はオーバーエッチ
ングとなる。即ち、図１３に矢印で模式的に示すように
ゲート１４ｂの上面、及びその周囲の基板表面１Ａ，１
Ｂがエッチングにさらされる。このため、基板１にダメ
ージが入り、周辺ＭＯＳトランジスタのゲート１４ｂも
アタックされ（符号１４ｃで示す領域参照）、そのゲー
ト膜厚が薄くなる。(C) Pattern the gate. That is,
A resist R1 is formed as shown in FIG. 12, and by using this as a mask, the upper control gate 15 is first formed by dry etching as shown in FIG. 13, and subsequently the lower floating gate 14 is formed. At this time, the surrounding area M
The gate 14b of the OS transistor is over-etched in the peripheral MOS transistor portion when the stacked gates 14 and 15 in the cell are formed by etching as described above. That is, as schematically shown by an arrow in FIG. 13, the upper surface of the gate 14b and the substrate surfaces 1A, 1
B is exposed to etching. Therefore, the substrate 1 is damaged, the gate 14b of the peripheral MOS transistor is also attacked (see the region indicated by the reference numeral 14c), and the gate film thickness thereof becomes thin.
【００１２】（ｄ）次に図１４に示すように、セル内Ｍ
ＯＳトランジスタのゲート１４，１５及び周辺ＭＯＳト
ランジスタのゲート１４ｂの各々に、ゲートサイドウォ
ール６を形成し、ソース／ドレイン領域３形成のための
イオン注入を行う。(D) Next, as shown in FIG.
A gate sidewall 6 is formed in each of the gates 14 and 15 of the OS transistor and the gate 14b of the peripheral MOS transistor, and ion implantation for forming the source / drain regions 3 is performed.
【００１３】メモリーセル内は、そのゲート構造は、フ
ローティングゲート１４及びコントロールゲート１５を
有するが、周辺ＭＯＳトランジスタにおいては、符号１
４ｂで示すように、シングルゲート構造をとる。このた
め、上記したようにこれを同時に作製するプロセスにお
いては、上記した図１３に示すアタックを防止するた
め、図１２に示すようにセル内のコントロールゲート１
５をパターニングする際、セルフアラインでフローティ
ングゲートを形成するために、レジストＲ２により周辺
ＭＯＳトランジスタを覆い、該周辺ＭＯＳトランジスタ
のソース／ドレイン領域３のＳｉ基板にダメージを与え
ないようにしている。In the memory cell, its gate structure has a floating gate 14 and a control gate 15. In the peripheral MOS transistor, reference numeral 1
As shown by 4b, it has a single gate structure. Therefore, in order to prevent the above-described attack shown in FIG. 13, in the process of simultaneously producing the same as described above, as shown in FIG.
In patterning 5, the peripheral MOS transistor is covered with a resist R2 in order to form a floating gate by self-alignment so as not to damage the Si substrate in the source / drain region 3 of the peripheral MOS transistor.
【００１４】しかし、パターニングの際において、フロ
ーティングゲート１５パターニング用のレジストＲ２も
薄くなる。その結果ゲートエッチング後においてコント
ロールゲート１５の膜厚が薄くなるという問題を有す
る。However, during patterning, the resist R2 for patterning the floating gate 15 is also thinned. As a result, there is a problem that the thickness of the control gate 15 becomes thin after the gate etching.
【００１５】[0015]
【発明の目的】本発明は、下部電極である例えばフロー
ティングゲート上の上部電極例えばコントロールゲート
をパターニングするドライエッチングなどの時、周辺部
がドライエッチングによるダメージ等を受けないように
し、かつ、上部電極の膜厚が薄くなるおそれをも解決し
た技術を提供することを目的とする。SUMMARY OF THE INVENTION It is an object of the present invention to prevent the peripheral portion from being damaged by dry etching when dry etching for patterning a lower electrode, for example, an upper electrode on a floating gate, for example, a control gate. It is an object of the present invention to provide a technique that also solves the possibility that the film thickness of the film becomes thin.
【００１６】[0016]
【課題を解決するための手段】請求項１の発明は、少な
くとも上部ゲート電極と下部ゲート電極とを備えた２以
上の積層電極構造をもつメモリ半導体装置を有し、さら
に該メモリ半導体装置の周辺回路としての単ゲート電極
構造を有する半導体装置であって、前記下部ゲート電極
構造は、基板に形成された絶縁膜に予め形成された溝内
に、該溝の深さ分だけ埋め込まれることにより、該下部
ゲート電極構造の周辺が前記絶縁膜に囲われた構造で形
成されているとともに、前記周辺回路としての単ゲート
電極構造は、前記下部ゲート電極が形成される溝が形成
される絶縁膜に該溝と同一深さで予め形成された溝内
に、該溝の深さ分だけ埋め込まれることにより、該単ゲ
ート電極構造の周辺が前記絶縁膜に囲われた構造で形成
されることを特徴とする半導体装置であって、これによ
り上記目的を達成するものである。According to a first aspect of the present invention, there is provided a memory semiconductor device having a structure of two or more stacked electrodes including at least an upper gate electrode and a lower gate electrode, and the periphery of the memory semiconductor device. A semiconductor device having a single gate electrode structure as a circuit, wherein the lower gate electrode structure is embedded in a groove previously formed in an insulating film formed on a substrate by a depth of the groove, The lower gate electrode structure has a structure in which the periphery thereof is surrounded by the insulating film, and the single gate electrode structure as the peripheral circuit has an insulating film in which a groove in which the lower gate electrode is formed is formed. It is characterized in that the periphery of the single gate electrode structure is formed in a structure surrounded by the insulating film by being buried in a groove formed in advance to the same depth as the groove by the depth of the groove. When A semiconductor device that, thereby is to achieve the above object.
【００１７】請求項２の発明は、少なくとも上部ゲート
電極と下部ゲート電極とを備えた２以上の積層電極構造
をもつメモリ半導体装置を有し、さらに該メモリ半導体
装置の周辺回路としての単ゲート電極構造を有する半導
体装置であって、前記下部ゲート電極構造は、基板に形
成された絶縁膜に予め形成された溝内に、該溝の深さ分
だけ埋め込まれることにより、該下部ゲート電極構造の
周辺が前記絶縁膜に囲われた構造で形成されているとと
もに、前記周辺回路としての単ゲート電極構造は、前記
下部ゲート電極が形成される溝が形成される絶縁膜に該
溝と同一深さで予め形成された溝内に、該溝の深さ分だ
け埋め込まれることにより、該単ゲート電極構造の周辺
が前記絶縁膜に囲われた構造で形成され、かつ、前記上
部ゲート電極は、前記絶縁膜上にさらに形成された絶縁
膜に予め形成された溝内に、該溝の深さ分だけ埋め込ま
れることにより形成される構造であることを特徴とする
半導体装置であって、これにより上記目的を達成するも
のである。According to a second aspect of the present invention, two or more laminated electrode structures having at least an upper gate electrode and a lower gate electrode are provided.
A memory semiconductor device having a further said memory semiconductor
A semiconductor device having a single gate electrode structure as a peripheral circuit of the device, wherein the lower gate electrode structure is embedded in a groove previously formed in an insulating film formed on a substrate by a depth of the groove. Accordingly, the periphery of the lower gate electrode structure is formed so as to be surrounded by the insulating film, and in the single gate electrode structure as the peripheral circuit, the groove in which the lower gate electrode is formed is formed. By embedding a depth of the groove in a groove previously formed in the insulating film to the same depth as the groove, the periphery of the single gate electrode structure is formed in a structure surrounded by the insulating film, In addition, the upper gate electrode has a structure formed by being buried in a groove previously formed in an insulating film further formed on the insulating film by a depth of the groove. It is a semiconductor device , Thereby it is to achieve the above object.
【００１８】請求項３の発明は、積層電極が、下部電極
であるフローティングゲート上に上部電極であるコント
ロールゲートを有する構造をとるものであることを特徴
とする請求項１または２に記載の半導体装置であって、
これにより上記目的を達成するものである。[0018] The invention according to claim 3, laminated electrodes, a semiconductor according to claim 1 or 2, characterized in that to take a structure having a control gate which is the upper electrode on the floating gate serving as the lower electrode A device,
This achieves the above object.
【００１９】請求項４の発明は、不揮発性メモリである
ことを特徴とする請求項１ないし３のいずれかに記載の
半導体装置であって、これにより上記目的を達成するも
のである。A fourth aspect of the present invention is a semiconductor device according to any one of the first to third aspects , which is a non-volatile memory, and achieves the above object.
【００２０】[0020]
【００２１】請求項５の発明は、少なくとも上部ゲート
電極と下部ゲート電極とを備えた２以上の積層電極構造
をもつメモリ半導体装置を有し、さらに該メモリ半導体
装置の周辺回路としての単ゲート電極構造を有する半導
体装置の製造方法であって、前記下部ゲート電極構造
は、基板に形成された絶縁膜に予め電極幅で溝を形成し
て、該溝内に、該溝の深さ分だけ埋め込んで形成するこ
とにより、該下部ゲート電極構造の周辺が前記絶縁膜に
囲われた構造で形成するとともに、前記周辺回路として
の単ゲート電極構造は、前記下部ゲート電極が形成され
る溝が形成される絶縁膜に該溝と同時にかつ同一深さで
予め溝を形成して、該溝内に、該溝の深さ分だけ埋め込
んで形成することにより、該単ゲート電極構造の周辺が
前記絶縁膜に囲われた構造で形成することを特徴とする
半導体装置の製造方法であって、これにより上記目的を
達成するものである。According to a fifth aspect of the present invention, a structure of two or more laminated electrodes having at least an upper gate electrode and a lower gate electrode.
A memory semiconductor device having a further said memory semiconductor
A method of manufacturing a semiconductor device having a single gate electrode structure as a peripheral circuit of the device, wherein the lower gate electrode structure has a groove formed in advance in an insulating film formed on a substrate with an electrode width, and the groove is formed in the groove. The lower gate electrode structure is surrounded by the insulating film to form a structure in which the periphery of the lower gate electrode structure is surrounded by the trench, and the single gate electrode structure as the peripheral circuit is By forming a groove in the insulating film in which a groove for forming an electrode is formed at the same depth as the groove at the same time and by embedding the groove in the groove by the depth of the groove, the single groove is formed. A method of manufacturing a semiconductor device, characterized in that the periphery of a gate electrode structure is formed in a structure surrounded by the insulating film, thereby achieving the above object.
【００２２】請求項６の発明は、少なくとも上部ゲート
電極と下部ゲート電極とを備えた２以上の積層電極構造
をもつメモリ半導体装置を有し、さらに該メモリ半導体
装置の周辺回路としての単ゲート電極構造を有する半導
体装置の製造方法であって、前記下部ゲート電極構造
は、基板に形成された絶縁膜に予め電極幅で溝を形成し
て、該溝内に、該溝の深さ分だけ埋め込んで形成するこ
とにより、該下部ゲート電極構造の周辺が前記絶縁膜に
囲われた構造で形成するとともに、前記周辺回路として
の単ゲート電極構造は、前記下部ゲート電極が形成され
る溝が形成される絶縁膜に該溝と同時にかつ同一深さで
予め溝を形成して、該溝内に、該溝の深さ分だけ埋め込
んで形成することにより、該単ゲート電極構造の周辺が
前記絶縁膜に囲われた構造で形成し、その後、前記上部
ゲート電極を、前記絶縁膜上にさらに絶縁膜を形成して
これに予め形成した溝内に、該溝の深さ分だけ埋め込む
ことにより形成することを特徴とする半導体装置の製造
方法であって、これにより上記目的を達成するものであ
る。According to a sixth aspect of the present invention, two or more laminated electrode structures having at least an upper gate electrode and a lower gate electrode are provided.
A memory semiconductor device having a further said memory semiconductor
A method for manufacturing a semiconductor device having a single gate electrode structure as a peripheral circuit of the device, wherein the lower gate electrode structure has a groove formed in advance in an insulating film formed on a substrate with an electrode width, and the groove is formed in the groove. The lower gate electrode structure is surrounded by the insulating film to form a structure in which the periphery of the lower gate electrode structure is surrounded by the trench, and the single gate electrode structure as the peripheral circuit is By forming a groove in the insulating film in which a groove for forming an electrode is formed at the same depth as the groove at the same time and by embedding the groove in the groove by the depth of the groove, the single groove is formed. The periphery of the gate electrode structure is formed in a structure surrounded by the insulating film, and then the upper gate electrode is formed in a groove formed in advance by further forming an insulating film on the insulating film. Formed by embedding only the depth A method of manufacturing a semiconductor device according to claim bets, thereby is to achieve the above object.
【００２３】請求項７の発明は、積層電極が、下部電極
であるフローティングゲート上に上部電極であるコント
ロールゲートを有する構造をとるものであることを特徴
とする請求項５または６に記載の半導体装置の製造方法
であって、これにより上記目的を達成するものである。The invention of claim 7, the laminated electrode is a semiconductor according to claim 5 or 6, characterized in that to take a structure having a control gate which is the upper electrode on the floating gate serving as the lower electrode A method for manufacturing a device, which achieves the above object.
【００２４】請求項８の発明は、電極を溝内に埋め込ん
で形成する工程が、少なくとも溝内に電極形成材料を形
成して、その後溝以外に形成された電極形成材料を除去
する工程であることを特徴とする請求項５ないし７のい
ずれかに記載の半導体装置の製造方法であって、これに
より上記目的を達成するものである。According to an eighth aspect of the present invention, the step of burying and forming the electrode in the groove is a step of forming an electrode forming material in at least the groove and then removing the electrode forming material formed in other than the groove. The method for manufacturing a semiconductor device according to any one of claims 5 to 7 , wherein the above object is achieved.
【００２５】請求項９の発明は、溝以外に形成された電
極形成材料の除去手段が、ドライエッチングによる全面
エッチバックによるものであることを特徴とする請求項
８に記載の半導体装置の製造方法であって、これにより
上記目的を達成するものである。According to a ninth aspect of the present invention, the means for removing the electrode forming material formed in the portions other than the groove is a full-etchback by dry etching.
8. A method of manufacturing a semiconductor device according to 8 , wherein the above object is achieved.
【００２６】請求項１０の発明は、溝以外に形成された
電極形成材料の除去手段が、ケミカルメカニカルポリシ
ュであることを特徴とする請求項８に記載の半導体装置
の製造方法であって、これにより上記目的を達成するも
のである。According to a tenth aspect of the present invention, there is provided a method of manufacturing a semiconductor device according to the eighth aspect, wherein the means for removing the electrode-forming material formed in other than the groove is a chemical mechanical polish. This achieves the above object.
【００２７】[0027]
【００２８】本発明において、電極材料、例えばゲート
材料としては、シリコン系化合物、金属シリサイド、無
機金属化合物等を所望に応じて選択して用いることがで
き、例えば具体的には、Ｓｉ、Ｗシリサイド（ＷＳｉ
等）、Ｔｉシリサイド（ＴｉＳｉ2 等）、Ｃｏシリサイ
ド（ＣｏＳｉ2 等）、Ｎｉシリサイド（ＮｉＳｉ等）、
Ｐｔシリサイド（ＰｔＳｉ等）、Ｗ、Ｍｏ、Ａｌ、Ｔｉ
またはＴｉＮ等を用いることができる。また、これらの
材料の任意の各種組み合わせを用いた構造をとることが
できる。In the present invention, as the electrode material, for example, the gate material, a silicon compound, a metal silicide, an inorganic metal compound or the like can be selected and used as desired. For example, specifically, Si or W silicide can be used. (WSi
Etc.), Ti silicide (TiSi 2 etc.), Co silicide (CoSi 2 etc.), Ni silicide (NiSi etc.),
Pt silicide (PtSi etc.), W, Mo, Al, Ti
Alternatively, TiN or the like can be used. In addition, a structure using various combinations of these materials can be adopted.
【００２９】本発明は、各種の電子回路デバイスとして
具体化でき、例えばＥＥＰＲＯＭ，ＥＰＲＯＭ，Ｆｌａ
ｓｈ ＲＯＭ等のデバイスに適用することができる。The present invention can be embodied as various electronic circuit devices, for example, EEPROM, EPROM, Fla.
It can be applied to devices such as sh ROM.
【００３０】本発明の半導体装置の構成について、後記
詳述する本発明の実施例を示す図１を用いて説明する
と、次のとおりである。The structure of the semiconductor device of the present invention will be described below with reference to FIG. 1 showing an embodiment of the present invention described in detail later.
【００３１】本発明の半導体装置は、図１に例示するよ
うに、少なくとも上部電極１５（図示例では上部ゲート
電極であるコントロールゲート）と下部電極１４（図示
例では下部ゲート電極であるフローティングゲート）と
を備えた２以上の積層電極構造を有する半導体装置であ
って、いずれか少なくとも１つの電極（ここでは下部電
極１４）は、溝１１内に埋め込まれた構造で形成されて
いるものである。As shown in FIG. 1, the semiconductor device of the present invention has at least an upper electrode 15 (a control gate which is an upper gate electrode in the illustrated example) and a lower electrode 14 (a floating gate which is a lower gate electrode in the illustrated example). In the semiconductor device having two or more stacked electrode structures including and, at least one electrode (here, the lower electrode 14) is formed so as to be embedded in the groove 11.
【００３２】図示例の半導体装置は、かかる積層電極構
造（ゲート電極１４、１５）をもつメモリ半導体装置の
周辺回路として、単ゲート（ゲート電極１４ｂ）を有す
る周辺ＭＯＳトランジスタが形成されている。このよう
な構造の場合、従来技術で説明したように、周辺回路
が、積層電極構造形成の際にエッチングによりアタック
されたり、あるいはこれを避けようとすると積層電極構
造の方のレジストが薄くなって上部電極１４の膜厚が薄
くなることもあるなどの問題があったが、本発明の構造
をとると、この問題を解決できる。In the illustrated semiconductor device, a peripheral MOS transistor having a single gate (gate electrode 14b) is formed as a peripheral circuit of a memory semiconductor device having such a laminated electrode structure (gate electrodes 14 and 15). In the case of such a structure, as described in the prior art, the peripheral circuit is attacked by etching when forming the laminated electrode structure, or if it is attempted to avoid it, the resist of the laminated electrode structure becomes thinner. Although there is a problem that the film thickness of the upper electrode 14 may become thin, this problem can be solved by adopting the structure of the present invention.
【００３３】即ち具体的には、図示例の構造を形成する
場合、溝１１、１１ａ内に電極１４、１４ｂ（ゲート）
が埋め込まれているので、周囲の絶縁膜８でその周辺が
囲まれることになり、よってドライエッチング時も、基
板１がこの絶縁膜８で保護されるので、これがエッチン
グにさらされることがない。よって、従来の如きレジス
ト（図１２のレジストＲ２）による保護は要らず、レジ
ストが薄くなることに伴う電極（ゲート）が薄くなるこ
となどの問題は解決される。Specifically, when forming the structure of the illustrated example, specifically, the electrodes 14 and 14b (gates) are formed in the grooves 11 and 11a.
Since the insulating film 8 is embedded, the periphery thereof is surrounded by the insulating film 8. Therefore, even during the dry etching, the substrate 1 is protected by the insulating film 8 and is not exposed to the etching. Therefore, there is no need for protection by a resist (resist R2 in FIG. 12) as in the prior art, and the problem that the electrode (gate) becomes thinner as the resist becomes thinner can be solved.
【００３４】[0034]
【実施例】以下本発明の実施例について、図面を参照し
て説明する。但し当然のことではあるが、本発明は以下
の実施例により限定を受けるものではない。Embodiments of the present invention will be described below with reference to the drawings. However, as a matter of course, the present invention is not limited to the following examples.
【００３５】実施例１
この実施例は、本発明を、積層電極が、下部電極である
フローティングゲート上に上部電極であるコントロール
ゲートを有する構造をとるものである不揮発性メモリ半
導体装置として、具体化したものである。Embodiment 1 This embodiment embodies the present invention as a nonvolatile memory semiconductor device in which a laminated electrode has a structure in which a floating gate, which is a lower electrode, has a control gate, which is an upper electrode. It was done.
【００３６】この実施例の半導体装置の構造を図１に示
す。その製造工程を図２ないし図５に示す。The structure of the semiconductor device of this embodiment is shown in FIG. The manufacturing process is shown in FIGS.
【００３７】本発明の半導体装置は、図１に例示するよ
うに、少なくとも上部電極１５（ここでは上部ゲート電
極であるコントロールゲート）と下部電極１４（ここで
は下部ゲート電極であるフローティングゲート）とを備
えた２以上の積層電極構造を有する半導体装置であっ
て、いずれか少なくとも１つの電極（ここでは下部電極
１４）は、溝１１内に埋め込まれた構造で形成されてい
るものである。As illustrated in FIG. 1, the semiconductor device of the present invention includes at least an upper electrode 15 (here, a control gate that is an upper gate electrode) and a lower electrode 14 (here, a floating gate that is a lower gate electrode). In the semiconductor device having two or more laminated electrode structures, at least one of the electrodes (here, the lower electrode 14) is formed so as to be embedded in the groove 11.
【００３８】本実施例は、図２ないし図５に示すよう
に、いずれか少なくとも１つの電極１４は、予め電極幅
で溝１１を形成して（図２）、該溝１１内にのみこの電
極１４を埋め込んで形成する（図３ないし図５、及び図
１）。In this embodiment, as shown in FIGS. 2 to 5, at least one of the electrodes 14 has a groove 11 formed in advance with an electrode width (FIG. 2), and this electrode is formed only in the groove 11. 14 is embedded and formed (FIGS. 3 to 5 and FIG. 1).
【００３９】またこの実施例は、積層電極が、下部電極
１４であるフローティングゲート上に上部電極１５であ
るコントロールゲートを有する構造をとるものであり、
フローティングゲートを溝内にのみ埋め込んで形成した
ものである（図１）。Further, in this embodiment, the laminated electrode has a structure in which the floating gate, which is the lower electrode 14, has the control gate, which is the upper electrode 15,
It is formed by embedding the floating gate only in the groove (FIG. 1).
【００４０】本実施例の製造プロセスにおいては、下部
電極１４（フローティングゲート）の幅は、上部電極１
５（コントロールゲート）のレジストパターニング時の
リソグラフィーの下地下部電極１４（フローティングゲ
ート）の位置との最大の合わせずれ分の２倍の大きさに
上部電極１５（コントロールゲート）の大きさを加えた
幅を有する構成として、合わせずれを防止し、これによ
り上部電極（上部ゲート）は必ず下部電極１４（下部ゲ
ート）上に形成されるようにした。In the manufacturing process of this embodiment, the width of the lower electrode 14 (floating gate) is equal to that of the upper electrode 1.
The size of the upper electrode 15 (control gate) was added to twice the maximum misalignment with the position of the underlying lower electrode 14 (floating gate) of the lithography at the time of resist patterning of 5 (control gate). As a structure having a width, misalignment is prevented so that the upper electrode (upper gate) is always formed on the lower electrode 14 (lower gate).
【００４１】本実施例では、ゲート加工をＣＭＰ（ケミ
カルメカニカルポリッシュ）によって行うようにした。
これにより、メモリ素子をなすセル内のコントロールゲ
ート１５の加工を行う際、周辺ＭＯＳトランジスタのＳ
ｉ基板にダメージを与えないようにした。In this embodiment, the gate processing is performed by CMP (Chemical Mechanical Polish).
Thus, when the control gate 15 in the cell forming the memory element is processed, the S of the peripheral MOS transistor is processed.
The i-board was not damaged.
【００４２】即ち、この実施例１においては、予め溝１
１を形成させ溝１１内底面にゲート酸化膜７１を形成
し、全面にフローティングゲート形成用多結晶Ｓｉ１４
ａを堆積後、ＣＭＰを用いて溝１１内のみに多結晶Ｓｉ
を残して、これによりフローティングゲート１４を形成
させる。このとき、同時に周辺ＭＯＳトランジスタのゲ
ート１４ｂも形成させる。その後、コントロールゲート
１５をドライエッチングでセル内のみに形成させるが、
周辺は絶縁膜によりカバーされているので、Ｓｉ基板は
ダメージを与えられない。That is, in the first embodiment, the groove 1 is previously prepared.
1 is formed, a gate oxide film 71 is formed on the bottom surface in the groove 11, and a polycrystalline Si 14 for forming a floating gate is formed on the entire surface.
After depositing a, polycrystalline Si is formed only in the groove 11 by CMP.
, Thereby forming the floating gate 14. At this time, the gate 14b of the peripheral MOS transistor is also formed at the same time. After that, the control gate 15 is formed only in the cell by dry etching.
Since the periphery is covered with the insulating film, the Si substrate is not damaged.
【００４３】更に詳しくは、本実施例は、次の（ａ）〜
（ｅ）に示す工程で半導体装置を得る。図２ないし図
５、及び図１を参照する。More specifically, in this embodiment, the following (a) to
A semiconductor device is obtained in the step shown in (e). Please refer to FIG. 2 to FIG. 5 and FIG.
【００４４】（ａ）素子分離領域２を形成した後、下記
条件でＣＶＤ酸化膜を形成する。
条件
ガス ＳｉＨ4 ／Ｏ2 ＝１００／１０００ｓｃｃｍ
Ｎ2 ３０ＳＭＬ
圧力 １３．３Ｐａ
温度 ４２０℃
膜厚 ３００ｎｍ(A) After forming the element isolation region 2, a CVD oxide film is formed under the following conditions. Condition gas SiH 4 / O 2 = 100/1000 sccm N 2 30 SML pressure 13.3 Pa temperature 420 ° C. film thickness 300 nm
【００４５】レジストパターニング後、下記条件のドラ
イエッチングで溝１１，１１ａを形成する。溝１１はセ
ル内メモリーＭＯＳ用の下部電極（フローティングゲー
ト）をここに形成するためのものであり、溝１１ａは周
辺ＭＯＳトランジスタのゲートをここに形成するための
ものである。After patterning the resist, the grooves 11 and 11a are formed by dry etching under the following conditions. The groove 11 is for forming the lower electrode (floating gate) for the in-cell memory MOS here, and the groove 11a is for forming the gate of the peripheral MOS transistor here.
【００４６】条件 ガス Ｃ4 Ｆ8 ＝３０ｓｃｃｍ ＲＦパワー ４．０Ｗ／ｃｍ2 マイクロ波パワー ４００ｍＡ 圧力 ０．２５ＰａCondition gas C 4 F 8 = 30 sccm RF power 4.0 W / cm 2 Microwave power 400 mA Pressure 0.25 Pa
【００４７】更に、下記条件でゲート酸化膜を形成さ
せ、図２の構造とする。
条件
ガス Ｈ2 ／Ｏ2 ＝６／４ｓｃｃｍ
温度 ８５０℃
膜厚 １２ｎｍFurther, a gate oxide film is formed under the following conditions to obtain the structure shown in FIG. Condition gas H 2 / O 2 = 6/4 sccm Temperature 850 ° C. Film thickness 12 nm
【００４８】（ｂ）全面にリンドープ多結晶Ｓｉ１４ａ
を形成させる。これにより図３の構造とする。
多結晶Ｓｉ成膜条件
ガス ＳｉＨ4 ／ＰＨ3 ／Ｈｅ＝１０／１０００／３６０ｓｃｃｍ
圧力 ２６．７Ｐａ
温度 ３６０℃
膜厚 ２００ｎｍ(B) Phosphorus-doped polycrystalline Si 14a on the entire surface
To form. As a result, the structure shown in FIG. 3 is obtained. Polycrystalline Si film forming conditions Gas SiH 4 / PH 3 / He = 10/1000/360 sccm Pressure 26.7 Pa Temperature 360 ° C. Film thickness 200 nm
【００４９】（ｃ）全面ＣＭＰ（ケミカルメカニカルポ
リッシュ）を行い、多結晶Ｓｉ膜を削り取る。
条件
ＣＭＰ装置を用い、
研磨プレート回転数 ３７ｒｐｍ
ウェハー保持資料台回転数 １７ｒｐｍ
研磨圧力 ５．５Ｅ８Ｐａ
スラリーＫＯＨ ２２５リットル／分(C) The entire surface is subjected to CMP (Chemical Mechanical Polishing) to scrape off the polycrystalline Si film. Conditions Using a CMP apparatus, polishing plate rotation speed 37 rpm Wafer holding reference table rotation speed 17 rpm Polishing pressure 5.5E8 Pa Slurry KOH 225 liters / minute
【００５０】その後、更に、ゲート酸化を施し、ゲート
酸化膜７２，７２ａを形成する。こにより、溝１１に下
部電極１４（フローティングゲート）及び溝１１ａに周
辺ＭＯＳトランジスタのゲート１４ｂが埋め込まれて形
成されて図４の構造とする。
条件例
ガス Ｈ2 ／Ｏ2 ＝６／４ｓｃｃｍ
温度 ８５０℃
膜厚 ２０ｎｍThereafter, gate oxidation is further performed to form gate oxide films 72 and 72a. As a result, the lower electrode 14 (floating gate) is formed in the groove 11 and the gate 14b of the peripheral MOS transistor is formed in the groove 11a to form the structure shown in FIG. Condition example Gas H 2 / O 2 = 6/4 sccm Temperature 850 ° C. Film thickness 20 nm
【００５１】（ｄ）更に、コントロールゲート形成用多
結晶Ｓｉ１５ａを成膜し、図５の構造とする。
条件例
ガス ＳｉＨ4 ／ＰＨ3 ／Ｈｅ＝１０／１０００／３６０ｓｃｃｍ
圧力 ２６．７Ｐａ
温度 ３６０℃
膜厚 ２００ｎｍ(D) Further, a polycrystalline Si 15a for forming a control gate is formed into a structure as shown in FIG. Condition example Gas SiH 4 / PH 3 / He = 10/1000/360 sccm Pressure 26.7 Pa Temperature 360 ° C. Film thickness 200 nm
【００５２】（ｅ）レジストパターニングを施しドライ
エッチングで上部電極１５であるコントロールゲートを
パターニングして形成する。
条件例
ガス ＣＣｌ3 ／ＳＦ6 ＝６５／５ｓｃｃｍ
ＲＦパワー １００Ｗ
マイクロ波パワー ７００Ｗ
圧力 １．３Ｐａ(E) Resist patterning is performed, and the control gate which is the upper electrode 15 is patterned by dry etching. Condition example Gas CCl 3 / SF 6 = 65/5 sccm RF power 100W Microwave power 700W Pressure 1.3Pa
【００５３】この場合、上部電極１５（コントロールゲ
ート）をレジストパターニングする際、フォトレジスト
の合わせずれが生じるおそれがある。その合わせずれが
生じても下部電極１４（フローティングゲート）と上部
電極１５（コントロールゲート）がずれたパターニング
がなされないように、下部電極１４（フローティングゲ
ート）の大きさを予め合わせずれを考慮した大きさに設
定する。In this case, when the upper electrode 15 (control gate) is resist-patterned, the photoresist may be misaligned. Even if the misalignment occurs, the size of the lower electrode 14 (floating gate) is adjusted in advance so that the misalignment of the lower electrode 14 (floating gate) and the upper electrode 15 (control gate) is not performed. Set to
【００５４】即ち本実施例では、下部電極１４（フロー
ティングゲート）の幅は、上部電極１５（コントロール
ゲート）のレジストパターニング時のリソグラフィーの
下地下部電極１４（フローティングゲート）の位置との
最大の合わせずれ分の２倍の大きさに上部電極１５（コ
ントロールゲート）の大きさを加えた幅を有するように
して、合わせずれが生じても必ず下部電極１４上に上部
電極１５が形成されるようにした。In other words, in the present embodiment, the width of the lower electrode 14 (floating gate) is matched with the maximum position of the underlying lower electrode 14 (floating gate) of lithography during resist patterning of the upper electrode 15 (control gate). The upper electrode 15 (control gate) has a width that is twice as large as the displacement so that the upper electrode 15 is always formed on the lower electrode 14 even if misalignment occurs. did.
【００５５】あるいは、上部電極１５（コントロールゲ
ート）の幅を、下部電極１４（フローティングゲート）
のレジストパターニング時のリソグラフィーの上部電極
１５（コントロールゲート）の位置との最大の合わせず
れ分の２倍の大きさに、下部電極１４（フローティング
ゲート）の大きさを加えた幅を有するものとすることも
できる。Alternatively, the width of the upper electrode 15 (control gate) is set to the lower electrode 14 (floating gate).
It has a width which is twice the maximum misalignment with the position of the upper electrode 15 (control gate) in lithography during the resist patterning and the size of the lower electrode 14 (floating gate). You can also
【００５６】本実施例では、フローティングゲート１４
とコントロールゲート１５のダブル構造でそのアスペク
トは高くなっても、従来は絶縁膜による平坦化が困難で
あったが、予め層間絶縁膜８を形成しているので、その
溝１１内にゲートを埋め込むことで、完全平坦化が容易
にできる。かつ、この層間絶縁膜８により基板１へのア
タックが防止されることは、前記したとおりである。In the present embodiment, the floating gate 14
Although the control gate 15 has a double structure and its aspect is high, it has been difficult to flatten with an insulating film in the past, but since the interlayer insulating film 8 is formed in advance, the gate is buried in the groove 11. Therefore, complete flattening can be easily performed. Moreover, as described above, the interlayer insulating film 8 prevents the attack on the substrate 1.
【００５７】また、リソグラフィーの合わせずれを予め
考慮しているので、上部電極１５であるコントロールゲ
ートは必ず下部電極１４であるフローティングゲート上
に形成できる。Since the misalignment of lithography is taken into consideration in advance, the control gate which is the upper electrode 15 can be always formed on the floating gate which is the lower electrode 14.
【００５８】実施例２
この実施例は、実施例１の工程（ｃ）の部分のみの変更
になる。即ちこれは、ＣＭＰ（実施例１）を用いず、エ
ッチバックを用いた例である。変更した工程（ｃ）を下
記に示す。Example 2 This example is a modification of step (c) of Example 1. That is, this is an example of using etch back without using CMP (Example 1). The modified step (c) is shown below.
【００５９】（ｃ）下記条件で全面エッチバックを行
う。
条件例
ガス ＣＣｌ3 ／ＳＦ6 ＝６５／５ｓｃｃｍ
ＲＦパワー １００Ｗ
マイクロ波パワー ７００Ｗ
圧力 １．３Ｐａ(C) The entire surface is etched back under the following conditions. Condition example Gas CCl 3 / SF 6 = 65/5 sccm RF power 100W Microwave power 700W Pressure 1.3Pa
【００６０】これにより、溝内のみにフローティングゲ
ートを形成させる（実施例１を示す図４に対応）。As a result, the floating gate is formed only in the groove (corresponding to FIG. 4 showing the first embodiment).
【００６１】以下実施例１（ｄ）以降と同一なので、詳
しい説明は省略する。Since the process is the same as that of Example 1 (d) and thereafter, detailed description thereof will be omitted.
【００６２】実施例３
この実施例の半導体装置の構造を図６に示す。また、製
造プロセスを図７ないし図１０に示す。Example 3 The structure of the semiconductor device of this example is shown in FIG. The manufacturing process is shown in FIGS.
【００６３】この実施例は、実施例１と同様に下部電極
１４であるフローティングゲートを形成後、さらに上部
電極１５であるコントロールゲート形成用溝１１′を作
る（図８参照）。この溝１１′内を含めさらにコントロ
ールゲート用多結晶Ｓｉ１５ａを形成させ、ＣＭＰを用
いて、ゲートを形成させるものである。In this embodiment, like the first embodiment, after forming the floating gate which is the lower electrode 14, a control gate forming groove 11 'which is the upper electrode 15 is further formed (see FIG. 8). Polycrystalline Si 15a for control gate is further formed including the inside of the groove 11 ', and the gate is formed by CMP.
【００６４】この実施例の工程は、実施例１の工程
（ｃ）まで同一なので省略する。工程を示す図は工程
（ｃ）より示す（図７）。The process of this embodiment is the same as the process (c) of the first embodiment and is omitted. A diagram showing the steps is shown from the step (c) (FIG. 7).
【００６５】（ｄ）図７の構造の上に、更にＳｉＯ2 膜
８１を形成させる。
条件例
ガス ＳｉＨ4 ／Ｏ2 ＝１００／１０００ｓｃｃｍ、Ｎ2 ＝３０ＳＭＬ
圧力 １３．３Ｐａ
温度 ４２０℃
膜厚 ４００ｎｍ(D) A SiO 2 film 81 is further formed on the structure shown in FIG. Conditions Example Gas SiH 4 / O 2 = 100 / 1000sccm, N 2 = 30SML pressure 13.3Pa temperature 420 ° C. The film thickness 400nm
【００６６】レジストパターニング後、溝１１′を形成
する。これにより図８の構造とする。
条件
ガス Ｃ4 Ｆ8 ＝３０ｓｃｃｍ
ＲＦパワー ４．０Ｗ／ｃｍ2
マイクロ波パワー ４００ｍＡ
圧力 ０．２５ＰａAfter the resist patterning, the groove 11 'is formed. As a result, the structure shown in FIG. 8 is obtained. Condition gas C 4 F 8 = 30 sccm RF power 4.0 W / cm 2 Microwave power 400 mA Pressure 0.25 Pa
【００６７】（ｅ）コントロールゲート用多結晶Ｓｉ１
５ａを成膜する。これにより図９の構造とする。
条件例
ガス ＳｉＨ4 ／ＰＨ3 ／Ｈｅ＝１０／１０００／３６０ｓｃｃｍ
圧力 ２６．７Ｐａ
温度 ３６０℃
膜厚 ２００ｎｍ(E) Polycrystalline Si1 for control gate
5a is formed into a film. As a result, the structure shown in FIG. 9 is obtained. Condition example Gas SiH 4 / PH 3 / He = 10/1000/360 sccm Pressure 26.7 Pa Temperature 360 ° C. Film thickness 200 nm
【００６８】（ｆ）全面ＣＭＰを行い、多結晶Ｓｉ膜を
削り取る。これにより上部電極１５が溝１１′内に形成
された図１０の構造とする。
条件
ＣＭＰ装置を用い、
研磨プレート回転数 ３７ｒｐｍ
ウェハー保持資料台回転数 １７ｒｐｍ
研磨圧力 ５．５Ｅ８Ｐａ
スラリーＫＯＨ ２２５リットル／分(F) CMP is performed on the entire surface to scrape off the polycrystalline Si film. Thus, the structure shown in FIG. 10 is obtained in which the upper electrode 15 is formed in the groove 11 '. Conditions Using a CMP apparatus, polishing plate rotation speed 37 rpm Wafer holding reference table rotation speed 17 rpm Polishing pressure 5.5E8 Pa Slurry KOH 225 liters / minute
【００６９】（ｇ）全面にＳｉＯ2 層間膜８２を下記条
件で形成する。
条件
ガス ＳｉＨ4 ／Ｏ2 ＝１００／１０００ｓｃｃｍ、Ｎ2 ＝３０ＳＭＬ
圧力 １３．３Ｐａ
温度 ４２０℃
膜厚 ３００ｎｍ(G) An SiO 2 interlayer film 82 is formed on the entire surface under the following conditions. Conditions Gas SiH 4 / O 2 = 100 / 1000sccm, N 2 = 30SML pressure 13.3Pa temperature 420 ° C. The film thickness 300nm
【００７０】レジストパターニング後、ドライエッチン
グで接続孔１２ａ〜１２ｄを形成する。
条件
ガス Ｃ4 Ｆ8 ＝３０ｓｃｃｍ
ＲＦパワー ４．０Ｗ／ｃｍ2
マイクロ波パワー ４００ｍＡ
圧力 ０．２５ＰａAfter resist patterning, the contact holes 12a to 12d are formed by dry etching. Condition gas C 4 F 8 = 30 sccm RF power 4.0 W / cm 2 Microwave power 400 mA Pressure 0.25 Pa
【００７１】次に、Ｗプラグを接続孔内に形成させる。
まず下地密着層としてＴｉ／ＴｉＮ膜１３ａ〜１３ｄを
形成する。Next, a W plug is formed in the connection hole.
First, Ti / TiN films 13a to 13d are formed as a base adhesion layer.
【００７２】Ｔｉ成膜条件例 パワー ４ｋＷ 成膜温度 １５０℃ ガス Ａｒ＝１００ｓｃｃｍ 膜厚 ３０ｎｍ 圧力 ０．４７ＰａExample of Ti film forming condition Power 4kW Deposition temperature 150 ℃ Gas Ar = 100 sccm Film thickness 30nm Pressure 0.47Pa
【００７３】更に、ＣＶＤＷを下記条件で接続孔内に埋
め込み、更にエッチバックを行う。得られた埋め込みＷ
プラグを符号１４ａ′１４ｂ′，１４ｃ，１４ｄで示
す。
条件例
ガス ＷＦ6 ／Ｈ2 ＝６０／４００ｓｃｃｍ
温度 ４５０℃
圧力 １０６４０Ｐａ
膜厚 ５００ｎｍFurther, CVDW is buried in the connection hole under the following conditions and further etched back. Obtained embedded W
The plugs are shown at 14a'14b ', 14c, 14d. Condition example Gas WF 6 / H 2 = 60/400 sccm Temperature 450 ° C. Pressure 10640 Pa Film thickness 500 nm
【００７４】Ｗエッチバック条件 条件例 ガス ＳＦ6 ／Ａｒ＝１５０／１１０ｓｃｃｍ 圧力 ２６Ｐａ ＲＦパワー ５００ＷW etch back condition Condition example Gas SF 6 / Ar = 150/110 sccm Pressure 26 Pa RF power 500 W
【００７５】更に、下地基板上にＡｌ配線を形成させ
る。まず、Ｔｉ膜１５ａ〜１５ｄを形成する。
Ｔｉ成膜条件例
パワー ４ｋＷ
成膜温度 １５０℃
ガス Ａｒ＝１００ｓｃｃｍ
膜厚 ３０ｎｍ
圧力 ０．４７ＰａFurther, Al wiring is formed on the base substrate. First, the Ti films 15a to 15d are formed. Ti film forming condition example power 4 kW film forming temperature 150 ° C. gas Ar = 100 sccm film thickness 30 nm pressure 0.47 Pa
【００７６】次に下記条件でＡｌを成膜する。 Ａｌ成膜条件例 パワー ２２．５ｋＷ 成膜温度 １５０℃ ガス Ａｒ＝４０ｓｃｃｍ 膜厚 ５００ｎｍ 圧力 ０．４７ＰａNext, an Al film is formed under the following conditions. Al film forming condition example Power 22.5kW Deposition temperature 150 ℃ Gas Ar = 40 sccm Film thickness 500nm Pressure 0.47Pa
【００７７】その後、レジストパターン及びドライエッ
チングで配線層を形成させる。Ａｌ配線層を図６に符号
１６ａ〜１６ｄで示す。
条件
ガス ＢＣｌ3 ／Ｃｌ2 ＝６０／９０ｓｃｃｍ
マイクロ波パワー １０００Ｗ
ＲＦパワー ５０Ｗ
圧力 ０．０１６ＰａAfter that, a wiring pattern is formed by a resist pattern and dry etching. The Al wiring layer is shown by reference numerals 16a to 16d in FIG. Condition gas BCl 3 / Cl 2 = 60/90 sccm Microwave power 1000 W RF power 50 W Pressure 0.016 Pa
【００７８】本実施例は、上部、下部の両電極１４，１
５（フローティングゲートとコントロールゲート）の双
方について、これを溝１１，１１′内に形成したので、
各々対応する効果が得られる。In this embodiment, both upper and lower electrodes 14 and 1 are
For both 5 (floating gate and control gate), since they were formed in the grooves 11 and 11 ',
Each corresponding effect is obtained.
【００７９】実施例４
この実施例は、実施例３の工程（ｆ）の部分のみの変更
なので、変更部分のみを記す。この実施例では、この工
程でエッチバックを用いた。Example 4 Since this example is a modification of only the step (f) of Example 3, only the modified part will be described. In this example, etch back was used in this step.
【００８０】（ｆ）下記条件で全面エッチバックする。 条件例 ガス ＣＣｌ3 ／ＳＦ6 ＝６５／５ｓｃｃｍ ＲＦパワー １００Ｗ マイクロ波パワー ７００Ｗ 圧力 １．３Ｐａ(F) The entire surface is etched back under the following conditions. Condition example Gas CCl 3 / SF 6 = 65/5 sccm RF power 100W Microwave power 700W Pressure 1.3Pa
【００８１】これにより、溝内のみにコントロールゲー
トを形成させる。As a result, the control gate is formed only in the groove.
【００８２】本発明は上記実施例に限定されるものでな
く、その目的が達成できるなら他の方法を用いても構わ
ない。ＭＯＳデバイス以外の積層ゲート構造を有する他
のデバイス（バイポーラトランジスタ、ＣＣＤ等）にも
適用できる。The present invention is not limited to the above embodiment, and other methods may be used as long as the object can be achieved. It can be applied to other devices having a stacked gate structure other than MOS devices (bipolar transistor, CCD, etc.).
【００８３】[0083]
【発明の効果】以上詳述したように、本発明はによれ
ば、下部電極である例えばフローティングゲート上の上
部電極例えばコントロールゲートをパターニングするド
ライエッチングなどの時、周辺部をドライエッチングに
よるダメージをうけないようにした技術を提供すること
ができた。As described above in detail, according to the present invention, when performing dry etching for patterning an upper electrode such as a control gate which is a lower electrode such as a floating gate, damage to the peripheral portion due to dry etching is prevented. We were able to provide the technology that prevented them from receiving it.
【図１】実施例１の半導体装置の構図を示す図である。FIG. 1 is a diagram illustrating a composition of a semiconductor device according to a first exemplary embodiment.
【図２】実施例１の工程を順に示す図である（１）。FIG. 2 is a diagram sequentially showing the steps of Example 1 (1).
【図３】実施例１の工程を順に示す図である（２）。FIG. 3 is a diagram sequentially showing the process of Example 1 (2).
【図４】実施例１の工程を順に示す図である（３）。FIG. 4 is a diagram sequentially showing the process of Example 1 (3).
【図５】実施例１の工程を順に示す図である（４）。FIG. 5 is a diagram sequentially showing the process of Example 1 (4).
【図６】実施例３の半導体装置の構造を示す図である。FIG. 6 is a diagram showing a structure of a semiconductor device of Example 3;
【図７】実施例３の工程を順に示す図である（１）。FIG. 7 is a diagram sequentially showing steps of Example 3 (1).
【図８】実施例３の工程を順に示す図である（２）。FIG. 8 is a diagram sequentially showing the steps of Example 3 (2).
【図９】実施例３の工程を順に示す図である（３）。FIG. 9 is a diagram sequentially showing steps of Example 3 (3).
【図１０】実施例３の工程を順に示す図である（４）。FIG. 10 is a diagram sequentially showing steps of Example 3 (4).
【図１１】従来例の工程を順に示す図である（１）。FIG. 11 is a diagram sequentially showing the steps of the conventional example (1).
【図１２】従来例の工程を順に示す図である（２）。FIG. 12 is a diagram sequentially showing the steps of the conventional example (2).
【図１３】従来例の工程を順に示す図である（３）。FIG. 13 is a diagram sequentially showing the steps of the conventional example (3).
【図１４】従来例の工程を順に示す図である（４）。 〔図面の簡単な説明〕 １ Ｓｉ基板 ２ 素子分離領域 ３１，３１ａ，３２，３２ａ ソース／ドレイン領域 ７１，７１ａ，７２，７２ａ ゲート酸化膜 ８，８１，８２ ＳｉＯ2 １３ａ〜１３ｄ ＴｉＮ／Ｔｉ １４ａ〜１４ｄ Ｗプラグ １６ａ〜１６ｄ Ａｌ−Ｓｉ合金 １５ａ〜１５ｄ Ｔｉ １４ａ 多結晶Ｓｉ １５ａ 多結晶Ｓｉ １４ 下部電極（フローティングゲート） １５ 上部電極（コントロールゲート） １１，１１′ 溝FIG. 14 is a diagram sequentially showing the steps of the conventional example (4). [Brief Description of Drawings] 1 Si substrate 2 Element isolation regions 31, 31a, 32, 32a Source / drain regions 71, 71a, 72, 72a Gate oxide films 8, 81, 82 SiO 2 13a to 13d TiN / Ti 14a to 14d W plugs 16a to 16d Al-Si alloys 15a to 15d Ti 14a Polycrystalline Si 15a Polycrystalline Si 14 Lower electrode (floating gate) 15 Upper electrode (control gate) 11, 11 'groove
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792 H01L 29/78 H01L 21/8234 H01L 27/088 H01L 21/3205 ─────────────────────────────────────────────────── ─── Continuation of the front page (58) Fields surveyed (Int.Cl. 7 , DB name) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792 H01L 29/78 H01L 21/8234 H01L 27 / 088 H01L 21/3205
Claims (10)
極とを備えた２以上の積層電極構造をもつメモリ半導体
装置を有し、さらに該メモリ半導体装置の周辺回路とし
ての単ゲート電極構造を有する半導体装置であって、前
記下部ゲート電極構造は、基板に形成された絶縁膜に予
め形成された溝内に、該溝の深さ分だけ埋め込まれるこ
とにより、該下部ゲート電極構造の周辺が前記絶縁膜に
囲われた構造で形成されているとともに、前記周辺回路
としての単ゲート電極構造は、前記下部ゲート電極が形
成される溝が形成される絶縁膜に該溝と同一深さで予め
形成された溝内に、該溝の深さ分だけ埋め込まれること
により、該単ゲート電極構造の周辺が前記絶縁膜に囲わ
れた構造で形成されることを特徴とする半導体装置。1. A memory semiconductor having a structure of two or more stacked electrodes including at least an upper gate electrode and a lower gate electrode.
A semiconductor device having a device , and further having a single gate electrode structure as a peripheral circuit of the memory semiconductor device , wherein the lower gate electrode structure is provided in a groove previously formed in an insulating film formed on a substrate, The lower gate electrode structure is surrounded by the insulating film by being buried by the depth of the groove, and the single gate electrode structure as the peripheral circuit is the lower gate electrode structure. By forming a groove formed in the insulating film in which the groove is formed in the same depth as the groove by the depth of the groove, the periphery of the single gate electrode structure is covered with the insulating film. A semiconductor device having a structure surrounded by.
極とを備えた２以上の積層電極構造をもつメモリ半導体
装置を有し、さらに該メモリ半導体装置の周辺回路とし
ての単ゲート電極構造を有する半導体装置であって、 前記下部ゲート電極構造は、基板に形成された絶縁膜に
予め形成された溝内に、該溝の深さ分だけ埋め込まれる
ことにより、該下部ゲート電極構造の周辺が前記絶縁膜
に囲われた構造で形成されているとともに、前記周辺回
路としての単ゲート電極構造は、前記下部ゲート電極が
形成される溝が形成される絶縁膜に該溝と同一深さで予
め形成された溝内に、該溝の深さ分だけ埋め込まれるこ
とにより、該単ゲート電極構造の周辺が前記絶縁膜に囲
われた構造で形成され、 かつ、前記上部ゲート電極は、前記絶縁膜上にさらに形
成された絶縁膜に予め形成された溝内に、該溝の深さ分
だけ埋め込まれることにより形成される構造であること
を特徴とする半導体装置。2. A memory semiconductor having a structure of two or more stacked electrodes having at least an upper gate electrode and a lower gate electrode.
A semiconductor device having a device and further having a single gate electrode structure as a peripheral circuit of the memory semiconductor device , wherein the lower gate electrode structure is provided in a groove formed in advance in an insulating film formed on a substrate, The lower gate electrode structure is surrounded by the insulating film by being buried by the depth of the groove, and the single gate electrode structure as the peripheral circuit is the lower gate electrode structure. By forming a groove formed in the insulating film in which the groove is formed in the same depth as the groove by the depth of the groove, the periphery of the single gate electrode structure is covered with the insulating film. And the upper gate electrode is formed by embedding a depth of the groove in a groove previously formed in an insulating film further formed on the insulating film. It has a structure Wherein a.
グゲート上に上部電極であるコントロールゲートを有す
る構造をとるものであることを特徴とする請求項１また
は２に記載の半導体装置。3. The semiconductor device according to claim 1, wherein the laminated electrode has a structure having a control gate which is an upper electrode on a floating gate which is a lower electrode.
求項１ないし３のいずれかに記載の半導体装置。4. The semiconductor device according to claim 1, which is a non-volatile memory.
極とを備えた２以上の積層電極構造をもつメモリ半導体
装置を有し、さらに該メモリ半導体装置の周辺回路とし
ての単ゲート電極構造を有する半導体装置の製造方法で
あって、前記下部ゲート電極構造は、基板に形成された
絶縁膜に予め電極幅で溝を形成して、該溝内に、該溝の
深さ分だけ埋め込んで形成することにより、該下部ゲー
ト電極構造の周辺が前記絶縁膜に囲われた構造で形成す
るとともに、前記周辺回路としての単ゲート電極構造
は、前記下部ゲート電極が形成される溝が形成される絶
縁膜に該溝と同時にかつ同一深さで予め溝を形成して、
該溝内に、該溝の深さ分だけ埋め込んで形成することに
より、該単ゲート電極構造の周辺が前記絶縁膜に囲われ
た構造で形成することを特徴とする半導体装置の製造方
法。5. A memory semiconductor having a structure of two or more stacked electrodes having at least an upper gate electrode and a lower gate electrode.
A method of manufacturing a semiconductor device having a device , and further having a single gate electrode structure as a peripheral circuit of the memory semiconductor device , wherein the lower gate electrode structure has a groove with an electrode width previously formed in an insulating film formed on a substrate. Is formed and is embedded in the groove by the depth of the groove, thereby forming a structure in which the periphery of the lower gate electrode structure is surrounded by the insulating film, and also as the peripheral circuit. In the single gate electrode structure, a groove is previously formed at the same depth and at the same depth in the insulating film in which the groove for forming the lower gate electrode is formed,
A method for manufacturing a semiconductor device, wherein the single gate electrode structure is surrounded by the insulating film so that the single gate electrode structure is formed by being buried in the groove by the depth of the groove.
極とを備えた２以上の積層電極構造をもつメモリ半導体
装置を有し、さらに該メモリ半導体装置の周辺回路とし
ての単ゲート電極構造を有する半導体装置の製造方法で
あって、 前記下部ゲート電極構造は、基板に形成された絶縁膜に
予め電極幅で溝を形成して、該溝内に、該溝の深さ分だ
け埋め込んで形成することにより、該下部ゲート電極構
造の周辺が前記絶縁膜に囲われた構造で形成するととも
に、前記周辺回路としての単ゲート電極構造は、前記下
部ゲート電極が形成される溝が形成される絶縁膜に該溝
と同時にかつ同一深さで予め溝を形成して、該溝内に、
該溝の深さ分だけ埋め込んで形成することにより、該単
ゲート電極構造の周辺が前記絶縁膜に囲われた構造で形
成し、 その後、前記上部ゲート電極を、前記絶縁膜上にさらに
絶縁膜を形成してこれに予め形成した溝内に、該溝の深
さ分だけ埋め込むことにより形成することを特徴とする
半導体装置の製造方法。6. A memory semiconductor having a structure of two or more stacked electrodes having at least an upper gate electrode and a lower gate electrode.
A method of manufacturing a semiconductor device having a device and further having a single gate electrode structure as a peripheral circuit of the memory semiconductor device , wherein the lower gate electrode structure has a groove with an electrode width previously formed in an insulating film formed on a substrate. Is formed and is embedded in the groove by the depth of the groove, thereby forming a structure in which the periphery of the lower gate electrode structure is surrounded by the insulating film, and also as the peripheral circuit. The single gate electrode structure has a structure in which a groove is previously formed at the same depth and at the same depth in an insulating film in which the groove for forming the lower gate electrode is formed,
The single gate electrode structure is formed so as to be surrounded by the insulating film by burying the trench to the depth of the groove, and then the upper gate electrode is further formed on the insulating film. A method of manufacturing a semiconductor device, comprising: forming a groove and burying a groove formed in advance therein by a depth of the groove.
グゲート上に上部電極であるコントロールゲートを有す
る構造をとるものであることを特徴とする請求項５また
は６に記載の半導体装置の製造方法。7. The laminated electrode, also claim 5, characterized in that to take a structure having a control gate which is the upper electrode on the floating gate serving as the lower electrode
Is a method for manufacturing a semiconductor device according to 6 .
少なくとも溝内に電極形成材料を形成して、その後溝以
外に形成された電極形成材料を除去する工程であること
を特徴とする請求項５ないし７のいずれかに記載の半導
体装置の製造方法。8. A step of forming an electrode by embedding it in a groove,
8. The method of manufacturing a semiconductor device according to claim 5, which is a step of forming an electrode forming material in at least the groove and then removing the electrode forming material formed in a portion other than the groove.
段が、ドライエッチングによる全面エッチバックによる
ものであることを特徴とする請求項８に記載の半導体装
置の製造方法。9. The method of manufacturing a semiconductor device according to claim 8 , wherein the means for removing the electrode-forming material formed in the areas other than the groove is by dry etch back.
手段が、ケミカルメカニカルポリシュであることを特徴
とする請求項８に記載の半導体装置の製造方法。10. The method for manufacturing a semiconductor device according to claim 8 , wherein the means for removing the electrode forming material formed in the areas other than the groove is a chemical mechanical polish.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26201594A JP3458487B2 (en) | 1994-09-30 | 1994-09-30 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26201594A JP3458487B2 (en) | 1994-09-30 | 1994-09-30 | Semiconductor device and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08107154A JPH08107154A (en) | 1996-04-23 |
| JP3458487B2 true JP3458487B2 (en) | 2003-10-20 |
Family
ID=17369838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26201594A Expired - Fee Related JP3458487B2 (en) | 1994-09-30 | 1994-09-30 | Semiconductor device and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3458487B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3023355B1 (en) | 1998-12-25 | 2000-03-21 | 松下電器産業株式会社 | Semiconductor device and manufacturing method thereof |
-
1994
- 1994-09-30 JP JP26201594A patent/JP3458487B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08107154A (en) | 1996-04-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7511331B2 (en) | Semiconductor device having side wall spacers | |
| US6074915A (en) | Method of making embedded flash memory with salicide and sac structure | |
| US7365400B2 (en) | Semiconductor device and method for manufacturing the same | |
| JP2001044391A (en) | Semiconductor storage device and manufacture thereof | |
| JPH09321247A (en) | Method of fabricating semiconductor integrated circuit | |
| JP2000306860A (en) | Manufacture of semiconductor device | |
| JP3147108B2 (en) | Method for manufacturing semiconductor memory device | |
| JP3093096B2 (en) | Manufacturing method of nonvolatile memory | |
| JP2946920B2 (en) | Method for manufacturing semiconductor device | |
| JP2003163291A (en) | Method for manufacturing flash memory device | |
| JPS61133669A (en) | Manufacture of high density ic mos transistor circuit | |
| JP3516616B2 (en) | Semiconductor device manufacturing method and semiconductor device | |
| US6630718B1 (en) | Transistor gate and local interconnect | |
| JP3963629B2 (en) | Semiconductor device and manufacturing method thereof | |
| US6569735B2 (en) | Manufacturing method for isolation on non-volatile memory | |
| JP3458487B2 (en) | Semiconductor device and manufacturing method thereof | |
| JPH11330431A (en) | Manufacture for nonvolatile semiconductor memory device | |
| JP3724057B2 (en) | MOS transistor and manufacturing method thereof | |
| JP3057837B2 (en) | Manufacturing method of nonvolatile semiconductor memory device | |
| JP2910839B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP3377896B2 (en) | Method for manufacturing semiconductor device | |
| JPH10223897A (en) | Semiconductor device and its manufacture | |
| JP3447871B2 (en) | Method of forming wiring and method of forming semiconductor element | |
| JP3186714B2 (en) | Semiconductor device and method of manufacturing the same | |
| JP3116889B2 (en) | Method for manufacturing semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080808 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080808 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090808 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100808 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |