JP3457524B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置、
特にメモリ回路のアーキテクチャに関するもので、特に
オーバー・レイドＤＱバス（overlaid-DQ バス）を備え
た多ビット入出力のＤＲＡＭに適用されるリダンダンシ
回路技術に関する。

【０００２】

【従来の技術】近年、パーソナルコンピュータ、オフィ
スコンピュータ等の情報機器が、数多く使用されてい
る。特にパーソナルコンピュータでは、マルチメディア
に代表される動画及び音声のデータを高速に扱うことが
求められている。しかしながら、情報機器の中央演算装
置の高速化に比べて、汎用記憶素子の動作高速化は進ん
でいない。この状況を解決するために汎用の記憶素子
（ここでは特にDRAMをいう）を高速化させる必要があ
り、シンクロナスDRAMやRAMBUS DRAM に代表される種々
のアーキテクチャが用いられている。しかし、そのよう
な特別なアーキテクチャを用いずとも、データ転送レー
トを大きく確保したいという要求がある。

【０００３】これまでの汎用DRAMにおいて、１６Ｍビッ
ト世代のプロセスでは、列選択線とグローバル・データ
線（以下、ＤＱ線という）の２層の金属配線を用いるこ
とが一般的になっている。

【０００４】図２１は、上記１６Ｍビット世代のＤＲＡ
Ｍの一例を示すブロック図である。図は、ＤＲＡＭのチ
ップより、一部を抜き出したものであり、メモリセルア
レイが２個（ＭＡ1 ，ＭＡ2 ）配置され、その両側に複
数のセンスアンプからなるセンスアンプ系回路部（以
下、Ｓ／Ａと記す）が配置されている。ビット線ＢＬ
（ＢＢＬ）からデータが転送される配線をＤＱ（ＢＤ
Ｑ）線とする。ＢＢＬとＢＬは相補的な関係の信号線、
ＢＤＱとＤＱは相補的な関係の信号線である。ロウ
（行）方向にはワード線ＷＬを選択するためのロウデコ
ーダが配置されている。ここでは、ＷＬ0 とＢＬ0 で選
択されるメモリセルＭＣのデータとアクセスする場合に
ついて説明する。なお、このときＢＢＬ0 は参照電位が
供給されるダミービット線となる。

【０００５】メモリセルＭＣのデータを読み出すために
は、ＢＬ0 ，ＢＢＬ0 の接続されているセンスアンプＳ
／Ａ2 に、ＢＬ0 に伝達された電位（ＭＣのデータ）と
ＢＢＬ0 に伝達された電位（参照電位）が供給される。
次に、メモリセルＭＣのデータがＳ／Ａ2 によってセン
ス、増幅される。十分に増幅後、カラム選択線ＣＳＬを
ハイレベルにすることにより、転送ゲートのトランジス
タを導通させる。これにより、ＤＱ1 ，ＢＤＱ1 にデー
タが転送される。

【０００６】このように、ＤＲＡＭの従来構成は、ビッ
ト線ＢＬとＤＱ線がセンスアンプ系回路部Ｓ／Ａ中の所
定の接続点を有して交差するように配置されている。仮
に、図２１に示したＤＱ線の配置を用いて多ビット入出
力を実現するためには、多数のＤＱ線対からデータの読
み出しが必要となり、それぞれのＤＱ線対と接続されて
いる各Ｓ／Ａを動作させることになる。その結果、チッ
プの消費電力が大きくなる。

【０００７】上記のような問題点から、多ビット入出力
を持つＤＲＡＭのアーキテクチャとして、ＤＱ線をビッ
ト線ＢＬと並行する方向に配置するような方式、オーバ
ー・レイドＤＱ方式（オーバー・レイドＤＱバス・アー
キテクチャ）を採用することにしている。

【０００８】図２２は、オーバー・レイドＤＱ方式のシ
ステム構成を説明する回路ブロック図である。オーバー
・レイドＤＱ方式は、主に一括で大量のデータを読み出
し／書き込みするメモリ装置に適している。図２２にお
いて、ＷＬ0 とＢＬ0 で選択されるメモリセルＭＣのデ
ータとアクセスする場合について説明する。なお、この
ときＢＢＬ0 は参照電位が供給されるダミービット線に
なる。

【０００９】上記メモリセルＭＣのデータを読み出すた
めには、ＢＬ0 ，ＢＢＬ0 の接続されているＳ／Ａ2
に、ＢＬ0 に伝達された電位（ＭＣのデータ）とＢＢＬ
0 に伝達された電位（参照電位）が供給される。次に、
メモリセルＭＣのデータがＳ／Ａ2 によってセンス、増
幅される。十分に増幅後、カラムスイッチ信号ＣＳＷ2
により転送ゲートが導通状態になり、ＤＱ0 ，ＢＤＱ0
線にデータが転送される。

【００１０】上記構成によれば、例えば、ＷＬ0 で選択
されるメモリセルに関し、メモリセルアレイＭＡ1 に属
するセンスアンプ系回路部Ｓ／Ａにおける、Ｓ／Ａ2 の
並び（またはＳ／Ａ1 の並び）を動作させるのみで、Ｃ
ＳＷ2 （またはＣＳＷ1 ）を活性化レベルにすれば多数
のＤＱ線対（ＤＱ0 ，ＢＤＱ0 〜ＤＱn ，ＢＤＱn ）に
各メモリセルのデータを読み出すことができる。

【００１１】すなわち、Ｓ／Ａ1 の並びを動作させ、Ｃ
ＳＷ1 を活性化レベルにすることで、メモリセルアレイ
ＭＡ1 中の任意のワード線ＷＬで選択されるメモリセル
のうち、ＢＬ1 ，ＢＢＬ1 に代表されるような、偶数番
目のビット線に接続された各メモリセルのデータが各Ｄ
Ｑ線対に読み出される。

【００１２】また、Ｓ／Ａ2 の並びを動作させ、ＣＳＷ
2 を活性化レベルにすることで、メモリセルアレイＭＡ
1 中の任意のワード線ＷＬで選択されるメモリセルのう
ち、ＢＬ0 ，ＢＢＬ0 に代表されるような、奇数番目の
ビット線に接続された各メモリセルのデータが各ＤＱ線
対に読み出される。

【００１３】また、Ｓ／Ａ3 の並びを動作させ、ＣＳＷ
3 を活性化レベルにすることで、メモリセルアレイＭＡ
２中の任意のワード線ＷＬで選択されるメモリセルのう
ち、ＢＬ2 ，ＢＢＬ2 に代表されるような、奇数番目の
ビット線に接続された各メモリセルのデータが各ＤＱ線
対に読み出される。

【００１４】また、Ｓ／Ａ4 の並びを動作させ、ＣＳＷ
4 を活性化レベルにすることで、メモリセルアレイＭＡ
２中の任意のワード線ＷＬで選択されるメモリセルのう
ち、ＢＬ3 ，ＢＢＬ3 に代表されるような、偶数番目の
ビット線に接続された各メモリセルのデータが各ＤＱ線
対に読み出される。

【００１５】図２２のような構成によれば、図２１に示
した多ビット入出力化の構成に比べて、消費電力の増加
は抑えられる。また、オーバー・レイドＤＱ方式であれ
ば、多数のＤＱ線をセルアレイの上方に重なる形で配置
するので、チップサイズがなるべく増大しないような構
成が実現される。

【００１６】上記したオーバー・レイドＤＱ方式のシス
テム構成を採用したメモリ装置においても、ＤＱ線やそ
れに付随するＳ／Ａ（センスアンプ）及びメモリセルに
プロセスのばらつきがある。よって、不良メモリセルが
出る確率は、汎用ＤＲＡＭと同等と考えられる。しかし
ながら、不良メモリセルをリダンダンシセルに置き換え
るためのリダンダンシ技術は、未だ最適化されているわ
けではない。

【００１７】

【発明が解決しようとする課題】従来では、多ビット入
出力に適したオーバー・レイドＤＱ方式のシステム構成
を採用した半導体記憶装置において、不良のメモリセル
をリダンダンシセルに置き換えるためのリダンダンシ技
術は、未だ最適化されていないのが現状であり、最適化
が望まれている。

【００１８】この発明は上記のような事情を考慮し、そ
の課題は、スペアカラムに関係する領域の占有率を最小
限にしつつ、スペアカラムを有効に用いることのでき
る、多ビット入出力のオーバー・レイドＤＱ方式に対応
する最適なリダンダンシ技術を有する半導体記憶装置を
提供することを目的とする。

【００１９】

【課題を解決するための手段】この発明の半導体記憶装
置は、メモリセルを行線、列線方向にマトリクス状に配
置してなるメモリセルアレイと、前記メモリセルアレイ
内に設けられスペアメモリセルが配列されるスペアカラ
ムと、前記メモリセルアレイのデータを読み書きするた
めのアドレスをデコードするデコーダと、前記メモリセ
ルアレイの上方で列線方向と同じ方向を有して、列線よ
り上層の第１金属配線層で形成される、前記メモリセル
アレイと電気的に接続されるための複数のデータ線対
と、前記複数のデータ線対のうち部分的に共通のアドレ
スを有する所定本のデータ線対の信号が伝達されるため
の複数の信号線対と、前記所定本のデータ線対を前記信
号線対に導くため行線方向に設けられ、列線より上層で
前記第１金属配線層より下層の第２金属配線層で形成さ
れる第１の並列配線対と、前記スペアカラムの上方で列
線方向と同じ方向を有して、前記第１金属配線層で形成
される、前記スペアメモリセルと電気的に接続され前記
データ線対と置き換えられるためのスペアデータ線対
と、前記スペアデータ線対を前記各信号線対に導くため
に前記第２金属配線層で形成される第２の並列配線対
と、前記メモリセルアレイ中の不良のデータを伝達する
特定のデータ線対のアドレスを記憶し、外部アドレス信
号が入力されると、この外部アドレス信号に対応する前
記データ線対と前記スペアデータ線対のいずれか一つを
選択するための制御信号を送出する制御回路と、前記制
御信号に基づき、前記スペアデータ線対と置き換えを行
わない前記外部アドレスに対応したデータ線対と、デー
タ線対と置き換えを行った前記外部アドレスに対応した
スペアデータ線対との選択を制御することによって前記
外部アドレス信号に応じて前記メモリセルアレイ内と前
記信号線対の間を電気的に接続するスイッチ回路とを具
備したことを特徴とする。

【００２０】この発明によれば、スイッチ回路が制御さ
れることにより、選択されるデータ線の信号が、外部ア
ドレスに対応し前記スペアデータ線対と置き換えを行わ
ないデータ線の信号、または、前記外部アドレスに対応
したデータ線と置き換えを行ったスペアデータ線の信号
として、信号線に送出される。

【００２１】

【発明の実施の形態】図１は、この発明の第１の実施形
態に係るオーバー・レイドＤＱ方式の半導体記憶装置に
対するスペアカラムの配置構成を示すブロック図であ
る。このブロックは、ＤＲＡＭチップ構成の中の複数の
メモリセルアレイとセンスアンプのブロックのうちか
ら、一つのメモリセルアレイと片側のセンスアンプの部
分を抜き出している。例えば、図２２中のメモリセルア
レイＭＡ1 とセンスアンプ回路部のＳ／Ａ2 の部分の配
列を抜き出したブロック概念図である。

【００２２】メモリセルを行線、列線方向にマトリクス
状に配置してなるメモリセルアレイ１０１が構成されて
いる。メモリセルアレイ１０１はスペアカラムを含む。
デコーダは、メモリセルアレイのデータを読み書きする
ためのアドレスをデコードする。列線（ビット線）より
上の金属配線層において、メモリセルアレイ１０１のレ
イアウト上に重なる形で２５６対のＤＱ線対（ＤＱ0 〜
ＤＱ255 ）が配設される。スペア回路（１カラム分のメ
モリセル列でなるスペアカラムとそのセンスアンプ（Ｓ
／Ａ）及びスペアＤＱ線対（ＳＤＱ線対：ＳＤＱ0 〜Ｓ
ＤＱ3 ）等）110 〜113 それぞれは、６４対のＤＱ線対
当りに１セットずつ配置されている。各ＤＱ線対は、こ
こでは、８対ずつの組で一つのＩＯ線に関係することに
なる。すなわち、各ＤＱ線対に関する所定のデータは、
３２本のＩＯ線に伝達される。これら３２ＩＯは、Ｉ／
Ｏインタフェースに結合される。

【００２３】この実施形態では、６４ＤＱ線対あたり１
対のＤＱ線を、１対のスペアＤＱ線ＳＤＱと置き換える
ことができる。すなわち、ＤＱ線対ＤＱ0 〜ＤＱ63に対
してはスペアＤＱ線対ＳＤＱ0 が、ＤＱ線対ＤＱ64〜Ｄ
Ｑ127 に対してはスペアＤＱ線対ＳＤＱ1 が、ＤＱ線対
ＤＱ128 〜ＤＱ191 に対してはスペアＤＱ線対ＳＤＱ2
が、ＤＱ線対ＤＱ192 〜ＤＱ255 に対してはスペアＤＱ
線対ＳＤＱ3 がそれぞれ配備されている。

【００２４】図２は、図１に関して、６４対のＤＱ線対
（ＤＱ0 〜ＤＱ63）とスペアとしての１対のＳＤＱ線対
を抜き出したこの発明の基本的な概念図である。簡単の
ため、ＤＱ線対、ＳＤＱ線対の各線対は１本で表記する
ことにする。

【００２５】ＤＱ線対が６４対設けられ、それぞれ８対
ずつＤＱ0 〜ＤＱ7 ，ＤＱ8 〜ＤＱ15，…，ＤＱ56〜Ｄ
Ｑ63のブロックに各々分割されている。それぞれ８対の
ＤＱ線対のうち１対のＤＱ線対が、デコード制御部１１
を介して選択される。すなわち、ＤＱ線対は例えばカラ
ムアドレスの下位３ビットのデコードにより選択される
（図４参照）。選択されたそれぞれのＤＱ線対のデータ
は、各ＤＱバッファ回路１２、各Ｉ／Ｏバッファ回路１
３を経てそれぞれの入出力線対ＩＯ0 〜ＩＯ7に転送さ
れる。

【００２６】この実施形態では、不良アドレスのデータ
と置き換えられるスペアカラム（ＳＤＱ）は、８本の入
出力線ＩＯ0 〜ＩＯ7 のうち、任意のＩＯに対応した１
対分のＤＱ線対の置き換えができるような構成を示して
いる。

【００２７】すなわち、８ＩＯに関係する６４対のＤＱ
線毎に対応して、一つの不良のカラムアドレスを記憶す
るフューズ回路１４が設けられている。さらに、１つの
ＩＯに関係する８対のＤＱ線毎にそれぞれ選択回路１５
０〜１５７が設けられている。この選択回路１５０〜１
５７は、不良のカラムアドレスに実際に対応するＤＱ線
対は、８ＩＯのうちのどのＩＯとつながるＤＱ線対なの
かを検出する。選択回路１５０〜１５７それぞれにおけ
るＤＱ線スイッチ部へ伸びる矢印は、実際にスペアのＤ
Ｑ線対が電気的に接続され使用される場合、それに属す
るＤＱ線スイッチ部の方のスイッチングを無効にするた
めの制御信号を供給することを表わすものである。

【００２８】ＤＱＳＷ0 〜ＤＱＳＷ63や、ＤＱＳＷＳ0
〜ＤＱＳＷＳ7 は、ＭＯＳトランジスタ等で形成される
スイッチ回路への制御信号であり、一つのスイッチ回路
と制御信号の関係を図３に示した。Ｑｎ１，２はＮチャ
ネルＭＯＳトランジスタである。その制御はここでは、
信号論理レベル“１”（ハイレベル）でオン、“０”
（ローレベル）でオフとする。

【００２９】上述したようにＤＱ線は、ビット線（図示
せず）より上層に設けられる。また、ビット線の上層に
ワード線の金属配線（図示せず）が形成されている。Ｄ
Ｑ線に関する金属配線層が２層からなるとすると、ビッ
ト線ＢＬ方向に並行するＤＱ線対、ＳＤＱ線対は、第２
層目の金属配線層において、下層のワード線ＷＬ方向と
交差するようにレイアウトされる。そして、ワード線Ｗ
Ｌ方向に並行するＤＱ線対、ＳＤＱ線対は、第１層目の
金属配線でレイアウトされる。この第１層目の金属配線
はワード線の金属配線層と同じ層であってもよい。なぜ
なら、ワード線ＷＬ方向に並行するＤＱ線対、ＳＤＱ線
対は、ワード線の金属配線がレイアウトされないＤＱ線
対の選択回路上に形成されるからである。

【００３０】図２の回路において例えば、ＩＯ0 線に
は、ＤＱ線対ＤＱ0 〜ＤＱ7 のうちの一つが選択されそ
のデータが伝達される。各ＤＱ線対ＤＱ0 〜ＤＱ7 は、
カラムアドレスの下位３ビットの信号、Ａ0 〜Ａ2 を用
いてデコードされ、選択される。このデコード表を図４
に示す。ここでは、論理回路におけるハイレベルを
“１”、ローレベルを“０”として表記した。図４中の
ＢＡ0 ，ＢＡ1 ，ＢＡ2 はそれぞれＡ0 ，Ａ1 ，Ａ2 の
反転信号である。

【００３１】スペアカラムを用いるために必要な回路の
一例について説明する。図５は、フューズ回路１４の具
体的回路図である。図２に示したように、フューズ回路
１４は、８ＩＯ（図ではＩＯ0 〜ＩＯ7 ）あたり一つ準
備される。図６は、８ＤＱ線対あたりに一個ずつ配置さ
れる選択回路１５０（〜１５７まで各々同様の構成）を
示している。

【００３２】図５，６中、Ｔｒ1 〜Ｔｒ6 ，Ｔｒ11は、
ＮチャネルＭＯＳトランジスタ、Ｔｒ7 〜Ｔｒ10は、Ｐ
チャネルＭＯＳトランジスタである。ＩＮＶ1 ，ＩＮＶ
2 は、ＣＭＯＳインバータ、ＮＯＲ1 は、ＣＭＯＳ構成
の２入力のＮＯＲゲートである。また、Ｎ1 〜Ｎ4 は説
明のための各ノードを示す。

【００３３】図５の回路は、図４のアドレス信号Ａ0 〜
Ａ2 に対応して制御される。不良のアドレスに対応する
アドレス信号が検出できるように予めフューズ回路に記
憶させておき、不良アドレスを検出する。次の（５-
1），（５-2）の状態に分けて説明する。

【００３４】（５-1） フューズが全て接続されている
場合、第１に、プリチャージを制御するＰＣＨ信号を
“０”として、ノードＮ1 を十分に充電し、“１”のレ
ベルにしておく。フューズＦ1 〜Ｆ6 まで全て接続され
ていることから、いかなるアドレス信号が与えられたと
しても、ノードＮ1 は“１”→“０”となる。その結
果、ノードＮ2 は“１”となり、ＮＤＱも“１”とな
る。

【００３５】（５-2） 例えばフューズＦ4 ，Ｆ5 ，Ｆ
6 が切断されている場合、第１に、ＰＣＨ信号を“０”
として、ノードＮ1 を十分に充電させ、“１”にしてお
く。次に、Ａ0 ＝“１”、Ａ1 ＝“１”、Ａ2 ＝
“１”、ＢＡ0 ＝“０”、ＢＡ1 ＝“０”、ＢＡ2 ＝
“０”のアドレスが与えられたとき、Ｆ4 ，Ｆ5 ，Ｆ6
が切断されていることから、ノードＮ1 は、“１”→
“０”となるまでに、ある程度時間がかかる。アドレス
が与えられるまではノードＮ2 は“０”となっているた
め、Ｔｒ7 がオンしている。そこでアドレス信号が与え
られ、ノードＮ1 が“１”→“０”となるまでの間にＴ
ｒ7 とＩＮＶ1 によってノードＮ2 は“０”に保持され
る。従って、ＮＤＱは“０”となる。

【００３６】図６の回路は、８ＤＱ線当りに対して与え
られる論理回路である。まず、ＩＮＩは、チップに電源
が投入された際に、“０”→“１”となる信号である。
しかし、“０”がホールドされる時間は定められた期間
であり、仮にｔ_0hold とする。次の（６-1），（６-2）
の状態に分けて説明する。

【００３７】（６-1） Ｆ7 が切断されていない場合、
ｔ_0hold 時間以降においては、ノードＮ3 は“０”であ
り、ノードＮ4 は“１”となる。この場合、ＮＤＱが
“０”，“１”に関わらず、ゲートＮＯＲ1 の出力は
“０”であり、ＤＱＳＷＳ（図２ではＤＱＳＷＳ0 〜7
のいずれか）は“０”（オフ）となる。

【００３８】（６-2） Ｆ7 を切断した場合、電源投入
時ＩＮＩは“０”で、ｔ_0hold 時間中（ＩＮＩが
“０”）は、ノードＮ3 が“１”となる。その後、ＩＮ
Ｉが“１”となってＴｒ9 がオフしても、Ｎ4 が“０”
となっていることから、ノードＮ3には“１”、ノード
Ｎ4 には“０”がラッチされる。その結果、ＮＤＱが
“０”の場合はＤＱＳＷＳが“１”（オン）となる。

【００３９】上記図５，６を用いてデータの転送動作の
具体例を以下に説明する。 （１） 不良アドレスがない場合 例えば、図２中の、ＤＱ3 からＩＯ0 へデータを転送す
る場合、Ａ0 ＝“１”，Ａ1 ＝“１”，Ａ2 ＝“０”の
アドレス信号を与えることで、信号ＤＱＳＷ３が活性化
し、ＤＱ３ とＩＯ0 が接続されることになる。この
時、同様に、他の各ＩＯでは、ＤＱ11とＩＯ1 、ＤＱ19
とＩＯ2 、…ＤＱ59とＩＯ7 が接続されて、データが伝
達される。

【００４０】上記図５，６において、不良アドレスがな
いと仮定しているため、Ｆ1 〜Ｆ7全て接続されてい
る。（５-1）で説明したように、ＮＤＱは“１”、（６
-1）で説明したように、ＤＱＳＷＳは“０”（オフ）と
なる。

【００４１】このＤＱＳＷＳは各８ＤＱ線対毎に入力さ
れる信号であり、図２における信号ＤＱＳＷＳ0 〜ＤＱ
ＳＷＳ7 は全て非活性となり、スペアカラムはＩＯと接
続関係を持たない。

【００４２】（２） 不良アドレスが存在し、この不良
アドレスが属するカラムのアドレスが指定された場合 例えば、ＤＱ6 をＳＤＱ0 に置き換えるためには、ま
ず、Ｆ1 ，Ｆ5 ，Ｆ6 のフューズを切断する。ＤＱ6 を
選択するアドレスが入力されると、Ａ0 ＝“０”，Ａ1
＝“１”，Ａ2 ＝“１”となるため、Ｔｒ1 ，Ｔｒ5 ，
Ｔｒ6 はオンする。しかし、Ｆ1 ，Ｆ5 ，Ｆ6 が切断さ
れているため、（５-2）で説明した場合と同様であり、
ＮＤＱが“０”となる。予めＩＯ0 に対応した図６の回
路のＦ7 を切断しておく。（６-2）で説明したように、
ＤＱＳＷＳがオンするため、ＤＱ6がＳＤＱ0 に置き換
えられる。

【００４３】このように、６４ＤＱ線対のうち１ＤＱ線
対に不良データが転送される場合、図６の回路で、不良
のカラムアドレスに実際に対応するＤＱ線対は、８ＩＯ
のうちのどのＩＯとつながるＤＱ線対なのかを指定する
ことになる。

【００４４】また、図５の回路を用いることで、１つの
ＩＯ線に接続関係を有する８ＤＱ線対のうちの、１つの
ＤＱ線対を指定することができる。これにより、６４Ｄ
Ｑ線対のうち不良データを伝達する１ＤＱ線対は、正常
なデータを伝達するＳＤＱ線対との置き換えを行うこと
ができる。

【００４５】（３） 不良アドレスは存在するが、不良
アドレスが属する不良カラムとは異なるアドレスが指定
された場合 上記（２）で示したフューズＦ1 ，Ｆ5 ，Ｆ6 が切断さ
れているものとする。第１にＰＣＨ信号を“０”とし
て、ノードＮ1 を十分に充電して、“１”にしておく。
次に、図５において、Ａ0 ＝“１”、Ａ1 ＝“１”、Ａ
2 ＝“１”（ＤＱ7 に相当する）のアドレス信号が印加
されたとする。Ｆ4 が切断されておらず、Ｔｒ4 がオン
するため、ノードＮ1 が“０”となり、ノードＮ2 は
“１”となる。従って、ＮＤＱは“１”となり、図６の
ゲートＮＯＲ1 に入力される。この結果、ＤＱＳＷＳ0
は“０”（オフ）となり、ＳＤＱ線対（スペアカラム）
の切り換えは行われない。

【００４６】図７は、上記第１の実施形態における図
５、図６の構成を用いた、アドレス信号入力に対するメ
モリのデータの読み出しのタイミングチャートを示して
いる。ここでは、スペアカラムは用いられない正常なア
ドレスの入力について表わされている。図中の斜線範囲
は任意の“Ｈ”（ハイレベル）または“Ｌ”（ローレベ
ル）である。ｔｒ１は、ロウ制御信号によりＰＣＨ信号
を制御するトリガである。ｔｒ２は、行制御信号により
行アドレスを取り込むトリガである。ｔｒ３は、ＰＣＨ
信号によりフューズ回路を充電するトリガである。ｔｒ
４は、ＰＣＨ信号によりフューズ回路の充電を止めるト
リガである。ｔｒ５は、列制御信号により列アドレス確
定信号を生成するトリガである。ｔｒ６は、列アドレス
が確定し、信号ＮＤＱを制御するトリガである。ｔｒ７
は、列アドレスと信号ＮＤＱからＤＱ線対を選択するト
リガである。ｔｒ８は、ＤＱＳＷによりデータを出力す
るトリガである。ｔｒ９は、列制御信号により列アドレ
ス確定信号を落とすトリガ、ｔｒ１０は列制御信号によ
りＤＱＳＷを落とすトリガである。

【００４７】実際のオーバレイドＤＱ方式のメモリにお
いては、ＩＯ数が６４、１２８、２５６といったように
多数に及ぶ。従って、下位アドレス数ビット分のデコー
ドを行うフューズ回路と、各ＩＯに対応して設けた選択
回路（一個のフューズ）を用いた構成にすることによっ
て、不良データを転送するＤＱ線対の確定とその置き換
えが最適化される。このような構成は、レイアウトの自
由度が高く、回路構成も簡素化できる。図５、図６に示
したような、ＤＱ線対からＳＤＱ線対への切り換え制御
動作を行う回路は、ＤＱ線対の端部が結合される、ＤＱ
バッファの周辺に構成されることになる。

【００４８】上記構成によれば、次のような特徴があげ
られる。第１に、オーバレイドＤＱ方式を用いたＤＲＡ
Ｍに対して、スペアカラムを配置することで不良データ
転送の置き換えを行うことができ、結果的に歩留まりの
向上が期待できる。

【００４９】第２に、スペアカラムを配置するにあたっ
て、不良アドレスが存在する場合に効率良く置き換えが
可能なように配置できる。すなわち、置き換えられる範
囲のアドレス群に対応してスペア回路を分割して配置す
ることもできるので、配線遅延の相違などの実チップ上
で問題となる要素が比較的小さくなる。

【００５０】第３に、スペアへの切り換えのためにフュ
ーズの配置が概念的に理解しやすいという利点も生み、
また、スペア回路のレイアウトの自由度が高い。これに
より、アドレス不良率が低い場合にも少ないスペアカラ
ムを有効に用いて、多ビット入出力のオーバー・レイド
ＤＱ方式に対応する最適なリダンダンシ技術を提供でき
ることができる。このような構成はチップサイズの縮小
化にも寄与する。

【００５１】なお、ＤＱ線対とスペアＤＱ線対ＳＤＱへ
の切り換え動作は一例であり、デコードのアドレス及び
フューズの配置は容易に変更可能である。図８は、この
発明の第２の実施形態に係るオーバー・レイドＤＱ方式
の半導体記憶装置に対するスペアカラムの配置構成を示
すブロック図である。このブロックは、図１と同様に、
ＤＲＡＭチップ構成の中の複数のメモリセルアレイとセ
ンスアンプのブロックのうちから、一つのメモリセルア
レイと片側のセンスアンプの部分を抜き出している。

【００５２】ビット線より上の金属配線層において、メ
モリセルアレイ201 のレイアウト上に重なる形で２５６
対のＤＱ線対（ＤＱ0 〜ＤＱ255 ）が配設される。スペ
ア回路（１カラム分のメモリセル列でなるスペアカラム
とそのセンスアンプ（Ｓ／Ａ）及びスペアＤＱ線対（Ｓ
ＤＱ線対：ＳＤＱ0 〜ＳＤＱ3 ）等）110 〜113 それぞ
れ４セットは、２５６対のＤＱ線対共通に対応する。

【００５３】この実施形態では上記構成上、ＤＱ線対Ｄ
Ｑ0 〜ＤＱ255 に対して４スペアＤＱ線対分（ＳＤＱ0
〜3 ）だけ不良カラムと置き換えることができる。従っ
て、８対のＤＱ線対区分内に対して不良アドレスが集中
しても対処できる利点を有する。図１と同様に、各ＤＱ
線対に関する所定の出力は、３２本のＩＯ線に伝達され
る。この３２ＩＯ線は、Ｉ／Ｏインタフェースに結合さ
れる。

【００５４】図９は、図８に関して、６４対のＤＱ線対
とスペアとしての４対のＳＤＱ線対を抜き出した概念図
である。簡単のため、ＤＱ線対、ビット線対、ＳＤＱ線
対の各線対は１本で表記する。

【００５５】ＤＱ線対が６４対設けられ、それぞれ８対
ずつＤＱ0 〜ＤＱ7 ，ＤＱ8 〜ＤＱ15，…，ＤＱ56〜Ｄ
Ｑ63のブロックに分割されている。第１の実施形態に比
べて相違する点は、２５６ＤＱ線対にこの４ＳＤＱ線対
すべてが関係し、置き換えが可能であるという点であ
る。つまり、表記した６４ＤＱ線対に４ＳＤＱ線対が関
係し、置き換えが可能である。すなわち、例えばある区
分された８対のＤＱ線に対して不良アドレスが集中した
場合も、最大で４セット（４カラム分）置き換えが可能
である。

【００５６】ＤＱ線に関する金属配線層が、図示しない
ビット線の上層にある２層の金属配線層で構成されると
すると、ビット線ＢＬ方向に並行するＤＱ線対、ＳＤＱ
線対は、第２層目の金属配線層において、下層のワード
線ＷＬ方向と交差するようにレイアウトされる。そし
て、ワード線ＷＬ方向に並行するＤＱ線対、ＳＤＱ線対
は、第１層目の金属配線でレイアウトされる。この第１
層目の金属配線はワード線の金属配線層と同じ層であっ
てもよい。なぜなら、ワード線ＷＬ方向に並行するＤＱ
線対、ＳＤＱ線対は、ワード線の金属配線がレイアウト
されないＤＱ線対の選択回路上に形成されるからであ
る。

【００５７】この実施形態では、１つのＩＯに関係する
８対のＤＱ線毎にそれぞれデコード制御及びフューズ回
路が設けられＤＱＳＷ，ＳＤＱＳＷの各信号を制御す
る。この図においては、デコード制御及びフューズ回路
１６０〜１６７が表わされ、ＤＱＳＷ，ＳＤＱＳＷの各
信号を制御する。

【００５８】通常、例えば、ＤＱ3 からデータを読み出
す場合、ＤＱＳＷ3 を活性化レベルにしてＤＱ3 のデー
タをＩＯ0 へ送出する。この第２の実施形態では、４対
のＳＤＱ線それぞれは、図４に示すアドレス信号Ａ1 ，
Ａ2 で指定される。

【００５９】例えば、ＳＤＱＳＷ1 をオンさせるため
に、Ａ1 ＝“１”、Ａ2 ＝“０”のアドレス信号が指定
される。このアドレス信号が指定された場合、ＤＱ2 か
もしくはＤＱ3 をＳＤＱ1 で置き換える。仮にＤＱ3 を
ＳＤＱ1 に置き換えるならば、ＤＱＳＷ3 の代わりにＳ
ＤＱＳＷ1 を活性化レベルにしてスイッチ素子をオンさ
せればよい。同様に、ＳＤＱＳＷ0 は、ＤＱＳＷ0 ，Ｄ
ＱＳＷ1 に関係し、ＤＱ0 かもしくはＤＱ1 をＳＤＱ0
で置き換える制御をする。また、ＳＤＱＳＷ2 は、ＤＱ
ＳＷ4 ，ＤＱＳＷ5 に関係し、ＤＱ4 かもしくはＤＱ5
をＳＤＱ2 で置き換える制御をする。また、ＳＤＱＳＷ
3 は、ＤＱＳＷ6 ，ＤＱＳＷ7 に関係し、ＤＱ6 かもし
くはＤＱ7 をＳＤＱ3 で置き換える制御をする。もちろ
ん、ＩＯ1〜ＩＯ32の各々についても、相当する８ＤＱ
線対のＤＱ線番号に対応して同様に切り換えが制御され
る。

【００６０】図１０は、図９の回路のＤＱ線対の選択及
びスペアカラムを用いるために必要なデコード制御及び
フューズ回路（１６０）の一例を示す回路図である。こ
の回路構成は、一つのＩＯに関係する８ＤＱ線対毎にそ
れぞれ配置される（ここでは、ＩＯ0 に対応する回路構
成を代表的に示している）。Ｔｒ12〜Ｔｒ19はＰチャネ
ルＭＯＳトランジスタ、Ｔｒ20〜Ｔｒ27はＮチャネルＭ
ＯＳトランジスタ、Ｆ8 〜Ｆ15はフューズ、ＩＮＶ4 〜
ＩＮＶ15はインバータ、ＮＡＮＤ1 〜ＮＡＮＤ12は２入
力のＮＡＮＤゲート、ＮＯＲ2 〜ＮＯＲ13は２入力のＮ
ＯＲゲート、Ｎ5 〜Ｎ16は回路内の各ノードを示してい
る。

【００６１】このような、ＤＱ線対、ＳＤＱ線対への切
り換え制御動作を伴う、デコード制御及びフューズ回路
（１６０，１６１…）は、ＤＱ線の端部が結合される、
ＤＱバッファの周辺に構成される。なお、この回路は一
例であり、デコード制御のためのアドレス及びフューズ
の配置は容易に変更可能である。

【００６２】図１０の回路動作について説明する。具体
的にＳＤＱへの置き換えを行う例を踏まえて以下説明す
る。（１）として、１対のＤＱ線をスペアＤＱ線対と置
き換える例、さらに（２）として、上記（１）の他に異
なるＤＱ線対を異なるスペアＤＱ線対に置き換える例を
示す。

【００６３】（１） ＤＱ3 をＳＤＱ1 に置き換えるた
めの回路動作 (a) 不良アドレスがなく、ＤＱ3 に相当するアドレス信
号が与えられた場合 ＤＱ3 を示すアドレスは図４より、Ａ0 ＝“１”、Ａ1
＝“１”、Ａ2 ＝“０”となる。フューズは切断されて
いないため、ノードＮ5 〜Ｎ8 はいかなるアドレス信号
Ａ0 が与えられたとしても、“１”である。その結果、
論理ゲートＮＯＲ2 〜ＮＯＲ5 の出力は“０”となり、
ＳＤＱを用いるためのスイッチ信号であるＳＤＱＳＷ0
〜ＳＤＱＳＷ3 は“０”（オフ）となる。さらに、ノー
ドＮ6 が“１”であるから、ノードＮ10は“０”とな
り、ＮＯＲ8 ，ＮＯＲ9 に入力される。また、Ａ1 ＝
“１”、Ａ2 ＝“０”であるから、ノードＮ13〜Ｎ16の
うち、Ｎ14のみ“０”となる。さらにＡ0 ＝“１”から
ＮＡＮＤ8 のゲート出力が“０”となり、ＤＱＳＷ3 が
“１”（オン）となる。

【００６４】(b) 不良アドレスがＤＱ3 に属し、ＳＤＱ
1 に置き換え、ＤＱ3 に相当するアドレス信号が与えら
れた場合 この場合、Ｆ9 を切断する。ＰＣＨ信号により充電され
た後、Ａ0 ＝“１”であるから、ＩＮＶ5 の入力は
“１”のままである。その結果、ノードＮ6 は“０”と
なる。次に、Ａ1 ＝“１”、Ａ2 ＝“０”であるから、
ノードＮ13〜Ｎ16のうち、ノードＮ14のみ“０”とな
る。ノードＮ6 とノードＮ14が“０”であるからＳＤＱ
ＳＷ1 は“１”（オン）となる。さらに、ノードＮ14が
“０”でＡ0 ＝“１”であるから、ＮＡＮＤ8 の出力が
“０”となる。ここで、ノードＮ6 が“０”であること
から、ノードＮ10は“１”となる。その結果、ＮＯＲ9
のゲート出力は“０”となり、ＤＱＳＷ3 の代わりにＳ
ＤＱＳＷ1 が“１”（オン）となる。

【００６５】(c) 不良アドレスがＤＱ3 に属し、ＳＤＱ
1 に置き換え、ＤＱ3 とは異なるアドレス信号が与えら
れた場合 上記(a) の場合と同様にフューズＦ9 を切断する。ここ
では、ＤＱ0 を選択するアドレス信号Ａ0 ＝“０”、Ａ
1 ＝“０”、Ａ2 ＝“０”が与えられたと仮定する。第
１に、ＰＣＨ信号により充電された後、Ａ0 ＝“０”で
あるから、Ｔｒ25がオンすることになり、ＩＮＶ5 の出
力は“１”となる。次に、Ａ1 ＝“０”，Ａ2 ＝“０”
のアドレス信号から、ノードＮ13〜Ｎ16のうち、Ｎ13の
み“０”となる。このとき、Ｎ14が“１”であり、Ｎ6
が“１”であることから、ＮＯＲ3 のゲート出力は
“０”となる。また、このとき、ノードＮ13が“０”で
あることから、ＮＡＮＤ5 のゲート出力は“０”とな
る。このとき、ノードＮ9 は“０”となっているため、
ＮＯＲ6 のゲート出力が“１”となる。このように、フ
ューズの切断されたアドレスに対応するＳＤＱＳＷ（例
ではＳＤＱＳＷ1 ）は“０”となりオンせず、対応する
アドレスのＤＱＳＷ（例ではＤＱＳＷ0 ）は“１”でオ
ンすることになる。

【００６６】（２） ＤＱ3 をＳＤＱ1 に置き換え、か
つ、ＤＱ15をＳＤＱ3 へ置き換えるための回路動作 ここで説明の便宜上、図１１として、ＩＯ1 に対応して
配置するデコード制御及びフューズ回路（１６１）を示
す。図１０と同様の構成であり、参照符号を異ならせて
いる。Ｔｒ28〜Ｔｒ35はＰチャネルＭＯＳトランジス
タ、Ｔｒ36〜Ｔｒ43はＮチャネルＭＯＳトランジスタ、
Ｆ16〜Ｆ23はフューズ、ＩＮＶ16〜ＩＮＶ27はインバー
タ、ＮＡＮＤ13〜ＮＡＮＤ24は２入力のＮＡＮＤゲー
ト、ＮＯＲ14〜ＮＯＲ25は２入力のＮＯＲゲート、Ｎ17
〜Ｎ28は回路内の各ノードを示している。この例におい
て、図１０では、フューズＦ9 が切断され、図１１で
は、フューズＦ19が切断される。

【００６７】(a) 各不良アドレスがＤＱ3 とＤＱ15に属
し、ＤＱ3 に相当するアドレス信号が与えられた場合 上記（１）の(b) で説明したように、ＤＱＳＷ3 はでオ
フし、ＳＤＱＳＷ1 がオンしている状態にある。ここ
で、図１１において、ＤＱ3 に相当するアドレス信号Ａ
0 ＝“１”、Ａ1 ＝“１”、Ａ2 ＝“０”が与えられた
場合に、ノードＮ17〜Ｎ20のうち、ノードＮ20のみが
“０”となっている。また、Ａ1 ＝“１”、Ａ2 ＝
“０”から、ノードＮ25〜Ｎ28のうち、ノードＮ26のみ
“０”となっている。その結果、ＮＯＲ17の出力は
“０”となって、ＳＤＱＳＷ7 はオンしない。また、ノ
ードＮ20が“０”から、ノード24が“１”であるが、Ｎ
ＡＮＤ23，ＮＡＮＤ24のゲート出力が“１”であるた
め、ＤＱＳＷ14，ＤＱＳＷ15も“１”（オン）とはなら
ない。ここで、ノードＮ25〜Ｎ28のうち、Ｎ26のみ
“０”であるから、Ａ0 ＝“１”であることも考慮して
ＮＡＮＤ17〜ＮＡＮＤ24のうち、ＮＡＮＤ20のゲート出
力のみ“０”となっている。また、ノードＮ18は“１”
であるからノードＮ22は“０”となり、ＮＯＲ21によっ
て、ＤＱＳＷ11が“１”（オン）となる。つまり、ＤＱ
3 はＳＤＱ1 に置き換えられ、ＩＯ0 とＳＤＱ1 が接続
されるのに対して、ＩＯ1 においては、ＤＱＳＷ11によ
ってＩＯ1 とＤＱ11が接続される。

【００６８】(b) 各不良アドレスがＤＱ3 とＤＱ15に属
し、ＤＱ15に相当するアドレス信号が与えられた場合 上記（１）の(c) で説明したように、ＩＯ0 ではＤＱ15
に対応するアドレス信号Ａ0 ＝“１”、Ａ1 ＝“１”、
Ａ2 ＝“１”が与えられたとしても、フューズに無関係
な個所であるため、ＤＱＳＷ7 がオンしてＤＱ7 とＩＯ
0 が接続される。次に、ＩＯ1 において、ノードＮ17〜
Ｎ20のうちＮ20のみ“０”となる。また、Ａ1 ＝
“１”、Ａ2 ＝“１”であるから、ノードＮ25〜Ｎ28の
うちＮ28のみ“０”となる。従って，ＮＯＲ17のゲート
出力ＳＤＱＳＷ7 は“１”（オン）となる。ここでノー
ドＮ20は“０”であるから、ノードＮ24は“１”とな
り、ＮＯＲ24，ＮＯＲ25のゲート出力は“０”となり、
従ってＤＱＳＷ14，ＤＱＳＷ15は“０”（オフ）であ
る。つまり、ＩＯ1 に対応するデータの伝達はＳＤＱＳ
Ｗ7 の制御により、ＳＤＱ3 とＩＯ0 が接続されること
によって達成される。

【００６９】(c) 各不良アドレスがＤＱ3 とＤＱ15に属
し、ＤＱ3 ，ＤＱ15とは異なるアドレス信号が与えられ
た場合 ここでは、アドレス信号Ａ0 ＝“０”、Ａ1 ＝“０”、
Ａ2 ＝“０”が与えられた例を説明する。まず、図１０
に示すＩＯ0 に関するスイッチ回路のオン／オフ関係を
説明する。ノードＮ5 〜Ｎ8 の全てが“１”であり、ノ
ードＮ13〜Ｎ15のうち、Ｎ13のみ“０”であるから、Ａ
0 ＝“０”であることを考慮すると、ＮＡＮＤ5 のゲー
ト出力が“０”となる。また、ノードＮ5 は“１”であ
るから、ノードＮ9 は“０”となり、ＤＱＳＷ0 が
“１”（オン）となる。次に、図１１に示すＩＯ1 に関
するスイッチ回路のオン／オフ関係を説明する。ノード
Ｎ17〜Ｎ20の全てが“１”となる。また、ノードＮ25〜
Ｎ28のうち、Ｎ25のみ“０”であるから、Ａ0 ＝“０”
であることを考慮するとＮＡＮＤ17のゲート出力が
“０”となる。また、ノードＮ17が“１”であるから、
ノードＮ21は“０”となり、ＤＱＳＷ8 が“１”（オ
ン）となる。つまり、スペアのＳＤＱ1 とＳＤＱ3 は用
いられず、与えられたアドレスに対応するＤＱ線対とＩ
Ｏを接続するためのスイッチ回路がオンする。

【００７０】上記は、ＳＤＱ1 ，ＳＤＱ3 への置き換え
のみを示しているが、同様にして他のＳＤＱへの置き換
えも行うことができる。また、特に６４ＤＱ線対に対し
て４ＳＤＱ線対で不良アドレスとの置き換えを行う説明
をしたが、上述したように、２５６ＤＱ線対を対象とし
て４ＳＤＱ線対が任意のＤＱ線対と置き換えられること
が可能である。

【００７１】図１２は、この発明の第３の実施形態に係
るオーバー・レイドＤＱ方式の半導体記憶装置に関する
ものであり、上記第２の実施形態を基にして、図１に示
したスペア回路１１１〜１１３のレイアウトを採用し
た、６４対のＤＱ線対（ＤＱ0〜63）と４本のＳＤＱ線
の関係を抜き出した概念図である。すなわち、図８、図
９に比べて、スペアカラムの配置を第１の実施形態のよ
うに分散させただけで実質的な回路は図１０や図１１と
同様である。

【００７２】図１３は、この発明の第４の実施形態に係
るオーバー・レイドＤＱ方式の半導体記憶装置に対する
スペア回路の配置構成を示すブロック図であり、上記第
２の実施形態を基にして、スペア回路１１１〜１１３の
レイアウトを変更したものである。

【００７３】図１４は、図１３に関する、６４対のＤＱ
線（ＤＱ0 〜63）と４本のＳＤＱ線の関係を抜き出した
概念図である。すなわち、図８、図９に比べて、スペア
カラムの配置を図１３のように分散させただけで実質的
な回路は図１０や図１１と同様である。

【００７４】上記第３、第４の実施形態は、スペアカラ
ムを配置するにあたって、不良の発生個所によっては配
線遅延の相違が大きくなることを考慮して、比較的実チ
ップ上での配線遅延の要素を小さくするようにした構成
である。

【００７５】その他、具体的にはアドレスの与え方によ
って、図１０や図１１に示す回路を用いることにより、
１つのＩＯ当たりに配置されている８ＤＱ線対を４分割
して、それぞれにＳＤＱ0 〜ＳＤＱ3 を割り当てて置換
えすることもできる。なお、各実施形態で説明したＳＤ
Ｑへの置き換え手法は一例であり、デコードのアドレス
及びフューズの配置は変更可能である。

【００７６】図１５〜図２０は、ＤＱ線とＩＯの間の伝
達経路を示しており、図１５は回路ブロック図、図１６
〜図２０はそれぞれ図５中の各ブロックの具体的な回路
図を示している。

【００７７】図１５において、ＤＱスイッチ／イコライ
ズ回路ＤＱＳＥは、例えば図２における一つのＩＯに関
わる８ＤＱ線対のスイッチ部の回路ブロックである。Ｄ
Ｑ制御回路ＤＱＢＣは、図示しないアドレスのデコード
制御によって、ＤＱ線（またはＳＤＱ線）の選択を制御
するスイッチ制御信号ＤＱＳＷ（ＤＱＳＷＳ）をＤＱ制
御回路ＤＱＢＣに与える。選択されたＤＱ線対はＤＱバ
ッファＤＱＢＦと電気的に接続される。ＤＱバッファＤ
ＱＢＦは、ＤＱ線対を経る読み出しデータＲＤ／ＢＲＤ
または書き込みデータＷＤ／ＢＷＤを作り、データ出力
バッファＤＯＢＦとデータ入力バッファＤＩＢＦからな
るＩＯバッファＩＯＢＦと関係する。

【００７８】図１６は、ＤＱ制御回路ＤＱＢＣである。
前記図６の選択回路１５０の構成が含まれている（図６
と同様の符号を付す）。信号ＤＱＥＱはイコライズ信号
である。ＢＹＡ0 〜ＢＹＡ7 は前記図４によりデコード
制御に応じた選択信号である。前記図５のようなフュー
ズ回路の制御により、信号ＮＤＱＡ（ＮＤＱ）が“Ｌ”
（ローレベル：非活性レベル）となり、かつ選択回路１
５のフューズＦ7 が切断されていれば、ＮＯＲゲートＮ
ＯＲ１１の出力は“Ｈ”（ハイレベル：活性レベル）と
なる。これにより、ＤＱ線対をトランスファ制御する信
号ＤＱＳＷ0 〜7 は“Ｌ”となって代わりに信号ＤＱＳ
ＷＳが“Ｈ”となる。

【００７９】図１７は、ＤＱスイッチ／イコライズ回路
ＤＱＳＥである。ＮチャネルＭＯＳトランジスタＱｎ
１，２により構成されるスイッチ回路（図３と同様）は
それぞれＤＱ線対、スペアＤＱ線対毎に設けられてい
る。この図において各スイッチ回路は、信号ＤＱＳＷ0
，1 ，2 …、信号ＤＱＳＷＳ0 ，1 それぞれにより制
御され、ＤＱ線対、またはスペアＤＱ線対をトランスフ
ァ制御する。

【００８０】また、ＮチャネルＭＯＳトランジスタＱｎ
３〜５により構成されるイコライズ回路はそれぞれＤＱ
線対、スペアＤＱ線対毎に設けられている。このイコラ
イズ回路各々は、信号ＤＱＥＱで制御される。ＢＶＬは
所定のビット線電位である。スペアＤＱ線対であるＳＤ
Ｑ，ＢＳＤＱが８ＤＱ線対のユニット複数に対して共有
されるように延在している。

【００８１】図１８は、ＤＱバッファＤＱＢＦである。
書き込み信号ＷＤ，ＢＷＤは信号ＢＷＧＴでトランスフ
ァ制御され、ＤＱ線対ＤＱ，ＢＤＱに伝達される。すな
わち、ＰチャネルＭＯＳトランジスタＱｎ３２，３１
は、ＮＯＲゲートＮＯＲ４５，４６の出力に応じて電源
電圧をＤＱ線対に相補的に供給する。ＮチャネルＭＯＳ
トランジスタＱｎ１１，１２は、ＮＯＲゲートＮＯＲ４
６，４５の出力に応じて接地電位をＤＱ線対に相補的に
与える。Ｑｎ１３〜１５は信号ＢＣＥＱにより制御され
るイコライズ回路であり、ＤＱ線対を所定電位ＶＢＬに
イコライズする。

【００８２】ＮチャネルＭＯＳトランジスタＱｎ１６，
１７は、それぞれＤＱ線、ＢＤＱ線の信号をゲートに受
け、オン／オフ制御される。ＰチャネルＭＯＳトランジ
スタＱｐ３３は、信号ＢＲＧＴによりゲート制御され、
上記トランジスタＱｎ１６，１７のどちらかオンした方
に電流を流す。ＮチャネルＭＯＳトランジスタＱｎ１
８，１９は、信号ＢＲＧＴによりゲート制御され、活性
化時、ノードＮ５１，５２を接地電位にリセットする。
Ｑｎ２０，２１は、信号ＲＧＴＴによりゲート制御さ
れ、ノードＮ５１，５２の電位とノードＮ５３，５４電
位とを電気的に接続／分離をする。

【００８３】ＰチャネルＭＯＳトランジスタＱｐ３４〜
３６、ＮチャネルＭＯＳトランジスタＱｎ２２〜２４
は、差動増幅器でなるセンスアンプ回路である。このセ
ンスアンプ回路は、信号ＢＲＳＥによりイネーブル制御
される。このセンスアンプ回路は、トランジスタＱｎ２
０，２１のオンで伝達されるノード５１，５２の相反す
る信号を増幅し、ノードＮ５３，５４に出力する。Ｑｎ
２４は、信号ＢＲＧＴでゲート制御され、センスアンプ
回路のラッチ状態をリセットする。Ｑｎ２５，２６は、
信号ＢＲＧＴでゲート制御され、ノードＮ５３，５４を
接地電位にリセットする。Ｑｐ３７，３８は、高レベル
の読み出し出力ＲＤまたはＢＲＤに電源電位を供給する
ために設けられている。

【００８４】図１９は、ＩＯバッファ（ＩＯＢＦ）内の
データ入力バッファＤＩＢＦである。ＩＯからの入力信
号は、信号ＩＨＲＤで制御されるクロックドインバータ
ＣＩＮＶ１、フリップフロップＦＦ、信号ＩＴＲＳで制
御されるクロックドインバータＣＩＮＶ２を介して書き
込み信号ＷＤ，ＢＷＤとして出力される。この書き込み
信号ＷＤ，ＢＷＤは図１８のＤＱバッファＤＱＢＦによ
ってＤＱ線対ＤＱ，ＢＤＱに伝達される。ＩＮＶ９１〜
９５は信号反転用のインバータ、ＮＡＮＤ９６は信号Ｂ
ＰＲＳＴによりＩＮＶ９４の出力信号の反転が制御され
るＮＡＮＤゲートである。

【００８５】図２０は、ＩＯバッファ（ＩＯＢＦ）内の
データ出力バッファＤＯＢＦである。ＤＱ線対を経てき
たメモリセルのデータは、図１８のＤＱバッファＤＱＢ
Ｆによって読み出し信号ＲＤ，ＢＲＤとなる。読み出し
信号ＲＤ，ＢＲＤは信号ＢＤＸＦＲにより制御されＮＯ
Ｒゲート１０６，１０７によるラッチ回路及び信号ＢＥ
ＮＢＬにより制御されるＮＡＮＤゲート１１０，１１１
を経る。ＩＮＶ１０３〜１０５はインバータである。出
力段はＰチャネルＭＯＳトランジスタＱｐ１１２、Ｎチ
ャネルＭＯＳトランジスタＱｎ１１３で構成され、ＩＯ
出力を得る。

【００８６】上記各実施形態により、複数のスペア回路
において、救済の対象とするメモリセル列を全部にした
り、各々分割させたり、スペアの配置を最適化する構成
として、スペアＤＱ線とＩＯの関わりを種々示した。こ
れにより、オーバー・レイドＤＱ方式の半導体記憶装置
に対して不良セルの救済効率が高くなり、結果的に歩留
まりの向上が期待できる。

【００８７】

【発明の効果】以上説明したようにこの発明によれば、
スペアカラムを配置するにあたって、不良アドレスが含
まれている場合に効率良く置き換えができるように配置
できる。従って、スペア回路のレイアウトの自由度が高
くなりチップサイズの縮小化に寄与する。これにより、
アドレス不良率が低い場合に少ないスペアカラムを有効
に用いて多ビット入出力のオーバー・レイドＤＱ方式に
対応する最適なリダンダンシ技術を有する半導体記憶装
置を提供することができる。

【図面の簡単な説明】

【図１】この発明の第１の実施形態に係るオーバー・レ
イドＤＱ方式の半導体記憶装置に対するスペアカラムの
配置構成を示すブロック図。

【図２】図１に関して、６４対のＤＱ線と１本のＳＤＱ
線を抜き出したこの発明の基本的な概念図。

【図３】一つのスイッチ回路と制御信号の関係を示す回
路図。

【図４】ＤＱ線対のデコード動作におけるアドレス信号
を表にした図。

【図５】スペアカラムを用いるために必要な第１の回路
図。

【図６】スペアカラムを用いるために必要な第２の回路
図。

【図７】第１の実施形態における図５、図６の構成を用
いた、アドレス信号入力に対するメモリのデータの読み
出しを示すタイミングチャート。

【図８】この発明の第２の実施形態に係るオーバー・レ
イドＤＱ方式の半導体記憶装置に対するスペアカラムの
配置構成を示すブロック図。

【図９】図８に関して、６４対のＤＱ線と４本のＳＤＱ
線を抜き出した概念図。

【図１０】図９の回路のスペアカラムを用いるために必
要なデコード制御及びフューズ回路の一例を示す回路
図。

【図１１】図１０とは異なるＩＯに対応して配置する、
図９の回路のスペアカラムを用いるために必要なでデコ
ード制御及びフューズ回路の一例を示す回路図。

【図１２】この発明の第３の実施形態に係るオーバー・
レイドＤＱ方式の半導体記憶装置の６４対のＤＱ線（Ｄ
Ｑ0 〜63）と４本のＳＤＱ線の関係を示した概念図。

【図１３】この発明の第４の実施形態に係るオーバー・
レイドＤＱ方式の半導体記憶装置に対するスペアカラム
の配置構成を示すブロック図。

【図１４】図１３に関する、６４対のＤＱ線（ＤＱ0 〜
63）と４本のＳＤＱ線の関係を抜き出した概念図。

【図１５】ＤＱ線とＩＯの間の伝達経路を示すブロック
図。

【図１６】図１５中の一部を示す第１の回路図。

【図１７】図１５中の一部を示す第２の回路図。

【図１８】図１５中の一部を示す第３の回路図。

【図１９】図１５中の一部を示す第４の回路図。

【図２０】図１５中の一部を示す第５の回路図。

【図２１】１６Ｍビット世代のＤＲＡＭの従来構成の一
例を示すブロック図。

【図２２】オーバー・レイドＤＱ方式のシステム構成を
説明する回路ブロック図。

【符号の説明】

101 …メモリセルアレイ ＤＱ0 〜ＤＱ255 …ＤＱ線（グローバル・データ線） 110 〜113 …スペア回路（スペアカラムとそのセンスア
ンプ（Ｓ／Ａ）及びスペアＤＱ線（ＳＤＱ線：ＳＤＱ0
〜ＳＤＱ3 ）を図示）

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 29/00 G11C 11/401 - 11/4099

Claims (21)

(57)【特許請求の範囲】
1. 【請求項１】 メモリセルを行線、列線方向にマトリク
   ス状に配置してなるメモリセルアレイと、 前記メモリセルアレイ内に設けられスペアメモリセルが
   配列されるスペアカラムと、 前記メモリセルアレイのデータを読み書きするためのア
   ドレスをデコードするデコーダと、 前記メモリセルアレイの上方で列線方向と同じ方向を有
   して、列線より上層の第１金属配線層で形成される、前
   記メモリセルアレイと電気的に接続されるための複数の
   データ線対と、 前記複数のデータ線対のうち部分的に共通のアドレスを
   有する所定本のデータ線対の信号が伝達されるための複
   数の信号線対と、 前記所定本のデータ線対を前記信号線対に導くため行線
   方向に設けられ、列線より上層で前記第１金属配線層よ
   り下層の第２金属配線層で形成される第１の並列配線対
   と、 前記スペアカラムの上方で列線方向と同じ方向を有し
   て、前記第１金属配線層で形成される、前記スペアメモ
   リセルと電気的に接続され前記データ線対と置き換えら
   れるためのスペアデータ線対と、 前記スペアデータ線対を前記各信号線対に導くために前
   記第２金属配線層で形成される第２の並列配線対と、 前記メモリセルアレイ中の不良のデータを伝達する特定
   のデータ線対のアドレスを記憶し、外部アドレス信号が
   入力されると、この外部アドレス信号に対応する前記デ
   ータ線対と前記スペアデータ線対のいずれか一つを選択
   するための制御信号を送出する制御回路と、 前記制御信号に基づき、前記スペアデータ線対と置き換
   えを行わない前記外部アドレスに対応したデータ線対
   と、データ線対と置き換えを行った前記外部アドレスに
   対応したスペアデータ線対との選択を制御することによ
   って前記外部アドレス信号に応じて前記メモリセルアレ
   イ内と前記信号線対の間を電気的に接続するスイッチ回
   路とを具備したことを特徴とする半導体記憶装置。
2. 【請求項２】 前記スペアカラム及びスペアデータ線対
   は、それぞれ、前記メモリセルアレイ内及びメモリセル
   アレイの上層の配線層において任意のアドレスビットで
   選択されるメモリセルアレイ部分毎に１個ずつ設けられ
   ることを特徴とする請求項１記載の半導体記憶装置。
3. 【請求項３】 前記スペアカラム及びスペアデータ線対
   は、それぞれ、前記メモリセルアレイ内及びメモリセル
   アレイの上層の配線層において任意のアドレスビットで
   選択されるメモリセルアレイ部分毎に複数個ずつ設けら
   れることを特徴とする請求項１記載の半導体記憶装置。
4. 【請求項４】 前記スペアカラム及びスペアデータ線対
   は、それぞれ、前記メモリセルアレイ内及びメモリセル
   アレイの上層の配線層において複数個まとめて設けられ
   ることを特徴とする請求項１記載の半導体記憶装置。
5. 【請求項５】 前記スペアカラム及びスペアデータ線対
   は、前記第２の並列配線対が前記スペアデータ線対各々
   に対して共有され、前記メモリセルアレイ部分全てに共
   有されるように構成されることを特徴とする請求項２な
   いし４いずれか記載の半導体記憶装置。
6. 【請求項６】 前記スペアカラム及びスペアデータ線対
   は、前記第２の並列配線対が前記スペアデータ線対複数
   に対して共有され、前記メモリセルアレイ部分複数に共
   有されるように構成されることを特徴とする請求項２な
   いし４いずれか記載の半導体記憶装置。
7. 【請求項７】 前記制御回路は前記メモリセルアレイ中
   の不良のデータを伝達するデータ線対のアドレスを記憶
   する第１の制御回路と、そのアドレスが属する前記複数
   の信号線対のうちの一つを選択するための第２の制御回
   路を含んでいることを特徴とする請求項１記載の半導体
   記憶装置。
8. 【請求項８】 前記第１の制御回路は前記複数の信号線
   対の所定数毎に対応して１つ設けられ、前記第２の制御
   回路は前記複数の信号線対各々に対応して一つずつ設け
   られることを特徴とする請求項７記載の半導体記憶装
   置。
9. 【請求項９】 前記制御回路は、前記メモリセルアレイ
   中の不良のデータを伝達するデータ線対のアドレスを記
   憶し外部アドレス信号に応じてその記憶状態を検出する
   第１回路部と、この第１回路部からの検出出力と、外部
   アドレスに対応するデータ線対を選択する信号との論理
   をとって、前記外部アドレスが属する前記信号線対に対
   応する一つのデータ線対またはスペアデータ線対を選択
   する前記制御信号を生成する第２の制御回路部とを含ん
   でいることを特徴とする請求項１記載の半導体記憶装
   置。
10. 【請求項１０】 前記制御回路は前記複数の信号線対の
    各々に対応するように一つずつ設けられることを特徴と
    する請求項９記載の半導体記憶装置。
11. 【請求項１１】 メモリセルを行線、列線方向にマトリ
    クス状に配置してなるメモリセルアレイと、 前記メモリセルアレイ内に設けられスペアメモリセルが
    配列されるスペアカラムと、 前記メモリセルアレイのデータを読み書きするためのア
    ドレスをデコードするデコーダと、 前記メモリセルアレイの上層の配線層で列線方向と同じ
    方向を有して設けられる前記メモリセルアレイと電気的
    に接続されるための複数のデータ線対と、 前記複数のデータ線対のうち部分的に共通のアドレスを
    有する所定本のデータ線対の信号が伝達されるための複
    数の信号線対と、 前記スペアカラムの上層の配線層で列線方向と同じ方向
    を有して設けられる、前記スペアメモリセルと電気的に
    接続され前記データ線対と置き換えられるためのスペア
    データ線対と、 前記スペアデータ線対を前記各信号線対に電気的に接続
    するため行線方向と同じ方向を有して設けられる配線経
    路と、 前記メモリセルアレイ中の不良のメモリセルのデータを
    伝達するデータ線対のアドレスを記憶し、外部アドレス
    信号が入力されると、この外部アドレス信号に対応する
    前記データ線対と前記スペアデータ線対のいずれか一つ
    を選択するための制御信号を送出する制御回路と、 前記制御信号に基づき、前記スペアデータ線対と置き換
    えを行わない前記外部アドレスに対応したデータ線対
    と、データ線対と置き換えを行った前記外部アドレスに
    対応したスペアデータ線対との選択を制御することによ
    って前記外部アドレス信号に応じて前記メモリセルアレ
    イ内と前記信号線対の間を電気的に接続するスイッチ回
    路とを具備したことを特徴とする半導体記憶装置。
12. 【請求項１２】 前記メモリセルはＤＲＡＭのメモリセ
    ルを構成することを特徴とする請求項１１記載の半導体
    記憶装置。
13. 【請求項１３】 前記スペアカラム及びスペアデータ線
    対は、それぞれ、前記メモリセルアレイ内及びメモリセ
    ルアレイの上層の配線層において任意のアドレスビット
    で選択されるメモリセルアレイ部分毎に１個ずつ設けら
    れることを特徴とする請求項１１記載の半導体記憶装
    置。
14. 【請求項１４】 前記スペアカラム及びスペアデータ線
    対は、それぞれ、前記メモリセルアレイ内及びメモリセ
    ルアレイの上層の配線層において任意のアドレスビット
    で選択されるメモリセルアレイ部分毎に複数個ずつ設け
    られることを特徴とする請求項１１記載の半導体記憶装
    置。
15. 【請求項１５】 前記スペアカラム及びスペアデータ線
    対は、それぞれ、前記メモリセルアレイ内及びメモリセ
    ルアレイの上層の配線層において複数個まとめて設けら
    れることを特徴とする請求項１１記載の半導体記憶装
    置。
16. 【請求項１６】 前記配線経路は、前記スペアデータ線
    対に各々に対して共有され、前記メモリセルアレイ部分
    全てに共有されるように構成されることを特徴とする請
    求項１３ないし１５いずれか記載の半導体記憶装置。
17. 【請求項１７】 前記配線経路は、前記スペアデータ線
    対に複数に対して共有され、前記メモリセルアレイ部分
    複数に共有されるように構成されることを特徴とする請
    求項１３ないし１５いずれか記載の半導体記憶装置。
18. 【請求項１８】 前記制御回路は前記メモリセルアレイ
    中の不良アドレスが電気的に接続されるデータ線対のア
    ドレスを記憶する第１の制御回路と、そのアドレスが属
    する前記複数の信号線対のうちの一つを選択するための
    第２の制御回路を含んでいることを特徴とする請求項１
    １記載の半導体記憶装置。
19. 【請求項１９】 前記第１の制御回路は前記複数の信号
    線対の所定数毎に対応して１つ設けられ、前記第２の制
    御回路は前記複数の信号線対各々に対応して一つずつ設
    けられることを特徴とする請求項１８記載の半導体記憶
    装置。
20. 【請求項２０】 前記制御回路は、前記メモリセルアレ
    イ中の不良アドレスに電気的に接続されるデータ線対の
    アドレスを記憶し外部アドレスに応じてその記憶状態を
    検出する第１回路部と、この第１回路部からの検出出力
    と、外部アドレスに対応するデータ線対を選択する信号
    との論理をとって、前記外部アドレスが属する前記信号
    線対に対応する一つのデータ線対またはスペアデータ線
    対を選択する前記制御信号を生成する第２の制御回路部
    とを含んでいることを特徴とする請求項１１記載の半導
    体記憶装置。
21. 【請求項２１】 前記制御回路は前記複数の信号線対の
    各々に対応するように一つずつ設けられることを特徴と
    する請求項２０記載の半導体記憶装置。