JP3457325B2 - デジタル受信機における自動利得制御方法および装置 - Google Patents
デジタル受信機における自動利得制御方法および装置Info
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/20—Automatic control
-
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- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/20—Automatic control
- H03G3/30—Automatic control in amplifiers having semiconductor devices
- H03G3/3052—Automatic control in amplifiers having semiconductor devices in bandpass amplifiers (H.F. or I.F.) or in frequency-changers used in a (super)heterodyne receiver
- H03G3/3078—Circuits generating control signals for digitally modulated signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03G3/20—Automatic control
- H03G3/30—Automatic control in amplifiers having semiconductor devices
- H03G3/3089—Control of digital or coded signals
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- Control Of Amplification And Gain Control (AREA)
- Circuits Of Receivers In General (AREA)
Description
【発明の詳細な説明】
［発明の技術的背景］
1.発明の分野
本発明は自動利得制御回路に関する。特に本発明はデ
ジタル受信機内で自動利得制御を行う優れた方法および
装置に関する。
ジタル受信機内で自動利得制御を行う優れた方法および
装置に関する。
2.関連技術の説明
狭帯域幅のFMセル通信システムで使用されるアナログ
受信機では、FM復調器は入射波形の位相コード化された
情報を抽出するために使用される。既存のFM復調器はし
ばしばアナログリミタの後にアナログ周波数弁別装置を
含んでおり、リミタは一定レベルに入力信号パワーを制
限する役目を行う。このようにして最大の信号対雑音比
がFN入力信号のダイナミック範囲全域にわたって周波数
弁別装置への入力で維持される。しかしながら、このよ
うなアナログ信号処理技術は通常、広範囲の信号フィル
タリングを含んでおり、しばしば、多数のディスクリー
トな部品を使用して構成される。さらに、改良された性
能がアナログ復調よりも線形デジタル波形復調を使用し
て実現されることが示されている。残念ながら、受信さ
れた信号のクリッピングがそこから得られたデータの崩
壊を招くので、一般的な復調技術はデジタル受信機に応
用可能ではないことが多い。
受信機では、FM復調器は入射波形の位相コード化された
情報を抽出するために使用される。既存のFM復調器はし
ばしばアナログリミタの後にアナログ周波数弁別装置を
含んでおり、リミタは一定レベルに入力信号パワーを制
限する役目を行う。このようにして最大の信号対雑音比
がFN入力信号のダイナミック範囲全域にわたって周波数
弁別装置への入力で維持される。しかしながら、このよ
うなアナログ信号処理技術は通常、広範囲の信号フィル
タリングを含んでおり、しばしば、多数のディスクリー
トな部品を使用して構成される。さらに、改良された性
能がアナログ復調よりも線形デジタル波形復調を使用し
て実現されることが示されている。残念ながら、受信さ
れた信号のクリッピングがそこから得られたデータの崩
壊を招くので、一般的な復調技術はデジタル受信機に応
用可能ではないことが多い。
デジタル的に変調された情報信号を受信するデジタル
受信機は制御信号により調節された利得を有する可変利
得増幅器を通常含んでいる。制御信号を使用して受信信
号の利得を調節するプロセスは自動利得制御（AGC）と
呼ばれる。典型的にデジタル受信機ではAGCプロセスは
可変利得増幅器の出力信号パワーの測定を含んでいる。
測定された値は所望の信号パワーを表す値と比較され、
可変利得増幅器に対する制御信号が発生される。エラー
値は信号パワーを所望の信号パワーに一致するように調
節するように増幅器利得を制御するために使用される。
最適の信号対雑音比でデジタル復調を行うため、自動利
得制御はベースバンド波形の大きさをベースバンドのア
ナログデジタル変換器のダイナミック範囲全域に近似し
て保持するために使用される。しかしながら、これは通
常自動利得制御が受信された信号パワーのダイナミック
範囲全域で与えられることを必要とする。
受信機は制御信号により調節された利得を有する可変利
得増幅器を通常含んでいる。制御信号を使用して受信信
号の利得を調節するプロセスは自動利得制御（AGC）と
呼ばれる。典型的にデジタル受信機ではAGCプロセスは
可変利得増幅器の出力信号パワーの測定を含んでいる。
測定された値は所望の信号パワーを表す値と比較され、
可変利得増幅器に対する制御信号が発生される。エラー
値は信号パワーを所望の信号パワーに一致するように調
節するように増幅器利得を制御するために使用される。
最適の信号対雑音比でデジタル復調を行うため、自動利
得制御はベースバンド波形の大きさをベースバンドのア
ナログデジタル変換器のダイナミック範囲全域に近似し
て保持するために使用される。しかしながら、これは通
常自動利得制御が受信された信号パワーのダイナミック
範囲全域で与えられることを必要とする。
セル環境では、デジタル受信機は信号パワーにおける
急速で広範囲の変化を受ける信号を受信してもよい。コ
ード分割多重アクセス（CDMA）自動車セル電話で使用さ
れるようなデジタル受信機では、適切な信号処理のため
に復調された信号のパワーを制御することが必要であ
る。しかしながら、CDMA両立性および通常のFM両立性の
両者に対するデジタル受信機、即ち二重モードのCDMA/F
M受信機では、広帯域幅のCDMA信号と狭帯域幅のFM信号
との両者のパワー制御を行うことが必要である。制御処
理は受信されたFMおよびCDMA信号パワーと関連する異な
ったダイナミック範囲によって複雑にされる。即ち、受
信されたFM信号の大きさは100dBよりも大きいダイナミ
ック範囲で変化してもよく、一方CDMAシステムは典型的
により限定されたダイナミック範囲、即ち約80dBを生じ
る。
急速で広範囲の変化を受ける信号を受信してもよい。コ
ード分割多重アクセス（CDMA）自動車セル電話で使用さ
れるようなデジタル受信機では、適切な信号処理のため
に復調された信号のパワーを制御することが必要であ
る。しかしながら、CDMA両立性および通常のFM両立性の
両者に対するデジタル受信機、即ち二重モードのCDMA/F
M受信機では、広帯域幅のCDMA信号と狭帯域幅のFM信号
との両者のパワー制御を行うことが必要である。制御処
理は受信されたFMおよびCDMA信号パワーと関連する異な
ったダイナミック範囲によって複雑にされる。即ち、受
信されたFM信号の大きさは100dBよりも大きいダイナミ
ック範囲で変化してもよく、一方CDMAシステムは典型的
により限定されたダイナミック範囲、即ち約80dBを生じ
る。
各モードに対して別々のAGC回路網を設けると、ハー
ドウェアの複雑性とこのような受信機の価格が上昇す
る。従って、より限定されたダイナミック範囲の広帯域
幅のCDMA信号と共に、狭い帯域幅と広いダイナミック範
囲のFM信号の両者で動作することができるAGC回路網を
提供することが望ましい。
ドウェアの複雑性とこのような受信機の価格が上昇す
る。従って、より限定されたダイナミック範囲の広帯域
幅のCDMA信号と共に、狭い帯域幅と広いダイナミック範
囲のFM信号の両者で動作することができるAGC回路網を
提供することが望ましい。
限定されたダイナミック範囲を有するアナログデジタ
ル（A/D）変換器を使用して廉価の受信機でデジタルAGC
を設けることも望ましい。セルシステム内のFM信号が10
0dBを越えて変化し、比較的廉価の８ビットA/D変換器は
約48dBのダイナミック範囲に限定されるので、価格が効
率的なAGC構成はA/D変換器のダイナミック範囲を越えな
いようにA/D変換器の前の受信機の部分の利得を制御す
ることがことができなければならない。代わりの構造は
より大きなダナミック範囲を有する高価なA/D変換器を
使用し、それによって受信機の価格を増加するか、また
は非常に困難で高価である無線のアナログ部分のAGC範
囲を増加することである。
ル（A/D）変換器を使用して廉価の受信機でデジタルAGC
を設けることも望ましい。セルシステム内のFM信号が10
0dBを越えて変化し、比較的廉価の８ビットA/D変換器は
約48dBのダイナミック範囲に限定されるので、価格が効
率的なAGC構成はA/D変換器のダイナミック範囲を越えな
いようにA/D変換器の前の受信機の部分の利得を制御す
ることがことができなければならない。代わりの構造は
より大きなダナミック範囲を有する高価なA/D変換器を
使用し、それによって受信機の価格を増加するか、また
は非常に困難で高価である無線のアナログ部分のAGC範
囲を増加することである。
それ故、本発明の目的は、前述の望ましい特性を有す
る優れた改良されたAGC回路を提供することであり、こ
れは以後説明するように、通常のAGC技術に関してある
別の利点を実現する。
る優れた改良されたAGC回路を提供することであり、こ
れは以後説明するように、通常のAGC技術に関してある
別の利点を実現する。
［発明の要約］
本発明は広いダイナミック範囲にわたって受信された
RF信号の信号パワーを制御するための優れた自動利得制
御方法と装置である。好ましい構成では、自動利得制御
装置は受信RF信号の種々のフェーディング特性に対して
所望の制御応答を与えるように調節されてもよい。問題
の信号がデジタル情報を含んだCDMA信号等の広帯域幅の
信号であるか、またはアナログ情報を含んだFM信号など
の狭帯域の信号である応用では、本発明の装置は必要な
利得制御を与えることができる。
RF信号の信号パワーを制御するための優れた自動利得制
御方法と装置である。好ましい構成では、自動利得制御
装置は受信RF信号の種々のフェーディング特性に対して
所望の制御応答を与えるように調節されてもよい。問題
の信号がデジタル情報を含んだCDMA信号等の広帯域幅の
信号であるか、またはアナログ情報を含んだFM信号など
の狭帯域の信号である応用では、本発明の装置は必要な
利得制御を与えることができる。
本発明にしたがって、二重モードの受信機の自動利得
制御（AGC）装置が開示される。このAGC装置は入力信号
を受信する入力ポートと、利得制御信号を受信する制御
ポートと、出力信号を与える出力ポートを有する調節可
能な利得の増幅器を含んでいる。AGC装置はさらに出力
信号のパワーに基づいて受信されたパワー信号を発生す
る手段を具備している。飽和積分装置は受信されたパワ
ー信号を基準信号と比較し、積分によって、または基準
値と受信されたパワー信号と利得制御信号とに基づく積
分を抑制することにより利得制御信号を発生する。
制御（AGC）装置が開示される。このAGC装置は入力信号
を受信する入力ポートと、利得制御信号を受信する制御
ポートと、出力信号を与える出力ポートを有する調節可
能な利得の増幅器を含んでいる。AGC装置はさらに出力
信号のパワーに基づいて受信されたパワー信号を発生す
る手段を具備している。飽和積分装置は受信されたパワ
ー信号を基準信号と比較し、積分によって、または基準
値と受信されたパワー信号と利得制御信号とに基づく積
分を抑制することにより利得制御信号を発生する。
［図面の簡単な説明］
本発明の特徴、目的、利点は添付図面を伴って説明さ
れる詳細な記述から明白になるであろう。同一の参照符
号は全体を通じて一致している。
れる詳細な記述から明白になるであろう。同一の参照符
号は全体を通じて一致している。
図１は本発明の自動利得制御装置（AGC）の１応用例
をブロック図の形態で示している。
をブロック図の形態で示している。
図２は利得制御電圧の関数としてAGC増幅器の利得を
図示で表している。
図示で表している。
図３はアナログ形態で構成された制御ループを含んで
いる本発明の自動利得制御装置の１実施形態を示してい
る。
いる本発明の自動利得制御装置の１実施形態を示してい
る。
図4Aと4Bは本発明の利得制御装置内に含まれる信号リ
ミタの１実施形態と関連する電圧およびパワー伝達特性
をそれぞれ図示して表している。
ミタの１実施形態と関連する電圧およびパワー伝達特性
をそれぞれ図示して表している。
図５は積分制御スイッチの動作を支配するために使用
される決定論理装置の１実施形態の構成を示している。
される決定論理装置の１実施形態の構成を示している。
図6A乃至6Cは本発明のAGC装置の動作を示したタイミ
ング図である。
ング図である。
図７は制御ループのデジタル構成を含んでいる本発明
のAGC装置の好ましい実施例を示している。
のAGC装置の好ましい実施例を示している。
図８は図７の積分装置内に含まれたデジタル飽和累算
装置の１実施形態の構成を示している。
装置の１実施形態の構成を示している。
［好ましい実施例の詳細な説明］
コード分割多重アクセス（CDMA）携帯セル通信装置で
使用されるようなデジタル受信機では、処理信号のパワ
ーを一定レベルに設定することが必要である。セル環境
では、受信機は信号パワーにおいて急速で広い変化を経
験する信号を受信する可能性がある。受信信号内に含ま
れたデジタルデータを適切に処理するために、信号強度
は受信機内で制御されなければならない。二重モードの
デジタル受信機、例えばCDMAおよび標準的なFM信号との
両者を処理することができるデジタル受信機では、受信
された信号のダイナミック範囲は選択された動作モード
の関数として変化する。従って、デジタル受信機の自動
利得制御装置が開示され、これは各動作モードでいずれ
かの環境の受信された信号パワーの変化を補償すること
ができる。
使用されるようなデジタル受信機では、処理信号のパワ
ーを一定レベルに設定することが必要である。セル環境
では、受信機は信号パワーにおいて急速で広い変化を経
験する信号を受信する可能性がある。受信信号内に含ま
れたデジタルデータを適切に処理するために、信号強度
は受信機内で制御されなければならない。二重モードの
デジタル受信機、例えばCDMAおよび標準的なFM信号との
両者を処理することができるデジタル受信機では、受信
された信号のダイナミック範囲は選択された動作モード
の関数として変化する。従って、デジタル受信機の自動
利得制御装置が開示され、これは各動作モードでいずれ
かの環境の受信された信号パワーの変化を補償すること
ができる。
図１は本発明の自動利得制御装置の１実施形態の応用
をブロック図で示している。図１では、自動利得制御装
置はCDMA携帯セル電話装置10のトランシーバ中に設けら
れている。電話装置10は二重モード、即ちCDMAと一般的
なFM両立性であってもよい。本発明の自動利得制御装置
は広帯域幅のCDMA信号と狭帯域幅のFM信号との両者のパ
ワー制御を提供することができる。広帯域幅と狭帯域幅
との両者の信号で動作するためのこのような回路の両立
性は受信機に価格、部品、パワーの節約を与える。
をブロック図で示している。図１では、自動利得制御装
置はCDMA携帯セル電話装置10のトランシーバ中に設けら
れている。電話装置10は二重モード、即ちCDMAと一般的
なFM両立性であってもよい。本発明の自動利得制御装置
は広帯域幅のCDMA信号と狭帯域幅のFM信号との両者のパ
ワー制御を提供することができる。広帯域幅と狭帯域幅
との両者の信号で動作するためのこのような回路の両立
性は受信機に価格、部品、パワーの節約を与える。
電話装置10は、ベース局から送信されるCDMAまたはFM
通信信号を含んだRF信号を受信するアンテナ12を含んで
いる。アンテナ12は受信信号をデュプレクサ14へ結合
し、これは受信信号を電話装置10の受信部分へ提供す
る。デュプレクサ14はまたアンテナ12へ結合しベース局
へ送信するために電話装置10の送信部分からCDMAまたは
FM通信信号を受信する。
通信信号を含んだRF信号を受信するアンテナ12を含んで
いる。アンテナ12は受信信号をデュプレクサ14へ結合
し、これは受信信号を電話装置10の受信部分へ提供す
る。デュプレクサ14はまたアンテナ12へ結合しベース局
へ送信するために電話装置10の送信部分からCDMAまたは
FM通信信号を受信する。
受信信号はデュプレクサ14から下方変換器16へ出力さ
れ、ここでRF信号はより低い周波数範囲に変換され、対
応する中間周波数（IF）信号として与えられる。下方変
換器16からのIF信号は自動利得制御されたIF増幅器18に
与えられる。IF信号はAGC信号（VAGC）により決定され
る利得レベルで増幅され、このAGC信号も増幅器18へ提
供される。増幅器18はVAGCに基づいて80dBを越えるよう
な高いダイナミック範囲にわたって利得の線形制御を与
えることができる。増幅器18は“LINEAR GAIN CONTROL
AMPLIFIER"と題する米国特許第5,099,204号明細書に記
載される設計であってもよい。
れ、ここでRF信号はより低い周波数範囲に変換され、対
応する中間周波数（IF）信号として与えられる。下方変
換器16からのIF信号は自動利得制御されたIF増幅器18に
与えられる。IF信号はAGC信号（VAGC）により決定され
る利得レベルで増幅され、このAGC信号も増幅器18へ提
供される。増幅器18はVAGCに基づいて80dBを越えるよう
な高いダイナミック範囲にわたって利得の線形制御を与
えることができる。増幅器18は“LINEAR GAIN CONTROL
AMPLIFIER"と題する米国特許第5,099,204号明細書に記
載される設計であってもよい。
前記参照の米国特許第5,099,204号明細書では、補償
回路は線形制御の所望のダイナミック範囲を達成するた
めに使用される。特定の構成では、このような制御は補
償回路からの補助がない状態で増幅回路により与えられ
てもよい。例えば縦続で配置されている複数の増幅段が
このような構成に含まれている。同様に高電圧電源の有
効性は補償回路の必要性を除去する。
回路は線形制御の所望のダイナミック範囲を達成するた
めに使用される。特定の構成では、このような制御は補
償回路からの補助がない状態で増幅回路により与えられ
てもよい。例えば縦続で配置されている複数の増幅段が
このような構成に含まれている。同様に高電圧電源の有
効性は補償回路の必要性を除去する。
利得制御されたIF信号が増幅器18から第２の周波数下
方変換器、即ち下方変換器20に出力され、ここでIF信号
はさらに低い周波数範囲に変換され、対応する直角位相
ベースバンド信号IBB、QBBとして出力される。図１で示
されている実施例では、動作のCDMAモードのベースバン
ド信号はコード化されたデジタルデータのＩおよびＱサ
ンプルであり、これはさらに位相復調と相関のために出
力される。二重モード受信機では、下方変換器20はまた
FM信号を周波数下方変換し、従ってベースバンドFMの同
位相および直角位相信号を提供し、これはさらにオージ
オ出力信号へ位相／周波数復調される。
方変換器、即ち下方変換器20に出力され、ここでIF信号
はさらに低い周波数範囲に変換され、対応する直角位相
ベースバンド信号IBB、QBBとして出力される。図１で示
されている実施例では、動作のCDMAモードのベースバン
ド信号はコード化されたデジタルデータのＩおよびＱサ
ンプルであり、これはさらに位相復調と相関のために出
力される。二重モード受信機では、下方変換器20はまた
FM信号を周波数下方変換し、従ってベースバンドFMの同
位相および直角位相信号を提供し、これはさらにオージ
オ出力信号へ位相／周波数復調される。
検出器25は下方変換器20により出力された信号の強度
を測定し、対応する受信信号強度指示（RSSI）信号を発
生する。RSSI信号は制御装置（図示せず）により供給さ
れるAGC基準信号（AGC_REF）と共に飽和積分装置回路網
22へ提供される。AGC_REF信号はベースバンド信号の所
望の信号強度レベルに対応する。制御装置はまたAGC制
限低レベル（AGC_LOW）とAGC制限高レベル（AGC_HIGH）
基準信号を飽和積分装置22へ提供する。AGC_HIGHとAGC_
LOW信号は飽和積分装置22により増幅器18の制御部分へ
提供される利得制御信号（VAGC）の大きさの限界に対応
する。
を測定し、対応する受信信号強度指示（RSSI）信号を発
生する。RSSI信号は制御装置（図示せず）により供給さ
れるAGC基準信号（AGC_REF）と共に飽和積分装置回路網
22へ提供される。AGC_REF信号はベースバンド信号の所
望の信号強度レベルに対応する。制御装置はまたAGC制
限低レベル（AGC_LOW）とAGC制限高レベル（AGC_HIGH）
基準信号を飽和積分装置22へ提供する。AGC_HIGHとAGC_
LOW信号は飽和積分装置22により増幅器18の制御部分へ
提供される利得制御信号（VAGC）の大きさの限界に対応
する。
図２は利得制御電圧の関数として増幅器18の利得を図
示している。図２を参照すると、増幅器18の利得はAGC_
HIGHを越えた制御電圧およびAGC_LOWよりも少ない制御
電圧に対して比較的一定値である非線形テーパーである
ように見える。通常、制御ループの対応する時定数が許
容可能な範囲内にあるように、VAGCの値をAGC_HIGHとAG
C_LOWの間の線形範囲内に制限することが所望される。
許容可能な範囲からのループ時定数の偏差は顕著なルー
プ制御エラーを生じる。本発明にしたがって、増幅器18
はこのようなループ制御エラーにより誘起される性能劣
化を阻止するように飽和積分装置22により線形利得領域
内で動作するように制限される。
示している。図２を参照すると、増幅器18の利得はAGC_
HIGHを越えた制御電圧およびAGC_LOWよりも少ない制御
電圧に対して比較的一定値である非線形テーパーである
ように見える。通常、制御ループの対応する時定数が許
容可能な範囲内にあるように、VAGCの値をAGC_HIGHとAG
C_LOWの間の線形範囲内に制限することが所望される。
許容可能な範囲からのループ時定数の偏差は顕著なルー
プ制御エラーを生じる。本発明にしたがって、増幅器18
はこのようなループ制御エラーにより誘起される性能劣
化を阻止するように飽和積分装置22により線形利得領域
内で動作するように制限される。
後述するように、飽和積分装置22はVAGCがAGC_HIGHと
AGC_LOWの間であるとき、RSSIとAGC_REF信号の差を積分
するように動作する。飽和積分装置22が積分動作を行わ
ないとき、利得制御信号VAGCはAGC_HIGHまたはAGC_LOW
で一定に維持され、それによって前述したように制御ル
ープ応答を改良する。本発明の好ましい実施例では、飽
和積分装置22内の決定論理装置はAGC_HIGHまたはAGC_LO
Wに関するVAGCの大きさと関連してRSSIとAGC_REFの値を
考慮する。
AGC_LOWの間であるとき、RSSIとAGC_REF信号の差を積分
するように動作する。飽和積分装置22が積分動作を行わ
ないとき、利得制御信号VAGCはAGC_HIGHまたはAGC_LOW
で一定に維持され、それによって前述したように制御ル
ープ応答を改良する。本発明の好ましい実施例では、飽
和積分装置22内の決定論理装置はAGC_HIGHまたはAGC_LO
Wに関するVAGCの大きさと関連してRSSIとAGC_REFの値を
考慮する。
図１を再度参照すると、飽和積分装置22は制御装置か
らのAGC_REF信号と共に検出器25からのRSSI信号を受信
する。正確なパワー制御を与えるため通常、RSSI信号と
AGC_REFとの差は最小にされることが必要である。飽和
積分装置22は差をゼロにすることによってAGCループ中
でこの機能を行うために使用される。例えば、信号利得
が非常に高いならば、RSSI信号もAGC_REFと比較して高
い。これらの信号が同じ大きさになるまで、積分装置の
出力信号VAGCは増幅器18の利得を減少し続ける。
らのAGC_REF信号と共に検出器25からのRSSI信号を受信
する。正確なパワー制御を与えるため通常、RSSI信号と
AGC_REFとの差は最小にされることが必要である。飽和
積分装置22は差をゼロにすることによってAGCループ中
でこの機能を行うために使用される。例えば、信号利得
が非常に高いならば、RSSI信号もAGC_REFと比較して高
い。これらの信号が同じ大きさになるまで、積分装置の
出力信号VAGCは増幅器18の利得を減少し続ける。
RSSI測定は受信信号処理の種々の点で行われることが
できることを理解すべきである。図１は測定が下方変換
器20による周波数下方変換後に行われることを示してい
るが、測定はIF増幅器18が後続する信号処理連鎖の所定
の点で行われることができる。RSSI測定は好ましくは信
号のフィルタ処理完成後に行われ、それによって測定さ
れた疑似干渉パワーを最小化する。広帯域幅および狭帯
域幅信号との両者のアナログパワー制御技術の使用にお
いて、同一のパワー制御回路は動作の両モードで使用さ
れることができる。
できることを理解すべきである。図１は測定が下方変換
器20による周波数下方変換後に行われることを示してい
るが、測定はIF増幅器18が後続する信号処理連鎖の所定
の点で行われることができる。RSSI測定は好ましくは信
号のフィルタ処理完成後に行われ、それによって測定さ
れた疑似干渉パワーを最小化する。広帯域幅および狭帯
域幅信号との両者のアナログパワー制御技術の使用にお
いて、同一のパワー制御回路は動作の両モードで使用さ
れることができる。
図１の携帯電話の送信機部分30に関して、送信パワー
も制御される。VAGC信号は再度、CDMAモードにおける送
信パワーの瞬間的制御を行うために使用される。VAGC信
号は制御装置（図示せず）からの種々の他の制御信号と
共に送信機部分30へ与えられる。
も制御される。VAGC信号は再度、CDMAモードにおける送
信パワーの瞬間的制御を行うために使用される。VAGC信
号は制御装置（図示せず）からの種々の他の制御信号と
共に送信機部分30へ与えられる。
図３を参照すると、飽和積分装置22の部分的アナログ
構成を含んだ本発明の自動利得制御装置の１実施形態が
示されている。図３では飽和積分装置は演算増幅器（op
amp）積分装置40を含んでおり、これは積分装置40が
積分装置として機能するように構成されているフィード
バック回路網を有する。特に、積分装置40は非反転入力
で抵抗42を介してAGC_REF信号を受信し、これはキャパ
シタ43にも接続されている。スイッチ44が積分装置の決
定論理装置46により与えられる制御情報に応答して閉じ
るとき、RSSI検出器48により出力されたRSSI信号は抵抗
50を介して積分装置40により受信される。スイッチ44は
積分装置の決定論理装置46からの制御情報に応答して開
位置に保持され、キャパシタ52は積分装置40の出力（V
AGC）をAGC_HIGHとAGC_LOWのいずれか一方で比較的一定
に保持する役目を行う。これはIF入力信号の大きさが予
め限定されたダイナミック範囲から逸脱するときに増幅
器18の飽和を阻止する。
構成を含んだ本発明の自動利得制御装置の１実施形態が
示されている。図３では飽和積分装置は演算増幅器（op
amp）積分装置40を含んでおり、これは積分装置40が
積分装置として機能するように構成されているフィード
バック回路網を有する。特に、積分装置40は非反転入力
で抵抗42を介してAGC_REF信号を受信し、これはキャパ
シタ43にも接続されている。スイッチ44が積分装置の決
定論理装置46により与えられる制御情報に応答して閉じ
るとき、RSSI検出器48により出力されたRSSI信号は抵抗
50を介して積分装置40により受信される。スイッチ44は
積分装置の決定論理装置46からの制御情報に応答して開
位置に保持され、キャパシタ52は積分装置40の出力（V
AGC）をAGC_HIGHとAGC_LOWのいずれか一方で比較的一定
に保持する役目を行う。これはIF入力信号の大きさが予
め限定されたダイナミック範囲から逸脱するときに増幅
器18の飽和を阻止する。
再度、図３を参照すると、交換装置の実施例がRFスイ
ッチ49,55を使用して示されている。RFスイッチ49と55
は図３のスイッチの設定により示されているようにCDMA
モード中にCDMA IF帯域通過フィルタ51をIF増幅器18に
結合する。FMモードでは、RFスイッチ49と55の位置はFM
IF帯域通過フィルタ53とリミタ54をIF増幅器18に結合
するように変化する。チャンネル外干渉を排除するため
のFM IF帯域通過フィルタ53はリミタ54を介して増幅器
18へ与えられたFM信号の帯域幅を限定する。例えば、FM
モード動作では、FM IFフィルタ53は約１セルチャンネ
ル（例えば30kHz）にわたる通過帯域幅と、IF中心周波
数（例えば＋／−60kHz）を大きく越えて延在する停止
帯を有するように設計される。CDMAモード動作期間中、
CDMA IFフィルタ51はチャンネル外干渉を排除し、増幅
器18に与えられるCDMA信号の帯域幅を限定するように設
計されている。例えば、CDMAモード期間中、CDMA IF帯
域通過フィルタ51は受信機のベースバンド部分のチップ
速度（例えば126MHz）と同程度の通過帯域を与え、予め
限定された排除帯域幅（例えば1.8MHz）を与える。別の
実施例では、リミタ54はIF増幅器18の前の共通通路に存
在する。
ッチ49,55を使用して示されている。RFスイッチ49と55
は図３のスイッチの設定により示されているようにCDMA
モード中にCDMA IF帯域通過フィルタ51をIF増幅器18に
結合する。FMモードでは、RFスイッチ49と55の位置はFM
IF帯域通過フィルタ53とリミタ54をIF増幅器18に結合
するように変化する。チャンネル外干渉を排除するため
のFM IF帯域通過フィルタ53はリミタ54を介して増幅器
18へ与えられたFM信号の帯域幅を限定する。例えば、FM
モード動作では、FM IFフィルタ53は約１セルチャンネ
ル（例えば30kHz）にわたる通過帯域幅と、IF中心周波
数（例えば＋／−60kHz）を大きく越えて延在する停止
帯を有するように設計される。CDMAモード動作期間中、
CDMA IFフィルタ51はチャンネル外干渉を排除し、増幅
器18に与えられるCDMA信号の帯域幅を限定するように設
計されている。例えば、CDMAモード期間中、CDMA IF帯
域通過フィルタ51は受信機のベースバンド部分のチップ
速度（例えば126MHz）と同程度の通過帯域を与え、予め
限定された排除帯域幅（例えば1.8MHz）を与える。別の
実施例では、リミタ54はIF増幅器18の前の共通通路に存
在する。
リミタ54は高パワーRF信号を減衰し、これは原理的に
FMモード動作期間中に受信される。FM信号はCDMAモード
動作中に遭遇した信号の最大強度を越えてもよい。好ま
しい実施例では、リミタ54はCDMA動作特性のダイナミッ
ク範囲内、例えば80dBに増幅器18への入力パワーを制限
する。リミタ54は図３の自動利得制御（AGC）ループの
制御範囲が予測されたCDMAダイナミック範囲を基礎とし
て設計されることを可能にし、それによってFMおよびCD
MAモード動作用の別々に較正されたAGC制御ループを設
ける必要性をなくしている。
FMモード動作期間中に受信される。FM信号はCDMAモード
動作中に遭遇した信号の最大強度を越えてもよい。好ま
しい実施例では、リミタ54はCDMA動作特性のダイナミッ
ク範囲内、例えば80dBに増幅器18への入力パワーを制限
する。リミタ54は図３の自動利得制御（AGC）ループの
制御範囲が予測されたCDMAダイナミック範囲を基礎とし
て設計されることを可能にし、それによってFMおよびCD
MAモード動作用の別々に較正されたAGC制御ループを設
ける必要性をなくしている。
図4Aおよび4Bはそれぞれリミタ54の１例の較正と関連
する電圧およびパワー伝達特性を示している。図4Aおよ
び4Bを参照すると、リミタ54は予め定められた最大電圧
Vmよりも小さい大きさの電圧を有する信号を減衰しな
い。飽和されたパワーはPSAT＝Vm2/2RLとして限定さ
れ、ここでRLは増幅器18の入力負荷インピーダンスを示
している。PSATを越える入力パワーでは、リミタ54によ
り発生される出力信号強度はピーク信号電圧を電圧Vmに
クリッピングすることによりほぼPSATで一定に維持する
ようにされる。PSATの値は最大の予測されたCDMA入力パ
ワーレベルに基づいて選択される。したがって、高電圧
正弦波IF入力信号（Pin＞PSAT）では、リミタ54により
発生される出力波形は固定した振幅に頭部を切取られる
が、IF入力周波数の周波数に一致した基本周波数を有
し、ここで本来の位相情報はローパスフィルタ56により
行われるローパス濾波により回復される。
する電圧およびパワー伝達特性を示している。図4Aおよ
び4Bを参照すると、リミタ54は予め定められた最大電圧
Vmよりも小さい大きさの電圧を有する信号を減衰しな
い。飽和されたパワーはPSAT＝Vm2/2RLとして限定さ
れ、ここでRLは増幅器18の入力負荷インピーダンスを示
している。PSATを越える入力パワーでは、リミタ54によ
り発生される出力信号強度はピーク信号電圧を電圧Vmに
クリッピングすることによりほぼPSATで一定に維持する
ようにされる。PSATの値は最大の予測されたCDMA入力パ
ワーレベルに基づいて選択される。したがって、高電圧
正弦波IF入力信号（Pin＞PSAT）では、リミタ54により
発生される出力波形は固定した振幅に頭部を切取られる
が、IF入力周波数の周波数に一致した基本周波数を有
し、ここで本来の位相情報はローパスフィルタ56により
行われるローパス濾波により回復される。
下方変換器20内に含まれているローパスフィルタ56は
CDMAモードまたはFMモードのいずれかで増幅器18により
出力されたIF信号の周波数よりも大きいカットオフ周波
数を有するように設計される。前述したように、ローパ
スフィルタ56はベースバンド同位相（Ｉ）および直角位
相（Ｑ）成分への下方変換前に、増幅器18により出力さ
れたIF信号の高調波を減衰するように設計される。リミ
タ54によりクリップされる高パワー波形は不所望な高調
波を生成する。IFローパスフィルタ56はこの不所望な高
調波を除去し、従ってそれらは所望のIF信号情報と共に
ベースバンドに変換されない。１実施形態では、フィル
タ56のタイプ、順序、通過帯域エッジは増幅器18により
発生され増幅されたIF信号に固有のIF高調波から生じる
ベースバンド歪みを減衰するように選択される。
CDMAモードまたはFMモードのいずれかで増幅器18により
出力されたIF信号の周波数よりも大きいカットオフ周波
数を有するように設計される。前述したように、ローパ
スフィルタ56はベースバンド同位相（Ｉ）および直角位
相（Ｑ）成分への下方変換前に、増幅器18により出力さ
れたIF信号の高調波を減衰するように設計される。リミ
タ54によりクリップされる高パワー波形は不所望な高調
波を生成する。IFローパスフィルタ56はこの不所望な高
調波を除去し、従ってそれらは所望のIF信号情報と共に
ベースバンドに変換されない。１実施形態では、フィル
タ56のタイプ、順序、通過帯域エッジは増幅器18により
発生され増幅されたIF信号に固有のIF高調波から生じる
ベースバンド歪みを減衰するように選択される。
フィルタ処理されたIF信号はミキサ60の第１の入力へ
与えられ、ミキサ60の他方の入力は発振器64から局部的
に発生された基準信号を受信する。ミキサ60はフィルタ
処理されたIF信号と基準信号を混合し、それぞれ出力ラ
イン70,72上でＩおよびＱベースバンド成分を発生す
る。ミキサ60は例えば３乃至300Hzの予め定められたマ
ージンによってIF中心周波数からオフセットされる周波
数をベースバンドDC周波数へマップするように設計され
る。このようなDCオフセットマージンは図３の自動利得
制御ループが変調されていないFM信号（即ち連続波（C
W）信号）と入力DCオフセットエラーとを区別すること
を可能にする。特に、ミキサ60は好ましくは中間帯のIF
周波数で入力CW信号に応答して約100Hzの出力周波数を
発生するように動作する。このように、RSSIパワー測定
を崩壊する可能性がある入力DCオフセットエラーはCW信
号情報を減衰せずにDCノッチフィルタ66により除去され
る。
与えられ、ミキサ60の他方の入力は発振器64から局部的
に発生された基準信号を受信する。ミキサ60はフィルタ
処理されたIF信号と基準信号を混合し、それぞれ出力ラ
イン70,72上でＩおよびＱベースバンド成分を発生す
る。ミキサ60は例えば３乃至300Hzの予め定められたマ
ージンによってIF中心周波数からオフセットされる周波
数をベースバンドDC周波数へマップするように設計され
る。このようなDCオフセットマージンは図３の自動利得
制御ループが変調されていないFM信号（即ち連続波（C
W）信号）と入力DCオフセットエラーとを区別すること
を可能にする。特に、ミキサ60は好ましくは中間帯のIF
周波数で入力CW信号に応答して約100Hzの出力周波数を
発生するように動作する。このように、RSSIパワー測定
を崩壊する可能性がある入力DCオフセットエラーはCW信
号情報を減衰せずにDCノッチフィルタ66により除去され
る。
図３を再度参照すると、出力ライン70,72はそれぞれ
ベースバンドＩおよびＱローパスフィルタ回路網76,78
に接続される。フィルタ回路網76,78は好ましくはFMお
よびCDMAモード動作中に13kHzと630kHzのカットオフ周
波数を示すローパス伝達関数を与えるようにそれぞれ構
成される。１実施例ではフィルタ76,78はそれぞれ１対
のフィルタを含んでおり、その一方はCDMAモード動作中
に使用され、他方はFMモード動作中に使用される。回路
網76,78に含まれる個々のフィルタは選択された動作モ
ードにしたがってベースバンドＩおよびＱ信号路にそれ
ぞれ切換えられる。好ましい実施例では、システム制御
装置は選択された動作モードに従ってフィルタ回路網内
に含まれるフィルタを切換える手段を含んでいる。
ベースバンドＩおよびＱローパスフィルタ回路網76,78
に接続される。フィルタ回路網76,78は好ましくはFMお
よびCDMAモード動作中に13kHzと630kHzのカットオフ周
波数を示すローパス伝達関数を与えるようにそれぞれ構
成される。１実施例ではフィルタ76,78はそれぞれ１対
のフィルタを含んでおり、その一方はCDMAモード動作中
に使用され、他方はFMモード動作中に使用される。回路
網76,78に含まれる個々のフィルタは選択された動作モ
ードにしたがってベースバンドＩおよびＱ信号路にそれ
ぞれ切換えられる。好ましい実施例では、システム制御
装置は選択された動作モードに従ってフィルタ回路網内
に含まれるフィルタを切換える手段を含んでいる。
ベースバンドフィルタ回路網76,78と、DCノッチフィ
ルタ66によるフィルタ処理後、結果的に得られたベース
バンドＩおよびＱ信号はRSSI検出器48に供給される。RS
SI検出器48は（dBで）測定された信号パワーを示す出力
RSSI信号を提供する。RSSI検出器48により出力されたRS
SI信号とAGC_REFとの差は制御電圧VAGCを発生するよう
に飽和積分装置22内で積分される。
ルタ66によるフィルタ処理後、結果的に得られたベース
バンドＩおよびＱ信号はRSSI検出器48に供給される。RS
SI検出器48は（dBで）測定された信号パワーを示す出力
RSSI信号を提供する。RSSI検出器48により出力されたRS
SI信号とAGC_REFとの差は制御電圧VAGCを発生するよう
に飽和積分装置22内で積分される。
再度、図３を参照すると、ベースバンドフィルタ回路
網76,78のＩおよびＱ出力はまたそれぞれＩおよびＱア
ナログデジタル（A/D）変換器86,88に与えられる。A/D
変換器86,88は選択された動作モード、即ちCDMAまたはF
Mのいずれかでデジタル復調用のベースバンドＩおよび
Ｑ信号を量子化するように動作する。好ましい実施例で
は、A/D変換器86,88のダイナミック範囲はIF増幅器18の
AGC装置の制御範囲を超える信号に適応するのに十分で
あるように選択される。図２、３を参照して前述したよ
うに、飽和積分装置22内の決定論理装置46は制御電圧V
AGCを範囲AGC_LOW＜VAGC＜ACG_HIGH内に制限する。これ
は増幅器18が非線形動作領域で飽和しないようにする。
網76,78のＩおよびＱ出力はまたそれぞれＩおよびＱア
ナログデジタル（A/D）変換器86,88に与えられる。A/D
変換器86,88は選択された動作モード、即ちCDMAまたはF
Mのいずれかでデジタル復調用のベースバンドＩおよび
Ｑ信号を量子化するように動作する。好ましい実施例で
は、A/D変換器86,88のダイナミック範囲はIF増幅器18の
AGC装置の制御範囲を超える信号に適応するのに十分で
あるように選択される。図２、３を参照して前述したよ
うに、飽和積分装置22内の決定論理装置46は制御電圧V
AGCを範囲AGC_LOW＜VAGC＜ACG_HIGH内に制限する。これ
は増幅器18が非線形動作領域で飽和しないようにする。
したがって、A/D変換器86,88は積分装置40が飽和され
るか否かにかかわらず歪みなしに入力信号を量子化する
ように設計されている。好ましい実施例では、各A/D変
換器86,88は６乃至８ビットのダイナミック範囲を提供
する。このダイナミック範囲は任意のRF入力レベルの変
換器86,88の量子化されたデジタル出力の信号対雑音比
と比較して変換器86,88への入力の信号対雑音比に劣化
を与えないように十分に大きい。例えばVAGCがAGC_LOW
に到達し、入力信号が増加し続けるとき、リミタ54はIF
信号の振幅を制限する。このようにしてA/D変換器86,88
の入力の信号レベルはある固定した量だけAGC_REFによ
り示されるレベルを越えてもよい。それ故、A/D変換器8
6,88は増加したレベルでベースバンド信号を正確に量子
化し続ける。
るか否かにかかわらず歪みなしに入力信号を量子化する
ように設計されている。好ましい実施例では、各A/D変
換器86,88は６乃至８ビットのダイナミック範囲を提供
する。このダイナミック範囲は任意のRF入力レベルの変
換器86,88の量子化されたデジタル出力の信号対雑音比
と比較して変換器86,88への入力の信号対雑音比に劣化
を与えないように十分に大きい。例えばVAGCがAGC_LOW
に到達し、入力信号が増加し続けるとき、リミタ54はIF
信号の振幅を制限する。このようにしてA/D変換器86,88
の入力の信号レベルはある固定した量だけAGC_REFによ
り示されるレベルを越えてもよい。それ故、A/D変換器8
6,88は増加したレベルでベースバンド信号を正確に量子
化し続ける。
同様に、A/D変換器86,88のダイナミック範囲は低いRF
入力信号レベルで信号対雑音比の劣化を与えない。例え
ば、VAGCがACG_HIGHに到達しスイッチ44が開いたとき、
入力RF信号が低下し続けるならば、A/D変換器86,88の入
力におけるベースバンド信号レベルはAGC_REFにより示
されるレベルよりも下に低下する。A/D変換器86,88への
入力の減少したレベルは装置のダイナミック範囲全域を
使用せず、即ち、A/D変換器86,88の出力のうち幾つかの
ビットは使用されない。A/D変換器86,88のダイナミック
範囲全域の使用を減少することは、ダナイミック範囲全
域を使用することと比較してA/D変換器86,88の雑音指数
を劣化する。しかしながら、RF信号レベルが電話装置の
熱雑音フロアに到達するのでA/D変換器86,88への入力の
信号対雑音比もまた低下する。A/D変換器86,88への入力
の信号対雑音比が減少することにより、A/D変換器86,88
への出力の信号対雑音比はA/D変換器86,88の劣化された
雑音指数により影響されない。それ故、A/D変換器86,88
の出力の信号対雑音比はA/D変換器86,88のダイナミック
範囲全域の使用を減少することによってそれ程影響を受
けない。この方法で、本発明のAGC装置は限定された範
囲のAGC制御ループがIF増幅器18の制御範囲よりも大き
なダイナミック範囲にわたる信号復調に使用されること
を可能にする。
入力信号レベルで信号対雑音比の劣化を与えない。例え
ば、VAGCがACG_HIGHに到達しスイッチ44が開いたとき、
入力RF信号が低下し続けるならば、A/D変換器86,88の入
力におけるベースバンド信号レベルはAGC_REFにより示
されるレベルよりも下に低下する。A/D変換器86,88への
入力の減少したレベルは装置のダイナミック範囲全域を
使用せず、即ち、A/D変換器86,88の出力のうち幾つかの
ビットは使用されない。A/D変換器86,88のダイナミック
範囲全域の使用を減少することは、ダナイミック範囲全
域を使用することと比較してA/D変換器86,88の雑音指数
を劣化する。しかしながら、RF信号レベルが電話装置の
熱雑音フロアに到達するのでA/D変換器86,88への入力の
信号対雑音比もまた低下する。A/D変換器86,88への入力
の信号対雑音比が減少することにより、A/D変換器86,88
への出力の信号対雑音比はA/D変換器86,88の劣化された
雑音指数により影響されない。それ故、A/D変換器86,88
の出力の信号対雑音比はA/D変換器86,88のダイナミック
範囲全域の使用を減少することによってそれ程影響を受
けない。この方法で、本発明のAGC装置は限定された範
囲のAGC制御ループがIF増幅器18の制御範囲よりも大き
なダイナミック範囲にわたる信号復調に使用されること
を可能にする。
図５はスイッチ44の位置を制御するように動作する決
定論理装置46の１実施形態を示している。図５で示され
ているようにAGC_HIGHとVAGC信号は論理比較装置104へ
与えられる。VAGCがAGC_HIGHのレベルを超えるとき、比
較装置104の出力は論理レベル１（１）になる。比較装
置104の出力がフリップフロップ110の出力と論理的にア
ンド処理され、これはスイッチ44の閉じた位置のために
論理レベル１である。フリップフロップ110の出力はス
イッチ44の位置の過剰な疑似トグリングを防止するため
に遅延素子114を通って遅延される。アンドゲート108お
よび遅延素子114はその後の一定の閉鎖時間後まで、ス
イッチ44が開かないようにする。低から高のアンドゲー
ト108の転移の出力は従ってフリップフロップ110の出力
を論理レベル０にリセットし、アンドゲート130の出力
で論理レベル０を生成し、スイッチ44を開く。スイッチ
44が開かれたとき、RSSI信号およびAGC_REF信号はルー
プによって等しくされない。AGC_HIGHが超過されてルー
プが開かれた場合、RSSI信号はAGC_REFよりも小さい信
号を示し、論理比較装置102の出力は論理レベル０にな
る。RSSI信号がAGC_REFのレベルを越えるとき、比較装
置102の出力は高レベルに変化し、アンドゲート106の出
力も高レベルに変化され、従って論理レベル１へフリッ
プフロップ110を設定し、スイッチ44を閉じる。遅延素
子112およびアンドゲート106は遅延装置114およびアン
ドゲート108と同様に機能し、予め定められた期間開い
ているまでスイッチ44を閉じないようにする。
定論理装置46の１実施形態を示している。図５で示され
ているようにAGC_HIGHとVAGC信号は論理比較装置104へ
与えられる。VAGCがAGC_HIGHのレベルを超えるとき、比
較装置104の出力は論理レベル１（１）になる。比較装
置104の出力がフリップフロップ110の出力と論理的にア
ンド処理され、これはスイッチ44の閉じた位置のために
論理レベル１である。フリップフロップ110の出力はス
イッチ44の位置の過剰な疑似トグリングを防止するため
に遅延素子114を通って遅延される。アンドゲート108お
よび遅延素子114はその後の一定の閉鎖時間後まで、ス
イッチ44が開かないようにする。低から高のアンドゲー
ト108の転移の出力は従ってフリップフロップ110の出力
を論理レベル０にリセットし、アンドゲート130の出力
で論理レベル０を生成し、スイッチ44を開く。スイッチ
44が開かれたとき、RSSI信号およびAGC_REF信号はルー
プによって等しくされない。AGC_HIGHが超過されてルー
プが開かれた場合、RSSI信号はAGC_REFよりも小さい信
号を示し、論理比較装置102の出力は論理レベル０にな
る。RSSI信号がAGC_REFのレベルを越えるとき、比較装
置102の出力は高レベルに変化し、アンドゲート106の出
力も高レベルに変化され、従って論理レベル１へフリッ
プフロップ110を設定し、スイッチ44を閉じる。遅延素
子112およびアンドゲート106は遅延装置114およびアン
ドゲート108と同様に機能し、予め定められた期間開い
ているまでスイッチ44を閉じないようにする。
RF入力信号のレベルがAGC範囲を超えるとき論理動作
の類似のシーケンスが実行される。VAGCがAGC_LOWより
下に低下するとき、比較装置118の出力は論理レベル１
になる。比較装置118の出力はフリップフロップ124の出
力と論理的にアンド処理され、これはスイッチ44が閉じ
たとき論理レベル１である。アンドゲート122の出力は
低レベルから高レベルへ変化し、従って、フリップフロ
ップ124の出力を論理レベル０をリセットする。これは
論理レベル０をアンドゲート130の出力で生じさせ、ス
イッチ44を開かせる。スイッチ44が開かれるとき、RSSI
信号はループによってAGC_REFに等しくされない。この
ようにして開かれているループ上でRSSI信号はAGC_REF
よりも大きく、論理比較装置116の出力は論理レベル０
である。RSSI信号はAGC_REFよりも小さくなるとき、比
較装置116とアンドゲート120の出力は高レベルに変化す
る。この変化はフリップフロップ124の出力を論理レベ
ル１に設定し、スイッチ44を閉じる。遅延素子126と128
とアンドゲート120,122は遅延装置114およびアンドゲー
ト108と同様に機能し、開位置と閉位置との間のスイッ
チ44の迅速なトグリングを防止する役目を行う。
の類似のシーケンスが実行される。VAGCがAGC_LOWより
下に低下するとき、比較装置118の出力は論理レベル１
になる。比較装置118の出力はフリップフロップ124の出
力と論理的にアンド処理され、これはスイッチ44が閉じ
たとき論理レベル１である。アンドゲート122の出力は
低レベルから高レベルへ変化し、従って、フリップフロ
ップ124の出力を論理レベル０をリセットする。これは
論理レベル０をアンドゲート130の出力で生じさせ、ス
イッチ44を開かせる。スイッチ44が開かれるとき、RSSI
信号はループによってAGC_REFに等しくされない。この
ようにして開かれているループ上でRSSI信号はAGC_REF
よりも大きく、論理比較装置116の出力は論理レベル０
である。RSSI信号はAGC_REFよりも小さくなるとき、比
較装置116とアンドゲート120の出力は高レベルに変化す
る。この変化はフリップフロップ124の出力を論理レベ
ル１に設定し、スイッチ44を閉じる。遅延素子126と128
とアンドゲート120,122は遅延装置114およびアンドゲー
ト108と同様に機能し、開位置と閉位置との間のスイッ
チ44の迅速なトグリングを防止する役目を行う。
アンドゲート130の論理出力は積分エネーブル信号と
考えられ、スイッチ44に接続されたスイッチ制御ライン
124上に供給される。好ましい実施例ではスイッチ44は
制御ライン124上における論理１の供給に応答して閉じ
られ、論理０がそこで供給されたときに開く。積分装置
の決定論理装置46は従ってRSSIとAGC_REF信号との差が
演算増幅器の積分装置40により積分される時間を制御す
る。このように積分装置の決定論理装置46と積分装置40
はVAGCを与えるために共同して動作する。
考えられ、スイッチ44に接続されたスイッチ制御ライン
124上に供給される。好ましい実施例ではスイッチ44は
制御ライン124上における論理１の供給に応答して閉じ
られ、論理０がそこで供給されたときに開く。積分装置
の決定論理装置46は従ってRSSIとAGC_REF信号との差が
演算増幅器の積分装置40により積分される時間を制御す
る。このように積分装置の決定論理装置46と積分装置40
はVAGCを与えるために共同して動作する。
図３のAGC装置の動作を図6A乃至6Cのタイミング図を
参照して詳細に説明する。特に、図6Aおよび6Bはそれぞ
れ例示的なRF信号の強度の時間変化と、飽和積分装置22
内のスイッチ44の対応する状態（開または閉）を示して
いる。図6Cは図6AのRF入力信号に応答して演算増幅器の
積分装置40により発生された利得制御電圧（VAGC）の対
応する値を示している。
参照して詳細に説明する。特に、図6Aおよび6Bはそれぞ
れ例示的なRF信号の強度の時間変化と、飽和積分装置22
内のスイッチ44の対応する状態（開または閉）を示して
いる。図6Cは図6AのRF入力信号に応答して演算増幅器の
積分装置40により発生された利得制御電圧（VAGC）の対
応する値を示している。
図6A乃至6Cにより示されているように、第１の積分間
隔（t0＜ｔ＜t1）にわたってRF入力信号の強度はAGCル
ープのAGC制御範囲に限定され、従ってAGC_LOW＜VAGC＜
AGC_HIGHである（図6C）。時間ｔ＝t1において、積分装
置の決定論理装置46はVAGCがAGC_LOWに到達したことを
決定し、従ってスイッチ44を開く。スイッチ44は時間間
隔t1＜ｔ＜t2にわたって開いており、その期間には積分
装置40がRSSIとAGC_REFとの差を積分しないようにす
る。この期間に、A/D変換器86,88の入力はリミタ54によ
り制限される。時間ｔ＝t2では、RF入力信号強度は再度
ループ制御範囲の上部境界より小さくなり、これは積分
装置の決定論理装置46によりスイッチ44を閉じさせ、V
AGCをAGC_LOWより大きくする。制御電圧VAGCがAGC_HIGH
に到達するまで、スイッチ44は第２の積分期間（t2＜ｔ
＜t3）にわたって閉じ、到達したときスイッチ44は再度
積分装置の決定論理装置46により開かれる。このとき、
A/D変換器86,88の入力はRF入力信号レベルの変化に応答
して変化する。類似の方法でスイッチ44は第３、第４、
第５の積分期間を開始するため時間t4、t6、t8で積分装
置の決定論理装置46により閉じられる。
隔（t0＜ｔ＜t1）にわたってRF入力信号の強度はAGCル
ープのAGC制御範囲に限定され、従ってAGC_LOW＜VAGC＜
AGC_HIGHである（図6C）。時間ｔ＝t1において、積分装
置の決定論理装置46はVAGCがAGC_LOWに到達したことを
決定し、従ってスイッチ44を開く。スイッチ44は時間間
隔t1＜ｔ＜t2にわたって開いており、その期間には積分
装置40がRSSIとAGC_REFとの差を積分しないようにす
る。この期間に、A/D変換器86,88の入力はリミタ54によ
り制限される。時間ｔ＝t2では、RF入力信号強度は再度
ループ制御範囲の上部境界より小さくなり、これは積分
装置の決定論理装置46によりスイッチ44を閉じさせ、V
AGCをAGC_LOWより大きくする。制御電圧VAGCがAGC_HIGH
に到達するまで、スイッチ44は第２の積分期間（t2＜ｔ
＜t3）にわたって閉じ、到達したときスイッチ44は再度
積分装置の決定論理装置46により開かれる。このとき、
A/D変換器86,88の入力はRF入力信号レベルの変化に応答
して変化する。類似の方法でスイッチ44は第３、第４、
第５の積分期間を開始するため時間t4、t6、t8で積分装
置の決定論理装置46により閉じられる。
図７を参照すると、飽和積分装置22のデジタル構成を
含んでいる本発明のAGCループの好ましい実施形態が示
されている。図７の実施形態では、アナログDCノッチフ
ィルタ66ではなく、デジタルハイパスフィルタ150がA/D
変換器86,88により発生されるベースバンドＩおよびＱ
サンプルに固有のDCオフセットを除去するために使用さ
れる。フィルタ150のカットオフ周波数はミキサ60内に
誘起した周波数オフセットよりも小さくなるように選択
される。DCオフセット除去の別の構成が以下の方法によ
り達成される。
含んでいる本発明のAGCループの好ましい実施形態が示
されている。図７の実施形態では、アナログDCノッチフ
ィルタ66ではなく、デジタルハイパスフィルタ150がA/D
変換器86,88により発生されるベースバンドＩおよびＱ
サンプルに固有のDCオフセットを除去するために使用さ
れる。フィルタ150のカットオフ周波数はミキサ60内に
誘起した周波数オフセットよりも小さくなるように選択
される。DCオフセット除去の別の構成が以下の方法によ
り達成される。
（ｉ）ベースバンドＩおよびＱ信号サンプルの平均を別
々に決定し、 （ii）さらに処理する前に、各ＩおよびＱ成分から結果
的なDC成分を減算する。
々に決定し、 （ii）さらに処理する前に、各ＩおよびＱ成分から結果
的なDC成分を減算する。
デジタルRSSI検出器154は典型的にベースバンドＩお
よびＱサンプルの大きさの関数として指数化された対数
パワーの値を含んでいる検索表を具備している。デジタ
ルRSSI検出器154はLOG（MAX｛ABS（Ｉ）,ABS（Ｑ）｝）
の値と補正項の値を決定することにより近似的な対数パ
ワー、即ち10 LOG（I2＋Q2）を概算する。動作MAX｛AB
S（Ｉ）,ABS（Ｑ）｝は所定のＩおよびＱサンプル対の
最大の成分の大きさに等しい出力値を生成する。特定の
構成では、この出力値は対数パワーの検索表への指数と
して機能する。検索表から得られた出力はLOG（I2＋
Q2）とLOG（MAX｛ABS（Ｉ）,ABS（Ｑ）｝）との差にほ
ぼ等しい補正項へ加算される。
よびＱサンプルの大きさの関数として指数化された対数
パワーの値を含んでいる検索表を具備している。デジタ
ルRSSI検出器154はLOG（MAX｛ABS（Ｉ）,ABS（Ｑ）｝）
の値と補正項の値を決定することにより近似的な対数パ
ワー、即ち10 LOG（I2＋Q2）を概算する。動作MAX｛AB
S（Ｉ）,ABS（Ｑ）｝は所定のＩおよびＱサンプル対の
最大の成分の大きさに等しい出力値を生成する。特定の
構成では、この出力値は対数パワーの検索表への指数と
して機能する。検索表から得られた出力はLOG（I2＋
Q2）とLOG（MAX｛ABS（Ｉ）,ABS（Ｑ）｝）との差にほ
ぼ等しい補正項へ加算される。
受信されたパワー評価、即ちRSSI検出器154により発
生されたRSSI信号はAGC_REF信号と共にデジタル減算器1
58へ供給される。結果的なエラー信号はデジタルスケー
ル乗算器162により所望のループ時定数tdにしたがって
スケールされる。ループ時定数tdはRF入力信号の予測さ
れたフェーディング特性にしたがって選択される。比較
的短いループ時定数（より高速のループ応答）は通常、
急峻なフェーディング特性を示す信号の追跡を可能にす
るために選択される。
生されたRSSI信号はAGC_REF信号と共にデジタル減算器1
58へ供給される。結果的なエラー信号はデジタルスケー
ル乗算器162により所望のループ時定数tdにしたがって
スケールされる。ループ時定数tdはRF入力信号の予測さ
れたフェーディング特性にしたがって選択される。比較
的短いループ時定数（より高速のループ応答）は通常、
急峻なフェーディング特性を示す信号の追跡を可能にす
るために選択される。
好ましい実施例では、スケール乗算器162は減衰したR
SSI信号に応答して第１のループ時定数により減算器158
からのエラー信号と乗算し、RSSI信号が増加したときに
第２のループ時定数により乗算されるようにプログラム
されてもよい。これは演算環境のフェーディング特性を
基礎としてAGCループ応答を調整する柔軟性をさらに可
能にし、ループオバーシュートを最小にする。
SSI信号に応答して第１のループ時定数により減算器158
からのエラー信号と乗算し、RSSI信号が増加したときに
第２のループ時定数により乗算されるようにプログラム
されてもよい。これは演算環境のフェーディング特性を
基礎としてAGCループ応答を調整する柔軟性をさらに可
能にし、ループオバーシュートを最小にする。
図７を再度参照すると、スケール乗算器162により発
生されたスケールされたエラー信号は飽和累算装置166
に与えられる。飽和累算装置166は集合エラー信号がAGC
_HIGHまたはAGC_LOWに到達するまでスケールされたエラ
ー信号値を集合したエラー信号に累算するように動作す
る。集合エラー信号の値はスケールされたエラー信号が
受信されるまでAGC_HIGHまたはAGC_LOWで維持され、こ
れは現存の集合エラー信号と結合した後、AGC_HIGHまた
はAGC_LOWにより限定される範囲内で集合エラー信号を
生じる。
生されたスケールされたエラー信号は飽和累算装置166
に与えられる。飽和累算装置166は集合エラー信号がAGC
_HIGHまたはAGC_LOWに到達するまでスケールされたエラ
ー信号値を集合したエラー信号に累算するように動作す
る。集合エラー信号の値はスケールされたエラー信号が
受信されるまでAGC_HIGHまたはAGC_LOWで維持され、こ
れは現存の集合エラー信号と結合した後、AGC_HIGHまた
はAGC_LOWにより限定される範囲内で集合エラー信号を
生じる。
図８は飽和累算装置166の１実施形態の構成を示して
いる。図８で示されているようにスケールされたエラー
信号はデジタル加算器170の第１の入力に与えられる。
スケールされたエラー信号はデジタル加算器170内で飽
和累算装置166により発生された集合エラー信号と加算
され、ここで集合エラー信号は第１のレジスタ174に記
憶される。システム制御装置（図示せず）により与えら
れたAGC_HIGHまたはAGC_LOWの値は第２のレジスタ178内
に記憶される。第２のレジスタ178に結合される最小お
よび最大信号クリッパー182,184は第１のレジスタ174へ
与えられるデジタル信号値をAGC_HIGHまたはAGC_LOWに
より限定される範囲内に制限する。
いる。図８で示されているようにスケールされたエラー
信号はデジタル加算器170の第１の入力に与えられる。
スケールされたエラー信号はデジタル加算器170内で飽
和累算装置166により発生された集合エラー信号と加算
され、ここで集合エラー信号は第１のレジスタ174に記
憶される。システム制御装置（図示せず）により与えら
れたAGC_HIGHまたはAGC_LOWの値は第２のレジスタ178内
に記憶される。第２のレジスタ178に結合される最小お
よび最大信号クリッパー182,184は第１のレジスタ174へ
与えられるデジタル信号値をAGC_HIGHまたはAGC_LOWに
より限定される範囲内に制限する。
図７、８で示されているハイパスフィルタ150、RSSI
検出器154、飽和積分装置22のデジタル構成は対応する
アナログ構成に比較して幾つかの利点を提供する。例え
ば、ここで使用されるデジタル部品は温度ドリフトの影
響を受けず、ループ信号獲得を促進するために予測され
た信号フェーディング状態にしたがって積分時定数が調
節されることを可能にする。さらに、デジタル形態で構
成されているフィルタおよび積分装置はディスクリート
な抵抗およびキャパシタンス部品の対応する配置よりも
占有容積が非常に少ない。
検出器154、飽和積分装置22のデジタル構成は対応する
アナログ構成に比較して幾つかの利点を提供する。例え
ば、ここで使用されるデジタル部品は温度ドリフトの影
響を受けず、ループ信号獲得を促進するために予測され
た信号フェーディング状態にしたがって積分時定数が調
節されることを可能にする。さらに、デジタル形態で構
成されているフィルタおよび積分装置はディスクリート
な抵抗およびキャパシタンス部品の対応する配置よりも
占有容積が非常に少ない。
デジタルRSSI検出器とデジタル飽和積分装置の利用は
正確性を改良することも期待される。特に、VAGC値がAG
C_HIGHまたはAGC_LOWで維持されることを必要とする期
間に、アナログ部品に関連するキャパシタンス放電等に
よって、通常、VAGC値が時間にわたって所望のレベルか
ら“低下する”。図７、８で示されている飽和積分装置
のデジタル構成はアナログ積分装置の信号“低下”特性
を示さない。
正確性を改良することも期待される。特に、VAGC値がAG
C_HIGHまたはAGC_LOWで維持されることを必要とする期
間に、アナログ部品に関連するキャパシタンス放電等に
よって、通常、VAGC値が時間にわたって所望のレベルか
ら“低下する”。図７、８で示されている飽和積分装置
のデジタル構成はアナログ積分装置の信号“低下”特性
を示さない。
図７を再度参照すると、飽和累算装置166のレジスタ1
74内に記憶された集合エラー信号はデジタルアナログ変
換器（DAC）190に与えられる。好ましい実施例では、DA
C190の分解能は1dBよりも小さい出力アナログAGCステッ
プ寸法を与えるのに十分である。その代りに、０、１論
理レベルのパルス幅変調された（PWM）またはパルス密
度変調された（PDM）出力パルスシーケンスが集合エラ
ー信号に応答して発生される。PDM信号は本出願人の“M
ultibit To Single Bit Digital Signal Converter"と
題する米国特許第08/011,618号明細書に開示されてい
る。出力パルスシーケンスの平均値は所望のアナログ出
力電圧に対応する。
74内に記憶された集合エラー信号はデジタルアナログ変
換器（DAC）190に与えられる。好ましい実施例では、DA
C190の分解能は1dBよりも小さい出力アナログAGCステッ
プ寸法を与えるのに十分である。その代りに、０、１論
理レベルのパルス幅変調された（PWM）またはパルス密
度変調された（PDM）出力パルスシーケンスが集合エラ
ー信号に応答して発生される。PDM信号は本出願人の“M
ultibit To Single Bit Digital Signal Converter"と
題する米国特許第08/011,618号明細書に開示されてい
る。出力パルスシーケンスの平均値は所望のアナログ出
力電圧に対応する。
DAC190により与えられたアナログ出力はIF増幅器18の
利得制御ポートに供給される前にローパスフィルタ194
を通過される。ローパスフィルタ194はDAC190により発
生される疑似出力を減衰するように設計される。
利得制御ポートに供給される前にローパスフィルタ194
を通過される。ローパスフィルタ194はDAC190により発
生される疑似出力を減衰するように設計される。
当業者が本発明を実施または使用することを可能にす
るため好ましい実施形態を説明した。これらの実施形態
に対する種々の変形は当業者に容易に明白であり、ここ
で限定されている一般原理を発明能力を要することなく
他の実施形態に応用してもよい。従って、本発明はここ
で示されている実施形態に限定されることを意図せず、
ここで説明した原理および顕著な特徴と一貫して最も広
い技術的範囲を意図するものである。
るため好ましい実施形態を説明した。これらの実施形態
に対する種々の変形は当業者に容易に明白であり、ここ
で限定されている一般原理を発明能力を要することなく
他の実施形態に応用してもよい。従って、本発明はここ
で示されている実施形態に限定されることを意図せず、
ここで説明した原理および顕著な特徴と一貫して最も広
い技術的範囲を意図するものである。
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０４Ｂ 1/707 Ｈ０４Ｌ 27/22 Ｄ
Ｈ０４Ｌ 27/22 27/00 Ｇ
27/38 Ｈ０４Ｊ 13/00 Ｄ
(72)発明者 ブラック、ピーター・ジェイ
オーストラリア国、キューエルディー
4067、セント・ルーシア、アパートメン
ト ナンバー 13、オーストラル・スト
リート 11
(56)参考文献 特開 平２−222206（ＪＰ，Ａ)
特開 平２−222205（ＪＰ，Ａ)
特開 平４−2210（ＪＰ，Ａ)
実開 昭56−56217（ＪＰ，Ｕ)
特表 平６−505138（ＪＰ，Ａ)
特表 平６−507768（ＪＰ，Ａ)
特表 平５−501794（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03G 3/20
H04B 1/16
H04B 1/18
H04B 1/707
H04L 27/22
H04L 27/38
Claims (39)
- 【請求項１】入力信号受信用の入力ポートと利得制御信
号受信用の制御ポートと出力信号を与えるための出力ポ
ートとを有する調節可能な利得増幅器を具備している自
動利得制御装置において、 前記出力信号パワーに基づいて受信されたパワー信号を
発生する手段と、 積分エネーブル信号に応答して前記受信されたパワー信
号と基準信号とを比較し、前記利得制御信号を発生する
飽和積分装置と、 前記利得制御信号の値と、前記受信されたパワー信号の
値と、前記基準信号の値とに応答して前記積分エネーブ
ル信号を発生する決定手段とを具備している自動利得制
御装置。 - 【請求項２】前記利得制御信号の値が第１の予め限定さ
れたしきい値より小さくなるときと、前記利得制御信号
が第２の予め限定されたしきい値を超過するとき前記積
分エネーブル信号は前記飽和積分装置をディスエーブル
にする請求項１記載の自動利得制御装置。 - 【請求項３】前記利得制御信号が前記第１の予め限定さ
れたしきい値よりも下の値になるとき、前記受信された
パワー信号の値が前記基準信号よりも小さくなるまで前
記積分エネーブル信号は前記飽和積分装置をディスエー
ブルにする請求項２記載の自動利得制御回路。 - 【請求項４】前記利得制御信号は前記第２の予め限定さ
れたしきい値を超過したとき、前記積分エネーブル信号
は前記受信されたパワー信号値が前記基準信号よりも大
きくなるまで前記飽和積分装置をディスエーブルにする
請求項２記載の自動利得制御回路。 - 【請求項５】前記調節可能な利得増幅器の前記出力ポー
トに結合されて動作するアナログデジタル変換器をさら
に具備し、前記アナログデジタル変換器は前記出力信号
のデジタルサンプルを発生するために予め限定されたダ
イナミック範囲にわたって動作する請求項１記載の自動
利得制御回路。 - 【請求項６】前記出力信号を周波数下方変換するために
前記調節可能な利得増幅器の前記出力ポートに接続され
た入力ポートを有する下方変換器と、 前記入力信号のパワー変化を入力ダイナミック範囲に制
限するリミタと、 前記下方変換器の出力に結合して動作し、前記下方変換
された出力信号のデジタルサンプルを生成するために予
め限定されたダイナミック範囲にわたって動作するアナ
ログデジタル変換器とをさらに具備し、 前記入力信号の大きさが前記入力ダイナミック範囲内に
あるとき、前記出力信号の対応する大きさは前記予め限
定されたダイナミック範囲内にある請求項１記載の自動
利得制御回路。 - 【請求項７】ベースバンド信号を発生するように前記出
力信号をベースバンド周波数へ周波数下方変換する手段
をさらに具備し、下方変換するための前記手段は、前記
出力信号の予め限定された中心周波数を予め定められた
マージンによりDCからオフセットされるベースバンド周
波数へ下方変換する手段を具備しており、したがって前
記出力信号内のDCオフセットエラーが前記出力信号内の
連続波信号から弁別されることを可能にする請求項１記
載の自動利得制御装置。 - 【請求項８】下方変換する前記手段が前記ベースバンド
信号からベースバンド周波数より下の周波数を有する信
号を減衰するDCノッチフィルタを具備している請求項７
記載の自動利得制御装置。 - 【請求項９】入力信号受信用の入力ポートと、利得制御
信号受信用の制御ポートと、出力信号を与える出力ポー
トとを有する調節可能な利得増幅器を使用する自動利得
制御方法において、 前記出力信号のパワーに基づいて受信されたパワー信号
を発生し、 積分エネーブル信号に応答して、前記受信されたパワー
信号と基準信号との差を積分し、前記利得制御信号を発
生し、 前記受信されたパワーと前記基準信号と前記利得制御信
号の値に基づいて前記積分エネーブル信号を与えるステ
ップからなる方法。 - 【請求項１０】前記積分エネーブル信号を与えるステッ
プにおいて、 前記利得制御信号の値が第１の予め限定されたしきい値
よりも小さいとき、前記積分エネーブル信号をディスエ
ーブルにし、 前記受信されたパワー信号の値が前記基準信号よりも小
さいならば、前記積分エネーブル信号をエネーブルにす
るステップを有する請求項９記載の自動利得制御方法。 - 【請求項１１】前記積分エネーブル信号を与える前記ス
テップにおいて、 前記利得制御信号値が第２の予め限定されたしきい値を
越えるとき、前記積分エネーブル信号をディスエーブル
にし、 前記受信されたパワー信号の値が前記基準信号よりも大
きいならば、前記積分エネーブル信号をエネーブルにす
るステップを有する請求項９記載の自動利得制御方法。 - 【請求項１２】前記出力信号の大きさが予め限定された
ダイナミック範囲内であるとき、前記デジタルサンプル
が前記出力信号の前記大きさと比例する大きさであるよ
うに前記出力信号のデジタルサンプルを発生するステッ
プをさらに有する請求項９記載の自動利得制御方法。 - 【請求項１３】前記入力信号のパワー変化を入力ダイナ
ミック範囲に制限しそれによって前記出力信号のパワー
変化が前記予め限定されたダイナミック範囲内に制限さ
れるステップをさらに有する請求項12記載の自動利得制
御方法。 - 【請求項１４】前記受信されたパワー信号を発生する前
記ステップが前記デジタルサンプルを累算して前記受信
されたパワー信号を発生するステップを有している請求
項12記載の自動利得制御方法。 - 【請求項１５】前記積分ステップにおいて、 エラー信号を生成するために前記基準信号から前記受信
されたパワー信号を減算し、 ラップ時定数にしたがって前記エラー信号をスケール
し、 前記積分エネーブル信号に応答して前記スケールされた
エラー信号を累算するステップを有する請求項14記載の
自動利得制御方法。 - 【請求項１６】CDMAおよびFMセル通信システムからの信
号を処理する二重モードデジタル受信機に設けられ、調
節可能な利得増幅器を具備し、ここで調節可能な利得増
幅器は入力信号受信用の入力ポートと、利得制御信号受
信用の制御ポートと、出力信号を与える出力ポートとを
具備しており、自動利得制御装置において、 CDMA利得制御モードを選択し、およびFM利得制御モード
を選択する選択手段と、 CDMA利得制御モードを選択するとき出力信号をフィルタ
処理する第１の手段と、FM利得制御モードを選択すると
き出力信号をフィルタ処理する第２の手段と、 出力信号のパワーに基づいて受信されたパワー信号を発
生する手段と、 基準信号と比較したとき受信されたパワー信号を積分
し、利得制御信号を発生する手段と、 基準信号と受信されたパワー信号と利得制御信号との値
に基づいて積分する手段をエネーブルにする手段とを具
備している二重モードデジタル受信機。 - 【請求項１７】入力信号受信用の入力ポートと利得制御
信号受信用の制御ポートと出力信号を与える出力ポート
とを有する調節可能な利得増幅器を含んだ自動利得制御
装置において、 前記出力信号のパワーに基づいて受信されたパワー信号
を発生する手段と、 前記受信されたパワー信号を基準信号と比較し、比較結
果に応答してエラー信号を発生するための飽和積分手段
とを具備し、前記飽和積分手段は１以上の積分期間にわ
たって排他的に前記エラー信号を累算することにより前
記利得制御信号を与える手段と、前記エラーおよび利得
制御信号の値に基づいて前記１以上の積分期間を限定す
る決定手段とを含んでいる自動利得制御装置。 - 【請求項１８】前記受信されたパワー信号を発生する手
段が前記デジタルサンプルを累算して前記受信されたパ
ワー信号を発生する手段を含んでいる請求項17記載の自
動利得制御装置。 - 【請求項１９】前記飽和積分装置は、 エラー信号を与えるために前記基準信号から前記受信さ
れたパワー信号を減算する手段と、 ループ時定数にしたがって前記エラー信号をスケールす
る手段と、 前記積分エネーブル信号に応答して前記スケールされた
エラー信号を累算する手段とをさらに具備している請求
項18記載の自動利得制御装置。 - 【請求項２０】入力信号受信用の入力ポートと利得制御
信号受信用の制御ポートと出力信号を与える出力ポート
とを有する調節可能な利得増幅器を含んでいる自動利得
制御装置において、 前記出力信号のパワーに基づいて受信されたパワー信号
を発生する手段と、 前記受信されたパワー信号を基準信号と比較し、比較結
果に応答してエラー信号を発生する飽和積分手段とを具
備し、前記飽和積分手段はエラーおよび利得制御信号の
値に基づいて前記エラー信号を選択的に積分することに
より前記利得制御信号を与える手段を含んでいる自動利
得制御装置。 - 【請求項２１】前記飽和積分装置は、前記利得制御信号
の大きさが第１の予め限定されたしきい値よりも小さい
ときのみ前記エラー信号が積分されるように選択的にエ
ネーブルする第１の手段と、前記利得制御信号の大きさ
が第２の予め限定されたしきい値を越えるときのみ前記
エラー信号が積分されるように選択的にエネーブルする
第２の手段とを含んでいる請求項20記載の自動利得制御
装置。 - 【請求項２２】調節可能な利得増幅器の前記出力ポート
に結合して動作し、前記出力信号のデジタルサンプルを
発生するため予め限定されたダイナミック範囲にわたっ
て動作可能であるアナログデジタル変換器をさらに含ん
でいる請求項20記載の自動利得制御回路。 - 【請求項２３】前記出力信号の周波数を下方変換するた
めに前記調節可能な利得増幅器の前記出力ポートに接続
した入力ポートを有する下方変換器と、 前記入力信号のパワー変化を入力ダイナミック範囲に制
限するリミタ手段と、 前記下方変換器の出力に結合して動作し、前記下方変換
された出力信号のデジタルサンプルを生成するため予め
限定されたダイナミック範囲にわたって動作するアナロ
グデジタル変換器とをさらに具備し、 前記入力信号の大きさが前記入力ダイナミック範囲内に
あるとき、前記出力信号の対応する大きさは前記予め限
定されたダイナミック範囲内にある請求項20記載の自動
利得制御回路。 - 【請求項２４】前記飽和積分装置は、 前記デジタルサンプルをデジタル制御信号に累算する手
段と、 前記デジタル制御信号を前記利得制御信号に変換するデ
ジタルアナログ変換器とを含んでいる請求項22記載の自
動利得制御回路。 - 【請求項２５】入力信号受信用の入力ポートと、利得制
御信号受信用の制御ポートと、出力信号を与える出力ポ
ートとを有する調節可能な利得増幅器を使用した自動利
得制御方法において、 前記出力信号のパワーに基づいて受信されたパワー信号
を発生し、 前記受信されたパワー信号を基準信号と比較し、比較結
果を応答してエラー信号を発生し、 前記エラーおよび利得制御信号の値にしたがって前記エ
ラー信号を選択的に積分することにより前記利得制御信
号を与えるステップを有する方法。 - 【請求項２６】前記利得制御信号を与えるステップにお
いて、 前記利得制御信号の大きさが第１の予め限定されたしき
い値よりも小さいときのみ第１の時間間隔にわたって前
記エラ信号を積分し、 前記利得制御信号の大きさが第２の予め限定されたしき
い値を越えるときのみ第２の時間間隔にわたって前記エ
ラー信号を積分するステップを含んでいる請求項25記載
の自動利得制御方法。 - 【請求項２７】前記出力信号の大きさが予め限定された
範囲内であるとき、前記デジタルサンプルは前記出力信
号の前記大きさに比例する大きさであるように前記出力
信号のデジタルサンプルを発生するステップをさらに含
んでいる請求項25記載の自動利得制御方法。 - 【請求項２８】前記入力信号のパワー変化を入力ダイナ
ミック範囲に制限し、それによって前記出力信号のパワ
ー変化が前記予め限定されたダイナミック範囲内に制限
されるステップをさらに含んでいる請求項27記載の自動
利得制御方法。 - 【請求項２９】前記デジタルサンプルをデジタル制御信
号に累算し、 前記デジタル制御信号を前記利得制御信号に変換するス
テップをさらに含んでいる請求項27記載の自動利得制御
方法。 - 【請求項３０】前記入力信号の大きさの変化に対する前
記自動利得制御装置の応答に関するループ時定数にした
がって、前記デジタルサンプルをスケールするステップ
をさらに含んでいる請求項29記載の自動利得制御方法。 - 【請求項３１】前記飽和積分装置はさらに前記入力信号
の大きさの変化に対する前記自動利得制御装置の応答に
関するループ時定数にしたがって、前記デジタルサンプ
ルをスケールする手段を含んでいる請求項24記載の自動
利得制御装置。 - 【請求項３２】前記飽和積分手段は、前記利得制御信号
の大きさが上部および下部しきい値の間にあるとき前記
エラー信号を選択的に積分し、その他の場合には前記エ
ラー信号の積分を阻止する決定手段を含んでおり、 ここで前記調節可能な利得増幅器は前記上部および下部
しきい値の間の大きさを有する利得制御信号に応答して
予め定められた範囲の利得を提供するように動作する請
求項20記載の自動利得制御装置。 - 【請求項３３】ベースバンド信号を発生するために前記
出力信号の周波数をベースバンド周波数に下方変換する
手段をさらに含んでおり、前記下方変換手段は前記出力
信号の予め定められた中心周波数を、ベースバンドDC周
波数から予め定められたマージンによりオフセットされ
たベースバンド周波数に下方変換する手段を含んでお
り、 それによって前記出力信号内のDCオフセットエラーが前
記出力信号内の連続波信号から弁別されることを可能に
する請求項20記載の自動利得制御装置。 - 【請求項３４】前記下方変換手段は前記ベースバンドDC
周波数の信号を前記ベースバンド信号から除去するDCノ
ッチフィルタを含んでいる請求項33記載の自動利得制御
装置。 - 【請求項３５】CDMAおよびFMセル通信システムからの信
号を処理する二重モードデジタル受信機において、デジ
タル受信機に設けられている自動利得制御装置は調節可
能な利得増幅器を具備し、調節可能な利得増幅器は入力
信号受信用の入力ポートと、利得制御信号受信用の制御
ポートと、出力信号を与える出力ポートとを含んでお
り、自動利得制御装置は、 CDMA利得制御モードを選択し、およびFM利得制御モード
を選択する選択手段と、 CDMA利得制御モードを選択するとき前記出力信号をフィ
ルタ処理する第１の手段と、FM利得制御モードを選択す
るとき出力信号をフィルタ処理する第２の手段と、 出力信号のパワーに基づいて受信されたパワー信号を発
生する手段と、 前記受信されたパワー信号を基準信号と比較し、比較結
果に応答してエラー信号を発生する手段と、 前記エラーと利得制御信号の値に基づいて前記エラー信
号を選択的に積分することにより前記利得制御信号を与
える飽和積分装置とを具備している二重モードデジタル
受信機。 - 【請求項３６】入力信号受信用の入力ポートと利得制御
信号受信用の制御ポートと出力信号を与える出力ポート
とを有する調節可能な利得増幅器を含んでいる自動利得
制御装置において、 前記出力信号のパワーに基づいて受信されたパワー信号
を発生する手段と、 基準信号受信用の第１の入力と、前記受信されたパワー
信号が切換可能に接続される第２の入力とを有し、予め
限定された制御範囲内における利得制御信号を発生する
ように前記受信されたパワー信号を選択的に積分するた
めに配置されている飽和積分装置とを具備している自動
利得制御装置。 - 【請求項３７】調節可能な利得増幅器の前記出力ポート
に結合して動作するアナログデジタル変換器をさらに含
んでおり、前記アナログデジタル変換器は前記出力信号
のデジタルサンプルを生成するために予め限定されたダ
イナミック範囲にわたって動作する請求項36記載の自動
利得制御装置。 - 【請求項３８】前記入力信号のパワー変化を入力ダイナ
ミック範囲に制限するリミタ手段をさらに含んでおり、 前記入力信号の大きさが前記入力ダイナミック範囲内に
あるとき、前記出力信号の対応する大きさは前記予め限
定されたダイナミック範囲内である請求項37記載の自動
利得制御回路。 - 【請求項３９】入力信号受信用の入力ポートと、利得制
御信号受信用の制御ポートと、出力信号を与える出力ポ
ートとを有する調節可能な利得増幅器を使用する自動利
得制御方法において、 前記出力信号のパワーに基づいて受信されたパワー信号
を発生し、 予め限定された制御範囲内の利得制御信号を提供するよ
うに前記受信されたパワー信号を選択的に積分し、それ
において前記受信されたパワー信号の前記選択的な積分
は前記利得制御信号の大きさと前記受信されたパワー信
号の大きさに基づいて行われるステップを有する自動利
得制御方法。
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