JP3455463B2 - 入力バッファ回路 - Google Patents
入力バッファ回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、相補型の半導体能
動素子を用いたディジタル集積回路に関し、特にパルス
波形の整形を行う入力バッファ回路の構成法に係る。
動素子を用いたディジタル集積回路に関し、特にパルス
波形の整形を行う入力バッファ回路の構成法に係る。
【０００２】
【従来の技術】従来の入力バッファ回路を図５に示す。
図５は「低振幅低雑音入出力バッファ回路；山田、野
村、鈴木、山品、電子情報通信学会９４年秋季大会予稿
集ＳＣ−９−８、ｐ２４７」で開示されている回路であ
る。従来の回路は差動対１とインバータ回路３とから構
成されている。差動対１は、ＰＭＯＳトランジスタ１
４、１５、ＮＭＯＳトランジスタ１６、１７より構成さ
れている。
図５は「低振幅低雑音入出力バッファ回路；山田、野
村、鈴木、山品、電子情報通信学会９４年秋季大会予稿
集ＳＣ−９−８、ｐ２４７」で開示されている回路であ
る。従来の回路は差動対１とインバータ回路３とから構
成されている。差動対１は、ＰＭＯＳトランジスタ１
４、１５、ＮＭＯＳトランジスタ１６、１７より構成さ
れている。
【０００３】ＰＭＯＳトランジスタ１４、１５のソース
端子は電源Ｖｄｄに接続され、ＰＭＯＳトランジスタ１
４のゲートとＮＭＯＳトランジスタ１７ソースは入力端
子１０に接続され、ＰＭＯＳトランジスタ１５のゲート
とＮＭＯＳトランジスタ１６のソースはレファレンス電
圧端子２０に接続され、ＰＭＯＳトランジスタ１４と、
ＮＭＯＳトランジスタ１６のドレインは差動対１の出力
端子２に接続され、ＰＭＯＳトランジスタ１５とＮＭＯ
Ｓトランジスタ１７のドレインはＮＭＯＳトランジスタ
１６、１７のゲートに接続されている。
端子は電源Ｖｄｄに接続され、ＰＭＯＳトランジスタ１
４のゲートとＮＭＯＳトランジスタ１７ソースは入力端
子１０に接続され、ＰＭＯＳトランジスタ１５のゲート
とＮＭＯＳトランジスタ１６のソースはレファレンス電
圧端子２０に接続され、ＰＭＯＳトランジスタ１４と、
ＮＭＯＳトランジスタ１６のドレインは差動対１の出力
端子２に接続され、ＰＭＯＳトランジスタ１５とＮＭＯ
Ｓトランジスタ１７のドレインはＮＭＯＳトランジスタ
１６、１７のゲートに接続されている。
【０００４】一方、インバータ３はＰＭＯＳトランジス
タ１８とＮＭＯＳトランジスタ１９とで構成されてい
る。ＰＭＯＳトランジスタ１８のソースは電源Ｖｄｄに
接続され、ＰＭＯＳトランジスタ１８とＮＭＯＳトラン
ジスタ１９のドレインはインバータ３の出力端子１３に
接続され、これらＰＭＯＳおよびＮＭＯＳの各トランジ
スタのゲートはインバータ３の入力端子４に接続され、
ＮＭＯＳトランジスタ１９のソースは接地されている。
タ１８とＮＭＯＳトランジスタ１９とで構成されてい
る。ＰＭＯＳトランジスタ１８のソースは電源Ｖｄｄに
接続され、ＰＭＯＳトランジスタ１８とＮＭＯＳトラン
ジスタ１９のドレインはインバータ３の出力端子１３に
接続され、これらＰＭＯＳおよびＮＭＯＳの各トランジ
スタのゲートはインバータ３の入力端子４に接続され、
ＮＭＯＳトランジスタ１９のソースは接地されている。
【０００５】図５の回路の動作原理を以下図６のタイミ
ング波形図を用いて説明する。図５において入力端子１
０はダイオード接続されたＮＭＯＳトランジスタ１７の
ソースに接続しているため、入力信号の電位Ａ１が上昇
するとそれに伴ってＮＭＯＳトランジスタ１７のゲート
の電位が上昇し、やがてＮＭＯＳトランジスタ１６を導
通状態とする。このＮＭＯＳトランジスタ１６が導通状
態になると、差動対１の出力端子２には入力信号に対し
て反転したローレベル（論理”０”）の信号が出力され
る。
ング波形図を用いて説明する。図５において入力端子１
０はダイオード接続されたＮＭＯＳトランジスタ１７の
ソースに接続しているため、入力信号の電位Ａ１が上昇
するとそれに伴ってＮＭＯＳトランジスタ１７のゲート
の電位が上昇し、やがてＮＭＯＳトランジスタ１６を導
通状態とする。このＮＭＯＳトランジスタ１６が導通状
態になると、差動対１の出力端子２には入力信号に対し
て反転したローレベル（論理”０”）の信号が出力され
る。
【０００６】しかし、この差動対１の出力端子２に接続
しているＮＭＯＳトランジスタ１６のソースがレファレ
ンス電圧端子２０に接続しているので、論理”０”を示
すローレベルがグランドレベルにならず、レファレンス
電圧レベルＶｒｅｆまでしか下がらない。よって、次の
インバータ回路３によって論理”１”を示すハイレべル
が電源電圧Ｖｄｄ、論理”０”を示すローレベルがグラ
ンドレベルとなる波形整形を行い、入力バッファ回路の
出力としている。なお、ここでレファレンス電圧Ｖｒｅ
ｆは、論理”１”および論理”０”を弁別するための閾
値電圧を示すものである。
しているＮＭＯＳトランジスタ１６のソースがレファレ
ンス電圧端子２０に接続しているので、論理”０”を示
すローレベルがグランドレベルにならず、レファレンス
電圧レベルＶｒｅｆまでしか下がらない。よって、次の
インバータ回路３によって論理”１”を示すハイレべル
が電源電圧Ｖｄｄ、論理”０”を示すローレベルがグラ
ンドレベルとなる波形整形を行い、入力バッファ回路の
出力としている。なお、ここでレファレンス電圧Ｖｒｅ
ｆは、論理”１”および論理”０”を弁別するための閾
値電圧を示すものである。
【０００７】
【発明が解決しようとする課題】以上述べたように従来
回路においては、レファレンス電圧の電位Ｖｒｅｆは電
源電圧Ｖｄｄとグランドレベルとの中間の電位である。
例えば、前記の参考文献では、Ｖｄｄ＝３．３Ｖ、Ｖｒ
ｅｆ＝０．５Ｖである。したがって、電源電圧とは別に
レファレンス電圧を外部から供給する必要があり、この
ためのレファレンス電圧用端子２０を設けておかなけれ
ばならない。
回路においては、レファレンス電圧の電位Ｖｒｅｆは電
源電圧Ｖｄｄとグランドレベルとの中間の電位である。
例えば、前記の参考文献では、Ｖｄｄ＝３．３Ｖ、Ｖｒ
ｅｆ＝０．５Ｖである。したがって、電源電圧とは別に
レファレンス電圧を外部から供給する必要があり、この
ためのレファレンス電圧用端子２０を設けておかなけれ
ばならない。
【０００８】レファレンス電圧Ｖｒｅｆを本回路を形成
している半導体チップの外部から供給する場合、図７に
示すような寄生インピーダンス成分が等価的に発生す
る。すなわち、レファレンス電圧Ｖｒｅｆは電源電圧を
外部の分圧用抵抗２１および２２により分圧して発生さ
せるものであるが、ここで、これにより得られた電圧を
上記半導体チップ内に供給する際にレファレンス電圧端
子２０の周辺でのボンディングパッドによる容量成分２
４、２５や配線用の金線によるインダクタンス成分２３
が発生する。
している半導体チップの外部から供給する場合、図７に
示すような寄生インピーダンス成分が等価的に発生す
る。すなわち、レファレンス電圧Ｖｒｅｆは電源電圧を
外部の分圧用抵抗２１および２２により分圧して発生さ
せるものであるが、ここで、これにより得られた電圧を
上記半導体チップ内に供給する際にレファレンス電圧端
子２０の周辺でのボンディングパッドによる容量成分２
４、２５や配線用の金線によるインダクタンス成分２３
が発生する。
【０００９】スイッチングの際、前述した寄生インピー
ダンスの充放電の作用により、レファレンス電圧の電位
Ｖｒｅｆが変動し、ノイズが発生する。また、ここで、
１つの半導体チップに対し複数の信号を入力する場合を
考える。複数の信号に対して入力バッファ回路をレファ
レンス電圧端子共通で接続すると、隣接の入力バッファ
回路から発生するノイズがレファレンス電圧源系の配線
に乗り、他の入力バッファ回路へ影響をおよぼす。特
に、従来の入力バッファ回路では、入力信号が立ち上が
った（立ち下がった）時にレファレンス電圧Ｖｒｅｆが
他のバッファ回路からのノイズにより上昇する（降下す
る）と、従来の入力バッファ回路の出力が論理”０”か
ら論理”１”に（論理”１”から論理”０”）に変化す
るまでの遅延時間が大幅に増大する。また、レファレン
ス電圧Ｖｒｅｆの変動は、入力回路の入力振幅の識別感
度を直接劣化させる。
ダンスの充放電の作用により、レファレンス電圧の電位
Ｖｒｅｆが変動し、ノイズが発生する。また、ここで、
１つの半導体チップに対し複数の信号を入力する場合を
考える。複数の信号に対して入力バッファ回路をレファ
レンス電圧端子共通で接続すると、隣接の入力バッファ
回路から発生するノイズがレファレンス電圧源系の配線
に乗り、他の入力バッファ回路へ影響をおよぼす。特
に、従来の入力バッファ回路では、入力信号が立ち上が
った（立ち下がった）時にレファレンス電圧Ｖｒｅｆが
他のバッファ回路からのノイズにより上昇する（降下す
る）と、従来の入力バッファ回路の出力が論理”０”か
ら論理”１”に（論理”１”から論理”０”）に変化す
るまでの遅延時間が大幅に増大する。また、レファレン
ス電圧Ｖｒｅｆの変動は、入力回路の入力振幅の識別感
度を直接劣化させる。
【００１０】したがって、従来回路では外部から論理”
０”および論理”１”を示す各電位の中間電位であるレ
ファレンス電圧Ｖｒｅｆを供給する必要があること、こ
のレファレンス電圧供給のための電源ピンが他の信号入
出力ピン、あるいは電源ピンとは独立して設置する必要
があること等が問題となる。加えて、そのレファレンス
電圧源用配線を介してノイズが回り込み入力バッファ回
路の特性が劣化する問題もある。
０”および論理”１”を示す各電位の中間電位であるレ
ファレンス電圧Ｖｒｅｆを供給する必要があること、こ
のレファレンス電圧供給のための電源ピンが他の信号入
出力ピン、あるいは電源ピンとは独立して設置する必要
があること等が問題となる。加えて、そのレファレンス
電圧源用配線を介してノイズが回り込み入力バッファ回
路の特性が劣化する問題もある。
【００１１】そこで、本発明は前述の入力バッファ回路
において、レファレンス電圧端子を取り除くこと、およ
び、ノイズによる特性劣化の抑制を行うことを目的とし
たものである。
において、レファレンス電圧端子を取り除くこと、およ
び、ノイズによる特性劣化の抑制を行うことを目的とし
たものである。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、本発明においては以下の手段を開示している。すな
わち、請求項１においては、第一の極性を有する第１、
第２の半導体能動素子と、第２の極性を有する第３、第
４、第５の半導体能動素子とで構成された差動対を有
し、上記第１および第２の半導体能動素子の第１の電源
端子は電源部の一方の端子に接続されている。この第１
の半導体能動素子の信号入力端子と、上記第３の半導体
能動素子の第１の電源端子とは上記差動対の入力端子に
接続されている。さらに、上記第２の半導体能動素子の
信号入力端子と、上記第４の半導体能動素子の第１の電
源端子とは上記第５の半導体能動素子の第２の電源端子
に接続されている。上記第１と第４の半導体能動素子の
第２の電源端子は上記差動対の出力端子に接続されてお
り、上記第２および第３の半導体能動素子の第２の電源
端子は、上記第３および第４の半導体能動素子の信号入
力端子に接続されている。上記第５の半導体能動素子の
信号入力端子は上記差動対の入力端子に接続され、か
つ、上記第５の半導体能動素子の第１の電源端子は電源
の他方の端子に接続されている。
に、本発明においては以下の手段を開示している。すな
わち、請求項１においては、第一の極性を有する第１、
第２の半導体能動素子と、第２の極性を有する第３、第
４、第５の半導体能動素子とで構成された差動対を有
し、上記第１および第２の半導体能動素子の第１の電源
端子は電源部の一方の端子に接続されている。この第１
の半導体能動素子の信号入力端子と、上記第３の半導体
能動素子の第１の電源端子とは上記差動対の入力端子に
接続されている。さらに、上記第２の半導体能動素子の
信号入力端子と、上記第４の半導体能動素子の第１の電
源端子とは上記第５の半導体能動素子の第２の電源端子
に接続されている。上記第１と第４の半導体能動素子の
第２の電源端子は上記差動対の出力端子に接続されてお
り、上記第２および第３の半導体能動素子の第２の電源
端子は、上記第３および第４の半導体能動素子の信号入
力端子に接続されている。上記第５の半導体能動素子の
信号入力端子は上記差動対の入力端子に接続され、か
つ、上記第５の半導体能動素子の第１の電源端子は電源
の他方の端子に接続されている。
【００１３】さらに上記差動対の出力端子はＣＭＯＳで
構成されたインバータ回路の入力端子に接続された構成
としている。
構成されたインバータ回路の入力端子に接続された構成
としている。
【００１４】請求項２においては、第１の極性を有する
第１、第２の半導体能動素子と、第２の極性を有する第
３、第４、第５の半導体能動素子とで構成された差動対
を有し、上記第１および第２の半導体能動素子の第１の
電源端子は電源部の一方の端子に接続されている。この
第１の半導体能動素子の信号入力端子と、上記第３の半
導体能動素子の第１の電源端子とは上記差動対の入力端
子に接続されている。上記第２の半導体能動素子の信号
入力端子と、上記第４の半導体能動素子の第１の電源端
子とは上記第５の半導体能動素子の第２の電源端子およ
び信号入力端子に接続されている。上記第１と第４の半
導体能動素子の第２の電源端子は上記差動対の出力端子
に接続され、上記第２および第３の半導体能動素子の第
２の電源端子は上記第３および第４の半導体能動素子の
信号入力端子、例えばゲート、に接続されており、上記
第５の半導体能動素子の第１の電源端子は電源部の他方
の端子に接続されており、上記差動対の出力端子はＣＭ
ＯＳで構成されたインバータ回路の入力端子に接続され
た構成としている。
第１、第２の半導体能動素子と、第２の極性を有する第
３、第４、第５の半導体能動素子とで構成された差動対
を有し、上記第１および第２の半導体能動素子の第１の
電源端子は電源部の一方の端子に接続されている。この
第１の半導体能動素子の信号入力端子と、上記第３の半
導体能動素子の第１の電源端子とは上記差動対の入力端
子に接続されている。上記第２の半導体能動素子の信号
入力端子と、上記第４の半導体能動素子の第１の電源端
子とは上記第５の半導体能動素子の第２の電源端子およ
び信号入力端子に接続されている。上記第１と第４の半
導体能動素子の第２の電源端子は上記差動対の出力端子
に接続され、上記第２および第３の半導体能動素子の第
２の電源端子は上記第３および第４の半導体能動素子の
信号入力端子、例えばゲート、に接続されており、上記
第５の半導体能動素子の第１の電源端子は電源部の他方
の端子に接続されており、上記差動対の出力端子はＣＭ
ＯＳで構成されたインバータ回路の入力端子に接続され
た構成としている。
【００１５】以上の説明で、例えば第１の極性を有する
半導体能動素子とはＰＭＯＳのＦＥＴで、図１における
トランジスタ５が第１の半導体能動素子であり、トラン
ジスタ６が第２の半導体素子に対応するものである。ま
た、第２の極性を有する半導体能動素子とはＮＭＯＳの
ＦＥＴで、同じく図１においてトランジスタ８が第３の
半導体能動素子であり、トランジスタ７が第４の半導体
能動素子であり、トランジスタ９が第４の半導体能動素
子である。また、この例においては、第１の電源端子は
ソース電極を示すものであり、第２の電源端子はドレイ
ン電極に相当するものである。なお、上記対応において
ＰＭＯＳとＮＭＯＳの極性を入れ替え、第１の極性をＮ
ＭＯＳ、第２の極性をＰＭＯＳとすることも可能であ
る。
半導体能動素子とはＰＭＯＳのＦＥＴで、図１における
トランジスタ５が第１の半導体能動素子であり、トラン
ジスタ６が第２の半導体素子に対応するものである。ま
た、第２の極性を有する半導体能動素子とはＮＭＯＳの
ＦＥＴで、同じく図１においてトランジスタ８が第３の
半導体能動素子であり、トランジスタ７が第４の半導体
能動素子であり、トランジスタ９が第４の半導体能動素
子である。また、この例においては、第１の電源端子は
ソース電極を示すものであり、第２の電源端子はドレイ
ン電極に相当するものである。なお、上記対応において
ＰＭＯＳとＮＭＯＳの極性を入れ替え、第１の極性をＮ
ＭＯＳ、第２の極性をＰＭＯＳとすることも可能であ
る。
【００１６】
【発明の実施の形態】以下本発明を図により説明する。
（第１の実施の形態）本発明による第１の実施の形態を
図１により説明する。差動対１の出力端子２はインバー
タ３の入力端子４に接続されている。差動対１は、ＰＭ
ＯＳトランジス夕５、６、ＮＭＯＳトランジスタ７、
８、９により構成されている。ＰＭＯＳトランジスタ
５、６のソースは電源Ｖｄｄに接続され、ＰＭＯＳトラ
ンジスタ５とＮＭＯＳトランジスタ９のゲートおよびＮ
ＭＯＳトランジスタ８のソースは入力端子１０に接続さ
れ、ＰＭＯＳトランジスタ６のゲートとＮＭＯＳトラン
ジスタ７のソースはＮＭＯＳトランジスタ９のドレイン
に接続され、ＰＭＯＳトランジスタ５とＮＭＯＳトラン
ジスタ７のドレインは差動対１の出力端子２に接続さ
れ、ＰＭＯＳトランジスタ６とＮＭＯＳトランジスタ８
のドレインはＮＭＯＳトランジスタ７、８の各ゲートに
接続されている。
図１により説明する。差動対１の出力端子２はインバー
タ３の入力端子４に接続されている。差動対１は、ＰＭ
ＯＳトランジス夕５、６、ＮＭＯＳトランジスタ７、
８、９により構成されている。ＰＭＯＳトランジスタ
５、６のソースは電源Ｖｄｄに接続され、ＰＭＯＳトラ
ンジスタ５とＮＭＯＳトランジスタ９のゲートおよびＮ
ＭＯＳトランジスタ８のソースは入力端子１０に接続さ
れ、ＰＭＯＳトランジスタ６のゲートとＮＭＯＳトラン
ジスタ７のソースはＮＭＯＳトランジスタ９のドレイン
に接続され、ＰＭＯＳトランジスタ５とＮＭＯＳトラン
ジスタ７のドレインは差動対１の出力端子２に接続さ
れ、ＰＭＯＳトランジスタ６とＮＭＯＳトランジスタ８
のドレインはＮＭＯＳトランジスタ７、８の各ゲートに
接続されている。
【００１７】また、ＮＭＯＳトランジスタ９のソースは
接地されている。
接地されている。
【００１８】一方、インバータ３はＰＭＯＳトランジス
タ１１とＮＭＯＳトランジスタ１２で構成されている。
ＰＭＯＳトランジスタ１１のソースは電源Ｖｄｄに接続
され、ＰＭＯＳトランジスタ１１とＮＭＯＳトランジス
タ１２のドレインは出力端子１３に接続され、これらＰ
ＭＯＳトランジスタ１１およびＮＭＯＳトランジスタ１
２のゲートはインバータ３の入力端子４に接続されてい
る。また、ＮＭＯＳトランジスタ１２のソースは接地さ
れている。
タ１１とＮＭＯＳトランジスタ１２で構成されている。
ＰＭＯＳトランジスタ１１のソースは電源Ｖｄｄに接続
され、ＰＭＯＳトランジスタ１１とＮＭＯＳトランジス
タ１２のドレインは出力端子１３に接続され、これらＰ
ＭＯＳトランジスタ１１およびＮＭＯＳトランジスタ１
２のゲートはインバータ３の入力端子４に接続されてい
る。また、ＮＭＯＳトランジスタ１２のソースは接地さ
れている。
【００１９】図１の回路の動作を図２のタイミング波形
図を用いて説明する。図２は入力端子１０に印加された
入力信号電位Ａ１に対する、差動対１の出力波形Ａ２、
仮のレファレンス電圧を与えるＮＭＯＳトランジスタ９
のドレイン電圧Ａ３およびインバータ３の出力波形であ
るＢ２の各ノードの動作波形を示している。なお、ここ
で差動対１の出力波形Ａ２はインバータ３の入力波形Ｂ
１と等しいものとしている。図１の回路においてＮＭＯ
Ｓトランジスタ９のゲートには入力信号が印加され、こ
れによりＮＭＯＳトランジスタ９はスイッチングされる
ためこのドレイン側の電位Ａ３は入力信号波形Ａ１と逆
位相の波形となる。
図を用いて説明する。図２は入力端子１０に印加された
入力信号電位Ａ１に対する、差動対１の出力波形Ａ２、
仮のレファレンス電圧を与えるＮＭＯＳトランジスタ９
のドレイン電圧Ａ３およびインバータ３の出力波形であ
るＢ２の各ノードの動作波形を示している。なお、ここ
で差動対１の出力波形Ａ２はインバータ３の入力波形Ｂ
１と等しいものとしている。図１の回路においてＮＭＯ
Ｓトランジスタ９のゲートには入力信号が印加され、こ
れによりＮＭＯＳトランジスタ９はスイッチングされる
ためこのドレイン側の電位Ａ３は入力信号波形Ａ１と逆
位相の波形となる。
【００２０】入力端子１０にローレベル（論理”０”）
の信号が入力された場合、ＰＭＯＳトランジスタ５が導
通状態となり、かつ、ＮＭＯＳトランジスタ９は遮断状
態となるので、差動対１の出力端子２の電位Ａ２は電源
電圧Ｖｄｄまで引き上げられる。次に、入力端子１０に
ハイレベル（論理”１”）の信号が入力された場合、Ｎ
ＭＯＳトランジスタ７、９は導通状態となり、これによ
り差動対１の出力端子２の電位Ａ２はＶ（Ｒ７）＋Ｖ
（Ｒ９）まで引き下げられる。ここで、Ｖ（Ｒ７）、Ｖ
（Ｒ９）は、それぞれＮＭＯＳトランジスタ７および９
のＯＮ抵抗による電圧降下分の値を示している。ＯＮ抵
抗による電圧降下分はこの場合レファレンス電圧Ｖｒｅ
ｆと比較すると充分に小さい。よって差動対１の出力端
子２における信号Ａ２の振幅は従来の回路に比べて大き
い値となる。これにより、次の段のインバータ回路３で
波形整形を行うときのノイズマージンが広がり、回路の
誤動作の確率を低減することが出来る。
の信号が入力された場合、ＰＭＯＳトランジスタ５が導
通状態となり、かつ、ＮＭＯＳトランジスタ９は遮断状
態となるので、差動対１の出力端子２の電位Ａ２は電源
電圧Ｖｄｄまで引き上げられる。次に、入力端子１０に
ハイレベル（論理”１”）の信号が入力された場合、Ｎ
ＭＯＳトランジスタ７、９は導通状態となり、これによ
り差動対１の出力端子２の電位Ａ２はＶ（Ｒ７）＋Ｖ
（Ｒ９）まで引き下げられる。ここで、Ｖ（Ｒ７）、Ｖ
（Ｒ９）は、それぞれＮＭＯＳトランジスタ７および９
のＯＮ抵抗による電圧降下分の値を示している。ＯＮ抵
抗による電圧降下分はこの場合レファレンス電圧Ｖｒｅ
ｆと比較すると充分に小さい。よって差動対１の出力端
子２における信号Ａ２の振幅は従来の回路に比べて大き
い値となる。これにより、次の段のインバータ回路３で
波形整形を行うときのノイズマージンが広がり、回路の
誤動作の確率を低減することが出来る。
【００２１】以上のように、従来の入力バッファ回路で
は外部から一定のレファレンス電圧Ｖｒｅｆを供給して
いるのに対し、本第１の実施の形態によれば、ＮＭＯＳ
トランジスタ９を用いることによって、入力信号に応じ
て変化する仮のレファレンス電圧をそれぞれの入力バッ
ファ毎に持たせることが出来る。これにより、従来の回
路のような外部ピンを用いる必要が無くなり、かつ他の
入力バッファ回路からのノイズの回り込みを抑制するこ
とが出来る。
は外部から一定のレファレンス電圧Ｖｒｅｆを供給して
いるのに対し、本第１の実施の形態によれば、ＮＭＯＳ
トランジスタ９を用いることによって、入力信号に応じ
て変化する仮のレファレンス電圧をそれぞれの入力バッ
ファ毎に持たせることが出来る。これにより、従来の回
路のような外部ピンを用いる必要が無くなり、かつ他の
入力バッファ回路からのノイズの回り込みを抑制するこ
とが出来る。
【００２２】（第２の実施の形態）次に、本発明の第２
の実施の形態を図３を用いて説明する。前記した第１の
実施の形態では、ＮＭＯＳトランジスタ９のゲートを入
力端子１０に接続していたのに対し、本第２の実施の形
態ではＮＭＯＳトランジスタ９のゲートがＰＭＯＳトラ
ンジスタ６のゲートとＮＭＯＳトランジスタ７のソース
に接続している。図４に図３における入力信号電位Ａ１
に対する上記各電位Ａ３、Ａ２（＝Ｂ１）、Ｂ２の関係
をタイミング動作波形図で示す。この回路では、ＮＭＯ
Ｓトランジスタ９のドレイン電位Ａ３はダイオード接続
されたＮＭＯＳトランジスタ９の抵抗成分によりレファ
レンス電圧Ｖｒｅｆとして保持される。このＮＭＯＳト
ランジスタ９のドレイン電位Ａ３はＮＭＯＳトランジス
タ９のゲート幅によって調整出来る。よって、レファレ
ンス電圧Ｖｒｅｆという一定の電位を保持することにな
るので動作原理は従来型とは変わらないまま、レファレ
ンス電圧用の外部端子ピン２０を取り除くことが出来
る。
の実施の形態を図３を用いて説明する。前記した第１の
実施の形態では、ＮＭＯＳトランジスタ９のゲートを入
力端子１０に接続していたのに対し、本第２の実施の形
態ではＮＭＯＳトランジスタ９のゲートがＰＭＯＳトラ
ンジスタ６のゲートとＮＭＯＳトランジスタ７のソース
に接続している。図４に図３における入力信号電位Ａ１
に対する上記各電位Ａ３、Ａ２（＝Ｂ１）、Ｂ２の関係
をタイミング動作波形図で示す。この回路では、ＮＭＯ
Ｓトランジスタ９のドレイン電位Ａ３はダイオード接続
されたＮＭＯＳトランジスタ９の抵抗成分によりレファ
レンス電圧Ｖｒｅｆとして保持される。このＮＭＯＳト
ランジスタ９のドレイン電位Ａ３はＮＭＯＳトランジス
タ９のゲート幅によって調整出来る。よって、レファレ
ンス電圧Ｖｒｅｆという一定の電位を保持することにな
るので動作原理は従来型とは変わらないまま、レファレ
ンス電圧用の外部端子ピン２０を取り除くことが出来
る。
【００２３】以上のように、第２の実施の形態によれ
ば、従来の回路のように外部レファレンス電圧Ｖｒｅｆ
を供給するための端子を特に設けなくとも、ＮＭＯＳト
ランジスタ９のＯＮ抵抗成分によりレファレンス電圧Ｖ
ｒｅｆを自己保持することができる。
ば、従来の回路のように外部レファレンス電圧Ｖｒｅｆ
を供給するための端子を特に設けなくとも、ＮＭＯＳト
ランジスタ９のＯＮ抵抗成分によりレファレンス電圧Ｖ
ｒｅｆを自己保持することができる。
【００２４】以上説明した第１および第２の実施の形態
において、半導体能動素子の極性に対して、第１の極性
をＰＭＯＳ、第２の極性をＮＭＯＳとしたが、電源の極
性を反転して、これら半導体能動素子の極性を入れ替
え、第１の極性をＮＭＯＳ、第２の極性をＰＭＯＳとす
ることも可能である。
において、半導体能動素子の極性に対して、第１の極性
をＰＭＯＳ、第２の極性をＮＭＯＳとしたが、電源の極
性を反転して、これら半導体能動素子の極性を入れ替
え、第１の極性をＮＭＯＳ、第２の極性をＰＭＯＳとす
ることも可能である。
【００２５】
【発明の効果】以上述べたように、本発明によれば集積
回路のなかにＭＯＳトランジスタ１個を追加するのみ
で、スイッチング動作上問題を派生する原因となり易い
外部レファレンス電源端子を排除することが出来、低雑
音で安定な動作を行う入力バッファ回路を実現すること
が出来た。
回路のなかにＭＯＳトランジスタ１個を追加するのみ
で、スイッチング動作上問題を派生する原因となり易い
外部レファレンス電源端子を排除することが出来、低雑
音で安定な動作を行う入力バッファ回路を実現すること
が出来た。
【図１】本発明の第１の実施の形態を示す回路図。
【図２】図１の動作を示す各部のタイミング波形図。
【図３】本発明の第２の実施の形態を示す回路図。
【図４】図３の動作を示す各部のタイミング波形図。
【図５】従来の入力バッファ回路の回路図。
【図６】図５の動作を示す各部のタイミング波形図。
【図７】従来の入カバッファ回路に発生する寄生インビ
ーダンスを示す等価回路。
ーダンスを示す等価回路。
１：差動対 ２：差動対１の出力
端子 ３：インバータ ４：インバータ３の
入力端子 ５、６、１１、１４、１５、１８：ＰＭＯＳトランジス
タ ７、８、９、１２、１６、１７、１９：ＮＭＯＳトラン
ジスタ １０：差動対１の入力端子 １３：インバータ３
の出力端子 ２０：レファレンス電圧入力端子 ２１、２２：分圧用抵抗 ２３：電源配線における寄生インピーダンスの等価イン
ダクタンス分 ２４、２５：電源配線における寄生インピーダンスの等
価容量分
端子 ３：インバータ ４：インバータ３の
入力端子 ５、６、１１、１４、１５、１８：ＰＭＯＳトランジス
タ ７、８、９、１２、１６、１７、１９：ＮＭＯＳトラン
ジスタ １０：差動対１の入力端子 １３：インバータ３
の出力端子 ２０：レファレンス電圧入力端子 ２１、２２：分圧用抵抗 ２３：電源配線における寄生インピーダンスの等価イン
ダクタンス分 ２４、２５：電源配線における寄生インピーダンスの等
価容量分
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平１−255316（ＪＰ，Ａ)
特開 平３−283192（ＪＰ，Ａ)
特開 平８−256026（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 5/02
H03K 5/08
Claims (2)
- 【請求項１】第１の極性を有する第１、第２の半導体能
動素子と、第２の極性を有する第３、第４、第５の半導
体能動素子とで構成された差動対を有し、上記 第１および第２の半導体能動素子の第１の電源端子
は電源部の一方の端子に接続され、 上記第１の半導体能動素子の信号入力端子と、上記第３
の半導体能動素子の第１の電源端子とは上記差動対の入
力端子に接続され、 上記第２の半導体能動素子の信号入力端子と、上記第４
の半導体能動素子の第１の電源端子とは上記第５の半導
体能動素子の第２の電源端子に接続され、 上記第１と第４の半導体能動素子の第２の電源端子は上
記差動対の出力端子に接続され、 上記第２および第３の半導体能動素子の第２の電源端子
は上記第３および第４の半導体能動素子の信号入力端子
に接続され、 上記第５の半導体能動素子の信号入力端子は上記差動対
の入力端子に接続され、かつ、上記第５の半導体能動素
子の第１の電源端子は電源部の他方の端子に接続されて
おり、 上記差動対の出力端子はＣＭＯＳで構成されたインバー
タ回路の入力端子に接続されていることを特徴とする入
力バッファ回路。 - 【請求項２】第１の極性を有する第１、第２の半導体能
動素子と、第２の極性を有する第３、第４、第５の半導
体能動素子とで構成された差動対を有し、上記 第１および第２の半導体能動素子の第１の電源端子
は電源部の一方の端子に接続され、 上記第１の半導体能動素子の信号入力端子と、上記第３
の半導体能動素子の第１の電源端子とは上記差動対の入
力端子に接続され、 上記第２の半導体能動素子の信号入力端子と、上記第４
の半導体能動素子の第１の電源端子とは上記第５の半導
体能動素子の第２の電源端子および信号入力端子に接続
され、 上記第１および第４の半導体能動素子の第２の電源端子
は上記差動対の出力端子に接続され、 上記第２および第３の半導体能動素子の第２の電源端子
は上記第３および第４の半導体能動素子の信号入力端子
に接続され、 上記第５の半導体能動素子の第１の電源端子は電源部の
他方の端子に接続されており、 上記差動対の出力端子はＣＭＯＳで構成されたインバー
タ回路の入力端子に接続されていることを特徴とする入
力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05348799A JP3455463B2 (ja) | 1999-03-02 | 1999-03-02 | 入力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05348799A JP3455463B2 (ja) | 1999-03-02 | 1999-03-02 | 入力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000252799A JP2000252799A (ja) | 2000-09-14 |
| JP3455463B2 true JP3455463B2 (ja) | 2003-10-14 |
Family
ID=12944212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05348799A Expired - Fee Related JP3455463B2 (ja) | 1999-03-02 | 1999-03-02 | 入力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3455463B2 (ja) |
-
1999
- 1999-03-02 JP JP05348799A patent/JP3455463B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000252799A (ja) | 2000-09-14 |
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