JP3453289B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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Description
【０００１】
【発明の属する技術分野】本発明は，半導体装置及びそ
の製造方法にかかり，特に半導体基板上に形成された複
数の電極と，相隣接する電極間の狭小空間にコンタクト
ホールを自己整合的に形成する際に各電極をエッチング
から保護するように各電極を被覆する被覆膜とを備えた
半導体装置及びその製造方法に関する。
の製造方法にかかり，特に半導体基板上に形成された複
数の電極と，相隣接する電極間の狭小空間にコンタクト
ホールを自己整合的に形成する際に各電極をエッチング
から保護するように各電極を被覆する被覆膜とを備えた
半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】最近，半導体装置の集積度が飛躍的に向
上し，それに伴って半導体装置に形成される各種パター
ンの更なる微細化が技術的要求項目の一つとして挙げら
れており，例えば半導体メモリ装置では，ハーフミクロ
ンあるいはクオータミクロン単位などの非常に微細なセ
ル構造の形成が要求されている。かかる要求を達成する
ためには，半導体基板上に形成される各ゲート（電極）
間の間隔を狭めることも必要となり，さらに各ゲート間
にコンタクトホールを形成する場合には，そのコンタク
トホールも微細化することが必要となる。しかしなが
ら，従来から採用されているフォトリソグラフィ技術の
みでは，コンタクトホールの位置合わせ精度に限界があ
り，超微細なコンタクトホールの形成が困難となってい
る。そこで，最近，半導体装置にセルフアラインコンタ
クト（以下，「ＳＡＣ」と称する。）構造を採用し，フ
ォトリソグラフィ時の位置合わせ精度に左右されること
なく，各ゲート間の狭小空間に超微細なコンタクトホー
ルを形成できる技術が提案されている。
上し，それに伴って半導体装置に形成される各種パター
ンの更なる微細化が技術的要求項目の一つとして挙げら
れており，例えば半導体メモリ装置では，ハーフミクロ
ンあるいはクオータミクロン単位などの非常に微細なセ
ル構造の形成が要求されている。かかる要求を達成する
ためには，半導体基板上に形成される各ゲート（電極）
間の間隔を狭めることも必要となり，さらに各ゲート間
にコンタクトホールを形成する場合には，そのコンタク
トホールも微細化することが必要となる。しかしなが
ら，従来から採用されているフォトリソグラフィ技術の
みでは，コンタクトホールの位置合わせ精度に限界があ
り，超微細なコンタクトホールの形成が困難となってい
る。そこで，最近，半導体装置にセルフアラインコンタ
クト（以下，「ＳＡＣ」と称する。）構造を採用し，フ
ォトリソグラフィ時の位置合わせ精度に左右されること
なく，各ゲート間の狭小空間に超微細なコンタクトホー
ルを形成できる技術が提案されている。
【０００３】ここで，図８を参照しながら，一般的なＳ
ＡＣ構造を採用した半導体装置について説明する。この
半導体装置は，図示の例では，半導体シリコン基板（以
下，「シリコン基板」と称する。）１０上に，ゲート誘
電体膜１２を介して，ポリシリコンから成るゲート１４
が形成されており，さらにそのゲート１４上には，酸化
シリコン（ＳｉＯ2）から成るオフセットＣＶＤ酸化膜
（以下，「オフセット酸化膜」と称する。）１８が形成
されている。また，オフセット酸化膜１８上には，窒化
シリコン（Ｓｉ3Ｎ4）から成るエッチングストッパ窒化
膜２０が形成されている。さらに，エッチングストッパ
窒化膜２０の側面から，オフセット酸化膜１８の側面を
介して，ゲート１４の側面まで，エッチングストッパ窒
化膜２０と同一の材料の窒化シリコンから成り，一体形
成されたサイドウォール２２が形成されている。このサ
イドウォール２２もエッチングストッパ窒化膜２０と同
様に，エッチングストッパ膜として機能している。ま
た，ゲート１４を覆うように層間絶縁膜１６が形成され
ている。
ＡＣ構造を採用した半導体装置について説明する。この
半導体装置は，図示の例では，半導体シリコン基板（以
下，「シリコン基板」と称する。）１０上に，ゲート誘
電体膜１２を介して，ポリシリコンから成るゲート１４
が形成されており，さらにそのゲート１４上には，酸化
シリコン（ＳｉＯ2）から成るオフセットＣＶＤ酸化膜
（以下，「オフセット酸化膜」と称する。）１８が形成
されている。また，オフセット酸化膜１８上には，窒化
シリコン（Ｓｉ3Ｎ4）から成るエッチングストッパ窒化
膜２０が形成されている。さらに，エッチングストッパ
窒化膜２０の側面から，オフセット酸化膜１８の側面を
介して，ゲート１４の側面まで，エッチングストッパ窒
化膜２０と同一の材料の窒化シリコンから成り，一体形
成されたサイドウォール２２が形成されている。このサ
イドウォール２２もエッチングストッパ窒化膜２０と同
様に，エッチングストッパ膜として機能している。ま
た，ゲート１４を覆うように層間絶縁膜１６が形成され
ている。
【０００４】そして，コンタクトホール２４の形成時に
は，上述の如くエッチングストッパ窒化膜２０とサイド
ウォール２２が，エッチングストッパ膜として機能し
て，ゲート１４がエッチングされることを防ぎ，ゲート
１４間に自己整合的に層間絶縁膜１６を貫通し，シリコ
ン基板１０と連通するコンタクトホール２４が形成され
る。
は，上述の如くエッチングストッパ窒化膜２０とサイド
ウォール２２が，エッチングストッパ膜として機能し
て，ゲート１４がエッチングされることを防ぎ，ゲート
１４間に自己整合的に層間絶縁膜１６を貫通し，シリコ
ン基板１０と連通するコンタクトホール２４が形成され
る。
【０００５】
【発明が解決しようとする課題】ところで，各ゲート１
４間の間隔を狭めるためには，ゲート１４の側面に形成
されるサイドウォール２２の断面幅を相対的に狭くする
ことも必要となる。しかしながら，サイドウォール２２
を構成する窒化シリコンの性質上，例えばサイドウォー
ル２２の断面幅を５０ｎｍ以下にすると絶縁性が低下
し，ゲート１４とコンタクトホール２４に形成されるコ
ンタクト部との間で，いわゆるリーク電流が流れやすく
なる。その結果，サイドウォール２２の断面幅の減少に
は自ずと限界が生じ，今後さらに各ゲート１４間の間隔
を狭めることが困難となる。
４間の間隔を狭めるためには，ゲート１４の側面に形成
されるサイドウォール２２の断面幅を相対的に狭くする
ことも必要となる。しかしながら，サイドウォール２２
を構成する窒化シリコンの性質上，例えばサイドウォー
ル２２の断面幅を５０ｎｍ以下にすると絶縁性が低下
し，ゲート１４とコンタクトホール２４に形成されるコ
ンタクト部との間で，いわゆるリーク電流が流れやすく
なる。その結果，サイドウォール２２の断面幅の減少に
は自ずと限界が生じ，今後さらに各ゲート１４間の間隔
を狭めることが困難となる。
【０００６】本発明は，従来の技術が有する上記のよう
な問題点に鑑みて成されたものであり，本発明の第１の
目的は，電極とコンタクト部との間でリーク電流が流れ
ることを防止して，電極の側面を被覆する側部被覆膜の
断面幅を相対的に狭くし，相隣接する電極の間隔を狭め
ることが可能な，新規かつ改良された半導体装置及びそ
の製造方法を提供することである。
な問題点に鑑みて成されたものであり，本発明の第１の
目的は，電極とコンタクト部との間でリーク電流が流れ
ることを防止して，電極の側面を被覆する側部被覆膜の
断面幅を相対的に狭くし，相隣接する電極の間隔を狭め
ることが可能な，新規かつ改良された半導体装置及びそ
の製造方法を提供することである。
【０００７】また，本発明の第２の目的は，電極の側面
のみならず，電極の上部も酸化膜で被覆し，電極の絶縁
をさらに確実に行うことが可能な，新規かつ改良された
半導体装置及びその製造方法を提供することである。
のみならず，電極の上部も酸化膜で被覆し，電極の絶縁
をさらに確実に行うことが可能な，新規かつ改良された
半導体装置及びその製造方法を提供することである。
【０００８】さらに，本発明の第３の目的は，電極の側
面を不純物を含まない酸化膜から成る側部被覆膜で被覆
し，側部被覆膜の絶縁性をさらに高めることが可能な，
新規かつ改良された半導体装置及びその製造方法を提供
することである。
面を不純物を含まない酸化膜から成る側部被覆膜で被覆
し，側部被覆膜の絶縁性をさらに高めることが可能な，
新規かつ改良された半導体装置及びその製造方法を提供
することである。
【０００９】さらにまた，本発明の第４の目的は，電極
の側面とその上部のみならず，電極の肩部も絶縁膜で被
覆し，電極の絶縁を確実に行うことが可能な，新規かつ
改良された半導体装置及びその製造方法を提供すること
である。
の側面とその上部のみならず，電極の肩部も絶縁膜で被
覆し，電極の絶縁を確実に行うことが可能な，新規かつ
改良された半導体装置及びその製造方法を提供すること
である。
【００１０】また，上記従来の半導体装置及びその製造
方法では，上述したように，ゲート１４間の間隔を狭め
るにつれて，フォトリソグラフィ時に合わせずれが生じ
やすくなり，またコンタクトホール２４の内径がゲート
１４間の間隔よりも相対的に大きくなるため，コンタク
トホール２４がゲート１４にかかって形成される。その
結果，上述したＳＡＣ構造の如く，ゲート１４の側面を
窒化膜で被覆しなければ，コンタクトホール２４の形成
時にゲート１４がエッチングされてしまう。
方法では，上述したように，ゲート１４間の間隔を狭め
るにつれて，フォトリソグラフィ時に合わせずれが生じ
やすくなり，またコンタクトホール２４の内径がゲート
１４間の間隔よりも相対的に大きくなるため，コンタク
トホール２４がゲート１４にかかって形成される。その
結果，上述したＳＡＣ構造の如く，ゲート１４の側面を
窒化膜で被覆しなければ，コンタクトホール２４の形成
時にゲート１４がエッチングされてしまう。
【００１１】本発明は，従来の技術が有する上記のよう
な問題点に鑑みて成されたものであり，本発明の第５の
目的は，電極の側面を酸化膜から成る側部被覆膜で被覆
した場合でも，コンタクトホール形成時に電極がエッチ
ングされることを防止することが可能な，新規かつ改良
された半導体装置及びその製造方法を提供することであ
る。
な問題点に鑑みて成されたものであり，本発明の第５の
目的は，電極の側面を酸化膜から成る側部被覆膜で被覆
した場合でも，コンタクトホール形成時に電極がエッチ
ングされることを防止することが可能な，新規かつ改良
された半導体装置及びその製造方法を提供することであ
る。
【００１２】また，上記従来の半導体装置及びその製造
方法では，コンタクトホール２４形成時のエッチング処
理の際に，一般的にフルオロカーボンガスを主ガスとし
て使用しているが，このフルオロカーボンガスを用いて
エッチング処理を行った場合，処理条件によってエッチ
ングストッパ窒化膜２０やサイドウォール２２などの窒
化膜もエッチングされることがある。
方法では，コンタクトホール２４形成時のエッチング処
理の際に，一般的にフルオロカーボンガスを主ガスとし
て使用しているが，このフルオロカーボンガスを用いて
エッチング処理を行った場合，処理条件によってエッチ
ングストッパ窒化膜２０やサイドウォール２２などの窒
化膜もエッチングされることがある。
【００１３】本発明は，従来の技術が有する上記のよう
な問題点に鑑みて成されたものであり，本発明の第６の
目的は，コンタクトホール形成時にフルオロカーボンガ
スを使用してエッチング処理を行った場合でも，上部被
覆膜がエッチングされることを防止し，電極が損傷する
ことを防ぐことが可能な，新規かつ改良された半導体装
置及びその製造方法を提供することである。
な問題点に鑑みて成されたものであり，本発明の第６の
目的は，コンタクトホール形成時にフルオロカーボンガ
スを使用してエッチング処理を行った場合でも，上部被
覆膜がエッチングされることを防止し，電極が損傷する
ことを防ぐことが可能な，新規かつ改良された半導体装
置及びその製造方法を提供することである。
【００１４】また，上記従来の半導体装置及びその製造
方法では，ゲート１４とエッチングストッパ窒化膜２０
との間にオフセット酸化膜１８を形成し，ゲート１４の
上部の絶縁性を高めているが，半導体装置によっては，
そのオフセット酸化膜１８を形成できない場合がある。
方法では，ゲート１４とエッチングストッパ窒化膜２０
との間にオフセット酸化膜１８を形成し，ゲート１４の
上部の絶縁性を高めているが，半導体装置によっては，
そのオフセット酸化膜１８を形成できない場合がある。
【００１５】本発明は，従来の技術が有する上記のよう
な問題点に鑑みて成されたものであり，本発明の第７の
目的は，電極と上部被覆膜との間にオフセット酸化膜を
形成しない場合でも，電極を確実に絶縁して電極間の間
隔を狭めることができると共に，コンタクトホール形成
時に電極がエッチングされることを防止することが可能
な，新規かつ改良された半導体装置及びその製造方法を
提供することである。
な問題点に鑑みて成されたものであり，本発明の第７の
目的は，電極と上部被覆膜との間にオフセット酸化膜を
形成しない場合でも，電極を確実に絶縁して電極間の間
隔を狭めることができると共に，コンタクトホール形成
時に電極がエッチングされることを防止することが可能
な，新規かつ改良された半導体装置及びその製造方法を
提供することである。
【００１６】
【課題を解決するための手段】上記課題を解決するた
め，本発明の第１の観点によれば，請求項１〜４に記載
の発明のように，半導体基板上に形成された複数の電極
と，相隣接する電極間の空間にコンタクトホールを自己
整合的に形成する際に各電極をエッチングから保護する
ように各電極を被覆する被覆膜とを備えた半導体装置に
おいて，被覆膜は，それぞれ別工程で形成される上部被
覆膜と側部被覆膜とから成り，上部被覆膜の断面最大幅
は，各電極の断面最大幅よりも広いことを特徴とする半
導体装置が提供される。
め，本発明の第１の観点によれば，請求項１〜４に記載
の発明のように，半導体基板上に形成された複数の電極
と，相隣接する電極間の空間にコンタクトホールを自己
整合的に形成する際に各電極をエッチングから保護する
ように各電極を被覆する被覆膜とを備えた半導体装置に
おいて，被覆膜は，それぞれ別工程で形成される上部被
覆膜と側部被覆膜とから成り，上部被覆膜の断面最大幅
は，各電極の断面最大幅よりも広いことを特徴とする半
導体装置が提供される。
【００１７】かかる構成によれば，各電極がそれぞれ別
工程で形成される上部被覆膜と側部被覆膜で被覆される
ため，上部被覆膜と側部被覆膜を各々の機能に応じてそ
れぞれ異なる材料から形成することができる。その結
果，上部被覆膜を耐エッチング性に優れた材料から形成
すれば，コンタクトホール形成時に電極がエッチングさ
れることを防止できる。また，側部被覆膜を酸化膜など
の絶縁性に優れた材料から形成すれば，側部被覆膜の断
面幅を相対的に狭めた場合でも，電極とコンタクト部と
の間でリーク電流が流れず，各電極間の間隔を狭めるこ
とができる。また，各電極の上部は，それら各電極の断
面最大幅よりも広い断面最大幅を有する上部被覆膜で被
覆されるため，上部被覆膜のみで上記エッチングを阻止
して電極が損傷することがないと共に，側部被覆膜のエ
ッチングストッパ機能も軽減できる。その結果，側部被
覆膜を形成する材料の選択幅を広げることができる。
工程で形成される上部被覆膜と側部被覆膜で被覆される
ため，上部被覆膜と側部被覆膜を各々の機能に応じてそ
れぞれ異なる材料から形成することができる。その結
果，上部被覆膜を耐エッチング性に優れた材料から形成
すれば，コンタクトホール形成時に電極がエッチングさ
れることを防止できる。また，側部被覆膜を酸化膜など
の絶縁性に優れた材料から形成すれば，側部被覆膜の断
面幅を相対的に狭めた場合でも，電極とコンタクト部と
の間でリーク電流が流れず，各電極間の間隔を狭めるこ
とができる。また，各電極の上部は，それら各電極の断
面最大幅よりも広い断面最大幅を有する上部被覆膜で被
覆されるため，上部被覆膜のみで上記エッチングを阻止
して電極が損傷することがないと共に，側部被覆膜のエ
ッチングストッパ機能も軽減できる。その結果，側部被
覆膜を形成する材料の選択幅を広げることができる。
【００１８】また，上部被覆膜を，例えば請求項５に記
載の発明のように，窒化膜（Ｓｉ３Ｎ４膜）とすれば，
従来から提案されている処理プロセスを大きく変更する
ことなく，上述した上部被覆膜を形成することができ
る。
載の発明のように，窒化膜（Ｓｉ３Ｎ４膜）とすれば，
従来から提案されている処理プロセスを大きく変更する
ことなく，上述した上部被覆膜を形成することができ
る。
【００１９】さらに，上部被覆膜は，例えば請求項１に
記載の発明のように，ＢＳＴ膜であってもよく，また例
えば請求項２に記載の発明のように，ＰＺＴ膜であって
もよい。コンタクトホール形成時のエッチング処理に
は，一般的に処理ガスとしてフルオロカーボンガスを主
ガスとして使用するが，上記ＢＳＴ膜やＰＺＴ膜は，そ
のフルオロカーボンガスを用いたプロセスでもエッチン
グされ難く，エッチングストッパとしての機能性に優れ
ている。従って，それら耐エッチング性に優れたＢＳＴ
膜やＰＺＴ膜を上部被覆膜として採用すれば，その上部
被覆膜の断面厚を相対的に薄くすることができると共
に，上記エッチング時の処理マージンも広げることがで
きる。なお，本明細書中において，ＢＳＴとは，バリウ
ム（Ｂａ）と，ストロンチウム（Ｓｒ）と，チタン（Ｔ
ｉ）から成る複合酸化化合物を言い，ＰＺＴとは，鉛
（Ｐｂ）と，ジルコニウム（Ｚｒ）と，チタン（Ｔｉ）
から成る複合酸化化合物を言うものとする。
記載の発明のように，ＢＳＴ膜であってもよく，また例
えば請求項２に記載の発明のように，ＰＺＴ膜であって
もよい。コンタクトホール形成時のエッチング処理に
は，一般的に処理ガスとしてフルオロカーボンガスを主
ガスとして使用するが，上記ＢＳＴ膜やＰＺＴ膜は，そ
のフルオロカーボンガスを用いたプロセスでもエッチン
グされ難く，エッチングストッパとしての機能性に優れ
ている。従って，それら耐エッチング性に優れたＢＳＴ
膜やＰＺＴ膜を上部被覆膜として採用すれば，その上部
被覆膜の断面厚を相対的に薄くすることができると共
に，上記エッチング時の処理マージンも広げることがで
きる。なお，本明細書中において，ＢＳＴとは，バリウ
ム（Ｂａ）と，ストロンチウム（Ｓｒ）と，チタン（Ｔ
ｉ）から成る複合酸化化合物を言い，ＰＺＴとは，鉛
（Ｐｂ）と，ジルコニウム（Ｚｒ）と，チタン（Ｔｉ）
から成る複合酸化化合物を言うものとする。
【００２０】また，側部被覆膜を，例えば請求項３また
は６に記載の発明のように，電極表面を酸化処理して形
成される酸化膜とすれば，側部被覆膜の絶縁性が向上
し，電極とコンタクト部との間でリーク電流が流れるこ
とがない。その結果，側部被覆膜の断面幅を相対的に狭
めることができ，さらに電極間の間隔を狭めることがで
きる。また，側部被覆膜を，電極の一部から形成できる
ため，各電極の側面を酸化膜で容易かつ均一に被覆する
ことができる。
は６に記載の発明のように，電極表面を酸化処理して形
成される酸化膜とすれば，側部被覆膜の絶縁性が向上
し，電極とコンタクト部との間でリーク電流が流れるこ
とがない。その結果，側部被覆膜の断面幅を相対的に狭
めることができ，さらに電極間の間隔を狭めることがで
きる。また，側部被覆膜を，電極の一部から形成できる
ため，各電極の側面を酸化膜で容易かつ均一に被覆する
ことができる。
【００２１】さらに，側部被覆膜を，例えば請求項６に
記載の発明のように，電極表面に被着されたＣＶＤ酸化
膜とすれば，不純物を含まない酸化膜で電極の側面を被
覆することができ，電極の絶縁をさらに確実に行うこと
ができる。その結果，側部被覆膜の断面幅を相対的に小
さくした場合でも，リーク電流が生じない信頼性の高い
素子を形成することができる。
記載の発明のように，電極表面に被着されたＣＶＤ酸化
膜とすれば，不純物を含まない酸化膜で電極の側面を被
覆することができ，電極の絶縁をさらに確実に行うこと
ができる。その結果，側部被覆膜の断面幅を相対的に小
さくした場合でも，リーク電流が生じない信頼性の高い
素子を形成することができる。
【００２２】また，電極と上部被覆膜との間に，例えば
請求項４または８に記載の発明のように，オフセット酸
化膜を形成すれば，電極の側面のみ成らず，電極の上面
も絶縁性の高い酸化膜で被覆することができ，電極を確
実に絶縁することができる。また，オフセット酸化膜の
露出面を，例えば請求項９に記載の発明のように，上部
被覆膜で被覆すれば，コンタクトホール形成時に電極の
み成らずオフセット酸化膜もエッチングされず，絶縁破
壊が生じることがない。さらに，オフセット酸化膜の露
出面を，例えば請求項１０に記載の発明のように，側部
被覆膜で被覆すれば，それら側部被覆膜とオフセット酸
化膜により，電極の側面とその上面だけではなく，電極
の肩部も酸化膜で被覆することができ，電極をさらに確
実に絶縁することができる。
請求項４または８に記載の発明のように，オフセット酸
化膜を形成すれば，電極の側面のみ成らず，電極の上面
も絶縁性の高い酸化膜で被覆することができ，電極を確
実に絶縁することができる。また，オフセット酸化膜の
露出面を，例えば請求項９に記載の発明のように，上部
被覆膜で被覆すれば，コンタクトホール形成時に電極の
み成らずオフセット酸化膜もエッチングされず，絶縁破
壊が生じることがない。さらに，オフセット酸化膜の露
出面を，例えば請求項１０に記載の発明のように，側部
被覆膜で被覆すれば，それら側部被覆膜とオフセット酸
化膜により，電極の側面とその上面だけではなく，電極
の肩部も酸化膜で被覆することができ，電極をさらに確
実に絶縁することができる。
【００２３】また，本発明の第２の観点によれば，請求
項１１に記載の発明のように，半導体基板上に形成され
た電極層の上部に上部被覆膜層を形成する工程と，上部
被覆膜層をパターニングして上部被覆膜を形成する工程
と，上部被覆膜の断面幅を拡大する工程と，拡大された
上部被覆膜をマスクとして電極層をエッチングし電極を
形成する工程と，電極の露出面に側部被覆膜を形成する
工程とを含むことを特徴とする半導体装置の製造方法が
提供される。
項１１に記載の発明のように，半導体基板上に形成され
た電極層の上部に上部被覆膜層を形成する工程と，上部
被覆膜層をパターニングして上部被覆膜を形成する工程
と，上部被覆膜の断面幅を拡大する工程と，拡大された
上部被覆膜をマスクとして電極層をエッチングし電極を
形成する工程と，電極の露出面に側部被覆膜を形成する
工程とを含むことを特徴とする半導体装置の製造方法が
提供される。
【００２４】かかる構成によれば，電極を形成する前に
上部被覆膜の断面幅を拡大するため，電極の露出面に上
部被覆膜が形成されることがない。さらに，電極層から
電極を形成した後，電極の露出面に側部被覆膜を形成す
るため，上部被覆膜と側部被覆膜を各々の機能に応じて
それぞれ異なる材料から形成することができる。その結
果，上部被覆膜を耐エッチング性の高い材料から形成す
れば，コンタクトホール形成時に電極がエッチングされ
ることを防止できる。また，側部被覆膜を絶縁性の高い
酸化膜から形成すれば，電極とコンタクト部との間でリ
ーク電流が流れることを防止できる。その結果，側部被
覆膜の断面幅を相対的に狭めることができるため，電極
間の間隔も相対的に狭めることができる。
上部被覆膜の断面幅を拡大するため，電極の露出面に上
部被覆膜が形成されることがない。さらに，電極層から
電極を形成した後，電極の露出面に側部被覆膜を形成す
るため，上部被覆膜と側部被覆膜を各々の機能に応じて
それぞれ異なる材料から形成することができる。その結
果，上部被覆膜を耐エッチング性の高い材料から形成す
れば，コンタクトホール形成時に電極がエッチングされ
ることを防止できる。また，側部被覆膜を絶縁性の高い
酸化膜から形成すれば，電極とコンタクト部との間でリ
ーク電流が流れることを防止できる。その結果，側部被
覆膜の断面幅を相対的に狭めることができるため，電極
間の間隔も相対的に狭めることができる。
【００２５】さらに，本発明の第３の観点によれば，請
求項１２に記載の発明のように，半導体基板上に形成さ
れた電極層の上部にオフセット酸化膜層を形成する工程
と，オフセット酸化膜層の上部に上部被覆膜層を形成す
る工程と，上部被覆膜層とオフセット酸化膜層をパター
ニングして上部被覆膜とオフセット酸化膜を形成する工
程と，上部被覆膜の断面幅を拡大すると共にオフセット
酸化膜の露出面を上部被覆膜で被覆する工程と，拡大さ
れた上部被覆膜をマスクとして電極層をエッチングし電
極を形成する工程と，電極の露出面に側部被覆層を形成
する工程とを含むことを特徴とする半導体装置の製造方
法が提供される。
求項１２に記載の発明のように，半導体基板上に形成さ
れた電極層の上部にオフセット酸化膜層を形成する工程
と，オフセット酸化膜層の上部に上部被覆膜層を形成す
る工程と，上部被覆膜層とオフセット酸化膜層をパター
ニングして上部被覆膜とオフセット酸化膜を形成する工
程と，上部被覆膜の断面幅を拡大すると共にオフセット
酸化膜の露出面を上部被覆膜で被覆する工程と，拡大さ
れた上部被覆膜をマスクとして電極層をエッチングし電
極を形成する工程と，電極の露出面に側部被覆層を形成
する工程とを含むことを特徴とする半導体装置の製造方
法が提供される。
【００２６】かかる構成によれば，上部被覆膜とオフセ
ット酸化膜を形成した後，上部被覆膜の断面幅を拡大す
ると共にオフセット酸化膜の露出面を上部被覆膜で被覆
するため，電極のみ成らずオフセット酸化膜も上部被覆
膜で被覆することができる。その結果，コンタクトホー
ル形成時に，電極だけではなくオフセット酸化膜もエッ
チングされることがない。また，電極を形成した後に，
電極の露出面に側部被覆層を形成するため，上部被覆膜
と側部被覆膜を各々異なる材料から形成することもでき
る。さらに，電極の上面にオフセット酸化膜が形成され
るため，電極の絶縁をさらに確実に行うことができる。
ット酸化膜を形成した後，上部被覆膜の断面幅を拡大す
ると共にオフセット酸化膜の露出面を上部被覆膜で被覆
するため，電極のみ成らずオフセット酸化膜も上部被覆
膜で被覆することができる。その結果，コンタクトホー
ル形成時に，電極だけではなくオフセット酸化膜もエッ
チングされることがない。また，電極を形成した後に，
電極の露出面に側部被覆層を形成するため，上部被覆膜
と側部被覆膜を各々異なる材料から形成することもでき
る。さらに，電極の上面にオフセット酸化膜が形成され
るため，電極の絶縁をさらに確実に行うことができる。
【００２７】また，側部被覆膜を形成する工程を，例え
ば請求項１３に記載の発明のように，電極層をエッチン
グする工程により露出した電極表面を酸化処理して酸化
膜を形成する工程とすれば，電極の露出面である電極の
側面を従来の窒化膜よりも絶縁性の高い酸化膜で被覆す
ることができる。
ば請求項１３に記載の発明のように，電極層をエッチン
グする工程により露出した電極表面を酸化処理して酸化
膜を形成する工程とすれば，電極の露出面である電極の
側面を従来の窒化膜よりも絶縁性の高い酸化膜で被覆す
ることができる。
【００２８】さらに，側部被覆膜を形成する工程は，例
えば請求項１４に記載の発明のように，電極層をエッチ
ングする工程により露出した電極表面を酸化処理して酸
化膜を形成する工程と，酸化膜を除去する工程と，酸化
膜を除去する工程により露出した電極表面にＣＶＤ酸化
膜を被着させる工程であってもよい。かかる構成によれ
ば，電極表面に形成された酸化膜を除去し，その電極表
面にＣＶＤ酸化膜を形成することができるため，不純物
を含まない酸化膜からなる側部被覆膜で電極の側面を被
覆することができる。
えば請求項１４に記載の発明のように，電極層をエッチ
ングする工程により露出した電極表面を酸化処理して酸
化膜を形成する工程と，酸化膜を除去する工程と，酸化
膜を除去する工程により露出した電極表面にＣＶＤ酸化
膜を被着させる工程であってもよい。かかる構成によれ
ば，電極表面に形成された酸化膜を除去し，その電極表
面にＣＶＤ酸化膜を形成することができるため，不純物
を含まない酸化膜からなる側部被覆膜で電極の側面を被
覆することができる。
【００２９】また，本発明の第４の観点によれば，請求
項１５に記載の発明のように，半導体基板上に形成され
た電極層の上部にオフセット酸化膜層を形成する工程
と，オフセット酸化膜層の上部に上部被覆膜層を形成す
る工程と，上部被覆膜層をパターニングして上部被覆膜
を形成する工程と，上部被覆膜の断面幅を拡大する工程
と，拡大された上部被覆膜をマスクとしてオフセット酸
化膜層をエッチングしオフセット酸化膜を形成する工程
と，拡大された上部被覆膜とオフセット酸化膜をマスク
として電極層をエッチングし電極を形成する工程と，電
極層をエッチングする工程により露出した電極表面を酸
化処理して酸化膜を形成する工程と，オフセット酸化膜
の露出面と酸化膜を除去すると共にオフセット酸化膜の
断面最大幅を上部被覆膜の断面最大幅よりも狭める工程
と，オフセット酸化膜の露出面と酸化膜を除去する工程
により露出したオフセット酸化膜表面と電極表面にＣＶ
Ｄ酸化膜を被着させて側部被覆膜を形成する工程とを含
むことを特徴とする半導体装置の製造方法が提供され
る。
項１５に記載の発明のように，半導体基板上に形成され
た電極層の上部にオフセット酸化膜層を形成する工程
と，オフセット酸化膜層の上部に上部被覆膜層を形成す
る工程と，上部被覆膜層をパターニングして上部被覆膜
を形成する工程と，上部被覆膜の断面幅を拡大する工程
と，拡大された上部被覆膜をマスクとしてオフセット酸
化膜層をエッチングしオフセット酸化膜を形成する工程
と，拡大された上部被覆膜とオフセット酸化膜をマスク
として電極層をエッチングし電極を形成する工程と，電
極層をエッチングする工程により露出した電極表面を酸
化処理して酸化膜を形成する工程と，オフセット酸化膜
の露出面と酸化膜を除去すると共にオフセット酸化膜の
断面最大幅を上部被覆膜の断面最大幅よりも狭める工程
と，オフセット酸化膜の露出面と酸化膜を除去する工程
により露出したオフセット酸化膜表面と電極表面にＣＶ
Ｄ酸化膜を被着させて側部被覆膜を形成する工程とを含
むことを特徴とする半導体装置の製造方法が提供され
る。
【００３０】かかる構成によれば，上部被覆膜の断面幅
を拡大した後，この拡大された上部被覆膜をマスクとし
てオフセット酸化膜層をエッチングしオフセット酸化膜
を形成するため，オフセット酸化膜の断面幅と電極の断
面幅を実質的に同一にすることができる。さらに，オフ
セット酸化膜の露出面と電極表面に形成された酸化膜を
除去すると共にオフセット酸化膜の断面最大幅を上部被
覆膜の断面最大幅よりも狭め，露出したオフセット酸化
膜表面と電極表面にＣＶＤ酸化膜を被着させて側部被覆
膜を形成するため，電極の側面とその上面のみ成らず，
電極の肩部も酸化膜で被覆することができる。
を拡大した後，この拡大された上部被覆膜をマスクとし
てオフセット酸化膜層をエッチングしオフセット酸化膜
を形成するため，オフセット酸化膜の断面幅と電極の断
面幅を実質的に同一にすることができる。さらに，オフ
セット酸化膜の露出面と電極表面に形成された酸化膜を
除去すると共にオフセット酸化膜の断面最大幅を上部被
覆膜の断面最大幅よりも狭め，露出したオフセット酸化
膜表面と電極表面にＣＶＤ酸化膜を被着させて側部被覆
膜を形成するため，電極の側面とその上面のみ成らず，
電極の肩部も酸化膜で被覆することができる。
【００３１】また，上部被覆膜は，例えば請求項１６に
記載の発明のように，上述した窒化膜であってもよく，
さらに例えば請求項１７に記載の発明のように，上述し
たＢＳＴ膜であってもよく，さらにまた請求項１８に記
載の発明のように，上述したＰＺＴ膜であってもよい。
記載の発明のように，上述した窒化膜であってもよく，
さらに例えば請求項１７に記載の発明のように，上述し
たＢＳＴ膜であってもよく，さらにまた請求項１８に記
載の発明のように，上述したＰＺＴ膜であってもよい。
【００３２】
【発明の実施の形態】以下に，添付図面を参照しなが
ら，本発明にかかる半導体装置及びその方法の実施の形
態について詳細に説明する。なお，本実施の形態を理解
する上で不要と思われる素子や工程，例えば洗浄工程や
イオン注入工程などの各工程についての説明は省略す
る。
ら，本発明にかかる半導体装置及びその方法の実施の形
態について詳細に説明する。なお，本実施の形態を理解
する上で不要と思われる素子や工程，例えば洗浄工程や
イオン注入工程などの各工程についての説明は省略す
る。
【００３３】（第１の実施の形態）まず，図１及び図２
を参照しながら，第１の実施の形態について説明する。
図１（ａ）に示すように，シリコン基板１００上には，
ゲート誘電体膜１０２と，断面厚が２００ｎｍ〜４００
ｎｍのポリシリコンから成り，電極層を構成するゲート
層１０４と，断面厚が５０ｎｍ〜１２０ｎｍの酸化シリ
コンから成るオフセット酸化膜層１０６と，断面厚が１
００ｎｍ〜１５０ｎｍの窒化シリコンから成り，上部被
覆膜層を構成するエッチングストッパ窒化膜層１０８が
順次形成されている。
を参照しながら，第１の実施の形態について説明する。
図１（ａ）に示すように，シリコン基板１００上には，
ゲート誘電体膜１０２と，断面厚が２００ｎｍ〜４００
ｎｍのポリシリコンから成り，電極層を構成するゲート
層１０４と，断面厚が５０ｎｍ〜１２０ｎｍの酸化シリ
コンから成るオフセット酸化膜層１０６と，断面厚が１
００ｎｍ〜１５０ｎｍの窒化シリコンから成り，上部被
覆膜層を構成するエッチングストッパ窒化膜層１０８が
順次形成されている。
【００３４】しかる後，フォトリソグラフィ処理により
エッチングストッパ窒化膜層１０８上に形成された不図
示のフォトレジストパターンをマスクとして，エッチン
グストッパ窒化膜層１０８とオフセット酸化膜層１０６
をパターニングし，図１（ｂ）に示したように，上部被
覆膜層を構成するエッチングストッパ窒化膜１０８ａと
オフセット酸化膜１０６ａを形成する。なお，同図は，
フォトレジストパターンを除去した後の状態を示してい
る。
エッチングストッパ窒化膜層１０８上に形成された不図
示のフォトレジストパターンをマスクとして，エッチン
グストッパ窒化膜層１０８とオフセット酸化膜層１０６
をパターニングし，図１（ｂ）に示したように，上部被
覆膜層を構成するエッチングストッパ窒化膜１０８ａと
オフセット酸化膜１０６ａを形成する。なお，同図は，
フォトレジストパターンを除去した後の状態を示してい
る。
【００３５】このように，本実施の形態では，後述する
ゲート１０４ａとエッチングストッパ窒化膜１０８ａと
の間に，ＣＶＤ酸化膜から成るオフセット酸化膜１０６
ａが形成されるため，ゲート１０４ａの上面を絶縁性の
高い酸化膜で覆うことができる。
ゲート１０４ａとエッチングストッパ窒化膜１０８ａと
の間に，ＣＶＤ酸化膜から成るオフセット酸化膜１０６
ａが形成されるため，ゲート１０４ａの上面を絶縁性の
高い酸化膜で覆うことができる。
【００３６】次いで，シリコン基板１００上に，断面厚
が３０ｎｍ〜７０ｎｍの窒化シリコンから成り，上部被
覆膜層を構成する不図示のサイドウォール層を形成した
後，全面エッチング処理を施す。これら各工程により，
図１（ｃ）に示したように，オフセット酸化膜１０６ａ
とエッチングストッパ窒化膜１０８ａの側面のみに上記
サイドウォール層が残存し，サイドウォール１１０が形
成される。このサイドウォール１１０は，エッチングス
トッパ窒化膜１０８ａと共に上部被覆膜を構成し，後述
するコンタクトホール１１６の形成時に，ゲート１０４
ａがエッチングされることを防ぐエッチングストッパ膜
の役割を果たす。
が３０ｎｍ〜７０ｎｍの窒化シリコンから成り，上部被
覆膜層を構成する不図示のサイドウォール層を形成した
後，全面エッチング処理を施す。これら各工程により，
図１（ｃ）に示したように，オフセット酸化膜１０６ａ
とエッチングストッパ窒化膜１０８ａの側面のみに上記
サイドウォール層が残存し，サイドウォール１１０が形
成される。このサイドウォール１１０は，エッチングス
トッパ窒化膜１０８ａと共に上部被覆膜を構成し，後述
するコンタクトホール１１６の形成時に，ゲート１０４
ａがエッチングされることを防ぐエッチングストッパ膜
の役割を果たす。
【００３７】また，サイドウォール１１０の断面幅は，
上記サイドウォール層の断面厚ないしサイドウォール層
の断面厚の８５％程度の範囲内であれば，適宜設定する
ことができると共に，本実施の形態を適用する半導体装
置に応じて，サイドウォール層の成膜処理時と全面エッ
チング処理時の各処理条件を適宜変更することにより調
整できる。従って，サイドウォール１１０の断面幅は，
ゲート１０４ａの断面幅や，ゲート１０４ａ間の間隔
や，コンタクトホール１１６の内径などを設定した後
に，それら各設定値に応じて適宜設定することができ
る。
上記サイドウォール層の断面厚ないしサイドウォール層
の断面厚の８５％程度の範囲内であれば，適宜設定する
ことができると共に，本実施の形態を適用する半導体装
置に応じて，サイドウォール層の成膜処理時と全面エッ
チング処理時の各処理条件を適宜変更することにより調
整できる。従って，サイドウォール１１０の断面幅は，
ゲート１０４ａの断面幅や，ゲート１０４ａ間の間隔
や，コンタクトホール１１６の内径などを設定した後
に，それら各設定値に応じて適宜設定することができ
る。
【００３８】次いで，フォトレジストパターンを形成す
ることなく，エッチングストッパ窒化膜１０８ａとサイ
ドウォール１１０をエッチングマスクとしてゲート層１
０４をパターニングし，図１（ｄ）に示したように，電
極を構成するゲート１０４ａを形成する。従って，本実
施の形態では，ゲート１０４ａの側面にサイドウォール
１１０が形成されない。また，このゲート１０４ａの断
面幅は，オフセット酸化膜１０６ａの断面幅とエッチン
グストッパ窒化膜１０８ａの断面幅のいずれか一方の断
面幅に，サイドウォール１１０の断面幅を２倍した値を
加えた値となるように設定される。
ることなく，エッチングストッパ窒化膜１０８ａとサイ
ドウォール１１０をエッチングマスクとしてゲート層１
０４をパターニングし，図１（ｄ）に示したように，電
極を構成するゲート１０４ａを形成する。従って，本実
施の形態では，ゲート１０４ａの側面にサイドウォール
１１０が形成されない。また，このゲート１０４ａの断
面幅は，オフセット酸化膜１０６ａの断面幅とエッチン
グストッパ窒化膜１０８ａの断面幅のいずれか一方の断
面幅に，サイドウォール１１０の断面幅を２倍した値を
加えた値となるように設定される。
【００３９】その後，ゲート１０４ａを構成するポリシ
リコンの表面を酸化処理し，図２（ｅ）に示したよう
に，ゲート１０４ａの側面を，ゲート１０４ａの一部か
ら形成された，本実施の形態にかかる側部被覆膜を構成
する絶縁性の酸化ポリシリコン膜（酸化膜）１１２で覆
う。この酸化ポリシリコン膜１１２の断面幅は，酸化ポ
リシリコン膜１１２形成後のゲート１０４ａの断面幅
が，素子の特性上，必要な寸法となる範囲内で調整する
ことができるが，絶縁破壊を防止する観点から，本実施
の形態においては，３０ｎｍ〜７０ｎｍに設定されてい
る。
リコンの表面を酸化処理し，図２（ｅ）に示したよう
に，ゲート１０４ａの側面を，ゲート１０４ａの一部か
ら形成された，本実施の形態にかかる側部被覆膜を構成
する絶縁性の酸化ポリシリコン膜（酸化膜）１１２で覆
う。この酸化ポリシリコン膜１１２の断面幅は，酸化ポ
リシリコン膜１１２形成後のゲート１０４ａの断面幅
が，素子の特性上，必要な寸法となる範囲内で調整する
ことができるが，絶縁破壊を防止する観点から，本実施
の形態においては，３０ｎｍ〜７０ｎｍに設定されてい
る。
【００４０】また，酸化ポリシリコン膜１１２の形成時
には，エッチングストッパ窒化膜１０８ａとサイドウォ
ール１１０を構成する窒化シリコンは実質的に酸化され
ないため，それらエッチングストッパ窒化膜１０８ａと
サイドウォール１１０のエッチングストッパ膜としての
機能が低下することがない。さらに，ゲート１０４ａを
構成するポリシリコンを酸化して酸化ポリシリコン膜１
１２を形成するため，ゲート１０４ａの断面幅が上記酸
化処理前と比較して相対的に狭くなる。その結果，エッ
チングストッパ窒化膜１０８ａの最大断面幅と，サイド
ウォール１１０の最大断面幅の２倍にした値との和が，
ゲート１０４ａの最大断面幅よりも広くなるため，コン
タクトホール１１６の形成時に，ゲート１０４ａがエッ
チングされることがない。
には，エッチングストッパ窒化膜１０８ａとサイドウォ
ール１１０を構成する窒化シリコンは実質的に酸化され
ないため，それらエッチングストッパ窒化膜１０８ａと
サイドウォール１１０のエッチングストッパ膜としての
機能が低下することがない。さらに，ゲート１０４ａを
構成するポリシリコンを酸化して酸化ポリシリコン膜１
１２を形成するため，ゲート１０４ａの断面幅が上記酸
化処理前と比較して相対的に狭くなる。その結果，エッ
チングストッパ窒化膜１０８ａの最大断面幅と，サイド
ウォール１１０の最大断面幅の２倍にした値との和が，
ゲート１０４ａの最大断面幅よりも広くなるため，コン
タクトホール１１６の形成時に，ゲート１０４ａがエッ
チングされることがない。
【００４１】次いで，成膜処理を施すことにより，図２
（ｆ）に示したように，シリコン基板１００上に，断面
厚が４００ｎｍ〜１０００ｎｍの層間絶縁膜１１４を形
成する。これにより，ゲート１０４ａが層間絶縁膜１１
４により覆われる。なお，層間絶縁膜１１４の厚みは，
本実施の形態を適用する半導体装置に応じて，適宜設定
することができる。
（ｆ）に示したように，シリコン基板１００上に，断面
厚が４００ｎｍ〜１０００ｎｍの層間絶縁膜１１４を形
成する。これにより，ゲート１０４ａが層間絶縁膜１１
４により覆われる。なお，層間絶縁膜１１４の厚みは，
本実施の形態を適用する半導体装置に応じて，適宜設定
することができる。
【００４２】そして，層間絶縁膜１１４上に形成される
不図示のフォトレジストパターンをマスクとして層間絶
縁膜１１４をパターニングし，図２（ｇ）に示したよう
に，自己整合的にゲート１０４ａ間に層間絶縁膜１１４
を貫通し，シリコン基板１１６と連通するコンタクトホ
ール１１６を形成する。このように，本実施の形態で
は，ゲート１０４ａの上部にエッチングストッパ窒化膜
１０８ａとサイドウォール１１０を形成したＳＡＣ構造
を採用しているため，フォトレジストパターンにより厳
密な位置合わせをしなくても，所定のコンタクトホール
１１６を形成することができる。
不図示のフォトレジストパターンをマスクとして層間絶
縁膜１１４をパターニングし，図２（ｇ）に示したよう
に，自己整合的にゲート１０４ａ間に層間絶縁膜１１４
を貫通し，シリコン基板１１６と連通するコンタクトホ
ール１１６を形成する。このように，本実施の形態で
は，ゲート１０４ａの上部にエッチングストッパ窒化膜
１０８ａとサイドウォール１１０を形成したＳＡＣ構造
を採用しているため，フォトレジストパターンにより厳
密な位置合わせをしなくても，所定のコンタクトホール
１１６を形成することができる。
【００４３】本実施の形態にかかる半導体装置及びその
製造方法は，以上のように構成されており，ゲート１０
４ａの側面を従来の窒化膜よりも絶縁性の高い酸化ポリ
シリコン１１２で被覆しているため，ゲート１０４ａと
コンタクトホール１１６に形成されるコンタクト部との
間でリーク電流が流れることがない。その結果，酸化ポ
リシリコン１１２の断面幅を相対的に狭くすることがで
きるため，各ゲート１０４ａ間の間隔を狭めることがで
きる。さらに，ゲート１０４ａとエッチングストッパ窒
化膜１０８ａとの間には，オフセット酸化膜１１０が形
成されるため，ゲート１０４ａの側面のみ成らずゲート
１０４ａの上面も絶縁性の高い酸化膜で被覆することが
でき，ゲート１０４ａの間隔を狭めても，信頼性の高い
半導体装置を製造することができる。
製造方法は，以上のように構成されており，ゲート１０
４ａの側面を従来の窒化膜よりも絶縁性の高い酸化ポリ
シリコン１１２で被覆しているため，ゲート１０４ａと
コンタクトホール１１６に形成されるコンタクト部との
間でリーク電流が流れることがない。その結果，酸化ポ
リシリコン１１２の断面幅を相対的に狭くすることがで
きるため，各ゲート１０４ａ間の間隔を狭めることがで
きる。さらに，ゲート１０４ａとエッチングストッパ窒
化膜１０８ａとの間には，オフセット酸化膜１１０が形
成されるため，ゲート１０４ａの側面のみ成らずゲート
１０４ａの上面も絶縁性の高い酸化膜で被覆することが
でき，ゲート１０４ａの間隔を狭めても，信頼性の高い
半導体装置を製造することができる。
【００４４】また，ゲート１０４ａ側面を窒化膜ではな
く酸化膜の酸化ポリシリコン１１２で被覆した場合で
も，エッチングストッパ膜として機能するエッチングス
トッパ窒化膜１０８ａの断面幅と，サイドウォール１１
０の断面幅を２倍した値の和が，ゲート１０４ａの断面
幅よりも広いため，コンタクトホール１１６の形成時に
ゲート１０４ａがエッチングされることがない。
く酸化膜の酸化ポリシリコン１１２で被覆した場合で
も，エッチングストッパ膜として機能するエッチングス
トッパ窒化膜１０８ａの断面幅と，サイドウォール１１
０の断面幅を２倍した値の和が，ゲート１０４ａの断面
幅よりも広いため，コンタクトホール１１６の形成時に
ゲート１０４ａがエッチングされることがない。
【００４５】次に，図３及び図４を参照しながら，本実
施の形態にかかる半導体装置の製造方法に適用可能な他
の半導体装置について説明する。なお，上述した半導体
装置と略同一の機能及び構成を有する構成要素について
は，同一の符号を付することにより，重複説明を省略す
る。ただし，上記半導体装置は，ゲート１０４ａとエッ
チングストッパ窒化膜１０８ａとの間にオフセット酸化
膜１０６ａが形成されていたが，これに対して，図３に
示した半導体装置は，オフセット酸化膜１０６ａを形成
することなく，直接ゲート１０４ａ上にエッチングスト
ッパ窒化膜２００を形成することを特徴としている。ま
た，図４に示した半導体装置は，窒化膜から成るエッチ
ングストッパ窒化膜１０８ａに代えて，ＢＳＴから成る
ＢＳＴ膜３００を採用することを特徴としている。
施の形態にかかる半導体装置の製造方法に適用可能な他
の半導体装置について説明する。なお，上述した半導体
装置と略同一の機能及び構成を有する構成要素について
は，同一の符号を付することにより，重複説明を省略す
る。ただし，上記半導体装置は，ゲート１０４ａとエッ
チングストッパ窒化膜１０８ａとの間にオフセット酸化
膜１０６ａが形成されていたが，これに対して，図３に
示した半導体装置は，オフセット酸化膜１０６ａを形成
することなく，直接ゲート１０４ａ上にエッチングスト
ッパ窒化膜２００を形成することを特徴としている。ま
た，図４に示した半導体装置は，窒化膜から成るエッチ
ングストッパ窒化膜１０８ａに代えて，ＢＳＴから成る
ＢＳＴ膜３００を採用することを特徴としている。
【００４６】まず，図３に示した半導体装置について説
明すると，当該半導体装置は，上述した半導体装置とは
異なり，ゲート１０４ａ上に，オフセット酸化膜１０６
ａが形成されることなく，断面厚が１００ｎｍ〜２００
ｎｍのエッチングストッパ窒化膜２００のみが形成され
ている。なお，その他の構成は，上述した半導体装置と
同様である。かかる構成により，上述した半導体装置と
比較して，エッチングストッパ窒化膜２００の上面から
ゲート１０４ａの上面までの厚みを相対的に薄くするこ
とができるため，更なる多層化が要求され，素子の薄型
化を図らなければならない半導体装置にも，本実施の形
態を適用することができる。
明すると，当該半導体装置は，上述した半導体装置とは
異なり，ゲート１０４ａ上に，オフセット酸化膜１０６
ａが形成されることなく，断面厚が１００ｎｍ〜２００
ｎｍのエッチングストッパ窒化膜２００のみが形成され
ている。なお，その他の構成は，上述した半導体装置と
同様である。かかる構成により，上述した半導体装置と
比較して，エッチングストッパ窒化膜２００の上面から
ゲート１０４ａの上面までの厚みを相対的に薄くするこ
とができるため，更なる多層化が要求され，素子の薄型
化を図らなければならない半導体装置にも，本実施の形
態を適用することができる。
【００４７】次に，図４に示した半導体装置について説
明すると，当該半導体装置は，オフセット酸化膜１０６
ａ上に，上述したエッチングストッパ窒化膜１０８ａに
代えて，断面厚が３０ｎｍ〜１００ｎｍのＢＳＴ膜３０
０が形成されている。このＢＳＴ膜３００は，エッチン
グストッパ窒化膜１０８ａと比較して耐エッチング性に
優れているため，ＢＳＴ膜３００の断面厚をエッチング
ストッパ窒化膜１０８ａよりも相対的に薄くすることが
できる。
明すると，当該半導体装置は，オフセット酸化膜１０６
ａ上に，上述したエッチングストッパ窒化膜１０８ａに
代えて，断面厚が３０ｎｍ〜１００ｎｍのＢＳＴ膜３０
０が形成されている。このＢＳＴ膜３００は，エッチン
グストッパ窒化膜１０８ａと比較して耐エッチング性に
優れているため，ＢＳＴ膜３００の断面厚をエッチング
ストッパ窒化膜１０８ａよりも相対的に薄くすることが
できる。
【００４８】すなわち，上述したコンタクトホール１１
６形成時のエッチング処理には，一般的にフルオロカー
ボンガス（ＣＦ系ガス）を主ガスとして使用するため，
エッチング条件によっては，窒化シリコンから成るエッ
チングストッパ窒化膜１０８ａもエッチングされること
があり，エッチングの処理マージンが狭くなる。そこ
で，当該半導体装置は，ＣＦ系ガスを用いるエッチング
プロセスでもエッチングされ難いＢＳＴ膜３００をエッ
チングストッパ膜として採用するため，上述の如く膜厚
を相対的に薄くすることができると共に，上記処理マー
ジンを広げることができる。
６形成時のエッチング処理には，一般的にフルオロカー
ボンガス（ＣＦ系ガス）を主ガスとして使用するため，
エッチング条件によっては，窒化シリコンから成るエッ
チングストッパ窒化膜１０８ａもエッチングされること
があり，エッチングの処理マージンが狭くなる。そこ
で，当該半導体装置は，ＣＦ系ガスを用いるエッチング
プロセスでもエッチングされ難いＢＳＴ膜３００をエッ
チングストッパ膜として採用するため，上述の如く膜厚
を相対的に薄くすることができると共に，上記処理マー
ジンを広げることができる。
【００４９】その結果，ゲート１０４ａの間隔を狭める
のみならず，半導体装置をさらに多層化することもでき
る。なお，当該半導体装置には，ＢＳＴ膜３００に代え
て，ＰＺＴ膜を採用する場合にも，ＢＳＴ膜３００と同
様の効果を奏することができる。また，窒化シリコンか
ら成るサイドウォール１１２に代えて，ＢＳＴとＰＺＴ
のいずれか一方から成るサイドウォールを形成すること
もできる。この場合には，そのサイドウォールの耐エッ
チング性も向上させることができると共に，サイドウォ
ール１１２の断面幅も狭めることができる。その結果，
ゲート１０４ａ間の間隔をさらに狭めることができる。
のみならず，半導体装置をさらに多層化することもでき
る。なお，当該半導体装置には，ＢＳＴ膜３００に代え
て，ＰＺＴ膜を採用する場合にも，ＢＳＴ膜３００と同
様の効果を奏することができる。また，窒化シリコンか
ら成るサイドウォール１１２に代えて，ＢＳＴとＰＺＴ
のいずれか一方から成るサイドウォールを形成すること
もできる。この場合には，そのサイドウォールの耐エッ
チング性も向上させることができると共に，サイドウォ
ール１１２の断面幅も狭めることができる。その結果，
ゲート１０４ａ間の間隔をさらに狭めることができる。
【００５０】ただし，ＢＳＴ膜３００を構成するＢＳＴ
や，ＰＺＴ膜を構成するＰＺＴなどのペロブスカイト系
材料は，強誘電性材料であるため，ゲート１０４ａ近傍
の容量成分を減少させなければならない場合には，上述
した窒化シリコンから成るエッチングストッパ窒化膜１
０８ａや，サイドウォールを１１０を採用することが好
ましい。また，ＢＳＴとＰＺＴは，その高い誘電率によ
り電圧依存性があるため，電圧依存性が問題となる場合
にも，その電圧依存性のない窒化シリコンから成るエッ
チングストッパ窒化膜１０８ａや，サイドウォール１１
０を採用することが好ましい。
や，ＰＺＴ膜を構成するＰＺＴなどのペロブスカイト系
材料は，強誘電性材料であるため，ゲート１０４ａ近傍
の容量成分を減少させなければならない場合には，上述
した窒化シリコンから成るエッチングストッパ窒化膜１
０８ａや，サイドウォールを１１０を採用することが好
ましい。また，ＢＳＴとＰＺＴは，その高い誘電率によ
り電圧依存性があるため，電圧依存性が問題となる場合
にも，その電圧依存性のない窒化シリコンから成るエッ
チングストッパ窒化膜１０８ａや，サイドウォール１１
０を採用することが好ましい。
【００５１】（第２の実施の形態）次に，図５を参照し
ながら，第２の実施の形態について説明する。なお，本
実施の形態において，上述した第１の実施の形態にかか
る半導体装置の製造方法と略同一の機能及び構成を有す
る構成要素については，同一符号を付することにより，
重複説明を省略する。
ながら，第２の実施の形態について説明する。なお，本
実施の形態において，上述した第１の実施の形態にかか
る半導体装置の製造方法と略同一の機能及び構成を有す
る構成要素については，同一符号を付することにより，
重複説明を省略する。
【００５２】図５（ａ）には，上記第１の実施の形態の
図２（ｅ）に対応する半導体装置と同一に構成にされた
半導体装置が図示されている。すなわち，上述した図１
（ａ）に対応する工程から図２（ｅ）に対応する工程ま
での各工程を行うことにより，シリコン基板１００上に
ゲート誘電体膜１０２と，ゲート１０４ａと，オフセッ
ト酸化膜１０６ａと，エッチングストッパ窒化膜１０８
ａが順次積層されている。さらに，オフセット酸化膜１
０６ａとエッチングストッパ窒化膜１０８ａの側面に
は，サイドウォール１１０が形成され，ゲート１０４ａ
の側面には，酸化ポリシリコン膜１１２が形成されてい
る。従って，本実施の形態においても，エッチングスト
ッパ窒化膜１０８ａの断面幅とサイドウォール１１０の
断面幅を２倍した値の和が，ゲート１０４ａの断面幅よ
りも広くなっている。
図２（ｅ）に対応する半導体装置と同一に構成にされた
半導体装置が図示されている。すなわち，上述した図１
（ａ）に対応する工程から図２（ｅ）に対応する工程ま
での各工程を行うことにより，シリコン基板１００上に
ゲート誘電体膜１０２と，ゲート１０４ａと，オフセッ
ト酸化膜１０６ａと，エッチングストッパ窒化膜１０８
ａが順次積層されている。さらに，オフセット酸化膜１
０６ａとエッチングストッパ窒化膜１０８ａの側面に
は，サイドウォール１１０が形成され，ゲート１０４ａ
の側面には，酸化ポリシリコン膜１１２が形成されてい
る。従って，本実施の形態においても，エッチングスト
ッパ窒化膜１０８ａの断面幅とサイドウォール１１０の
断面幅を２倍した値の和が，ゲート１０４ａの断面幅よ
りも広くなっている。
【００５３】しかる後，フッ素処理を施すことにより，
図５（ｂ）に示したように，ゲート１０４ａの側面を覆
う酸化ポリシリコン膜１１２を除去する。この際，エッ
チングストッパ窒化膜１０８ａやサイドウォール１１０
を構成する窒化シリコンや，ゲート１０４ａを構成する
ポリシリコンは，フッ素処理によりエッチングされない
ため，処理前の状態のままで存在する。
図５（ｂ）に示したように，ゲート１０４ａの側面を覆
う酸化ポリシリコン膜１１２を除去する。この際，エッ
チングストッパ窒化膜１０８ａやサイドウォール１１０
を構成する窒化シリコンや，ゲート１０４ａを構成する
ポリシリコンは，フッ素処理によりエッチングされない
ため，処理前の状態のままで存在する。
【００５４】次いで，成膜処理を施し，図５（ｃ）に示
したように，シリコン基板１００上に層間絶縁膜１１４
を形成する。この成膜処理により，ゲート１０４ａは，
層間絶縁膜１１４により覆われる。
したように，シリコン基板１００上に層間絶縁膜１１４
を形成する。この成膜処理により，ゲート１０４ａは，
層間絶縁膜１１４により覆われる。
【００５５】そして，通常のフォトリソグラフィ処理と
エッチング処理を順次施すことにより，図５（ｄ）に示
したように，ゲート１０４ａ間に層間絶縁膜１１４を貫
通し，シリコン基板１００と連通するコンタクトホール
１１６を形成する。この際，ゲート１０４ａの側面は，
上述した第１の実施の形態とは異なり，酸化ポリシリコ
ン膜１１２に代えて，層間絶縁膜１１４の一部が残存し
て形成されるＣＶＤ酸化膜４００で覆われる。
エッチング処理を順次施すことにより，図５（ｄ）に示
したように，ゲート１０４ａ間に層間絶縁膜１１４を貫
通し，シリコン基板１００と連通するコンタクトホール
１１６を形成する。この際，ゲート１０４ａの側面は，
上述した第１の実施の形態とは異なり，酸化ポリシリコ
ン膜１１２に代えて，層間絶縁膜１１４の一部が残存し
て形成されるＣＶＤ酸化膜４００で覆われる。
【００５６】本実施の形態にかかる半導体装置の製造方
法は，以上のように構成されており，ゲート１０４ａの
側面を被覆する酸化膜としてＣＶＤ酸化膜４００を採用
したため，ゲート１０４ａを構成するポリシリコン中に
ドーピング（混入）されているリン（Ｐ）やヒ素（Ａ
ｓ）などの不純物が，ゲート１０４ａを絶縁する酸化膜
中に存在することを防止できる。その結果，ゲート１０
４ａを確実に絶縁して，ゲート１０４ａ間の間隔を狭め
た場合でも，信頼性の高い素子を形成することができ
る。
法は，以上のように構成されており，ゲート１０４ａの
側面を被覆する酸化膜としてＣＶＤ酸化膜４００を採用
したため，ゲート１０４ａを構成するポリシリコン中に
ドーピング（混入）されているリン（Ｐ）やヒ素（Ａ
ｓ）などの不純物が，ゲート１０４ａを絶縁する酸化膜
中に存在することを防止できる。その結果，ゲート１０
４ａを確実に絶縁して，ゲート１０４ａ間の間隔を狭め
た場合でも，信頼性の高い素子を形成することができ
る。
【００５７】（第３の実施の形態）次に，図６及び図７
を参照しながら，第３の実施の形態について説明する。
なお，本実施の形態において，上述した第１及び第２の
実施の形態にかかる半導体装置の製造方法と略同一の機
能及び構成を有する構成要素については，同一符号を付
することにより，重複説明を省略する。
を参照しながら，第３の実施の形態について説明する。
なお，本実施の形態において，上述した第１及び第２の
実施の形態にかかる半導体装置の製造方法と略同一の機
能及び構成を有する構成要素については，同一符号を付
することにより，重複説明を省略する。
【００５８】図６（ａ）に示したように，シリコン基板
１００上には，上述した第１の実施の形態と同様に，ゲ
ート誘電体膜１０２と，ゲート層１０４と，オフセット
酸化膜層１０６と，エッチングストッパ窒化膜層１０８
が順次積層されている。ただし，本実施の形態にかかる
半導体装置では，上記第１の実施の形態とは異なり，オ
フセット膜層１０６の断面厚が３０ｎｍ〜１００ｎｍに
設定され，エッチングストッパ窒化膜層１０８の断面厚
が１２０ｎｍ〜２００ｎｍに設定されている。
１００上には，上述した第１の実施の形態と同様に，ゲ
ート誘電体膜１０２と，ゲート層１０４と，オフセット
酸化膜層１０６と，エッチングストッパ窒化膜層１０８
が順次積層されている。ただし，本実施の形態にかかる
半導体装置では，上記第１の実施の形態とは異なり，オ
フセット膜層１０６の断面厚が３０ｎｍ〜１００ｎｍに
設定され，エッチングストッパ窒化膜層１０８の断面厚
が１２０ｎｍ〜２００ｎｍに設定されている。
【００５９】しかる後，通常のフォトリソグラフィ処理
及びエッチング処理を順次施すことにより，図６（ｂ）
に示したように，エッチングストッパ窒化膜層１０８の
みをパターニングし，エッチングストッパ窒化膜１０８
ａを形成する。
及びエッチング処理を順次施すことにより，図６（ｂ）
に示したように，エッチングストッパ窒化膜層１０８の
みをパターニングし，エッチングストッパ窒化膜１０８
ａを形成する。
【００６０】次いで，成膜処理を施し，シリコン基板１
００上に要求される膜厚，例えば断面厚が３０ｎｍ〜７
０ｎｍの窒化シリコンから成る不図示のサイドウォール
層を形成した後，全面エッチングを施す。これにより，
図６（ｃ）に示したように，エッチングストッパ窒化膜
１０８ａの側面にサイドウォール層が残存し，本実施の
形態にかかるサイドウォール５００が形成される。
００上に要求される膜厚，例えば断面厚が３０ｎｍ〜７
０ｎｍの窒化シリコンから成る不図示のサイドウォール
層を形成した後，全面エッチングを施す。これにより，
図６（ｃ）に示したように，エッチングストッパ窒化膜
１０８ａの側面にサイドウォール層が残存し，本実施の
形態にかかるサイドウォール５００が形成される。
【００６１】その後，エッチングストッパ窒化膜１０８
ａとサイドウォール５００をマスクとしてオフセット膜
層１０６のみをパターニングし，図６（ｄ）に示したよ
うに，オフセット酸化膜１０６ａを形成する。従って，
本実施の形態では，オフセット酸化膜１０６ａの側面
に，サイドウォール５００は形成されない。
ａとサイドウォール５００をマスクとしてオフセット膜
層１０６のみをパターニングし，図６（ｄ）に示したよ
うに，オフセット酸化膜１０６ａを形成する。従って，
本実施の形態では，オフセット酸化膜１０６ａの側面
に，サイドウォール５００は形成されない。
【００６２】さらに，エッチングストッパ窒化膜１０８
ａと，サイドウォール５００と，オフセット酸化膜１０
６ａをマスクとしてゲート層１０４をパターニングし，
図６（ｅ）に示したように，ゲート１０４ａを形成す
る。この際，図示の例では，ゲート１０４ａの断面幅と
オフセット酸化膜１０６ａの断面幅が，実質的に同じと
なる。
ａと，サイドウォール５００と，オフセット酸化膜１０
６ａをマスクとしてゲート層１０４をパターニングし，
図６（ｅ）に示したように，ゲート１０４ａを形成す
る。この際，図示の例では，ゲート１０４ａの断面幅と
オフセット酸化膜１０６ａの断面幅が，実質的に同じと
なる。
【００６３】次いで，酸化処理を施すことにより，ゲー
ト１０４ａの側面のポリシリコンを酸化して，図７
（ｆ）に示したように，酸化ポリシリコン膜１１２を形
成する。これにより，本実施の形態においても，エッチ
ングストッパ窒化膜１０８ａの断面幅とサイドウォール
１１０の断面幅を２倍した値の和が，ゲート１０４ａの
断面幅よりも広くなっている。
ト１０４ａの側面のポリシリコンを酸化して，図７
（ｆ）に示したように，酸化ポリシリコン膜１１２を形
成する。これにより，本実施の形態においても，エッチ
ングストッパ窒化膜１０８ａの断面幅とサイドウォール
１１０の断面幅を２倍した値の和が，ゲート１０４ａの
断面幅よりも広くなっている。
【００６４】さらに，フッ素処理を施すことにより，図
７（ｇ）に示したように，ゲート１０４ａの側面に形成
されている酸化ポリシリコン膜１１２を除去する。この
際，オフセット酸化膜１０６ａの一部，すなわち図示の
例では，オフセット酸化膜１０６ａの側面部の一部も除
去されるが，後の工程で，ゲート１０４ａの側面のみ成
らずオフセット酸化膜１０６ａの側面にも酸化膜が形成
されるため，特に問題が生じることがない。
７（ｇ）に示したように，ゲート１０４ａの側面に形成
されている酸化ポリシリコン膜１１２を除去する。この
際，オフセット酸化膜１０６ａの一部，すなわち図示の
例では，オフセット酸化膜１０６ａの側面部の一部も除
去されるが，後の工程で，ゲート１０４ａの側面のみ成
らずオフセット酸化膜１０６ａの側面にも酸化膜が形成
されるため，特に問題が生じることがない。
【００６５】その後，成膜処理を施すことにより，図７
（ｈ）に示したように，シリコン基板１００上に層間絶
縁膜１１４を形成する。これにより，ゲート１０４ａ
は，層間絶縁膜１１４により完全に覆われる。
（ｈ）に示したように，シリコン基板１００上に層間絶
縁膜１１４を形成する。これにより，ゲート１０４ａ
は，層間絶縁膜１１４により完全に覆われる。
【００６６】そして，フォトリソグラフィ処理とエッチ
ング処理を順次施すことにより，図７（ｉ）に示したよ
うに，ゲート１０４ａ間に層間絶縁膜１１４を貫通し，
シリコン基板１００と連通するコンタクトホール１１６
を形成する。この際，本実施の形態では，ゲート１０４
ａの側面のみならず，オフセット膜１０６ａの側面も層
間絶縁膜１１４の一部が残存して形成される酸化膜５０
２で覆われる。
ング処理を順次施すことにより，図７（ｉ）に示したよ
うに，ゲート１０４ａ間に層間絶縁膜１１４を貫通し，
シリコン基板１００と連通するコンタクトホール１１６
を形成する。この際，本実施の形態では，ゲート１０４
ａの側面のみならず，オフセット膜１０６ａの側面も層
間絶縁膜１１４の一部が残存して形成される酸化膜５０
２で覆われる。
【００６７】本実施の形態にかかる半導体装置の製造方
法は，以上のように構成されており，酸化膜５０２がゲ
ート１０４ａの側面のみならず，オフセット酸化膜１０
６ａの側面も被覆するため，ゲート１０４ａの肩部を酸
化膜で覆うことができる。その結果，ゲート１０４ａの
側面とその上面だけではなく，ゲート１０４ａの肩部も
酸化膜で被覆されるため，ゲート１０４ａを確実に絶縁
することができ，リーク電流が生じることなく，ゲート
１０４ａの間隔を狭めることができる。
法は，以上のように構成されており，酸化膜５０２がゲ
ート１０４ａの側面のみならず，オフセット酸化膜１０
６ａの側面も被覆するため，ゲート１０４ａの肩部を酸
化膜で覆うことができる。その結果，ゲート１０４ａの
側面とその上面だけではなく，ゲート１０４ａの肩部も
酸化膜で被覆されるため，ゲート１０４ａを確実に絶縁
することができ，リーク電流が生じることなく，ゲート
１０４ａの間隔を狭めることができる。
【００６８】以上，本発明の好適な実施の形態につい
て，添付図面を参照しながら説明したが，本発明はかか
る構成に限定されるものではない。特許請求の範囲に記
載された技術的思想の範疇において，当業者であれば，
各種の変更例及び修正例に想到し得るものであり，それ
ら変更例及び修正例についても本発明の技術的範囲に属
するものと了解される。
て，添付図面を参照しながら説明したが，本発明はかか
る構成に限定されるものではない。特許請求の範囲に記
載された技術的思想の範疇において，当業者であれば，
各種の変更例及び修正例に想到し得るものであり，それ
ら変更例及び修正例についても本発明の技術的範囲に属
するものと了解される。
【００６９】例えば，上記第２実施の形態において，オ
フセット酸化膜を形成した構成を例に挙げて説明した
が，本発明はかかる構成に限定されるものではなく，オ
フセット酸化膜が形成されていない半導体装置にも本発
明を適用することができる。
フセット酸化膜を形成した構成を例に挙げて説明した
が，本発明はかかる構成に限定されるものではなく，オ
フセット酸化膜が形成されていない半導体装置にも本発
明を適用することができる。
【００７０】また，上記第１実施の形態において，窒化
シリコンから成るエッチングストッパ窒化膜に代えてＢ
ＳＴ膜やＰＺＴ膜を採用した例を挙げて説明したが，本
発明はかかる構成に限定されるものではなく，第２及び
第３の実施の形態にかかる半導体装置にも，上記ＢＳＴ
膜やＰＺＴ膜を適用することもできる。
シリコンから成るエッチングストッパ窒化膜に代えてＢ
ＳＴ膜やＰＺＴ膜を採用した例を挙げて説明したが，本
発明はかかる構成に限定されるものではなく，第２及び
第３の実施の形態にかかる半導体装置にも，上記ＢＳＴ
膜やＰＺＴ膜を適用することもできる。
【００７１】
【発明の効果】本発明によれば，電極をそれぞれ別工程
で形成される上部被覆膜と側部被覆膜で被覆したため，
上部被覆膜と側部被覆膜に要求される機能に応じて，そ
れぞれ異なる材料から構成することができる。そして，
上部被覆膜を耐エッチング性に優れた材料から構成すれ
ば，コンタクトホール形成時に電極がエッチングされる
ことを確実に防止できる。また，側部被覆膜を絶縁性の
高い酸化膜から構成すれば，電極とコンタクト部との間
でリーク電流が流れること防ぎ，側部被覆膜の断面幅を
狭めることができる。その結果，各電極間の間隔を狭め
ることができ，半導体装置の集積度を向上させることが
できる。また，上部被覆膜の断面最大幅が，各電極の断
面最大幅よりも広いため，酸化膜から成る側部被覆膜を
採用した場合でも，コンタクトホール形成時に電極がエ
ッチングされることがない。
で形成される上部被覆膜と側部被覆膜で被覆したため，
上部被覆膜と側部被覆膜に要求される機能に応じて，そ
れぞれ異なる材料から構成することができる。そして，
上部被覆膜を耐エッチング性に優れた材料から構成すれ
ば，コンタクトホール形成時に電極がエッチングされる
ことを確実に防止できる。また，側部被覆膜を絶縁性の
高い酸化膜から構成すれば，電極とコンタクト部との間
でリーク電流が流れること防ぎ，側部被覆膜の断面幅を
狭めることができる。その結果，各電極間の間隔を狭め
ることができ，半導体装置の集積度を向上させることが
できる。また，上部被覆膜の断面最大幅が，各電極の断
面最大幅よりも広いため，酸化膜から成る側部被覆膜を
採用した場合でも，コンタクトホール形成時に電極がエ
ッチングされることがない。
【図１】本発明を適用可能な半導体装置の製造方法を説
明するための概略的な説明図である。
明するための概略的な説明図である。
【図２】本発明を適用可能な半導体装置の製造方法を説
明するための概略的な説明図である。
明するための概略的な説明図である。
【図３】本発明を適用可能な他の半導体装置の製造方法
を説明するための概略的な説明図である。
を説明するための概略的な説明図である。
【図４】本発明を適用可能な他の半導体装置の製造方法
を説明するための概略的な説明図である。
を説明するための概略的な説明図である。
【図５】本発明を適用可能な他の半導体装置の製造方法
を説明するための概略的な説明図である。
を説明するための概略的な説明図である。
【図６】本発明を適用可能な他の半導体装置の製造方法
を説明するための概略的な説明図である。
を説明するための概略的な説明図である。
【図７】本発明を適用可能な他の半導体装置の製造方法
を説明するための概略的な説明図である。
を説明するための概略的な説明図である。
【図８】従来の半導体装置の製造方法を説明するための
概略的な説明図である。
概略的な説明図である。
１００ シリコン基板
１０４ａ ゲート
１０６ａ オフセット酸化膜
１０８ａ エッチングストッパ窒化膜
１１０ サイドウォール
１１２ 酸化ポリシリコン膜
１１４ 層間絶縁膜
１１６ コンタクトホール
Claims (18)
- 【請求項１】 半導体基板上に形成された複数の電極
と，相隣接する前記電極間の空間にコンタクトホールを
自己整合的に形成する際に前記各電極をエッチングから
保護するように前記各電極を被覆する被覆膜とを備えた
半導体装置において， 前記被覆膜は，それぞれ別工程で形成される上部被覆膜
と側部被覆膜とから成り， 前記上部被覆膜の断面最大幅は，前記各電極の断面最大
幅よりも広く， 前記上部被覆膜は，ＢＳＴ膜であることを特徴とする，
半導体装置。 - 【請求項２】 半導体基板上に形成された複数の電極
と，相隣接する前記電極間の空間にコンタクトホールを
自己整合的に形成する際に前記各電極をエッチングから
保護するように前記各電極を被覆する被覆膜とを備えた
半導体装置において， 前記被覆膜は，それぞれ別工程で形成される上部被覆膜
と側部被覆膜とから成り， 前記上部被覆膜の断面最大幅は，前記各電極の断面最大
幅よりも広く， 前記上部被覆膜は，ＰＺＴ膜であることを特徴とする，
半導体装置。 - 【請求項３】 半導体基板上に形成された複数の電極
と，相隣接する前記電極間の空間にコンタクトホールを
自己整合的に形成する際に前記各電極をエッチングから
保護するように前記各電極を被覆する被覆膜とを備えた
半導体装置において， 前記被覆膜は，それぞれ別工程で形成される上部被覆膜
と側部被覆膜とから成り， 前記上部被覆膜の断面最大幅は，前記各電極の断面最大
幅よりも広く， 前記側部被覆膜は，前記電極表面を酸化処理して形成さ
れる酸化膜から成ることを特徴とする，半導体装置。 - 【請求項４】 半導体基板上に形成された複数の電極
と，相隣接する前記電極間の空間にコンタクトホールを
自己整合的に形成する際に前記各電極をエッチングから
保護するように前記各電極を被覆する被覆膜とを備えた
半導体装置において， 前記被覆膜は，それぞれ別工程で形成される上部被覆膜
と側部被覆膜とから成り， 前記上部被覆膜の断面最大幅は，前記各電極の断面最大
幅よりも広く， 前記電極と前記上部被覆膜との間には，オフセット酸化
膜が形成されることを特徴とする，半導体装置。 - 【請求項５】 前記上部被覆膜は，窒化膜であることを
特徴とする，請求項３又は４に記載の半導体装置。 - 【請求項６】 前記側部被覆膜は，前記電極表面を酸化
処理して形成される酸化膜から成ることを特徴とする，
請求項１，２又は５のいずれかに記載の半導体装置。 - 【請求項７】 前記側部被覆膜は，前記電極表面に被着
されたＣＶＤ酸化膜から成ることを特徴とする，請求項
１，２又は５のいずれかに記載の半導体装置。 - 【請求項８】 前記電極と前記上部被覆膜との間には，
オフセット酸化膜が形成されることを特徴とする，請求
項１，２，３，５，６又は７のいずれかに記載の半導体
装置。 - 【請求項９】 前記オフセット酸化膜の露出面は，前記
上部被覆膜により被覆されることを特徴とする，請求項
４，５又は８のいずれかに記載の半導体装置。 - 【請求項１０】 前記オフセット酸化膜の露出面は，前
記側部被覆膜により被覆されることを特徴とする，請求
項４，５又は８のいずれかに記載の半導体装置。 - 【請求項１１】 半導体基板上に形成された電極層の上
部に上部被覆膜層を形成する工程と，前記上部被覆膜層
をパターニングして上部被覆膜を形成する工程と，前記
上部被覆膜の断面幅を拡大する工程と，前記拡大された
上部被覆膜をマスクとして前記電極層をエッチングし電
極を形成する工程と，前記電極の露出面に側部被覆膜を
形成する工程とを含むことを特徴とする，半導体装置の
製造方法。 - 【請求項１２】 半導体基板上に形成された電極層の上
部にオフセット酸化膜層を形成する工程と，前記オフセ
ット酸化膜層の上部に上部被覆膜層を形成する工程と，
前記上部被覆膜層と前記オフセット酸化膜層をパターニ
ングして上部被覆膜とオフセット酸化膜を形成する工程
と，前記上部被覆膜の断面幅を拡大すると共に前記オフ
セット酸化膜の露出面を前記上部被覆膜で被覆する工程
と，前記拡大された上部被覆膜をマスクとして前記電極
層をエッチングし電極を形成する工程と，前記電極の露
出面に側部被覆層を形成する工程とを含むことを特徴と
する，半導体装置の製造方法。 - 【請求項１３】 前記側部被覆膜を形成する工程は，前
記電極層をエッチングする工程により露出した前記電極
表面を酸化処理して酸化膜を形成する工程であることを
特徴とする，請求項１１又は１２に記載の半導体装置の
製造方法。 - 【請求項１４】 前記側部被覆膜を形成する工程は，前
記電極層をエッチングする工程により露出した前記電極
表面を酸化処理して酸化膜を形成する工程と，前記酸化
膜を除去する工程と，前記酸化膜を除去する工程により
露出した前記電極表面にＣＶＤ酸化膜を被着させる工程
とから成ることを特徴とする，請求項１１又は１２に記
載の半導体装置の製造方法。 - 【請求項１５】 半導体基板上に形成された電極層の上
部にオフセット酸化膜層を形成する工程と，前記オフセ
ット酸化膜層の上部に上部被覆膜層を形成する工程と，
前記上部被覆膜層をパターニングして上部被覆膜を形成
する工程と，前記上部被覆膜の断面幅を拡大する工程
と，前記拡大された上部被覆膜をマスクとして前記オフ
セット酸化膜層をエッチングしオフセット酸化膜を形成
する工程と，前記拡大された上部被覆膜と前記オフセッ
ト酸化膜をマスクとして前記電極層をエッチングし電極
を形成する工程と，前記電極層をエッチングする工程に
より露出した前記電極表面を酸化処理して酸化膜を形成
する工程と，前記オフセット酸化膜の露出面と前記酸化
膜を除去すると共に前記オフセット酸化膜の断面最大幅
を前記上部被覆膜の断面最大幅よりも狭める工程と，前
記オフセット酸化膜の露出面と前記酸化膜を除去する工
程により露出した前記オフセット酸化膜表面と前記電極
表面にＣＶＤ酸化膜を被着させて側部被覆膜を形成する
工程とを含むことを特徴とする，半導体装置の製造方
法。 - 【請求項１６】 前記上部被覆膜は，窒化膜であること
を特徴とする，請求項１１，１２，１３，１４又は１５
のいずれかに記載の半導体装置の製造方法。 - 【請求項１７】 前記上部被覆膜は，ＢＳＴ膜であるこ
とを特徴とする，請求項１１，１２，１３，１４又は１
５のいずれかに記載の半導体装置の製造方法。 - 【請求項１８】 前記上部被覆膜は，ＰＺＴ膜であるこ
とを特徴とする，請求項１１，１２，１３，１４又は１
５のいずれかに記載の半導体装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34397497A JP3453289B2 (ja) | 1997-11-28 | 1997-11-28 | 半導体装置及びその製造方法 |
| US09/168,897 US6083816A (en) | 1997-11-28 | 1998-10-09 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34397497A JP3453289B2 (ja) | 1997-11-28 | 1997-11-28 | 半導体装置及びその製造方法 |
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| Publication Number | Publication Date |
|---|---|
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Family
ID=18365677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34397497A Expired - Fee Related JP3453289B2 (ja) | 1997-11-28 | 1997-11-28 | 半導体装置及びその製造方法 |
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| Country | Link |
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| US6326260B1 (en) * | 2000-06-22 | 2001-12-04 | International Business Machines Corporation | Gate prespacers for high density, high performance DRAMs |
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| WO2007096976A1 (ja) | 2006-02-24 | 2007-08-30 | Fujitsu Limited | 半導体装置およびその製造方法 |
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| JPH05152293A (ja) * | 1991-04-30 | 1993-06-18 | Sgs Thomson Microelectron Inc | 段差付き壁相互接続体及びゲートの製造方法 |
| JP2905314B2 (ja) * | 1991-07-08 | 1999-06-14 | シャープ株式会社 | 半導体装置の製造方法 |
| US5384287A (en) * | 1991-12-13 | 1995-01-24 | Nec Corporation | Method of forming a semiconductor device having self-aligned contact holes |
| US5282972A (en) * | 1991-12-18 | 1994-02-01 | Kelco Water Engineering, Inc. | Method and apparatus for recycling R/O waste water |
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| US5516713A (en) * | 1994-09-06 | 1996-05-14 | United Microelectronics Corporation | Method of making high coupling ratio NAND type flash memory |
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| US5811329A (en) * | 1996-06-03 | 1998-09-22 | Micron Technology, Inc. | Method of forming CMOS circuitry including patterning a layer of conductive material overlying field isolation oxide |
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- 1997-11-28 JP JP34397497A patent/JP3453289B2/ja not_active Expired - Fee Related
-
1998
- 1998-10-09 US US09/168,897 patent/US6083816A/en not_active Expired - Fee Related
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