JP3453289B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP3453289B2 JP3453289B2 JP34397497A JP34397497A JP3453289B2 JP 3453289 B2 JP3453289 B2 JP 3453289B2 JP 34397497 A JP34397497 A JP 34397497A JP 34397497 A JP34397497 A JP 34397497A JP 3453289 B2 JP3453289 B2 JP 3453289B2
- Authority
- JP
- Japan
- Prior art keywords
- coating film
- film
- electrode
- oxide film
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 97
- 238000004519 manufacturing process Methods 0.000 title claims description 37
- 239000011248 coating agent Substances 0.000 claims description 153
- 238000000576 coating method Methods 0.000 claims description 153
- 238000005530 etching Methods 0.000 claims description 97
- 239000010410 layer Substances 0.000 claims description 71
- 150000004767 nitrides Chemical class 0.000 claims description 57
- 238000000034 method Methods 0.000 claims description 38
- 239000000758 substrate Substances 0.000 claims description 29
- 230000001590 oxidative effect Effects 0.000 claims description 9
- 238000000059 patterning Methods 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 4
- 239000011247 coating layer Substances 0.000 claims description 3
- 239000010408 film Substances 0.000 description 323
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 22
- 229920005591 polysilicon Polymers 0.000 description 22
- 239000011229 interlayer Substances 0.000 description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 15
- 229910052710 silicon Inorganic materials 0.000 description 15
- 239000010703 silicon Substances 0.000 description 15
- 229910052581 Si3N4 Inorganic materials 0.000 description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 13
- 239000000463 material Substances 0.000 description 12
- 238000010586 diagram Methods 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 7
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 6
- 238000009413 insulation Methods 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 3
- 239000013039 cover film Substances 0.000 description 3
- 229910052731 fluorine Inorganic materials 0.000 description 3
- 239000011737 fluorine Substances 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052788 barium Inorganic materials 0.000 description 1
- DSAJWYNOEDNPEQ-UHFFFAOYSA-N barium atom Chemical compound [Ba] DSAJWYNOEDNPEQ-UHFFFAOYSA-N 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- VSZWPYCFIRKVQL-UHFFFAOYSA-N selanylidenegallium;selenium Chemical compound [Se].[Se]=[Ga].[Se]=[Ga] VSZWPYCFIRKVQL-UHFFFAOYSA-N 0.000 description 1
- 229910052712 strontium Inorganic materials 0.000 description 1
- CIOAGBVUUVVLOB-UHFFFAOYSA-N strontium atom Chemical compound [Sr] CIOAGBVUUVVLOB-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
の製造方法にかかり,特に半導体基板上に形成された複
数の電極と,相隣接する電極間の狭小空間にコンタクト
ホールを自己整合的に形成する際に各電極をエッチング
から保護するように各電極を被覆する被覆膜とを備えた
半導体装置及びその製造方法に関する。
上し,それに伴って半導体装置に形成される各種パター
ンの更なる微細化が技術的要求項目の一つとして挙げら
れており,例えば半導体メモリ装置では,ハーフミクロ
ンあるいはクオータミクロン単位などの非常に微細なセ
ル構造の形成が要求されている。かかる要求を達成する
ためには,半導体基板上に形成される各ゲート(電極)
間の間隔を狭めることも必要となり,さらに各ゲート間
にコンタクトホールを形成する場合には,そのコンタク
トホールも微細化することが必要となる。しかしなが
ら,従来から採用されているフォトリソグラフィ技術の
みでは,コンタクトホールの位置合わせ精度に限界があ
り,超微細なコンタクトホールの形成が困難となってい
る。そこで,最近,半導体装置にセルフアラインコンタ
クト(以下,「SAC」と称する。)構造を採用し,フ
ォトリソグラフィ時の位置合わせ精度に左右されること
なく,各ゲート間の狭小空間に超微細なコンタクトホー
ルを形成できる技術が提案されている。
AC構造を採用した半導体装置について説明する。この
半導体装置は,図示の例では,半導体シリコン基板(以
下,「シリコン基板」と称する。)10上に,ゲート誘
電体膜12を介して,ポリシリコンから成るゲート14
が形成されており,さらにそのゲート14上には,酸化
シリコン(SiO2)から成るオフセットCVD酸化膜
(以下,「オフセット酸化膜」と称する。)18が形成
されている。また,オフセット酸化膜18上には,窒化
シリコン(Si3N4)から成るエッチングストッパ窒化
膜20が形成されている。さらに,エッチングストッパ
窒化膜20の側面から,オフセット酸化膜18の側面を
介して,ゲート14の側面まで,エッチングストッパ窒
化膜20と同一の材料の窒化シリコンから成り,一体形
成されたサイドウォール22が形成されている。このサ
イドウォール22もエッチングストッパ窒化膜20と同
様に,エッチングストッパ膜として機能している。ま
た,ゲート14を覆うように層間絶縁膜16が形成され
ている。
は,上述の如くエッチングストッパ窒化膜20とサイド
ウォール22が,エッチングストッパ膜として機能し
て,ゲート14がエッチングされることを防ぎ,ゲート
14間に自己整合的に層間絶縁膜16を貫通し,シリコ
ン基板10と連通するコンタクトホール24が形成され
る。
4間の間隔を狭めるためには,ゲート14の側面に形成
されるサイドウォール22の断面幅を相対的に狭くする
ことも必要となる。しかしながら,サイドウォール22
を構成する窒化シリコンの性質上,例えばサイドウォー
ル22の断面幅を50nm以下にすると絶縁性が低下
し,ゲート14とコンタクトホール24に形成されるコ
ンタクト部との間で,いわゆるリーク電流が流れやすく
なる。その結果,サイドウォール22の断面幅の減少に
は自ずと限界が生じ,今後さらに各ゲート14間の間隔
を狭めることが困難となる。
な問題点に鑑みて成されたものであり,本発明の第1の
目的は,電極とコンタクト部との間でリーク電流が流れ
ることを防止して,電極の側面を被覆する側部被覆膜の
断面幅を相対的に狭くし,相隣接する電極の間隔を狭め
ることが可能な,新規かつ改良された半導体装置及びそ
の製造方法を提供することである。
のみならず,電極の上部も酸化膜で被覆し,電極の絶縁
をさらに確実に行うことが可能な,新規かつ改良された
半導体装置及びその製造方法を提供することである。
面を不純物を含まない酸化膜から成る側部被覆膜で被覆
し,側部被覆膜の絶縁性をさらに高めることが可能な,
新規かつ改良された半導体装置及びその製造方法を提供
することである。
の側面とその上部のみならず,電極の肩部も絶縁膜で被
覆し,電極の絶縁を確実に行うことが可能な,新規かつ
改良された半導体装置及びその製造方法を提供すること
である。
方法では,上述したように,ゲート14間の間隔を狭め
るにつれて,フォトリソグラフィ時に合わせずれが生じ
やすくなり,またコンタクトホール24の内径がゲート
14間の間隔よりも相対的に大きくなるため,コンタク
トホール24がゲート14にかかって形成される。その
結果,上述したSAC構造の如く,ゲート14の側面を
窒化膜で被覆しなければ,コンタクトホール24の形成
時にゲート14がエッチングされてしまう。
な問題点に鑑みて成されたものであり,本発明の第5の
目的は,電極の側面を酸化膜から成る側部被覆膜で被覆
した場合でも,コンタクトホール形成時に電極がエッチ
ングされることを防止することが可能な,新規かつ改良
された半導体装置及びその製造方法を提供することであ
る。
方法では,コンタクトホール24形成時のエッチング処
理の際に,一般的にフルオロカーボンガスを主ガスとし
て使用しているが,このフルオロカーボンガスを用いて
エッチング処理を行った場合,処理条件によってエッチ
ングストッパ窒化膜20やサイドウォール22などの窒
化膜もエッチングされることがある。
な問題点に鑑みて成されたものであり,本発明の第6の
目的は,コンタクトホール形成時にフルオロカーボンガ
スを使用してエッチング処理を行った場合でも,上部被
覆膜がエッチングされることを防止し,電極が損傷する
ことを防ぐことが可能な,新規かつ改良された半導体装
置及びその製造方法を提供することである。
方法では,ゲート14とエッチングストッパ窒化膜20
との間にオフセット酸化膜18を形成し,ゲート14の
上部の絶縁性を高めているが,半導体装置によっては,
そのオフセット酸化膜18を形成できない場合がある。
な問題点に鑑みて成されたものであり,本発明の第7の
目的は,電極と上部被覆膜との間にオフセット酸化膜を
形成しない場合でも,電極を確実に絶縁して電極間の間
隔を狭めることができると共に,コンタクトホール形成
時に電極がエッチングされることを防止することが可能
な,新規かつ改良された半導体装置及びその製造方法を
提供することである。
め,本発明の第1の観点によれば,請求項1〜4に記載
の発明のように,半導体基板上に形成された複数の電極
と,相隣接する電極間の空間にコンタクトホールを自己
整合的に形成する際に各電極をエッチングから保護する
ように各電極を被覆する被覆膜とを備えた半導体装置に
おいて,被覆膜は,それぞれ別工程で形成される上部被
覆膜と側部被覆膜とから成り,上部被覆膜の断面最大幅
は,各電極の断面最大幅よりも広いことを特徴とする半
導体装置が提供される。
工程で形成される上部被覆膜と側部被覆膜で被覆される
ため,上部被覆膜と側部被覆膜を各々の機能に応じてそ
れぞれ異なる材料から形成することができる。その結
果,上部被覆膜を耐エッチング性に優れた材料から形成
すれば,コンタクトホール形成時に電極がエッチングさ
れることを防止できる。また,側部被覆膜を酸化膜など
の絶縁性に優れた材料から形成すれば,側部被覆膜の断
面幅を相対的に狭めた場合でも,電極とコンタクト部と
の間でリーク電流が流れず,各電極間の間隔を狭めるこ
とができる。また,各電極の上部は,それら各電極の断
面最大幅よりも広い断面最大幅を有する上部被覆膜で被
覆されるため,上部被覆膜のみで上記エッチングを阻止
して電極が損傷することがないと共に,側部被覆膜のエ
ッチングストッパ機能も軽減できる。その結果,側部被
覆膜を形成する材料の選択幅を広げることができる。
載の発明のように,窒化膜(Si3N4膜)とすれば,
従来から提案されている処理プロセスを大きく変更する
ことなく,上述した上部被覆膜を形成することができ
る。
記載の発明のように,BST膜であってもよく,また例
えば請求項2に記載の発明のように,PZT膜であって
もよい。コンタクトホール形成時のエッチング処理に
は,一般的に処理ガスとしてフルオロカーボンガスを主
ガスとして使用するが,上記BST膜やPZT膜は,そ
のフルオロカーボンガスを用いたプロセスでもエッチン
グされ難く,エッチングストッパとしての機能性に優れ
ている。従って,それら耐エッチング性に優れたBST
膜やPZT膜を上部被覆膜として採用すれば,その上部
被覆膜の断面厚を相対的に薄くすることができると共
に,上記エッチング時の処理マージンも広げることがで
きる。なお,本明細書中において,BSTとは,バリウ
ム(Ba)と,ストロンチウム(Sr)と,チタン(T
i)から成る複合酸化化合物を言い,PZTとは,鉛
(Pb)と,ジルコニウム(Zr)と,チタン(Ti)
から成る複合酸化化合物を言うものとする。
は6に記載の発明のように,電極表面を酸化処理して形
成される酸化膜とすれば,側部被覆膜の絶縁性が向上
し,電極とコンタクト部との間でリーク電流が流れるこ
とがない。その結果,側部被覆膜の断面幅を相対的に狭
めることができ,さらに電極間の間隔を狭めることがで
きる。また,側部被覆膜を,電極の一部から形成できる
ため,各電極の側面を酸化膜で容易かつ均一に被覆する
ことができる。
記載の発明のように,電極表面に被着されたCVD酸化
膜とすれば,不純物を含まない酸化膜で電極の側面を被
覆することができ,電極の絶縁をさらに確実に行うこと
ができる。その結果,側部被覆膜の断面幅を相対的に小
さくした場合でも,リーク電流が生じない信頼性の高い
素子を形成することができる。
請求項4または8に記載の発明のように,オフセット酸
化膜を形成すれば,電極の側面のみ成らず,電極の上面
も絶縁性の高い酸化膜で被覆することができ,電極を確
実に絶縁することができる。また,オフセット酸化膜の
露出面を,例えば請求項9に記載の発明のように,上部
被覆膜で被覆すれば,コンタクトホール形成時に電極の
み成らずオフセット酸化膜もエッチングされず,絶縁破
壊が生じることがない。さらに,オフセット酸化膜の露
出面を,例えば請求項10に記載の発明のように,側部
被覆膜で被覆すれば,それら側部被覆膜とオフセット酸
化膜により,電極の側面とその上面だけではなく,電極
の肩部も酸化膜で被覆することができ,電極をさらに確
実に絶縁することができる。
項11に記載の発明のように,半導体基板上に形成され
た電極層の上部に上部被覆膜層を形成する工程と,上部
被覆膜層をパターニングして上部被覆膜を形成する工程
と,上部被覆膜の断面幅を拡大する工程と,拡大された
上部被覆膜をマスクとして電極層をエッチングし電極を
形成する工程と,電極の露出面に側部被覆膜を形成する
工程とを含むことを特徴とする半導体装置の製造方法が
提供される。
上部被覆膜の断面幅を拡大するため,電極の露出面に上
部被覆膜が形成されることがない。さらに,電極層から
電極を形成した後,電極の露出面に側部被覆膜を形成す
るため,上部被覆膜と側部被覆膜を各々の機能に応じて
それぞれ異なる材料から形成することができる。その結
果,上部被覆膜を耐エッチング性の高い材料から形成す
れば,コンタクトホール形成時に電極がエッチングされ
ることを防止できる。また,側部被覆膜を絶縁性の高い
酸化膜から形成すれば,電極とコンタクト部との間でリ
ーク電流が流れることを防止できる。その結果,側部被
覆膜の断面幅を相対的に狭めることができるため,電極
間の間隔も相対的に狭めることができる。
求項12に記載の発明のように,半導体基板上に形成さ
れた電極層の上部にオフセット酸化膜層を形成する工程
と,オフセット酸化膜層の上部に上部被覆膜層を形成す
る工程と,上部被覆膜層とオフセット酸化膜層をパター
ニングして上部被覆膜とオフセット酸化膜を形成する工
程と,上部被覆膜の断面幅を拡大すると共にオフセット
酸化膜の露出面を上部被覆膜で被覆する工程と,拡大さ
れた上部被覆膜をマスクとして電極層をエッチングし電
極を形成する工程と,電極の露出面に側部被覆層を形成
する工程とを含むことを特徴とする半導体装置の製造方
法が提供される。
ット酸化膜を形成した後,上部被覆膜の断面幅を拡大す
ると共にオフセット酸化膜の露出面を上部被覆膜で被覆
するため,電極のみ成らずオフセット酸化膜も上部被覆
膜で被覆することができる。その結果,コンタクトホー
ル形成時に,電極だけではなくオフセット酸化膜もエッ
チングされることがない。また,電極を形成した後に,
電極の露出面に側部被覆層を形成するため,上部被覆膜
と側部被覆膜を各々異なる材料から形成することもでき
る。さらに,電極の上面にオフセット酸化膜が形成され
るため,電極の絶縁をさらに確実に行うことができる。
ば請求項13に記載の発明のように,電極層をエッチン
グする工程により露出した電極表面を酸化処理して酸化
膜を形成する工程とすれば,電極の露出面である電極の
側面を従来の窒化膜よりも絶縁性の高い酸化膜で被覆す
ることができる。
えば請求項14に記載の発明のように,電極層をエッチ
ングする工程により露出した電極表面を酸化処理して酸
化膜を形成する工程と,酸化膜を除去する工程と,酸化
膜を除去する工程により露出した電極表面にCVD酸化
膜を被着させる工程であってもよい。かかる構成によれ
ば,電極表面に形成された酸化膜を除去し,その電極表
面にCVD酸化膜を形成することができるため,不純物
を含まない酸化膜からなる側部被覆膜で電極の側面を被
覆することができる。
項15に記載の発明のように,半導体基板上に形成され
た電極層の上部にオフセット酸化膜層を形成する工程
と,オフセット酸化膜層の上部に上部被覆膜層を形成す
る工程と,上部被覆膜層をパターニングして上部被覆膜
を形成する工程と,上部被覆膜の断面幅を拡大する工程
と,拡大された上部被覆膜をマスクとしてオフセット酸
化膜層をエッチングしオフセット酸化膜を形成する工程
と,拡大された上部被覆膜とオフセット酸化膜をマスク
として電極層をエッチングし電極を形成する工程と,電
極層をエッチングする工程により露出した電極表面を酸
化処理して酸化膜を形成する工程と,オフセット酸化膜
の露出面と酸化膜を除去すると共にオフセット酸化膜の
断面最大幅を上部被覆膜の断面最大幅よりも狭める工程
と,オフセット酸化膜の露出面と酸化膜を除去する工程
により露出したオフセット酸化膜表面と電極表面にCV
D酸化膜を被着させて側部被覆膜を形成する工程とを含
むことを特徴とする半導体装置の製造方法が提供され
る。
を拡大した後,この拡大された上部被覆膜をマスクとし
てオフセット酸化膜層をエッチングしオフセット酸化膜
を形成するため,オフセット酸化膜の断面幅と電極の断
面幅を実質的に同一にすることができる。さらに,オフ
セット酸化膜の露出面と電極表面に形成された酸化膜を
除去すると共にオフセット酸化膜の断面最大幅を上部被
覆膜の断面最大幅よりも狭め,露出したオフセット酸化
膜表面と電極表面にCVD酸化膜を被着させて側部被覆
膜を形成するため,電極の側面とその上面のみ成らず,
電極の肩部も酸化膜で被覆することができる。
記載の発明のように,上述した窒化膜であってもよく,
さらに例えば請求項17に記載の発明のように,上述し
たBST膜であってもよく,さらにまた請求項18に記
載の発明のように,上述したPZT膜であってもよい。
ら,本発明にかかる半導体装置及びその方法の実施の形
態について詳細に説明する。なお,本実施の形態を理解
する上で不要と思われる素子や工程,例えば洗浄工程や
イオン注入工程などの各工程についての説明は省略す
る。
を参照しながら,第1の実施の形態について説明する。
図1(a)に示すように,シリコン基板100上には,
ゲート誘電体膜102と,断面厚が200nm〜400
nmのポリシリコンから成り,電極層を構成するゲート
層104と,断面厚が50nm〜120nmの酸化シリ
コンから成るオフセット酸化膜層106と,断面厚が1
00nm〜150nmの窒化シリコンから成り,上部被
覆膜層を構成するエッチングストッパ窒化膜層108が
順次形成されている。
エッチングストッパ窒化膜層108上に形成された不図
示のフォトレジストパターンをマスクとして,エッチン
グストッパ窒化膜層108とオフセット酸化膜層106
をパターニングし,図1(b)に示したように,上部被
覆膜層を構成するエッチングストッパ窒化膜108aと
オフセット酸化膜106aを形成する。なお,同図は,
フォトレジストパターンを除去した後の状態を示してい
る。
ゲート104aとエッチングストッパ窒化膜108aと
の間に,CVD酸化膜から成るオフセット酸化膜106
aが形成されるため,ゲート104aの上面を絶縁性の
高い酸化膜で覆うことができる。
が30nm〜70nmの窒化シリコンから成り,上部被
覆膜層を構成する不図示のサイドウォール層を形成した
後,全面エッチング処理を施す。これら各工程により,
図1(c)に示したように,オフセット酸化膜106a
とエッチングストッパ窒化膜108aの側面のみに上記
サイドウォール層が残存し,サイドウォール110が形
成される。このサイドウォール110は,エッチングス
トッパ窒化膜108aと共に上部被覆膜を構成し,後述
するコンタクトホール116の形成時に,ゲート104
aがエッチングされることを防ぐエッチングストッパ膜
の役割を果たす。
上記サイドウォール層の断面厚ないしサイドウォール層
の断面厚の85%程度の範囲内であれば,適宜設定する
ことができると共に,本実施の形態を適用する半導体装
置に応じて,サイドウォール層の成膜処理時と全面エッ
チング処理時の各処理条件を適宜変更することにより調
整できる。従って,サイドウォール110の断面幅は,
ゲート104aの断面幅や,ゲート104a間の間隔
や,コンタクトホール116の内径などを設定した後
に,それら各設定値に応じて適宜設定することができ
る。
ることなく,エッチングストッパ窒化膜108aとサイ
ドウォール110をエッチングマスクとしてゲート層1
04をパターニングし,図1(d)に示したように,電
極を構成するゲート104aを形成する。従って,本実
施の形態では,ゲート104aの側面にサイドウォール
110が形成されない。また,このゲート104aの断
面幅は,オフセット酸化膜106aの断面幅とエッチン
グストッパ窒化膜108aの断面幅のいずれか一方の断
面幅に,サイドウォール110の断面幅を2倍した値を
加えた値となるように設定される。
リコンの表面を酸化処理し,図2(e)に示したよう
に,ゲート104aの側面を,ゲート104aの一部か
ら形成された,本実施の形態にかかる側部被覆膜を構成
する絶縁性の酸化ポリシリコン膜(酸化膜)112で覆
う。この酸化ポリシリコン膜112の断面幅は,酸化ポ
リシリコン膜112形成後のゲート104aの断面幅
が,素子の特性上,必要な寸法となる範囲内で調整する
ことができるが,絶縁破壊を防止する観点から,本実施
の形態においては,30nm〜70nmに設定されてい
る。
には,エッチングストッパ窒化膜108aとサイドウォ
ール110を構成する窒化シリコンは実質的に酸化され
ないため,それらエッチングストッパ窒化膜108aと
サイドウォール110のエッチングストッパ膜としての
機能が低下することがない。さらに,ゲート104aを
構成するポリシリコンを酸化して酸化ポリシリコン膜1
12を形成するため,ゲート104aの断面幅が上記酸
化処理前と比較して相対的に狭くなる。その結果,エッ
チングストッパ窒化膜108aの最大断面幅と,サイド
ウォール110の最大断面幅の2倍にした値との和が,
ゲート104aの最大断面幅よりも広くなるため,コン
タクトホール116の形成時に,ゲート104aがエッ
チングされることがない。
(f)に示したように,シリコン基板100上に,断面
厚が400nm〜1000nmの層間絶縁膜114を形
成する。これにより,ゲート104aが層間絶縁膜11
4により覆われる。なお,層間絶縁膜114の厚みは,
本実施の形態を適用する半導体装置に応じて,適宜設定
することができる。
不図示のフォトレジストパターンをマスクとして層間絶
縁膜114をパターニングし,図2(g)に示したよう
に,自己整合的にゲート104a間に層間絶縁膜114
を貫通し,シリコン基板116と連通するコンタクトホ
ール116を形成する。このように,本実施の形態で
は,ゲート104aの上部にエッチングストッパ窒化膜
108aとサイドウォール110を形成したSAC構造
を採用しているため,フォトレジストパターンにより厳
密な位置合わせをしなくても,所定のコンタクトホール
116を形成することができる。
製造方法は,以上のように構成されており,ゲート10
4aの側面を従来の窒化膜よりも絶縁性の高い酸化ポリ
シリコン112で被覆しているため,ゲート104aと
コンタクトホール116に形成されるコンタクト部との
間でリーク電流が流れることがない。その結果,酸化ポ
リシリコン112の断面幅を相対的に狭くすることがで
きるため,各ゲート104a間の間隔を狭めることがで
きる。さらに,ゲート104aとエッチングストッパ窒
化膜108aとの間には,オフセット酸化膜110が形
成されるため,ゲート104aの側面のみ成らずゲート
104aの上面も絶縁性の高い酸化膜で被覆することが
でき,ゲート104aの間隔を狭めても,信頼性の高い
半導体装置を製造することができる。
く酸化膜の酸化ポリシリコン112で被覆した場合で
も,エッチングストッパ膜として機能するエッチングス
トッパ窒化膜108aの断面幅と,サイドウォール11
0の断面幅を2倍した値の和が,ゲート104aの断面
幅よりも広いため,コンタクトホール116の形成時に
ゲート104aがエッチングされることがない。
施の形態にかかる半導体装置の製造方法に適用可能な他
の半導体装置について説明する。なお,上述した半導体
装置と略同一の機能及び構成を有する構成要素について
は,同一の符号を付することにより,重複説明を省略す
る。ただし,上記半導体装置は,ゲート104aとエッ
チングストッパ窒化膜108aとの間にオフセット酸化
膜106aが形成されていたが,これに対して,図3に
示した半導体装置は,オフセット酸化膜106aを形成
することなく,直接ゲート104a上にエッチングスト
ッパ窒化膜200を形成することを特徴としている。ま
た,図4に示した半導体装置は,窒化膜から成るエッチ
ングストッパ窒化膜108aに代えて,BSTから成る
BST膜300を採用することを特徴としている。
明すると,当該半導体装置は,上述した半導体装置とは
異なり,ゲート104a上に,オフセット酸化膜106
aが形成されることなく,断面厚が100nm〜200
nmのエッチングストッパ窒化膜200のみが形成され
ている。なお,その他の構成は,上述した半導体装置と
同様である。かかる構成により,上述した半導体装置と
比較して,エッチングストッパ窒化膜200の上面から
ゲート104aの上面までの厚みを相対的に薄くするこ
とができるため,更なる多層化が要求され,素子の薄型
化を図らなければならない半導体装置にも,本実施の形
態を適用することができる。
明すると,当該半導体装置は,オフセット酸化膜106
a上に,上述したエッチングストッパ窒化膜108aに
代えて,断面厚が30nm〜100nmのBST膜30
0が形成されている。このBST膜300は,エッチン
グストッパ窒化膜108aと比較して耐エッチング性に
優れているため,BST膜300の断面厚をエッチング
ストッパ窒化膜108aよりも相対的に薄くすることが
できる。
6形成時のエッチング処理には,一般的にフルオロカー
ボンガス(CF系ガス)を主ガスとして使用するため,
エッチング条件によっては,窒化シリコンから成るエッ
チングストッパ窒化膜108aもエッチングされること
があり,エッチングの処理マージンが狭くなる。そこ
で,当該半導体装置は,CF系ガスを用いるエッチング
プロセスでもエッチングされ難いBST膜300をエッ
チングストッパ膜として採用するため,上述の如く膜厚
を相対的に薄くすることができると共に,上記処理マー
ジンを広げることができる。
のみならず,半導体装置をさらに多層化することもでき
る。なお,当該半導体装置には,BST膜300に代え
て,PZT膜を採用する場合にも,BST膜300と同
様の効果を奏することができる。また,窒化シリコンか
ら成るサイドウォール112に代えて,BSTとPZT
のいずれか一方から成るサイドウォールを形成すること
もできる。この場合には,そのサイドウォールの耐エッ
チング性も向上させることができると共に,サイドウォ
ール112の断面幅も狭めることができる。その結果,
ゲート104a間の間隔をさらに狭めることができる。
や,PZT膜を構成するPZTなどのペロブスカイト系
材料は,強誘電性材料であるため,ゲート104a近傍
の容量成分を減少させなければならない場合には,上述
した窒化シリコンから成るエッチングストッパ窒化膜1
08aや,サイドウォールを110を採用することが好
ましい。また,BSTとPZTは,その高い誘電率によ
り電圧依存性があるため,電圧依存性が問題となる場合
にも,その電圧依存性のない窒化シリコンから成るエッ
チングストッパ窒化膜108aや,サイドウォール11
0を採用することが好ましい。
ながら,第2の実施の形態について説明する。なお,本
実施の形態において,上述した第1の実施の形態にかか
る半導体装置の製造方法と略同一の機能及び構成を有す
る構成要素については,同一符号を付することにより,
重複説明を省略する。
図2(e)に対応する半導体装置と同一に構成にされた
半導体装置が図示されている。すなわち,上述した図1
(a)に対応する工程から図2(e)に対応する工程ま
での各工程を行うことにより,シリコン基板100上に
ゲート誘電体膜102と,ゲート104aと,オフセッ
ト酸化膜106aと,エッチングストッパ窒化膜108
aが順次積層されている。さらに,オフセット酸化膜1
06aとエッチングストッパ窒化膜108aの側面に
は,サイドウォール110が形成され,ゲート104a
の側面には,酸化ポリシリコン膜112が形成されてい
る。従って,本実施の形態においても,エッチングスト
ッパ窒化膜108aの断面幅とサイドウォール110の
断面幅を2倍した値の和が,ゲート104aの断面幅よ
りも広くなっている。
図5(b)に示したように,ゲート104aの側面を覆
う酸化ポリシリコン膜112を除去する。この際,エッ
チングストッパ窒化膜108aやサイドウォール110
を構成する窒化シリコンや,ゲート104aを構成する
ポリシリコンは,フッ素処理によりエッチングされない
ため,処理前の状態のままで存在する。
したように,シリコン基板100上に層間絶縁膜114
を形成する。この成膜処理により,ゲート104aは,
層間絶縁膜114により覆われる。
エッチング処理を順次施すことにより,図5(d)に示
したように,ゲート104a間に層間絶縁膜114を貫
通し,シリコン基板100と連通するコンタクトホール
116を形成する。この際,ゲート104aの側面は,
上述した第1の実施の形態とは異なり,酸化ポリシリコ
ン膜112に代えて,層間絶縁膜114の一部が残存し
て形成されるCVD酸化膜400で覆われる。
法は,以上のように構成されており,ゲート104aの
側面を被覆する酸化膜としてCVD酸化膜400を採用
したため,ゲート104aを構成するポリシリコン中に
ドーピング(混入)されているリン(P)やヒ素(A
s)などの不純物が,ゲート104aを絶縁する酸化膜
中に存在することを防止できる。その結果,ゲート10
4aを確実に絶縁して,ゲート104a間の間隔を狭め
た場合でも,信頼性の高い素子を形成することができ
る。
を参照しながら,第3の実施の形態について説明する。
なお,本実施の形態において,上述した第1及び第2の
実施の形態にかかる半導体装置の製造方法と略同一の機
能及び構成を有する構成要素については,同一符号を付
することにより,重複説明を省略する。
100上には,上述した第1の実施の形態と同様に,ゲ
ート誘電体膜102と,ゲート層104と,オフセット
酸化膜層106と,エッチングストッパ窒化膜層108
が順次積層されている。ただし,本実施の形態にかかる
半導体装置では,上記第1の実施の形態とは異なり,オ
フセット膜層106の断面厚が30nm〜100nmに
設定され,エッチングストッパ窒化膜層108の断面厚
が120nm〜200nmに設定されている。
及びエッチング処理を順次施すことにより,図6(b)
に示したように,エッチングストッパ窒化膜層108の
みをパターニングし,エッチングストッパ窒化膜108
aを形成する。
00上に要求される膜厚,例えば断面厚が30nm〜7
0nmの窒化シリコンから成る不図示のサイドウォール
層を形成した後,全面エッチングを施す。これにより,
図6(c)に示したように,エッチングストッパ窒化膜
108aの側面にサイドウォール層が残存し,本実施の
形態にかかるサイドウォール500が形成される。
aとサイドウォール500をマスクとしてオフセット膜
層106のみをパターニングし,図6(d)に示したよ
うに,オフセット酸化膜106aを形成する。従って,
本実施の形態では,オフセット酸化膜106aの側面
に,サイドウォール500は形成されない。
aと,サイドウォール500と,オフセット酸化膜10
6aをマスクとしてゲート層104をパターニングし,
図6(e)に示したように,ゲート104aを形成す
る。この際,図示の例では,ゲート104aの断面幅と
オフセット酸化膜106aの断面幅が,実質的に同じと
なる。
ト104aの側面のポリシリコンを酸化して,図7
(f)に示したように,酸化ポリシリコン膜112を形
成する。これにより,本実施の形態においても,エッチ
ングストッパ窒化膜108aの断面幅とサイドウォール
110の断面幅を2倍した値の和が,ゲート104aの
断面幅よりも広くなっている。
7(g)に示したように,ゲート104aの側面に形成
されている酸化ポリシリコン膜112を除去する。この
際,オフセット酸化膜106aの一部,すなわち図示の
例では,オフセット酸化膜106aの側面部の一部も除
去されるが,後の工程で,ゲート104aの側面のみ成
らずオフセット酸化膜106aの側面にも酸化膜が形成
されるため,特に問題が生じることがない。
(h)に示したように,シリコン基板100上に層間絶
縁膜114を形成する。これにより,ゲート104a
は,層間絶縁膜114により完全に覆われる。
ング処理を順次施すことにより,図7(i)に示したよ
うに,ゲート104a間に層間絶縁膜114を貫通し,
シリコン基板100と連通するコンタクトホール116
を形成する。この際,本実施の形態では,ゲート104
aの側面のみならず,オフセット膜106aの側面も層
間絶縁膜114の一部が残存して形成される酸化膜50
2で覆われる。
法は,以上のように構成されており,酸化膜502がゲ
ート104aの側面のみならず,オフセット酸化膜10
6aの側面も被覆するため,ゲート104aの肩部を酸
化膜で覆うことができる。その結果,ゲート104aの
側面とその上面だけではなく,ゲート104aの肩部も
酸化膜で被覆されるため,ゲート104aを確実に絶縁
することができ,リーク電流が生じることなく,ゲート
104aの間隔を狭めることができる。
て,添付図面を参照しながら説明したが,本発明はかか
る構成に限定されるものではない。特許請求の範囲に記
載された技術的思想の範疇において,当業者であれば,
各種の変更例及び修正例に想到し得るものであり,それ
ら変更例及び修正例についても本発明の技術的範囲に属
するものと了解される。
フセット酸化膜を形成した構成を例に挙げて説明した
が,本発明はかかる構成に限定されるものではなく,オ
フセット酸化膜が形成されていない半導体装置にも本発
明を適用することができる。
シリコンから成るエッチングストッパ窒化膜に代えてB
ST膜やPZT膜を採用した例を挙げて説明したが,本
発明はかかる構成に限定されるものではなく,第2及び
第3の実施の形態にかかる半導体装置にも,上記BST
膜やPZT膜を適用することもできる。
で形成される上部被覆膜と側部被覆膜で被覆したため,
上部被覆膜と側部被覆膜に要求される機能に応じて,そ
れぞれ異なる材料から構成することができる。そして,
上部被覆膜を耐エッチング性に優れた材料から構成すれ
ば,コンタクトホール形成時に電極がエッチングされる
ことを確実に防止できる。また,側部被覆膜を絶縁性の
高い酸化膜から構成すれば,電極とコンタクト部との間
でリーク電流が流れること防ぎ,側部被覆膜の断面幅を
狭めることができる。その結果,各電極間の間隔を狭め
ることができ,半導体装置の集積度を向上させることが
できる。また,上部被覆膜の断面最大幅が,各電極の断
面最大幅よりも広いため,酸化膜から成る側部被覆膜を
採用した場合でも,コンタクトホール形成時に電極がエ
ッチングされることがない。
明するための概略的な説明図である。
明するための概略的な説明図である。
を説明するための概略的な説明図である。
を説明するための概略的な説明図である。
を説明するための概略的な説明図である。
を説明するための概略的な説明図である。
を説明するための概略的な説明図である。
概略的な説明図である。
Claims (18)
- 【請求項1】 半導体基板上に形成された複数の電極
と,相隣接する前記電極間の空間にコンタクトホールを
自己整合的に形成する際に前記各電極をエッチングから
保護するように前記各電極を被覆する被覆膜とを備えた
半導体装置において, 前記被覆膜は,それぞれ別工程で形成される上部被覆膜
と側部被覆膜とから成り, 前記上部被覆膜の断面最大幅は,前記各電極の断面最大
幅よりも広く, 前記上部被覆膜は,BST膜であることを特徴とする,
半導体装置。 - 【請求項2】 半導体基板上に形成された複数の電極
と,相隣接する前記電極間の空間にコンタクトホールを
自己整合的に形成する際に前記各電極をエッチングから
保護するように前記各電極を被覆する被覆膜とを備えた
半導体装置において, 前記被覆膜は,それぞれ別工程で形成される上部被覆膜
と側部被覆膜とから成り, 前記上部被覆膜の断面最大幅は,前記各電極の断面最大
幅よりも広く, 前記上部被覆膜は,PZT膜であることを特徴とする,
半導体装置。 - 【請求項3】 半導体基板上に形成された複数の電極
と,相隣接する前記電極間の空間にコンタクトホールを
自己整合的に形成する際に前記各電極をエッチングから
保護するように前記各電極を被覆する被覆膜とを備えた
半導体装置において, 前記被覆膜は,それぞれ別工程で形成される上部被覆膜
と側部被覆膜とから成り, 前記上部被覆膜の断面最大幅は,前記各電極の断面最大
幅よりも広く, 前記側部被覆膜は,前記電極表面を酸化処理して形成さ
れる酸化膜から成ることを特徴とする,半導体装置。 - 【請求項4】 半導体基板上に形成された複数の電極
と,相隣接する前記電極間の空間にコンタクトホールを
自己整合的に形成する際に前記各電極をエッチングから
保護するように前記各電極を被覆する被覆膜とを備えた
半導体装置において, 前記被覆膜は,それぞれ別工程で形成される上部被覆膜
と側部被覆膜とから成り, 前記上部被覆膜の断面最大幅は,前記各電極の断面最大
幅よりも広く, 前記電極と前記上部被覆膜との間には,オフセット酸化
膜が形成されることを特徴とする,半導体装置。 - 【請求項5】 前記上部被覆膜は,窒化膜であることを
特徴とする,請求項3又は4に記載の半導体装置。 - 【請求項6】 前記側部被覆膜は,前記電極表面を酸化
処理して形成される酸化膜から成ることを特徴とする,
請求項1,2又は5のいずれかに記載の半導体装置。 - 【請求項7】 前記側部被覆膜は,前記電極表面に被着
されたCVD酸化膜から成ることを特徴とする,請求項
1,2又は5のいずれかに記載の半導体装置。 - 【請求項8】 前記電極と前記上部被覆膜との間には,
オフセット酸化膜が形成されることを特徴とする,請求
項1,2,3,5,6又は7のいずれかに記載の半導体
装置。 - 【請求項9】 前記オフセット酸化膜の露出面は,前記
上部被覆膜により被覆されることを特徴とする,請求項
4,5又は8のいずれかに記載の半導体装置。 - 【請求項10】 前記オフセット酸化膜の露出面は,前
記側部被覆膜により被覆されることを特徴とする,請求
項4,5又は8のいずれかに記載の半導体装置。 - 【請求項11】 半導体基板上に形成された電極層の上
部に上部被覆膜層を形成する工程と,前記上部被覆膜層
をパターニングして上部被覆膜を形成する工程と,前記
上部被覆膜の断面幅を拡大する工程と,前記拡大された
上部被覆膜をマスクとして前記電極層をエッチングし電
極を形成する工程と,前記電極の露出面に側部被覆膜を
形成する工程とを含むことを特徴とする,半導体装置の
製造方法。 - 【請求項12】 半導体基板上に形成された電極層の上
部にオフセット酸化膜層を形成する工程と,前記オフセ
ット酸化膜層の上部に上部被覆膜層を形成する工程と,
前記上部被覆膜層と前記オフセット酸化膜層をパターニ
ングして上部被覆膜とオフセット酸化膜を形成する工程
と,前記上部被覆膜の断面幅を拡大すると共に前記オフ
セット酸化膜の露出面を前記上部被覆膜で被覆する工程
と,前記拡大された上部被覆膜をマスクとして前記電極
層をエッチングし電極を形成する工程と,前記電極の露
出面に側部被覆層を形成する工程とを含むことを特徴と
する,半導体装置の製造方法。 - 【請求項13】 前記側部被覆膜を形成する工程は,前
記電極層をエッチングする工程により露出した前記電極
表面を酸化処理して酸化膜を形成する工程であることを
特徴とする,請求項11又は12に記載の半導体装置の
製造方法。 - 【請求項14】 前記側部被覆膜を形成する工程は,前
記電極層をエッチングする工程により露出した前記電極
表面を酸化処理して酸化膜を形成する工程と,前記酸化
膜を除去する工程と,前記酸化膜を除去する工程により
露出した前記電極表面にCVD酸化膜を被着させる工程
とから成ることを特徴とする,請求項11又は12に記
載の半導体装置の製造方法。 - 【請求項15】 半導体基板上に形成された電極層の上
部にオフセット酸化膜層を形成する工程と,前記オフセ
ット酸化膜層の上部に上部被覆膜層を形成する工程と,
前記上部被覆膜層をパターニングして上部被覆膜を形成
する工程と,前記上部被覆膜の断面幅を拡大する工程
と,前記拡大された上部被覆膜をマスクとして前記オフ
セット酸化膜層をエッチングしオフセット酸化膜を形成
する工程と,前記拡大された上部被覆膜と前記オフセッ
ト酸化膜をマスクとして前記電極層をエッチングし電極
を形成する工程と,前記電極層をエッチングする工程に
より露出した前記電極表面を酸化処理して酸化膜を形成
する工程と,前記オフセット酸化膜の露出面と前記酸化
膜を除去すると共に前記オフセット酸化膜の断面最大幅
を前記上部被覆膜の断面最大幅よりも狭める工程と,前
記オフセット酸化膜の露出面と前記酸化膜を除去する工
程により露出した前記オフセット酸化膜表面と前記電極
表面にCVD酸化膜を被着させて側部被覆膜を形成する
工程とを含むことを特徴とする,半導体装置の製造方
法。 - 【請求項16】 前記上部被覆膜は,窒化膜であること
を特徴とする,請求項11,12,13,14又は15
のいずれかに記載の半導体装置の製造方法。 - 【請求項17】 前記上部被覆膜は,BST膜であるこ
とを特徴とする,請求項11,12,13,14又は1
5のいずれかに記載の半導体装置の製造方法。 - 【請求項18】 前記上部被覆膜は,PZT膜であるこ
とを特徴とする,請求項11,12,13,14又は1
5のいずれかに記載の半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34397497A JP3453289B2 (ja) | 1997-11-28 | 1997-11-28 | 半導体装置及びその製造方法 |
US09/168,897 US6083816A (en) | 1997-11-28 | 1998-10-09 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34397497A JP3453289B2 (ja) | 1997-11-28 | 1997-11-28 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11163131A JPH11163131A (ja) | 1999-06-18 |
JP3453289B2 true JP3453289B2 (ja) | 2003-10-06 |
Family
ID=18365677
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP34397497A Expired - Fee Related JP3453289B2 (ja) | 1997-11-28 | 1997-11-28 | 半導体装置及びその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6083816A (ja) |
JP (1) | JP3453289B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW381309B (en) * | 1998-09-19 | 2000-02-01 | United Microelectronics Corp | Manufacturing method for gates |
US6326260B1 (en) * | 2000-06-22 | 2001-12-04 | International Business Machines Corporation | Gate prespacers for high density, high performance DRAMs |
US6403423B1 (en) * | 2000-11-15 | 2002-06-11 | International Business Machines Corporation | Modified gate processing for optimized definition of array and logic devices on same chip |
JP2002151686A (ja) * | 2000-11-15 | 2002-05-24 | Nec Corp | 半導体装置およびその製造方法 |
JP3827603B2 (ja) * | 2002-04-05 | 2006-09-27 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
TWI254352B (en) * | 2005-06-20 | 2006-05-01 | Macronix Int Co Ltd | Method of fabricating conductive lines and structure of the same |
WO2007096976A1 (ja) | 2006-02-24 | 2007-08-30 | Fujitsu Limited | 半導体装置およびその製造方法 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4818715A (en) * | 1987-07-09 | 1989-04-04 | Industrial Technology Research Institute | Method of fabricating a LDDFET with self-aligned silicide |
US5162884A (en) * | 1991-03-27 | 1992-11-10 | Sgs-Thomson Microelectronics, Inc. | Insulated gate field-effect transistor with gate-drain overlap and method of making the same |
JPH05152293A (ja) * | 1991-04-30 | 1993-06-18 | Sgs Thomson Microelectron Inc | 段差付き壁相互接続体及びゲートの製造方法 |
JP2905314B2 (ja) * | 1991-07-08 | 1999-06-14 | シャープ株式会社 | 半導体装置の製造方法 |
US5384287A (en) * | 1991-12-13 | 1995-01-24 | Nec Corporation | Method of forming a semiconductor device having self-aligned contact holes |
US5282972A (en) * | 1991-12-18 | 1994-02-01 | Kelco Water Engineering, Inc. | Method and apparatus for recycling R/O waste water |
JPH06140517A (ja) * | 1992-10-27 | 1994-05-20 | Nec Corp | 半導体装置およびその製造方法 |
KR960005552B1 (ko) * | 1993-03-31 | 1996-04-26 | 현대전자산업주식회사 | 반도체 소자의 분리막 형성 방법 |
KR0129125B1 (ko) * | 1994-01-21 | 1998-04-07 | 문정환 | 반도체 소자의 ldd mosfet 제조방법 |
US5516713A (en) * | 1994-09-06 | 1996-05-14 | United Microelectronics Corporation | Method of making high coupling ratio NAND type flash memory |
KR0163932B1 (ko) * | 1995-02-24 | 1999-01-15 | 김광호 | 폴리실리콘 박막트랜지스터 액정디스플레이 화소부분의 엘디디 구조 및 그 제조방법 |
JP3394859B2 (ja) * | 1995-10-18 | 2003-04-07 | シャープ株式会社 | 半導体記憶装置の製造方法 |
US5585295A (en) * | 1996-03-29 | 1996-12-17 | Vanguard International Semiconductor Corporation | Method for forming inverse-T gate lightly-doped drain (ITLDD) device |
US5811329A (en) * | 1996-06-03 | 1998-09-22 | Micron Technology, Inc. | Method of forming CMOS circuitry including patterning a layer of conductive material overlying field isolation oxide |
US5804458A (en) * | 1996-12-16 | 1998-09-08 | Motorola, Inc. | Method of fabricating spaced apart submicron magnetic memory cells |
-
1997
- 1997-11-28 JP JP34397497A patent/JP3453289B2/ja not_active Expired - Fee Related
-
1998
- 1998-10-09 US US09/168,897 patent/US6083816A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US6083816A (en) | 2000-07-04 |
JPH11163131A (ja) | 1999-06-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100295566B1 (ko) | 반도체장치와그제조방법,및반도체기억장치와그제조방법 | |
US6333548B1 (en) | Semiconductor device with etch stopping film | |
US5701025A (en) | Semiconductor integrated circuit device and fabrication method therefor | |
US6399974B1 (en) | Semiconductor memory device using an insulator film for the capacitor of the memory cell and method for manufacturing the same | |
KR100306202B1 (ko) | 반도체장치 및 그의 제조방법 | |
JPH05299578A (ja) | 半導体装置およびその製法 | |
JPH0883854A (ja) | 半導体装置の製造方法 | |
US5580811A (en) | Method for the fabrication of a semiconductor memory device having a capacitor | |
US6953744B2 (en) | Methods of fabricating integrated circuit devices providing improved short prevention | |
JP3114931B2 (ja) | 導電体プラグを備えた半導体装置およびその製造方法 | |
JP3453289B2 (ja) | 半導体装置及びその製造方法 | |
US6090658A (en) | Method of forming a capacitor including a bottom silicon diffusion barrier layer and a top oxygen diffusion barrier layer | |
US6777343B2 (en) | Method of forming contacts for a bit line and a storage node in a semiconductor device | |
US6552379B2 (en) | Semiconductor device and manufacturing method thereof | |
KR100624326B1 (ko) | 반도체장치의 커패시터 제조방법 | |
JPH10340953A (ja) | 半導体装置 | |
KR100807513B1 (ko) | 반도체 소자의 mim 커패시터 제조 방법 | |
KR100370169B1 (ko) | 반도체 소자의 캐패시터 제조 방법 | |
US6200853B1 (en) | Method of manufacturing semiconductor device having capacitor contact holes | |
KR0176162B1 (ko) | 반도체 메모리 소자 및 그 저항층 형성방법 | |
KR0166491B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
KR100240249B1 (ko) | 서로 다른 게이트 산화막 및 게이트 전극을 갖는반도체 장치의 제조 방법 | |
KR20000007540A (ko) | 커패시터 및 그의 제조 방법 | |
KR100881738B1 (ko) | 반도체 소자의 제조 방법 | |
CN117393499A (zh) | 一种半导体结构的制作方法及其结构 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030708 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080718 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080718 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090718 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090718 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100718 Year of fee payment: 7 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100718 Year of fee payment: 7 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100718 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110718 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120718 Year of fee payment: 9 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120718 Year of fee payment: 9 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |