JP3452661B2 - Waveform storage device - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明はディジタルオシロスコー
プ等表示装置との組合せで使用するのに好適な入力信号
の最大値、最小値（すなわち、ピーク値）の抽出、及び
表示方法の改良に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to extraction of maximum value and minimum value (that is, peak value) of an input signal suitable for use in combination with a display device such as a digital oscilloscope, and improvement of a display method. is there.

【０００２】[0002]

【従来の技術】従来から各種データの波形観測等にオシ
ロスコープが使用されており、特に電子機器の研究開発
・生産等には必須で有用であったが、波形記憶ができな
いという一面があった。しかし、ディジタル技術の発展
とともに、ディジタル化されたオシロスコープが開発さ
れ、波形記憶も可能となってきた。その中にあって、波
形記憶装置は、各種データのアナログ入力信号をディジ
タル処理後記憶し、表示装置やコンピュータ等との組合
せにより、記憶した波形の観測、また、その他の応用を
可能とするものである。2. Description of the Related Art Conventionally, oscilloscopes have been used for observing waveforms of various data, and they have been indispensable and useful especially for research and development and production of electronic devices, but there is one aspect that waveforms cannot be stored. However, along with the development of digital technology, digitized oscilloscopes have been developed and waveforms can be stored. Among them, the waveform storage device stores the analog input signals of various data after digital processing and stores them, and makes it possible to observe the stored waveforms and other applications in combination with a display device or a computer. Is.

【０００３】アナログ入力信号を高速でサンプリング
し、ＡＤ変換してディジタルデータとし、該ディジタル
データの任意時間内の最大ピーク振幅（すなわち、最大
値と最小値）を次々に記憶、表示することにより、通常
のサンプリングでは抽出できないような非常に高速なノ
イズを抽出するいわゆるグリッチ抽出、あるいはエンベ
ロープ測定、エイリアシングを抽出することができる。
また、同様にして最大値あるいは最小値を抽出すること
により、ピーク値を抽出できることは広く知られてい
る。An analog input signal is sampled at high speed, AD-converted into digital data, and the maximum peak amplitude (that is, the maximum value and the minimum value) of the digital data within an arbitrary time is stored and displayed one after another. It is possible to extract so-called glitch extraction that extracts very high-speed noise that cannot be extracted by normal sampling, or envelope measurement and aliasing.
Further, it is widely known that the peak value can be extracted by similarly extracting the maximum value or the minimum value.

【０００４】図８に従来技術による波形のピーク値検出
記憶装置の構成を示す。この装置は、ＡＤ変換器でアナ
ログ入力波形信号をディジタルデータに変換し、最大値
抽出部あるいは最小値抽出部（以後ピーク値抽出部とい
う。図８には一方の値の抽出部のみが記載されている）
でデータの最大値あるいは最小値（以後ピーク値とい
う）を抽出し、メモリ回路で記憶するものである。以後
の説明においては、代表としてピーク値抽出部として最
大値抽出部を使用し、ピーク値として最大値を抽出する
説明をするが、最小値を抽出する場合も同一技術である
ことはもちろんである。FIG. 8 shows the configuration of a peak value detection storage device for waveforms according to the prior art. This device converts an analog input waveform signal into digital data by an AD converter, and extracts a maximum value extraction unit or a minimum value extraction unit (hereinafter referred to as a peak value extraction unit. FIG. 8 shows only one value extraction unit. ing)
The maximum value or the minimum value (hereinafter referred to as the peak value) of the data is extracted by and stored in the memory circuit. In the following description, the maximum value extraction unit is used as a representative and the maximum value extraction unit is used as the representative, and the maximum value is extracted as the peak value, but the same technique can be used for extracting the minimum value. .

【０００５】図８において、５０はアナログ入力波形信
号の入力端子、５１は波形記憶装置に印加されたアナロ
グ入力波形信号を第１のクロック信号５７のタイミング
でディジタルデータに変換するＡＤ変換器、５２は入力
Ａ（ＡＤ変換器５１からのデータ）と入力Ｂ（ラッチ回
路５４からのデータ）の二つの入力ディジタルデータの
大小を比較するコンパレータ、５３はコンパレータ５２
からのディジタルデータと第２のクロック信号５８の二
つの入力信号のレベル状態に応じ信号（ラッチ回路５４
のイネーブル信号）を出力するＯＲ回路、５４はＡＤ変
換器５１からのディジタルデータを第１のクロック信号
５７のタイミングでラッチするラッチ回路、５５はラッ
チ回路５４からの最大値のディジタルデータを第２のク
ロック信．号のタイミングで記憶するメモリ回路、そし
て５６は波形記憶装置の出力端子である。In FIG. 8, 50 is an input terminal for an analog input waveform signal, 51 is an AD converter for converting the analog input waveform signal applied to the waveform storage device into digital data at the timing of the first clock signal 57, 52. Is a comparator for comparing the magnitude of two input digital data of input A (data from the AD converter 51) and input B (data from the latch circuit 54), and 53 is a comparator 52
A signal (latch circuit 54) depending on the level states of the two input signals of the digital data from the second clock signal 58 and the second clock signal 58.
Of the digital signal from the AD converter 51 at the timing of the first clock signal 57, and 55 is the maximum value of the digital data from the latch circuit 54. Clock signal. A memory circuit for storing at the timing of the signal, and 56 is an output terminal of the waveform storage device.

【０００６】前記構成において、コンパレータ５２とＯ
Ｒ回路５３とラッチ回路５４とで最大値抽出部５９を構
成している。（前記したように、図８には一方の抽出部
のみが記載されているので、最大値および最小値を抽出
し記憶する場合は、最大値抽出および最小値抽出部の２
系統が必要である。） つぎに、前記従来技術による波形記憶装置の動作の説明
をする。図８において、波形記憶装置の信号入力端子５
０に印加されたアナログ入力波形信号は、ＡＤ変換器５
１に入力され、第１のクロック信号５７のタイミングで
ディジタルデータに変換され、最大値抽出部５９のラッ
チ回路５４とコンパレータ５２の入力Ａへ出力される。In the above structure, the comparator 52 and the O
The R circuit 53 and the latch circuit 54 form a maximum value extraction unit 59. (As described above, since only one extraction unit is shown in FIG. 8, when the maximum value and the minimum value are extracted and stored, the maximum value extraction unit and the minimum value extraction unit are
A system is needed. Next, the operation of the above-mentioned conventional waveform storage device will be described. In FIG. 8, the signal input terminal 5 of the waveform storage device
The analog input waveform signal applied to 0 is the AD converter 5
1, is converted into digital data at the timing of the first clock signal 57, and is output to the latch circuit 54 of the maximum value extraction unit 59 and the input A of the comparator 52.

【０００７】コンパレータ５２には、入力Ａに前記ＡＤ
変換器５１からのディジタルデータが入力され、もう一
方の入力Ｂにラッチ回路５４でラッチされたディジタル
データが入力され比較される。The comparator 52 has an input A for the AD signal.
The digital data from the converter 51 is input, and the digital data latched by the latch circuit 54 is input to the other input B and compared.

【０００８】コンパレータ５２は、入力Ａおよび入力Ｂ
のそれぞれにデータが入力され、大小を比較の結果はＡ
＞ＢあるいはＡ＜Ｂとなるが、最大値抽出部であるので
入力Ａのデータが大きいＡ＞Ｂの出力を（最小値抽出部
とする場合は入力Ａのデータが小さいＡ＜Ｂの出力）Ｏ
Ｒ回路５３へ出力する接続回路とする。（最大値抽出部
および最小値抽出部とする場合は、Ａ＞Ｂ接続とＡ＜Ｂ
接続の２つの抽出部を使用する。） ＯＲ回路５３は、コンパレータ５２からの入力信号と、
第２のクロック信号５８がそれぞれ入力され、最大値Ａ
＞Ｂの出力または第２のクロック信号５８のタイミング
で、ラッチ回路５４のイネーブル信号を出力する。The comparator 52 has an input A and an input B.
Data is input to each of the above, and the result of comparing the size is A
> B or A <B, but since it is the maximum value extraction unit, the output of A> B where the input A data is large (when the minimum value extraction unit is used, the output of A <B where the input A data is small) O
The connection circuit outputs to the R circuit 53. (When using the maximum value extraction unit and the minimum value extraction unit, A> B connection and A <B
It uses two extractors of connections. ) The OR circuit 53 receives the input signal from the comparator 52,
The second clock signal 58 is input to each and the maximum value A
The enable signal of the latch circuit 54 is output at the timing of> B output or the second clock signal 58.

【０００９】ラッチ回路５４では、ＡＤ変換器５１から
のデータが、ＯＲ回路５３からのイネーブル信号により
イネーブル状態となり、第１のクロック信号５７により
ラッチされるとともに、メモリ回路５５へ出力される。In the latch circuit 54, the data from the AD converter 51 is enabled by the enable signal from the OR circuit 53, is latched by the first clock signal 57, and is output to the memory circuit 55.

【００１０】メモリ回路５５は、第２のクロック信号５
８のタイミングでディジタルデータを記憶し、そして必
要に応じ読み出され信号出力端子５６から最大値のデー
タを出力することができる。The memory circuit 55 has a second clock signal 5
Digital data can be stored at the timing of 8 and read out as needed to output the maximum value data from the signal output terminal 56.

【００１１】このような構成のピーク値検出／記憶装置
としては例えば特開昭５８−４７６６１に示され、ま
た、コンパレータとしては特開平３−６２１２３に示さ
れている。A peak value detecting / storing device having such a structure is shown in, for example, Japanese Patent Laid-Open No. 58-47661, and a comparator is shown in Japanese Patent Laid-Open No. 3-62123.

【００１２】[0012]

【発明が解決しようとする課題】しかしながら、前記従
来技術による波形のピーク値検出記憶装置はＡ／Ｄ変換
器のＡ／Ｄ変換速度と同じ速度で比較動作をする必要が
ある。したがって、ピーク値検出動作速度を速くするた
めには、高速の高価なデバイスを使用しなければならな
いという問題がある。However, the waveform peak value detection storage device according to the prior art described above needs to perform the comparison operation at the same speed as the A / D conversion speed of the A / D converter. Therefore, there is a problem that a high-speed and expensive device must be used to increase the peak value detection operation speed.

【００１３】また、動作速度の早いデバイスを使用して
ピーク値検出動作（比較速度）を早くしても、検出され
たピーク値ストア用のメモリ回路の書き込み動作速度に
は限界があり、従ってピーク値検出速度の高速化にも限
界がある。特に、Ａ／Ｄ変換器のＡ／Ｄ変換速度に比べ
てメモリ回路の動作速度は遅く、従ってピーク値検出速
度の高速化は制限される。Further, even if the peak value detecting operation (comparison speed) is accelerated by using a device having a high operation speed, there is a limit to the write operation speed of the detected peak value storing memory circuit. There is a limit to how fast the value can be detected. In particular, the operation speed of the memory circuit is slower than the A / D conversion speed of the A / D converter, and therefore the speedup of the peak value detection speed is limited.

【００１４】従来のディジタルオシロスコープの波形の
ピーク値検出機能では、ピーク値抽出部の動作速度が遅
く、高速の回路が要求されている。In the peak value detecting function of the waveform of the conventional digital oscilloscope, the operation speed of the peak value extracting section is slow and a high speed circuit is required.

【００１５】本発明の目的は、上記従来技術の問題点を
解消し、安価なデバイスを用いてピーク値検出のための
データの比較動作を早くし、結果的にピーク値検出動作
を高速化可能な波形のピーク値検出／記憶方法及び装置
を提供することである。The object of the present invention is to solve the above-mentioned problems of the prior art, to speed up the data comparison operation for peak value detection using an inexpensive device, and consequently to speed up the peak value detection operation. A method and apparatus for detecting / storing peak values of various waveforms.

【００１６】本発明の別の目的は、ピーク値をストアす
るメモリ回路の動作速度を高速化せずにデータの比較速
度の高速化、ひいてはピーク値検出動作の高速化が可能
な波形のピーク値検出／記憶方法及び装置を提供するこ
とである。Another object of the present invention is to increase the data comparison speed without increasing the operation speed of the memory circuit for storing the peak value, and thus to increase the peak value detection operation. A detection / storage method and apparatus is provided.

【００１７】[0017]

【課題を解決するための手段】本発明は、時間ｔ１毎に
高速でＡＤ変換されたディジタルデータ中の任意時間ｔ
２（又は比較区間ｔ２）内の最大値、最小値を抽出し表
示する方式として、ディジタイズしたディジタルデータ
を多相に分割し各相毎に比較区間内の最大値、最小値を
抽出し、その後ラッチを用い位相を合わせ相間で比較を
行っていき、最後に比較区間内の最大値が１つと最小値
が１つとなり波形メモリへそれぞれ記憶するようにした
ものである。SUMMARY OF THE INVENTION According to the present invention, an arbitrary time t in digital data AD-converted at high speed every time t1.
As a method for extracting and displaying the maximum value and the minimum value in 2 (or the comparison section t2), the digitized digital data is divided into multiple phases, and the maximum value and the minimum value in the comparison section are extracted for each phase, and then The phases are matched by using a latch, and the phases are compared with each other. Finally, the maximum value and the minimum value in the comparison section become one, which are respectively stored in the waveform memory.

【００１８】更に本発明は上記の各相の間で比較を行わ
ず、各相で出力した最大値、最小値をそれぞれ別のメモ
リへ記憶するようにしたものであり、また、各メモリに
記憶した最大値、最小値のデータを全て表示することに
より表示データ数を増しソフト処理を使用せずにグリッ
チ等を見易くしたものである。Further, according to the present invention, the maximum value and the minimum value output in each phase are stored in separate memories without comparing the respective phases, and stored in each memory. By displaying all the data of the maximum value and the minimum value, the number of display data is increased so that glitches can be easily seen without using software processing.

【００１９】[0019]

【作用】各相での比較動作及びメモリへの書き込み動作
は、遅くすることができ、安価なデバイスを用いること
ができる。更に、前記別の構成で各相で出力した最大
値、最小値をそれぞれ別の相と比較する必要がない為、
高速回路で位相を合わせる必要がなくなり、また相間の
比較回路が不要となるので、小規模、低速回路により最
大値、最小値挿出回路が構成できる。さらに各相ごとに
波形メモリへ記憶した最大値、最小値の全データを表示
メモリへ転送し、表示回路により表示装置に表示するこ
とにより、同一時間軸上のデータ数が増え、グリッチ等
が見易くなり、ドットジョイン等（グリッチ等は基本波
形に対し、これより表示位置がはずれるため、見辛な
る、よって、表示は系の各データ間をつなぎ、見易くす
くする処理）のソフト処理が不要となる為表示の更新速
度が上がる。The comparing operation and the writing operation to the memory in each phase can be delayed and an inexpensive device can be used. Furthermore, since it is not necessary to compare the maximum value and the minimum value output in each phase with each of the different configurations, respectively,
Since it is not necessary to match the phases in the high-speed circuit and the comparison circuit between the phases is not necessary, the maximum value / minimum value insertion circuit can be configured by a small-scale, low-speed circuit. Furthermore, by transferring all the maximum and minimum values stored in the waveform memory for each phase to the display memory and displaying them on the display device by the display circuit, the number of data on the same time axis increases and glitches can be easily seen. Therefore, the software processing of dot join etc. (the process of connecting the data of each system and making it easy to see is not necessary because the display position of the glitch etc. deviates from the basic waveform from this, which makes it difficult to see). Therefore, the display update speed increases.

【００２０】[0020]

【実施例】図１、図２により第１の実施例を示す。入力
端子５０に印加されたアナログ入力信号はＡＤ変換器５
１で時間ｔ１毎にディジタルデータ１７に変換され２
９、３０（クロック２９とは位相の異なるクロック、図
示せず）のクロックを使用している３、４のラッチ
（１、２）により２相に分割される。６の比較回路
（１）は１８のラッチ３の出力データから比較区間クロ
ック３２毎に２１、２２の１相目の比較結果を出力する
（最大値、最小値）また７の比較回路（２）も同様に２
３、２４の２相目の比較結果を出力する。次に、１相目
の最大値と２相目の最大値また１相目の最小値と２相目
の最小値を比較することになるが、位相が異なる為、相
をそろえる必要がある。そこで３７、３８のラッチを用
いて２相目の比較区間クロック３３でラッチし相をそろ
える。３９、４０の相間比較回路により１相目の比較結
果と２相目の比較結果が比較され比較区間の最大値の比
較結果４５と最小値の比較結果４６がえられる。最大値
は４１の波形メモリへ最小値は４２の波形メモリへ記憶
される。また以上は２相の場合での方式を説明したがｎ
相の場合でも同様である。（ｎ＝３、４、５…） 次に４１、４２の波形メモリに記憶したデータを表示す
る時は、データを１５の表示メモリへ転送させ表示回路
により１６の表示装置に表示する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A first embodiment is shown in FIGS. The analog input signal applied to the input terminal 50 is the AD converter 5
1 is converted into digital data 17 every time t1 at 2
It is divided into two phases by three and four latches (1, 2) using clocks 9 and 30 (clocks different in phase from the clock 29, not shown). The comparator circuit (1) 6 outputs the comparison result of the first phase of 21 and 22 from the output data of the latch 3 (18) for each comparison interval clock 32 (maximum value, minimum value) and the comparator circuit (2) 7 Also 2
The comparison result of the second phase of 3 and 24 is output. Next, the maximum value of the first phase and the maximum value of the second phase, or the minimum value of the first phase and the minimum value of the second phase are compared. However, since the phases are different, it is necessary to align the phases. Therefore, the latches 37 and 38 are used to latch by the comparison period clock 33 of the second phase to align the phases. The inter-phase comparison circuits 39 and 40 compare the comparison result of the first phase and the comparison result of the second phase to obtain the comparison result 45 of the maximum value and the comparison result 46 of the minimum value in the comparison section. The maximum value is stored in 41 waveform memories and the minimum value is stored in 42 waveform memories. In the above, the method in the case of two phases is explained, but n
The same applies to the case of phases. (N = 3, 4, 5 ...) Next, when displaying the data stored in the waveform memories 41 and 42, the data is transferred to the display memory 15 and displayed on the display device 16 by the display circuit.

【００２１】この場合、従来から知られている表示方法
は図６の様に同一時間軸上に最大値１個、最小値１個が
表示され波形を構成する。しかし、４７のデータの様に
グリッチが現れた場合、表示点数が１個である為観測上
見落し易くなってしまう。そこで、従来、例えば図７に
示す様に同一時間軸上の最大値、最小値をドットジョイ
ン等のソフト処理を行い４７の様なグリッチを見易くす
る方法も知られている。In this case, the conventionally known display method forms a waveform by displaying one maximum value and one minimum value on the same time axis as shown in FIG. However, when a glitch appears like the data of 47, it is easy to overlook because of the single display point. Therefore, conventionally, for example, as shown in FIG. 7, there is also known a method in which a maximum value and a minimum value on the same time axis are subjected to software processing such as dot join so that glitches such as 47 can be easily seen.

【００２２】次に第２の実施例について説明する。Next, a second embodiment will be described.

【００２３】第１の実施例では、１相目と２相目の比較
結果２１と２３（最大値）又は２２と２４（最小値）を
比較する為、３７、３８のラッチにより位相を合わせて
いるが、３、４のラッチ１、２と同様の高速で動作する
回路であることが必要となる。また、相の間で比較を行
うと３９、４０の相間比較回路が必要となり回路規模が
大きくなる。通常ゲートアレイ等で最大値、最小値挿出
回路を構成することが多々あるが、３、４のラッチ１、
２以前、４１、４２の波形メモリ以後以外の部分をゲー
トアレイに取り込む場合、高速、大規模なゲートアレイ
が必要となる。また、表示装置での最大値、最小値の表
示は、同一時間軸上に１個ずつの計２個しかない為、グ
リッチを見落し易い、そこでドットジョイン等のソフト
処理が必要となるが、これは表示の更新速度の低下とな
る。第２の実施例では各相の間で比較を行わず、各相で
出力した最大値、最小値をそれぞれ別のメモリへ記憶す
るようにしたものであり、また各メモリに記憶した最大
値、最小値のデータを全て表示することにより表示デー
タ数を増しソフト処理を使用せずにグリッチ等を見易く
したものである。In the first embodiment, since the comparison results 21 and 23 (maximum value) or 22 and 24 (minimum value) of the first and second phases are compared, the phases are matched by the latches 37 and 38. However, it is necessary that the circuit operates at a high speed like the latches 1 and 2 of 3 and 4. Further, when the comparison is performed between the phases, the inter-phase comparison circuits 39 and 40 are required and the circuit scale becomes large. Usually, a gate array or the like is often used to form a maximum value / minimum value insertion circuit.
In order to load the portions other than 2 and before 41 and 42 after the waveform memory into the gate array, a high-speed and large-scale gate array is required. Further, since the maximum value and the minimum value are displayed on the display device only on the same time axis, that is, there are only two in total, it is easy to overlook the glitch. Therefore, software processing such as dot join is required. This reduces the display update speed. In the second embodiment, the comparison is not performed between the phases, and the maximum value and the minimum value output in each phase are stored in different memories, and the maximum value stored in each memory, By displaying all the data of the minimum value, the number of display data is increased so that glitches can be easily seen without using software processing.

【００２４】以下第２の実施例を図３、図４および図５
により説明する。A second embodiment will be described below with reference to FIGS. 3, 4 and 5.
Will be described.

【００２５】図５は、本発明による波形記憶装置の構成
を示し、図４はそのシーケンスチャートであり、図３は
表示装置による表示例である。FIG. 5 shows the configuration of the waveform storage device according to the present invention, FIG. 4 is its sequence chart, and FIG. 3 is a display example by the display device.

【００２６】図５において５１は入力端子５０に印加さ
れたアナログ入力波形信号をＡＤクロック２８で時間ｔ
１毎にＡＤのディジタルデータ出力１７に変換するＡＤ
変換器である。３、４、５はラッチ１、２…ｎ（ｎ＝
３、４、５…）でＡＤのディジタルデータ出力１７を２
９、３０、３１のラッチ１、２…ｎのクロックでラッチ
し１８、１９、２０のラッチ１、２…ｎの出力をする。
６、７，８は比較回路１、２…ｎで１８、１９、２０の
ラッチ１、２…ｎの出力をそれぞれ順次に２９、３０、
３１の比較クロック（ラッチ１、２…ｎのクロックと同
じ）により比較し３２、３３、３４の比較区間クロック
ごとに２１、２３、２５の最大値比較結果、２２、２
４、２６の最小値比較結果を出力する。９〜１４は波形
メモリで２１〜２６の比較結果を３２、３３、３４の比
較区間クロックと同じクロックで記憶する。In FIG. 5, reference numeral 51 indicates the analog input waveform signal applied to the input terminal 50 by the AD clock 28 at time t.
AD for converting to digital data output 17 of AD for each 1
It is a converter. 3, 4, and 5 are latches 1, 2, ... N (n =
3, 4, 5 ...), the digital data output 17 of AD is set to 2
The latches 1, 2, ... N of 9, 30, 31 are latched and the latches 1, 2, ... N of 18, 19, 20 are output.
6, 7 and 8 are comparator circuits 1, 2 ... N, which sequentially output the outputs of the latches 1, 2 ...
31 comparison clocks (same as the clocks of the latches 1, 2, ... N) are compared, and the maximum value comparison results of 22, 23, and 25 for each of the comparison interval clocks of 32, 33, and 34, 22 and 2,
It outputs the minimum value comparison result of 4, 26. Waveform memories 9 to 14 store the comparison results of 21 to 26 at the same clocks as the comparison interval clocks of 32, 33, and 34.

【００２７】次に９〜１４の波形メモリに記憶されたデ
ータは、１５の表示メモリへ転送され表示回路によって
１６の表示装置に表示される。Next, the data stored in the waveform memories 9 to 14 are transferred to the display memory 15 and displayed on the display device 16 by the display circuit.

【００２８】以下この動作について説明する。ラッチク
ロック２９、３０、３１は、２８のＡＤクロックをｎ相
に分割したクロックである。よってラッチ出力１８、１
９、２０はＡＤのディジタルデータ出力１７をｎ相に分
割したものとなる。１８のラッチ３の出力は比較回路６
に入力され、３２の比較区間クロックの時間ｔ２内にあ
るデータを順次２９のラッチ３のクロックと同じクロッ
クで比較され３２の比較区間クロックごとに２１の最大
値、２２の最小値比較結果出力となる。そしてこの比較
結果は、最大値は波形メモリ９へ最小値は波形メモリ１
０へ記憶される。同様に１９、２０のラッチ２…ｎの出
力も比較回路７、８、２…ｎを通り比較され、波形メモ
リ１１〜１４へ記憶される。This operation will be described below. The latch clocks 29, 30, 31 are clocks obtained by dividing the 28 AD clocks into n phases. Therefore, latch output 18, 1
Reference numerals 9 and 20 are obtained by dividing the AD digital data output 17 into n phases. The output of the latch 3 of 18 is the comparison circuit 6
The data within the time t2 of the 32 comparison section clocks are sequentially compared with the same clock as the clock of the latch 3 of 29, and the maximum value of 21 and the minimum value comparison result of 22 are output every 32 comparison section clocks. Become. The comparison result shows that the maximum value is stored in the waveform memory 9 and the minimum value is stored in the waveform memory 1.
Stored in 0. Similarly, the outputs of the latches 2 ... n of 19 and 20 are also compared through the comparison circuits 7, 8, 2 ... n and stored in the waveform memories 11 to 14.

【００２９】次に波形メモリ９〜１４に記憶されたデー
タはバスライン２７を通り表示メモリ１５へ転送され
る。ここでこの転送はマイクロプロセッサ等による制御
により行われるが図５にはその制御ラインは省いてい
る。表示メモリに転送されたデータは、表示回路により
表示装置１６に図３の様に表示される。図３の表示は入
力波形の表示例である。縦軸はゲインを示し横軸は時間
を示している。３２、３３、３４の比較区間クロックご
とに出力された２１〜２６のデータは、図３の同一時間
軸上に最大値ｎ個、最小値ｎ個の計２×ｎ個のデータと
して並べられる。Next, the data stored in the waveform memories 9 to 14 is transferred to the display memory 15 through the bus line 27. Here, this transfer is performed under the control of a microprocessor or the like, but the control line is omitted in FIG. The data transferred to the display memory is displayed on the display device 16 by the display circuit as shown in FIG. The display of FIG. 3 is a display example of the input waveform. The vertical axis represents gain and the horizontal axis represents time. The data 21 to 26 output for each of the comparison section clocks 32, 33, and 34 are arranged as a total of 2 × n pieces of data of the maximum value n and the minimum value n on the same time axis in FIG.

【００３０】このように、第２の実施例では各相で出力
した最大値、最小値をそれぞれ別の相と比較する必要が
ない為、高速回路で位相を合わせる必要がなくなり、ま
た相間の比較回路が不要となるので、小規模、低速回路
により最大値、最小値抽出回路が構成できる。さらに各
相ごとに波形メモリへ記憶した最大値、最小値の全デー
タを表示メモリへ転送し、表示回路により表示装置に表
示することにより、同一時間軸上のデータ数が増え、グ
リッチ等が見易くなり、ドットジョイン等のソフト処理
が不要となる為表示の更新速度が上がる。As described above, in the second embodiment, since it is not necessary to compare the maximum value and the minimum value output in each phase with another phase, it is not necessary to match the phases in the high speed circuit, and the comparison between the phases can be eliminated. Since no circuit is required, a maximum value / minimum value extraction circuit can be configured by a small-scale, low-speed circuit. Furthermore, by transferring all the maximum and minimum values stored in the waveform memory for each phase to the display memory and displaying them on the display device by the display circuit, the number of data on the same time axis increases and glitches can be easily seen. Since software processing such as dot join becomes unnecessary, the display update speed increases.

【００３１】[0031]

【発明の効果】本発明によれば、波形のピーク値検出記
憶装置はＡ／Ｄ変換器のＡ／Ｄ変換速度と同じ速度で比
較動作をする必要がない。したがって、ピーク値検出動
作速度を速くする必要がないために、高速の高価なデバ
イスを使用しなくともよい。According to the present invention, it is not necessary for the waveform peak value detection storage device to perform the comparison operation at the same speed as the A / D conversion speed of the A / D converter. Therefore, since it is not necessary to increase the peak value detection operation speed, it is not necessary to use a high-speed and expensive device.

【００３２】したがって、Ａ／Ｄ変換速度に比べて動作
速度の遅いメモリ回路により、ピーク値検出速度の高速
化を制限されることがない。Therefore, the increase in the peak value detection speed is not restricted by the memory circuit whose operation speed is slower than the A / D conversion speed.

【００３３】特に、高速サンプリング、高分解能を期待
されているディジタルオシロスコープの波形のピーク値
検出動作では、より高速のピーク値抽出が可能になる。Particularly, in the peak value detecting operation of the waveform of the digital oscilloscope, which is expected to have high-speed sampling and high resolution, the peak value can be extracted at a higher speed.

【００３４】このように、本発明は、前記従来技術の問
題点を解消し、安価なデバイスを用いてピーク値検出の
ためのデータの比較動作を早くし、結果的にピーク値検
出動作を高速化可能な波形のピーク値検出／記憶方法及
び装置を提供することができる。As described above, the present invention solves the above-mentioned problems of the prior art, speeds up the data comparison operation for peak value detection using an inexpensive device, and consequently speeds up the peak value detection operation. It is possible to provide a method and apparatus for detecting / storing a peak value of a convertible waveform.

【００３５】さらに、本発明は、ピーク値をストアする
メモリ回路の動作速度を高速化せずにデータの比較速度
の高速化、ひいてはピーク値検出動作の高速化が可能な
波形のピーク値検出／記憶方法及び装置を提供する。Further, according to the present invention, peak value detection / waveform detection / waveform peak value detection / speed comparison can be performed without increasing the operation speed of the memory circuit for storing the peak value, and thus the peak value detection operation can be speeded up. A storage method and device are provided.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の第１の実施例を示すブロック図。FIG. 1 is a block diagram showing a first embodiment of the present invention.

【図２】本発明の第１の実施例のシーケンスチャート。FIG. 2 is a sequence chart of the first embodiment of the present invention.

【図３】本発明のピーク値表示例を示す図。FIG. 3 is a diagram showing a peak value display example of the present invention.

【図４】本発明の第２の実施例のシーケンスチャート。FIG. 4 is a sequence chart of the second embodiment of the present invention.

【図５】本発明の第２の実施例のブロック図。FIG. 5 is a block diagram of a second embodiment of the present invention.

【図６】周知のピーク値表示例を示す図。FIG. 6 is a diagram showing a known peak value display example.

【図７】周知のピーク値表示例を示す図。FIG. 7 is a diagram showing a known peak value display example.

【図８】従来技術のブロック図。FIG. 8 is a block diagram of a conventional technique.

【符号の説明】[Explanation of symbols]

５１ ＡＤ変換器 ３、４、５ ラッチ ６、７、８ 比較回路 ９、１１、１３ 波形メモリ（ＭＡＸ） １０、１２、１４ 波形メモリ（ＭＩＮ） １５ 表示メモリ １６ 表示装置 51 AD converter 3, 4, 5 latch 6, 7, 8 comparison circuit 9, 11, 13 Waveform memory (MAX) 10, 12, 14 Waveform memory (MIN) 15 Display memory 16 Display

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−269371（ＪＰ，Ａ) 特開 平３−135721（ＪＰ，Ａ) 特開 平３−24469（ＪＰ，Ａ) 特開 昭63−186151（ＪＰ，Ａ) 特開 平６−131136（ＪＰ，Ａ) 特開 平２−163821（ＪＰ，Ａ) 特開 平３−62123（ＪＰ，Ａ) 実開 平４−59475（ＪＰ，Ｕ) 実開 昭63−110942（ＪＰ，Ｕ) 実開 平５−59327（ＪＰ，Ｕ) 実開 平３−99368（ＪＰ，Ｕ) 特公 昭61−44337（ＪＰ，Ｂ１) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G01R 13/00 - 13/42 ─────────────────────────────────────────────────── --- Continuation of the front page (56) Reference JP-A-3-269371 (JP, A) JP-A-3-135721 (JP, A) JP-A-3-24469 (JP, A) JP-A-63- 186151 (JP, A) JP-A-6-131136 (JP, A) JP-A-2-163821 (JP, A) JP-A-3-62123 (JP, A) Actual development 4-59475 (JP, U) Actually open 63-110942 (JP, U) Actually open 5-59327 (JP, U) Actually open 3-99368 (JP, U) JP 61-44337 (JP, B1) (58) Fields investigated (Int.Cl. ⁷ , DB name) G01R 13/00-13/42

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 時間ｔ１毎に高速でＡＤ変換されたディ
ジタルデータ中の、前記時間ｔ１より長い比較区時間内
ｔ２内の最大値と最小値を抽出する場合において、前記
ディジタルデータを多相に分割し各相毎に比較区間内の
最大値と最小値を抽出し、該抽出した最大値と最小値の
位相を合わせ、該各相間で比較を行い、該比較後に最大
値と最小値を波形メモリへそれぞれ記憶するようにした
ことを特徴とする波形記憶装置。1. When extracting the maximum value and the minimum value in a comparison section time t2 longer than the time t1 in the digital data AD-converted at high speed every time t1, the digital data is converted into multi-phases. The maximum value and the minimum value in the comparison interval are divided and extracted for each phase, the phases of the extracted maximum value and the minimum value are matched, the phases are compared, and the maximum value and the minimum value are waveformd after the comparison. A waveform storage device characterized by being stored in a memory. 【請求項２】 任意時間内における被測定信号の最大値
と最小値を抽出する最大値最小値抽出部を備えた波形記
憶装置において、入力波形信号をディジタル変換するＡ
Ｄ変換器と、変換され順次送られてくるディジタルデー
タを複数相に分割するｎ個のラッチと、該複数相の相毎
それぞれの最大値、最小値を抽出する複数個の最大値、
最小値抽出部と、抽出された前記最大値及び最小値を記
憶する複数個のメモリからなることを特徴とする波形記
憶装置。2. The maximum value of the signal under measurement within an arbitrary time
Waveform recording with a maximum and minimum value extractor for extracting
In the storage device, A for digitally converting the input waveform signal
A D converter, n latches for dividing the converted and sequentially sent digital data into a plurality of phases, and a plurality of maximum values for extracting maximum and minimum values for each phase of the plurality of phases,
A waveform storage device comprising a minimum value extraction section and a plurality of memories for storing the extracted maximum value and minimum value. 【請求項３】 請求項２において、前記複数個のメモリ
に記憶した最大値及び最小値のデータを、同一時間軸上
のデータとして最大値または最小値をそれぞれ少なくと
も２データ以上表示装置に表示することを特徴とする波
形記憶装置。3. The display device according to claim 2 , wherein the maximum value and the minimum value stored in the plurality of memories are displayed on the display device as the maximum value or the minimum value as data on the same time axis. A waveform storage device characterized by the above.