JP3451424B2 - 共通バッファメモリ制御装置 - Google Patents
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- 101710148027 Ribulose bisphosphate carboxylase/oxygenase activase 1, chloroplastic Proteins 0.000 description 1
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/90—Buffering arrangements
- H04L49/901—Buffering arrangements using storage descriptor, e.g. read or write pointers
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04L49/00—Packet switching elements
- H04L49/10—Packet switching elements characterised by the switching fabric construction
- H04L49/103—Packet switching elements characterised by the switching fabric construction using a shared central buffer; using a shared memory
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- H04L49/00—Packet switching elements
- H04L49/10—Packet switching elements characterised by the switching fabric construction
- H04L49/104—Asynchronous transfer mode [ATM] switching fabrics
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- H04L49/108—ATM switching elements using shared central buffer
-
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
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- Data Exchanges In Wide-Area Networks (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ＡＴＭ交換機等の
共通バッファメモリ制御装置に関し、特に複数のセルか
ら成る１つのメッセージデータを転送するメッセージ通
信サービスに適した共通バッファメモリ制御装置に関す
る。
共通バッファメモリ制御装置に関し、特に複数のセルか
ら成る１つのメッセージデータを転送するメッセージ通
信サービスに適した共通バッファメモリ制御装置に関す
る。
【０００２】
【従来の技術】広帯域統合サービスディジタルネットワ
ーク（Ｂ−ＩＳＤＮ）で用いられる非同期転送モード
（ＡＴＭ：Ａｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅ
ｒ Ｍｏｄｅ）のＡＴＭ交換機等は、共通バッファメモ
リを用いたスイッチング装置によりＡＴＭネットワーク
におけるセルのルーティングを行う。
ーク（Ｂ−ＩＳＤＮ）で用いられる非同期転送モード
（ＡＴＭ：Ａｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅ
ｒ Ｍｏｄｅ）のＡＴＭ交換機等は、共通バッファメモ
リを用いたスイッチング装置によりＡＴＭネットワーク
におけるセルのルーティングを行う。
【０００３】従来の共通バッファメモリを用いたスイッ
チング装置は、アドレスチェーンによる共通バッファメ
モリの書込み読出し制御を行っている。図３は従来の共
通バッファメモリを用いたスイッチング装置を示す図で
ある。
チング装置は、アドレスチェーンによる共通バッファメ
モリの書込み読出し制御を行っている。図３は従来の共
通バッファメモリを用いたスイッチング装置を示す図で
ある。
【０００４】図３において、３１は多重化部（ＭＵ
Ｘ）、３２は共通バッファメモリ、３３は共通バッファ
メモリの書込み位置及び読出位置を指定するアドレスポ
インタ、３４は多重分離部（ＤＥＭＵＸ）、３５はルー
ティング情報デコーダ（ＲＴＧＤＥＣ）、３６は書込み
アドレスメモリ、３７は読出しアドレスメモリ、３８は
出力ルート番号デコーダ、３９は出力ルート番号カウン
タである。
Ｘ）、３２は共通バッファメモリ、３３は共通バッファ
メモリの書込み位置及び読出位置を指定するアドレスポ
インタ、３４は多重分離部（ＤＥＭＵＸ）、３５はルー
ティング情報デコーダ（ＲＴＧＤＥＣ）、３６は書込み
アドレスメモリ、３７は読出しアドレスメモリ、３８は
出力ルート番号デコーダ、３９は出力ルート番号カウン
タである。
【０００５】書込みアドレスメモリ３６は出力ルート対
応にメモリ領域ＷＡ−１乃至ＷＡ−ｎを有し、又、読出
しアドレスメモリ３７は出力ルート対応にメモリ領域Ｒ
Ａ−１乃至ＲＡ−ｎを有する。
応にメモリ領域ＷＡ−１乃至ＷＡ−ｎを有し、又、読出
しアドレスメモリ３７は出力ルート対応にメモリ領域Ｒ
Ａ−１乃至ＲＡ−ｎを有する。
【０００６】各入線から入力（入力−１〜入力−ｎ）さ
れたセルは、多重化部３１で多重され、１セルずつ順次
共通バッファメモリ３２に出力される。このとき、多重
化部３１は各セルのヘッダ部に格納されたルーティング
情報を抽出し、該ルーティング情報をルーティング情報
デコーダ３５に送出する。ルーティング情報デコーダ３
５は該ルーティング情報をデコードし、その出力ルート
番号ｉに対応した書込みアドレスメモリＷＡ−ｉを指定
する。
れたセルは、多重化部３１で多重され、１セルずつ順次
共通バッファメモリ３２に出力される。このとき、多重
化部３１は各セルのヘッダ部に格納されたルーティング
情報を抽出し、該ルーティング情報をルーティング情報
デコーダ３５に送出する。ルーティング情報デコーダ３
５は該ルーティング情報をデコードし、その出力ルート
番号ｉに対応した書込みアドレスメモリＷＡ−ｉを指定
する。
【０００７】出力ルート対応の各書込みアドレスメモリ
ＷＡ−１乃至ＷＡ−ｎは、共通バッファメモリ３２にお
けるセルの書込みアドレスを保持し、ルーティング情報
デコーダ３５により指定された書込みアドレスメモリＷ
Ａ−ｉは、保持している書込みアドレスをアドレスポイ
ンタ３３に出力する。
ＷＡ−１乃至ＷＡ−ｎは、共通バッファメモリ３２にお
けるセルの書込みアドレスを保持し、ルーティング情報
デコーダ３５により指定された書込みアドレスメモリＷ
Ａ−ｉは、保持している書込みアドレスをアドレスポイ
ンタ３３に出力する。
【０００８】共通バッファメモリ３２は、アドレスポイ
ンタ３３により指定される書込みアドレスの位置に、前
記多重化部３１から出力されたセルを書込む。又、アド
レスポインタ３３は、該出力ルートへの次のセルが到着
したときに該セルを格納する書込みアドレスを書込みア
ドレスメモリＷＡ−ｉに出力し、書込みアドレスメモリ
ＷＡ−ｉは新たな書込みアドレスに保持内容を更新す
る。
ンタ３３により指定される書込みアドレスの位置に、前
記多重化部３１から出力されたセルを書込む。又、アド
レスポインタ３３は、該出力ルートへの次のセルが到着
したときに該セルを格納する書込みアドレスを書込みア
ドレスメモリＷＡ−ｉに出力し、書込みアドレスメモリ
ＷＡ−ｉは新たな書込みアドレスに保持内容を更新す
る。
【０００９】一方、共通バッファメモリ３２に書込まれ
たセルは以下のように読出される。まず、出力ルート番
号カウンタ３９は順番に出力ルート番号を出力し、出力
ルート番号デコーダ３８は出力ルート番号ｉに対応した
読出しアドレスメモリＲＡ−ｉを指定する。
たセルは以下のように読出される。まず、出力ルート番
号カウンタ３９は順番に出力ルート番号を出力し、出力
ルート番号デコーダ３８は出力ルート番号ｉに対応した
読出しアドレスメモリＲＡ−ｉを指定する。
【００１０】出力ルート対応の各読出しアドレスメモリ
ＲＡ−１乃至ＲＡ−ｎは、送出するセルが格納されてい
る共通バッファメモリ３２の読出しアドレスを保持し、
出力ルート番号デコーダ３８により指定された読出しア
ドレスメモリＲＡ−ｉは、保持している読出しアドレス
をアドレスポインタ３３に出力する。共通バッファメモ
リ３２は、アドレスポインタ３３により指定される読出
しアドレスのセルを読出し、多重分離部３４に送出す
る。
ＲＡ−１乃至ＲＡ−ｎは、送出するセルが格納されてい
る共通バッファメモリ３２の読出しアドレスを保持し、
出力ルート番号デコーダ３８により指定された読出しア
ドレスメモリＲＡ−ｉは、保持している読出しアドレス
をアドレスポインタ３３に出力する。共通バッファメモ
リ３２は、アドレスポインタ３３により指定される読出
しアドレスのセルを読出し、多重分離部３４に送出す
る。
【００１１】又、アドレスポインタ３３は、該出力ルー
トへ次に送出するセルが格納されているアドレスを該読
出しアドレスメモリＲＡ−ｉに出力し、該読出しアドレ
スメモリＲＡ−ｉは、その新たな読出しアドレスに保持
内容を更新する。
トへ次に送出するセルが格納されているアドレスを該読
出しアドレスメモリＲＡ−ｉに出力し、該読出しアドレ
スメモリＲＡ−ｉは、その新たな読出しアドレスに保持
内容を更新する。
【００１２】そして、セルが共通バッファメモリ３２か
ら読出され、多重分離部３４に送出されると、そのセル
がこれまで格納されていた共通バッファメモリ３２の領
域は解放され、その後到着するセルの書込みに使用され
る。
ら読出され、多重分離部３４に送出されると、そのセル
がこれまで格納されていた共通バッファメモリ３２の領
域は解放され、その後到着するセルの書込みに使用され
る。
【００１３】共通バッファメモリ３２から読出されたセ
ルは、多重分離部３４によりセルヘッダ部のルーティン
グ情報に対応した出力ルートに分離され、それぞれの出
線から出力（出力−１〜出力−ｎ）される。
ルは、多重分離部３４によりセルヘッダ部のルーティン
グ情報に対応した出力ルートに分離され、それぞれの出
線から出力（出力−１〜出力−ｎ）される。
【００１４】
【発明が解決しようとする課題】前述のアドレスチェー
ンによる共通バッファメモリの書込み読出し制御を行う
スイッチング装置により、複数のセルから成る１つのメ
ッセージデータを転送する所謂メッセージ通信サービス
を行おうとした場合、１つのメッセージデータが共通バ
ッファメモリ３２内において複数のセルに分離されて格
納される。
ンによる共通バッファメモリの書込み読出し制御を行う
スイッチング装置により、複数のセルから成る１つのメ
ッセージデータを転送する所謂メッセージ通信サービス
を行おうとした場合、１つのメッセージデータが共通バ
ッファメモリ３２内において複数のセルに分離されて格
納される。
【００１５】従って、ＡＴＭレイヤとその上位レイヤと
の間でのメッセージデータについてのハンドリング等に
際して、１つのメッセージデータを構成する各セルが格
納されているアドレスの全てを制御しなければならず、
処理が複雑になり、高速なメッセージ通信サービスを提
供することができないという問題点がある。
の間でのメッセージデータについてのハンドリング等に
際して、１つのメッセージデータを構成する各セルが格
納されているアドレスの全てを制御しなければならず、
処理が複雑になり、高速なメッセージ通信サービスを提
供することができないという問題点がある。
【００１６】本発明は、複数のセルから成る１つのメッ
セージ情報の処理におけるアドレス制御を簡素化し、高
速なメッセージ通信サービスを可能にする共通バッファ
メモリ制御装置を提供することを目的とする。
セージ情報の処理におけるアドレス制御を簡素化し、高
速なメッセージ通信サービスを可能にする共通バッファ
メモリ制御装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】本発明の共通バッファメ
モリ制御装置は、（１）複数のセルに分割されたメッセ
ージデータを格納する共通バッファメモリを制御する共
通バッファメモリ制御装置において、複数のブロック単
位に分割された前記共通バッファメモリの各ブロック内
におけるセルの最終書込みアドレス値を保持するアドレ
ス管理テーブルと、前記各ブロック毎に使用者識別番号
を保持する使用者管理テーブルとを備え、先頭部、途中
部及び末尾部とからなる１つのメッセージに対して、該
メッセージのセル内の付加情報から、該セルがメッセー
ジの先頭部、途中部又は末尾部であるかを判別する手段
と、前記セル内の付加情報から判別した先頭部、途中部
又は末尾部を示す情報と、該セル内の情報から抽出した
使用者識別番号とを基に、１つのメッセージに係るセル
を前記共通バッファメモリの同一ブロック内に順次格納
する手段と、を備えたものである。
モリ制御装置は、（１）複数のセルに分割されたメッセ
ージデータを格納する共通バッファメモリを制御する共
通バッファメモリ制御装置において、複数のブロック単
位に分割された前記共通バッファメモリの各ブロック内
におけるセルの最終書込みアドレス値を保持するアドレ
ス管理テーブルと、前記各ブロック毎に使用者識別番号
を保持する使用者管理テーブルとを備え、先頭部、途中
部及び末尾部とからなる１つのメッセージに対して、該
メッセージのセル内の付加情報から、該セルがメッセー
ジの先頭部、途中部又は末尾部であるかを判別する手段
と、前記セル内の付加情報から判別した先頭部、途中部
又は末尾部を示す情報と、該セル内の情報から抽出した
使用者識別番号とを基に、１つのメッセージに係るセル
を前記共通バッファメモリの同一ブロック内に順次格納
する手段と、を備えたものである。
【００１８】又、（２）次に到着するセルを書込むアド
レスを予め格納したブロック管理テーブルを備えたもの
である。又、（３）前記共通バッファメモリのブロック
長及び分割数を、外部に設けた入力装置からのデータに
従って任意に設定する構成を有するものである。
レスを予め格納したブロック管理テーブルを備えたもの
である。又、（３）前記共通バッファメモリのブロック
長及び分割数を、外部に設けた入力装置からのデータに
従って任意に設定する構成を有するものである。
【００１９】又、（４）前記共通バッファメモリのブロ
ック長を、メッセージデータの情報量に応じて変更する
構成を有するものである。又、（５）前記共通バッファ
メモリを、同じブロック長のブロックの集合を１つのブ
ロック群とし、ブロック長の異なる複数のブロック群に
分割して、各ブロック毎に先頭書き込みアドレスを割り
当てる構成を有するものである。
ック長を、メッセージデータの情報量に応じて変更する
構成を有するものである。又、（５）前記共通バッファ
メモリを、同じブロック長のブロックの集合を１つのブ
ロック群とし、ブロック長の異なる複数のブロック群に
分割して、各ブロック毎に先頭書き込みアドレスを割り
当てる構成を有するものである。
【００２０】又、（６）ブロックの割当において、前記
ブロック群毎に独立して空き状態のブロックを検索する
構成を有するものである。又、（７）ブロック割当にお
いて、メッセージの先頭部を示すセルが入力される前
に、空き状態のブロックを予め検索しておく構成を有す
るものである。
ブロック群毎に独立して空き状態のブロックを検索する
構成を有するものである。又、（７）ブロック割当にお
いて、メッセージの先頭部を示すセルが入力される前
に、空き状態のブロックを予め検索しておく構成を有す
るものである。
【００２１】又、（８）確保したブロック長よりもメッ
セージデータの情報が少ないと判定した場合に、確保し
た剰余領域を解放する構成を有するものである。又、
（９）メッセージデータの異常を検出したとき、異常状
況に応じて共通バッファメモリの制御を行う構成を有す
るものである。
セージデータの情報が少ないと判定した場合に、確保し
た剰余領域を解放する構成を有するものである。又、
（９）メッセージデータの異常を検出したとき、異常状
況に応じて共通バッファメモリの制御を行う構成を有す
るものである。
【００２２】
【発明の実施の形態】図１は本発明の実施の形態の共通
バッファメモリを用いたスイッチング装置を示す図であ
る。同図において、１０−＃１乃至１０−＃ｎはｎ本の
入線、１１は多重化部（ＭＵＸ）、１２はセル判別部、
１３は共通バッファメモリ、１４はアドレスポインタ、
１５はメッセージキュー、１６は多重分離部（ＤＥＭＵ
Ｘ）、１７−＃１乃至１７−＃ｎはｎ本の出線、２０は
共通バッファメモリ制御装置、２１は空きブロック検索
部、２２は空きブロック管理テーブル、２３はブロック
管理テーブル、２４は使用者管理テーブル、２５はアド
レス管理テーブル、３０は外部の入出力装置である。
バッファメモリを用いたスイッチング装置を示す図であ
る。同図において、１０−＃１乃至１０−＃ｎはｎ本の
入線、１１は多重化部（ＭＵＸ）、１２はセル判別部、
１３は共通バッファメモリ、１４はアドレスポインタ、
１５はメッセージキュー、１６は多重分離部（ＤＥＭＵ
Ｘ）、１７−＃１乃至１７−＃ｎはｎ本の出線、２０は
共通バッファメモリ制御装置、２１は空きブロック検索
部、２２は空きブロック管理テーブル、２３はブロック
管理テーブル、２４は使用者管理テーブル、２５はアド
レス管理テーブル、３０は外部の入出力装置である。
【００２３】共通バッファメモリ１３は、メッセージ対
応に分割されたブロックＢＬＫ−１乃至ＢＬＫ−ｎ毎に
セルの書込み及び読出し制御が行われる。空きブロック
管理テーブル２２は、該ブロックＢＬＫ−１乃至ＢＬＫ
−ｎ対応にその空き／使用中状態を記憶する領域２２−
１乃至２２−ｎを有し、同じくブロック管理テーブル２
３は、ブロック対応に書込みアドレスを記憶する領域２
３−１乃至２３−ｎを有し、使用者管理テーブル２４
は、ブロック対応に使用者識別番号を記憶する領域２４
−１乃至２４−ｎを有し、アドレス管理テーブル２５
は、ブロック対応に最終書込みアドレスを記憶する領域
２５−１乃至２５−ｎを有する。
応に分割されたブロックＢＬＫ−１乃至ＢＬＫ−ｎ毎に
セルの書込み及び読出し制御が行われる。空きブロック
管理テーブル２２は、該ブロックＢＬＫ−１乃至ＢＬＫ
−ｎ対応にその空き／使用中状態を記憶する領域２２−
１乃至２２−ｎを有し、同じくブロック管理テーブル２
３は、ブロック対応に書込みアドレスを記憶する領域２
３−１乃至２３−ｎを有し、使用者管理テーブル２４
は、ブロック対応に使用者識別番号を記憶する領域２４
−１乃至２４−ｎを有し、アドレス管理テーブル２５
は、ブロック対応に最終書込みアドレスを記憶する領域
２５−１乃至２５−ｎを有する。
【００２４】図２は本発明の実施の形態の共通バッファ
メモリの制御のフローチャートである。以下、本発明の
実施の形態を図１及び図２を参照して説明する。ｎ本の
入線１０−＃１乃至１０−＃ｎから到着するセルは、多
重化部１１で多重され、１セルずつ順次セル判別部１２
に送出される。セル判別部１２はセル内の付加情報か
ら、そのセルがメッセージデータの先頭部のセルか、途
中部のセルか、末尾部のセルかを判別し（図２（１）参
照）、先頭部のセルと判別したときは、メッセージ先頭
部のセルが到着したことを示す信号を、空きブロック検
索部２１に送出する。
メモリの制御のフローチャートである。以下、本発明の
実施の形態を図１及び図２を参照して説明する。ｎ本の
入線１０−＃１乃至１０−＃ｎから到着するセルは、多
重化部１１で多重され、１セルずつ順次セル判別部１２
に送出される。セル判別部１２はセル内の付加情報か
ら、そのセルがメッセージデータの先頭部のセルか、途
中部のセルか、末尾部のセルかを判別し（図２（１）参
照）、先頭部のセルと判別したときは、メッセージ先頭
部のセルが到着したことを示す信号を、空きブロック検
索部２１に送出する。
【００２５】空きブロック検索部２１は、メッセージ先
頭部のセルが到着したことを示す信号が入力されると、
空きブロック管理テーブル２２の、ブロック毎の空き／
使用中状態を記憶する領域２２−１乃至２２−ｎを検索
して任意の空きブロックＢＬＫ−ｉを選定する。空きブ
ロック検索部２１は、空きブロックを検出するとそのブ
ロックＢＬＫ−ｉの空きブロック管理テーブル２２の領
域２２−ｉを使用中状態（０→１）に設定する（図２
（２）参照）。
頭部のセルが到着したことを示す信号が入力されると、
空きブロック管理テーブル２２の、ブロック毎の空き／
使用中状態を記憶する領域２２−１乃至２２−ｎを検索
して任意の空きブロックＢＬＫ−ｉを選定する。空きブ
ロック検索部２１は、空きブロックを検出するとそのブ
ロックＢＬＫ−ｉの空きブロック管理テーブル２２の領
域２２−ｉを使用中状態（０→１）に設定する（図２
（２）参照）。
【００２６】空きブロック検索部２１は、検出した空き
ブロックＢＬＫ−ｉに対応するブロック管理テーブル領
域の２３−ｉ及び使用者管理テーブルの領域２４−ｉを
選定する。選定されたブロック管理テーブルの領域２３
−ｉは対応するアドレス管理テーブルの領域２５−ｉに
保存されているアドレス値により、当該空きブロックＢ
ＬＫ−ｉの先頭アドレスを取得し（図２（３）参照）、
又選択された使用者管理テーブルの領域２４−ｉは、セ
ル判別部１２がセル内の情報から抽出した使用者識別番
号を格納して更新する（図２（４）参照）。
ブロックＢＬＫ−ｉに対応するブロック管理テーブル領
域の２３−ｉ及び使用者管理テーブルの領域２４−ｉを
選定する。選定されたブロック管理テーブルの領域２３
−ｉは対応するアドレス管理テーブルの領域２５−ｉに
保存されているアドレス値により、当該空きブロックＢ
ＬＫ−ｉの先頭アドレスを取得し（図２（３）参照）、
又選択された使用者管理テーブルの領域２４−ｉは、セ
ル判別部１２がセル内の情報から抽出した使用者識別番
号を格納して更新する（図２（４）参照）。
【００２７】前記選択された空きブロックＢＬＫ−ｉの
先頭アドレスを取得したブロック管理テーブル２３−ｉ
は、その先頭アドレスをアドレスポインタ１４に出力
し、アドレスポインタ１４はブロック管理テーブルの領
域２３−ｉから出力されるアドレスにより、共通バッフ
ァメモリ１３の書込みアドレスを指定し、共通バッファ
メモリ１３は該書込みアドレスに、前記判別部１２を介
して出力されたセルを格納する（図２（５）参照）。
先頭アドレスを取得したブロック管理テーブル２３−ｉ
は、その先頭アドレスをアドレスポインタ１４に出力
し、アドレスポインタ１４はブロック管理テーブルの領
域２３−ｉから出力されるアドレスにより、共通バッフ
ァメモリ１３の書込みアドレスを指定し、共通バッファ
メモリ１３は該書込みアドレスに、前記判別部１２を介
して出力されたセルを格納する（図２（５）参照）。
【００２８】又、アドレスポインタ１４は次に到着する
セルを書込む書込みアドレスを、ブロックに対応したア
ドレス管理テーブルの領域２５−ｉに出力し、アドレス
管理テーブルの領域２５−ｉはその新たなアドレスを格
納して更新し、該アドレスを最終書込みアドレスとして
保持する（図２（６）参照）。
セルを書込む書込みアドレスを、ブロックに対応したア
ドレス管理テーブルの領域２５−ｉに出力し、アドレス
管理テーブルの領域２５−ｉはその新たなアドレスを格
納して更新し、該アドレスを最終書込みアドレスとして
保持する（図２（６）参照）。
【００２９】入力されたセルがメッセージデータの途中
部のセルである場合、そのセル内の情報から抽出される
使用者識別番号が格納されている使用者管理テーブルの
領域２４−ｉに対応するアドレス管理テーブルの領域２
５−ｉを参照して（図２（７）参照）、最終書込みアド
レスをブロック管理テーブルの領域２３−ｉに与え、該
最終書込みアドレスを取得したブロック管理テーブルの
領域２３は、前述したアドレスポインタ１４を用いた書
込み動作と同様に、共通バッファメモリ１３の所定のメ
モリブロックＢＬＫ−ｉに順次セルを書込む（図２
（５）参照）。セルを書き込んだ後、同様にアドレス管
理テーブルの領域２５−ｉの最終書込みアドレスの更新
を行う（図２（６）参照）。
部のセルである場合、そのセル内の情報から抽出される
使用者識別番号が格納されている使用者管理テーブルの
領域２４−ｉに対応するアドレス管理テーブルの領域２
５−ｉを参照して（図２（７）参照）、最終書込みアド
レスをブロック管理テーブルの領域２３−ｉに与え、該
最終書込みアドレスを取得したブロック管理テーブルの
領域２３は、前述したアドレスポインタ１４を用いた書
込み動作と同様に、共通バッファメモリ１３の所定のメ
モリブロックＢＬＫ−ｉに順次セルを書込む（図２
（５）参照）。セルを書き込んだ後、同様にアドレス管
理テーブルの領域２５−ｉの最終書込みアドレスの更新
を行う（図２（６）参照）。
【００３０】メッセージデータの末尾部を示すセルが入
力された場合には、使用者管理テーブル２４を参照して
そのメッセージデータが格納されている共通バッファメ
モリ１３のブロックＢＬＫ−ｉを認識し、該ブロックＢ
ＬＫ−ｉ内の記憶内容を全てメッセージキュー１５に書
込み（図２（８）参照）、このブロックＢＬＫ−ｉの領
域を解放して空き状態とする。併せてそこのブロックＢ
ＬＫ−ｉに対応する空きブロック管理テーブルの空き／
使用中を記憶している領域２２−ｉを空き状態に更新し
（１→０）、以後の他のメッセージデータの格納に使用
可能にする（図２（９）参照）。
力された場合には、使用者管理テーブル２４を参照して
そのメッセージデータが格納されている共通バッファメ
モリ１３のブロックＢＬＫ−ｉを認識し、該ブロックＢ
ＬＫ−ｉ内の記憶内容を全てメッセージキュー１５に書
込み（図２（８）参照）、このブロックＢＬＫ−ｉの領
域を解放して空き状態とする。併せてそこのブロックＢ
ＬＫ−ｉに対応する空きブロック管理テーブルの空き／
使用中を記憶している領域２２−ｉを空き状態に更新し
（１→０）、以後の他のメッセージデータの格納に使用
可能にする（図２（９）参照）。
【００３１】以上述べた動作は、セル損失や誤挿入のな
いセルが入力された場合の動作であるが、セル損失や誤
挿入等によりメッセージデータの先頭部又は末尾部等に
異常を生じた場合でも、１つのメッセージデータは１つ
のメモリブロック内にまとまって格納されているため、
そのアドレス制御が簡素化され、上位レイヤとの間のメ
ッセージデータについてのハンドリングが高速且つ容易
となる。そのため、共通バッファメモリ１３からメッセ
ージデータを読出してメッセージキュー１５へ書込む際
に、メッセージデータの異常状況に応じて、例えば、メ
ッセージキュー１５にそのまま上書きする、廃棄してエ
ラーメッセージを発信者に返送して再送要求をする、又
はメッセージキュー１５に書込んでデータの保護処理を
行う、等それぞれ異なる制御を行い、メッセージデータ
異常に対する最適な処理を容易に実行することができ、
サービスの品質を向上させることができる。
いセルが入力された場合の動作であるが、セル損失や誤
挿入等によりメッセージデータの先頭部又は末尾部等に
異常を生じた場合でも、１つのメッセージデータは１つ
のメモリブロック内にまとまって格納されているため、
そのアドレス制御が簡素化され、上位レイヤとの間のメ
ッセージデータについてのハンドリングが高速且つ容易
となる。そのため、共通バッファメモリ１３からメッセ
ージデータを読出してメッセージキュー１５へ書込む際
に、メッセージデータの異常状況に応じて、例えば、メ
ッセージキュー１５にそのまま上書きする、廃棄してエ
ラーメッセージを発信者に返送して再送要求をする、又
はメッセージキュー１５に書込んでデータの保護処理を
行う、等それぞれ異なる制御を行い、メッセージデータ
異常に対する最適な処理を容易に実行することができ、
サービスの品質を向上させることができる。
【００３２】前述した実施の形態は、メッセージデータ
の先頭部を示すセルが入力されたときに空きブロックを
検索する制御方式のものであったが、空きブロック検索
部２１はメッセージデータの先頭部を示すセルが到着す
る以前に空きブロックを検索しておく構成とすることに
より、共通バッファメモリ１３へのセルの書込みを更に
高速化することができる。
の先頭部を示すセルが入力されたときに空きブロックを
検索する制御方式のものであったが、空きブロック検索
部２１はメッセージデータの先頭部を示すセルが到着す
る以前に空きブロックを検索しておく構成とすることに
より、共通バッファメモリ１３へのセルの書込みを更に
高速化することができる。
【００３３】又、共通バッファメモリ１３の各ブロック
ＢＬＫ−１乃至ＢＬＫ−ｎのブロック長及び分割数は、
予め設定した固定的なものとしてもよいが、外部に設け
た入出力装置３０からトラフィック状態等に応じて適宜
設定するようにし、共通バッファメモリのメモリ領域を
効率的に使用する構成とすることができる。更に、共通
バッファメモリ１３を、同じブロック長のブロックの集
合を１つのブロック群とし、ブロック長の異なる複数の
ブロック群に分割して、各ブロック毎に先頭書き込みア
ドレスを割り当てる構成とすることができ、その際、ブ
ロックの割当において、ブロック群毎に独立して空き状
態のブロックを検索する構成として、メモリ領域を有効
に使用すると共にメモリアクセスを高速化することがで
きる。
ＢＬＫ−１乃至ＢＬＫ−ｎのブロック長及び分割数は、
予め設定した固定的なものとしてもよいが、外部に設け
た入出力装置３０からトラフィック状態等に応じて適宜
設定するようにし、共通バッファメモリのメモリ領域を
効率的に使用する構成とすることができる。更に、共通
バッファメモリ１３を、同じブロック長のブロックの集
合を１つのブロック群とし、ブロック長の異なる複数の
ブロック群に分割して、各ブロック毎に先頭書き込みア
ドレスを割り当てる構成とすることができ、その際、ブ
ロックの割当において、ブロック群毎に独立して空き状
態のブロックを検索する構成として、メモリ領域を有効
に使用すると共にメモリアクセスを高速化することがで
きる。
【００３４】更に、セル判別部１２において、メッセー
ジ通信が開始されるときに送出されるセルから抽出した
メッセージデータ量についての情報に基づき、該メッセ
ージデータ量に応じてブロック長を変更する可変ブロッ
ク長方式とすることもできる。その場合、確保したブロ
ック長よりも、実際に入力されたメッセージ量が少なか
った場合には、剰余領域を解放し、以後のメッセージ通
信に使用可能とすることにより、リソースをより有効に
利用したメッセージ管理が可能となる。なお、確保した
ブロック長よりも、実際に入力されたメッセージ量が少
なかったと判断される場合として、メッセージデータの
途中部のセルを格納しているとき、末尾部を示すセルが
到着する以前に先頭部を示すセルが到着したような場
合、又は所定の時間が経過しても所定のセルが到着しな
いようなメッセージデータ異常の場合等がある。
ジ通信が開始されるときに送出されるセルから抽出した
メッセージデータ量についての情報に基づき、該メッセ
ージデータ量に応じてブロック長を変更する可変ブロッ
ク長方式とすることもできる。その場合、確保したブロ
ック長よりも、実際に入力されたメッセージ量が少なか
った場合には、剰余領域を解放し、以後のメッセージ通
信に使用可能とすることにより、リソースをより有効に
利用したメッセージ管理が可能となる。なお、確保した
ブロック長よりも、実際に入力されたメッセージ量が少
なかったと判断される場合として、メッセージデータの
途中部のセルを格納しているとき、末尾部を示すセルが
到着する以前に先頭部を示すセルが到着したような場
合、又は所定の時間が経過しても所定のセルが到着しな
いようなメッセージデータ異常の場合等がある。
【００３５】
【発明の効果】以上説明したように、本発明によれば、
１つのメッセージに対して共通バッファメモリの１つの
ブロックを割り当て、１つのメッセージに係るセルを同
一のブロックの共通バッファメモリに順次格納すること
により、そのアドレス制御が簡素化され、上位レイヤと
の間のメッセージデータについてのハンドリングが高速
且つ容易となる利点がある。
１つのメッセージに対して共通バッファメモリの１つの
ブロックを割り当て、１つのメッセージに係るセルを同
一のブロックの共通バッファメモリに順次格納すること
により、そのアドレス制御が簡素化され、上位レイヤと
の間のメッセージデータについてのハンドリングが高速
且つ容易となる利点がある。
【００３６】又、メッセージデータの先頭部を示すセル
が到着する以前に空きブロックを検索しておく構成とす
ることにより、共通バッファメモリ１３へのセルの書込
みを更に高速化することができ、共通バッファメモリの
ブロック長及び分割数を、適宜設定する構成としたこと
により、共通バッファメモリのメモリ領域を効率的に使
用することができる。更に、メッセージデータの異常に
対してその異常状況に応じて、それぞれ異なる制御を行
うことにより、サービスの品質を向上させることができ
る。
が到着する以前に空きブロックを検索しておく構成とす
ることにより、共通バッファメモリ１３へのセルの書込
みを更に高速化することができ、共通バッファメモリの
ブロック長及び分割数を、適宜設定する構成としたこと
により、共通バッファメモリのメモリ領域を効率的に使
用することができる。更に、メッセージデータの異常に
対してその異常状況に応じて、それぞれ異なる制御を行
うことにより、サービスの品質を向上させることができ
る。
【図１】本発明の実施の形態の共通バッファメモリを用
いたスイッチング装置を示す図である。
いたスイッチング装置を示す図である。
【図２】本発明の実施の形態の共通バッファメモリの制
御のフローチャートである。
御のフローチャートである。
【図３】従来の共通バッファメモリを用いたスイッチン
グ装置を示す図である。
グ装置を示す図である。
１０−＃１乃至１０−＃ｎ ｎ本の入線
１１ 多重化部（ＭＵＸ）
１２ セル判別部
１３ 共通バッファメモリ
１４ アドレスポインタ
１５ メッセージキュー
１６ 多重分離部（ＤＥＭＵＸ）
１７−＃１乃至１７−＃ｎ ｎ本の出線
２０ 共通バッファメモリ制御装置
２１ 空きブロック検索部
２２ 空きブロック管理テーブル
２３ ブロック管理テーブル
２４ 使用者管理テーブル
２５ アドレス管理テーブル
３０ 外部の入出力装置
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平９−98189（ＪＰ，Ａ)
特開 平10−75251（ＪＰ，Ａ)
特許2682561（ＪＰ，Ｂ２)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04L 12/28
Claims (9)
- 【請求項１】 複数のセルに分割されたメッセージデー
タを格納する共通バッファメモリを制御する共通バッフ
ァメモリ制御装置において、 複数のブロック単位に分割された前記共通バッファメモ
リの各ブロック内におけるセルの最終書込みアドレス値
を保持するアドレス管理テーブルと、前記各ブロック毎
に使用者識別番号を保持する使用者管理テーブルとを備
え、 先頭部、途中部及び末尾部とからなる１つのメッセージ
に対して、該メッセージのセル内の付加情報から、該セ
ルがメッセージの先頭部、途中部又は末尾部であるかを
判別する手段と、 前記セル内の付加情報から判別した先頭部、途中部又は
末尾部を示す情報と、該セル内の情報から抽出した使用
者識別番号とを基に、１つのメッセージに係るセルを前
記共通バッファメモリの同一ブロック内に順次格納する
手段と、 を備えた ことを特徴とする共通バッファメモリ制御装
置。 - 【請求項２】 前記共通バッファメモリ制御装置は、次
に到着するセルを書込むアドレスを予め格納したブロッ
ク管理テーブルを備えたことを特徴とする請求項１記載
の共通バッファメモリ制御装置。 - 【請求項３】 前記共通バッファメモリ制御装置は、前
記共通バッファメモリのブロック長及び分割数を、外部
に設けた入力装置からの設定データに従って任意に設定
する構成を有することを特徴とする請求項１又２記載の
共通バッファメモリ制御装置。 - 【請求項４】 前記共通バッファメモリ制御装置は、前
記共通バッファメモリのブロック長を、メッセージデー
タの情報量に応じて変更する構成を有することを特徴と
する請求項１又は２記載の共通バッファメモリ制御装
置。 - 【請求項５】 前記共通バッファメモリ制御装置は、前
記共通バッファメモリを、同じブロック長のブロックの
集合を１つのブロック群とし、ブロック長の異なる複数
のブロック群に分割して、各ブロック毎に先頭書き込み
アドレスを割り当てる構成を有することを特徴とする請
求項１、２又は３記載の共通バッファメモリ制御装置。 - 【請求項６】 前記共通バッファメモリ制御装置は、ブ
ロックの割当において、前記ブロック群毎に独立して空
き状態のブロックを検索する構成を有することを特徴と
する請求項５に記載の共通バッファメモリ制御装置。 - 【請求項７】 前記共通バッファメモリ制御装置は、ブ
ロック割当において、メッセージの先頭部を示すセルが
入力される前に、空き状態のブロックを予め検索してお
く構成を有することを特徴とする請求項１乃至６記載の
共通バッファメモリ制御装置。 - 【請求項８】 前記共通バッファメモリ制御装置は、確
保したブロック長よりもメッセージデータの情報が少な
いと判定した場合に、確保した剰余領域を解放する構成
を有することを特徴とする請求項４記載の共通バッファ
メモリ制御装置。 - 【請求項９】 前記共通バッファメモリ制御装置は、メ
ッセージデータの異常を検出したとき、異常状況に応じ
て共通バッファメモリの制御を行う構成を有することを
特徴とする請求項１乃至８記載の共通バッファメモリ制
御装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06253098A JP3451424B2 (ja) | 1998-03-13 | 1998-03-13 | 共通バッファメモリ制御装置 |
| US09/258,442 US7075938B1 (en) | 1998-03-13 | 1999-02-26 | Common buffer memory control apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06253098A JP3451424B2 (ja) | 1998-03-13 | 1998-03-13 | 共通バッファメモリ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11261584A JPH11261584A (ja) | 1999-09-24 |
| JP3451424B2 true JP3451424B2 (ja) | 2003-09-29 |
Family
ID=13202858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06253098A Expired - Fee Related JP3451424B2 (ja) | 1998-03-13 | 1998-03-13 | 共通バッファメモリ制御装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7075938B1 (ja) |
| JP (1) | JP3451424B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100352855B1 (ko) * | 1999-12-27 | 2002-09-16 | 엘지전자 주식회사 | 통신 시스템의 에이에이엘2를 이용한 에이티엠 셀송신장치 |
| KR100399580B1 (ko) * | 2000-12-06 | 2003-09-26 | 주식회사 케이티 | Ａｔｍ 교환기에서 연계 리스트로 운용되는 버퍼의 주소관리 방법 |
| US7430202B2 (en) * | 2003-08-06 | 2008-09-30 | Lsi Corporation | System and method of tributary time-space switching |
| US7408875B2 (en) * | 2004-04-09 | 2008-08-05 | International Business Machines Corporation | System and program product for actively managing central queue buffer allocation |
| CN100449504C (zh) * | 2005-01-05 | 2009-01-07 | 华为技术有限公司 | 一种基于bitmap表的缓存管理方法 |
| CN101094183B (zh) * | 2007-07-25 | 2011-12-07 | 杭州华三通信技术有限公司 | 一种缓存管理方法及装置 |
| WO2009067538A1 (en) * | 2007-11-19 | 2009-05-28 | Mentor Graphics Corporation | Dynamic pointer dereferencing and conversion to static hardware |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5365519A (en) * | 1991-03-05 | 1994-11-15 | Hitachi, Ltd. | ATM switch1ng system connectable to I/O links having different transmission rates |
| JP3085391B2 (ja) | 1989-06-19 | 2000-09-04 | 株式会社日立製作所 | 通信装置 |
| ATE113150T1 (de) * | 1990-03-02 | 1994-11-15 | Ascom Tech Ag | Steuereinheit für den zentralspeicher eines atm- knotens. |
| US5535197A (en) * | 1991-09-26 | 1996-07-09 | Ipc Information Systems, Inc. | Shared buffer switching module |
| CA2145017C (en) * | 1994-03-31 | 2000-02-15 | Masaru Murakami | Cell multiplexer having cell delineation function |
| JP2770786B2 (ja) * | 1995-06-05 | 1998-07-02 | 日本電気株式会社 | 構造化データの多重ａｔｍ／ｓｔｍ変換装置 |
| US6185209B1 (en) * | 1997-07-11 | 2001-02-06 | Telefonaktiebolaget Lm Ericsson | VC merging for ATM switch |
-
1998
- 1998-03-13 JP JP06253098A patent/JP3451424B2/ja not_active Expired - Fee Related
-
1999
- 1999-02-26 US US09/258,442 patent/US7075938B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US7075938B1 (en) | 2006-07-11 |
| JPH11261584A (ja) | 1999-09-24 |
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