JP3449238B2 - Electron beam drawing equipment - Google Patents
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、試料台の移動と電
子ビームの照射位置を制御してパターンを描画する電子
線描画装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electron beam drawing apparatus for drawing a pattern by controlling the movement of a sample table and the irradiation position of an electron beam.
【０００２】[0002]
【従来の技術】通常、電子ビームを用いたパターン描画
装置では、試料全面において電子ビームを精度良く形成
するため、予め、電子ビームの経路に存在する偏向器、
電子レンズ等の偏向歪による誤差を測定する。偏向歪の
要因には、偏向感度のバラツキ、偏向器の回転ズレ、焦
点ボケ、非点収差等がある。これらの要因を補正するた
めに、予め試料面に複数設けられたマークを電子ビーム
で掃引して、そのマークの検出結果をもとに、最小二乗
法を用いて偏向歪が最小となる高次多項式を生成する。
実際のウェハ上で図形パターンを描画する時には、上記
で求められた高次多項式の係数を偏向歪補正回路へ与
え、この偏向歪補正回路に偏向量を入力して補正量を得
ている。偏向器には前記の補正量が与えられている。偏
向歪補正回路に許される計算時間は、試料台の移動方式
によって大幅に異なっている。試料台の移動方式には、
ステップ・アンド・リピート（Ｓ＆Ｒ）方式と連続移動
方式の2通りがある。以下、偏向領域をフィールド、そ
の中をさらにサブフィールドに分割し、フィールドは主
偏向器で、サブフィールドは偏向器で偏向して描画を行
う電子ビーム描画装置を例にあげて説明する。Ｓ＆Ｒ方
式は、試料台を一定の距離（フィールド単位）で移動さ
せ、試料台が停止してから描画を行う。Ｓ＆Ｒ方式にお
ける補正計算は、描画中の試料台（ステージ）位置が固
定されているため、描画を行っている間に次のサブフィ
ールドの偏向歪補正計算を済ませることが可能である。
偏向歪補正回路の計算に許される計算許容時間は、描画
時間×描画図形数で求まり、例えば５０μｓ以上であ
り、偏向歪補正回路は容易に実現できる値である。一
方、連続移動方式は、試料台の位置を常に入力し、描画
を開始する時点の試料台位置から試料台移動量を追従偏
向量として求めている。追従偏向量と図形パターンを偏
向するための偏向量を加算して偏向器に入力し、電子ビ
ームを試料台に追従させながら描画を行う。例えばある
領域（サブフィールド）を描画している間に、描画方向
と別の方向に試料台が少しずつ移動しているとすると、
次の領域（サブフィールド）の描画を開始する時は、試
料台位置のそのずれ分だけの移動量を考慮して偏向量を
計算している。上記説明のように、試料台を連続移動さ
せて描画を行う場合は、試料台位置が固定されていない
ため、偏向量を実時間で算出する必要がある。従来は偏
向量を実時間で求めるために図形の描画が終了する時刻
を予測して、偏向歪補正計算回路の計算が終了するよう
に偏向歪補正計算回路の移動制御を行う方法が考えられ
ていた。近年、電子ビーム描画装置は、高精度化と共に
スループットの向上が課題となっている。Ｓ＆Ｒ方式に
おいては、試料台のステップ移動による整定待ち時間が
膨大（数十分以上）となるため、試料台を可変速に連続
移動させる方式が、試料台整定待ち時間（数十秒以下）
を大きく短縮できる点からも主流になりつつある。高速
処理が要求される場合の計算方式として、複数のプロセ
ッサ（ＤＳＰ等）を用いた階層型の並列処理を用いてい
るシステムもある。連続移動方式に関する偏向ひずみ補
正方式に関するものとしては、特開平7-106222号公報に
記載された例などがあり、偏向制御装置に関しては特開
平5-226234号公報に記載された例などがある。2. Description of the Related Art Generally, in a pattern drawing apparatus using an electron beam, in order to accurately form the electron beam on the entire surface of a sample, a deflector existing in advance in the path of the electron beam,
The error due to the deflection distortion of the electronic lens etc. is measured. Factors of deflection distortion include variations in deflection sensitivity, deviation of the deflector rotation, defocusing, and astigmatism. In order to correct these factors, a plurality of marks provided in advance on the sample surface are swept with an electron beam, and based on the detection results of the marks, a higher-order method that minimizes the deflection distortion by using the least squares method. Generate a polynomial.
When drawing a graphic pattern on an actual wafer, the coefficient of the higher-order polynomial obtained above is given to the deflection distortion correction circuit, and the deflection amount is input to this deflection distortion correction circuit to obtain the correction amount. The above-mentioned correction amount is given to the deflector. The calculation time allowed for the deflection distortion correction circuit greatly differs depending on the moving method of the sample stage. The sample table movement method is
There are two types: step-and-repeat (S & R) method and continuous movement method. An electron beam drawing apparatus will be described below as an example, in which the deflection area is divided into fields and the subfields are divided into subfields, the fields being main deflectors and the subfields being deflected by the deflectors to perform writing. In the S & R method, the sample table is moved at a constant distance (field unit), and drawing is performed after the sample table is stopped. In the correction calculation in the S & R method, since the sample stage (stage) position during drawing is fixed, it is possible to complete the deflection distortion correction calculation for the next subfield while drawing.
The calculation allowable time allowed for the calculation of the deflection distortion correction circuit is obtained by the drawing time × the number of drawn figures, and is, for example, 50 μs or more, which is a value that can be easily realized by the deflection distortion correction circuit. On the other hand, in the continuous movement method, the position of the sample stage is always input, and the sample stage movement amount is obtained as the follow-up deflection amount from the sample stage position at the time of starting drawing. The tracking deflection amount and the deflection amount for deflecting the graphic pattern are added and input to the deflector, and drawing is performed while the electron beam follows the sample stage. For example, if the sample stage is gradually moving in the direction different from the drawing direction while drawing a certain area (subfield),
When the drawing of the next area (subfield) is started, the deflection amount is calculated in consideration of the movement amount of the shift of the sample stage position. As described above, when drawing is performed by continuously moving the sample table, the position of the sample table is not fixed, and therefore it is necessary to calculate the deflection amount in real time. Conventionally, in order to obtain the deflection amount in real time, a method of predicting the time when the drawing of the figure ends and controlling the movement of the deflection distortion correction calculation circuit so that the calculation of the deflection distortion correction calculation circuit ends has been considered. It was In recent years, the electron beam drawing apparatus has been required to have high accuracy and improved throughput. In the S & R method, the settling wait time due to the step movement of the sample stand becomes enormous (more than tens of minutes), so the method of continuously moving the sample stand at a variable speed is the sample stand settling wait time (tens of seconds or less).
It is becoming mainstream because it can greatly reduce As a calculation method when high-speed processing is required, there is also a system using hierarchical parallel processing using a plurality of processors (DSP, etc.). Examples of the deflection distortion correction method related to the continuous movement method include an example described in JP-A-7-106222, and an example of a deflection control device described in JP-A-5-226234.
【０００３】[0003]
【発明が解決しようとする課題】サブフィールド内の描
画終了時刻と次のサブフィールドの偏向補正計算の終了
時刻とを一致させる場合、可変速に連続移動させる方式
では、終了時刻を予測するための回路を実現することが
難しくなるという大きな問題があった。また、連続移動
方式は、描画中に試料台位置が固定されていないため、
サブフィールド内の図形を描画している間に次のサブフ
ィールドの偏向量を求める場合、Ｙ方向に連続移動する
試料台の移動速度とサブフィールド内の描画に要する時
間の積で表される距離だけ試料台位置がＹ方向に移動す
る。従って、あまり以前に偏向歪補正計算を行うと、そ
の後の試料台の移動量が電子ビームの位置決め精度に悪
影響を与えた。この解決策としては、電子ビームの偏向
位置を移動する時点で試料台位置を入力して偏向量を求
める方法があるが、しかし、この場合、偏向歪補正回路
が計算を行っている間は描画を中断せざるを得ないた
め、計算時間が無駄時間（例えば５分以上）となりスル
ープットが下がるという問題があった。さらに計算時間
中も試料台が連続移動するため、電子ビームで偏向でき
る試料の領域が狭まるという問題があった。以上から、
可変速連続移動描画方式おいては、偏向歪補正計算回路
の計算時間を極めて短縮する必要が生ずる。この偏向歪
補正回路の高速化は、パイプライン方式のハードウェア
を構成して実現することも考えられるが、回路規模が増
大するという問題や、計算式が固定化し各種補正要素の
機能変更ができないという問題、さらには、将来にわた
って多大な開発費がかかり、コストアップにつながる等
の問題点があった。そのため、ＤＳＰ等のプロセッサを
複数用いた並列処理の階層化構造にて実現する方法等が
提案されている（特開平5-226234号公報、特開平7-1062
22号公報）。従来これらの問題には、上記プロセッサを
用いた並列処理方式によって、補正要素の分割処理や補
正計算の次数を考慮した組み合わせ計算等の並列化の工
夫や、描画目標位置の先取り入力と現在位置とを組み合
わせた近似処理を用いたオーバラップ並列処理の実現、
下位階層の高速追従部分のみをハードウェアパイプライ
ン計算回路で構成しプロセッサによる並列処理と組み合
わせる方式等により、偏向ひずみ補正計算をできる限り
短縮することで対応してきた。しかし、高精度、高スル
ープット化の要求はますます厳しくなる方向にあり、プ
ロセッサによる並列処理方式でも以下の様な具体的な問
題点が生じている。
（１）プロセッサを用いた構成方式では、プロセッサの
バスを介して情報がやり取りされるため、特に高速追従
系との通信、偏向ひずみ計算係数の設定及び起動、目標
位置が変更された時のそれに対応する補正計算処理の起
動等、通信オーバーヘッドが数μｓ〜数十μｓも発生
し、構成上の基本的な問題となっている。
（２）並列に分解して処理しても、物理的な並列度（プ
ロセッサの台数）の限界や、上記（１）の問題による並
列効率の限界から、並列プロセッサ方式では少なくとも
数十μｓ（３０〜５０μｓ）の計算時間オーバーヘッド
が生じてしまうため、これも構成上の基本的な問題とな
っている。
（３）プロセッサを大量に使用することになり、周辺バ
ランスも含めると基板数が数十枚にも達し、回路規模、
電力、コストが非常に大きくなってしまう。これに伴
い、信頼性も低下し、メンテナンスコストは増大する方
向にある。本発明の目的は、オーバーヘッドが少なく高
速高応答で、低コストな電子線描画装置を提供すること
にある。When the drawing end time in the subfield and the end time of the deflection correction calculation in the next subfield are made to coincide with each other, the method of continuously moving at a variable speed is used to predict the end time. There was a big problem that it became difficult to realize the circuit. Also, in the continuous movement method, the sample stage position is not fixed during drawing,
When obtaining the deflection amount of the next subfield while drawing the figure in the subfield, the distance represented by the product of the moving speed of the sample table that continuously moves in the Y direction and the time required for drawing in the subfield. Only the sample stage position moves in the Y direction. Therefore, if the deflection distortion correction calculation is performed too long before, the amount of movement of the sample stage thereafter has a bad influence on the positioning accuracy of the electron beam. As a solution to this, there is a method of inputting the sample stage position at the time of moving the deflection position of the electron beam to obtain the deflection amount. However, in this case, it is possible to draw while the deflection distortion correction circuit is performing calculation. Therefore, there is a problem in that the calculation time becomes a dead time (for example, 5 minutes or more) and the throughput is lowered because the calculation is forced to be interrupted. Further, since the sample stage continuously moves during the calculation time, there is a problem that the region of the sample that can be deflected by the electron beam is narrowed. From the above,
In the variable speed continuous movement drawing method, it is necessary to extremely shorten the calculation time of the deflection distortion correction calculation circuit. It is conceivable that the deflection distortion correction circuit can be speeded up by constructing a pipeline type hardware, but the problem that the circuit scale increases and the calculation formula is fixed and the functions of various correction elements cannot be changed. In addition, there is a problem that a large development cost will be required in the future, leading to cost increase. Therefore, there has been proposed a method of implementing a parallel processing hierarchical structure using a plurality of processors such as DSPs (Japanese Patent Laid-Open No. 5-226234 and Japanese Patent Laid-Open No. 7-1062).
22 publication). Conventionally, these problems have been solved by a parallel processing method using the above-mentioned processor, such as parallel processing such as division processing of correction elements and combination calculation in consideration of the order of correction calculation, and prefetch input of the drawing target position and the current position. Realization of overlapped parallel processing using approximation processing combining
We have responded by shortening the deflection distortion correction calculation as much as possible, such as by configuring only the high-speed tracking part of the lower hierarchy with a hardware pipeline calculation circuit and combining it with parallel processing by the processor. However, the demands for higher precision and higher throughput are becoming more and more severe, and even the parallel processing method by the processor has the following specific problems. (1) In the configuration method using the processor, since information is exchanged via the bus of the processor, communication with a high-speed tracking system, setting and starting of deflection distortion calculation coefficient, and change of target position A communication overhead of several μs to several tens of μs such as activation of a corresponding correction calculation process is generated, which is a basic problem in the configuration. (2) Even if they are decomposed in parallel and processed, at least several tens of μs (30 μs) (30 μs) in the parallel processor system due to the limit of physical parallelism (number of processors) and the limit of parallel efficiency due to the problem of (1) above. Since this causes a calculation time overhead of ˜50 μs, this is also a basic problem in the configuration. (3) A large number of processors will be used, and when the peripheral balance is included, the number of boards will reach tens, and the circuit scale,
Electricity and cost become very large. Along with this, the reliability is lowered and the maintenance cost is increasing. An object of the present invention is to provide an electron beam drawing apparatus which has low overhead, high speed and high response, and low cost.
【０００４】[0004]
【課題を解決するための手段】上記問題を解決するため
には、制御装置を開発する上で以下の３点が重要とな
る。
（ａ）クリティカルな通信オ−バ−ヘッドや応答オ−バ
−ヘッドが除去できる制御装置のアーキテクチャを提案
し、並列処理効率や計算処理効率を高めることで、制御
入力情報（現在位置／速度や目標位置／速度情報等）に
応答して補正処理を行い偏向制御出力情報を得てそれを
偏向器に指令するまでのレイテンシ（応答時間、遅延時
間）を十分小さくできる方式を採る。
（ｂ）必要なマトリックス計算等の演算機能を実現でき
る十分な汎用性を保ちながら計算処理能力を飛躍的に高
める回路手段を提案し、汎用プロセッサを用いなくとも
十分な性能が得られ、かつ実現可能なレベルに小さな物
理的規模で実現できる方式を採る。
（ｃ）計算処理、制御処理の回路機能の共通化を図る手
法を提案し、ＬＳＩ化等の具現化手段により開発すべき
回路規模と物理的規模を実質的に少なくすると共に、同
一のＬＳＩを複数使用できる手段を備えることで、開発
費、コスト等の点で有利となる方式を採る。上記３点を
実現する具体的な手段は以下のとおりである。
（１）多段偏向器を用いて電子ビ−ムによりパタ−ンを
描画する電子線描画装置において、第１の目標位置情報
に基づき主偏向器に対する偏向制御処理及び偏向量の指
令を行う主指令部(Mdef)と、第１の偏向器に対する第１
の偏向指令出力部と、第１の偏向器もしくは第２の偏向
器に対する第２の偏向指令出力部と、第２の目標位置情
報と前記主指令部からの第１の係数情報とを得て第１の
偏向指令出力部に指令を出す第１の副偏向指令部(Sdef
1)と、前記第２の目標位置情報と前記主指令部からの第
２の係数情報とを得て係数演算処理を行う係数処理部(S
def2、Sdef3用係数)と、前記第２の目標位置情報を基に
関連した第３の位置情報と描画情報と前記係数処理部か
らの第３の係数情報とを得て前記第２の偏向指令出力部
に指令を出す第２の副偏向指令部とを設け、前記第２の
目標位置情報を前記第１の副偏向指令部と前記係数処理
部とに並列に入力する方式を採る。
（２）（１）の制御装置において、係数処理部と第２の
副偏向指令部とを直結するホットラインパスと、転送タ
イミング指令の生成手段とを設けて、前記転送タイミン
グ指令に応答して前記第２の副偏向処理の為の第３の係
数情報を前記係数処理部から副々偏向指令部へ直接転送
する方式を採る。
（３）（１）の制御装置において、主指令部からの係数
処理部に対する第１の係数情報と第１の副偏向指令部に
対する第２の係数情報とを一時的に蓄え適切な転送タイ
ミングで転送する仲介バッファ回路を主指令部と前記係
数処理部及び第１の副偏向指令部との間に設け、主指令
部又は外部の転送タイミング信号に応答して前記仲介バ
ッファ回路は前記第１、第２の係数情報に対応する情報
を前記係数処理部及び第１の副偏向指令部に転送する方
式を採る。
（４）（１）の制御装置において、少なくとも係数処理
部と第１の副偏向指令部とを１種類のＬＳＩにまとめ、
前記ＬＳＩ内に、補正演算の基となる３次多項式の演算
機能と、第２の位置情報の入力手段と、主指令部からの
第１又は第２の係数入力手段と、第１の偏向指令出力へ
の指令情報又は第３の係数情報の出力手段と、機能モ−
ド選択手段と、前記機能モ−ド選択手段により前記係数
処理部又は第１の副偏向指令部の各機能に合致した回路
モ−ド及び入出力モ−ドに前記ＬＳＩの回路構成及びピ
ン機能を設定する手段とを設け、電子描画装置のための
偏向補正演算用汎用ＬＳＩとして構築して、前記係数処
理部及び第１の副偏向指令部に対し共通に適用する方式
を採る。
（５）（４）の制御装置において、前記ＬＳＩに第２の
副偏向指令部の機能に合致した回路モ−ド及び入出力モ
−ドにＬＳＩの回路構成及びピン機能を設定するモ−ド
選択機能を追加し、前記ＬＳＩを第２の副偏向指令部に
対しても共通に適用する方式を採る。上記の手段は、高
速化、汎用化、コンパクト化、低コスト化等の高性能化
を同時にもたらし、結果的に電子線描画装置の偏向制御
装置部の性能を飛躍的に高め、今後ますます要求が高ま
る高速、高精度化に対し、合理的に対応していくことを
可能とする。In order to solve the above problems, the following three points are important in developing a control device. (A) By proposing an architecture of a control device capable of removing a critical communication overhead or a response overhead, and improving parallel processing efficiency and calculation processing efficiency, control input information (current position / speed and In this method, the correction process is performed in response to the target position / speed information, etc., and the latency (response time, delay time) from obtaining the deflection control output information to commanding it to the deflector is sufficiently small. (B) Proposal of a circuit means that dramatically increases the calculation processing capacity while maintaining sufficient versatility to realize the necessary calculation functions such as matrix calculation, and that sufficient performance can be obtained and realized without using a general-purpose processor. We will adopt a method that can be realized on the smallest possible physical scale. (C) A method for making the circuit functions of calculation processing and control processing common is proposed, and the circuit scale and physical scale to be developed by the implementation means such as LSI are substantially reduced, and the same LSI is used. By adopting a method that can be used in multiple numbers, a method that is advantageous in terms of development costs and costs will be adopted. The specific means for realizing the above three points is as follows. (1) In an electron beam drawing apparatus for drawing a pattern by an electron beam using a multi-stage deflector, a main command for performing a deflection control process and a deflection amount command for the main deflector based on the first target position information. Part (Mdef) and the first for the first deflector
Of the deflection command output section, the second deflection command output section for the first deflector or the second deflector, the second target position information, and the first coefficient information from the main command section. A first sub-deflection command unit (Sdef that issues a command to the first deflection command output unit
1) and the second target position information and the second coefficient information from the main command section to perform coefficient calculation processing (S
def2, Sdef3 coefficient), third position information related to the second target position information, drawing information, and third coefficient information from the coefficient processing unit to obtain the second deflection command. A second sub-deflection command unit for issuing a command to the output unit is provided, and the second target position information is input in parallel to the first sub-deflection command unit and the coefficient processing unit. (2) In the control device of (1), a hot line path that directly connects the coefficient processing unit and the second sub-deflection command unit and a transfer timing command generation unit are provided, and in response to the transfer timing command. A method of directly transferring the third coefficient information for the second sub-deflection processing from the coefficient processing section to the sub-second deflection command section is adopted. (3) In the control device of (1), the first coefficient information from the main command section to the coefficient processing section and the second coefficient information to the first sub-deflection command section are temporarily stored and at an appropriate transfer timing. An intermediary buffer circuit for transferring is provided between the main command unit and the coefficient processing unit and the first sub-deflection command unit, and the intermediary buffer circuit is responsive to a main command unit or an external transfer timing signal, and the intermediary buffer circuit includes the first, A method of transferring information corresponding to the second coefficient information to the coefficient processing section and the first sub-deflection command section is adopted. (4) In the control device of (1), at least the coefficient processing unit and the first sub-deflection command unit are combined into one type of LSI,
In the LSI, a calculation function of a third-order polynomial that is a basis of correction calculation, a second position information input unit, a first or second coefficient input unit from the main command unit, and a first deflection command Outputting command information or third coefficient information to output, and function mode.
The circuit configuration and the pin function of the LSI in the circuit mode and the input / output mode that match the respective functions of the coefficient processing section or the first sub-deflection command section by the function selection means and the function mode selection means. And a means for setting the above, and is constructed as a general-purpose LSI for deflection correction calculation for an electronic drawing apparatus, and is commonly applied to the coefficient processing section and the first sub-deflection command section. (5) In the control device of (4), a mode for setting the circuit configuration and the pin function of the LSI in the circuit mode and the input / output mode that match the function of the second sub deflection command unit in the LSI. A method is adopted in which a selection function is added and the LSI is commonly applied to the second sub deflection command unit. The above means bring about high performance such as high speed, versatility, compactness, and low cost at the same time, and as a result, the performance of the deflection control unit of the electron beam lithography system is dramatically improved, and more and more demands will be made in the future. It is possible to rationally deal with higher speeds and higher precision.
【０００５】[0005]
【発明の実施の形態】図１は、本発明の電子線描画装置
用偏向追従制御部のブロック図であり、電子線描画装置
本体１９に備えられた試料台２５上に半導体ウエハ等の
試料２４を配置し、その上に電子ビ−ムを照射、掃引し
て、セルや配線パターン等の描画を行う状況を表してい
る。１４は電子ビームを偏向する駆動装置すなわち偏向
指令出力部であり、電子ビームは、ビ−ム照射器２０よ
り発せられ、１４によって駆動されたビーム偏向器２１
〜２３で偏向された後、試料２４の目的とする位置に照
射される。本制御部は、照射位置の位置ずれや誤差の補
正全般をビ−ム制御、すなわち、偏向制御によって行
い、正しい位置に追従制御する役割を果たす．補正要素
としては、偏向器の偏向歪の補正（磁気レンズのひずみ
補正）、試料台の移動に対する追従補正（位置や速度に
対する補正）等が主たるものである．電子ビームの照射
によって試料２４から生じた反射電子などの検出は専用
の検出装置を設けて行い、信号処理回路を介して処理
し、試料２４上に設けられた数個所のマーク信号をする
のに用いる。また、照射状況のフィードバック情報とし
て用いる場合もある。なお、この検出装置及び信号処理
回路は図１には記載されていない。FIG. 1 is a block diagram of a deflection follow-up control unit for an electron beam writing apparatus according to the present invention, in which a sample 24 such as a semiconductor wafer is placed on a sample table 25 provided in the electron beam writing apparatus main body 19. Is arranged, and an electron beam is radiated on and swept to draw a cell, a wiring pattern, or the like. Reference numeral 14 is a drive device for deflecting the electron beam, that is, a deflection command output unit. The electron beam is emitted from the beam irradiator 20 and is driven by the beam deflector 21.
After being deflected by .about.23, the sample 24 is irradiated with the target position. This control unit plays a role of performing beam control, that is, deflection control, for correcting misalignment and error of the irradiation position and performing follow-up control to a correct position. The main correction elements are the deflection distortion of the deflector (magnetic lens distortion correction) and the follow-up correction for the movement of the sample table (correction for position and speed). The detection of backscattered electrons and the like generated from the sample 24 by the irradiation of the electron beam is performed by providing a dedicated detection device and processed through a signal processing circuit to generate mark signals at several points provided on the sample 24. To use. It may also be used as feedback information on the irradiation status. The detection device and the signal processing circuit are not shown in FIG.
【０００６】電子線描画装置は、先ず偏向系の歪の検出
を行う。制御部１又は別に設けられた上位制御計算機に
より試料上に設けられた前記マーク信号を入力し、設計
上の基準位置と差分を求め、最小二乗法を用いて偏向誤
差が最小となる高次多項式を生成する。このマーク検出
によって高次多項式の係数が決定される。この係数は制
御部１のプロセッサ又は上位制御計算機で記憶される。The electron beam drawing apparatus first detects distortion of the deflection system. A high-order polynomial in which the deflection error is minimized by using the least-squares method by inputting the mark signal provided on the sample by the control unit 1 or a separately provided upper-level control computer, obtaining the difference from the design reference position. To generate. The coefficient of the higher-order polynomial is determined by this mark detection. This coefficient is stored in the processor of the control unit 1 or the host control computer.
【０００７】図形パターンを描画する場合は、制御部１
が補正係数と場合によってはプロセッサ３を介してサブ
フィールド中心位置を制御回路２６へ設定する。図に示
した様にサブフィールド中心位置Ｘｅ、Ｙｅを外部から
直接連続入力しても良い。サブフィールド中心と試料台
位置によって偏向量が決まり、偏向歪補正回路によって
補正量と補正係数の計算を行い、偏向器への指令出力部
１４へ補正量を設定し、パターン描画部２７へ補正係数
を設定する。その後、制御回路１６を経由して図形パタ
ーンデータがパターン描画部１７、１８へ送られ、図形
パターンを露光して試料２４上に描画する。When drawing a graphic pattern, the control unit 1
Is a correction coefficient and, in some cases, sets the subfield center position in the control circuit 26 via the processor 3. As shown in the figure, the sub-field center positions Xe and Ye may be directly continuously input from the outside. The deflection amount is determined by the center of the subfield and the position of the sample table, the correction amount and the correction coefficient are calculated by the deflection distortion correction circuit, the correction amount is set in the command output unit 14 to the deflector, and the correction coefficient is set in the pattern drawing unit 27. To set. Thereafter, the graphic pattern data is sent to the pattern drawing units 17 and 18 via the control circuit 16, and the graphic pattern is exposed and drawn on the sample 24.
【０００８】計算回路２６は、サブフィールド中心位置
と試料台位置との差を入力として偏向量を算出し、補正
係数をもとに補正量の計算を行う。計算回路２６は３つ
の処理部から構成され、各処理部は数個のＬＳＩにまと
めて構築している。具体的に、処理部８は３次式からな
る偏向器２２のＸ軸とＹ軸の補正量を計算する。処理部
９は、２次式からなる非点収差、及び、焦点の補正量の
計算を行う。処理部７は、さらに下位のサブサブフィー
ルドの為の補正係数計算を行う。サブフィールド中心位
置と試料台位置の差のよって求めた偏向量。The calculation circuit 26 receives the difference between the center position of the subfield and the position of the sample table, calculates the deflection amount, and calculates the correction amount based on the correction coefficient. The calculation circuit 26 is composed of three processing units, and each processing unit is constructed by integrating several LSIs. Specifically, the processing unit 8 calculates the X-axis and Y-axis correction amounts of the deflector 22 based on a cubic expression. The processing unit 9 calculates the correction amount of astigmatism and focus, which is a quadratic expression. The processing unit 7 calculates the correction coefficient for the lower sub-subfield. Deflection amount obtained from the difference between the subfield center position and the sample stage position.
【０００９】本構成において制御部１は主偏向２１の偏
向歪補正計算を行い、制御部２６は副偏向２２の偏向歪
補正計算を主として行うことになる。それと共に、それ
ぞれ下位偏向制御部への補正係数計算処理も担当する。
最下位制御部である副々偏向２３の補正制御を行う２７
は、処理部７より補正係数を得て図２の（ｄ）に示した
様に副々偏向補正及び高速追従偏向処理を実行する。制
御部２６の計算内容の一例を図２の（ａ）（ｂ）（ｃ）
に示す。この計算結果が補正量となる。副偏向補正計算
を担当する（ａ）を例にとると、Ｘｅ／Ｙｅはサブフィ
ールド中心位置と試料台位置の差によって求めた偏向
量、マトリックスＭｂｘ／Ｍｂｙは偏向歪補正を行うた
めの多項式の係数部、最右側のＸｅ、Ｙｅで表現された
ベクトルはその多項式のパラメータである。これらの計
算を高速かつすばやく応答して処理することでサブフィ
ールドの補正計算に関する遅れ時間（レイテンシ）を短
縮することが偏向制御の精度を高める上で重要となる。In this configuration, the control unit 1 mainly performs the deflection distortion correction calculation of the main deflection 21, and the control unit 26 mainly performs the deflection distortion correction calculation of the sub deflection 22. At the same time, they are also in charge of correction coefficient calculation processing for the lower deflection control units.
The correction control of the sub-deflection 23, which is the lowest control unit, is performed 27.
Obtains a correction coefficient from the processing unit 7 and executes sub-deflection correction and high-speed follow-up deflection processing as shown in FIG. An example of the calculation contents of the control unit 26 is shown in (a), (b) and (c) of FIG.
Shown in. The calculation result is the correction amount. Taking (a) in charge of the sub-deflection correction calculation as an example, Xe / Ye is a deflection amount obtained by the difference between the sub-field center position and the sample stage position, and the matrix Mbx / Mby is a polynomial for correcting the deflection distortion. The coefficient part, the vector on the rightmost side represented by Xe and Ye is a parameter of the polynomial. It is important to reduce the delay time (latency) related to the correction calculation of the subfield by processing these calculations in a quick and quick manner in order to improve the accuracy of the deflection control.
【００１０】なお、出力結果であるＵｅは偏向器２２の
Ｘ軸の補正量である。Ｖｅは偏向器２２のＹ軸の補正量
である。Ｕｚ／Ｖｚ、Ｕｃ／Ｖｃは非点補正電極用や焦
点補正電極用の補正量である．Ｕｚ／Ｖｚ、Ｕｃ／Ｖｃ
は２次式であり、Ｕｅ、Ｖｅは３次式である。また、制
御部２６で得た補正係数は、パターン描画部２７へ転送
され、図形の偏向補正、副々偏向補正を行うために使用
される。The output result Ue is the X-axis correction amount of the deflector 22. Ve is a Y-axis correction amount of the deflector 22. Uz / Vz and Uc / Vc are correction amounts for the astigmatism correction electrode and the focus correction electrode. Uz / Vz, Uc / Vc
Is a quadratic expression, and Ue and Ve are cubic expressions. Further, the correction coefficient obtained by the control unit 26 is transferred to the pattern drawing unit 27, and is used to perform the deflection correction of the figure and the sub-second deflection correction.
【００１１】以上、電子線描画装置基本構造と動作につ
いて簡単に記載した。図１では、すでに述べた様に、３
段の偏向制御すなわち主偏向（電磁、主フィールド
用）、副偏向（静電、サブフィールド用）、副々偏向
（静電、サブサブフィールド用）から成る偏向制御の例
を挙げ、それぞれに対応して設けた偏向制御指令出力１
４(a)〜(c)を、２１〜２３の３つの偏向器に対応させる
３段偏向器構成を示している。しかし、偏向制御は３段
でも、例えば、偏向器を２１と２２の２段で構成するこ
とも可能である。この場合、偏向制御指令出力１４(a)〜
(c)の副偏向と副々偏向を担当する指令出力１４(b)、
(c)を合成（例えば加算する）して指令出力を１つにま
とめ、偏向器２２に与えれば良い。すなわち、本実施例
では、偏向制御が３段存在する場合を例にとって説明す
るが、必ずしも偏向器そのものの物理的な個数とは一致
しないことを断っておく。The basic structure and operation of the electron beam drawing apparatus have been briefly described above. In FIG. 1, as already mentioned, 3
An example of the deflection control consisting of step deflection control, that is, main deflection (electromagnetic, for main field), sub-deflection (electrostatic, for subfield), and sub-second deflection (electrostatic, for subsubfield) is given. Deflection control command output 1
4 (a) to (c) shows a three-stage deflector configuration in which three deflectors 21 to 23 are associated with each other. However, the deflection control may be performed in three stages, for example, the deflector may be configured in two stages 21 and 22. In this case, the deflection control command output 14 (a)
Command output 14 (b) that is in charge of sub-deflection and sub-deflection of (c),
It suffices to combine (for example, add) (c), combine the command outputs into one, and give it to the deflector 22. That is, in the present embodiment, the case where the deflection control is provided in three stages will be described as an example, but it should be noted that it does not necessarily match the physical number of the deflectors themselves.
【００１２】図１を用いて、本発明の構成上の特徴を以
下(１)〜(５)にてより詳しく述べる。The structural features of the present invention will be described in more detail in the following (1) to (5) with reference to FIG.
【００１３】（１）主偏向処理(Mdef)を担当する制御部
１（プロセッサを含む）と、副偏向処理(Sdef1)及び係
数生成処理（副々偏向処理(Sdef2、3)用）を担当する制
御部２６の各計算処理部７〜９とのパスをホットライン
で直結する構成としている。すなわち従来(特開平5-226
234等参照)、ＤＰＲ(デュアルポートメモリ)等を通信媒
体として、ＤＳＰ等のプロセッサにより主偏向制御部１
からの係数データをハンドリング転送していたが、本発
明では、処理部７〜９の各計算回路にて制御部１からの
係数データを直接扱える通信インターフェース手段を備
えている。ただし、制御部１と２６との間にインターフ
ェースバッファ回路４〜６を設けてデータ転送プロトコ
ルの整合性をとっても良い。バッファ回路４〜６は、処
理部７〜９に対応してそれぞれ設ける方がスループット
上望ましいケースが多い。また、バッファ回路内には一
時的に制御部１からの情報を蓄える機能と転送プロトコ
ル制御機能とを備え、別系統のタイミング信号を設け、
それに応答して蓄えた情報のうち必要なものを７〜９に
転送したり、７〜９の動作の起動／停止制御を行った
り、７〜９へ計算機能の種類や係数の扱い方に関する情
報を含むコマンド（命令）を発行したりする機能を備え
てもよい。さらに、副偏向制御を管理するプロセッサ３
を設けて、前記タイミング信号の生成／管理／制御や、
バッファ回路４〜６の管理／制御を行う様に構成しても
良い。さらに、副偏向系の計算処理の高速化を図る為、
処理部７〜９の計算回路に高速多項式計算手段（後述す
る）を備え、数百ns〜数μｓでマトリックス計算を実行
できる様にしている。これらの構成によって、従来大き
かった通信オーバーヘッドや計算処理オーバーヘッドを
非常に小さく抑え、副偏向系の高速／高応答化（μｓオ
ーダー）を実現することができる。(1) Control unit 1 (including processor) in charge of main deflection processing (Mdef), and sub deflection processing (Sdef1) and coefficient generation processing (for sub-deflection processing (Sdef2, 3)) A hot line directly connects the paths of the calculation processing units 7 to 9 of the control unit 26. That is, conventional (Japanese Patent Laid-Open No. 5-226
234, etc.), DPR (dual port memory), etc. as a communication medium, and the main deflection controller 1 by a processor such as DSP.
Although the coefficient data from the control unit 1 was handled and transferred, the present invention is provided with a communication interface unit capable of directly handling the coefficient data from the control unit 1 in each calculation circuit of the processing units 7 to 9. However, the interface buffer circuits 4 to 6 may be provided between the control units 1 and 26 to ensure the consistency of the data transfer protocol. In many cases, it is desirable in terms of throughput to provide the buffer circuits 4 to 6 corresponding to the processing units 7 to 9, respectively. Further, the buffer circuit has a function of temporarily storing information from the control unit 1 and a transfer protocol control function, and a timing signal of another system is provided.
In response to that, necessary information is transferred to 7-9, start / stop control of 7-9 operation is performed, and information regarding the type of calculation function and how to handle coefficients is sent to 7-9. It may have a function of issuing a command (instruction) including the. Further, the processor 3 that manages the sub-deflection control
Is provided to generate / manage / control the timing signal,
It may be configured to manage / control the buffer circuits 4 to 6. Furthermore, in order to speed up the calculation processing of the sub-deflection system,
The calculation circuits of the processing units 7 to 9 are provided with high-speed polynomial calculation means (described later) so that matrix calculation can be executed in several hundreds ns to several μs. With these configurations, it is possible to suppress the communication overhead and the calculation processing overhead, which were large in the related art, to be extremely small, and to realize the high speed / high response (μs order) of the sub-deflection system.
【００１４】（２）最も高速／高応答性が要求される
（μｓ以下のオーダーが望ましい）副々偏向処理(Sdef
2、3)を担当する制御２７は、制御部２６の副々偏向用
係数処理部７からの係数情報を直接得るためのホットラ
インパスで処理部７と直結している。制御部２７は、副
々偏向絶対構成（補正）処理(Sdef2)部１０と、高速追
従構成処理(Sdef3)部１１とから成り、１０、１１の各
処理部共に、処理部７から出力される係数情報を直接的
に入力すると共に、偏向量計算処理部１２から直接的に
得た副々偏向のための偏向量ｘｅ、ｙｅと高速追従偏向
量ｘｔ、ｙｔとから、図２の(c)に示した偏向計算と高
速補正を行い、補正偏向量Ｖｅ／Ｕｔ、Ｖｅ／Ｖｔを出
力する。係数マトリックスＭｃｅ／ｃｔは、処理部７か
ら得た係数情報に相当する。なお、処理部１０、１１は
高速化の為専用のマトリックス演算回路（例えばＬＳＩ
化する）で構成する必要がある。補正偏向量は副々偏向
指令出力部である１４の（ｃ）に入力され、アナログ出
力に変換／調整した後偏向器２３に出力される。制御部
２７への上記の情報入力もこれまでＤＳＰ等のプロセッ
サを介して行っており、オーバーヘッドが大きかった
が、本方式によって副々偏向部の高速化が図れ、応答速
度も飛躍的に向上する。(2) Sub-deflection processing (Sdef) that requires the highest speed / high response (preferably on the order of μs or less)
The control 27 in charge of 2 and 3) is directly connected to the processing unit 7 by a hotline path for directly obtaining the coefficient information from the sub-deflection coefficient processing unit 7 of the control unit 26. The control unit 27 includes a sub-deflection absolute configuration (correction) processing (Sdef2) unit 10 and a high speed follow-up configuration processing (Sdef3) unit 11, and both processing units 10 and 11 are output from the processing unit 7. The coefficient information is directly input, and the deflection amounts xe and ye and the high-speed follow-up deflection amounts xt and yt for the sub-deflection, which are directly obtained from the deflection amount calculation processing unit 12, are used. The deflection calculation and the high-speed correction shown in are performed, and the corrected deflection amounts Ve / Ut and Ve / Vt are output. The coefficient matrix Mce / ct corresponds to the coefficient information obtained from the processing unit 7. The processing units 10 and 11 are dedicated matrix arithmetic circuits (for example, LSI) for speeding up.
Need to be configured). The corrected deflection amount is input to the sub-deflection command output unit 14 (c), converted / adjusted to an analog output, and then output to the deflector 23. The above-described information input to the control unit 27 has been performed through a processor such as a DSP so far, and the overhead has been large. However, this method can speed up the sub-deflection unit, and the response speed can be dramatically improved. .
【００１５】（３）偏向量計算処理部１２は、上位のデ
ータ処理用の外部計算機からFIFOメモリ等を介して転送
されてくる大量の副偏向用目標座標XXe、XXt、YYe、YYt
と、図形データの処理部１６からの情報と、試料台から
の位置情報Stage X、Yと、プロセッサ３から与えられる
情報（定数、係数情報）とから副々偏向のための高速偏
向量入力xe、ye、xt、ytと、副偏向の為の偏向量入力Ｘ
ｅ、Ｙｅとを求め、前者は、制御部２７に、後者は制御
部２６に直接的に送り込む働きを有する。なお、それ程
高応答性が要求されない場合には、Ｘｅ、Ｙｅをプロセ
ッサ３で生成する方式も考えられる。(3) The deflection amount calculation processing section 12 includes a large amount of sub-deflection target coordinates XXe, XXt, YYe, YYt transferred from an external computer for data processing via a FIFO memory or the like.
And the information from the processing unit 16 of the graphic data, the position information Stage X and Y from the sample table, and the information (constant, coefficient information) given from the processor 3, the high-speed deflection amount input xe for sub-deflection. , Ye, xt, yt and deflection amount input X for sub-deflection
The former has a function of directly sending to the control unit 27, and the latter has a function of sending directly to the control unit 26. In addition, when high responsiveness is not required so much, a method of generating Xe and Ye by the processor 3 may be considered.
【００１６】（４）主偏向処理(Mdef)を行う制御部１
は、演算の種類は多いが、処理周期は長い（数十μｓ〜
数百μｓ）ため、ＤＳＰ等のプロセッサでも処理可能で
ある。その為、本実施例ではプロセッサ中心とした汎用
的な制御システムとして構築している。さらに高速化が
要求され、演算速度を10倍以上向上させる必要が生じた
場合は、制御部２６と同様か又は、制御部２６とプロセ
ッサ３との組み合わせと同様の専用的又は準汎用的な構
成を採って、その出力を制御部２６に直結し、階層的に
構築しても良い。また、本例では、制御部1は、上位処
理装置からFIFOメモリを介して送られてくる連続的な主
偏向制御のための目標座標Ｘｍ、Ｙｍを得る構成として
おり、試料台位置情報stage X、Yを得て偏向量入力(一
般にXm、Ymとstage X、Yとの差分量)を求め、それに基
づく主偏向の歪補正処理と制御部２６に与える副偏向系
の為の係数の計算処理とを主として実行する。すなわ
ち、主偏向制御に専用化した構成としている。しかし、
前述したマーク信号の処理等、上位の機能の一部を制御
部1に含めて構成することも可能である。制御部1からの
偏向指令は、主偏向の調整回路１３を介して偏向指令出
力部１４(a)に入力され、アナログ偏向量に変換／調整
した後、主偏向器２１を駆動する。調整回路１３は、副
偏向部の情報や副々偏向部の情報を調整パラメータとし
て用いても良い。例えば、副偏向の調整用回路１８から
の情報を得て、オフセットやゲイン等の調整を行うこと
が考えられる。なお、制御部１と副偏向系との必要な情
報のやりとりは、共有メモリ等の通信手段２を介して、
制御部１内のプロセッサと副偏向系の管理を行うプロセ
ッサ３との間で行う構成としている。
（５）本実施例では、制御部２６に副偏向制御の為の指
令調整用として、アパーチャ用偏向制御処理部１７への
係数計算処理部９を必要に応じて適宜設ける構成として
いる。処理部９では、図２の（ｃ）に示した一括図形選
択時の副偏向補正係数計算を行う。この計算形式は処理
部７で実行する（ｂ）の副々偏向量計算用係数計算とほ
ぼ同等のものであり、従って、ハード構成も処理部７と
同様に考えることができる。処理部１７では、図形デー
タ処理部１６からのアパーチャ情報（アパーチャNo.＝
Ｎａに基づいてテーブル等により得られた一括露光時の
相対電流Ｉやアパーチャ選択偏向量Ｘａ、Ｙａ等）と、
処理部８からの副偏向制御量情報（Ｕｃｅ、Ｖｃｅ等）
と、処理部９からの係数情報（{Dxr/Dyr}、{Dzx/Dzy}等
をマトリックスＭに設定しMdx/dyを生成）とを得て、例
えば、図２（ｄ）に示した副々偏向系のマトリックス計
算とほぼ同形式の処理（前段のオフセットXe/Xt→Uce*
I、Ye/Yt→Vce*I、乗算２次ベクトル{Xe/Xt、Ye/Yt}→
{Xa、Ya}、被乗算マトリックスMce/ct→Mdx/dyと置き換
えて処理する）を行い、偏向制御量Ｕａ、Ｖａを得て調
整回路１８に送り、そこで副偏向制御量Ｕｅ、Ｖｅと合
成（加算処理）を行う等して副偏向制御指令出力部１４
(ｂ)に出力する。従って、処理部１７のハード構成も相
対電流Ｉの乗算部分のみを追加的に考慮すれば、その他
は基本的に処理部１０、１１と同様に考えることができ
る。(4) Control unit 1 for main deflection processing (Mdef)
Has a long processing cycle (several tens of μs
Since it is several hundred μs, it can be processed by a processor such as DSP. Therefore, in this embodiment, a general-purpose control system centered on a processor is constructed. When higher speed is required and it is necessary to increase the operation speed by 10 times or more, a dedicated or semi-general configuration similar to that of the control unit 26 or similar to the combination of the control unit 26 and the processor 3 is used. Alternatively, the output may be directly connected to the control unit 26 and constructed hierarchically. Further, in this example, the control unit 1 is configured to obtain the target coordinates Xm, Ym for continuous main deflection control sent from the host processor via the FIFO memory, and the sample stage position information stage X , Y to obtain a deflection amount input (generally, a difference amount between Xm, Ym and stage X, Y), distortion correction processing for the main deflection based thereon, and calculation processing of a coefficient for the sub deflection system to be given to the control unit 26. And are mainly executed. That is, the structure is dedicated to the main deflection control. But,
It is also possible to configure the control unit 1 to include a part of higher-order functions such as the processing of the mark signal described above. The deflection command from the control unit 1 is input to the deflection command output unit 14 (a) via the main deflection adjusting circuit 13 and converted / adjusted into an analog deflection amount, and then the main deflector 21 is driven. The adjustment circuit 13 may use the information of the sub-deflection unit or the information of the sub-deflection unit as the adjustment parameter. For example, it is conceivable to obtain information from the sub-deflection adjusting circuit 18 and adjust the offset and gain. The necessary information is exchanged between the control unit 1 and the sub-deflection system via a communication unit 2 such as a shared memory.
The configuration is performed between the processor in the control unit 1 and the processor 3 that manages the sub-deflection system. (5) In the present embodiment, the control unit 26 is provided with the coefficient calculation processing unit 9 to the aperture deflection control processing unit 17 as necessary for adjusting the command for the sub-deflection control. The processing unit 9 calculates the sub-deflection correction coefficient when selecting the collective figure shown in FIG. This calculation format is almost the same as the sub-deflection amount calculation coefficient calculation of (b) executed by the processing unit 7, and therefore, the hardware configuration can be considered similar to that of the processing unit 7. In the processing section 17, the aperture information (aperture number =
Relative current I and aperture selection deflection amounts Xa, Ya, etc. at the time of collective exposure obtained from a table or the like based on Na),
Sub-deflection control amount information (Uce, Vce, etc.) from the processing unit 8
And coefficient information ({Dxr / Dyr}, {Dzx / Dzy} etc. are set in the matrix M to generate Mdx / dy) from the processing unit 9, and, for example, the sub-data shown in FIG. Processing similar to the matrix calculation of each deflection system (offset Xe / Xt → Uce * in the previous stage)
I, Ye / Yt → Vce * I, quadratic multiplication vector {Xe / Xt, Ye / Yt} →
{Xa, Ya}, replaced by the multiplied matrix Mce / ct → Mdx / dy) to obtain the deflection control amounts Ua, Va and send them to the adjusting circuit 18, where they are combined with the sub-deflection control amounts Ue, Ve. Sub-deflection control command output unit 14 by performing (addition processing)
Output to (b). Therefore, the hardware configuration of the processing unit 17 can be basically considered the same as the processing units 10 and 11 by additionally considering only the multiplication part of the relative current I.
【００１７】以上の本発明における構成上の特徴から、
処理部７、８、９と処理部１０、１１、１７がそれぞれ
同種の計算回路構成で実現でき、機能の共通化が図られ
ていることが分かる。また、本発明では、処理部７、
８、９、１０、１１、１７、１２（１２は、(a)(b)２つ
のＬＳＩに分ける事もできる）をそれぞれ1チップＬＳ
Ｉで構成し、高速化を図ることが可能である。さらに、
前記機能の共通化によってＬＳＩを１種類ないし2種類
で済ませ、それぞれの機能に合致させるモードを設けて
複数種類のＬＳＩが存在するのと同様のシステム機能を
実現することも可能である。これをマルチファンクショ
ンＬＳＩ方式と呼ぶ。以下にＬＳＩの設計に用いた高速
計算回路手段と、マルチファンクションＬＳＩの実現手
法の具体例とを述べる。From the above structural features of the present invention,
It can be seen that the processing units 7, 8, 9 and the processing units 10, 11, 17 can be realized by the same type of calculation circuit configuration, and the functions are shared. Further, in the present invention, the processing unit 7,
Each of 8, 9, 10, 11, 17, and 12 (12 can also be divided into (a) and (b) two LSIs) is a single chip LS.
It is possible to increase the speed by using I. further,
It is also possible to use only one or two types of LSIs by sharing the functions, and to provide a mode for matching the respective functions to realize the same system function as that in which a plurality of types of LSIs exist. This is called a multi-function LSI method. The high-speed calculation circuit means used in the design of the LSI and a concrete example of the method of realizing the multi-function LSI will be described below.
【００１８】まず処理部７〜９の計算回路について検討
する。すでに述べた様に、７、８、９で実行する計算処
理は、図２の（ｂ）（ａ）（ｃ）のマトリックス演算に
それぞれ対応し、（ａ）が３次多項式、（ｂ）（ｃ）が
２次多項式である。基本的な計算形式は全て同じなの
で、拡張してすべて３次多項式とみなし、（ｂ）（ｃ）
については不必要な３次項にゼロ(=0)を与えれば、同一
の計算回路にて処理可能である。ただし、係数には様々
な値が設定できる様に構成する必要があるため、実際に
は外部からのアクセス手段を設けている。本条件に合致
した多項式計算回路の例を図3に示す。大きく分け、係
数メモリ部（B0〜B9の係数を複数組有する）と、マトリ
ックスの一行分を計算するベクトル積和演算部から成
る。積和演算部は９つの積和演算器mac1〜mac9（加算器
と乗算器を一体化した演算器）を組み合わせる方式を採
ることで一行分の内積処理が可能であり、結果的に図3
の下段に示した３次多項式演算、すなわち図2の（ａ）
に示した10×nのマトリックスＭと３次元変数ベクトル
｛1、Xe、Ye、XeYe、Xe2、Ye2、Xe3、Xe2Ye、XeYe2、Ye
3｝との一行分の内積処理を実行し、結果としてXOUT/Y
OUTを出力する。少なくとも、実行する行数ｎと目的と
する係数メモリを指定するアドレスBADDRの初期値は外
部から指定し、複数組用意された係数メモリの対象とな
る組をBADDRに従って切り換えながらｎ回繰り返して実
行することで、ｎ行分のマトリックス処理が実現できる
様に構成している。ｍａｃ演算器を用いて計算式を構成
する本方式によれば、乗算器と加算器の数は最少数です
み、また乗算器と加算器とを一体化設計することでトラ
ンジスタ数を削減できるため、回路規模の点でも大変有
利である。First, the calculation circuits of the processing units 7 to 9 will be examined. As described above, the calculation processes executed in 7, 8 and 9 respectively correspond to the matrix operations of (b), (a) and (c) of FIG. 2, where (a) is a cubic polynomial and (b) ( c) is a quadratic polynomial. Since the basic calculation formats are all the same, they are all expanded and regarded as cubic polynomials.
Can be processed by the same calculation circuit if zero (= 0) is given to the unnecessary third-order term. However, since it is necessary to configure the coefficient so that various values can be set, an access means from the outside is actually provided. Figure 3 shows an example of a polynomial calculation circuit that meets these conditions. It is roughly divided into a coefficient memory unit (having a plurality of sets of coefficients B0 to B9) and a vector product sum calculation unit for calculating one row of the matrix. The product-sum operation unit can perform inner product processing for one line by adopting a method of combining nine product-sum operation units mac1 to mac9 (operation units in which an adder and a multiplier are integrated), and as a result, FIG.
The third-order polynomial operation shown in the lower row, that is, (a) in Fig. 2
10 × n matrix M and three-dimensional variable vector {1, Xe, Ye, XeYe, Xe2, Ye2, Xe3, Xe2Ye, XeYe2, Ye shown in
3} inner product processing for one line is executed, and as a result, XOUT / Y
Output OUT. At least the number of rows to be executed n and the initial value of the address BADDR that specifies the target coefficient memory are specified from the outside, and the target set of a plurality of sets of coefficient memories is repeatedly executed n times while switching according to BADDR. Thus, the matrix processing for n rows can be realized. According to this method in which the calculation formula is configured using the mac computing unit, the number of multipliers and adders is the minimum, and the number of transistors can be reduced by integrally designing the multipliers and adders. It is also very advantageous in terms of circuit scale.
【００１９】積和演算回路（多項式計算回路）は、パイ
プラインレジスタ群の組みpreg1〜4を介在させることで
パイプライン処理構造として構築している。本例のパイ
プライン構造では現状25〜30MHzのCLK入力まで受け付け
ることができ、そのＣＬＫに同期してパイプライン演算
動作を行う。パイプラインピッチ周期に直すとpt=33ns
〜40ns程度である。ｍａｃ演算器内の加算器と乗算器の
間にもパイプラインレジスタを設ければ、50〜60MHz程
度まで高速化できる。前述したｎ行分のマトリックス処
理は、１行当たり前記パイプラインピッチで処理を繰り
返すことができるため、ｎ行分のマトリックス処理の実
行時間は Ｅ＝ｐｔ＊ｎ＋ｐｌとなる。ｐｌはパイプラ
インの立ち上がりレイテンシで本例の場合は４＊ｐｔ程
度である。なお、アドレスデータBADDRもパイプライン
レジスタによってタイミングを整合しており前記パイプ
ライン制御クロックＣＬＫに同期して入力すれば、正し
いタイミングで各演算器に係数B0〜B9の値を入力するこ
とができる。例えば、１０×１０のマトリックスと前記
３次元変数ベクトルとのマトリックス＊ベクトル演算で
は、本例に示した構成でＣＬＫ＝３０MHzとすると、Ｅ
＝４６２ns程度、ＣＬＫ＝６０MHzまで高速化したケー
スでは、Ｅ＝２９７ns（ただしｐｌはＣＬＫ＝３０MHz
の場合と同じとしている）程度まで高速化することがで
きる。The product-sum operation circuit (polynomial calculation circuit) is constructed as a pipeline processing structure by interposing a set of pipeline registers preg1 to preg4. In the pipeline structure of this example, a CLK input of 25 to 30 MHz can be accepted at present, and the pipeline arithmetic operation is performed in synchronization with the CLK. Converted to the pipeline pitch period, pt = 33ns
It is about 40ns. If a pipeline register is provided between the adder and the multiplier in the mac computing unit, the speed can be increased to about 50 to 60 MHz. Since the matrix processing for n rows described above can be repeated at the pipeline pitch per row, the execution time of the matrix processing for n rows is E = pt * n + pl. pl is the rising latency of the pipeline, which is about 4 * pt in this example. The address data BADDR is also matched in timing by the pipeline register, and if it is input in synchronization with the pipeline control clock CLK, the values of the coefficients B0 to B9 can be input to each arithmetic unit at correct timing. For example, in the matrix * vector operation of a 10 × 10 matrix and the three-dimensional variable vector, if CLK = 30 MHz in the configuration shown in this example, E
= 462 ns and CLK = 60 MHz, in the case of high speed, E = 297 ns (pl is CLK = 30 MHz
It is the same as in the case of) and can be speeded up to the extent.
【００２０】Ｘ、Ｙの入力（X IN、Y IN）には、図2の
（ａ）におけるＸｅ、Ｙｅに相当する偏向量入力情報を
与える。本例では、Ｘ、Ｙのオフセット量（OFFSET X、
Y）を加算するための加算器add2、add3を備えており、
Ｘ、Ｙの値の微調整ができる様に構成している。Ｘ、Ｙ
の入力パスもパイプラインレジスタでタイミングを整合
し、正しいタイミングで各演算器にＸ、Ｙの値を与える
ことができる。Ｘ、Ｙの値は、最終段でマルチプレクサ
mux1によってＸ、Ｙ、０の３つの値の選択処理を行った
後、その中の１つを加算器add1で加算する構成としてい
る。これは、下段の計算式中のオフセット加算値に相当
するＸ又はＹの加算部分の処理である。mux1の選択入力
（図３には表示していない）を切り換えて、Ｘ、Ｙ、０
の値のいずれかを加算し、必要な演算処理を指定する。
以上の機能により図２の（ａ）〜（ｃ）に示したマトリ
ックス計算を汎用的に実行することができる。Deflection amount input information corresponding to Xe and Ye in FIG. 2A is given to the X and Y inputs (X IN, Y IN). In this example, the offset amounts of X and Y (OFFSET X,
Y) is provided with adders add2 and add3,
The configuration is such that the X and Y values can be finely adjusted. X, Y
The input path of (1) can also be matched in timing by a pipeline register, and X and Y values can be given to each arithmetic unit at correct timing. The values of X and Y are
After selecting three values of X, Y, and 0 by mux1, one of them is added by adder add1. This is the process of the X or Y addition portion corresponding to the offset addition value in the lower calculation formula. Select the mux1 input (not shown in Fig. 3) to switch X, Y, 0
Add any of the values in and specify the required arithmetic processing.
With the above functions, the matrix calculation shown in (a) to (c) of FIG. 2 can be generally executed.
【００２１】次に、図２の（ｄ）に示した副々偏向制御
及び高速絶対校正部の計算回路について検討する。この
場合は副偏向部よりさらに高速／高応答処理を必要とす
るため、積和演算部のレイテンシを短縮し、汎用性を失
わない範囲で専用化することで高速化を図っている。図
４に本発明の副々偏向系用の計算回路例を示す。mac1〜
mac7は図3の対応するmacと同等の配置となっていること
がわかる。ただし、データの入力パスを下段に示した本
回路で処理すべき計算式（図２の(d)に相当する式）に
合致させるため、マルチプレクサmux3〜mux5を図3に追
加して設け、矢印で入力したデータパス（それぞれ、mu
x3はyt、mux4はxt、mux5はB3からのパス）に切り換えて
用いる。また、XtIN(xt)、YtIN(yt)のパイプラインパス
をX IN、Y INのパスと同様に設けている。本例では汎用
性を考慮してXtIN、YtINのパスの最終段にもmux2とadd4
を追加して設け、ｘｔ、ｙｔ、０のいずれかを選択でき
る様にしている。なお、係数Ｂ４〜Ｂ９にはゼロを設定
できる様にしており、これにてmac8、9はマスクされ
て、存在しないのと同じ構成に設定できる。Next, the calculation circuit of the sub-deflection control and high-speed absolute calibration section shown in FIG. 2D will be examined. In this case, higher speed / higher response processing is required than the sub-deflection unit. Therefore, the latency of the product-sum calculation unit is shortened, and the product-sum calculation unit is dedicated within the range of not losing versatility, thereby achieving higher speed. FIG. 4 shows an example of a calculation circuit for the sub-deflection system of the present invention. mac1 ~
It can be seen that mac7 has the same layout as the corresponding mac in Figure 3. However, multiplexers mux3 to mux5 are additionally provided in FIG. 3 in order to match the data input path with the calculation formula (the formula corresponding to (d) in FIG. 2) to be processed by this circuit shown in the lower stage, and the arrow Data path entered in
x3 is yt, mux4 is xt, and mux5 is a path from B3). Further, the pipeline paths of XtIN (xt) and YtIN (yt) are provided similarly to the paths of XIN and YIN. In this example, mux2 and add4 are added to the final stage of the XtIN and YtIN paths in consideration of versatility.
Is additionally provided so that any one of xt, yt and 0 can be selected. The coefficients B4 to B9 can be set to zero so that mac8 and mac9 can be masked and set to the same configuration as they do not exist.
【００２２】例えば、下段の式のSdef2を計算する場合
には、mux2にゼロを選択させて、xe又はye、xt及びyt、
B0〜B3を入力すれば良い。Sdef3を計算する場合は、mux
2にゼロを選択させ、mux3〜5を本来のパスに設定して、
B0〜B3（ただし、B0=0）とxe及びyeの入力（X IN、Y I
N）にxt及びytを入力すれば良い。なお、ここで、mux2
を切り換えることで、xt及びytの入力（XtIN、YtIN）に
外部から任意のオフセット値（add4にて出力結果に加算
可能）を設定することもできる。For example, when Sdef2 in the lower equation is calculated, mux2 is selected to be zero and xe or ye, xt and yt,
Enter B0 to B3. Mux to calculate Sdef3
Let 2 select zero, set mux 3-5 to the original path,
B0 to B3 (B0 = 0) and xe and ye inputs (X IN, YI
Enter xt and yt in N). Note that here, mux2
It is also possible to externally set an arbitrary offset value (which can be added to the output result by add4) to the xt and yt inputs (XtIN, YtIN) by switching.
【００２３】図4において、mac7はＢ３からの入力を受
け付けるため図中に残してあるが、mac7の乗算器部分の
入力がゼロの為Ｂ３の入力はmac7を透過して直接mac4に
入力されたのと同等の機能である。従って、mac7を透過
するマルチプレクサを設け、Ｂ３を直接mac4に入力すれ
ば、preg1を除去できることがわかる。従って、preg1を
透過モードに設定できる様に配慮している。これによ
り、積和演算回路のレイテンシｐｌを短縮して高速化と
高対応化を図ることが可能である。本例において、ＣＬ
Ｋ＝３０MHzとした場合ｐｌ＝１００ns程度、パイプラ
イン結果出力周期＝３３nsであり、この値を小さく保つ
ことが直接的に制御性能を向上させる。また、上記検討
によって、前述した処理部７〜９と１０、１１、１７で
実行する２種類の演算機能を共通化し、１つの演算機能
として集約する（ＬＳＩ化等）手段を示せたことにな
る。In FIG. 4, mac7 is left in the figure to accept the input from B3, but since the input of the multiplier part of mac7 is zero, the input of B3 is directly transmitted to mac4 through mac7. It is the same function as. Therefore, it is understood that preg1 can be removed by providing a multiplexer that transmits mac7 and inputting B3 directly to mac4. Therefore, it is considered that preg1 can be set to transparent mode. As a result, it is possible to shorten the latency pl of the product-sum calculation circuit to achieve high speed and high compatibility. In this example, CL
When K = 30 MHz, pl = 100 ns and pipeline result output cycle = 33 ns, and keeping this value small directly improves control performance. Further, by the above examination, it is possible to show the means for integrating the two kinds of arithmetic functions executed by the processing units 7 to 9 and 10, 11, and 17 described above into one arithmetic function (such as LSI). .
【００２４】次に、これまで検討して来た処理部７〜９
及び１０、１１、１２、１７をマルチファンクションＬ
ＳＩ方式によってＬＳＩ化する具体的手法について述べ
る。まず、多項式計算処理部（処理部７〜９用）のＬＳ
Ｉ化について検討し、それを基準にして、その他の処理
部のＬＳＩ化を検討して、1チップのマルチファンクシ
ョンＬＳＩにまとめられる事を示す。なお、ＬＳＩ化の
前提として、実用的かつ低コストで比較的機能ピンを多
く用意できる３０４pinのフラットパケージに回路を集
積するものとする。Next, the processing units 7 to 9 which have been examined so far.
And 10, 11, 12, and 17 are multifunction L
A specific method of making an LSI by the SI method will be described. First, the LS of the polynomial calculation processing unit (for processing units 7 to 9)
It is shown that it can be integrated into a single-chip multi-function LSI by examining the I-type and using it as a reference to examine the LSI of other processing units. As a premise of LSI implementation, it is assumed that the circuits are integrated in a 304-pin flat package that can be prepared practically and at low cost with a relatively large number of functional pins.
【００２５】図５に多項式計算処理用ＬＳＩの機能ブロ
ックと入出力機能ピンを示している。機能ピンについて
簡単に説明すると、以下の通りである。FIG. 5 shows functional blocks and input / output function pins of the polynomial calculation processing LSI. The function pins will be briefly described as follows.
【００２６】（１）ＣＰＵＤ、ＣＰＵＡ、ＣＰＵＣＤ：
外部ＣＰＵ又はシーケンサとのインターフェース信号ピ
ン。(1) CPUD, CPUA, CPUCD:
Interface signal pin with external CPU or sequencer.
【００２７】ＣＰＵＣＤ、ＣＰＵＡはトリガ信号やステ
ータス入出力信号にもアサイン予定。CPUCD and CPUA will be assigned to trigger signals and status input / output signals.
【００２８】主としては、ＣＰＵＣＤ＝／ＲＤ、／Ｗ
Ｔ、／ＲＥＡＤＹ；
ＣＰＵＡ＝アドレス及び主命令ビットにアサインする。Mainly, CPUCD = / RD, / W
T, / READY; CPUA = Assign to address and main instruction bits.
【００２９】ＣＰＵＤは、データ（３２ｂｉｔ）又は副
命令ビットフィールドとして使用する。The CPUD is used as data (32 bits) or a sub-instruction bit field.
【００３０】（２）入力ホットラインピン：外部からの
パイプライン的に入力される変数データを扱う信号ピ
ン。(2) Input hotline pin: A signal pin for handling variable data input like a pipeline from the outside.
【００３１】Ｘ、Ｙ＝Ｘｅ、Ｙｅ；
ＸＴＢＬ、ＹＴＢＬ＝Ｉ又はtable data、Zssf０；
ＸＹＳＴＢ、ＴＢＳＴＢ＝ストローブ入力又は出力；
ＸＹＳＥＬ、ＴＢＳＥＬ＝外部マルチプレクサ(３２ｂ
ｉｔ→１６ｂｉｔ変換)制御出力又はホットラインの使
用中又は使用可を示す入出力信号として使用する。X, Y = Xe, Ye; XTBL, YTBL = I or table data, Zssf0; XYSTB, TBSTB = strobe input or output; XYSEL, TBSEL = external multiplexer (32b)
(it → 16 bit conversion) Used as control output or input / output signal indicating whether hot line is in use or usable.
【００３２】（３）出力ホットラインピン：外部へのパ
イプライン出力又はインテリジェント出力を扱う信号ピ
ン。(3) Output hotline pin: A signal pin that handles an external pipeline output or intelligent output.
【００３３】ＡＺ、ＢＺ＝ＸＯＵＴ／ＹＯＵＴ／Ｃｘ／
Ｃｙ；
ＡＺＡＤＤＲ、ＢＺＡＤＤＲ＝出力先のアドレス(ＣＰ
Ｕ側から登録)；
ＡＺＳＥＬ、ＢＺＳＥＬ＝出力レジスタからの出力デー
タ数に又は出力レジスタの先頭又は出力命令(ＣＰＵ側
からモードセレクト可能)；
ＡＺＭＤ、ＢＺＭＤ＝ハードモードセレクタ；
ＡＺＳＴＢ、ＢＺＳＴＢ＝ストローブラッチ信号；
ＡＺＣＬＫ、ＢＺＣＬＫ＝転送クロック出力；
ＡＺＴＲＧ、ＢＺＴＲＧ＝スタートトリガ；
ＣＺ＝汎用パイプライン出力；
ＣＺＳＴＢ＝ＣＺ用ストローブ信号等の入出力信号とし
て使用する。AZ, BZ = XOUT / YOUT / Cx /
Cy; AZADDR, BZADDR = address of output destination (CP
Register from U side); AZSEL, BZSEL = number of output data from output register or head of output register or output instruction (mode selectable from CPU side); AZMD, BZMD = hard mode selector; AZSTB, BZSTB = strobe latch signal AZCLK, BZCLK = transfer clock output; AZTRG, BZTRG = start trigger; CZ = general-purpose pipeline output; CZSTB = CZ strobe signal and other input / output signals.
【００３４】ただし、ＣＺは、Ｎａに対応したテーブル
入出力信号としても使用可能。However, CZ can also be used as a table input / output signal corresponding to Na.
【００３５】（４）システムコントロールピン：クロッ
ク、リセット、セレクタ、システムステータス等の入出
力信号ピン。(4) System control pin: Input / output signal pin for clock, reset, selector, system status, etc.
【００３６】ＣＬＫＭＤ＝入力クロックの状態を定義す
る信号；
ＣＬＫ８０Ｍ、２０Ｍ＝クロック入力（２相）；
ＲＥＳＥＴ＝リセット信号入力；
ＳＥＬ＝マルチファンクションサポート；
ＭＤ＝システム動作モードセレクタ；
ＥＸＳＴ＝システムステータス入出力信号等として使用
する。CLKMD = signal defining the state of the input clock; CLK80M, 20M = clock input (two-phase); RESET = reset signal input; SEL = multifunction support; MD = system operating mode selector; EXST = system status input / output Used as a signal.
【００３７】ＣＰＵインターフェースピンは、制御部１
又はインターフェースバッファ回路４〜６からのホット
ライン接続パスである。ＣＰＵを直接接続することも可
能な様に汎用的に設計してある。図１に示した本例で
は、バッファ回路４〜６がＣＰＵの代わりにデータ通信
／転送プロトコルを生成して、ＣＰＵインターフェース
を介して高速に係数メモリへアクセスして制御部1から
の係数データ等を設定する。また、レジスタ群へのアク
セスや係数データの読み出しもＣＰＵインターフェース
を介して行う。その他、前述したバッファ回路や外部か
ら与えられるマトリックス計算等の演算指令コマンド又
はトリガを受け、それに対応してコマンド制御や命令キ
ュー制御を開始する。命令キューは先行するコマンドが
処理できておらず受付け不可の場合に、一時的に後続の
コマンドを蓄えていき、処理可能になったら連続的にペ
ンディングされているコマンドに対応した演算処理を実
行させていく機能を有する。係数メモリの情報は、パイ
プライン制御のタイミングに合わせてリプレースレジス
タに移していき、図３に示した積和演算回路にて多項式
計算処理を実行する。リプレースレジスタを有すること
で、計算処理を実行中に係数メモリを書き換えても異常
なデータを発生して計算が誤ることもないため、外部か
らの係数メモリの書き換え処理を並行して行うことがで
きる。パイプライン制御／管理シーケンサは、ＣＰＵイ
ンターフェースやコマンド／命令キュー制御部等からコ
マンド実行指示が来ると、それを解釈し、適切な係数メ
モリのアドレス指定や制御ビットの生成繰り返し回数処
理等を行う。なお、図3に示した係数メモリ部（B0〜B
9）は、上記リプレースレジスタを含んだ構造を簡略化
して表記したものである。The CPU interface pin is the control unit 1.
Alternatively, it is a hot line connection path from the interface buffer circuits 4 to 6. It is designed for general purpose so that the CPU can be directly connected. In the present example shown in FIG. 1, the buffer circuits 4 to 6 generate a data communication / transfer protocol instead of the CPU, and access the coefficient memory at high speed through the CPU interface to obtain the coefficient data from the control unit 1. To set. Further, access to the register group and reading of coefficient data are also performed through the CPU interface. In addition, it receives an operation command command or a trigger such as a matrix calculation given from the above-mentioned buffer circuit or the outside, and starts command control or instruction queue control in response thereto. If the preceding command cannot be processed and the command cannot be accepted, the command queue temporarily stores the subsequent command, and when it becomes available, it executes the arithmetic processing corresponding to the continuously pending commands. It has a function to go. The information in the coefficient memory is transferred to the replace register at the timing of pipeline control, and the polynomial calculation processing is executed by the product-sum operation circuit shown in FIG. By having the replace register, even if the coefficient memory is rewritten during execution of the calculation process, abnormal data will not be generated and the calculation will not be erroneous. Therefore, the coefficient memory rewriting process from the outside can be performed in parallel. . The pipeline control / management sequencer interprets a command execution instruction from a CPU interface, a command / instruction queue control unit, or the like, interprets the command execution instruction, and performs appropriate coefficient memory addressing and control bit generation repetition count processing. The coefficient memory section (B0 to B
9) is a simplified representation of the structure including the above replace register.
【００３８】入力及び出力ホットラインピンは、データ
入力Ｘｅ、Ｙｅや計算結果出力ＸＯＵＴ／ＹＯＵＴ等の
外部の入出力を扱う機能ピンである。入出力部は、入力
パラメータ整合／分配部によって入力データ（X、Y、XT
BL、YTBL）の受付タイミングの調整や、多項式計算回路
部へのパラメータ分配等が行われる。その他総合的な補
正処理を行うＺ／Ｉ処理部への入力パラメータの分配
（I、Zssf0等）や、オフセット入力（OFFSET X、Y）の
分配を行う。これらは、汎用入力データピンであるＸＴ
ＢＬ、ＹＴＢＬを用いることで、選択された機能モード
に応じて必要な分配機能を実現する。出力部は、2系統
の専用出力（AZ・・・系とBZ・・・系）と、1系統の汎用出力
を備え、並列に出力動作を実行できる。専用出力は、主
として多項式計算回路からのＸＯＵＴ／ＹＯＵＴ等の結
果データ、場合によってはＺ／Ｉ補正処理を加えた結果
データを扱い、汎用出力は、様々な機能部からの内部情
報をモードによって選択的に出力することができる。専
用出力の出力制御部（Ａ）、（Ｂ）の前段には、出力結
果レジスタを蓄え、多項式計算回路からの出力結果情報
は、コマンドの指示に従って適切な出力結果レジスタに
蓄えられる。２つの出力制御部は、それぞれ並列に、外
部(外部信号ピンによる)又は内部(内部ステータスレジ
スタ等による)から指示された任意の出力結果レジスタ
の内容を決められたタイミングで外部に出力するインテ
リジェント出力機能を有し、ＺＡＤＤＲ、ＺＭＤ、ＺＳ
ＥＬ、ＺＴＲＧ等の信号はその機能をサポートする外部
周辺回路との入出力ピンである。なお、データ入出力
（Ｘ、Ｙ、ＸＴＢＬ、ＹＴＢＬ、ＡＺ、ＢＺ、ＣＺ）は
１６ｂｉｔの信号ピンであるが、ストローブ信号（ＸＸ
ＳＴＢ）に応答して上位１６ｂｉｔ、下位１６ｂｉｔを
連続転送することですべて３２ｂｉｔのデータが扱える
様に入力部、出力部でタイミング制御を行っている。例
えば、ストローブ信号がＨｉレベル時に下位１６ｂｉｔ
を、Ｌｏレベル時に上位１６ｂｉｔを転送する。The input and output hotline pins are functional pins that handle external inputs and outputs such as data inputs Xe and Ye and calculation result outputs XOUT / YOUT. The input / output unit uses the input parameter matching / distribution unit to input data (X, Y, XT
BL, YTBL) acceptance timing adjustment, parameter distribution to the polynomial calculation circuit, etc. are performed. In addition, distribution of input parameters (I, Zssf0, etc.) to the Z / I processing unit that performs comprehensive correction processing, and distribution of offset inputs (OFFSET X, Y) are performed. These are the general-purpose input data pins XT
By using BL and YTBL, a necessary distribution function is realized according to the selected function mode. The output unit has two dedicated outputs (AZ ... and BZ ...) and one general-purpose output, and can perform output operations in parallel. The dedicated output mainly handles the result data such as XOUT / YOUT from the polynomial calculation circuit, and in some cases, the result data to which Z / I correction processing is added, and the general-purpose output selects the internal information from various functional units according to the mode. Can be output. Output result registers are stored in front of the output control units (A) and (B) for dedicated output, and output result information from the polynomial calculation circuit is stored in an appropriate output result register according to a command. Each of the two output control units is an intelligent output that outputs the contents of an arbitrary output result register, which is instructed externally (by an external signal pin) or internally (by an internal status register, etc.), in parallel at a predetermined timing. Has functions, ZaDDR, ZMD, ZS
Signals such as EL and ZTRG are input / output pins with external peripheral circuits that support the function. Data input / output (X, Y, XTBL, YTBL, AZ, BZ, CZ) are 16-bit signal pins, but strobe signals (XX
In response to the STB), the upper part 16 bits and the lower part 16 bits are continuously transferred, and the input part and the output part perform timing control so that all 32 bits of data can be handled. For example, when the strobe signal is Hi level, the lower 16 bits are
, The upper 16 bits are transferred at the Lo level.
【００３９】システムコントロールピンは、リセット、
クロック、モード設定、外部ステータス等の入出力／制
御を扱い、システムの機能や動作状態を決定する。クロ
ック(CLK80M、20M)入力から、パイプライン制御クロッ
ク(CLK)を生成したり、より高周波なクロックや多相ク
ロックを生成したりして、リセット信号と共に各部に分
配する、クロック／リセット分配機能も備える。ステー
タスレジスタがソフト的なモード管理や内部状態読み出
しに用いられるのとは異なり、システムコントロールピ
ンは、ソフトで制御できないモード設定やシステム制御
及び状態モニタを扱う。なお、マルチファンクションＬ
ＳＩをサポートするための機能及び機能ピンの選択は、
ＳＥＬ信号入力によって行う。The system control pin is reset,
Handles input / output such as clocks, mode settings, and external status, and determines system functions and operating states. There is also a clock / reset distribution function that generates a pipeline control clock (CLK) from the clock (CLK80M, 20M) input, generates a higher frequency clock or a multi-phase clock, and distributes it to each part along with the reset signal. Prepare Unlike status registers used for soft mode management and internal status reading, system control pins handle mode settings and system controls and status monitors that cannot be controlled by software. Multi-function L
Selection of functions and function pins to support SI is
It is performed by inputting a SEL signal.
【００４０】以上により電源(ＶＤＤ)、ＧＮＤ(ＶＳＳ)
ｐｉｎと、図1の処理部７〜９を実現するのに必要な入
出力機能ピンとを含め３０４pinとなり、目標のピン数
を実現できたことになる。From the above, the power supply (VDD) and GND (VSS)
Pins and the input / output function pins required to implement the processing units 7 to 9 in FIG. 1 are 304 pins, which means that the target number of pins has been achieved.
【００４１】次に図５を基本として、処理部１０、１
１、１７で実行する副々偏向制御、高速追従制御等の絶
対構成部のＬＳＩ化を検討する。図6に、その必要な機
能ブロックと入出力ピンの概要を示す。システムコント
ロールピンは図5と同様であり、主としてＣＰＵインタ
ーフェースピンを2系統の外部インターフェースピンに
割り付け直し、入出力ホットラインピンの過不足を入力
部と出力部で調整し直すことで、必要な入出力機能をカ
バーできる。総必要ピン数は、電源、ＧＮＤを含め３０
４pinであり、目標を達成している。内部機能的には、
すでに図4で検討した様に、計算回路部は多項式計算回
路の流用で実現できるように機能の共通化を図ってい
る。従って、トランジスタ数等、回路規模を増大させる
ことなく実施可能である。Next, based on FIG. 5, the processing units 10, 1
Consider the implementation of an absolute component LSI such as sub-deflection control, high-speed follow-up control, etc., which is executed in steps 1 and 17. Figure 6 shows an outline of the necessary functional blocks and input / output pins. The system control pins are the same as those in Fig. 5. Mainly, the CPU interface pins are reassigned to the two external interface pins, and the input and output sections are readjusted to adjust the input / output hot line pins. The output function can be covered. The total number of required pins is 30 including power supply and GND.
It is 4pin and has achieved the goal. Internally,
As already examined in Fig. 4, the calculation circuit unit is trying to standardize the functions so that it can be realized by using the polynomial calculation circuit. Therefore, it can be implemented without increasing the circuit scale such as the number of transistors.
【００４２】入力部の外部インターフェースは2系統並
列にデータを入力でき、任意のリプレースレジスタへ外
部情報（係数データ等）をセットできる。特に、入力ホ
ットラインは、図5のＬＳＩの出力ホットラインと直結
できる機能を備え、アーキテクチャ上の高速化に対応で
きる機能ピン構成とした。また2系統用意することで、
上位のＬＳＩが２つに機能分割されて使用されても対応
可能である。出力部は、偏向制御出力用のＡＺ（Ue/Vt
用）、ＢＺ（Ve/Vt用）と、汎用のＣＺを備え、インテ
リジェント機能の無い専用的なパイプライン出力機能と
なっている。The external interface of the input section can input data in two systems in parallel, and can set external information (coefficient data, etc.) to any replace register. In particular, the input hotline has a function that can be directly connected to the output hotline of the LSI shown in FIG. In addition, by preparing 2 systems,
Even if the upper LSI is used with its function divided into two, it can be used. The output section is for AZ (Ue / Vt) for deflection control output.
BZ (for Ve / Vt) and general-purpose CZ, it has a dedicated pipeline output function without intelligent function.
【００４３】最後に、偏向量計算部１２に用いるＬＳＩ
について検討する。これにつては、偏向量計算回路部に
加算器やマルチプレクサしか使用しないため、大きなト
ランジスタの増加は無く、機能ピンの割り振りが足りる
か否かの検討だけで良い。プロセッサ３と接続するため
のＣＰＵインターフェースが必要となるため、図5のＬ
ＳＩを基本にして、全体的に機能ピンの過不足を調整し
た。その結果、処理部１２を（ａ）（ｂ）２つのブロッ
クに分割する（２つのＬＳＩを使用する）ことで、電
源、ＧＮＤを含め３０４pinに納めることができる。図7
に偏向量計算部用ＬＳＩの機能ブロックと入出力ピン概
要を示す。入出力ホットラインは、図6と同様、専用的
なパイプライン入出力機能となっている。Finally, the LSI used in the deflection amount calculation section 12
Consider. In this case, since only the adder and the multiplexer are used in the deflection amount calculation circuit unit, there is no increase in the number of large transistors, and it is only necessary to consider whether or not the allocation of the function pins is sufficient. Since a CPU interface for connecting to the processor 3 is required, L in FIG.
Based on SI, we adjusted the excess and deficiency of function pins as a whole. As a result, by dividing the processing unit 12 into (a) and (b) two blocks (using two LSIs), it is possible to store them in 304 pins including the power supply and GND. Figure 7
An outline of the functional blocks and input / output pins of the deflection amount calculation LSI is shown in FIG. The input / output hotline has a dedicated pipeline input / output function as in Fig. 6.
【００４４】以上により、処理部７〜９、１０、１１、
１２、１７のすべての機能を１つのマルチファンクショ
ンＬＳＩに集積できたことになる。これによって、プロ
セッサを使用しなくても汎用性を保ちながら、開発回路
規模の縮小及びコンパクト化、コスト低減、高速／高応
答化等の特性をすべて満足した電子描画装置用偏向追従
制御システムを構築することができる。以下（１）〜
（３）に、ここに示した3種のＬＳＩの機能ピンをそれ
ぞれまとめておく（［ ］内はピン数）。From the above, the processing units 7-9, 10, 11,
This means that all the functions of 12 and 17 can be integrated in one multifunction LSI. As a result, a deflection follow-up control system for electronic drawing equipment that satisfies all the characteristics such as reduction of development circuit size and compactness, cost reduction, high speed / high response while maintaining versatility without using a processor is constructed. can do. Below (1)
In (3), the functional pins of the three types of LSI shown here are grouped together (the number in [] is the number of pins).
【００４５】（１）多項式計算処理部（sdef1、sdef2用
係数）計304pin
ＣＰＵインターフェースピン(CPUD[32]、CPUA[12]、CPU
CD[8])、
入力ホットラインピン(X[16]、Y[16]、XTBL(I)[16]、YT
BL(Zssf0)[16]、XYSTB、TBSTB、XYSEL、TBSEL）、
出力ホットラインピン(AZ[16]、AZADDR[5]、AZSEL[5]、
AZMD[2]、AZSTBH、L、AZCLK、AZTRG、BZ・・・(同左)[3
2]、CZ(汎用)[16]、ZSTB）、
システムコントロールピン(CLKMD[2]、CLK80M、20M、RE
SET、SEL[3]、MD[4]、EXST[3])、
電源／GNDピン(VSS[46]、VDD[42])
（２）Xe/Ye、Xt/Yt絶対校正部（sdef2、3）計304pin
外部インターフェースピン(AEXD[16]、AEXADDR[5]、AEX
STBL、H、AEXCLK、AEXST[2]、BEXD・・・(同左)[26])、
入力ホットラインピン(XE[16]、YE[16]、XT[16]、YT[1
6]、XESTB、XTSTB、XESEL、XTSEL、GX[16]、GY[16])、
出力ホットラインピン(AZ[16]、BZ[16]、CZ[16]、ZST
B)、
システムコントロールピン((同上)[15]、電源／GNDピン
(同上)[88])
（３）偏向量計算部 計304pin
CPUインターフェースピン(CPUD[32]、CPUA[7]、CPUCD
[6])、
入力ホットラインピン(NXYE[16]、CXYE[16]、NXYE[1
6]、CXYE[16]、XYSTB、XYSEL、ISTXY[16]、STSTB、STSE
L、STGXY[16]、STGSTB、STGLTSL、IST[2])、
出力ホットラインピン(ZXYE[16]、ZXYT[16]、OSTXY[1
6]、ZSTB)、
システムコントロールピン(CLKMD[2]、CLK80M、20M、RE
SET、SEL[3])、
電源／GNDピン(VSS[46]、VDD[42])。(1) Polynomial calculation processing unit (coefficients for sdef1 and sdef2) Total 304 pins CPU interface pins (CPUD [32], CPUA [12], CPU
CD [8]), input hotline pins (X [16], Y [16], XTBL (I) [16], YT
BL (Zssf0) [16], XYSTB, TBSTB, XYSEL, TBSEL), output hotline pin (AZ [16], AZADDR [5], AZSEL [5],
AZMD [2], AZSTBH, L, AZCLK, AZTRG, BZ ... (Same as left) [3
2], CZ (general purpose) [16], ZSTB), system control pin (CLKMD [2], CLK80M, 20M, RE
SET, SEL [3], MD [4], EXST [3]), Power / GND pin (VSS [46], VDD [42]) (2) Xe / Ye, Xt / Yt absolute calibration section (sdef2, 3 ) Total 304 pins External interface pins (AEXD [16], AEXADDR [5], AEX
STBL, H, AEXCLK, AEXST [2], BEXD ... (Same as left) [26]), Input hotline pin (XE [16], YE [16], XT [16], YT [1
6], XESTB, XTSTB, XESEL, XTSEL, GX [16], GY [16]), output hotline pins (AZ [16], BZ [16], CZ [16], ZST
B), system control pin ((same as above) [15], power / GND pin
(Same as above) [88]) (3) Deflection amount calculation unit 304pin CPU interface pins (CPUD [32], CPUA [7], CPUCD)
[6]), input hotline pin (NXYE [16], CXYE [16], NXYE [1
6], CXYE [16], XYSTB, XYSEL, ISTXY [16], STSTB, STSE
L, STGXY [16], STGSTB, STGLTSL, IST [2]), output hotline pins (ZXYE [16], ZXYT [16], OSTXY [1
6], ZSTB), system control pin (CLKMD [2], CLK80M, 20M, RE
SET, SEL [3]), Power / GND pins (VSS [46], VDD [42]).
【００４６】[0046]
【発明の効果】本発明の効果は以下に示すとおりであ
る。
（１）クリティカルな通信オーバーヘッドや応答オーバ
ーヘッドを除去でき、それによって並列処理効率や計算
処理効率を高めることで、制御入力情報に応答して補正
処理を行い偏向処理制御出力情報を得てそれを偏向器に
指令するまでのレイテンシを十分小さくできる効果があ
る。
（２）様々な係数に対して必要なマトリックス演算が高
速に実行できる汎用性を有した回路手段（本目的対応の
ＬＳＩ）が提供でき、物理的規模を実現可能な範囲に小
さく収め、かつ、十分な高速性が得られる効果がある。
（３）計算処理や制御処理の回路機能の共通化を図り、
マルチファンクションＬＳＩとして具現化する手段を提
供すると共に、同一のＬＳＩを複数使用できることによ
り、コストメリットを高める効果がある。
（４）高速／高応答化、汎用化、コンパクト化、低コス
ト化を同時に実現できるために、偏向制御装置としての
性能を飛躍的に高めることが可能であり、高レベルな高
速、高精度化の要求に対し合理的に対応できる効果があ
る。The effects of the present invention are as follows. (1) Critical communication overhead and response overhead can be removed, thereby improving parallel processing efficiency and calculation processing efficiency, and correction processing is performed in response to control input information to obtain deflection processing control output information and deflection it. There is an effect that the latency until commanding the vessel can be made sufficiently small. (2) It is possible to provide a circuit means (LSI corresponding to the present purpose) having general versatility that can perform necessary matrix calculation for various coefficients at high speed, and keep the physical scale small within a feasible range. There is an effect that sufficient high speed can be obtained. (3) Achieve common circuit functions for calculation processing and control processing,
By providing a means for embodying as a multi-function LSI and using a plurality of the same LSIs, there is an effect of increasing cost merit. (4) High-speed / high-response, general-purpose, compact, and low-cost can be realized at the same time, so that the performance as a deflection control device can be dramatically improved, and high-level high-speed and high-precision can be achieved. There is an effect that can be reasonably responded to the request of.
【図１】 電子線描画装置の偏向追従制御部。FIG. 1 is a deflection tracking control unit of an electron beam drawing apparatus.
【図２】 主なマトリックス計算内容。[Fig. 2] Main matrix calculation contents.
【図３】 多項式演算処理部の計算回路例。FIG. 3 is an example of a calculation circuit of a polynomial calculation processing unit.
【図４】 副々偏向及び高速追従偏向部の計算回路例。FIG. 4 is an example of a calculation circuit of a sub-deflection and high-speed follow-up deflection unit.
【図５】 多項式計算処理部の機能とＬＳＩ入出力ピン
構成。FIG. 5 illustrates functions of a polynomial calculation processing unit and an LSI input / output pin configuration.
【図６】 副々偏向及び高速追従偏向部の機能とＬＳＩ
入出力ピン構成。FIG. 6: Sub-sub-deflection and high-speed follow-up deflection function and LSI
Input / output pin configuration.
【図７】 偏向量計算部の機能とＬＳＩ入出力ピン構
成。FIG. 7 shows a function of a deflection amount calculation unit and an LSI input / output pin configuration.
１・・・主偏向制御部、２・・・通信手段、３・・・副偏向管理
プロセッサ、４〜６・・インターフェースバッファ回路、
７〜９・・・副偏向系処理部、１０〜１１・・・副々偏向系処
理部、１２・・・偏向量入力計算処理部、１３・・・主偏向指
令調整部、１４・・・偏向制御指令出力部、１５・・・試料台
制御部及びレーザ測長システム、１６〜１７・・・図形デ
ータ処理部、１８・・・副偏向用指令合成部、１９・・・電子
線描画装置本体、２０・・・電子線（電子ビーム）照射
部、２１〜２３・・・偏向器、２４・・・試料（ウエハ）、２
５・・・試料台（ステージ）。DESCRIPTION OF SYMBOLS 1 ... Main deflection control part, 2 ... Communication means, 3 ... Sub deflection management processor, 4-6 ... Interface buffer circuit,
7 to 9 ... Sub deflection system processing unit, 10 to 11 ... Sub-deflection system processing unit, 12 ... Deflection amount input calculation processing unit, 13 ... Main deflection command adjusting unit, 14 ... Deflection control command output unit, 15 ... Sample stage control unit and laser measuring system, 16 to 17 ... Graphic data processing unit, 18 ... Sub deflection command combining unit, 19 ... Electron beam drawing device Main body, 20 ... Electron beam (electron beam) irradiation unit, 21-23 ... Deflector, 24 ... Sample (wafer), 2
5 ... Sample stand (stage).
───────────────────────────────────────────────────── フロントページの続き (72)発明者 安藤 公明 茨城県ひたちなか市市毛882番地 株式 会社 日立製作所 計測器事業部内 (72)発明者 川野 雅道 茨城県ひたちなか市市毛882番地 株式 会社 日立製作所 計測器事業部内 (56)参考文献 特開 平９−232208（ＪＰ，Ａ) 特開 平７−106222（ＪＰ，Ａ) 特開 平５−226234（ＪＰ，Ａ) 特開 平３−114125（ＪＰ，Ａ) 特開 平７−142351（ＪＰ，Ａ) 特開 平11−307025（ＪＰ，Ａ) 特開 平10−284387（ＪＰ，Ａ) 特開 平11−126572（ＪＰ，Ａ) 特開 昭53−59374（ＪＰ，Ａ) 特開 昭62−277724（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01J 37/147 H01J 37/20 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Kimiaki Ando 882 Ichimo, Hitachinaka-shi, Ibaraki Hitachi Ltd., Measuring Instruments Division, Ltd. (72) Masamichi Kawano 882 Ichige, Hitachinaka-shi, Ibaraki Hitachi, Ltd. Measurement (56) References JP-A-9-232208 (JP, A) JP-A-7-106222 (JP, A) JP-A-5-226234 (JP, A) JP-A-3-114125 (JP, A) A) JP-A-7-142351 (JP, A) JP-A-11-307025 (JP, A) JP-A-10-284387 (JP, A) JP-A-11-126572 (JP, A) JP-A-53 -59374 (JP, A) JP 62-277724 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) H01J 37/147 H01J 37/20
Claims (4)
−ンを描画する電子線描画装置において、第１の目標位
置情報に基づき主偏向器に対する偏向制御処理及び偏向
量の指令を行う主指令部と、第１の偏向器に対する第１
の偏向指令出力部と、第１の偏向器もしくは第２の偏向
器に対する第２の偏向指令出力部と、第２の目標位置情
報と前記主指令部からの第１の係数情報とを得て第１の
偏向指令出力部に指令を出す第１の副偏向指令部と、前
記第２の目標位置情報と前記主指令部からの第２の係数
情報とを得て係数演算処理を行う係数処理部と、前記第
２の目標位置情報を基に関連した第３の位置情報と描画
情報と前記係数処理部からの第３の係数情報とを得て前
記第２の偏向指令出力部に指令を出す第２の副偏向指令
部とを設け、前記第２の目標位置情報を前記第１の副偏
向指令部と前記係数処理部とに並列に入力し、係数処理
部と第２の副偏向指令部とを直結するホットラインパス
と、転送タイミング指令の生成手段とを設けて、前記転
送タイミング指令に応答して前記第２の副偏向処理の為
の第３の係数情報を前記係数処理部から第２の偏向指令
部へ直接転送することを特徴とする電子線描画装置。1. An electron beam drawing apparatus for drawing a pattern by an electron beam using a multi-stage deflector, which performs a deflection control process and a deflection amount command for a main deflector based on first target position information. Main command section and first for the first deflector
Of the deflection command output section, the second deflection command output section for the first deflector or the second deflector, the second target position information, and the first coefficient information from the main command section. Coefficient processing for performing a coefficient calculation process by obtaining a first sub-deflection command unit that issues a command to a first deflection command output unit, the second target position information, and the second coefficient information from the main command unit. Section, the third position information related to the second target position information, the drawing information, and the third coefficient information from the coefficient processing section to obtain a command to the second deflection command output section. A second sub-deflection command unit for outputting the second target position information is input in parallel to the first sub-deflection command unit and the coefficient processing unit to perform coefficient processing.
Line path that directly connects the control section and the second sub-deflection command section
And a means for generating a transfer timing command to provide the transfer timing command.
For the second sub-deflection processing in response to the sending timing command
Of the third coefficient information of the second deflection command from the coefficient processing unit.
Electron beam drawing apparatus characterized by direct transfer to the department .
−ンを描画する電子線描画装置において、第１の目標位
置情報に基づき主偏向器に対する偏向制御処理及び偏向
量の指令を行う主指令部と、第１の偏向器に対する第１
の偏向指令出力部と、第１の偏向器もしくは第２の偏向
器に対する第２の偏向指令出力部と、第２の目標位置情
報と前記主指令部からの第１の係数情報とを得て第１の
偏向指令出力部に指令を出す第１の副偏向指令部と、前
記第２の目標位置情報と前記主指令部からの第２の係数
情報とを得て係数演算処理を行う係数処理部と、前記第
２の目標位置情報を基に関連した第３の位置情報と描画
情報と前記係数処理部からの第３の係数情報とを得て前
記第２の偏向指令出力部に指令を出す第２の副偏向指令
部とを設け、前記第２の目標位置情報を前記第１の副偏
向指令部と前記係数処理部とに並列に入力し、主指令部
からの係数処理部に対する第１の係数情報と第１の副偏
向指令部に対する第２の係数情報とを一時的に蓄え適切
な転送タイミングで転送する仲介バッファ回路を主指令
部と前記係数処理部及び第１の副偏向指令部との間に設
け、主指令部又は外部の転送タイミング信号に応答して
前記仲介バッファ回路は前記第１、第２の係数情報に対
応する情報を前記係数処理部及び第１の副偏向指令部に
転送することを特徴とする電子線描画装置。2. A pattern by an electron beam using a multistage deflector.
-The first target position in the electron beam drawing apparatus for drawing
Deflection control processing and deflection for the main deflector based on position information
A primary command section for commanding the quantity and a first deflector for the first deflector.
Deflection command output unit and the first deflector or the second deflection
Second deflection command output unit for the instrument and the second target position information
Information and the first coefficient information from the main command unit to obtain the first
A first sub-deflection command unit for issuing a command to the deflection command output unit;
Note Second target position information and second coefficient from the main command unit
A coefficient processing unit for obtaining information and performing coefficient calculation processing;
3rd position information and drawing based on 2 target position information
Before obtaining the information and the third coefficient information from the coefficient processing unit,
Second sub-deflection command for issuing a command to the second deflection command output unit
And a second part of the second target position information,
The first command information from the main command unit for the coefficient processing unit and the second coefficient information for the first sub-deflection command unit are temporarily stored and input appropriately in parallel to the direction command unit and the coefficient processing unit. An intermediary buffer circuit that transfers at different transfer timings is provided between the main command unit and the coefficient processing unit and the first sub-deflection command unit, and the intermediary buffer circuit responds to a main command unit or an external transfer timing signal. An electron beam drawing apparatus, wherein information corresponding to the first and second coefficient information is transferred to the coefficient processing section and the first sub-deflection command section.
−ンを描画する電子線描画装置において、第１の目標位
置情報に基づき主偏向器に対する偏向制御処理及び偏向
量の指令を行う主指令部と、第１の偏向器に対する第１
の偏向指令出力部と、第１の偏向器もしくは第２の偏向
器に対する第２の偏向指令出力部と、第２の目標位置情
報と前記主指令部からの第１の係数情報とを得て第１の
偏向指令出力部に指令を出す第１の副偏向指令部と、前
記第２の目標位置情報と前記主指令部からの第２の係数
情報とを得て係数演算処理を行う係数処理部と、前記第
２の目標位置情報を基に関連した第３の位置情報と描画
情報と前記係数処理部からの第３の係数情報とを得て前
記第２の偏向指令出力部に指令を出す第２の副偏向指令
部とを設け、前記第２の目標位置情報を前記第１の副偏
向指令部と前記係数処理部とに並列に入力し、少なくと
も係数処理部と第１の副偏向指令部とを１種類のＬＳＩ
にまとめ、前記ＬＳＩ内に、補正演算の基となる３次多
項式の演算機能と、第２の位置情報の入力手段と、主指
令部からの第１又は第２の係数入力手段と、第１の偏向
指令出力への指令情報又は第３の係数情報の出力手段
と、機能モ−ド選択手段と、前記機能モ−ド選択手段に
より前記係数処理部又は第１の副偏向指令部の各機能に
合致した回路モ−ド及び入出力モ−ドに前記ＬＳＩの回
路構成及びピン機能を設定する手段とを設け、電子描画
装置のための偏向補正演算用汎用ＬＳＩとして構築し
て、前記係数処理部及び第１の副偏向指令部に対し共通
に適用したことを特徴とする電子線描画装置。3. A pattern is formed by an electron beam using a multistage deflector.
-The first target position in the electron beam drawing apparatus for drawing
Deflection control processing and deflection for the main deflector based on position information
A primary command section for commanding the quantity and a first deflector for the first deflector.
Deflection command output unit and the first deflector or the second deflection
Second deflection command output unit for the instrument and the second target position information
Information and the first coefficient information from the main command unit to obtain the first
A first sub-deflection command unit for issuing a command to the deflection command output unit;
Note Second target position information and second coefficient from the main command unit
A coefficient processing unit for obtaining information and performing coefficient calculation processing;
3rd position information and drawing based on 2 target position information
Before obtaining the information and the third coefficient information from the coefficient processing unit,
Second sub-deflection command for issuing a command to the second deflection command output unit
And a second part of the second target position information,
Input to the direction command section and the coefficient processing section in parallel, and at least the coefficient processing section and the first sub-deflection command section are of one type of LSI.
In summary, in the LSI, a calculation function of a third-order polynomial that is a basis of correction calculation, a second position information input unit, a first or second coefficient input unit from the main command unit, and a first Output means for outputting command information or third coefficient information to the deflection command output, function mode selecting means, and each function of the coefficient processing section or the first sub-deflection command section by the function mode selecting means. Means for setting the circuit configuration and pin function of the LSI in a circuit mode and an input / output mode that conform to the above, and are constructed as a general-purpose LSI for deflection correction calculation for an electronic drawing device to perform the coefficient processing. And the first sub-deflection command section are commonly applied to the electron beam drawing apparatus.
て、前記ＬＳＩに第２の副偏向指令部の機能に合致した
回路モ−ド及び入出力モ−ドにＬＳＩの回路構成及びピ
ン機能を設定するモ−ド選択機能を追加し、前記ＬＳＩ
を第２の副偏向指令部に対しても共通に適用したことを
特徴とする電子線描画装置。4. The electron beam drawing apparatus according to claim 3 , wherein a circuit mode and a pin function of the LSI are provided in a circuit mode and an input / output mode which match the function of the second sub deflection command unit in the LSI. The mode selection function for setting
Is commonly applied to the second sub-deflection command unit.
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