JP3448250B2 - Active matrix electro-optical display - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、液晶ディスプレー
等のマトリクス状に画素の配置された電気光学表示装置
に、特にアクティブマトリクス方式の電気光学表示装置
に関して、各画素の薄膜トランジスタ等のアクティブ素
子の特性のばらつきや、素子本来の抱える問題点によっ
てもたらされる画質の劣化を解消するための、新しい画
素および表示装置と、その作製方法、駆動方法に関する
ものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electro-optical display device in which pixels are arranged in a matrix such as a liquid crystal display, and particularly to an active-matrix electro-optical display device. The present invention relates to a new pixel and a display device, a method for manufacturing the same, and a method for driving the same in order to eliminate the deterioration of the image quality caused by the variation of the pixel and the inherent problem of the device.

【０００２】[0002]

【従来の技術】近年、普及し始めた薄膜トランジスタ型
液晶ディスプレー（ＴＦＴＬＣＤ）は、それ以前の単純
マトリクス型の液晶ディスプレーよりも彩度・コントラ
ストがよく、視野角も広くて見やすいという特徴を有し
ており、液晶ディスプレーのカラー化に伴い、近年、特
に力を入れて生産されている。2. Description of the Related Art In recent years, thin film transistor type liquid crystal displays (TFTLCDs), which have become widespread, have better saturation and contrast than previous simple matrix type liquid crystal displays, and have a wide viewing angle and are easy to see. In recent years, with the colorization of liquid crystal displays, production has been particularly focused.

【０００３】従来のＴＦＴＬＣＤの画素セルの回路は、
図２（Ａ）に示すような構造で、縦横に張り巡らされた
配線の交点に薄膜トランジスタ（ＴＦＴ）を設け、その
ゲイト電極を選択線（ゲイト線ともいう）に、ドレイン
領域を信号線（ドレイン線ともいう）に接続し、ソース
領域は画素電極に接続した構造となっていた。この構造
自体は、すでにＤＲＡＭで採用されたものと同じであ
り、その信頼性については十分に認識されていたように
考えられていたが、ＤＲＡＭは完全なデジタル動作であ
るのに、液晶ディスプレーの動作には一部アナログ的な
部分もあって、実際には、さまざまな問題を抱えてい
た。The circuit of the pixel cell of the conventional TFT LCD is
In the structure as shown in FIG. 2A, a thin film transistor (TFT) is provided at an intersection of wirings extending vertically and horizontally, a gate electrode thereof is used as a selection line (also referred to as a gate line), and a drain region is provided as a signal line (drain). (Also called a line), and the source region was connected to the pixel electrode. The structure itself is the same as that already adopted in DRAM, and it was thought that the reliability was well recognized, but even though DRAM is a completely digital operation, There were some analog parts in the operation, and in fact, there were various problems.

【０００４】選択線と信号線に入力される信号は図２
（Ｂ）に、それぞれＶ_G 、Ｖ_D で示される。液晶に長時
間にわたって、直流をかけると電気分解によって特性が
劣化するので、周期的に（通常は、１フレームごとに）
液晶にかかる電圧が反転するように、信号線に印加する
電圧信号を反転させる。The signals input to the selection line and the signal line are shown in FIG.
In (B), they are shown by V _G and V _D , respectively. When direct current is applied to the liquid crystal for a long time, the characteristics deteriorate due to electrolysis, so periodically (usually every frame).
The voltage signal applied to the signal line is inverted so that the voltage applied to the liquid crystal is inverted.

【０００５】図には、そのような信号が印加されたとき
の画素電極の電圧（Ｖ_LC）の変化も示したが、これから
従来のアクティブ方式のかかえる問題が読み取れる。The figure also shows the change in the voltage (V _LC ) of the pixel electrode when such a signal is applied. From this, it can be seen that the conventional active system has a problem.

【０００６】まず、選択線に電圧パルスが印加され、同
時に信号線にも電圧が加えられていたので、トランジス
タがＯＮ状態となり、画素電極の電圧が上昇し始める
（ｔ₁の領域）。しかしながら、その動作は、一般に緩
慢である。特にアモルファスシリコンを用いたＴＦＴで
は、移動度が小さいため、場合によっては、必要な電圧
に達する前に選択線のパルスがきれてしまうこともあ
る。ポリシリコンＴＦＴでは、事態は改善されるが、そ
れでも、パルス幅が１μｓｅｃを切るような高速動作に
おいてはほとんど追従できない状態となる。通常の動作
では、１フレームは３０ｍｓｅｃであるので、例えば、
選択線が４８０本あるようなディスプレー（４８０行デ
ィスプレー）では、パルスの幅は約５０μｓｅｃであ
る。しかし、より高精細な、あるいは高階調な画像を得
ようとすれば、フレームの周波数を高める必要がある。
したがって、より付加価値の高い製品においては、上述
のように、パルス幅が１μｓｅｃ以下の条件が要求され
る。First, since the voltage pulse was applied to the select line and the voltage was also applied to the signal line at the same time, the transistor was turned on and the voltage of the pixel electrode started to rise (region of t ₁ ). However, its operation is generally slow. In particular, since the TFT using amorphous silicon has a low mobility, the pulse of the selection line may be cut off before reaching the required voltage in some cases. Although the situation is improved in the case of the polysilicon TFT, even in the high-speed operation where the pulse width is less than 1 μsec, it is almost impossible to follow the situation. In normal operation, one frame is 30 msec, so, for example,
In a display having 480 selection lines (display of 480 rows), the pulse width is about 50 μsec. However, in order to obtain a higher-definition or higher-gradation image, it is necessary to increase the frame frequency.
Therefore, as described above, the condition that the pulse width is 1 μsec or less is required for a product with higher added value.

【０００７】次に、選択線のパルスが切れると同時に画
素電極の電圧は、図に示すように、ΔＶだけ下落する。
これは、ゲイト電極とソース領域の重なりによって生じ
た寄生容量によって、もたらされるもので、“飛び込み
電圧”と呼ばれるものである。この効果は寄生容量が大
きいほど著しく、したがって、寄生容量の大きいアモル
ファスＴＦＴを用いた画素では、図２（Ａ）に示すよう
に画素と並列にわざわざキャパシタを入れて飛び込み電
圧効果を低めている。しかしながら、このようなキャパ
シタを設けることはＴＦＴや周辺回路の負荷の増加の原
因でありこのキャパシタの配線のために開口率が低下し
て、暗い画面となる。Next, when the pulse of the select line is cut off, the voltage of the pixel electrode drops by ΔV as shown in the figure.
This is caused by the parasitic capacitance generated by the overlap of the gate electrode and the source region, and is called “dive voltage”. This effect is more remarkable as the parasitic capacitance is larger. Therefore, in a pixel using an amorphous TFT having a large parasitic capacitance, a jumper voltage effect is lowered by purposely inserting a capacitor in parallel with the pixel as shown in FIG. However, the provision of such a capacitor causes an increase in the load on the TFT and peripheral circuits, and the wiring of this capacitor lowers the aperture ratio, resulting in a dark screen.

【０００８】ポリシリコンＴＦＴでは、そのような問題
は顕著ではない。それは作製に際して、セルフアライン
プロセスが採用できるからである。しかし、それでも、
現在の技術では、１Ｖ程度のΔＶが存在し、将来におい
て、より高画質を要求された場合には大きな問題とな
る。In a polysilicon TFT, such a problem is not remarkable. This is because a self-alignment process can be adopted in manufacturing. But still
In the present technology, ΔV of about 1V exists, which becomes a big problem when higher image quality is required in the future.

【０００９】次に、選択線のパルスが切られてから次の
パルスが来るまで（ｔ₂ の領域）は画素電極の電圧は放
電によって、次第に低下する。この放電の主な原因はＴ
ＦＴからの放電とされている。そして、再び、選択線に
パルスが印加される。このときには、信号線の電圧は反
転しているので、画素電極の電圧も逆転する。そして、
先に問題となったようにだらだらと画素電極の電圧が変
化する。Next, after the pulse of the select line is cut off, the voltage of the pixel electrode gradually decreases due to the discharge until the next pulse arrives (region of t ₂ ). The main cause of this discharge is T
It is considered to be discharge from the FT. Then, the pulse is applied to the select line again. At this time, since the voltage of the signal line is inverted, the voltage of the pixel electrode is also inverted. And
As mentioned earlier, the voltage of the pixel electrode changes in a gradual manner.

【００１０】さらに、選択線のパルスが切られると、こ
んどはΔＶだけ、マイナス電圧が大きくなる。そして、
その後は放電によって徐々にゼロに近づく。このよう
に、画素電極の電圧は、非対称であり、それゆえ、フリ
ッカーや液晶の劣化といった問題をもたらす。Further, when the pulse of the select line is cut off, the negative voltage increases by ΔV. And
After that, it gradually approaches zero due to discharge. As described above, the voltage of the pixel electrode is asymmetric, which causes problems such as flicker and deterioration of liquid crystal.

【００１１】さらに、注目すべきはこのような複雑な電
圧の変化が、個々の画素によって大きく違うことがある
ということである。例えば、ｔ₁ での電圧の立ち上がり
は、ＴＦＴの移動度、チャネル幅、チャネル長、活性化
領域の厚さ、ゲイト電圧（選択線の電圧）やドレイン電
圧（信号線の電圧）の大きさといった要因の影響を受け
る。ＴＦＴの移動度は、作製プロセスに大きく依存し、
同じパネルの中で顕著に異なることは考えにくいが、将
来の大画面液晶ディスプレーでは、その場所依存性がか
なり大きくなることが考えられる。活性化領域の厚さに
ついても大画面化にともなって大きな問題となるであろ
う。チャネル幅とチャネル長は、マスクプロセスの誤差
によって、通常、１０％程度の狂いがある。ゲイト電圧
は、選択線が延びるにしたがって減衰し、ドライバの近
くと最も遠い部分では１０％以上の違いがある。ドレイ
ン電圧に関しても同様である。Furthermore, it should be noted that such a complicated change in voltage may vary greatly depending on individual pixels. For example, the rise of the voltage at t ₁ depends on the mobility of the TFT, the channel width, the channel length, the thickness of the activation region, the magnitude of the gate voltage (select line voltage) and the drain voltage (signal line voltage). Affected by factors. The mobility of TFT depends largely on the fabrication process,
It is unlikely that they will be significantly different within the same panel, but in the future large-screen liquid crystal displays, it is possible that their location dependence will become considerably large. The thickness of the activation region will also become a big problem with the increase in screen size. The channel width and the channel length usually have a deviation of about 10% due to an error in the mask process. The gate voltage attenuates as the select line extends, and there is a difference of 10% or more between the portion near the driver and the portion farthest from the driver. The same applies to the drain voltage.

【００１２】また、飛び込み電圧は、ＴＦＴの寄生容量
に依存するが、これは、現在のプロセスでは、非セルフ
アラインプロセスで２０％の誤差が、また、セルフアラ
インプロセスでも１０％内外の差が発生するうえ、飛び
込み電圧はゲイト電圧に比例するので、先に述べたよう
にゲイト電圧がパネルの場所によって異なってしまうと
いうことは飛び込み電圧には、寄生容量の誤差にゲイト
電圧の誤差が相乗した効果がもたらされるということで
ある。Further, the jump-in voltage depends on the parasitic capacitance of the TFT. This is because in the current process, an error of 20% occurs in the non-self-aligned process, and a difference of 10% inside or outside occurs in the self-aligned process. In addition, since the jump-in voltage is proportional to the gate voltage, the fact that the gate voltage varies depending on the panel location as described above means that the jump-in voltage has an effect that the error of the parasitic capacitance and the error of the gate voltage are synergistic. Is brought about.

【００１３】一方、放電による画素電圧の低下は、ＴＦ
Ｔのチャネル長、チャネル幅、活性化領域の特性によっ
て大きく左右される。以上の結果として、画素電圧は、
実線で示されるものから、点線で示されるものまで、幅
広くばらつくのである。以上のような電圧の差が目的と
する範囲内に収まるように装置を作製するには、厳密な
品質管理が要求されるが、その結果、製品歩留りが著し
く低下する。現在のような性能が低くても構わない付加
価値の低い製品では、採算が取れるような歩留りであっ
ても、将来要求されるような高付加価値製品を製造する
には現在の製品レベルでは、採算をとることは不可能で
ある。On the other hand, the decrease in pixel voltage due to discharge is caused by TF
It largely depends on the channel length, channel width, and characteristics of the active region of T. As a result of the above, the pixel voltage is
There is wide variation from what is shown by the solid line to what is shown by the dotted line. Strict quality control is required to manufacture a device so that the voltage difference as described above falls within a target range, but as a result, the product yield is significantly reduced. For products with low added value that do not matter even if performance is low at present, in order to manufacture high value-added products that will be required in the future, even if the yield is profitable, at the current product level, It is impossible to make a profit.

【００１４】現在、ＴＦＴＬＣＤでは、階調表示は、信
号線の電圧を適切なレベルにコントロールすることによ
ってなされているが、以上のような現実を前にすると、
その階調表示は１６階調ですら不可能であると見られ
る。通常のＴＮ液晶のしきい値電圧は５Ｖ程度であり、
これを１６等分すると３００ｍＶであり、上述の電圧の
立ち上がりとそのばらつき、上述の飛び込み電圧の大き
さとそのばらつき、さらに、放電のばらつきを考慮する
と、よほど絞り込まないかぎり、３００ｍＶ程度の誤差
が生じてしまうものである。At present, in the TFT LCD, gradation display is performed by controlling the voltage of the signal line to an appropriate level, but in view of the above reality,
The gradation display seems to be impossible even with 16 gradations. The threshold voltage of a normal TN liquid crystal is about 5V,
If this is divided into 16 parts, it becomes 300 mV. Considering the rise of the voltage and its variation, the magnitude of the jump voltage and its variation, and the variation of the discharge, an error of about 300 mV occurs unless it is narrowed down. It is something that ends up.

【００１５】このような観点から、従来のようなアナロ
グ的な階調表示にかわって、本発明人らは、デジタル階
調表示方法を提唱している。これは、液晶に電圧を印加
する時間を制御することによって階調表示するものであ
り、例えば特願平３−１６９３０５、特願平３−１６９
３０６、特願平３−１６９３０７、特願平３−２０９８
６９等に述べられている。しかしながら、そのためには
現状の駆動速度に比べて、２０倍から３００倍の高速の
動作が必要とされていた。そのためには、ＮＭＯＳのＴ
ＦＴだけで駆動することはもはや困難で、ＴＦＴをＣＭ
ＯＳ化する必要があった。しかしながら、このような方
法を採用したとしても、現状では、各ＴＦＴの特性のば
らつきから来る階調の乱れは防ぐことは困難であった。From such a viewpoint, the present inventors have proposed a digital gradation display method in place of the conventional analog gradation display. This is a gradation display by controlling the time for applying a voltage to the liquid crystal, and for example, Japanese Patent Application Nos. 3-169305 and 3-169.
306, Japanese Patent Application No. 3-169307, Japanese Patent Application No. 3-2098
69 etc. However, for that purpose, a high-speed operation of 20 to 300 times higher than the current drive speed is required. To do this, NMOS T
It is no longer possible to drive only by FT, and the TFT CM
It was necessary to make it an OS. However, even if such a method is adopted, at present, it is difficult to prevent the disturbance of the gradation due to the variation in the characteristics of each TFT.

【００１６】例えば、１フレームの４５％だけ電圧状態
とすることによって、中間的な表示をおこなおうとして
も、ある画素には目的とする電圧の１１０％の電圧が印
加され、他の画素には９０％の電圧しか印加されないさ
れない場合には、前者では、１．１×４５％＝４９．５
％、後者では０．９×４５％＝４０．５％というように
その明るさに２０％以上もの違いがでてしまい、実際の
ところ８階調が精一杯である。For example, even if an intermediate display is performed by setting a voltage state of only 45% of one frame, a voltage of 110% of a target voltage is applied to one pixel and another pixel is applied. In the former case, 1.1 × 45% = 49.5 when only 90% voltage is applied.
%, In the latter case, there is a difference of 20% or more in the brightness such as 0.9 × 45% = 40.5%, and in fact, 8 gradations are full.

【００１７】この問題を解決するには、例えば、本発明
人らの発明である特願平３−２０９８７０に記述されて
いるように、予め外部記憶装置に、各画素の特性をイン
プットしておいて、画像信号をこのデータによって演算
処理し、画素に送るという方法があるが、これはそのデ
ータの演算処理が煩雑であり、したがって、周辺駆動回
路にかける負担が大きく、また、個々の画素を検査して
その補正データを入力するのに用する時間が膨大で（１
画素の検査・入力に１秒要するとすると、６４０×４８
０のパネルで、８５時間かかる）、コスト上昇の一因と
なる。In order to solve this problem, for example, as described in Japanese Patent Application No. 3-209870, which is the invention of the present inventors, the characteristics of each pixel are input into an external storage device in advance. Then, there is a method in which an image signal is arithmetically processed by this data and sent to the pixel, but this requires a complicated arithmetic processing of the data, and therefore a heavy load is imposed on the peripheral drive circuit and each pixel is The amount of time it takes to inspect and input the correction data is huge (1
If it takes 1 second to inspect and input pixels, 640 x 48
0 panel takes 85 hours), which contributes to the cost increase.

【００１８】[0018]

【発明が解決しようとする課題】本発明は、以上のよう
な現状のＴＦＴＬＣＤ、あるいはそれを改良したデジタ
ル階調方式のＬＣＤの欠点を補おうとして成されるもの
である。本発明では、まず、ＬＣＤパネルの特性が、各
ＴＦＴの影響を直接受けないような構造を提案する。個
々のＴＦＴの特性が画質に直接反映されないということ
は、ＴＦＴのばらつきの許容範囲が広がるということ
で、歩留りを上げ、製品のコストを下げることができ
る。また、本発明では、特にデジタル階調方式の駆動方
法に適した構造を提唱し、また、その駆動方法について
言及する。また、本発明では、上述のデジタル階調方式
を含めて、その他の高速動作によって高い付加価値を得
るのに適した構造を提案する。そして、以上のような構
造を作製するのに適したプロセスについても言及する。DISCLOSURE OF THE INVENTION The present invention is made to make up for the drawbacks of the current TFT LCD or the improved digital gradation type LCD as described above. The present invention first proposes a structure in which the characteristics of the LCD panel are not directly influenced by each TFT. The fact that the characteristics of individual TFTs are not directly reflected in the image quality means that the allowable range of variations in TFTs is widened, so that the yield can be increased and the product cost can be reduced. In addition, the present invention proposes a structure particularly suitable for a driving method of a digital gradation method, and mentions the driving method. Further, the present invention proposes a structure suitable for obtaining a high added value by other high-speed operations including the above-mentioned digital gradation method. Then, a process suitable for manufacturing the above structure will be referred to.

【００１９】[0019]

【問題を解決する方法】本発明の思想は、画素電極が電
圧状態にあるときには常に定常的な電圧が供給されるべ
きである、というものである。したがって、従来のよう
な時間とともに放電によって減少するような電圧を印加
することは避ける。そのためには、図１（Ａ）に示すよ
うな駆動回路を採用する。The idea of the invention is that a constant voltage should always be supplied when the pixel electrode is in the voltage state. Therefore, it is avoided to apply a voltage that decreases as time goes by, unlike the conventional case. For that purpose, a driving circuit as shown in FIG. 1A is adopted.

【００２０】この回路は２つのトランジスタを有してお
り、第１のトランジスタＴｒ₁ のゲイト（Ｇ₁ ）は選択
線Ｖ_G に、ドレイン（Ｄ₁ ）は信号線Ｖ_D に接続されて
いる。この状態は従来のＴＦＴＬＣＤと同様であるが、
本発明では、Ｔｒ₁ のソースを第２のトランジスタＴｒ
₂ のゲイト電極に接続する。そして、Ｔｒ₂ のドレイン
は電圧供給線Ｖ_LCに接続される。また、Ｔｒ₂ のソース
は画素電極に接続される。このように、信号線の信号を
間接的に画素電極に伝達する機構を採用したことが本発
明の特徴とすることであり、従来のように信号線の信号
が直接、画素に接続されている場合には動作時間の点で
極めて制約が多かったのであるが、間接的に画素に接続
することによって時間に余裕が出る。This circuit has two transistors. The gate (G ₁ ) of the first transistor Tr ₁ is connected to the selection line V _G , and the drain (D ₁ ) thereof is connected to the signal line V _D. This state is similar to the conventional TFT LCD,
In the present invention, the source of Tr ₁ is the second transistor Tr.
Connect to the gate electrode of ₂ . The drain of Tr ₂ is connected to the voltage supply line V _LC . The source of Tr ₂ is connected to the pixel electrode. As described above, the feature of the present invention is that the mechanism for indirectly transmitting the signal of the signal line to the pixel electrode is employed, and the signal of the signal line is directly connected to the pixel as in the conventional case. In this case, although there were many restrictions in terms of operation time, there is a margin in time by indirectly connecting to pixels.

【００２１】すなわち、信号線の信号は、それ自体は画
素電極に印加されないので、Ｔｒ₁を通過した信号が予
定されていたものより大きく変動してしまっていても、
Ｔｒ ₂ の制御に適する範囲に収まっていれば、画素電極
に印加される電圧は常に一定の値をとる。That is, the signal on the signal line is itself an image.
Since it is not applied to the elementary electrode, Tr₁The signal that passed
Even if it fluctuates more than what was specified,
Tr ₂If it is within the range suitable for controlling
The voltage applied to is always constant.

【００２２】すなわち、先に述べたように選択線の信号
パルスの幅は極めて短く、通常で７０μｓｅｃ、デジタ
ル階調をおこなうような特殊な場合には、その１０数分
の１から数１００分の１の幅しかない。このような短時
間では、各ＴＦＴの特性のばらつきによって、最終的
に、画素電極に保持される電圧は大きく異なってしまう
ことがよくある。That is, as described above, the width of the signal pulse of the select line is extremely short, usually 70 μsec, and in a special case where a digital gradation is performed, it is one tenth to several hundredths of that. There is only one width. In such a short time, the voltage held in the pixel electrode often often greatly changes due to variations in the characteristics of each TFT.

【００２３】一方、本発明の動作を解析してみると、Ｔ
ｒ₁ に印加される電圧パルスの幅はやはりそのように極
めて短時間であるので、そのソース電圧も大きく異なっ
てしまうのであるが、しかしながら、その電圧は、画素
電極に印加されるのではなく、第２のＴＦＴ、Ｔｒ₂ の
ゲイト電極に印加されるのであるため、ある程度、ＴＦ
Ｔごとにばらつきがあったとしても、最悪の特性を有す
るＴＦＴのソースの電圧がＴｒ₂ を制御できるのに十分
であればよい。On the other hand, when the operation of the present invention is analyzed, T
Since the width of the voltage pulse applied to r ₁ is also such an extremely short time, the source voltage also greatly differs, but the voltage is not applied to the pixel electrode, Since the voltage is applied to the gate electrodes of the second TFT and Tr ₂ , TF is applied to some extent.
Even if there is a variation for each T, it is sufficient that the source voltage of the TFT having the worst characteristic is sufficient to control Tr ₂ .

【００２４】もし、そのように条件を設定できれば、Ｔ
ｒ₂ のＯＮ／ＯＦＦを制御することによって、画素電極
には電圧供給線Ｖ_LCから一定の電圧を供給できる。すな
わち、画素電極に印加される電圧の大きさについては信
号線の信号は関与しない。信号線の信号はＯＮかＯＦＦ
かを伝えるだけである。If the condition can be set in this way, T
By controlling the ON / OFF of r _2, a constant voltage can be supplied to the pixel electrode from the voltage supply line V _LC . That is, the signal on the signal line does not contribute to the magnitude of the voltage applied to the pixel electrode. The signal on the signal line is ON or OFF
I just tell you.

【００２５】また、このＴｒ₂ の動作自体はＴｒ₁ に比
べて十分遅くても構わないことに注目すべきである。す
なわち、Ｔｒ₁ のＯＮ／ＯＦＦの動作が終了してから、
Ｔｒ ₂ が動作するようなことも可能である。というの
は、Ｔｒ₁ によってＴｒ₂ のゲイト電極には電荷が閉じ
込められており、したがって、次に再びＴｒ₁ に信号が
送られるまでの十分に長い時間の間にＴｒ₂ は反応すれ
ばよい。したがって、例えば３２階調程度のデジタル階
調をおこなう場合においても、Ｔｒ₂ には、アモルファ
スシリコンＴＦＴのような動作の遅いものを使用するこ
とも可能である。Also, this Tr₂The operation itself is Tr₁Ratio to
It should be noted that it is OK to be late enough. You
Nori, Tr₁After the ON / OFF operation of is completed,
Tr ₂Can also work. Because
Is Tr₁By Tr₂Charge is closed on the gate electrode of
Included, so again Tr₁Signal to
Tr within a long enough time to be sent₂Is reacting
Good. Therefore, for example, a digital floor with about 32 gradations
Even when performing a key, Tr₂Amorfa
Use a slow-moving device such as a silicon TFT.
Both are possible.

【００２６】さらに、図１（Ａ）の構成では、Ｔｒ₁ の
負担を従来のＴＦＴに比べて格段に削減する。従来の方
式では、画素電極に送られる電荷は、全てＴＦＴを通過
しなければならなかった。しかも、最大でも７０μｓｅ
ｃの短い時間に通過する必要があった。しかしながら、
本発明では、Ｔｒ₁ を通過する電荷はＴｒ₂ のゲイトと
ドレイン間の容量に相当する電荷である。例えば、画素
の大きさを、３００μｍ×３００μｍであり、厚さが６
μｍであるとし、Ｔｒ₂ のゲイト電極の大きさを１０μ
ｍ×１０μｍとし、ゲイト絶縁膜の厚さを０．２μｍと
すれば、前者の静電容量は、後者の実に３０倍であり、
また、ゲイト電極の大きさをより小さく、例えば５μｍ
×５μｍとすれば、実に１２０倍にもなる。Further, in the configuration of FIG. 1A, the load on Tr ₁ is significantly reduced as compared with the conventional TFT. In the conventional method, all the charges sent to the pixel electrode have to pass through the TFT. Moreover, the maximum is 70 μse
It was necessary to pass in a short time of c. However,
In the present invention, the charges passing through Tr ₁ are charges corresponding to the capacitance between the gate and the drain of Tr ₂ . For example, the pixel size is 300 μm × 300 μm, and the thickness is 6
μm, and the size of the gate electrode of Tr ₂ is 10 μm
If the gate insulating film has a thickness of 0.2 μm, the capacitance of the former is 30 times that of the latter,
Also, the size of the gate electrode is made smaller, for example, 5 μm.
If it is × 5 μm, it will be 120 times as large.

【００２７】明らかに、従来の方法にはＴＦＴに過大な
負担がかかっていることが分かる。一方、本発明では、
Ｔｒ₁ の負担は従来のＴＦＴの３０〜１２０分の１、あ
るいはそれ以下で済む。このことは、従来の方式に比べ
てＴｒ₁ の速度を３０〜１２０倍、あるいはそれ以上と
することが可能となる。例えば、従来の方式を採用する
限りにおいては、アモルファスシリコンＴＦＴでデジタ
ル階調をおこなうことは不可能であった。それは、アモ
ルファスシリコンの移動度が極めて小さいため従来のよ
うに大きな電荷移動を伴う高速動作ができなかったから
である。Obviously, the conventional method imposes an excessive burden on the TFT. On the other hand, in the present invention,
The burden on Tr ₁ is 30 to 120 times lower than that of the conventional TFT, or less. This makes it possible to increase the speed of Tr ₁ by 30 to 120 times or more as compared with the conventional method. For example, as long as the conventional method is adopted, it is impossible to perform digital gradation with an amorphous silicon TFT. This is because the mobility of amorphous silicon is extremely low, and thus it was not possible to perform high-speed operation with large charge transfer as in the conventional case.

【００２８】しかしながら、本発明では、電荷の量は従
来に比べて格段に小さいのでそのことは全く問題ではな
い。したがって、アモルファスシリコンＴＦＴを従来の
１００倍程度の速度で駆動して、６４階調やそれ以上の
デジタル階調をおこなうことができる。アモルファシシ
リコンＴＦＴの作製温度はポリシリコンＴＦＴに比べて
低いので量産性に優れ、生産コストが抑制される。However, in the present invention, the amount of electric charge is significantly smaller than that in the conventional case, and this is not a problem at all. Therefore, it is possible to drive the amorphous silicon TFT at a speed of about 100 times that of the related art to perform 64 gradations or more digital gradations. Since the manufacturing temperature of the amorphous silicon TFT is lower than that of the polysilicon TFT, mass productivity is excellent and the production cost is suppressed.

【００２９】一方、Ｔｒ₂ の動作はどうかというと、そ
の動作速度はＴｒ₁ の１００分の１以上、好ましくは２
０分の１以上であれば十分である。この場合にはＴｒ₂
を通過する電荷は従来と同様であるが、速度が遅くても
よいので、例えば、３２階調のデジタル階調をおこなう
場合に、Ｔｒ₂ にアモルファスシリコンＴＦＴを用いて
もよい。その場合には、Ｔｒ₂ のスイッチング速度が、
従来のアモルファスシリコンＴＦＴと同じく７０μｓｅ
ｃとすれば、デジタル階調の最小周期は３３ｍｓｅｃの
３２分の１、約１ｍｓｅｃであるが、Ｔｒ₂ の動作速度
はそのわずか７％であるので、全く問題なく動作する。
もちろん、ポリシリコンＴＦＴであれば十分な容量を確
保できることは言うまでもない。On the other hand, regarding the operation of Tr ₂ , the operation speed is 1/100 or more of Tr ₁ , preferably 2
It is sufficient if it is 1/0 or more. In this case Tr ₂
The electric charge passing through is the same as that of the conventional one, but the speed may be slow. Therefore, for example, when performing 32 digital gradations, an amorphous silicon TFT may be used for Tr ₂ . In that case, the switching speed of Tr ₂ is
70μse, same as conventional amorphous silicon TFT
If it is c, the minimum period of digital gradation is 1/32 of 1/32 of 33 msec, but since the operating speed of Tr ₂ is only 7% of that, it operates without any problem.
Of course, it is needless to say that a polysilicon TFT can secure a sufficient capacity.

【００３０】また、より高階調表示のためにＴｒ₂ の動
作に余裕を持たせる目的で、Ｔｒ₂のチャネル幅を大き
くしてもよいが、その場合には、Ｔｒ₁ の負荷であるＴ
ｒ₂のゲイト−ドレイン容量が大きくなるので注意が必
要である。例えば、チャネル幅を５倍にするとＴｒ₂ の
駆動能力は５倍になるが、Ｔｒ₁ の負荷も５倍になり、
Ｔｒ₁ の動作速度は２０％になる。Further, the channel width of Tr ₂ may be increased for the purpose of giving a margin to the operation of Tr ₂ for higher gradation display. In that case, the load of T ₁ is T.
Care must be taken because the gate-drain capacitance of r ₂ becomes large. For example, if the channel width is increased by 5 times, the driving capability of Tr ₂ is increased by 5 times, but the load of Tr ₁ is also increased by 5 times.
The operating speed of Tr ₁ is 20%.

【００３１】図１（Ａ）の駆動方法の例を図１（Ｂ）に
よって説明する。まず、選択線と信号線には従来と同様
に信号が送られる。ただ、信号線に入力される信号は純
粋なデジタル信号である。一方、電圧供給線には、正と
負が交互に現れる信号が送られる。この信号は選択線と
同じ周期で繰り返される。電圧供給線の信号は、この例
では選択線にパルスが印加されている間は０となるよう
にする。選択線、信号線、電圧供給線の信号をそれぞれ
図中のＶ_G 、Ｖ_D 、Ｖ_LCに示す。An example of the driving method of FIG. 1A will be described with reference to FIG. First, a signal is sent to the selection line and the signal line as in the conventional case. However, the signal input to the signal line is a pure digital signal. On the other hand, a signal in which positive and negative alternately appear is sent to the voltage supply line. This signal is repeated at the same cycle as the select line. In this example, the signal of the voltage supply line is set to 0 while the pulse is applied to the selection line. The signals of the selection line, the signal line, and the voltage supply line are shown as V _G , V _D , and V _LC in the figure, respectively.

【００３２】このとき、回路の各点での電圧の変化を調
べる。図１（Ａ）中の点Ｖ₁ とＶ₂の電圧を図 1（Ｂ）
のＶ₁ 、Ｖ₂ に示す。まず、Ｔｒ₁ のソース側の電圧Ｖ
₁ は、選択線と信号線の信号によって、実線のように電
圧が立ち上がり、選択線のパルスが切れることによって
飛び込み電圧による軽い電圧降下があり、その後、放電
によって減衰してゆく。At this time, the change in voltage at each point of the circuit is examined. The voltages at points V ₁ and V ₂ in FIG. 1 (A) are shown in FIG. 1 (B).
Are shown as V ₁ and V ₂ . First, the voltage V on the source side of Tr _{1
In the case of 1} , the voltage rises as shown by the solid line due to the signals of the selection line and the signal line, and there is a slight voltage drop due to the jump-in voltage when the pulse of the selection line is cut off, and then it decays due to discharge.

【００３３】一方、Ｔｒ₂ のソース側の電圧、すなわち
画素電極の電圧は、Ｖ₁ が電圧状態になったことによっ
て、Ｔｒ₂ がオン状態となる。次に、電圧供給線に電圧
が印加されるので、画素電極はその電圧によって、充電
される。ここで、注意しなければならないことは、既に
Ｔｒ₂ はＯＮ状態であるので、その充電は、実質的に
は、Ｔｒ₂ のオン抵抗と画素電極の容量によって決定さ
れ、極めて立ち上がりが早いということである。On the other hand, with respect to the voltage on the source side of Tr ₂ , that is, the voltage of the pixel electrode, Tr ₂ is turned on because V ₁ is in the voltage state. Next, since the voltage is applied to the voltage supply line, the pixel electrode is charged by the voltage. Here, it should be noted that Tr ₂ is already in the ON state, so that its charging is substantially determined by the ON resistance of Tr ₂ and the capacitance of the pixel electrode, and the rise is extremely fast. Is.

【００３４】さて、本発明では通常は、選択線のパルス
が切れてから一定時間が経過してから電圧供給線に信号
を送るようにする。もちろんパルスが切れると同時に電
圧供給線に電圧を印加してもよいが、特にＴｒ₂ に動作
速度の遅いＴＦＴを使用して、デジタル方式（特に本発
明人等の発明である特願平３−１６３８７０、同３−１
６３８７１、同３−１６３８７２、同３−１６３８７３
に述べられた方式）で高階調表示をおこなおうとする場
合には賢明な方法ではない。In the present invention, the signal is normally sent to the voltage supply line after a certain time has elapsed since the pulse of the selection line was cut off. Of course, a voltage may be applied to the voltage supply line at the same time when the pulse is cut off, but especially when a TFT having a slow operation speed is used for Tr ₂ , a digital method (in particular, the invention of the present inventors, Japanese Patent Application No. 163870, 3-1
63871, 3-163872, 3-163873
It is not a wise method when high gradation display is performed by the method described in (1).

【００３５】例えば、６４階調のデジタル階調表示をす
ることを考える。選択線のパルスの繰り返し周期は、最
短で５００μｓｅｃである。選択パルスの幅は、４８０
行のマトリクスでは１μｓｅｃであるが、先述したよう
にＴｒ₁ の負荷は小さいので、十分に駆動できる。ま
た、Ｔｒ₁ のソース側の電圧が、仮に十分に電圧が上が
りきらなくても、Ｔｒ₂ を駆動するに十分な電圧が供給
されていれば問題はない。したがって、Ｔｒ₁ までは何
の問題も生じない。すなわち、選択線のパルスがきれた
とき（選択線のパルスが送られてから１μｓｅｃ後）に
はＴｒ₁ のソース側は十分な高電圧状態となっている。Consider, for example, displaying 64 gradations of digital gradation. The repetition cycle of the pulse of the selection line is 500 μsec at the shortest. The width of the selection pulse is 480
Although it is 1 μsec in the matrix of rows, as described above, the load of Tr ₁ is small, so that it can be sufficiently driven. Further, even if the voltage on the source side of Tr ₁ does not rise sufficiently, there is no problem as long as a sufficient voltage for driving Tr ₂ is supplied. Therefore, no problem occurs up to Tr ₁ . That is, when the pulse of the select line is cut off ( ₁ μsec after the pulse of the select line is sent), the source side of Tr ₁ is in a sufficiently high voltage state.

【００３６】さて、Ｔｒ₂ の駆動能力は最低のもので、
ＯＮ状態となるのに７０μｓｅｃ要するとしよう。しか
しながら、パネルには、より特性の優れたＴＦＴが存在
することがある。ある画素のＴｒ₂ に対応するＴＦＴ
は、６０μｓｅｃでＯＮ状態となるかもしれない。この
ような違いは、活性化層の膜質の微妙なちがいによって
もたらされる移動度の差に、フォトマスクの微妙なちが
いによってチャネル幅やチャネル長が異なることが重畳
されて生じる。Now, the driving capability of Tr ₂ is the lowest,
Suppose that it takes 70 μsec to turn on. However, there may be TFTs with better characteristics in the panel. TFT corresponding to Tr ₂ of a certain pixel
May be turned on in 60 μsec. Such a difference is caused by a difference in mobility caused by a subtle difference in film quality of the activation layer, and a difference in channel width and channel length due to a subtle difference in photomask.

【００３７】もし、そのようなさまざまな特性のＴＦＴ
を搭載したパネルにおいて、選択パルスが切れると同時
に、あるいは選択パルスが持続している間から電圧供給
線Ｖ _LCに電圧を印加したとすると、ある画素では、６０
μｓｅｃ後には充電が完了し、ある画素では充電が完了
するまで７０μｓｅｃの時間がかかる。その差は１０μ
ｓｅｃで、充分、小さいように思えるが、これは、上記
最小繰り返し周期５００μｓｅｃの２％である。If the TFT has various characteristics
When the selection pulse is cut off on a panel equipped with
Voltage supply during or while the selection pulse continues
Line V _LCIf a voltage is applied to the
Charging is completed after μsec, and charging is completed for a certain pixel
It takes 70 μsec. The difference is 10μ
sec seems to be small enough, but this is above
It is 2% of the minimum repetition period of 500 μsec.

【００３８】６４階調を達成するには、画素ごとのパル
スの持続時間は１．６％以内に抑えなければならないの
にこのように２％もの大きな差が生じてしまうと、実
際、６４階調の表示はもはや意味がない。もちろん、Ｔ
ＦＴの特性をそろえることによって対処できるが、その
結果、歩留りが低下することは本発明の意図することで
はない。In order to achieve 64 gradations, the duration of the pulse for each pixel must be suppressed within 1.6%, but if such a large difference of 2% occurs, in fact, 64th floor The display of the key is no longer meaningful. Of course, T
It can be dealt with by aligning the characteristics of the FT, but it is not the intention of the present invention that the yield is reduced as a result.

【００３９】一方、選択線のパルスが切れてから８０μ
ｓｅｃや１００μｓｅｃ後に、電圧供給線に電圧を印加
した場合はというと、すでに全てのＴｒ₂ はＯＮ状態で
あるので、全ての画素が問題なくほぼ同一時間に電圧状
態となる。このときの充電までに要する時間に関して、
画素の関与するパラメータは、画素容量と、Ｔｒ₂ のＯ
Ｎ抵抗である。ＯＮ抵抗は１０⁶ Ω程度、画素電極の容
量は１０^-13 Ｆ程度であるので、この時定数は１００ｎ
ｓｅｃである。On the other hand, 80 μm after the pulse of the selection line is cut off
When a voltage is applied to the voltage supply line after sec or 100 μsec, since all Tr ₂ are already in the ON state, all the pixels are in the voltage state at almost the same time without any problem. Regarding the time required to charge at this time,
The parameters related to the pixel are the pixel capacity and the O of Tr ₂ .
N resistance. Since the ON resistance is about 10 ⁶ Ω and the capacitance of the pixel electrode is about 10 ^-13 F, this time constant is 100 n.
sec.

【００４０】したがって、どんなに画素ごとの時定数が
ばらついても、そのばらつきが時定数の５０％以内であ
れば、それは１００ｎｓｅｃの違いであり、繰り返し周
期５００μｓｅｃに比べると極めて小さく（０．０２
％）、上述の６４階調の条件（ばらつき、１．６％以
内）を満たす。したがって、このように、一定の猶予を
もってから電圧供給線に電圧を供給する方法は高階調表
示に有利である。Therefore, no matter how the time constant varies from pixel to pixel, if the variation is within 50% of the time constant, it is a difference of 100 nsec, which is extremely smaller than the repetition cycle of 500 μsec (0.02).
%), And the above-described condition of 64 gradations (variation, within 1.6%) is satisfied. Therefore, the method of supplying the voltage to the voltage supply line after a certain delay as described above is advantageous for high gradation display.

【００４１】電圧供給線の電圧を切る時も同じ配慮を払
わなければならない。この過程では選択線にパルスが印
加される前に電圧供給線の電圧を解除することが望まれ
る。そのようにすることによって、画素に保持されてい
た電荷を確実に放出できるからである。The same consideration must be taken when turning off the voltage of the voltage supply line. In this process, it is desired to release the voltage of the voltage supply line before the pulse is applied to the selection line. By doing so, the charges held in the pixel can be surely discharged.

【００４２】例えば、選択パルス印加時も電圧供給線に
電圧がかかったままであると、Ｔｒ ₁ が選択されなかっ
た場合（すなわち、信号線には信号がこなかった場合）
には、Ｔｒ₂ のゲイト電極にあった電荷はなくなり、自
動的にＴｒ₂ はＯＦＦ状態となり、結局、意図に反して
画素に電荷が取り残されることとなる。For example, even when the selection pulse is applied, the voltage supply line
If the voltage remains on, Tr ₁Is not selected
(That is, when there is no signal on the signal line)
To Tr₂The charge on the gate electrode of the
Dynamically Tr₂Turns off, and in the end, unintentionally
The electric charge is left behind in the pixel.

【００４３】そのようなことをを避けるには、選択線に
パルスがくる前に、電圧供給線の電圧を０として、画素
の電荷を全て放出しておくことが望まれる。すなわち、
電圧供給線の電圧を０にしてから選択パルスを印加する
までに時間τだけ間を置く。もっとも、この電荷放出に
要する時間は先の時定数程度であるので、それほど神経
質になる必要はない。In order to avoid such a situation, it is desirable to set the voltage of the voltage supply line to 0 and discharge all the charges of the pixel before the pulse is applied to the selection line. That is,
There is a time τ between setting the voltage of the voltage supply line to 0 and applying the selection pulse. However, since the time required for discharging the charge is about the time constant described above, it is not necessary to be so nervous.

【００４４】第２の周期では、電圧供給線の電圧は負と
し、交流化をおこなう。やはり、選択パルスが切れてか
ら一定の時間が経過したのちに電圧供給線に負の電圧を
供給する。従来の方法では、交流化をおこなうには信号
線の信号の極性を反転させていたが、本発明では、図１
（Ｂ）に示すように信号線の信号の極性を反転させる必
要はない。In the second cycle, the voltage of the voltage supply line is set to a negative value and alternating current is performed. Again, a negative voltage is supplied to the voltage supply line after a certain time has elapsed since the selection pulse was cut off. In the conventional method, the polarity of the signal on the signal line was inverted in order to make alternating current.
It is not necessary to invert the polarity of the signal on the signal line as shown in (B).

【００４５】また、図から明らかなように、従来のよう
な飛び込み電圧による電圧の変動はＶ₁ に限られ、画素
に印加される電圧にはそのような変動はまったくない。
また、自然放電による減衰もない。これは、従来の方式
では、画素に印加される電圧は画素電極に保持された静
電気であったのに対し、本発明では、画素に印加されて
いる電圧が常に定電圧の電圧供給線から供給されたもの
であるからである。この違いはまさに本発明の特徴とす
るところである。Further, as is apparent from the figure, the conventional voltage fluctuation due to the jump voltage is limited to V _{1, and} there is no such fluctuation in the voltage applied to the pixel.
Also, there is no attenuation due to spontaneous discharge. In the conventional method, the voltage applied to the pixel is static electricity held in the pixel electrode, whereas in the present invention, the voltage applied to the pixel is always supplied from the voltage supply line of constant voltage. It was done. This difference is exactly the feature of the present invention.

【００４６】また、素子のばらつきを考慮する目的でＴ
ｒ₁ の特性が良くない場合を図中に点線で示した。すな
わち、素子の特性が良くないため、Ｔｒ₁ のソース電圧
は、立ち上がりが悪くて、ドレインの電圧に達せず、ま
た、寄生容量が大きくて飛び込み電圧の影響が大きく、
さらに、自然放電も大きい様子を示している。このよう
なＴＦＴと実線で示すような特性のＴＦＴを同じパネル
に搭載した場合には、従来の方式では、色むらがひどく
て、使用できないのであったが、本発明では何ら問題と
ならない。For the purpose of considering the variation of the element, T
The case where the characteristic of r ₁ is not good is shown by a dotted line in the figure. That is, since the characteristics of the element are not good, the source voltage of Tr ₁ does not reach the voltage of the drain because of a poor rise, and the parasitic capacitance is large and the influence of the jump-in voltage is large.
Furthermore, it also shows that natural discharge is large. When such a TFT and a TFT having the characteristics shown by the solid line are mounted on the same panel, the conventional method causes severe color unevenness and cannot be used, but the present invention does not cause any problem.

【００４７】すなわち、例え、点線で示されたような特
性を示すＴＦＴであっても、最終的な（電圧供給線の電
圧が０になるときの）ソースの電圧がＴｒ₂ の制御をお
こなうに十分なものであれば何ら画素電極には影響がな
いからである。In other words, even if the TFT has the characteristics shown by the dotted line, the final source voltage (when the voltage of the voltage supply line becomes 0) controls Tr _2. This is because the pixel electrode is not affected as long as it is sufficient.

【００４８】図にも示したように、Ｖ₁ が点線で示され
るような場合でも、Ｖ₂ にはその影響はほとんどない。
従来は、このＶ₁ の電圧のばらつきをいかに小さくする
かということが最大の問題であった。そのため歩留りが
上がらず、生産コストが高かった。本発明では、従来に
は不良とされていたようなパネルであっても、十分に使
用できる。As shown in the figure, even if V ₁ is shown by the dotted line, V ₂ has almost no effect.
Conventionally, how to reduce the variation of the voltage V ₁ has been the biggest problem. Therefore, the yield did not increase and the production cost was high. In the present invention, even a panel which has been considered to be defective in the past can be sufficiently used.

【００４９】例えば、図１（Ｂ）のＶ₁ で点線で示され
るような特性のＴＦＴが多く含まれているようなパネル
であっても、例えば、その電圧が、Ｔｒ₂ のしきい値電
圧以上となるように、選択線および信号線の電圧を高く
設定してやればよい。当然のことながら、電圧を高く設
定し過ぎた為に、良品のＴＦＴを破壊するようなことが
あってはならない。For example, even in a panel including a large number of TFTs having the characteristics indicated by the dotted line V ₁ in FIG. 1B, the voltage is, for example, the threshold voltage of Tr ₂ . As described above, the voltages of the selection line and the signal line may be set high. As a matter of course, it is not allowed to break a good TFT by setting the voltage too high.

【００５０】実際には、本発明人らの試作では、１０行
１０列（１００素子）の小規模なパネルにおいて選択パ
ルスの高さを１５Ｖ、信号線の電圧を１０Ｖとしたと
き、Ｖ ₁ が、５Ｖ以上であるＴＦＴを９０％以上形成す
ることは極めて容易なことであった。この過程での歩留
りは９５％以上であった。この場合には、さらに、ＴＦ
Ｔのゲイト電圧およびドレイン電圧を５Ｖ引き上げる
と、９９％のＴＦＴにおいて５Ｖ以上が達成できた。し
かも、このような操作によって破壊されるＴＦＴはなか
った。Actually, in the trial production by the present inventors, 10 lines
Selectable patterns on a small panel of 10 rows (100 elements)
If the height of the loose is 15V and the voltage of the signal line is 10V,
Come, V ₁Form 90% or more of TFTs with 5V or more
It was extremely easy to do. Yield in this process
Was 95% or more. In this case, TF
Raise the gate voltage and drain voltage of T by 5V
Then, 5% or more could be achieved in 99% of the TFTs. Shi
Maybe some TFTs are destroyed by such an operation
It was.

【００５１】しかしながら、従来の方式を採用したので
あれば、このようなパネルでは、白黒の表示すらおぼつ
かないものであった。すなわち、上記のパネルでは、Ｖ
₁ は、平均値が７．２Ｖで±０．９Ｖの範囲には６０％
しかなかった。その場合には、たった８階調の階調表示
をおこなうのであっても４０％のＴＦＴは適さないとい
うことであった。もし、９０％以上のＴＦＴが、Ｖ₁ ＝
（７．２±０．９）Ｖの範囲に入るようにパネルを選別
すれば、歩留りは著しく低下した。もちろん、この試作
は条件の不十分なものであったので、条件を最適化すれ
ば歩留りを上げることは可能であるが、より大規模なデ
ィスプレーを作製するにあたっては非常な労力を要する
ものである。However, if the conventional system is adopted, such a panel would not even display black and white. That is, in the above panel, V
₁ is 60% in the range of ± 0.9V with an average value of 7.2V.
There was nothing else. In that case, 40% of the TFT is not suitable even when performing gradation display of only 8 gradations. If 90% or more of the TFTs have V ₁ =
The yield was remarkably reduced when the panels were selected so as to fall within the range of (7.2 ± 0.9) V. Of course, this trial production had insufficient conditions, so it is possible to increase the yield by optimizing the conditions, but it takes a great deal of effort to make a larger-scale display. .

【００５２】本発明では、１つの画素に最低２つのＴＦ
Ｔを形成しなければならないので、その分、歩留りが低
下することが懸念されるが、そのＴＦＴに要求される特
性は、上述のように従来の方式によるものに比べて基準
が緩いのでそのこと自体が歩留りの低下につながること
はほとんどない。In the present invention, one pixel has at least two TFs.
Since T has to be formed, there is a concern that the yield will be reduced by that amount, but the characteristics required for the TFT are looser than those of the conventional method, as described above. It rarely leads to yield loss.

【００５３】図１の場合には各列ごとに選択線と電圧供
給線が設けられている。そのために従来の方法に比べて
配線が２倍となり、画素の開口率が低下するおそれがあ
る。実際には既存の液晶ディスプレー装置でも、選択線
に平行に配線を形成して、これを付加容量配線としても
ちいることが、特にＴＦＴでの寄生容量が問題となった
アモルファスシリコンＴＦＴを用いたものでは必要とさ
れていたので、配線の密度が増加して開口率が低下する
ということは従来の技術に比べて不利なことではない
が、その端子接続を考慮した場合、確かに２倍の実装密
度が要求される。この問題を解決するには、図３に示す
ような方法を採用することが出来る。In the case of FIG. 1, a selection line and a voltage supply line are provided for each column. Therefore, the wiring is doubled as compared with the conventional method, and the aperture ratio of the pixel may decrease. Actually, even in the existing liquid crystal display device, the wiring is formed in parallel with the selection line and is used as the additional capacitance wiring, in particular, the one using the amorphous silicon TFT in which the parasitic capacitance in the TFT becomes a problem. Since it was required, the fact that the density of wiring increases and the aperture ratio decreases is not a disadvantage compared to the conventional technology, but when considering the terminal connection, it is certainly twice the mounting. Density is required. To solve this problem, a method as shown in FIG. 3 can be adopted.

【００５４】図３（Ａ）では、隣接した２列の画素列の
電圧供給線を共有した構造とした。このような構造をと
ることによって、配線の密度を図１の方法に比べて２５
％削減でき、従来の理想的なアクティブマトリクス方式
の１．５倍の実装密度に抑えることができる。同様に、
隣接する３列の画素列ごとに１つの電圧供給線をもうけ
るという方法も、あるいは、それ以上の多くの列で１つ
の電圧供給線を共有することも可能である。全ての画素
列が電圧供給線を共有することは可能であるが、その場
合には画素の構造が特殊なものであると同時に、特殊な
駆動をする必要がある。In FIG. 3A, the voltage supply lines of two adjacent pixel columns are shared. By adopting such a structure, the wiring density is 25% as compared with the method of FIG.
%, And the mounting density can be suppressed to 1.5 times that of the conventional ideal active matrix system. Similarly,
It is possible to provide one voltage supply line for each of the three adjacent pixel columns, or to share one voltage supply line with many more columns. It is possible for all pixel columns to share the voltage supply line, but in that case, the pixel structure is special and at the same time special driving is required.

【００５５】図３（Ａ）の駆動例を同図（Ｂ）を用いて
説明する。Ｖ_G 、Ｖ_G ’は、それぞれ上と下の選択線の
信号を、Ｖ_D は、信号線の信号を、Ｖ_LCは電圧供給線の
信号を示し、また、Ｖ₁ 、Ｖ₂ において実線は、図３
（Ａ）中の点Ｖ₁ 、Ｖ₂ の電圧（上の画素）の、破線は
点Ｖ₁ ’、Ｖ₂ ’の電圧（下の画素）の電圧を示す。選
択線の信号および信号線の信号は従来あるいは図１の場
合と同様である。しかしながら、電圧供給線の信号は図
１の場合とは異なり、上下２つの信号線のパルスが持続
している間は電圧状態ではない。すなわち、上下２つの
画素の電荷が移動する必要があるからである。The driving example of FIG. 3A will be described with reference to FIG. V _G and V _G 'represent the signals on the upper and lower selection lines, V _D indicates the signal on the signal line, V _LC indicates the signal on the voltage supply line, and the solid lines at V ₁ and V ₂ are shown in FIG. Three
The broken lines of the voltages at the points V ₁ and V ₂ (upper pixel) in (A) indicate the voltages at the points V ₁ ′ and V ₂ ′ (lower pixel). The signal of the selection line and the signal of the signal line are the same as those in the conventional case or FIG. However, unlike the case of FIG. 1, the signal of the voltage supply line is not in the voltage state while the pulses of the upper and lower two signal lines continue. That is, the charges of the upper and lower two pixels need to move.

【００５６】まず、上の選択線にパルスが送られる。こ
のとき、信号線には信号が来ているので、上の画素のＴ
ＦＴ（Ｔｒ₁ ）はオン状態となり、Ｖ₁ は電圧状態とな
る。したがって、上の画素の第２のＴＦＴ（Ｔｒ₂ ）も
ＯＮ状態となる。続いて、下の選択線にパルスが送られ
るが、そのときには信号線は電圧状態でないので、
Ｖ ₁ ’は電圧状態とはならない。したがって、下の画素
のＴＦＴ（Ｔｒ₁ ’）はＯＦＦ状態のままであり、ま
た、下の画素の第２のＴＦＴ（Ｔｒ₂ ’）もＯＦＦ状態
を保つ。First, a pulse is sent to the upper select line. This
, The signal is coming to the signal line, so the T of the upper pixel
FT (Tr₁) Is turned on and V₁Is the voltage state
It Therefore, the second TFT (Tr₂)Also
It is turned on. Then a pulse is sent to the select line below.
However, since the signal line is not in the voltage state at that time,
V ₁'Is not a voltage state. Therefore, the lower pixel
TFT (Tr₁’) Remains in the OFF state,
In addition, the second TFT (Tr₂’) Is also OFF
Keep

【００５７】一方、両選択線のパルスが途切れてから、
共通の電圧供給線に信号が送られる。その結果、ＯＮ状
態であるＴｒ₂ を通って上の画素電極に電圧が供給さ
れ、画素は定電圧状態となる。一方、下の画素では、Ｔ
ｒ₂ ’がＯＦＦ状態であるので画素電極は電圧状態では
ない。On the other hand, after the pulses on both selection lines are interrupted,
A signal is sent to the common voltage supply line. As a result, a voltage is supplied to the upper pixel electrode through Tr _{2 in the} ON state, and the pixel is in the constant voltage state. On the other hand, in the lower pixel, T
Since r ₂ 'is in the OFF state, the pixel electrode is not in the voltage state.

【００５８】このようにして、１周期が経過して、再
び、この画素の選択線にパルスが送られる。その直前
に、あるいは同時に電圧供給線のパルスが切られるの
で、電圧状態であった上の画素の電荷は、ＯＮ状態のＴ
ｒ₂ を経由して流れ、上の画素は電圧状態でなくなる。In this way, after one cycle has elapsed, a pulse is again sent to the selection line of this pixel. Immediately before or at the same time, the pulse of the voltage supply line is cut off, so that the electric charge of the upper pixel which was in the voltage state is turned on by the T
flow through r ₂ and the upper pixel is no longer in the voltage state.

【００５９】さて、今度は、選択線のパルスと信号線の
信号から上の画素は選択されず、下の画素が選択される
こととなる。したがって、Ｔｒ₁ はＯＦＦ状態のまま
で、また、Ｔｒ₂ もＯＦＦ状態を保つ。一方、Ｔｒ₁ ’
はＯＮ状態となり、したがって、Ｔｒ₂ ’はＯＮ状態を
持続することとなる。その後、電圧供給線に電圧が加え
られ、ＯＮ状態のＴｒ₂ ’を経由して下の画素電極に電
圧が加えられる。上の画素電極には電圧は印加されな
い。Now, the upper pixel is not selected from the pulse of the selection line and the signal of the signal line, but the lower pixel is selected. Therefore, Tr ₁ remains off, and Tr ₂ also remains off. On the other hand, Tr ₁ '
Is in the ON state, and therefore Tr ₂ 'will remain in the ON state. After that, a voltage is applied to the voltage supply line, and a voltage is applied to the lower pixel electrode via Tr ₂ ′ in the ON state. No voltage is applied to the upper pixel electrode.

【００６０】図３では、Ｖ₁ とＶ₁ ’での電圧の比較に
よって２つのＴＦＴ、Ｔｒ₁ とＴｒ ₁ ’のトランジスタ
特性が著しく異なる様子が示されている。Ｔｒ₁ は、電
圧の立ち上がりもよく、飛び込み電圧の低下も少なく、
自然放電も小さく、極めて優れた特性を示す。一方、Ｔ
ｒ₁ ’は、これらの全てにわたって特性が劣っている。
通常は、このような特性の大きく異なるＴＦＴを同じデ
ィスプレー上に形成するとむらがひどくて階調表示等の
精密な動作の必要なディスプレーには使用できなかった
のである。In FIG. 3, V₁And V₁’For voltage comparison
Therefore, two TFTs, Tr₁And Tr ₁’Transistor
It is shown that the characteristics are significantly different. Tr₁Is a
The rise of the pressure is good, and the drop-in voltage is low,
Natural discharge is also small, and it shows extremely excellent characteristics. On the other hand, T
r₁'Has poor properties over all of these.
Normally, TFTs with such characteristics that differ greatly are used for the same device.
If it is formed on the display, the unevenness is severe and the gradation display etc.
It could not be used for displays that require precise movement
Of.

【００６１】しかしながら、本発明では、例えＴｒ₁ ’
の特性が他と比べて劣っていたとしても、１周期の間、
第２のＴＦＴ、Ｔｒ₂ ’のしきい値電圧以上であれば、
また望ましくは、電圧供給線に印加される以上の電圧で
あれば、画素電極には一定の電圧を供給でき、そのため
にむら等の問題はない。すなわち、従来であれば不良と
されていたパネル（ＴＦＴ）を使用できる。そのために
は、最も特性の悪いＴＦＴが上記の条件を満たすように
信号線の電圧や選択線の電圧を調整すればよいのであ
る。このようにして、結果的にそれまで不良とされてき
たパネルを使用できるので、歩留りの向上や製造コスト
の低下をもたらす。However, in the present invention, for example, Tr ₁ '
Even if the characteristics of is inferior to others, during one cycle,
If it is higher than the threshold voltage of the second TFT, Tr ₂ ',
Further, desirably, if the voltage is higher than that applied to the voltage supply line, a constant voltage can be supplied to the pixel electrode, so that there is no problem such as unevenness. That is, it is possible to use a panel (TFT) which has been considered defective in the past. For that purpose, the voltage of the signal line and the voltage of the selection line may be adjusted so that the TFT having the worst characteristic satisfies the above condition. In this way, as a result, the panel which has been considered as defective can be used, resulting in an improvement in yield and a reduction in manufacturing cost.

【００６２】本発明によって、従来ではとても使用に耐
えられないと考えられてきたような特性の悪いＴＦＴで
も十分に使用できる例を図４を用いて説明しよう。図４
（Ａ）には、本発明で使用する回路を示してあるが、必
要なＴＦＴや画素（キャパシタとして機能する。Ｃ₃ と
表示する。）以外にＴＦＴの寄生容量が存在することが
知られており、このような寄生容量はしばしば、液晶デ
ィスプレーでは問題を引き起こしていた。With reference to FIG. 4, an example in which the present invention can be sufficiently used even for a TFT having poor characteristics which has been considered to be unusable in the past will be described. Figure 4
A circuit used in the present invention is shown in (A), but it is known that a parasitic capacitance of the TFT exists in addition to the necessary TFTs and pixels (functioning as a capacitor; indicated as C ₃ ). However, such parasitic capacitance often causes a problem in liquid crystal displays.

【００６３】代表的な問題は、既に何度も説明した飛び
込み電圧である。これは、ＴＦＴのゲイトとソースの間
の寄生容量Ｃ₁ によって、ソース側のキャパシタ（従来
の回路では画素電極の容量、本発明では第２のＴＦＴ、
Ｔｒ₂ のゲイトとドレイン間の容量）とゲイト配線が容
量結合し、電圧を変動させるものである。その電圧幅Δ
Ｖは、図４の例では、 ΔＶ＝ Ｃ₁ Ｖ_G ／（Ｃ₁ ＋ Ｃ₂ ） で示される。本発明では、Ｃ₂ の大きさは、Ｔｒ₂ のゲ
イト電極の大きさとゲイト絶縁膜の厚さ、誘電率によっ
て決定される。特に本発明では、第１のＴＦＴ、Ｔｒ₁
の駆動の負担を低減するために、この容量は小さく設定
することが有利である。例えば、画素の持つ容量の１％
以下とする場合がある。このような小さな負荷とするこ
とによって、従来の１００倍の高速で動作させることが
出来る。A typical problem is the jump-in voltage, which has already been explained many times. This is because of the parasitic capacitance C ₁ between the gate and the source of the TFT, the capacitor on the source side (the capacitance of the pixel electrode in the conventional circuit, the second TFT in the present invention,
The capacitance between the gate and drain of Tr ₂ ) and the gate wiring are capacitively coupled to change the voltage. The voltage width Δ
V in the example of FIG. 4, indicated by _{ΔV = C 1 V G / (} C 1 + C 2). In the present invention, the size of C ₂ is determined by the size of the gate electrode of Tr ₂ , the thickness of the gate insulating film, and the dielectric constant. Particularly in the present invention, the first TFT, Tr ₁
It is advantageous to set this capacity small in order to reduce the load of driving the. For example, 1% of the capacity of the pixel
It may be as follows. With such a small load, it is possible to operate at a speed 100 times faster than the conventional one.

【００６４】しかしながら、そのような場合には、Ｔｒ
₁ の寄生容量を無視できなくなることがある。典型的に
は、Ｃ₁ とＣ₂ の大きさが同等となる場合もある。従来
のＴＦＴでは、Ｃ₁ はどのような場合においても画素容
量よりも１桁程度小さかったので、電圧の変動は問題で
はあったが、これほど、その比率が大きくなることはな
かった。例えばＣ₁ とＣ₂ が同じであるとすると、ゲイ
ト電極に印加される電圧の半分の電圧が変動することと
なる。図４（Ｂ）にその例を示す。However, in such a case, Tr
_In some cases, the parasitic capacitance of ₁ cannot be ignored. Typically, the sizes of C ₁ and C ₂ may be the same. In conventional TFTs, C ₁ was smaller than the pixel capacitance by about one digit in any case, so voltage fluctuation was a problem, but the ratio was not so large. For example, if C ₁ and C ₂ are the same, half of the voltage applied to the gate electrode will fluctuate. An example thereof is shown in FIG.

【００６５】同図において上には、Ｎチャネル型ＴＦ
Ｔ、Ｔｒ₁ のゲイト電極にかけられる電圧Ｖ_G （実線）
と信号線（ドレイン配線）に印加される電圧Ｖ_D （破
線）が示されている。また、下にはソース側の電圧の変
化が示されている。例えば、Ｖ_Gを３０Ｖ、Ｖ_D を２０
Ｖとしよう。ゲイト電極に電圧が印加されている間は、
電圧は増加して、やがて２０Ｖで一定となる。しかしな
がら、ゲイト電圧が０になると同時に、上記の飛び込み
電圧効果によって、Ｖ_G の電圧の半分の電圧が失われ、
降下する。すなわち、１５Ｖの電圧降下がおこり、結果
的には５Ｖの電圧しか残らない。In the figure, the upper part shows the N-channel type TF.
Voltage V _G (solid line) applied to the gate electrodes of T and Tr ₁
And the voltage V _D (broken line) applied to the signal line (drain wiring). The change in the voltage on the source side is shown below. For example, V _G is 30 V and V _D is 20
Let's say V. While voltage is being applied to the gate electrode,
The voltage increases and eventually becomes constant at 20V. However, at the same time when the gate voltage becomes 0, half of the voltage of V _G is lost due to the above jump voltage effect.
To descend. That is, a voltage drop of 15V occurs, and as a result, only a voltage of 5V remains.

【００６６】このようなことは本発明にとって致命的な
ことではない。というのは、最悪の特性を有するＴＦＴ
によっても５Ｖ程度の電圧が残るのであれば、これはＴ
ｒ₂のしきい値電圧以上であるから、画素に電圧を供給
することが出来る。もちろん他にはもっと特性のよいＴ
ＦＴもあって、電圧降下も小さく、１０Ｖ以上の電圧が
Ｔｒ₂ のゲイト電極にかかる場合もあるだろうが、どの
ようなＴＦＴによっても、等しく電圧供給線に印加され
た電圧が画素に供給され、したがって、色むら等の問題
はない。従来の方式では、ＴＦＴの特性がばらばらであ
ると、それが、そのまま画質の劣化となった。最も特性
の悪いＴＦＴに合わせるために電圧を大きくすると、最
も特性のよいＴＦＴを有する画素では液晶に過大な電圧
がかかることがあった。本発明ではそのような心配はな
い。というのは、最悪のＴＦＴを基準にしたときに最も
高い電圧が印加されるのはＴｒ₂ のゲイト電極である
が、その耐圧は液晶材料よりも数倍から十数倍高いから
である。Such a thing is not fatal to the present invention. This is because the TFT with the worst characteristics
If there is still a voltage of about 5V, this is T
Since it is equal to or higher than the threshold voltage of r _2, a voltage can be supplied to the pixel. Of course, the other characteristic T
Since there is also an FT, the voltage drop is small and a voltage of 10 V or more may be applied to the gate electrode of Tr ₂ in some cases, but the same voltage applied to the voltage supply line is supplied to the pixels by any TFT. Therefore, there is no problem such as uneven color. In the conventional method, if the characteristics of the TFTs are not uniform, the image quality deteriorates as it is. When the voltage is increased in order to match the TFT with the worst characteristic, an excessive voltage may be applied to the liquid crystal in the pixel having the TFT with the best characteristic. In the present invention, there is no such concern. This is because the highest voltage is applied to the gate electrode of Tr ₂ when the worst TFT is used as a reference, but the breakdown voltage thereof is several to ten times higher than that of the liquid crystal material.

【００６７】さて、本発明ではこのような電圧降下は特
に問題とはならないという見方を紹介したが、別な考え
ではこれは重大な問題となる。すなわち、極めて電圧の
高いパルスが行き交うのであるからその消費電力が増大
するという考えである。また、３０Ｖもの電圧が漏れる
ことがあれば、他の駆動回路や装置に重大なダメージを
与え、また人体にも損傷を与える恐れがある。そこで、
この問題を解決する方法を図４（Ｃ）に示す。In the present invention, the view that such a voltage drop is not a particular problem was introduced, but from another perspective, this is a serious problem. That is, it is an idea that the power consumption increases because pulses with extremely high voltage go back and forth. Further, if a voltage as high as 30 V leaks, it may seriously damage other drive circuits and devices, and also damage the human body. Therefore,
A method for solving this problem is shown in FIG.

【００６８】図４（Ｃ）では、ゲイト電極には正の、ド
レインには負の電圧を印加するようにした。このように
すると、ゲイト電極とドレイン電極の間の電位差は１０
Ｖであるので、図４（Ｂ）の場合と同じだけのＴＦＴの
駆動能力が期待される。例えば、Ｖ_G を５Ｖ、Ｖ_D を−
５Ｖとしよう。In FIG. 4C, a positive voltage is applied to the gate electrode and a negative voltage is applied to the drain. In this way, the potential difference between the gate electrode and the drain electrode is 10
Since it is V, the same driving ability of the TFT as in the case of FIG. 4B is expected. For example, V _G is 5 V and V _D is −
Let's use 5V.

【００６９】次に、ソース側の電圧の変化を見ると、ゲ
イト電極に電圧が印加されている間は、最初は、電圧は
負に増大して、やがて、ドレイン電圧に等しくなる。そ
して、ゲイト電極の電圧が０になると、ソースの電圧は
寄生容量の効果によって逆に負の電圧が増加することで
ある。その大きさはゲイトの電圧の半分の２．５Ｖであ
り、結局、ソース側の電圧は−７．５Ｖとなる。もし、
Ｔｒ₂ が負の電圧で駆動するＰチャネル型トランジスタ
やデプレッション型のトランジスタであれば、選択線と
信号線の電圧を５Ｖの単一電圧として使用でき、極めて
低消費電力であり、また、安全面からの問題も解決され
る。Next, looking at the change in the voltage on the source side, while the voltage is being applied to the gate electrode, the voltage initially increases negatively and eventually becomes equal to the drain voltage. Then, when the voltage of the gate electrode becomes 0, the negative voltage of the source voltage increases due to the effect of parasitic capacitance. Its magnitude is 2.5 V, which is half the voltage of the gate, and the voltage on the source side is -7.5 V after all. if,
If Tr ₂ is a P-channel type transistor or a depletion type transistor that is driven by a negative voltage, the voltage of the select line and the signal line can be used as a single voltage of 5 V, which is extremely low power consumption and is safe. The problem from is also solved.

【００７０】注意しなければならないのは、この場合に
は、信号線の電圧が０であっても、ソース側には、ゲイ
ト電圧の変化によって−２．５Ｖの電圧がかかることで
ある。通常のアモルファスシリコンのＴＦＴではこの程
度の電圧では問題が起こることは少ないかもしれない
が、ポリシリコンＴＦＴによってＴｒ₂ のしきい値電圧
が小さいとＯＮ状態となってしまう。そのため、信号が
ないことを意図したつもりであっても信号状態となるこ
ともありうる。このような問題を避けるためには、信号
状態には負の電圧を、非信号状態には正の電圧をＴｒ₁
のドレインに印加するようにすればよい。その場合に
は、信号状態は図４（Ｃ）に示した通りであるが、非信
号状態では、ソース側の電圧は＋２．５Ｖとなり、Ｔｒ
₂ がＰチャネル型あるいはデプレッション型であった場
合には反応しない。It should be noted that in this case, even if the voltage of the signal line is 0, a voltage of -2.5V is applied to the source side due to the change of the gate voltage. A normal amorphous silicon TFT may hardly cause a problem at such a voltage, but if the threshold voltage of Tr ₂ is small due to the polysilicon TFT, the TFT is turned on. Therefore, even if it is intended that there is no signal, it may be in a signal state. To avoid such problems, use a negative voltage for the signal state and a positive voltage for the non-signal state Tr ₁
It may be applied to the drain of. In that case, the signal state is as shown in FIG. 4C, but in the non-signal state, the voltage on the source side becomes +2.5 V, and Tr
_{When 2} is a P-channel type or a depletion type, it does not react.

【００７１】本発明では、従来の方式と違って、画素の
キャパシタに蓄積される電荷を直接選択線のパルスによ
って除去することはできない。したがって、先に説明し
たように、Ｔｒ₂ がＯＮ状態であるときに電圧供給線の
電圧を０にすることによって放電させるという手法を使
用する。この程度の方法でも十分であるが、もっと、積
極的に放電をおこなわせるには図５（Ａ）に示すよう
に、画素電極に接続し、選択線によって制御される第３
のＴＦＴ、Ｔｒ₃ を設けてもよい。この場合には、Ｔｒ
₃ は選択線にパルスが印加されている間に画素電極に蓄
えられていた電荷を放電させる。しかし、この場合に
は、Ｔｒ₃ の寄生容量による飛び込み電圧によって、画
素電圧が思いもよらない変動を受ける事がある。もっと
も、寄生容量が画素電極の容量に比して十分小さければ
その影響は問題はない。In the present invention, unlike the conventional method, the charge accumulated in the pixel capacitor cannot be directly removed by the pulse of the selection line. Therefore, as described above, the method of discharging by setting the voltage of the voltage supply line to 0 when Tr ₂ is in the ON state is used. This method is sufficient, but in order to more positively discharge, as shown in FIG. 5A, the third electrode connected to the pixel electrode and controlled by the selection line is used.
The TFT and Tr ₃ may be provided. In this case, Tr
₃ discharges the electric charge stored in the pixel electrode while the pulse is applied to the selection line. However, in this case, the pixel voltage may undergo unexpected changes due to the jump-in voltage due to the parasitic capacitance of Tr ₃ . However, if the parasitic capacitance is sufficiently smaller than the capacitance of the pixel electrode, there is no problem in that effect.

【００７２】また、図５（Ｂ）のように、画素に並列に
抵抗によって自然放電を促進させるような構造としても
よい。このときには、抵抗Ｒの値を、例えば、画素との
時定数が１フレーム程度になるように設定すると良い。
具体的には通常のモ−ドで使用するのであれば３３ｍｓ
ｅｃ、デジタル階調をおこなう場合には、より早く減衰
するように、例えば、６４階調であれば５００μｓｅ
ｃ、２５６階調の場合には１２５μｓｅｃ程度で減衰す
るように設計すると、残像や画像のぼけがなく、鮮明な
画像が得られる。Further, as shown in FIG. 5B, a structure in which a natural discharge is promoted by a resistor in parallel with the pixel may be adopted. At this time, the value of the resistor R may be set, for example, so that the time constant with the pixel is about 1 frame.
Specifically, 33 ms if used in a normal mode
ec, in the case of performing digital gradation, for example, 500 μse for 64 gradations so as to attenuate faster.
In the case of c and 256 gradations, if it is designed so as to be attenuated in about 125 μsec, a clear image can be obtained without an afterimage or image blur.

【００７３】従来のように、画素電極に電荷を蓄えた状
態によって表示をおこなう場合には、このような短時間
で電圧（電荷）が減衰してしまうような回路を設けるこ
とは画素電圧の不安定性をもたらすので、実施すること
は困難であった。すなわち、このような抵抗をもうける
としてもその抵抗値には２０％程度のばらつきがでるこ
とは必至であったので、すると、１フレームの間に電圧
がばらばらの速度で減衰し、１フレーム完了後の電圧の
大きさは２０％程度異なってしまった。As in the conventional case, when displaying is performed in a state where electric charges are stored in the pixel electrodes, it is anxious for the pixel voltage to be provided with a circuit in which the voltage (electric charge) is attenuated in such a short time. It was difficult to implement because it brought qualitative results. That is, even if such a resistance is provided, it is inevitable that the resistance value has a variation of about 20%. Therefore, the voltage is attenuated at different speeds during one frame, and after one frame is completed. The magnitudes of the voltages in the two differed by about 20%.

【００７４】しかしながら、本発明では、画素電極の電
圧は電圧供給線の電圧であるので、ほとんどの時間にお
いて一定であるので、この抵抗値のちがいによる表示の
ばらつきということは問題としなくともよい。However, in the present invention, since the voltage of the pixel electrode is the voltage of the voltage supply line and is constant for most of the time, the display variation due to the difference in the resistance value is not a problem.

【００７５】図５（Ｂ）では、抵抗は、画素電極と並列
に設けられているが、このような配線を形成するとさら
に余分に配線を形成しなければならないので開口率が低
下することに注意しなければならない。In FIG. 5B, the resistor is provided in parallel with the pixel electrode. However, if such a wiring is formed, it is necessary to form an additional wiring, so that the aperture ratio is lowered. Must.

【００７６】図４に関連する説明で述べたが、本発明で
は、ＮＭＯＳとＰＭＯＳの組合せ（ＣＭＯＳ）や、エン
ハンスメント型とデプレッション型の組合せによって、
効率的な動作をおこなうことができる。As described in the description relating to FIG. 4, according to the present invention, a combination of NMOS and PMOS (CMOS) or a combination of enhancement type and depletion type is used.
Efficient operation can be performed.

【００７７】図６には、そのうち、エンハンスメント型
とデプレッション型の組合せについて示した。すなわ
ち、Ｔｒ₁ としてエンハンスメント型ＴＦＴを使用し、
Ｔｒ₂としてデプレッション型ＴＦＴを使用する。この
ときの動作を下の図に示す。FIG. 6 shows combinations of the enhancement type and the depletion type among them. That is, an enhancement type TFT is used as Tr ₁ ,
A depletion type TFT is used as Tr ₂ . The operation at this time is shown in the figure below.

【００７８】ここで、信号線Ｖ_D の電圧表示において、
正の信号はＯＮ、負の信号はＯＦＦとする。最初は画素
にＯＮの情報を伝えるために、選択線のパルスが印加さ
れたときの信号線の電圧は正とされる。このときには、
Ｖ₁ の電圧は正となるが、飛び込み電圧の効果によって
大きく低下する。例えば、選択パルスは１０Ｖ、信号線
の電圧は±８Ｖとする。また、飛び込み電圧の大きさを
選択パルスの半分とする。すなわち５Ｖである。したが
って、Ｖ₁ は３Ｖである。選択パルスの持続時間の間に
十分に充電ができなかった場合にはそれ以下となる。Here, in the voltage display of the signal line V _D ,
The positive signal is turned on and the negative signal is turned off. At first, in order to transmit ON information to the pixel, the voltage of the signal line when the pulse of the selection line is applied is made positive. At this time,
Although the voltage of V ₁ is positive, it drops significantly due to the effect of the jump voltage. For example, the selection pulse is 10V, and the voltage of the signal line is ± 8V. Further, the magnitude of the jump voltage is set to half of the selection pulse. That is, it is 5V. Therefore, V ₁ is 3V. If the charge cannot be fully performed during the duration of the selection pulse, it becomes less than that.

【００７９】Ｔｒ₂ はＮＭＯＳのデプレッション型であ
るので、Ｖ₁ が正であれば、ＯＮ状態である。この後、
電圧供給線に正の電圧が印加されるが、Ｔｒ₂ はＯＮ状
態であるので、画素電極はただちに正に帯電する。次の
選択パルスが来る前に電圧供給線の電圧が０となり、画
素電極の電圧はただちに０となる。そして、今後は、実
線のように信号線に負の電圧が印加されたとしよう。す
ると、Ｖ₁ は負の値を示す。そして、飛び込み電圧の効
果も加わり、−１３Ｖの電圧が印加される。するとＴｒ
₂ はＯＦＦ状態となる。したがって、電圧供給線に、今
度は負の電圧が供給されても、画素は帯電しない。Since Tr ₂ is an NMOS depletion type, it is in the ON state if V ₁ is positive. After this,
Although a positive voltage is applied to the voltage supply line, since Tr ₂ is in the ON state, the pixel electrode is immediately charged positively. Before the next selection pulse comes, the voltage of the voltage supply line becomes 0 and the voltage of the pixel electrode immediately becomes 0. Then, in the future, assume that a negative voltage is applied to the signal line as indicated by the solid line. Then, V ₁ shows a negative value. Then, the effect of the jump voltage is also added, and a voltage of -13 V is applied. Then Tr
₂ is turned off. Therefore, even if a negative voltage is supplied to the voltage supply line this time, the pixel is not charged.

【００８０】もし、点線のように、引続き信号線に正の
電圧が供給されればＶ₁ は、点線に示すように、最初の
周期と同じように正の信号が示されるので、Ｔｒ₂ はＯ
Ｎ状態のままであり、したがって、電圧供給線に供給さ
れた負の電圧によって画素電極が直ちに充電される。If a positive voltage is continuously supplied to the signal line as shown by the dotted line, V ₁ shows a positive signal as with the first period as shown by the dotted line, so Tr ₂ becomes O
It remains in the N state, and thus the pixel electrode is immediately charged by the negative voltage supplied to the voltage supply line.

【００８１】ＣＭＯＳの場合については図７に示す。こ
こで、Ｔｒ₁ がＮＭＯＳで、Ｔｒ₂がＰＭＯＳである
が、これは逆であってもよい。図７の下の部分にはその
動作例を示した。ここで、信号線Ｖ_D の電圧表示におい
て、正の信号はＯＦＦ、負の信号はＯＮとする。最初は
画素にＯＦＦの情報を伝えるために、実線のように選択
線のパルスが印加されたときの信号線の電圧は正とされ
る。このときには、Ｖ₁ の電圧は正となるが、飛び込み
電圧の効果によって大きく低下する。例えば、選択パル
スは１０Ｖ、信号線の電圧は±８Ｖとする。また、飛び
込み電圧の大きさを選択パルスの半分とする。すなわち
５Ｖである。したがって、Ｖ₁ は３Ｖである。選択パル
スの持続時間の間に十分に充電ができなかった場合には
それ以下となる。The case of CMOS is shown in FIG. Here, Tr ₁ is NMOS and Tr ₂ is PMOS, but this may be reversed. An example of the operation is shown in the lower part of FIG. Here, in the voltage display of the signal line V _D , the positive signal is OFF and the negative signal is ON. At first, in order to transmit the OFF information to the pixel, the voltage of the signal line when the pulse of the selection line is applied like the solid line is made positive. At this time, the voltage of V ₁ becomes positive, but it greatly decreases due to the effect of the jump voltage. For example, the selection pulse is 10V, and the voltage of the signal line is ± 8V. Further, the magnitude of the jump voltage is set to half of the selection pulse. That is, it is 5V. Therefore, V ₁ is 3V. If the charge cannot be fully performed during the duration of the selection pulse, it becomes less than that.

【００８２】Ｔｒ₂ はＰＭＯＳであるので、Ｖ₁ が正で
あれば、ＯＦＦ状態である。この後、電圧供給線に正の
電圧が印加されるが、Ｔｒ₂ はＯＦＦ状態であるので、
画素電極は充電されない。次の選択パルスが来る前に電
圧供給線の電圧が０となる。そして、今後は、実線のよ
うに信号線に負の電圧が印加されたとしよう。すると、
Ｖ₁ は負の値を示す。そして、飛び込み電圧の効果も加
わり、−１３Ｖの電圧が印加される。するとＴｒ₂ はＯ
Ｎ状態となる。したがって、電圧供給線に、今度は負の
電圧が供給され、画素電極は直ちにこの電圧によって充
電される。Since Tr ₂ is a PMOS, it is in the OFF state if V ₁ is positive. After that, a positive voltage is applied to the voltage supply line, but since Tr ₂ is in the OFF state,
The pixel electrode is not charged. The voltage of the voltage supply line becomes 0 before the next selection pulse comes. Then, in the future, assume that a negative voltage is applied to the signal line as indicated by the solid line. Then,
V ₁ indicates a negative value. Then, the effect of the jump voltage is also added, and a voltage of -13 V is applied. Then Tr ₂ is O
The N state is set. Therefore, the voltage supply line is now supplied with a negative voltage and the pixel electrode is immediately charged by this voltage.

【００８３】もし、この２つの周期にわたって、画素を
ＯＮ状態とするのであれば、点線のように信号線に電圧
を印加すればよい。すなわち、Ｖ₁ は、いずれも点線に
示すように、負の信号となり、Ｔｒ₂ はＯＮ状態を継続
する。したがって、電圧供給線に供給された電圧によっ
て、最初は正に、２度目は負に、画素電極が充電され
る。If the pixel is to be turned on over these two cycles, a voltage may be applied to the signal line as indicated by the dotted line. That is, V ₁ becomes a negative signal as shown by the dotted line, and Tr ₂ continues to be in the ON state. Therefore, the pixel electrode is charged first positively and secondly negatively by the voltage supplied to the voltage supply line.

【００８４】本発明を用いてデジタル階調をおこなう場
合の信号の例を図８を用いて説明する。回路としては、
図７で示されるような、Ｔｒ₁ にＮＭＯＳを、Ｔｒ₂ に
ＰＭＯＳを用いたＣＭＯＳ型を採用する。図８の例は３
２階調表示の場合であるが、より高階調表示をおこなう
ことももちろん可能である。詳細については、本発明人
らの発明の特願平３−２０９８６９を参照にすればよ
い。An example of a signal when digital gradation is performed using the present invention will be described with reference to FIG. As a circuit,
As shown in FIG. 7, a CMOS type in which NMOS is used for Tr ₁ and PMOS is used for Tr ₂ is adopted. The example in FIG. 8 is 3
Although it is the case of two-gradation display, it is of course possible to perform higher gradation display. For details, reference may be made to Japanese Patent Application No. 3-209869 of the present inventors.

【００８５】デジタル階調にはいくつかの方式が考えら
れるが、駆動装置への負担を低減するのに最適な方法
は、液晶画素に電圧が印加される時間を、複数のパルス
の和によって実現し、表現する方法であり、図８の例で
は、液晶画素に印加される最短パルス幅を、３３ｍｓｅ
ｃの３２分の１、１ｍｓｅｃ程度とする。これを図８で
は、Ｔ₀ と表現する。もちろん、その時間は多少の減少
があっても構わない。例えば、先に説明したように、本
発明の特徴であるＴｒ₂ の動作が均等におこなわれるよ
うに、画素に電圧の印加される時間を遅らせる場合に
は、当然のことながら上記の時間より短くなる。例え
ば、１ｍｓｅｃの７０〜９０％が用いられることがあ
る。There are several possible digital gradation methods, but the optimum method for reducing the load on the driving device is to realize the time when the voltage is applied to the liquid crystal pixel by the sum of a plurality of pulses. In the example of FIG. 8, the shortest pulse width applied to the liquid crystal pixel is 33 mse.
It is about 1/32 of c, about 1 msec. This is expressed as T ₀ in FIG. Of course, it does not matter if there is some decrease in the time. For example, as described above, in the case of delaying the voltage application time to the pixel so that the operation of Tr ₂ which is a feature of the present invention is performed uniformly, the time is naturally shorter than the above time. Become. For example, 70 to 90% of 1 msec may be used.

【００８６】しかしながら、選択線のパルスの最小繰り
返し周期は、１フレーム周期（例えば３３ｍｓｅｃ）の
３２分の１程度であり、それが著しく少なかったり、多
かったりすることは望ましくない。However, the minimum repetition period of the pulse of the selection line is about 1/32 of one frame period (for example, 33 msec), and it is not desirable that it is extremely small or large.

【００８７】図８では、最初に選択線にパルスが印加さ
れてから、Ｔ₀ 秒後に、再びパルスが印加される。その
後、選択線に印加されるパルスの間隔は１６Ｔ₀ 、２Ｔ
₀ 、８Ｔ₀ 、４Ｔ₀ と変化し、１フレームが終了する。
選択線のパルスの幅はＬＣＤマトリクスの行数を考慮し
て決定される。ここでは、行数を４８０行とすると、１
行あたりに許される最小の時間は、２μｓｅｃである
が、パルスの重なりをさけるため、１μｓｅｃとする。
これは従来の通常のアナログ表示方法の３０〜７０μｓ
ｅｃに比べると十分に速い。しかしながら、このような
高速動作が要求されるけれども、負荷が従来の方式に比
べて著しく小さいと何ら問題とならない。これも本発明
の特徴である。なお、選択線のパルスの高さは１０Ｖと
した。In FIG. 8, after the pulse is first applied to the select line, the pulse is applied again T ₀ seconds later. After that, the pulse interval applied to the select line is 16T ₀ , 2T
₀ , 8T ₀ , 4T _0, and one frame ends.
The pulse width of the select line is determined in consideration of the number of rows of the LCD matrix. Here, if the number of rows is 480, 1
The minimum time allowed per row is 2 μsec, but it is set to 1 μsec to avoid overlapping of pulses.
This is 30 to 70 μs of the conventional normal analog display method.
It is fast enough compared to ec. However, although such a high-speed operation is required, if the load is significantly smaller than that of the conventional method, no problem will occur. This is also a feature of the present invention. The pulse height of the selection line was 10V.

【００８８】一方、信号線には正あるいは負の信号が入
力される。正の信号が入力される場合には、画素に供給
される電圧は０に、逆に負の場合には画素が電圧状態と
なるように設計される。信号線に印加される信号の電圧
は±８Ｖとした。On the other hand, a positive or negative signal is input to the signal line. When a positive signal is input, the voltage supplied to the pixel is designed to be 0, and when it is negative, the pixel is designed to be in a voltage state. The voltage of the signal applied to the signal line was ± 8V.

【００８９】Ｔｒ₁ としては、飛び込み電圧の変動（電
圧降下）が、ゲイト電圧の２５％、また、時間Ｔ₀ 後の
電圧は９０％（時間１６Ｔ₀ 経過後は５０％）に減衰す
る特性を有するものを用いた。この特性は、かなり悪い
もので、従来のＴＦＴ方式のＬＣＤでは使用できないも
のであった。しかしながら、以下に示すように、本発明
では十分に使用に耐える。Tr ₁ has such a characteristic that the fluctuation (voltage drop) of the jump-in voltage is attenuated to 25% of the gate voltage and the voltage after the time T ₀ is reduced to 90% (50% after the time 16T ₀ elapses). The one which has was used. This characteristic is considerably bad and cannot be used in the conventional TFT type LCD. However, as shown below, the present invention is well tolerated.

【００９０】図８中のＶ₁ に示すように、Ｔｒ₁ のソー
ス側の電圧は、最初のＴ₀ と次の１６Ｔ₀ の間は正の電
圧を示すが、続く２Ｔ₀ と８Ｔ₀ の間は、負の電圧を示
す。そして、最後の４Ｔ₀ の間は、再び正の電圧とな
る。[0090] As shown in V ₁ of the in Figure 8, the source side voltage of the Tr ₁ is during the first T ₀ and the next 16T ₀ is a positive voltage, during the subsequent 2T ₀ and 8T ₀ Indicates a negative voltage. Then, during the last 4T ₀ , the voltage becomes positive again.

【００９１】一方、電圧供給線には、選択線に同期した
パルス信号が送られる。そのタイミングは、その持続時
間が、選択パルスの間隔に比例するように、例えば、最
初の選択パルスから次の選択パルスの間では選択パルス
が終了してから１０μｓｅｃ後に開始し、次の選択パル
スが開始する１０μｓｅｃ前に終了し、さらに、２つめ
の選択パルスが終了してから１６０μｓｅｃ後に開始し
て、３つ目の選択パルスの開始する１６０μｓｃ前に終
了するようにしてもよい。このようにすると、各パルス
の持続時間が、きれいな整数比で表現される。On the other hand, a pulse signal synchronized with the selection line is sent to the voltage supply line. The timing is, for example, 10 μsec after the selection pulse ends between the first selection pulse and the next selection pulse so that its duration is proportional to the interval of the selection pulse, and the next selection pulse is It may end 10 μsec before the start, and may start 160 μsec after the end of the second selection pulse and end 160 μsc before the start of the third selection pulse. In this way, the duration of each pulse is represented by a clean integer ratio.

【００９２】しかしながら、そのような面倒なことをし
なくとも、単に選択パルスが終了してから、一定時間後
に開始して、次の選択パルスが開始する一定時間前に終
了するというようにしても実質的には問題はない。However, even if such a troublesome thing is not performed, it is possible to simply start after a certain time after the selection pulse ends and end before a certain time before the next selection pulse starts. There is practically no problem.

【００９３】例えば、選択パルスの終了後、１０μｓｅ
ｃ後に、電圧供給線のパルスを開始して、次の選択パル
スの開始前、１０μｓｅｃ後に、電圧供給線のパルスを
終了するというようにした場合、最初の電圧供給線のパ
ルスの持続時間は、０．９８ｍｓｅｃであり、次のパル
スの持続時間は１５．８ｍｓｅｃであり、その比率は、
１：１６．１２であり、理想的な比率１：１６とは違う
のであるが、その違いは、最小パルス幅の１２％であ
り、１６階調表示にはほとんど問題とならない。したが
って、ここでは、図８に示すように後者の方式を採用す
る。For example, after the end of the selection pulse, 10 μse
If the pulse of the voltage supply line is started after c and the pulse of the voltage supply line is ended 10 μsec before the start of the next selection pulse, the duration of the pulse of the first voltage supply line is 0.98 msec, the duration of the next pulse is 15.8 msec, and the ratio is
The ratio is 1: 16.12, which is different from the ideal ratio of 1:16, but the difference is 12% of the minimum pulse width, and there is almost no problem in displaying 16 gradations. Therefore, the latter method is adopted here as shown in FIG.

【００９４】この電圧供給線のパルスを、フレームごと
にその符号を反転してやれば交流化表示ができることは
言うまでもない。対向電極の電位は、常に接地レベルに
保っておくことが望ましい。画素電極の電圧は、Ｖ₁ と
Ｖ_LCによって決定され、最初の２つの期間、Ｔ₀ と１６
Ｔ₀ では、Ｖ₁ が正であるので、画素の電圧Ｖ₂ は０で
あるが、続く２Ｔ₀ と８Ｔ₀ の期間では、Ｖ₁ が負であ
るので、Ｖ₂ は電圧状態となる。しかし、最後の４Ｔ₀
ではＶ₂ は再び０となる。It goes without saying that the pulse of the voltage supply line can be displayed in alternating current by inverting the sign of the pulse for each frame. It is desirable to always keep the potential of the counter electrode at the ground level. The pixel electrode voltage is determined by V ₁ and V _LC , and is the first two periods, T ₀ and 16
At T ₀ , V ₁ is positive, so that the pixel voltage V ₂ is 0, but during the subsequent 2T ₀ and 8T ₀ periods, V ₁ is negative and V ₂ is in a voltage state. But the last 4T ₀
Then V ₂ becomes 0 again.

【００９５】結局、この３１Ｔ₀ （３１μｓｅｃ）の間
に、電圧状態が１０Ｔ₀ （１０μｓｅｃ）だけあったの
で、３２段階のうちの１１段階目の表示（１段階目の表
示は電圧状態が全くなかった状態である）ができたこと
になる。このように、本発明によってデジタル階調を精
度良くおこなうことができる。[0095] Finally, during the 31T ₀ (31μsec), since the voltage state was only 10T ₀ (10 .mu.sec), 32 display 11 stage of the stages (first stage of the display is at all no voltage state It has been completed). As described above, according to the present invention, digital gradation can be accurately performed.

【００９６】本発明では、マトリクスの列数は、従来と
同じであるが、行数は、電圧供給線の分だけ多い。ま
た、そのドライバー回路との接続にあたっては、従来の
ＴＡＢによる装着のように、画一的に行うことはほとん
ど不可能であるので、特別な実装方法を用いる必要があ
る。ＴＦＴに、セルフアライン方式のポリシリコンＴＦ
Ｔを用いた場合には、ドライバーのような周辺回路も画
素の駆動回路を形成する時に同時に形成でき、そのため
各配線の接続による歩留りの低下を心配する必要はな
い。In the present invention, the number of columns of the matrix is the same as the conventional one, but the number of rows is as large as the number of voltage supply lines. Further, in connection with the driver circuit, it is almost impossible to perform uniformly like the conventional mounting by TAB, so it is necessary to use a special mounting method. Self-aligned polysilicon TF for TFT
When T is used, a peripheral circuit such as a driver can be formed at the same time when the pixel drive circuit is formed, and therefore, there is no need to worry about reduction in yield due to connection of each wiring.

【００９７】しかしながら、アモルファスシリコンＴＦ
ＴやポリシリコンＴＦＴであってもセルフアライン方式
でないものを使用する場合には、別にドライバーＩＣを
各端子に接続する必要がある。あるいは、セルフアライ
ン方式のポリシリコンＴＦＴであっても、２５６階調の
ような高階調表示をおこなう場合には高速のドライバー
が要求され、その場合には、もはやポリシリコンＴＦＴ
でも動作させることができない。したがって、外部のド
ライバーＩＣが必要となる。However, amorphous silicon TF
If a T or polysilicon TFT that is not a self-aligned type is used, it is necessary to separately connect a driver IC to each terminal. Alternatively, even with a self-aligned polysilicon TFT, a high-speed driver is required to display a high gradation such as 256 gradations. In that case, the polysilicon TFT is no longer used.
But I can't get it to work. Therefore, an external driver IC is required.

【００９８】そのような場合には、例えば、図９に示す
ように選択線に接続したドライバーＩＣ９０４をパネル
９０１の左側に、電圧供給線に接続したドライバーＩＣ
９０５をパネルの右側に装着し、左側には、選択線の端
子だけを、右側には、電圧供給線の端子だけを露出させ
ることによって、各配線の接続をおこなえばよい。In such a case, for example, as shown in FIG. 9, the driver IC 904 connected to the selection line is on the left side of the panel 901 and the driver IC connected to the voltage supply line.
905 is mounted on the right side of the panel, only the selection line terminals are exposed on the left side, and only the voltage supply line terminals are exposed on the right side to connect the wirings.

【００９９】図９では、従来によくおこなわれたよう
に、マトリクス９０２を上下に２分割し、パネルの上下
に信号線に接続するドライバーＩＣ０３をそれぞれ接続
する。このようにすると、見掛け上、独立なパネルが２
枚あることになり、各パネルの選択線および電圧供給線
の配線数を半分に減らすことができる。このことによっ
て、選択パルスの幅を大きくすることができ、特に高階
調表示をおこなう場合には有効である。In FIG. 9, the matrix 902 is vertically divided into two, and the driver ICs 03 connected to the signal lines are connected to the upper and lower parts of the panel, respectively, as is often done conventionally. By doing this, the apparently independent panel is 2
The number of selection lines and voltage supply lines in each panel can be reduced by half. As a result, the width of the selection pulse can be increased, which is particularly effective when high gradation display is performed.

【０１００】本発明を実施せんとすれば、公知のＴＦＴ
作製技術を使用すればよい。その詳細については以下の
実施例で説明する。In order to carry out the present invention, a known TFT
Fabrication techniques may be used. The details will be described in the following examples.

【０１０１】[0101]

【実施例】『実施例１』 図１０および図１１は、予め
１画素に２つのＴＦＴを作製した上で、各電極間を金属
配線によって接続する方法を示すものである。図１０は
その作製過程の断面図を、図１１はその作製過程の上面
図（上から見た図面）を示す。予め作製するＴＦＴは、
２つとも同じ種類のＴＦＴであってもよいし、ＰＭＯＳ
とＮＭＯＳのＴＦＴ、また、デプレッション型とエンハ
ンスメント型のＴＦＴというように、違う種類のＴＦＴ
であってもよい。図では、プレーナー型のＴＦＴを示し
たが、スタガー型でも、逆スタガー型でもよく、また、
セルフアライン方式を用いて不純物領域（ソース、ドレ
イン）が形成されたものでも、非セルフアライン方式に
よるものでもよい。EXAMPLES Example 1 FIGS. 10 and 11 show a method in which two TFTs are preliminarily formed in one pixel and the electrodes are connected by metal wiring. FIG. 10 is a cross-sectional view of the manufacturing process, and FIG. 11 is a top view (a drawing seen from above) of the manufacturing process. The TFT made in advance is
Both may be TFTs of the same type, or PMOS
And NMOS TFTs, and different types of TFTs such as depletion type and enhancement type TFTs.
May be Although a planar type TFT is shown in the figure, it may be a stagger type or an inverted stagger type.
The impurity regions (source and drain) may be formed by using the self-alignment method, or may be by the non-self-alignment method.

【０１０２】従来の方法によって、アナログ階調やデジ
タル階調等を行う場合には、ＴＦＴの寄生容量が問題と
なるためにセルフアライン方式を採用することが望ま
れ、また、アモルファスシリコンＴＦＴでは、セルフア
ライン方式が採用できないので、極めて微細なマスク合
わせ技術を駆使して寄生容量を削減することがなされて
いたが、本発明では、寄生容量が適当に存在していて
も、むしろ、寄生容量によって、効果的な動作が期待で
きることもある。そのことが本発明の特徴ともなりえる
ことは先に述べたとおりである。もちろん、寄生容量は
少ない方が周辺回路の負担は少ないので望ましいことは
言うまでもない。When analog gray scale or digital gray scale is performed by the conventional method, the self-alignment method is desired because the parasitic capacitance of the TFT becomes a problem. Further, in the amorphous silicon TFT, Since the self-alignment method cannot be adopted, an extremely fine mask alignment technique has been used to reduce the parasitic capacitance. , In some cases, effective operation can be expected. As described above, that can be a feature of the present invention. Needless to say, it is preferable that the parasitic capacitance is small because the burden on the peripheral circuit is small.

【０１０３】このような、ＴＦＴを作製した様子を図１
０（Ａ）および図１１（Ａ）に示す。ここには、既に２
つのＴＦＴ、１０７と１０８が形成されている様子を示
した。ここで、１０１はガラス等の基板であり、１０２
は、基板からＴＦＴにナトリウム等の可動イオンが侵入
することを防ぐためのブロッキング層であり、窒化珪素
や酸化アルミニウム等が適している。FIG. 1 shows a state in which such a TFT is manufactured.
0 (A) and FIG. 11 (A). Already 2 here
It is shown that two TFTs 107 and 108 are formed. Here, 101 is a substrate such as glass, and 102
Is a blocking layer for preventing mobile ions such as sodium from invading the TFT from the substrate, and silicon nitride or aluminum oxide is suitable.

【０１０４】また、１０３は、このようなブロッキング
層とＴＦＴの半導体との界面準位の形成を防止する目的
で設けられる酸化珪素等の絶縁膜である。１０４は半導
体被膜であり、図では、プレーナー方式を採用したの
で、ここに、不純物領域が形成されている。被膜の厚さ
は２０〜１００ｎｍが好適であった。セルフアライン方
式を採用する場合には、この被膜は最終的にはポリシリ
コンとなることが望まれる。１０５はゲイト絶縁膜とし
て機能する絶縁膜で、スパッタ法によって形成された酸
化珪素膜やＥＣＲ−ＣＶＤ法によって形成された酸化珪
素膜がその目的には適している。厚さは５０〜２００ｎ
ｍが好適であった。１０６は、ゲイト電極であり、不純
物導入にセルフアライン方式を採用する場合には、高濃
度不純物ドープされたシリコン等の半導体材料やクロ
ム、タングステン等の耐熱金属等がその目的に適してい
る。そして、図１０（Ａ）および図１１（Ａ）の段階で
は、これらのゲイト電極は露出してある。Further, 103 is an insulating film such as silicon oxide provided for the purpose of preventing the formation of the interface state between the blocking layer and the semiconductor of the TFT. Reference numeral 104 denotes a semiconductor film, and in the figure, since a planar system is adopted, an impurity region is formed here. The film thickness was preferably 20 to 100 nm. When the self-aligned method is adopted, it is desired that this film be finally made of polysilicon. An insulating film 105 functions as a gate insulating film, and a silicon oxide film formed by a sputtering method or a silicon oxide film formed by an ECR-CVD method is suitable for that purpose. Thickness is 50-200n
m was preferred. Reference numeral 106 denotes a gate electrode, and when a self-alignment method is adopted for introducing impurities, a semiconductor material such as silicon and a refractory metal such as chromium or tungsten doped with a high concentration of impurities are suitable for that purpose. Then, at the stage of FIGS. 10A and 11A, these gate electrodes are exposed.

【０１０５】次に、図１０（Ｂ）および図１１（Ｂ）に
示すように、ＴＦＴ１０７のソース領域とドレイン領域
に穴を明け、金属被膜を形成して、エッチングし、ドレ
イン領域を信号線１１０に接続する。また、同時にソー
ス領域を金属配線１０９によって、もう一方のＴＦＴ、
１０８のゲイト電極に接続する。このとき、ＴＦＴ１０
８のゲイト電極は露出されているので、穴明けの工程は
不必要である。Next, as shown in FIGS. 10B and 11B, a hole is formed in the source region and the drain region of the TFT 107, a metal film is formed, and etching is performed to form the drain region in the signal line 110. Connect to. At the same time, the source region is connected to the other TFT by the metal wiring 109,
Connect to the gate electrode of 108. At this time, the TFT 10
Since the gate electrode of No. 8 is exposed, the drilling process is unnecessary.

【０１０６】その後、層間絶縁膜１１１を形成して、図
１０（Ｃ）および図１１（Ｃ）に示すように、ＴＦＴ１
０７のゲイト電極とＴＦＴ１０８のドレイン領域に穴を
開け、金属被膜を形成して、ＴＦＴ１０８のゲイト電極
を信号線１１３に、またＴＦＴ１０８のドレイン領域を
電圧供給線１１２に接続する。層間絶縁膜は絶縁特性の
よいものが本発明を実施するうえで適している。なぜな
らば、本発明では、Ｔｒ₂ として機能するＴＦＴのゲイ
ト電極には１フレームの間、電荷が保持されることが望
まれるからである。電荷のリークが全くないことは必要
ではないが、あまりにリークが大きいことは本発明を実
施するうえで重大な障害となる。After that, an inter-layer insulating film 111 is formed, and as shown in FIGS. 10C and 11C, the TFT1 is formed.
A hole is formed in the gate electrode of 07 and the drain region of the TFT 108 to form a metal film, and the gate electrode of the TFT 108 is connected to the signal line 113, and the drain region of the TFT 108 is connected to the voltage supply line 112. The interlayer insulating film having a good insulating property is suitable for carrying out the present invention. This is because in the present invention, it is desired that the gate electrode of the TFT functioning as Tr ₂ retains electric charges for one frame. It is not necessary that there be no charge leakage, but too much leakage is a serious obstacle to the practice of the invention.

【０１０７】最後に、表面平坦化膜１１４を形成したの
ち、図１０（Ｄ）および図１１（Ｄ）に示すように、Ｔ
ＦＴ１０８のソース領域に穴を開け、画素電極とその配
線１１５をＩＴＯ（酸化インディウム−酸化錫合金）等
の透明導電性材料で形成する。以上の工程によって、本
発明を実施できる画素を作製することが出来た。Finally, after the surface flattening film 114 is formed, as shown in FIGS. 10D and 11D, T
A hole is formed in the source region of the FT 108, and the pixel electrode and its wiring 115 are formed of a transparent conductive material such as ITO (indium oxide-tin oxide alloy). Through the above steps, a pixel capable of implementing the present invention could be manufactured.

【０１０８】『実施例２』 図１２に本実施例を示す。
図１２は、逆スタガー型のＴＦＴを２つ用いて本発明を
実施する例を説明する断面図である。Example 2 FIG. 12 shows this example.
FIG. 12 is a cross-sectional view illustrating an example in which the present invention is implemented by using two reverse stagger type TFTs.

【０１０９】図１２（Ａ）に示すように、ガラス基板２
０１上に逆スタガー型のＴＦＴ２０９と２１０が形成さ
れている。ここで、２０２は基板からの可動イオンの侵
入を防ぐブロッキング層であり、窒化珪素等が適してい
る。また、２０３はゲイト電極であり、アルミニウム等
の金属やシリコン等の半導体材料で形成される。特に低
温プロセスによって、歩留りの向上を計る際は、導電率
の低いアルミニウムを選択できる。アルミニウムを使用
する場合、このゲイト電極のうち、ＴＦＴ２０９のゲイ
ト電極は、パターニングのときに既に選択線に接続され
た状態で形成されていることが望ましい。一方、ＴＦＴ
２１０のゲイト電極は電気的に絶縁された状態にある。
また、ゲイト電極の表面には陽極酸化法、その他の方法
で厚さ１０〜３０ｎｍの酸化膜を形成しておくと都合良
かった。As shown in FIG. 12A, the glass substrate 2
Inverse stagger type TFTs 209 and 210 are formed on 01. Here, 202 is a blocking layer for preventing invasion of mobile ions from the substrate, and silicon nitride or the like is suitable. A gate electrode 203 is formed of a metal such as aluminum or a semiconductor material such as silicon. Especially when the yield is improved by the low temperature process, aluminum having a low conductivity can be selected. When aluminum is used, it is desirable that the gate electrode of the TFT 209 among the gate electrodes is formed in a state of being already connected to the select line at the time of patterning. On the other hand, TFT
The gate electrode of 210 is in an electrically insulated state.
Further, it is convenient to form an oxide film having a thickness of 10 to 30 nm on the surface of the gate electrode by an anodic oxidation method or another method.

【０１１０】２０４はゲイト絶縁膜であり、これは、層
間絶縁膜としても機能するものを使用するとよい。ま
た、ＴＦＴの活性化領域に関しては、ＴＦＴ２０９で
は、Ｉ型のアモルファスシリコン膜２０５を、ＴＦＴ２
１０では、Ｎ型のアモルファスシリコン膜２０６を形成
した。アモルファスシリコンの代わりにポリシリコンを
使用してもよい。そして、両方のＴＦＴには、Ｎ⁺ 型の
微結晶シリコン膜２０７を、エッチングストッパー２０
８を使用して形成し、ソース、ドレインとした。このよ
うな構成とすることによって、ＴＦＴ２０９はエンハン
スメント型ＴＦＴとして、また、ＴＦＴ２１０はデプレ
ッション型ＴＦＴとして動作する。Reference numeral 204 denotes a gate insulating film, which may also function as an interlayer insulating film. In addition, regarding the active region of the TFT, in the TFT 209, the I-type amorphous silicon film 205 is provided in the TFT 2
In No. 10, the N-type amorphous silicon film 206 was formed. Polysilicon may be used instead of amorphous silicon. Then, an N ⁺ type microcrystalline silicon film 207 is formed on both TFTs by the etching stopper 20.
8 was used as a source and a drain. With such a structure, the TFT 209 operates as an enhancement type TFT and the TFT 210 operates as a depletion type TFT.

【０１１１】もし、ＣＭＯＳ化をおこなって、図７に示
すような回路を構成しようとすれば、活性化領域（すな
わち２０５と２０６）をどちらもＩ型とし、ソース、ド
レインをＰ型とＮ型にすればよい。ＣＭＯＳ化の場合に
は、アモルファスシリコンを使用するとＰチャネルＴＦ
Ｔの移動度が著しく小さいので、ポリシリコンの方が望
ましい。しかしながら、デプレッション型の場合もそう
であるが、レーザーアニールのような特殊な方法でなけ
れば、ポリシリコンの低温作製は困難である。例えば、
ゲイト電極にアルミニウムを使用する場合にはプロセス
温度が５５０℃以上となると、アルミニウムが劣化する
ので注意が必要である。If CMOS is used to form a circuit as shown in FIG. 7, both active regions (ie, 205 and 206) are I-type, and the source and drain are P-type and N-type. You can do this. In case of CMOS, if amorphous silicon is used, P channel TF
Polysilicon is preferred because T has a significantly lower mobility. However, as is the case with the depletion type, it is difficult to manufacture polysilicon at a low temperature unless a special method such as laser annealing is used. For example,
When aluminum is used for the gate electrode, it should be noted that the aluminum deteriorates when the process temperature is 550 ° C. or higher.

【０１１２】図１２（Ａ）の段階では、ＴＦＴ２１０の
ゲイト電極は層間絶縁膜２０４によって、外部との電気
的な接続は一切無い状態になっている。次に図１２
（Ｂ）に示すように、金属被膜を形成して、パターニン
グすることによって、ＴＦＴ２０９のドレインを信号線
２１１に接続し、一方、ＴＦＴ２１０のゲイト電極に穴
を開けて、金属配線２１２を形成して、ＴＦＴ２０９の
ソースとＴＦＴ２１０のゲイトを接続する。At the stage of FIG. 12A, the gate electrode of the TFT 210 is in a state where there is no electrical connection to the outside due to the interlayer insulating film 204. Next, FIG.
As shown in (B), a metal film is formed and patterned to connect the drain of the TFT 209 to the signal line 211, while forming a hole in the gate electrode of the TFT 210 to form a metal wiring 212. , The source of the TFT 209 and the gate of the TFT 210 are connected.

【０１１３】さらに、層間絶縁膜２１３を形成した後、
ＴＦＴ２１０のドレインに穴を開けて、図１２（Ｃ）に
示すように、電圧供給線と接続する金属配線２１４を形
成する。最後に、平坦化膜２１６を形成してから、透明
導電材料によって、画素電極２１７を形成して（図１２
（Ｄ））、本発明を実施する画素の作製を終了する。Further, after forming the interlayer insulating film 213,
A hole is formed in the drain of the TFT 210 to form a metal wiring 214 connected to the voltage supply line, as shown in FIG. Finally, after forming the flattening film 216, a pixel electrode 217 is formed by a transparent conductive material (see FIG. 12).
(D)), and the fabrication of the pixel embodying the present invention is completed.

【０１１４】『実施例３』 図１３に本実施例を示す。
図１３も逆スタガー型のＴＦＴを２つ用いて本発明を実
施する例を説明する。図１３は上面図である。図１３
（Ａ）に示すように、ガラス基板上に選択線として機能
し、かつ、第１のＴＦＴのゲイト電極としても機能する
金属配線３０１と第２のＴＦＴのゲイト電極として機能
する金属配線３０１’を同一被膜のパターニングによっ
て形成する。パターニングの前に上記金属被膜の表面
に、陽極酸化法、その他の方法で厚さ１０〜３０ｎｍの
酸化膜を形成しておくと都合良かった。[Third Embodiment] FIG. 13 shows the present embodiment.
FIG. 13 also illustrates an example in which the present invention is implemented by using two reverse stagger type TFTs. FIG. 13 is a top view. FIG.
As shown in (A), a metal wiring 301 functioning as a selection line and also functioning as a gate electrode of the first TFT and a metal wiring 301 ′ functioning as a gate electrode of the second TFT are formed on the glass substrate. It is formed by patterning the same film. Before patterning, it was convenient to form an oxide film having a thickness of 10 to 30 nm on the surface of the metal film by an anodic oxidation method or other method.

【０１１５】さらに、層間絶縁膜としても機能するゲイ
ト絶縁膜を形成した後、半導体被膜３０２を形成した。
さらに、第２のＴＦＴのゲイト電極にコンタクトホール
３０４を形成して、第１のＴＦＴのソース、ドレイン電
極としての高濃度不純物ドープ半導体膜３０５と、第２
のＴＦＴのソース、ドレイン電極としての高濃度不純物
ドープ半導体膜３０３を形成した。このとき、この２つ
の半導体被膜３０３と３０５は同一材料、同一被膜、同
一導電型であっても、異種導電型であっても構わない。
異種導電型とするとＣＭＯＳ化が可能である。Further, after forming a gate insulating film which also functions as an interlayer insulating film, a semiconductor film 302 is formed.
Further, a contact hole 304 is formed in the gate electrode of the second TFT, and the high-concentration impurity-doped semiconductor film 305 as the source and drain electrodes of the first TFT, and the second
A high-concentration impurity-doped semiconductor film 303 was formed as the source and drain electrodes of the TFT. At this time, the two semiconductor coatings 303 and 305 may be the same material, the same coating, the same conductivity type, or different conductivity types.
CMOS of different conductivity type is possible.

【０１１６】また、半導体被膜３０５のうち、第１のＴ
ＦＴのソースとして機能する部分は、コンタクトホール
３０４を介して第２のＴＦＴのゲイト電極と接続する。
このようにして図１３（Ａ）を得る。次に図１３（Ｂ）
に示すように、金属被膜を形成して、パターニングする
ことによって、第１のＴＦＴのドレインを信号線３０６
に接続する。さらに、層間絶縁膜を形成した後、図１３
（Ｃ）に示すように、第２のＴＦＴのドレインにコンタ
クトホール３０７を、また、ソースにコンタクトホール
３０９を開けて、それぞれ、電圧供給線３０８、画素電
極３１０と接続する。こうして本発明を実施する画素の
作製を終了する。In addition, in the semiconductor film 305, the first T
The portion functioning as the source of the FT is connected to the gate electrode of the second TFT via the contact hole 304.
Thus, FIG. 13A is obtained. Next, FIG. 13 (B)
As shown in FIG. 3, a metal film is formed and patterned to connect the drain of the first TFT to the signal line 306.
Connect to. Further, after forming an interlayer insulating film, the structure shown in FIG.
As shown in (C), a contact hole 307 is formed in the drain of the second TFT and a contact hole 309 is formed in the source, and they are connected to the voltage supply line 308 and the pixel electrode 310, respectively. Thus, the production of the pixel for carrying out the present invention is completed.

【０１１７】以上の工程をＣＭＯＳ化した回路の場合に
ついてまとめると以下のようになる。〔〕内数字はマス
の枚数である。 （１）選択線３０１、ゲイト電極３０１’の形成 〔１〕 （２）ゲイト絶縁膜（層間絶縁膜）の形成 （３）半導体層３０２の形成 〔２〕 （４）エッチングストッパー（図示せず）の形成 〔３〕 （５）コンタクトホール３０４の形成 〔４〕 （６）半導体層３０５の形成 〔５〕 （７）半導体層３０３の形成 〔６〕 （８）信号線３０６の形成 〔７〕 （９）層間絶縁膜の形成 （１０）コンタクトホール３０７、３０９の形成 〔８〕 （１１）電圧供給線３０８の形成The following is a summary of the case where a CMOS circuit is formed by the above steps. The numbers in brackets [] are the number of squares. (1) Formation of select line 301 and gate electrode 301 '[1] (2) Formation of gate insulating film (interlayer insulating film) (3) Formation of semiconductor layer 302 [2] (4) Etching stopper (not shown) Formation [3] (5) formation of contact hole 304 [4] (6) formation of semiconductor layer 305 [5] (7) formation of semiconductor layer 303 [6] (8) formation of signal line 306 [7] ( 9) Formation of interlayer insulating film (10) Formation of contact holes 307 and 309 [8] (11) Formation of voltage supply line 308

〔９〕 （１２）画素電極３１０の形成 〔１０〕 すなわち、１０個のマスク工程を経て作製することが出
来る。[9] (12) Formation of Pixel Electrode 310 [10] That is, it can be manufactured through 10 mask processes.

【０１１８】『実施例４』 図１４に、本発明を実施す
るための実際の回路例を示す。図１４（Ａ）には、その
断面図を、また、同図（Ｂ）は、その上面図を示す。こ
の回路を作製するには以下のようにおこなう。[Embodiment 4] FIG. 14 shows an example of an actual circuit for carrying out the present invention. FIG. 14 (A) is a sectional view thereof, and FIG. 14 (B) is a top view thereof. This circuit is manufactured as follows.

【０１１９】まず、基板４０１上に第１のＴＦＴのゲイ
ト電極となり、選択線としても機能する配線４０２を形
成する。配線形成後、陽極酸化法等によって、配線の表
面に厚さ１０〜２００ｎｍ程度の酸化膜を形成しておい
てもよい。また、そのゲイト電極あるいは選択線は、図
に示すようにその側面をテーパー状に加工しておいても
よい。このようなテーパー状の断面とすることによっ
て、その段差を緩和し、上に積層される被膜の密着性を
上げ、さらに、微細加工を再現良くおこなうことができ
る。First, a wiring 402 which serves as a gate electrode of the first TFT and also functions as a selection line is formed on the substrate 401. After forming the wiring, an oxide film having a thickness of about 10 to 200 nm may be formed on the surface of the wiring by an anodic oxidation method or the like. Further, the gate electrode or the selection line may be processed so that its side surface is tapered as shown in the figure. By using such a tapered cross section, the step can be mitigated, the adhesion of the coating film laminated thereon can be improved, and further, fine processing can be performed with good reproducibility.

【０１２０】特に、この例のように、ゲイト電極が選択
線を兼ねる場合には、選択線の抵抗を下げるためにはそ
の幅を広くするか、厚みを増すことが要求されるが、開
口率を維持し、また、チャネル長を短くする意味から、
選択線の幅を広くすることは問題がある。したがって、
選択線の厚みを厚くすることが要求されるのであるが、
選択線の厚さがあまりに大きいとその上に形成する被膜
が、その段差によって障害を受けることとなる。そのよ
うな意味からも、このようなテーパー状の断面は好まし
いものである。In particular, when the gate electrode also serves as the select line as in this example, it is required to widen the width or increase the thickness in order to reduce the resistance of the select line. To keep the channel length short,
There is a problem in widening the width of the selection line. Therefore,
Although it is required to increase the thickness of the selection line,
If the thickness of the select line is too large, the film formed thereon will be hindered by the step. From this point of view, such a tapered cross section is preferable.

【０１２１】さて、選択線（第１のＴＦＴのゲイト電
極）４０２の上には、ゲイト絶縁膜４０３を形成する。
このゲイト絶縁膜は、層間絶縁膜としても機能するもの
で、その形成後、あるいは形成中に、エッチバック法に
よってその表面の平坦化をおこなうことが望ましい。A gate insulating film 403 is formed on the select line (gate electrode of the first TFT) 402.
This gate insulating film also functions as an interlayer insulating film, and it is desirable to flatten its surface by an etchback method after or during its formation.

【０１２２】そして、このような平坦なゲイト絶縁膜上
に、第１のＴＦＴの活性化半導体膜としてアモルファス
シリコンあるいはポリシリコン、あるいはそれらの中間
状態のものの被膜４０５を形成する。その厚さは２０〜
１００ｎｍとする。また、その上に窒化珪素等の被膜を
形成し、パターニングして、これをエッチングストッパ
ー４０６とする。特に同じ材質の多層の被膜をエッチン
グするにあたって、下層の被膜が上記の如く極めて薄い
場合には、誤って、下層の被膜を切断してしまう恐れが
あるので、このようなエッチングストッパーをもうける
ことは意味がある。また、ＴＦＴのチャネル長は実質的
に、このエッチングストッパーの幅によって決定され
る。Then, on such a flat gate insulating film, a film 405 of amorphous silicon or polysilicon, or an intermediate state thereof, is formed as an active semiconductor film of the first TFT. Its thickness is 20 ~
It is 100 nm. Further, a film of silicon nitride or the like is formed on it and patterned to be an etching stopper 406. Especially when etching a multi-layer coating of the same material, if the lower layer coating is extremely thin as described above, there is a risk of accidentally cutting the lower layer coating. It makes sense. Also, the channel length of the TFT is substantially determined by the width of this etching stopper.

【０１２３】ついで、例えばＮ⁺ 型のマイクロクリスタ
ルシリコン膜を形成して、これをパターニングして、第
１のＴＦＴのドレイン４０８と、第１のＴＦＴのソース
と第２のＴＦＴのゲイト電極を兼ねた配線４０７を形成
する。本発明では、この配線４０７に蓄積される電荷に
よって、その動作特性が大きく影響を受け、したがっ
て、この部分の配線のキャパシタンスが大きいと、第１
のＴＦＴ（Ｔｒ₁ ）の負荷が大きくなる。したがって、
高速動作という点からすれば、このように、できるだけ
表面積が小さくなるように配置することが望まれ、本実
施例のように一体物として形成することは、本発明の利
点をさらに強調することとなる。Next, for example, an N ⁺ -type microcrystal silicon film is formed and patterned to form a drain 408 of the first TFT, a source of the first TFT and a gate electrode of the second TFT. The wiring 407 is formed. In the present invention, the operating characteristics are greatly affected by the charges accumulated in the wiring 407. Therefore, if the capacitance of the wiring in this portion is large, the first
The load on the TFT (Tr ₁ ) becomes large. Therefore,
From the viewpoint of high-speed operation, it is desirable to arrange the surface area so that the surface area is as small as possible, and the integral formation as in the present embodiment further emphasizes the advantages of the present invention. Become.

【０１２４】さて、この状態から、信号線４０９をアル
ミニウム等の金属材料で形成する。第１のＴＦＴのドレ
インは露出されているので、その上に金属配線を重ねて
形成するだけで十分なコンタクトが得られる。From this state, the signal line 409 is made of a metal material such as aluminum. Since the drain of the first TFT is exposed, a sufficient contact can be obtained only by forming a metal wiring on it.

【０１２５】次に、第２のＴＦＴのゲイト絶縁膜として
機能し、さらに、層間絶縁物としても機能する絶縁被膜
４１０を形成する。その材料としては酸化珪素等が望ま
しい。そして、その上に活性化半導体膜４１１としてポ
リシリコン、あるいはアモルファスシリコンとポリシリ
コンの中間状態のものの被膜４１１を形成する。その厚
さは２０〜１００ｎｍとする。また、その上に窒化珪素
等の被膜を形成し、パターニングして、これをエッチン
グストッパー４１２とする。Next, an insulating film 410 that functions as a gate insulating film of the second TFT and also as an interlayer insulating film is formed. Silicon oxide or the like is desirable as the material. Then, a coating film 411 of polysilicon or an intermediate state between amorphous silicon and polysilicon is formed as an activated semiconductor film 411 on it. Its thickness is 20 to 100 nm. Further, a film of silicon nitride or the like is formed on it and patterned to be an etching stopper 412.

【０１２６】そして、たとえばＰ⁺ 型のマイクロクリス
タルシリコン膜を形成し、これをパターンニングして、
第２のＴＦＴのソース、ドレイン４１３を形成する。こ
の状態では、このソース領域およびドレイン領域は露出
した状態であるので、ドレインの上に電圧供給線４１４
をアルミニウムのような金属材料で形成し、また、ソー
スの上にＩＴＯのような透明導電性材料の被膜で、画素
電極４１５を形成するだけで良好なコンタクトが得られ
る。Then, for example, a P ⁺ -type microcrystal silicon film is formed and patterned,
The source and drain 413 of the second TFT are formed. In this state, since the source region and the drain region are exposed, the voltage supply line 414 is placed on the drain.
Is formed of a metal material such as aluminum, and a pixel electrode 415 is formed on the source with a film of a transparent conductive material such as ITO to obtain a good contact.

【０１２７】以上の工程をまとめると以下のようにな
る。ただし、〔〕内数字はマスクの枚数である。 （１）選択線４０２の形成 〔１〕 （２）ゲイト絶縁膜（層間絶縁膜）４０３の形成 （３）半導体層４０５の形成 〔２〕 （４）エッチングストッパー４０６の形成 〔３〕 （５）半導体層４０７、４０８の形成 〔４〕 （６）信号線４０９の形成 〔５〕 （７）ゲイト絶縁膜（層間絶縁膜）４１０の形成 （８）半導体層４１１の形成 〔６〕 （９）エッチングストッパー４１２の形成 〔７〕 （１０）半導体層４１３の形成 〔８〕 （１１）電圧供給線４１４の形成The above steps are summarized as follows. However, the number in [] is the number of masks. (1) Formation of selection line 402 [1] (2) Formation of gate insulating film (interlayer insulating film) 403 (3) Formation of semiconductor layer 405 [2] (4) Formation of etching stopper 406 [3] (5) Formation of semiconductor layers 407 and 408 [4] (6) Formation of signal line 409 [5] (7) Formation of gate insulating film (interlayer insulating film) 410 (8) Formation of semiconductor layer 411 [6] (9) Etching Formation of stopper 412 [7] (10) Formation of semiconductor layer 413 [8] (11) Formation of voltage supply line 414

〔９〕 （１２）画素電極４１５の形成 〔１０〕[9] (12) Formation of Pixel Electrode 415 [10]

【０１２８】すなわち、１０個のマスク工程を経て作製
することが出来る。上記の方法の特徴は１度もコンタク
トホールを形成しないで、回路を作製できることであ
る。コンタクトホールによる配線の接続は、しばしば、
ホールの段差による断線や接触不良をもたらした。本実
施例ではそのような問題は生じない。That is, it can be manufactured through 10 mask steps. The feature of the above method is that a circuit can be manufactured without forming a contact hole even once. Wiring connections through contact holes are often
It caused disconnection and contact failure due to the step of the hole. In this embodiment, such a problem does not occur.

【０１２９】[0129]

【発明の効果】本発明によって、従来のアナログ階調あ
るいはデジタル階調方式に比べて、著しく歩留りをあげ
ることができるようになった。すなわち、従来の方式で
は不良とされたような粗悪なＴＦＴ素子を使用しても、
以上に説明したような理由から十分な階調表示を得るこ
とができた。その結果、歩留りが向上し、生産コストが
引き下げられるのが本発明の特徴である。しかしなが
ら、低コストでありながら、従来と同様の階調表示、あ
るいは従来以上の階調表示が達成できることも本発明の
特徴である。According to the present invention, the yield can be remarkably increased as compared with the conventional analog gradation or digital gradation system. That is, even if a poor TFT element that is considered defective in the conventional method is used,
For the reasons described above, sufficient gradation display could be obtained. As a result, it is a feature of the present invention that the yield is improved and the production cost is reduced. However, it is also a feature of the present invention that the same gradation display as the conventional one or a gradation display higher than the conventional one can be achieved at low cost.

【０１３０】本発明を適用する際に、２つのＴＦＴにセ
ルフアライン方式で作製されたポリシリコンＴＦＴを用
いると、高速動作性、高階調表示性に極めて優れたＬＣ
Ｄを作製することができる。When the present invention is applied, when a polysilicon TFT manufactured by a self-alignment method is used for two TFTs, an LC excellent in high-speed operability and high gradation display is obtained.
D can be made.

【０１３１】また、２つのＴＦＴに、非セルフアライン
方式のポリシリコンＴＦＴを採用した場合でも、６４階
調以上の階調表示は難無くおこなえ、また、その生産コ
ストも、従来のアナログ方式の１６階調のＬＣＤと同
等、あるいはそれをはるかに下回るコストで生産でき
る。Even if a non-self-aligned polysilicon TFT is used for the two TFTs, gradation display of 64 gradations or more can be performed without difficulty, and the production cost is 16th floor of the conventional analog method. It can be produced at a cost equal to or far below that of a flat-panel LCD.

【０１３２】さらに、２つのＴＦＴに、非セルフアライ
ン方式のアモルファスシリコンＴＦＴを採用した場合に
も、１６階調以上の階調表示能力を有する大面積ＬＣＤ
を安価に製造できる。Further, even when non-self-aligned amorphous silicon TFTs are adopted for the two TFTs, a large area LCD having a gradation display capability of 16 gradations or more.
Can be manufactured at low cost.

【０１３３】このように本発明は、先の見えない低歩留
り高コストによって、先行投資の償却費負担に苦しみ、
赤字垂れ流しで採算の見通しの立たなかった泥沼状態の
液晶ディスプレー業界の救世主となるとともに、従来の
高価な液晶ディスプレーでは想像もできなかった新たな
利用分野を開拓し、従来の経済予想を上回る液晶ディス
プレーマーケットを築く引き金となると本発明人は信じ
るのである。As described above, the present invention suffers from the burden of depreciation of upfront investment due to the unprecedented low yield and high cost,
Liquid crystal display that surpassed the conventional economic forecast by becoming a savior in the liquid crystal display industry where the profitability could not be expected due to the loss of money in the red, and opening up new fields of use that could not be imagined with conventional expensive liquid crystal displays. The inventor believes that it will trigger a market.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明のＴＦＴＬＣＤの画素の回路例とその動
作例を示す。FIG. 1 shows a circuit example of a pixel of a TFT LCD of the present invention and an operation example thereof.

【図２】従来のＴＦＴＬＣＤの画素の回路例とその動作
例を示す。FIG. 2 shows a circuit example of a pixel of a conventional TFT LCD and an operation example thereof.

【図３】本発明のＴＦＴＬＣＤの画素の回路例とその動
作例を示す。FIG. 3 shows a circuit example of a pixel of a TFT LCD of the present invention and an operation example thereof.

【図４】本発明のＴＦＴＬＣＤの画素の回路例とその動
作例を示す。FIG. 4 shows a circuit example of a pixel of the TFT LCD of the present invention and an operation example thereof.

【図５】本発明のＴＦＴＬＣＤの画素の回路の例を示
す。FIG. 5 shows an example of a pixel circuit of a TFT LCD of the present invention.

【図６】本発明のＴＦＴＬＣＤの画素の回路例とその動
作例を示す。FIG. 6 shows a circuit example of a pixel of a TFT LCD of the present invention and an operation example thereof.

【図７】本発明のＴＦＴＬＣＤの画素の回路例とその動
作例を示す。FIG. 7 shows a circuit example of a pixel of the TFT LCD of the present invention and an operation example thereof.

【図８】本発明を使用して、デジタル階調をおこなう際
の信号波形の例を示す。FIG. 8 shows an example of signal waveforms when digital gradation is performed using the present invention.

【図９】本発明を有するＴＦＴＬＣＤの実装例を示す。FIG. 9 shows a mounting example of a TFT LCD having the present invention.

【図１０】本発明の回路を作製する方法の例を示す。FIG. 10 shows an example of a method of making a circuit of the present invention.

【図１１】本発明の回路を作製する方法の例を示す。FIG. 11 shows an example of a method of making a circuit of the invention.

【図１２】本発明の回路を作製する方法の例を示す。FIG. 12 shows an example of a method of making a circuit of the invention.

【図１３】本発明の回路を作製する方法の例を示す。FIG. 13 shows an example of a method of making a circuit of the invention.

【図１４】本発明の回路を作製する方法の例を示す。FIG. 14 shows an example of a method of making a circuit of the present invention.

【符号の説明】[Explanation of symbols]

１０４・・・・半導体被膜 １０６・・・・ゲイト電極 １０７・・・・第１のＴＦＴ １０８・・・・第２のＴＦＴ １０９・・・・金属配線 １１０・・・・信号線 １１２・・・・電圧供給線 １１３・・・・選択線 １１５・・・・画素電極 104 ... Semiconductor film 106 ... Gate electrode 107 ... First TFT 108 ... Second TFT 109 ... Metal wiring 110 ... Signal line 112 ··· Voltage supply line 113 ... Selection line 115 ... Pixel electrode

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ６１２Ｚ 29/786 (58)調査した分野(Int.Cl.⁷，ＤＢ名) G02F 1/1368 G02F 1/133 550 G02F 1/133 575 G09F 9/30 338 G09G 3/36 H01L 21/336 H01L 29/786 ─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. ⁷ identification code FI H01L 21/336 H01L 29/78 612Z 29/786 (58) Fields investigated (Int.Cl. ⁷ , DB name) G02F 1/1368 G02F 1/133 550 G02F 1/133 575 G09F 9/30 338 G09G 3/36 H01L 21/336 H01L 29/786

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 絶縁表面を有する基板と、 前記基板上に形成された第１の信号線と、 前記基板上に形成され、かつゲートが前記第１の信号線
に接続された第１のトランジスタと、 前記基板上に形成され、かつ前記第１のトランジスタの
ソースまたはドレインの一方に接続された第２の信号線
と、 前記基板上に形成された第２のトランジスタと、 前記基板上に形成された電圧供給線と、 前記基板上に形成された画素電極と、 前記基板上に形成された第３のトランジスタを有する駆
動回路であって、前記第１のトランジスタと前記第２の
トランジスタのうちの少なくとも一つを駆動する駆動回
路と、 を有するアクティブマトリクス型電気光学表示装置であ
って、 前記第２の信号線から前記第２のトランジスタのゲート
電極へ少なくとも前記第１のトランジスタを通して信号
が供給され、 前記第２のトランジスタを通して前記電圧供給線から前
記画素電極へ電圧が供給され、 前記第１のトランジスタと第２のトランジスタは、一方
がＮＭＯＳトランジスタであり、他方がＰＭＯＳトラン
ジスタである ことを特徴とするアクティブマトリクス型
電気光学表示装置。1. A substrate having an insulating surface, a first signal line formed on the substrate, a first signal line formed on the substrate and having a gate.
A first transistor connected to the substrate, and a first transistor formed on the substrate and
A second signal line connected to one of a source and a drain, a second transistor formed on the substrate, a voltage supply line formed on the substrate, and a pixel electrode formed on the substrate And a drive circuit having a third transistor formed on the substrate, wherein the first transistor and the second transistor are provided.
A drive circuit for driving at least one of the transistors , and an active matrix electro-optical display device comprising: a gate of the second transistor from the second signal line;
Signal through at least the first transistor is supplied to the electrode, the voltage to the pixel electrode from the voltage supply line through the second transistor is supplied, the first transistor and the second transistor, whereas
Is an NMOS transistor and the other is a PMOS transistor.
An active matrix electro-optical display device characterized by being a transistor . 【請求項２】 絶縁表面を有する基板と、 前記基板上に形成された第１の信号線と、 前記基板上に形成され、かつゲートが前記第１の信号線
に接続された第１のトランジスタと、 前記基板上に形成され、かつ前記第１のトランジスタの
ソースまたはドレインの一方に接続された第２の信号線
と、 前記基板上に形成された第２のトランジスタと、 前記基板上に形成された電圧供給線と、 前記第１のトランジスタおよび前記第２のトランジスタ
上に形成された平坦化膜と、 前記平坦化膜上に形成された画素電極と、 前記基板上に形成された第３のトランジスタを有する駆
動回路であって、前記第１のトランジスタと第２のトラ
ンジスタのうちの少なくとも一つを駆動する駆動回路
と、 を有するアクティブマトリクス型電気光学表示装置であ
って、 前記第２の信号線から前記第２のトランジスタのゲート
電極へ少なくとも前記第１のトランジスタを通して信号
が供給され、 前記前記第２のトランジスタを通して前記電圧供給線か
ら前記画素電極へ電圧が供給され、 前記第１のトランジスタと第２のトランジスタは、一方
がＮＭＯＳトランジスタであり、他方がＰＭＯＳトラン
ジスタである ことを特徴とするアクティブマトリクス型
電気光学表示装置。A substrate having a wherein insulating surface, a first signal line formed on the substrate, is formed on the substrate, and a first transistor having a gate connected to said first signal line Of the first transistor formed on the substrate ,
A second signal line connected to one of a source and a drain, a second transistor formed on the substrate, a voltage supply line formed on the substrate, the first transistor and the second transistor . A flattening film formed on the transistor, a pixel electrode formed on the flattening film, and a third transistor formed on the substrate. 1 transistor and 2nd tiger
A drive circuit for driving at least one of the transistors , and an active matrix electro-optical display device including: a gate of the second transistor from the second signal line;
Signal through at least the first transistor is supplied to the electrode, wherein the voltage to the pixel electrode from the voltage supply line through the second transistor is supplied, the first transistor and the second transistor, whereas
Is an NMOS transistor and the other is a PMOS transistor.
An active matrix electro-optical display device characterized by being a transistor . 【請求項３】 前記第３のトランジスタ上には、平坦化
膜が形成されている請求項２に記載のアクティブマトリ
クス型電気光学表示装置。3. The active matrix according to claim 2, wherein a planarizing film is formed on the third transistor.
Cous type electro-optical display device.