JP3446742B2 - Random number generator and probability generator - Google Patents
Random number generator and probability generatorInfo
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、科学技術計算、ゲ
ーム機、或いは暗号化処理等に利用して好適な乱数発生
装置、およびこの乱数発生装置を使用して構成した確率
発生装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a random number generator suitable for use in scientific and technological calculations, game machines, encryption processing, etc., and a probability generator constructed using this random number generator. is there.
【０００２】[0002]
【従来の技術】高度な科学技術計算やゲーム機、或いは
暗号化処理等には乱数の使用が不可欠であり、近年、一
様性（乱数や確率値によって出現率に差異が生じないこ
と）を有し、且つ、乱数出現の規則性、前後の相関性、
周期性等を有しない高性能な自然乱数（真性乱数）の発
生装置や確率発生装置の需要が益々増加してきている。2. Description of the Related Art The use of random numbers is indispensable for advanced scientific and technological calculations, game machines, encryption processes, etc., and in recent years, uniformity (no difference in the appearance rate due to random numbers or probability values) has been shown. Having and regularity of random number appearance, correlation before and after,
There is an increasing demand for high-performance natural random number (true random number) generators and probability generators that do not have periodicity.
【０００３】そして、上記した自然乱数／確率発生装置
としては、例えば、微弱放射線、抵抗やダイオードの熱
雑音、或いは水晶発振器の揺らぎ等を利用して得られる
ランダムなパルスを利用したものが公知である。As the above-mentioned natural random number / probability generator, for example, one using a random pulse obtained by utilizing weak radiation, thermal noise of a resistor or diode, or fluctuation of a crystal oscillator is known. is there.
【０００４】[0004]
【発明が解決しようとする課題】ところが、上記した自
然現象によるランダムパルスを利用した乱数／確率発生
回路においては、前記ランダムパルスの発生源、信号の
増幅器、波形整形、一様性の適正化回路等のアナログ的
要素が多分に含まれることから回路規模も大きく、且つ
複雑となり、よって、これらを一体のロジックＬＳＩと
して搭載することは難しく、今後需要増が期待されるＩ
Ｃカード等のような超小型、薄型ハイテク機器への適用
に対しても不利となる。また、ＬＳＩ化が困難であるこ
とから生産性が悪く、コスト的にも高くなる。However, in the random number / probability generating circuit using the random pulse based on the natural phenomenon described above, the random pulse generation source, the signal amplifier, the waveform shaping, and the uniformity optimization circuit. Since analog elements such as the above are included in many cases, the circuit scale becomes large and complicated, so that it is difficult to mount them as an integrated logic LSI, and the demand is expected to increase in the future.
It is also disadvantageous for application to ultra-small and thin high-tech devices such as C cards. Further, since it is difficult to form an LSI, the productivity is poor and the cost is high.
【０００５】特に、熱雑音を利用したものは、外部ノイ
ズや電源変動、或いは温度等の影響を受け易いため、動
作の安定性に欠ける欠点があり、また、放射線を利用し
たものは、例え微弱であっても放射線の環境等への影響
が懸念されることから、使用可能な放射線量には限界が
あり、よって、短時間に大量の乱数を発生させるような
用途には対応困難であった。In particular, the one using thermal noise has a drawback of lacking in stability of operation because it is easily affected by external noise, power supply fluctuation, temperature, etc., and the one using radiation is weak, for example. However, there is a limit to the amount of radiation that can be used because there is concern about the effects of radiation on the environment, etc. Therefore, it was difficult to handle applications that generate large numbers of random numbers in a short time. .
【０００６】本発明は、デジタル回路による構成で自然
乱数の生成を実現することにより、上記従来技術の課題
であった一様性や規則性、相関性、周期性等の問題を解
消した高性能で、且つ安全性の高い乱数発生装置および
確率発生装置を提供することを目的としている。The present invention realizes the generation of natural random numbers by a configuration of a digital circuit, so that the problems of uniformity, regularity, correlation, periodicity and the like, which have been the problems of the prior art, are solved. It is an object of the present invention to provide a random number generation device and a probability generation device that are highly secure.
【０００７】[0007]
【課題を解決するための手段】二つの入力部に入力され
る信号の位相差に応じて出力の状態（０または１）が確
定するフリップ・フロップとして、Ｄタイプフリップ・
フロップが知られている。このＤタイプフリップ・フロ
ップは、図１３に示すように、入力部としてクロック端
子CLKとデータ端子Dを有しており、図１４（ａ）、
（ｂ）に示す入出力波形ように、CLK入力立ち上がり時
のデータ端子Dの状態（０か１）によって出力Qと/Q（/
Q：Q の反転出力）の状態が確定する、所謂エッジトリ
ガタイプのフリップ・フロップである。ここで、図１４
（ａ）、若しくは図１４（ｂ）の状態からCLK信号の立
ち上がり時間とD信号の立ち上がり時間の差（位相差）
Δｔを０に近づけていくと、図１４（ｃ）に示すよう
に、フリップ・フロップ出力Qn、/Qnが不確定となる位
相差の範囲が存在する。As a flip-flop whose output state (0 or 1) is determined according to the phase difference between signals input to two input sections, a D-type flip-flop is used.
The flop is known. As shown in FIG. 13, this D-type flip-flop has a clock terminal CLK and a data terminal D as an input section.
As shown in the input / output waveform shown in (b), depending on the state (0 or 1) of the data terminal D when the CLK input rises, output Q and / Q (/
This is a so-called edge-triggered flip-flop in which the state of (Q: inverted output of Q) is fixed. Here, FIG.
The difference between the rising time of the CLK signal and the rising time of the D signal (phase difference) from the state of (a) or FIG. 14 (b)
As Δt approaches 0, there is a range of phase difference in which the flip-flop outputs Qn and / Qn become uncertain, as shown in FIG.
【０００８】本発明は、このようなフリップ・フロップ
の不確定動作を積極的に利用して自然乱数を生成をする
ものである。The present invention positively utilizes the uncertain operation of such a flip-flop to generate a natural random number.
【０００９】すなわち、請求項１に記載の乱数発生装置
は、二つの入力部に入力される信号の位相差に応じて出
力の状態（０または１）が確定するフリップ・フロップ
と、これら二つの入力信号に位相差を生じさせる遅延部
と、入力信号によるフリップ・フロップ出力の０または
１の出現率が所定の繰り返し周期内で一定になるように
前記遅延部による位相差を制御するフィードバック回路
とで構成されることを特徴としている。That is, the random number generating device according to the first aspect includes a flip-flop whose output state (0 or 1) is determined according to the phase difference between the signals input to the two input sections, and a flip-flop of these two. A delay unit that causes a phase difference in the input signal; and a feedback circuit that controls the phase difference by the delay unit so that the appearance rate of 0 or 1 in the flip-flop output by the input signal becomes constant within a predetermined repetition period. It is characterized by being composed of.
【００１０】また、請求項２に記載の乱数発生装置は、
前記遅延部は、前記入力信号を数段階に遅延し出力する
遅延回路と、セレクト入力に応じて遅延出力の何れかを
選択する選択回路とで構成されることを特徴としてい
る。A random number generator according to a second aspect of the present invention is
The delay unit is configured by a delay circuit that delays and outputs the input signal in several stages, and a selection circuit that selects one of the delay outputs according to a select input.
【００１１】また、請求項３に記載の乱数発生装置は、
前記フィードバック回路は、前記入力信号の所定の繰り
返し周期を計測する第１のカウンターと、繰り返し周期
毎に前記フリップ・フロップ出力の０または１の出現数
を計測する第２のカウンターと、当該第２のカウンター
の計測出力を繰り返し周期毎に保持するレジスターと、
前記フリップ・フロップ出力の０または１の出現率を設
定するための比較データを発生する定数設定器と、前記
レジスターの出力データと前記比較データの大小を比較
する比較器と、当該比較器の比較出力に基づいて前記選
択回路のセレクト信号を発生する可逆カウンターとで構
成されることを特徴としている。前記請求項１から請求
項３に記載の構成では、乱数の発生に係わり、一様性を
有し、且つ規則性、相関性、周期性を有しない自然乱数
の発生装置を全てデジタル回路で実現することができ
る。また、入力信号の繰り返し周期と遅延部における設
定位相差の分解能を適正に設定することにより、大量の
乱数を高速で生成できる。しかも、デジタル回路構成で
あればＬＳＩ化への対応も容易である。A random number generator according to a third aspect of the present invention is
The feedback circuit includes a first counter for measuring a predetermined repetition period of the input signal, a second counter for measuring the number of appearances of 0 or 1 in the flip-flop output for each repetition period, and a second counter for the second counter. A register that holds the measurement output of the counter for each repeating cycle,
A constant setter for generating comparison data for setting the appearance rate of 0 or 1 of the flip-flop output, a comparator for comparing the output data of the register with the size of the comparison data, and comparison of the comparator And a reversible counter that generates a select signal of the selection circuit based on an output. In the configuration according to any one of claims 1 to 3, all of the natural random number generators, which are involved in the generation of random numbers and which have uniformity and have no regularity, correlation, or periodicity, are realized by digital circuits. can do. Further, by appropriately setting the repetitive cycle of the input signal and the resolution of the set phase difference in the delay unit, a large number of random numbers can be generated at high speed. Moreover, if it has a digital circuit configuration, it can be easily adapted to an LSI.
【００１２】また、請求項４に記載の乱数発生装置は、
前記第１のカウンターに設定する繰り返し周期の設定デ
ータと前記比較器の比較データとして、前記フリップ・
フロップより出力される乱数を、または当該乱数をスク
ランブルして構成した乱数を用いることを特徴としてい
る。本構成では、乱数の生成に係わる周期性を完全に無
くすことができる。Further, the random number generator according to claim 4 is
The flip-flop is used as the setting data of the repetition cycle set in the first counter and the comparison data of the comparator.
It is characterized by using a random number output from the flop or a random number configured by scrambling the random number. With this configuration, the periodicity associated with the generation of random numbers can be completely eliminated.
【００１３】また、請求項５に記載の乱数発生装置は、
請求項３に記載の乱数発生装置と同じ構成の補助乱数発
生器を備え、前記第１のカウンターに設定する繰り返し
周期の設定データと前記比較器の比較データとして、前
記補助乱数発生器による乱数を用いることを特徴として
いる。A random number generator according to a fifth aspect of the present invention is
An auxiliary random number generator having the same configuration as that of the random number generator according to claim 3, wherein the random number generated by the auxiliary random number generator is used as the setting data of the repetition period set in the first counter and the comparison data of the comparator. It is characterized by using.
【００１４】また、請求項６に記載の乱数発生装置は、
請求項３に記載の乱数発生装置と同じ構成の補助乱数発
生器を備え、前記第１のカウンターに設定する繰り返し
周期の設定データと前記比較器の比較データとして、前
記補助乱数発生器による乱数と前記乱数発生装置による
乱数をスクランブルして構成した乱数を用いることを特
徴としている。前記請求項５と請求項６に記載の構成で
は、補助乱数発生器からの乱数データは一切外部（乱数
発生装置外）に出力されないため、生成される乱数の性
質、傾向、周期性等の予測は不可能であり、よって、完
全な自然乱数とすることができる。A random number generator according to a sixth aspect of the present invention is
An auxiliary random number generator having the same configuration as that of the random number generating device according to claim 3, comprising: a random number generated by the auxiliary random number generator as setting data of a repetition period set in the first counter and comparison data of the comparator. It is characterized in that a random number constructed by scrambling the random number generated by the random number generator is used. In the configurations according to claims 5 and 6, since the random number data from the auxiliary random number generator is not output to the outside (outside the random number generator) at all, the nature, tendency, periodicity, etc. of the generated random numbers are predicted. Is impossible, and thus can be a completely natural random number.
【００１５】また、請求項７に記載の乱数発生装置は、
前記フリップ・フロップの入力信号ラインに波形整形回
路を付加して成ることを特徴としている。波形整形によ
り生ずる入力信号の鈍りによってフリップ・フロップの
不確定動作範囲が拡がり、乱数の生成がより容易にな
る。A random number generator according to a seventh aspect is
It is characterized in that a waveform shaping circuit is added to the input signal line of the flip-flop. The blunting of the input signal caused by the waveform shaping expands the uncertain operation range of the flip-flop, which makes it easier to generate random numbers.
【００１６】また、請求項８に記載の乱数発生装置は、
前記比較器の比較データを電源投入時に所定期間０に設
定する初期制御回路を備えて成ることを特徴としてい
る。これにより、電源投入から適正な乱数が生成される
迄の期間を短縮できる。The random number generator according to claim 8 is:
It is characterized by comprising an initial control circuit for setting the comparison data of the comparator to 0 for a predetermined period when the power is turned on. This makes it possible to shorten the period from turning on the power to generating an appropriate random number.
【００１７】また、請求項９に記載の乱数発生装置は、
前記フリップ・フロップとしてＤタイプフリップ・フロ
ップ、もしくはＲ−Ｓフリップ・フロップを用いること
を特徴としている。A random number generator according to a ninth aspect is
A D-type flip-flop or an RS flip-flop is used as the flip-flop.
【００１８】また、請求項１０に記載の乱数発生装置
は、請求項１から請求項９までの何れかに記載の乱数発
生装置を複数並列に配置して構成したことを特徴として
いる。この並列型乱数発生装置を構成する各々乱数発生
装置間に相互関係は全く存在しない。また、個々の乱数
発生装置についても規則性、相関性、周期性は無い。Further, a random number generator according to a tenth aspect is characterized in that a plurality of the random number generators according to any one of the first to ninth aspects are arranged in parallel. There is no mutual relationship between the random number generating devices that constitute this parallel random number generating device. Also, each random number generator does not have regularity, correlation, or periodicity.
【００１９】また、請求項１１に記載の確率発生装置
は、請求項１から請求項１０までの何れかに記載の乱数
発生装置を備えて成ることを特徴としている。既述した
ように、当該乱数発生装置は一様性を有し、且つ規則
性、相関性、周期性を有しないから、全体の確率分布は
一様である。A probability generating device according to an eleventh aspect is characterized by including the random number generating device according to any one of the first to tenth aspects. As described above, the random number generator has uniformity, and does not have regularity, correlation, or periodicity, so that the overall probability distribution is uniform.
【００２０】[0020]
【発明の実施の形態】以下、図１〜図１２に基づいて本
発明に係る乱数発生装置および確率発生装置の実施形態
を説明する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of a random number generator and a probability generator according to the present invention will be described below with reference to FIGS.
【００２１】図１は乱数発生装置の第１実施形態を示す
回路図である。図１に示すように、第１実施形態の乱数
発生装置１０は、フリップ・フロップ１と遅延部２とフ
ィードバック回路３とで構成される。FIG. 1 is a circuit diagram showing a first embodiment of a random number generator. As shown in FIG. 1, the random number generation device 10 of the first exemplary embodiment includes a flip-flop 1, a delay unit 2, and a feedback circuit 3.
【００２２】ここで、前記フリップ・フロップ１として
は、二つの入力部に入力される入力信号（ＣＬＯＣＫ）
の位相差によって出力の状態（０または１）が確定する
機能を有するフリップ・フロップが使用可能であり、本
実施形態では、信号入力用にクロック端子ＣＬＫとデー
タ端子Dを備えた図１３に示すＤタイプフリップ・フロ
ップを使用している。Here, the flip-flop 1 has an input signal (CLOCK) input to two input sections.
It is possible to use a flip-flop having the function of determining the output state (0 or 1) depending on the phase difference between the two. In the present embodiment, a flip-flop having a clock terminal CLK and a data terminal D for signal input is shown in FIG. It uses D-type flip-flops.
【００２３】また、前記遅延部２は、複数の遅延出力端
子を有し、直列に接続され二つの遅延回路１７，１８
（ディレーライン）とセレクト入力に応じてこの遅延出
力の何れか一つを選択する選択回路１９（セレクター）
とで構成され、前記二つの遅延回路１７，１８の接続点
（遅延中間点となる）が前記Ｄタイプフリップ・フロッ
プ１のクロック端子ＣＬＫに接続されると共に、選択回
路１９の出力がデータ端子Dに接続されて、Ｄタイプフ
リップ・フロップ１に入力される二つの信号の立ち上が
り時間の位相差を任意に調整できるように構成されてい
る。The delay unit 2 has a plurality of delay output terminals and is connected in series to form two delay circuits 17 and 18.
(Delay line) and a selection circuit 19 (selector) for selecting one of the delay outputs according to the selection input.
And a connection point (which serves as a delay intermediate point) between the two delay circuits 17 and 18 is connected to the clock terminal CLK of the D-type flip-flop 1, and the output of the selection circuit 19 is connected to the data terminal D. Is connected to the D-type flip-flop 1 and the phase difference between the rising times of the two signals input to the D-type flip-flop 1 can be arbitrarily adjusted.
【００２４】また、前記フィードバック回路３は、第１
のカウンター１１、第２のカウンター１２、レジスター
１４、定数設定器１６、比較器１５、および可逆カウン
ター１３（アップ／ダウンカウンター）とで構成され
る。The feedback circuit 3 has a first
The counter 11, the second counter 12, the register 14, the constant setter 16, the comparator 15, and the reversible counter 13 (up / down counter).
【００２５】第１のカウンター１１は入力信号ＣＬＯＣ
Ｋの予め決められた繰返し周期［ＣＬＯＣＫ数（２×
ｍ）］を計測し、第２のカウンター１２は、この繰り返
し周期毎に前記フリップ・フロップ出力の１（または
０）の出現数を計測する。また、レジスター１４は第２
のカウンター１２のカウント値を繰り返し周期毎に取り
込んで保持する。尚、カウント値がレジスター１４にセ
ットされる毎に第２のカウンター１２は０にクリアされ
る。定数設定器１６はフリップ・フロップ出力の１（ま
たは０）の出現率を設定するための比較データを出力す
る。本実施形態では、前記繰返し周期［ＣＬＯＣＫ数
（２×ｍ）］の１／２の値（ｍ）が出力されるように予
め設定されている。また、比較器１５はレジスター１４
の保持データ（ｎ）と定数設定器１６からの比較データ
（ｍ）を比較し、比較結果（ｎ＞ｍ）または（ｎ＝ｍ）
または（ｎ＜ｍ）に対応した比較出力を発生する。可逆
カウンター１３は、前記比較器１５からの比較出力によ
り設定される動作モードにて動作し、そのカウントデー
タを次段選択回路１９のセレクト信号ｓとして出力す
る。そして、既述のように選択回路１９はセレクト信号
ｓにより選択された原ＣＬＯＣＫ信号の所定の遅延信号
を出力する。The first counter 11 receives the input signal CLOC.
A predetermined repetition period of K [CLOCK number (2 ×
m)], and the second counter 12 measures the number of appearances of 1 (or 0) in the output of the flip-flop for each repetition period. Also, the register 14 is the second
The count value of the counter 12 is fetched and held for each repeating cycle. The second counter 12 is cleared to 0 every time the count value is set in the register 14. The constant setter 16 outputs comparison data for setting the appearance rate of 1 (or 0) in the flip-flop output. In the present embodiment, it is preset so that a value (m) that is ½ of the repetition period [CLOCK number (2 × m)] is output. In addition, the comparator 15 is a register 14
Held data (n) and the comparison data (m) from the constant setter 16 are compared, and the comparison result (n> m) or (n = m)
Alternatively, a comparison output corresponding to (n <m) is generated. The reversible counter 13 operates in the operation mode set by the comparison output from the comparator 15, and outputs the count data as the select signal s of the next stage selection circuit 19. Then, as described above, the selection circuit 19 outputs a predetermined delay signal of the original CLOCK signal selected by the selection signal s.
【００２６】すなわち、上記構成によれば、レジスター
１４の出力データ（ｎ）と、この定数設定器１６からの
出力データ（ｍ）の比較出力に応じて可逆カウンター１
３が繰り返し周期毎にアップ／ダウン動作（例えば、ｎ
＞ｍ時はカウントアップ、ｎ＜ｍ時はカウントダウン）
を行い、比較器１５の比較出力がｎ＝ｍ（ｎ＝ｍ時はカ
ウント動作停止し、ＣＬＯＣＫ信号の位相差は一定を維
持する）に収束するようにＤタイプフリップ・フロップ
１のデータ端子Ｄに入力されるＣＬＯＣＫ信号の立ち上
がり時間を自動的に補正する。具体的には、図１４
（ｃ）のように、ＣＬＫ信号の立ち上がりとＤ信号の立
ち上がりの位相差Δｔが０に近づいていくように制御さ
れる。これにより、Ｄタイプフリップ・フロップ１の出
力に０と１の出現率が常時５０％に維持された一様性の
ある１bit のシリアル乱数データＯＵＴが得られる。That is, according to the above configuration, the reversible counter 1 is output according to the comparison output of the output data (n) of the register 14 and the output data (m) from the constant setting device 16.
3 is an up / down operation (for example, n
(Count up when> m, count down when n <m)
And the comparison output of the comparator 15 converges to n = m (when n = m, the counting operation is stopped and the phase difference of the CLOCK signal is kept constant). The rise time of the CLOCK signal input to is automatically corrected. Specifically, FIG.
As shown in (c), the phase difference Δt between the rising edge of the CLK signal and the rising edge of the D signal is controlled so as to approach 0. As a result, uniform 1-bit serial random number data OUT in which the appearance rates of 0 and 1 are always maintained at 50% at the output of the D-type flip-flop 1 can be obtained.
【００２７】また、本実施形態では、定数設定器１６に
設定する比較データを第１のカウンター１１の繰り返し
周期の１／２（即ち、ｍ）に設定したが、このｍの値を
変えることにより、Ｄタイプフリップ・フロップ出力の
０または１の出現率を５０％以外に設定することができ
る。例えば、ｍを繰り返し周期の１／５に設定すれば０
または１の出現率は２０％となる。Further, in the present embodiment, the comparison data set in the constant setter 16 is set to ½ (that is, m) of the repetition cycle of the first counter 11, but by changing the value of this m. The appearance rate of 0 or 1 in the D-type flip-flop output can be set to other than 50%. For example, if m is set to ⅕ of the repetition period, 0
Alternatively, the appearance rate of 1 is 20%.
【００２８】ところで、前記第１実施形態では、第１の
カウンター１１の繰返し周期を常に一定（２×ｍ）に固
定していたため、生成される乱数は何らかの周期的な傾
向を示す可能性を有していた。以下、図２から図５に示
す第２〜第４実施形態は、このような乱数の周期性を完
全に無くすための方法である。By the way, in the first embodiment, since the repetition cycle of the first counter 11 is always fixed (2 × m), the generated random numbers may show some periodic tendency. Was. Hereinafter, the second to fourth embodiments shown in FIGS. 2 to 5 are methods for completely eliminating the periodicity of such random numbers.
【００２９】先ず、図２に示す第２実施形態は、既述の
定数設定器１６に替わり、新たにシフトレジスター２
１、加算器２２、比較器２３等を設けて繰り返し周期毎
に出力される乱数列を次の繰り返し周期の設定データ
（２×ｍ）と比較器１５の比較データ（ｍ）とした実施
例である。尚、前記加算器２２は、乱数列を前記設定デ
ータと比較データとして活用するために出力乱数（０〜
ｍ−１）の範囲をプラス１して（１〜ｍ）の範囲に変更
するものである。また、新たな比較器２３は、第１のカ
ウンター１１のカウントデータ（Ａ）と加算器２２の出
力データ（ｍ）から繰り返し周期（２×ｍ）を発生させ
るものである。First, in the second embodiment shown in FIG. 2, a shift register 2 is newly added in place of the constant setter 16 described above.
1, an adder 22, a comparator 23 and the like are provided, and the random number sequence output at each repetition cycle is set data (2 × m) of the next repetition cycle and the comparison data (m) of the comparator 15 in the embodiment. is there. The adder 22 outputs an output random number (0 to 0) in order to utilize the random number sequence as the setting data and the comparison data.
The range of (1) is changed by adding 1 to the range of (m-1). Further, the new comparator 23 generates a repeating cycle (2 × m) from the count data (A) of the first counter 11 and the output data (m) of the adder 22.
【００３０】次に、図３に示す第３実施形態は、前記し
た第２実施形態にスクランブル回路２４を追加し、出力
された乱数を更にスクランブルしたものを前記設定デー
タと比較データとして使用した実施例である。尚、スク
ランブルとは、複数のデータラインの任意のデータを互
いに論理演算（例えば、排他的論理和、排他的論理和と
排他的論理和同士の排他的論理和等）して原データと異
なるデータに変換することを言い、図３では、シフトレ
ジスター２１の出力データ１６bit がスクランブル回路
２４により８bit のデータに変換されている。これら第
２、第３実施形態によれば、乱数発生に際して逐次繰り
返し周期が変化するため、生成される乱数の周期性は完
全に解消される。Next, a third embodiment shown in FIG. 3 is an embodiment in which a scramble circuit 24 is added to the above-mentioned second embodiment and the output random number is further scrambled and used as the setting data and the comparison data. Here is an example. Note that scramble is data that differs from the original data by performing logical operation (for example, exclusive OR, exclusive OR between exclusive OR and exclusive OR) on arbitrary data of a plurality of data lines. In FIG. 3, 16-bit output data of the shift register 21 is converted into 8-bit data by the scramble circuit 24 in FIG. According to the second and third embodiments, since the cycle of repetition is changed when the random number is generated, the periodicity of the generated random number is completely eliminated.
【００３１】次に、図４に示す第４実施形態は、前記第
２実施形態による乱数発生装置を補助乱数発生器４とし
て付加し、この補助乱数発生器４により生成される乱数
列を上記同様、繰り返し周期の設定データ（２×ｍ）と
比較器１５の比較データ（ｍ）として使用した実施例で
あり、また、図５に示す第５実施形態は、前記第３実施
形態による乱数発生装置を補助乱数発生器５として付加
し、補助乱数発生器５の出力と乱数発生装置１０自身の
出力をスクランブルした実施例である。これら、第４、
第５実施形態によれば、前記設定データと比較データと
なる補助乱数発生器４，５の乱数は乱数発生装置１０の
内部回路に使用され、外部に出力されることはないか
ら、第３者による乱数の性質、傾向、周期性の予測は不
可能であり、よって、完全な自然乱数を得ることができ
る。Next, in a fourth embodiment shown in FIG. 4, the random number generator according to the second embodiment is added as an auxiliary random number generator 4, and the random number sequence generated by this auxiliary random number generator 4 is the same as above. The fifth embodiment shown in FIG. 5 is a random number generator according to the third embodiment, which is used as the setting data (2 × m) of the repetition period and the comparison data (m) of the comparator 15. Is an example in which the output of the auxiliary random number generator 5 and the output of the random number generator 10 itself are scrambled. These, fourth,
According to the fifth embodiment, the random numbers of the auxiliary random number generators 4 and 5 which are the setting data and the comparison data are used in the internal circuit of the random number generator 10 and are not output to the outside. It is impossible to predict the nature, tendency, and periodicity of random numbers by using, so that it is possible to obtain completely natural random numbers.
【００３２】図６は波形整形回路２５を付加した乱数発
生装置の要部回路を示している。このように、Ｄタイプ
フリップ・フロップ１の入力ライン（Ｄ端子と CLK端
子）に波形整形回路２５を付加して各々入力信号のエッ
ジを強制的に鈍らせると、乱数の生成をより容易にする
ことができる。FIG. 6 shows a main circuit of the random number generator to which the waveform shaping circuit 25 is added. In this way, if the waveform shaping circuit 25 is added to the input line (D terminal and CLK terminal) of the D-type flip-flop 1 to forcibly blunt the edge of each input signal, the generation of random numbers becomes easier. be able to.
【００３３】図７に入出力のゲート間に抵抗Ｒとコンデ
ンサＣによる積分回路を挿入して構成した前記波形整形
回路２５を示す。図８（ａ）に示す入出力波形のよう
に、ゲートのスレッシュホールド電圧と積分波形の交点
で出力波形にジッターΔｊが発生する。図８（ｂ）にス
レッシュホールド電圧と積分波形の交点部の傾きλとジ
ッターΔｊとの関係を示すが、この傾きλ（即ち、信号
の鈍り）が大きくなる程ジッターΔｊも大きくなる。即
ち、このジッターΔｊの大きさがフリップ・フロップの
不確定動作範囲を拡げることになり、結果的に乱数の生
成をより容易にする。尚、係る波形整形回路２５として
は、上記の抵抗ＲとコンデンサＣによるものだけでな
く、例えば、コイルとコンデンサにより構成しても勿論
構わない。FIG. 7 shows the waveform shaping circuit 25 constructed by inserting an integrating circuit composed of a resistor R and a capacitor C between the input and output gates. As in the input / output waveform shown in FIG. 8A, a jitter Δj occurs in the output waveform at the intersection of the threshold voltage of the gate and the integrated waveform. FIG. 8B shows the relationship between the threshold voltage and the slope λ at the intersection of the integrated waveform and the jitter Δj. The larger the slope λ (that is, the dullness of the signal), the larger the jitter Δj. That is, the magnitude of the jitter Δj expands the indefinite operation range of the flip-flop, and as a result, the random number generation becomes easier. The waveform shaping circuit 25 is not limited to the one using the resistor R and the capacitor C, but may be a coil and a capacitor, for example.
【００３４】また、図９に示すように、上述した第２〜
第５実施形態において、比較データ用の乱数出力ライン
に初期化期間設定回路２６ａとゲート回路２６ｂで構成
した初期制御回路２６を付加し、電源投入時に所定の繰
り返し周期期間だけ当該比較データを強制的に０にする
ようにした。このような比較データの初期化により、電
源投入時における入力信号の位相補正動作を効率的にで
き、電源投入から適正な乱数が得られる迄の過渡期間を
最小にすることができる。Further, as shown in FIG.
In the fifth embodiment, an initialization control circuit 26 including an initialization period setting circuit 26a and a gate circuit 26b is added to a random number output line for comparison data, and the comparison data is forcibly forced for a predetermined repetition cycle period when the power is turned on. I set it to 0. By initializing the comparison data as described above, the phase correction operation of the input signal at power-on can be efficiently performed, and the transition period from power-on until a proper random number is obtained can be minimized.
【００３５】以上説明した実施形態では、乱数発生用の
フリップ・フロップとして、Ｄタイプフリップ・フロッ
プを用いたが、本発明はこれにのみ限定されるものでは
なく、これと同等の機能を有するフリップ・フロップで
あれば使用可能である。例えば、他の例として、Ｒ−Ｓ
フリップ・フロップを使用した構成を図１０に示す。図
１０によれば、遅延回路１７と１８の接続点がＲ−Ｓフ
リップ・フロップ１のセット入力に、また選択回路１９
の出力がＲ−Ｓフリップ・フロップ１のリセット入力に
接続される。In the embodiment described above, the D-type flip-flop is used as the flip-flop for generating random numbers, but the present invention is not limited to this, and a flip-flop having a function equivalent to this is used.・ It can be used on the flop. For example, as another example, RS
A configuration using a flip-flop is shown in FIG. According to FIG. 10, the connection point between the delay circuits 17 and 18 is the set input of the RS flip-flop 1 and the selection circuit 19
Is connected to the reset input of RS flip-flop 1.
【００３６】また、図１１に示すように、既述したシリ
アル型の乱数発生装置１０をＰ個並列に配置することに
より、Ｐbit 構成の並列型乱数発生装置２０を構成する
ことができる。この並列型乱数発生装置２０では、個々
の乱数発生装置１０間の相互関係は一切存在しない。Further, as shown in FIG. 11, by arranging P number of serial type random number generators 10 described above in parallel, a parallel type random number generator 20 of Pbit structure can be constructed. In this parallel random number generator 20, there is no mutual relationship between the individual random number generators 10.
【００３７】次に本発明の乱数発生装置を用いて構成し
た確率発生装置について説明する。図１２にＰ(bit) で
構成された確率発生装置の確率分布を示す。前記並列型
乱数発生装置は各乱数発生装置毎に０と１の出現率が、
例えば５０％に常時補正されている。各々乱数発生装置
１０は一様性を有し、規則性、相関性、周期性を有さな
いから、全体の確率分布は一様である。ここで、この乱
数発生装置における一様な出力データの全体に対し、図
１２の斜線で示すような任意の範囲データ（ｒ１、ｒ
２）を設定することにより、次式にて確率を生成するこ
とができる。
Ｐ０＝（ｒ２−ｒ１＋１）／２P
従って、範囲データ（ｒ１〜ｒ２）を適宜設定すること
により任意の確率が得られる。Next, the random number generator of the present invention is used for the construction.
The probability generating device will be described. In P (bit) in Figure 12
3 shows a probability distribution of the constructed probability generator. The parallel type
The random number generator has the appearance rate of 0 and 1 for each random number generator,
For example, it is constantly corrected to 50%. Random number generator
10 has uniformity and has no regularity, correlation, or periodicity.
Therefore, the overall probability distribution is uniform. Where this turbulence
Figure for the whole uniform output data in the number generator
Data of arbitrary range (r1, r
By setting 2), the probability can be generated by the following equation.
You can
P0 = (r2-r1 + 1) / 2P
Therefore, set the range data (r1 to r2) appropriately.
Gives an arbitrary probability.
【００３８】[0038]
【発明の効果】以上説明したように、本発明によれば、
優れた一様性を有し、且つ規則性、相関性、周期性を有
しない自然乱数発生装置および確率発生装置をデジタル
回路で実現することができる。デジタル回路構成であれ
ばＬＳＩ化への対応が容易で生産性に優れ、科学技術計
算、ゲーム機、暗号化処理等、広い分野の用途に対し大
量の乱数および確率データを高速に、且つ、安価に供給
することができるようになる。As described above, according to the present invention,
It is possible to realize a natural random number generation device and a probability generation device that have excellent uniformity and have no regularity, correlation, or periodicity with a digital circuit. The digital circuit configuration makes it easy to adapt to LSI and has excellent productivity. It can generate large numbers of random numbers and probability data at high speed and at low cost for applications in a wide range of fields such as scientific computing, game machines, and encryption processing. Will be able to supply.
【００３９】また、外部ノイズ、温度、電源変動等の外
部要因による影響も少ないため安定した動作が得られ
る。更に、環境に対する安全性に優れ、使い捨て等によ
る廃棄処分に対する問題も無い。Further, stable operation can be obtained because the influence of external factors such as external noise, temperature, power supply fluctuation, etc. is small. Furthermore, it is highly environmentally safe, and there is no problem with disposal such as disposal.
【図１】本発明に係る乱数発生装置の第１の実施形態を
示す回路図である。FIG. 1 is a circuit diagram showing a first embodiment of a random number generator according to the present invention.
【図２】同、乱数発生装置の第２の実施形態を示す回路
図である。FIG. 2 is a circuit diagram showing a second embodiment of the same random number generator.
【図３】同、乱数発生装置の第３の実施形態を示す回路
図である。FIG. 3 is a circuit diagram showing a third embodiment of the same random number generator.
【図４】同、乱数発生装置の第４の実施形態を示す回路
図である。FIG. 4 is a circuit diagram showing a fourth embodiment of the random number generator.
【図５】同、乱数発生装置の第５の実施形態を示す回路
図である。FIG. 5 is a circuit diagram showing a fifth embodiment of the random number generator.
【図６】波形整形回路を付加した本発明に係る乱数発生
装置の要部回路図である。FIG. 6 is a main part circuit diagram of a random number generation device according to the present invention to which a waveform shaping circuit is added.
【図７】具体的な波形整形回路を示す図である。FIG. 7 is a diagram showing a specific waveform shaping circuit.
【図８】図７の波形整形回路の入出力波形を示す図であ
る。FIG. 8 is a diagram showing input / output waveforms of the waveform shaping circuit of FIG.
【図９】初期制御回路を付加した本発明に係る乱数発生
装置の要部回路図である。FIG. 9 is a main part circuit diagram of a random number generation device according to the present invention to which an initial control circuit is added.
【図１０】Ｒ−Ｓフリップ・フロップを用いた本発明に
係る乱数発生装置の要部回路図である。FIG. 10 is a circuit diagram of a main part of a random number generation device according to the present invention using an RS flip-flop.
【図１１】本発明に係る並列型乱数発生装置のブロック
構成図である。FIG. 11 is a block diagram of a parallel-type random number generator according to the present invention.
【図１２】本発明に係る確率発生装置の確率分布を示す
図である。FIG. 12 is a diagram showing a probability distribution of the probability generator according to the present invention.
【図１３】Ｄタイプフリップ・フロップを示す図であ
る。FIG. 13 is a diagram showing a D-type flip-flop.
【図１４】図１１のＤタイプフリップ・フロップの入出
力波形を示す図である。14 is a diagram showing input / output waveforms of the D-type flip-flop of FIG.
１ フリップ・フロップ（Ｄタイプ／Ｒ−Ｓフリップ
・フロップ）
２ 遅延部
３ フィードバック回路
４，５ 補助乱数発生器
１０ 乱数発生装置
１１ 第１のカウンター
１２ 第２のカウンター
１３ 可逆カウンター
１４ レジスター
１５ 比較器
１６ 定数設定器
１７，１８ 遅延回路（ディレーライン）
１９ 選択回路（セレクター）
２０ 並列型乱数発生装置
２５ 波形整形回路
２６ 初期制御回路1 Flip Flop (D Type / RS Flip Flop) 2 Delay Unit 3 Feedback Circuits 4, 5 Auxiliary Random Number Generator 10 Random Number Generator 11 First Counter 12 Second Counter 13 Reversible Counter 14 Register 15 Comparator 16 constant setter 17, 18 delay circuit (delay line) 19 selection circuit (selector) 20 parallel random number generator 25 waveform shaping circuit 26 initial control circuit
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 7/58 H03K 3/84 ─────────────────────────────────────────────────── ─── Continuation of front page (58) Fields surveyed (Int.Cl. 7 , DB name) G06F 7/58 H03K 3/84
Claims (11)
に応じて出力の状態（０または１）が確定するフリップ
・フロップと、 これら二つの入力信号に位相差を生じさせる遅延部と、 前記入力信号によるフリップ・フロップ出力の０または
１の出現率が所定の繰り返し周期内で一定になるように
前記位相差を制御するフィードバック回路とで構成され
ることを特徴とする乱数発生装置。1. A flip-flop whose output state (0 or 1) is determined according to a phase difference between signals input to two input sections, and a delay section which causes a phase difference between these two input signals. And a feedback circuit for controlling the phase difference so that the appearance rate of 0 or 1 of the flip-flop output by the input signal becomes constant within a predetermined repetition period.
レクト入力に応じて遅延出力の何れかを選択する選択回
路とで構成されることを特徴とする請求項１に記載の乱
数発生装置。2. The delay unit includes a delay circuit that delays and outputs the input signal in several stages, and a selection circuit that selects any one of delay outputs according to a select input. The random number generator according to claim 1.
ウンターと、 繰り返し周期毎に前記フリップ・フロップ出力の０また
は１の出現数を計測する第２のカウンターと、 当該第２のカウンターの計測出力を繰り返し周期毎に保
持するレジスターと、 前記フリップ・フロップ出力の０または１の出現率を設
定するための比較データを発生する定数設定器と、 前記レジスターの出力データと前記比較データの大小を
比較する比較器と、 当該比較器の比較出力に基づいて前記選択回路のセレク
ト信号を発生する可逆カウンターとで構成されることを
特徴とする請求項１または請求項２の何れかに記載の乱
数発生装置。3. The feedback circuit comprises a first counter for measuring a predetermined repetition period of the input signal, and a second counter for measuring the number of occurrences of 0 or 1 in the flip-flop output for each repetition period. A register that holds the measured output of the second counter for each repeating cycle; a constant setter that generates comparison data for setting the appearance rate of 0 or 1 of the flip-flop output; 4. A comparator for comparing the magnitude of output data with that of the comparison data, and a reversible counter for generating a select signal of the selection circuit based on the comparison output of the comparator. Item 3. The random number generator according to any one of Items 2.
し周期の設定データと前記比較器の比較データとして、
前記フリップ・フロップより出力される乱数を、または
当該乱数をスクランブルして構成した乱数を用いること
を特徴とする請求項３に記載の乱数発生装置。4. The repetition cycle setting data set in the first counter and the comparison data of the comparator are:
4. The random number generator according to claim 3, wherein a random number output from the flip-flop or a random number configured by scrambling the random number is used.
成の補助乱数発生器を備え、前記第１のカウンターに設
定する繰り返し周期の設定データと前記比較器の比較デ
ータとして、前記補助乱数発生器による乱数を用いるこ
とを特徴とする請求項３に記載の乱数発生装置。5. An auxiliary random number generator having the same configuration as that of the random number generator according to claim 3, wherein the auxiliary random number is used as setting data of a repetition period set in the first counter and comparison data of the comparator. The random number generator according to claim 3, wherein a random number generated by a generator is used.
成の補助乱数発生器を備え、前記第１のカウンターに設
定する繰り返し周期の設定データと前記比較器の比較デ
ータとして、前記補助乱数発生器による乱数と前記乱数
発生装置による乱数をスクランブルして構成した乱数を
用いることを特徴とする請求項３に記載の乱数発生装
置。6. An auxiliary random number generator having the same configuration as that of the random number generator according to claim 3, wherein the auxiliary random number is used as setting data of a repetition period set in the first counter and comparison data of the comparator. The random number generator according to claim 3, wherein a random number generated by scrambling the random number generated by the generator and the random number generated by the random number generator is used.
ンに波形整形回路を付加して成ることを特徴とする請求
項１から請求項６までの何れかに記載の乱数発生装置。7. The random number generator according to claim 1, wherein a waveform shaping circuit is added to an input signal line of the flip-flop.
所定期間０に設定する初期制御回路を備えて成ることを
特徴とする請求項３から請求項７までの何れかに記載の
乱数発生装置。8. The random number generator according to claim 3, further comprising an initial control circuit for setting the comparison data of the comparator to 0 for a predetermined period when the power is turned on. .
フリップ・フロップ、もしくはＲ−Ｓフリップ・フロッ
プを用いることを特徴とする請求項１から請求項８まで
の何れかに記載の乱数発生装置。9. The random number generator according to claim 1, wherein a D-type flip-flop or an RS flip-flop is used as the flip-flop.
記載の乱数発生装置を複数並列に配置して構成したこと
を特徴とする乱数発生装置。10. A random number generator comprising a plurality of the random number generators according to any one of claims 1 to 9 arranged in parallel.
に記載の乱数発生装置を備えて成ることを特徴とする確
率発生装置。11. A probability generator comprising the random number generator according to any one of claims 1 to 10.
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