JP3445472B2 - Semiconductor device - Google Patents
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体装置に関する
もので、特にＩＣカード等に利用されて個人のプライバ
シーや金銭などの重要な情報を記憶および処理する機能
を備えた半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a semiconductor device which is used for an IC card or the like and has a function of storing and processing important information such as personal privacy and money.
【０００２】[0002]
【従来の技術】半導体装置上の集積回路の機能、動作方
式、回路方式、回路パタン、記憶データ等を解析するた
めに、従来より、半導体装置上に設けられた外部接続用
の端子に電源を供給してＩＣテスターなどで端子の信号
の入出力を測定する方法がある。また、それら解析のた
めに、さらに一歩進んで、外部接続用端子に現れない信
号を集積回路内部の配線上で観測する方法がある。ここ
で、その後者の方法では、次に示すようにしてＩＣの解
析を行うようにしている。2. Description of the Related Art In order to analyze the function, operation method, circuit method, circuit pattern, stored data, etc. of an integrated circuit on a semiconductor device, conventionally, a power supply is provided to a terminal for external connection provided on the semiconductor device. There is a method of supplying and measuring the input / output of a terminal signal with an IC tester or the like. In order to analyze them, there is a method that goes one step further and observes a signal that does not appear at the external connection terminal on the wiring inside the integrated circuit. Here, in the latter method, the IC is analyzed as follows.
【０００３】まず、高分子材料で作られたＩＣパッケー
ジを解剖し、主にシリコン結晶板から成るＩＣチップを
取り出し、ＳｉＯ2 等を主成分とする表面保護膜を化学
的エッチング方法により剥離する。さらに、目的とする
配線の上の層間絶縁膜上から、Ｇａイオンビーム等を用
いて接続孔を開ける。そして、そこへＷ（ＣＯ）6 等の
加熱昇華ガスを吹き付け、Ｇａイオンによる電気化学的
還元作用により金属タングステン膜を局所的に堆積さ
せ、配線と電気的に接続させて探針接触用のパッド状の
電極を形成する。ここへ、各種測定器またはＩＣテスタ
ー等の探針を当て、回路の動作信号や記憶情報に依存し
た出力電圧・電流等を測定する。First, an IC package made of a polymer material is dissected, an IC chip mainly made of a silicon crystal plate is taken out, and a surface protective film containing SiO 2 or the like as a main component is removed by a chemical etching method. Furthermore, a connection hole is formed using a Ga ion beam or the like from the interlayer insulating film on the intended wiring. Then, a heated sublimation gas such as W (CO) 6 is blown there, and a metal tungsten film is locally deposited by the electrochemical reduction action of Ga ions, and electrically connected to the wiring to form a pad for contacting the probe. Forming electrodes. Probes such as various measuring instruments or IC testers are applied to this to measure the output voltage and current depending on the operation signal of the circuit and stored information.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、上述し
たような解析は、上記のＩＣチップ解剖工程に対し、Ｉ
Ｃの機能や性能が耐えて正常動作を維持するために成し
得るものである。それゆえ、ひとたび回路の解読や記憶
情報の改竄等の不法行為を目的に、上述した解析を実施
されると、従来の技術では阻止し得ない。すなわち、現
状の技術では、ＩＣの解読や記憶情報の改竄などの不法
行為を阻止できないという問題があった。However, the above-mentioned analysis can be performed by using the I
This can be done to withstand the function and performance of C and maintain normal operation. Therefore, once the above-mentioned analysis is carried out for the purpose of illegal acts such as circuit decoding and tampering with stored information, it cannot be prevented by conventional techniques. That is, the current technology has a problem in that it is impossible to prevent illegal activities such as decoding of IC and falsification of stored information.
【０００５】この発明は、以上のような問題点を解消す
るためになされたものであり、トランジスタを構成要素
に含む集積回路の回路状態の情報漏洩や改竄を阻止でき
るようにすることを目的とする。The present invention has been made to solve the above problems, and an object of the present invention is to prevent information leakage and falsification of the circuit state of an integrated circuit including a transistor as a constituent element. To do.
【０００６】[0006]
【課題を解決するための手段】この発明の半導体装置
は、半導体基板上に形成されたトランジスタを構成要素
に含む集積回路を少なくとも具備した半導体装置におい
て、その半導体基板上に形成されたゲート絶縁膜および
この上に形成された電界遮蔽用ゲート電極から構成さ
れ、その電界遮蔽用ゲート電極に電位が印加されること
で素子分離を行う電界遮蔽型素子分離構造と、その電界
遮蔽用ゲート電極に接続して電界遮蔽用ゲート電極に電
位を供給する電界遮蔽接続用配線とを少なくとも２組以
上備え、電界遮蔽接続用配線は、最上層の配線層を含む
複数の配線層に分割して配置されているようにした。以
上のように構成したので、電界遮蔽接続用配線が断線す
ると、電界遮蔽型素子分離構造に電位が供給されなくな
り、電界遮蔽型素子分離構造による素子分離が不完全に
なる。A semiconductor device according to the present invention is a semiconductor device having at least an integrated circuit including a transistor formed on a semiconductor substrate as a constituent element, and a gate insulating film formed on the semiconductor substrate. And an electric field shielding gate electrode formed on the electric field shielding gate electrode, and the electric field shielding gate electrode is connected to the electric field shielding type element isolation structure for performing element isolation by applying a potential to the electric field shielding gate electrode. And at least two sets of electric field shielding connection wirings for supplying a potential to the electric field shielding gate electrode . The electric field shielding connection wirings include the uppermost wiring layer.
It was so that are arranged in a plurality of wiring layers. With the above-described configuration, when the electric-field-shielding connection wiring is broken, no electric potential is supplied to the electric-field-shielding element isolation structure, resulting in incomplete element isolation by the electric-field-shielding element isolation structure.
【０００７】[0007]
【発明の実施の形態】以下この発明の実施の形態を図を
参照して説明する。
実施の形態１
図１は、この発明の第１の実施の形態における半導体装
置の、要部構成を示す断面図である。ここでは、この発
明の要部として、特に、メモリ用ｎチャネル形ＭＯＳト
ランジスタを例に取り説明する。図１に示すように、こ
の半導体装置は、まず、ｐ形のシリコンからなる基板１
０１の一主面上に、選択酸化法により形成されたＳｉＯ
2 から成る絶縁体分離層１０２が配置されている。そし
て、その２つの絶縁体分離層１０２の間に、ｎチャネル
形ＭＯＳトランジスタ１０３が３個形成されている。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings. First Embodiment FIG. 1 is a cross-sectional view showing a main structure of a semiconductor device according to a first embodiment of the present invention. Here, as an essential part of the present invention, an n-channel type MOS transistor for memory will be described as an example. As shown in FIG. 1, in this semiconductor device, first, a substrate 1 made of p-type silicon is used.
01 formed on one main surface by a selective oxidation method
An insulator separation layer 102 made of 2 is arranged. Then, three n-channel MOS transistors 103 are formed between the two insulator separation layers 102.
【０００８】これらのｎチャネル形ＭＯＳトランジスタ
１０３は、本発明の主要な構成要素である電界遮蔽型素
子間分離構造１０４により３つに分離された領域に配置
されている。この電界遮蔽型素子間分離構造１０４は、
熱酸化法で形成した厚さ１５ｎｍのゲート酸化膜１０６
と、スパッタリングで堆積したＭｏからなる電界遮蔽用
ゲート電極１０７から構成されている。一方、ｎチャネ
ル形ＭＯＳトランジスタ１０３は、スパッタリングで形
成した第１層アルミ配線１０８と、図には示していない
第２層アルミ配線で電気的な回路を構成している。These n-channel type MOS transistors 103 are arranged in three regions separated by the electric field shield type element isolation structure 104 which is a main component of the present invention. The electric field shielding type element isolation structure 104 is
Gate oxide film 106 having a thickness of 15 nm formed by thermal oxidation method
And an electric field shielding gate electrode 107 made of Mo deposited by sputtering. On the other hand, the n-channel type MOS transistor 103 constitutes an electric circuit by the first layer aluminum wiring 108 formed by sputtering and the second layer aluminum wiring not shown.
【０００９】また、電界遮蔽型素子間分離構造１０４に
は、層間絶縁膜１０５を貫通したビアホール１０９を介
し、最上層に配置する電界遮蔽接続用配線１１０がそれ
ぞれ電気的に接続され、電位が供給されている。この電
界遮蔽接続用配線１１０は、すべての電界遮蔽型素子間
分離構造１０４に接地電位を供給する。また、電界遮蔽
接続用配線１１０は、少なくとも２つ以上備えられてい
る。さらに、それらトランジスタや分離構造が形成され
た基板１０１表面は、ＳｉＮ膜およびＳｉＯ2 膜からな
る表面保護膜１１１により覆われている。そして、それ
らのＩＣチップは、エポキシ系樹脂で作られたＩＣパッ
ケージに格納されて装置等に搭載される。Further, the electric field shielding element isolation structure 104 is electrically connected to the electric field shielding connection wirings 110 arranged in the uppermost layer through the via holes 109 penetrating the interlayer insulating film 105 to supply a potential. Has been done. The electric field shielding connection wiring 110 supplies the ground potential to all the electric field shielding element isolation structures 104. Further, at least two or more electric field shielding connection wirings 110 are provided. Further, the surface of the substrate 101 on which the transistors and the isolation structure are formed is covered with a surface protection film 111 made of a SiN film and a SiO 2 film. Then, these IC chips are stored in an IC package made of epoxy resin and mounted on the device or the like.
【００１０】以上示したように、この発明の半導体装置
によれば、電界遮蔽型素子間分離構造１０４を備えるよ
うにしたので、以下に示すように、回路の解読や記憶情
報の改竄等の不法行為を防ぐことができる。まず以上に
示したような構造を持つＩＣについて、外部端子からの
解析以外に集積回路内部の配線上から内部信号を検出し
て回路及び記憶データの解析を行う手順を次に述べる。
初めに、加熱した発煙硝酸でＩＣパッケージを溶解して
ＩＣチップを取り出す。次に、ＩＣチップ表面の表面保
護膜は、ＣＨＦ3 ガスを用いたプラズマエッチングによ
り除去する。As described above, according to the semiconductor device of the present invention, since the electric field shield type element isolation structure 104 is provided, as shown below, it is illegal to decipher the circuit or falsify the stored information. You can prevent the act. First, with respect to the IC having the above-described structure, a procedure for detecting an internal signal on the wiring inside the integrated circuit and analyzing the circuit and the stored data will be described below in addition to the analysis from the external terminal.
First, the IC package is dissolved with heated fuming nitric acid and the IC chip is taken out. Next, the surface protective film on the surface of the IC chip is removed by plasma etching using CHF 3 gas.
【００１１】そして、従来では、この段階でトランジス
タに接続する最上層の配線層が露出するため、Ｇａ集束
イオンビームを用いて配線にパッドを形成し、ここに計
測用探針を当てれば回路の信号の入出力を観測すること
ができる。しかしながら、この実施の形態１によれば、
図１に示すように、表面保護膜１１１を除去した段階で
はトランジスタに接続される第２層アルミ配線は露出せ
ず、最上層の電界遮蔽接続用配線１１０が現れる。した
がって、回路の解読などを行うためには、この電界遮蔽
接続用配線１１０の全部または一部を除去し、図１には
示していないが、第２層アルミ配線の全部または一部を
露出する必要がある。さらに、必要によってはその下の
第１層アルミ配線１０８等を露出させ、探針用の針を当
てる等の作業を要する。In the prior art, since the uppermost wiring layer connected to the transistor is exposed at this stage, a pad is formed on the wiring using a Ga focused ion beam and a measuring probe is applied to the pad to form a circuit. Input and output of signals can be observed. However, according to the first embodiment,
As shown in FIG. 1, when the surface protective film 111 is removed, the second layer aluminum wiring connected to the transistor is not exposed, and the uppermost electric field shielding connection wiring 110 appears. Therefore, in order to decode the circuit or the like, all or part of the electric field shielding connection wiring 110 is removed, and although not shown in FIG. 1, all or part of the second layer aluminum wiring is exposed. There is a need. Further, if necessary, it is necessary to expose the first-layer aluminum wiring 108 and the like below it and apply a probe needle.
【００１２】ここで、この実施の形態１においては、次
に示すことにより、電界遮蔽接続用配線１１０の少なく
とも一部を除去した場合、回路の解読などができなくな
る。前述したように、この実施の形態１においては、電
界遮蔽用ゲート電極１０７がＭｏから構成されているよ
うにした。この電界遮蔽用ゲート電極１０７に接地電位
が供給されていれば、基板１と電極材料であるＭｏとの
間の仕事関数の差と、ゲート酸化膜１０６の内部または
界面での実効電荷密度とで決まる基板１０１の表面電位
は、蓄積側と反転側のほぼ中間位置に固定される。これ
により、電界遮蔽用ゲート電極１０７の下の基板１０１
の表面は、高い抵抗値が維持される。そして、実効上３
つのｎチャネル形ＭＯＳトランジスタ１０３は、それぞ
れ電気的に分離されて正常なトランジスタ動作を行う。Here, in the first embodiment, as will be described below, when at least a part of the electric-field-shielding connection wiring 110 is removed, the circuit cannot be decoded. As described above, in the first embodiment, the electric field shielding gate electrode 107 is made of Mo. If the ground potential is supplied to the electric field shielding gate electrode 107, the work function difference between the substrate 1 and Mo that is the electrode material and the effective charge density inside or at the interface of the gate oxide film 106 are determined. The determined surface potential of the substrate 101 is fixed at a substantially intermediate position between the accumulation side and the inversion side. As a result, the substrate 101 under the electric field shielding gate electrode 107 is formed.
A high resistance value is maintained on the surface of the. And in effect 3
The two n-channel type MOS transistors 103 are electrically isolated from each other and operate normally.
【００１３】しかしながら、回路の解読や解析などを目
的に、電界遮蔽接続用配線１１０を不用意に除去する
と、電界遮蔽型素子間分離構造１０４は接地電位の供給
が絶たれて浮遊電位となる。そして、この状態で電界遮
蔽型素子間分離構造１０４の両側に位置するｎチャネル
形ＭＯＳトランジスタ１０３のソースまたはドレインに
正電位が供給されると、この浮遊電位は極めて不安定と
なる。その結果、電界遮蔽用ゲート電極１０７の下の基
板１０１の表面は、しばしば反転してｎチャネル化し、
抵抗が減少してほぼ導通状態となる。これにより、電界
遮蔽型素子間分離構造１０４の両側に位置するｎチャネ
ル形ＭＯＳトランジスタ１０３の間は、電気的な分離が
絶たれてそれらトランジスタは正常動作をしなくなる。However, if the electric field shield connection wiring 110 is carelessly removed for the purpose of decoding or analyzing the circuit, the electric field shield type element isolation structure 104 becomes a floating potential because the supply of the ground potential is cut off. When a positive potential is supplied to the source or drain of the n-channel MOS transistor 103 located on both sides of the electric field shield element isolation structure 104 in this state, the floating potential becomes extremely unstable. As a result, the surface of the substrate 101 under the electric field shielding gate electrode 107 is often inverted to form an n-channel,
The resistance decreases and it becomes almost conductive. As a result, electrical isolation is cut off between the n-channel MOS transistors 103 located on both sides of the electric-field-shielding element isolation structure 104, and those transistors do not operate normally.
【００１４】このように正常動作しない状態では、それ
らトランジスタがメモリのデータ読み出し用に使用され
ていれば、データの読み出し不能が発生する。また、そ
れらトランジスタが、メモリの選択用に使用されていれ
ば、誤ったメモリセルが選択されることになり事実上デ
ータが破壊される。さらにこの状態でデータの追記を試
みればデータの消去が起こる。すなわち、この実施の形
態１によれば、ＩＣチップを構成している回路の解読や
記憶情報の改竄等の不法行為が防げることになる。In such a state where the transistors do not operate normally, if the transistors are used for reading data from the memory, data cannot be read. Also, if those transistors are used for memory selection, the wrong memory cell will be selected, effectively destroying the data. Furthermore, if additional recording of data is attempted in this state, data will be erased. That is, according to the first embodiment, it is possible to prevent illegal acts such as deciphering of the circuit forming the IC chip and falsification of stored information.
【００１５】実施の形態２
ところで、上記実施の形態１では、図１に示した電界遮
蔽用ゲート電極１０７の電位を接地に固定しているが、
これに限るものではない。電界遮蔽型素子間分離構造１
０４は、素子間を電気的に分離する動作を正確に行える
状態となっていればよい。したがって、その電位の値の
取り方は、応用される集積回路の機能や構造等により種
々の選択肢がある。例えば、半導体装置が、ＣＭＯＳ型
トランジスタで構成されている場合、上記実施の形態１
のように、電界遮蔽用ゲート電極１０７を接地電位に固
定した場合には、ｐチャネル形またはｎチャネル形の一
方が正常動作をしなくなる場合がある。これは、電界遮
蔽用ゲート電極１０７の材料と、基板１０１のシリコン
との仕事関数差に主に起因する。Second Embodiment By the way, in the first embodiment, the electric potential of the electric field shielding gate electrode 107 shown in FIG. 1 is fixed to the ground.
It is not limited to this. Electric field shield type element isolation structure 1
04 may be in a state in which the operation of electrically separating the elements can be accurately performed. Therefore, there are various options for the value of the potential depending on the function and structure of the applied integrated circuit. For example, in the case where the semiconductor device is composed of a CMOS transistor, the first embodiment described above
As described above, when the electric field shielding gate electrode 107 is fixed to the ground potential, one of the p-channel type and the n-channel type may not operate normally. This is mainly due to the work function difference between the material of the electric field shielding gate electrode 107 and the silicon of the substrate 101.
【００１６】それら不確定要因を排除してより電界遮蔽
型素子間分離構造の抵抗を高めて確実なものにするため
には、電界遮蔽用ゲート電極の下の基板表面に外部電界
を加え、その領域を明確に蓄積側に保持する方法が有効
である。すなわちこのＣＭＯＳなどの場合には、ｎチャ
ネル形ＭＯＳトランジスタに隣接する電界遮蔽用ゲート
電極には負電位を印加する。すなわち、ｎチャネル形Ｍ
ＯＳトランジスタ形成領域において、電界遮蔽型素子分
離構造をそのトランジスタ間に配置した場合は、電界遮
蔽用ゲート電極には負電位を印加する。これに対して、
ｐチャネル形ＭＯＳトランジスタに隣接する場合には、
電界遮蔽用ゲート電極には正電位を印加する。In order to eliminate these uncertain factors and further increase the resistance of the electric field shielding type element isolation structure to make it more reliable, an external electric field is applied to the substrate surface below the electric field shielding gate electrode, A method of clearly holding the area on the accumulation side is effective. That is, in the case of this CMOS or the like, a negative potential is applied to the electric field shielding gate electrode adjacent to the n-channel MOS transistor. That is, n-channel type M
In the OS transistor formation region, when the electric field shielding element isolation structure is arranged between the transistors, a negative potential is applied to the electric field shielding gate electrode. On the contrary,
When adjacent to a p-channel MOS transistor,
A positive potential is applied to the electric field shielding gate electrode.
【００１７】実施の形態３
ところで、上記実施の形態１，２においては、電界遮蔽
用ゲート電極の材料として、Ｍｏを用いるようにした
が、これに限るものではない。電界遮蔽用ゲート電極下
の基板表面の電位は、その電極材料と基板との仕事関数
差に依存するため、この両者に同じ材料、さらには同一
導電形の良導電性半導体を用いることによりこの関数差
を小さくすることができる。これにより、電界遮蔽用ゲ
ート電極を接地電位に固定した場合でも、電界遮蔽用ゲ
ート電極下の基板表面をより確実に非反転側に保持で
き、素子間の分離の信頼性を高める効果が得られる。Third Embodiment By the way, in the first and second embodiments, Mo is used as the material of the electric field shielding gate electrode, but the present invention is not limited to this. Since the electric potential of the substrate surface under the electric field shielding gate electrode depends on the work function difference between the electrode material and the substrate, this function can be obtained by using the same material for both of them and a good conductive semiconductor of the same conductivity type. The difference can be reduced. As a result, even when the electric field shielding gate electrode is fixed to the ground potential, the substrate surface under the electric field shielding gate electrode can be more reliably held on the non-inversion side, and the effect of improving the reliability of isolation between elements can be obtained. .
【００１８】実施の形態４
一方、上記実施の形態１〜３では、電界遮蔽用ゲート電
極に接続する電界遮蔽接続用配線を最上層に設けるよう
にしたが、これに限るものではない。この電界遮蔽接続
用配線は、内部回路の状態を解読するためなどのために
半導体装置が部分的に破壊されたときに、その電界遮蔽
接続用配線が同時に破壊されていればよい。電界遮蔽接
続用配線が破壊されていれば、前述したように内部回路
の情報を保護する秘密保持機能を起動させることができ
る。Fourth Embodiment On the other hand, in the above-described first to third embodiments, the electric field shielding connection wiring connected to the electric field shielding gate electrode is provided in the uppermost layer, but the present invention is not limited to this. It is sufficient that the electric field shielding connection wiring is simultaneously destroyed when the semiconductor device is partially destroyed for the purpose of decoding the state of the internal circuit. If the electric-field-shielding connection wiring is broken, it is possible to activate the confidentiality protection function for protecting the information in the internal circuit as described above.
【００１９】メモリなどの半導体装置においては、例え
ば、メモリトランジスタへの接続が、第１層アルミ配線
と第２層アルミ配線とで行われているが、これらの間に
電界遮蔽接続用配線を設けるようにしてもよい。しかし
ながら、どのような場合においても、電界遮蔽接続用配
線を最上層の配線層に設ければ、半導体装置を部分的に
破壊したときに、最初にそれが破壊されることになり、
所期の保護効果をより高めることができる。また、電界
遮蔽接続用配線を最上層の配線層を含む複数の配線層に
分割して配置すれば、内部回路の電気的な読み出しのた
めに行う配線の再結線作業を、より困難なものにするた
め、半導体装置の機密保護効果をより高めることができ
る。In a semiconductor device such as a memory, for example, a connection to a memory transistor is made by a first layer aluminum wiring and a second layer aluminum wiring, and an electric field shielding connection wiring is provided between them. You may do it. However, in any case, if the electric field shielding connection wiring is provided in the uppermost wiring layer, when the semiconductor device is partially destroyed, it is destroyed first.
The desired protection effect can be further enhanced. Further, if the electric field shielding connection wiring is divided into a plurality of wiring layers including the uppermost wiring layer and arranged, it becomes more difficult to reconnect the wiring for electrically reading the internal circuit. Therefore, the security protection effect of the semiconductor device can be further enhanced.
【００２０】実施の形態５
ところで、前述したように、電界遮蔽接続用配線は、少
なくとも２つ以上備えられているが、これらをそれぞれ
異なる材料から構成するようにしても良い。電界遮蔽接
続用配線が容易に除去できる状態では、その電界遮蔽接
続用配線を一度除去した後、再度同様に形成できる場合
がある。このような状態では、以下に示すように、回路
の動作信号や記憶情報に依存した出力電圧・電流等を測
定することが可能となる場合がある。Embodiment 5 By the way, as described above, at least two electric field shielding connection wirings are provided, but they may be made of different materials. In a state where the electric field shielding connection wiring can be easily removed, the electric field shielding connection wiring may be once removed and then formed again in the same manner. In such a state, it may be possible to measure the output voltage / current depending on the operation signal of the circuit and the stored information, as described below.
【００２１】まず、電界遮蔽接続用配線のみを除去し、
目的とする配線の上の層間絶縁膜上から、Ｇａイオンビ
ーム等を用いて接続孔を開ける。次いで、そこへＷ（Ｃ
Ｏ）6 等の加熱昇華ガスを吹き付けてＧａイオンによる
電気化学的還元作用により金属タングステン膜を局所的
に堆積させ、配線と電気的に接続させて探針接触用のパ
ッド状の電極を形成する。そして、その後、電界遮蔽接
続用配線を再び形成してから、探針接触用に形成したパ
ッドへ各種測定器またはＩＣテスター等の探針を当てれ
ば、回路の動作信号や記憶情報に依存した出力電圧・電
流等が測定できる。First, only the electric field shielding connection wiring is removed,
A connection hole is formed from the interlayer insulating film on the target wiring by using a Ga ion beam or the like. Then, there W (C
O) 6 or the like is sprayed with a heated sublimation gas to locally deposit a metal tungsten film by an electrochemical reduction action of Ga ions and electrically connected to wiring to form a pad-shaped electrode for contacting a probe. . Then, after re-forming the electric field shielding connection wiring, if a probe such as various measuring instruments or IC testers is applied to the pad formed for contacting the probe, an output depending on the operation signal and stored information of the circuit is output. Can measure voltage, current, etc.
【００２２】したがって、電界遮蔽接続用配線は、複数
形成されている配線全てが、同様な状態で容易に除去で
きない方がよい。すなわち、この電界遮蔽接続用配線
は、部分的にとらえれば容易に破壊されるが、全体的に
は容易に除去できない状態の方がよい。したがって、電
界遮蔽接続用配線は、材料の異なる複数の配線で構成す
ることにより、全体的な配線除去作業の困難性を増大さ
せる効果があり、半導体装置の機密保護効果をより高め
ることができる。特に、複数の材料の除去のために複数
のエッチング方法や複数のエッチング用混合ガスを用い
ると、解析に必要な配線部と電界遮蔽接続用配線との選
択性が狭まり、電界遮蔽接続用配線のみをまず除去する
ということが著しく困難になる。Therefore, it is preferable that all the plurality of wirings for electric field shield connection cannot be easily removed in the same state. That is, it is preferable that the electric field shielding connection wiring is easily destroyed if partially caught, but cannot be easily removed as a whole. Therefore, the electric field shielding connection wiring is made up of a plurality of wirings made of different materials, which has the effect of increasing the difficulty of the work of removing the wiring as a whole, and can further enhance the security protection effect of the semiconductor device. In particular, if multiple etching methods or multiple mixed gases for etching are used to remove multiple materials, the selectivity between the wiring section and the electric field shielding connection wiring necessary for analysis is narrowed, and only the electric field shielding connection wiring is used. First, it becomes extremely difficult to remove.
【００２３】なお、上述では、メモリ用ｎチャネル形Ｍ
ＯＳトランジスタを含む半導体装置の主要部について説
明したが、これに限るものではない。すなわち、上述し
た実施の形態の構成は、半導体の一主面上に形成された
能動及び受動素子で相互に電気的な素子間分離を必要と
する構造を含む半導体装置であれば、適用でき、本発明
の効果はｎチャネル形ＭＯＳトランジスタに限定される
ものでないことは明らかである。例えば、データ読み出
し用トランジスタにｎチャネル形ＭＯＳトランジスタを
用いたＥＥＰＲＯＭ（Electrically Erasable Programm
able Read-Only Memory）においては、電界遮蔽接続用
配線が切断されて電界遮蔽型素子間分離が機能しなくな
ると読み出し用トランジスタが正しく動作しなくなる。
そして、このために、０または１のメモリ内容を読み出
せず、さらにはメモリ選択用のトランジスタが正しく動
作しないためにメモリセルの選択も困難になる。これに
より不揮発メモリの内容は保護される。In the above description, the n-channel type M for memory is used.
Although the main part of the semiconductor device including the OS transistor has been described, the present invention is not limited to this. That is, the configurations of the above-described embodiments can be applied to any semiconductor device including a structure that requires mutual electrical isolation between active and passive elements formed on one main surface of a semiconductor, It is obvious that the effect of the present invention is not limited to the n-channel type MOS transistor. For example, an EEPROM (Electrically Erasable Programm) using an n-channel MOS transistor as a data read transistor.
In the case of an able read-only memory), when the electric field shielding connection wiring is cut and the electric field shielding element isolation does not function, the reading transistor does not operate properly.
For this reason, the memory contents of 0 or 1 cannot be read, and furthermore, the memory selection transistor does not operate properly, so that it becomes difficult to select the memory cell. This protects the contents of the non-volatile memory.
【００２４】また、フラッシュ型ＥＥＰＲＯＭに於いて
も同様であり、電界遮蔽型素子間分離が不完全になる
と、不揮発メモリの内容を読み出すことが困難となり、
情報が保護される。また、シリコン表面に形成された拡
散抵抗も、周囲の素子間分離が絶たれると周辺素子と相
互に干渉した動作を行う。また、バイポーラ型トランジ
スタを用いた回路に於いても、ｐｎ接合との組み合わせ
により電界遮蔽型素子間分離が成されるが、電界遮蔽接
続用配線が切断されるとトランジスタの正常動作は妨げ
られる。The same is true of the flash type EEPROM, and if the isolation between the electric field shielding type elements is incomplete, it becomes difficult to read the contents of the non-volatile memory.
Information is protected. Further, the diffusion resistance formed on the silicon surface also performs an operation that interferes with peripheral elements when the isolation between surrounding elements is cut off. Also, in a circuit using a bipolar transistor, field isolation elements are separated by combination with a pn junction, but normal operation of the transistor is hindered when the electric field connection wiring is cut.
【００２５】[0025]
【発明の効果】以上説明したように、本発明では、半導
体基板上に形成されたトランジスタを構成要素に含む集
積回路を少なくとも具備した半導体装置において、その
半導体基板上に形成されたゲート絶縁膜およびこの上に
形成された電界遮蔽用ゲート電極から構成され、その電
界遮蔽用ゲート電極に電位が印加されることで素子分離
を行う電界遮蔽型素子分離構造と、その電界遮蔽用ゲー
ト電極に接続して電界遮蔽用ゲート電極に電位を供給す
る電界遮蔽接続用配線とを少なくとも２組以上備え、電
界遮蔽接続用配線は、最上層の配線層を含む複数の配線
層に分割して配置されているようにした。以上のように
構成したので、本願発明による構成では、電界遮蔽接続
用配線が断線すると、電界遮蔽型素子分離構造に電位が
供給されなくなり、電界遮蔽型素子分離構造による素子
分離が不完全になる。As described above, according to the present invention, in a semiconductor device including at least an integrated circuit including a transistor formed on a semiconductor substrate as a constituent element, a gate insulating film formed on the semiconductor substrate and An electric field shielding element isolation structure that is composed of an electric field shielding gate electrode formed on this, and performs element isolation by applying a potential to the electric field shielding gate electrode, and is connected to the electric field shielding gate electrode. at least two sets or more gate electrodes for electric field shielding and electric field shielding connection wiring for supplying a potential Te provided, electrostatic
The wiring for the field shield connection is a plurality of wirings including the uppermost wiring layer.
It was so that are arranged by being divided into layers. With the above-described configuration, in the configuration according to the present invention, when the electric-field-shielding connection wiring is broken, no electric potential is supplied to the electric-field-shielding element isolation structure, and element isolation by the electric-field-shielding element isolation structure becomes incomplete. .
【００２６】これにより、不法行為による改竄などを目
的としたＩＣチップの解剖に対して、表面保護層を剥離
してその電界遮蔽型素子間分離構造に電位を供給するた
めの電界遮蔽接続用配線を切断または除去すると、トラ
ンジスタを主とする素子の間の電気的な分離が不完全と
なり、記憶情報の読み出し不能や消失に至らしめること
ができる。これにより、改竄等の不法行為から記憶情報
を保護することができ、半導体装置を用いた各種情報処
理システムを安全かつ高い信頼性のもとに機能させ得る
利点がある。With this, for the dissection of the IC chip for the purpose of tampering due to illegal acts, the wiring for electric field shielding connection for peeling the surface protective layer and supplying a potential to the electric field shielding element isolation structure. When is cut or removed, electrical isolation between elements including a transistor becomes incomplete, which leads to inability to read or loss of stored information. As a result, the stored information can be protected from illegal acts such as tampering, and there is an advantage that various information processing systems using the semiconductor device can function safely and with high reliability.
【図１】 この発明の第１の実施の形態における半導体
装置の、要部構成を示す断面図である。FIG. 1 is a cross-sectional view showing a main structure of a semiconductor device according to a first embodiment of the present invention.
１０１…基板、１０２…絶縁体分離層、１０３…ｎチャ
ネル形ＭＯＳトランジスタ、１０４…電界遮蔽型素子間
分離構造、１０５…層間絶縁膜、１０６…ゲート酸化
膜、１０７…電界遮蔽用ゲート電極、１０８…第１層ア
ルミ配線、１０９…ビアホール、１１０…電界遮蔽接続
用配線、１１１…表面保護膜。Reference numeral 101 ... Substrate, 102 ... Insulator separation layer, 103 ... N-channel MOS transistor, 104 ... Electric field shielding element isolation structure, 105 ... Interlayer insulating film, 106 ... Gate oxide film, 107 ... Electric field shielding gate electrode, 108 ... 1st layer aluminum wiring, 109 ... Via hole, 110 ... Electric field shielding connection wiring, 111 ... Surface protective film.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 海野 秀之 東京都新宿区西新宿三丁目19番２号 日 本電信電話株式会社内 (72)発明者 久良木 億 東京都新宿区西新宿三丁目19番２号 日 本電信電話株式会社内 (56)参考文献 特開 昭61−248459（ＪＰ，Ａ) 特開 平８−306880（ＪＰ，Ａ) 特開 平６−177200（ＪＰ，Ａ) 特開 平６−61228（ＪＰ，Ａ) 特開 平５−47766（ＪＰ，Ａ) 特開 平３−290950（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/76 H01L 21/8234 H01L 27/088 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Hideyuki Unno 3-19-3 Nishishinjuku, Shinjuku-ku, Tokyo Nihon Telegraph and Telephone Corporation (72) Inventor Tsuyoshi Kuraki 3-19, Nishishinjuku, Shinjuku-ku, Tokyo No. 2 Nihon Telegraph and Telephone Corporation (56) Reference JP 61-248459 (JP, A) JP 8-306880 (JP, A) JP 6-177200 (JP, A) JP HEI 6-61228 (JP, A) JP H5-47766 (JP, A) JP H3-290950 (JP, A) (58) Fields investigated (Int.Cl. 7 , DB name) H01L 21 / 76 H01L 21/8234 H01L 27/088
Claims (5)
を構成要素に含む集積回路を少なくとも具備した半導体
装置において、 前記半導体基板上に形成されたゲート絶縁膜およびこの
上に形成された電界遮蔽用ゲート電極から構成され、前
記電界遮蔽用ゲート電極に電位が印加されることで素子
分離を行う電界遮蔽型素子分離構造と、 前記電界遮蔽用ゲート電極に接続して前記電界遮蔽用ゲ
ート電極に電位を供給する電界遮蔽接続用配線とを少な
くとも２組以上備え、 前記電界遮蔽接続用配線は、最上層の配線層を含む複数
の配線層に分割して配置されている ことを特徴とする半
導体装置。1. A semiconductor device comprising at least an integrated circuit including a transistor formed on a semiconductor substrate as a component, comprising: a gate insulating film formed on the semiconductor substrate; and an electric field shielding gate formed on the gate insulating film. An electric field shielding type element separation structure that is composed of electrodes and performs element separation by applying a potential to the electric field shielding gate electrode, and a potential is applied to the electric field shielding gate electrode by connecting to the electric field shielding gate electrode. At least two sets of electric field shielding connection wirings to be supplied are provided , and the electric field shielding connection wirings include a plurality of wiring layers including an uppermost wiring layer.
The semiconductor device is characterized in that the semiconductor device is divided and arranged in the wiring layer .
ていることを特徴とする半導体装置。2. The semiconductor device according to claim 1, wherein a part of the electric field shielding connection wiring is connected to a ground potential.
ジスタに隣接して配置された第１の電界遮蔽型素子分離
構造と、 前記半導体装置に備えられたｐチャネル形ＭＯＳトラン
ジスタに隣接して配置された第２の電界遮蔽型素子分離
構造とを備え、 前記第１の電界遮蔽型素子分離構造に接続する電界遮蔽
接続用配線は負電位に接続され、 前記第２の電界遮蔽型素子分離構造に接続する電界遮蔽
接続用配線は正電位に接続されたことを特徴とする半導
体装置。3. The semiconductor device according to claim 1, wherein the first electric field shield element isolation structure is provided adjacent to an n-channel MOS transistor provided in the semiconductor device, and the semiconductor device is provided. And a second electric field shielding element isolation structure arranged adjacent to the p-channel MOS transistor, wherein the electric field shielding connection wiring connected to the first electric field shielding element isolation structure is connected to a negative potential. A semiconductor device, wherein the electric field shielding connection wiring connected to the second electric field shielding element isolation structure is connected to a positive potential.
装置において、 前記電界遮蔽用ゲート電極は、この下の半導体基板と同
一導電形を有するポリシリコンから構成されていること
を特徴とする半導体装置。4. The semiconductor device according to claim 1, wherein the electric field shielding gate electrode is composed of polysilicon having the same conductivity type as that of the underlying semiconductor substrate. Semiconductor device.
装置において、導電性を有する第１の材料からなる第１の電界遮蔽用接
続配線と、 導電性を有し、前記第１の材料とは異なる第２の材料か
らなる第２の電界遮蔽接続用配線と を備えた ことを特徴
とする半導体装置。5. The semiconductor device according to claim 1, wherein the first electric field shielding contact is made of a first conductive material.
A continuous wiring and a second material that has conductivity and is different from the first material
The semiconductor device is characterized in that a Ranaru second electric field shielding connection wiring.
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1997
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