JP3445297B2 - Multi-system digital television receiver - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】この発明は多方式対応デジタルテ
レビジョン受信機に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multi-system digital television receiver.

【０００２】[0002]

【従来の技術】近年、デジタルＬＳＩ技術の進展に伴っ
て民生用テレビジョン受信機においてもデジタル信号処
理を応用した製品が実用化されつつある。民生用テレビ
ジョン受信機の信号処理をデジタル化するメリットには
大きく２つある。まず第１に動き適応処理をはじめとし
たデジタル処理独特の信号処理方式を採用することで大
幅な画質向上をはかることが可能となることである。そ
して第２にアナログ製品における製品ばらつき、例えば
温度変化、電源変動による特性・性能の変化を完全にゼ
ロにし製品性能を統一化できる点にある。特に製品特性
の統一化は国内製品のみならず海外向け製品においても
そのメリットは大きい。このため海外向けの製品におい
てもデジタル信号処理化が進められている。海外向け製
品の場合、受信すべき入力信号方式は国内で行われてい
る様なＮＴＳＣ方式の単一ではなくＢＧ−ＰＡＬやＭ−
ＰＡＬ，Ｎ−ＰＡＬ方式といった多種の信号を受信でき
るようにしなければならない。2. Description of the Related Art In recent years, with the development of digital LSI technology, products applying digital signal processing are being put to practical use in consumer television receivers. There are two major advantages to digitizing the signal processing of a consumer television receiver. First, it is possible to significantly improve the image quality by adopting a signal processing method unique to digital processing such as motion adaptive processing. Secondly, the product performance can be standardized by completely eliminating the product variations in the analog products, such as changes in characteristics and performance due to temperature changes and power supply changes. In particular, unifying product characteristics has great advantages not only for domestic products but also for overseas products. For this reason, digital signal processing is being promoted even in products for overseas markets. In the case of overseas products, the input signal system to be received is not the single NTSC system used in Japan, but BG-PAL or M-
It must be able to receive various signals such as PAL and N-PAL systems.

【０００３】このため海外向け製品の場合、そのほとん
どは入力信号方式を判別しこの判別信号に従って信号処
理を行うようなシステム構成となっている。デジタル信
号処理方式でこのような多方式の入力信号に対応する場
合、システムクロックの周波数を入力信号の方式によっ
て切り換える必要がある。たとえば、クロック周波数を
Ｍ−ＮＴＳＣの場合９１０ｆｈ、ＢＧ−ＰＡＬの場合１
１３５ｆｈ、Ｍ−ＰＡＬの場合９０９ｆｈ（ｆｈ：水平
周波数）のように設定する。これは、例えばデジタル信
号処理で輝度信号と色信号の分離、つまりＹ／Ｃ分離を
行う場合、その周波数分離フィルタのクロック（ＣＫ）
が色副搬送波周波数の正数倍となっている方が簡単な回
路構成で実現でき回路規模をより小さくすることが可能
となる利点を持っているためである。Therefore, most of the products for overseas use have a system configuration in which the input signal system is discriminated and the signal processing is performed according to the discrimination signal. When the digital signal processing system is compatible with such multi-system input signals, it is necessary to switch the frequency of the system clock according to the system of the input signals. For example, the clock frequency is 910 fh for M-NTSC and 1 for BG-PAL.
In the case of 135 fh and M-PAL, it is set as 909 fh (fh: horizontal frequency). For example, when the luminance signal and the chrominance signal are separated by digital signal processing, that is, Y / C separation, the clock (CK) of the frequency separation filter is used.
This is because the fact that is a positive multiple of the color subcarrier frequency has the advantage that it can be realized with a simple circuit configuration and the circuit scale can be made smaller.

【０００４】図３（Ａ）、図３（Ｂ）は、このような多
方式対応デジタルテレビジョン受信機におけるクロック
切り換え回路の構成例及びその動作タイムチャートを示
している。以下、図３（Ａ）に示したクロック切り換え
回路について説明する。まず端子３１にデジタルビデオ
信号を入力する。入力されたデジタルビデオ信号はＹ／
Ｃ分離回路３２で輝度信号と色信号に分離され、このう
ち色信号は色復調回路３３に入力される。色復調回路３
３ではｆｓｃ発生回路４５（ｆｓｃ：色副搬送波周波
数）から与えられる再生ｆｓｃに基づいて色信号が復調
され、復調色信号は端子３４及びバースト抜き取り回路
３５に供給される。バースト抜き取り回路３５では端子
３６から入力されるバーストタイミング信号を基準にバ
ースト信号を抜き出している。抜き出されたバースト信
号はカラーキラー回路３７に入力される。カラーキラー
回路３７は、バースト信号の振幅値によってカラーキラ
ー信号Ｘ２をキラーオン検出回路３９とアンド回路３８
に出力する。このカラーキラー信号Ｘ２は、端子３１に
入力される入力信号にバーストレベルが存在しない白黒
信号である場合と、ｆｓｃ発生回路４５からの再生ｆｓ
ｃ信号と入力信号の色搬送波の周波数あるいは位相が一
致せず不完全色復調を起こしている場合にはカラーキラ
ー実行出力となる。この場合、カラーキラー信号Ｘ２
は、復調バーストレベルが小さくカラーキラーオンの場
合‘Ｈ’を、逆に復調バーストレベルが大きくカラーキ
ラーオフの場合は‘Ｌ’を出力している。カラーキラー
オン検出回路３９ではカラーキラーが実行となる瞬間を
検出し‘Ｌ’となる信号を出力している。すなわち、図
３（Ｂ）のタイムチャートではカラーキラー信号Ｘ２に
おいてカラーキラーオン検出回路３９の出力信号はＸ３
で示される様な信号になる。FIGS. 3A and 3B show a configuration example of a clock switching circuit in such a multi-system compatible digital television receiver and an operation time chart thereof. The clock switching circuit shown in FIG. 3A will be described below. First, a digital video signal is input to the terminal 31. The input digital video signal is Y /
The C separation circuit 32 separates the luminance signal and the color signal, of which the color signal is input to the color demodulation circuit 33. Color demodulation circuit 3
In 3, the color signal is demodulated based on the reproduction fsc given from the fsc generation circuit 45 (fsc: color subcarrier frequency), and the demodulated color signal is supplied to the terminal 34 and the burst extraction circuit 35. The burst sampling circuit 35 extracts the burst signal based on the burst timing signal input from the terminal 36. The extracted burst signal is input to the color killer circuit 37. The color killer circuit 37 detects the color killer signal X2 according to the amplitude value of the burst signal, and a killer ON detection circuit 39 and an AND circuit 38.
Output to. The color killer signal X2 is a monochrome signal in which the burst level does not exist in the input signal input to the terminal 31, and the reproduction fs from the fsc generation circuit 45.
When the frequency or phase of the color carrier of the c signal and the input signal do not match and incomplete color demodulation occurs, the color killer execution output is obtained. In this case, the color killer signal X2
Outputs "H" when the demodulation burst level is small and the color killer is on, and conversely outputs "L" when the demodulation burst level is large and the color killer is off. The color killer ON detection circuit 39 detects the moment when the color killer is executed, and outputs a signal of "L". That is, in the time chart of FIG. 3B, in the color killer signal X2, the output signal of the color killer ON detection circuit 39 is X3.
The signal becomes as shown by.

【０００５】カラーキラーオン検出回路３９の出力信号
Ｘ３は、タイミング発生回路４０に入力される。タイミ
ング発生回路４０にはカラーキラーオン検出回路３９の
出力信号Ｘ３に加え端子４１から垂直タイミング信号Ｘ
１、端子４２からタイミング制御信号が入力されてい
る。The output signal X3 of the color killer ON detection circuit 39 is input to the timing generation circuit 40. In addition to the output signal X3 of the color killer ON detection circuit 39, the timing generation circuit 40 receives the vertical timing signal X from the terminal 41.
1, a timing control signal is input from the terminal 42.

【０００６】図３にタイミング発生回路４０の構成を示
している。タイミング発生回路４０はアンド回路５１、
このアンド回路５１の出力によりクリアされるカウンタ
５２、このカウンタ５２の出力とタイミング制御信号
（分周比設定データ）とを比較する比較器５２から構成
されている。垂直タイミング信号Ｘ１はカウンタ５２の
クロック入力端に供給され、カラーキラーオン検出回路
３９の出力信号Ｘ３はアンド回路５１の一方の入力端に
供給され、タイミング制御信号は比較器５３の一方に供
給されている。そしてこのカウンタ５２は、カラーキラ
ーオン検出回路５３の一方に供給されている。そしてこ
のカウンタ５２は、カラーキラーオン検出回路３９の出
力信号Ｘ３がアクティブ‘Ｌ’となった時、あるいはカ
ウンタ５２の出力信号がタイミング制御信号の値を越え
た場合に‘０’にクリアされるように、比較器５３の出
力がアンド回路５１の他方の入力端に帰還されている。
このクリアタイミングを基準位相にして垂直タイミング
信号Ｘ１を分周している。図３（Ｂ）のＸ４では端子４
２から分周比１／２を設定した場合を示している。タイ
ミング発生回路４０の出力信号Ｘ４とカラーキラー信号
Ｘ２はアンド回路３８で論理積演算が行なわれる。この
論理積演算結果Ｘ５はカウンタ４３のクロックとして出
力される。図３（Ｂ）に示す様に、カウンタ４３の入力
クロック信号はタイミング発生回路４０から出力される
分周された垂直タイミング信号のうちカラーキラー信号
が‘Ｈ’つまり復調されたバースト信号のレベルが小さ
く不完全復調を発生している期間のみアクティブとなる
信号である。カウンタ４３の出力信号は方式選択信号と
してｆｓｃ発生回路４５及びクロック発生器４４に入力
される。カウンタ４３ではアンド回路３８からの出力信
号をクロックとしてカウント動作を行なう。このカウン
ト動作は先述したように完全な色復調が行なわれずカラ
ーキラーが実行となっている状態が継続している間行な
われ必要な信号方式が順次設定される。そして完全な色
復調が行なわれカラーキラーが解除された場合そのとき
に選択されていた方式が入力信号の方式であると判断
し、カウンタ４３へのクロック入力が停止し、よってカ
ウント動作が停止し、入力信号方式を決定維持すること
になる。ｆｓｃ発生回路４５及びクロック発生器４４で
はこの方式選択信号を基準に各々の中心周波数を設定し
ている。FIG. 3 shows the configuration of the timing generation circuit 40. The timing generation circuit 40 is an AND circuit 51,
It comprises a counter 52 which is cleared by the output of the AND circuit 51, and a comparator 52 which compares the output of the counter 52 with the timing control signal (frequency division ratio setting data). The vertical timing signal X1 is supplied to the clock input terminal of the counter 52, the output signal X3 of the color killer ON detection circuit 39 is supplied to one input terminal of the AND circuit 51, and the timing control signal is supplied to one of the comparators 53. ing. The counter 52 is supplied to one of the color killer on detection circuits 53. The counter 52 is cleared to "0" when the output signal X3 of the color killer ON detection circuit 39 becomes active "L" or when the output signal of the counter 52 exceeds the value of the timing control signal. Thus, the output of the comparator 53 is fed back to the other input terminal of the AND circuit 51.
The vertical timing signal X1 is divided using the clear timing as a reference phase. In X4 of FIG. 3B, terminal 4
It shows a case where the frequency division ratio is set to 1/2 from 2. An AND circuit 38 performs an AND operation on the output signal X4 of the timing generation circuit 40 and the color killer signal X2. The logical product operation result X5 is output as the clock of the counter 43. As shown in FIG. 3B, the color killer signal of the divided vertical timing signal output from the timing generation circuit 40 is “H”, that is, the level of the demodulated burst signal is the input clock signal of the counter 43. This signal is active only during the period when small incomplete demodulation is occurring. The output signal of the counter 43 is input to the fsc generation circuit 45 and the clock generator 44 as a system selection signal. The counter 43 performs counting operation using the output signal from the AND circuit 38 as a clock. As described above, this counting operation is performed while the color killer is not being performed and the state in which the color killer is being executed continues, and the necessary signal system is sequentially set. When complete color demodulation is performed and the color killer is released, it is determined that the system selected at that time is the system of the input signal, the clock input to the counter 43 is stopped, and the counting operation is stopped. , The input signal system will be determined and maintained. The fsc generation circuit 45 and the clock generator 44 set their respective center frequencies on the basis of this system selection signal.

【０００７】[0007]

【発明が解決しようとする課題】しかしながら、図３に
示した従来の方式では復調されたバースト信号のレベル
が小さい場合、すなわち入力信号とカウンタ４３で選択
された方式とが一致していない期間あるいは白黒信号が
入力された場合には、端子４２から入力されるタイミン
グ制御信号で設定される期間毎に端子４６から出力され
るシステムクロックも変化する。一般的にデジタル映像
処理ではデジタルフィルタが多く用いられている。これ
らのデジタルフィルタの演算には遅延回路が必要不可欠
である。しかもデジタルフィルタの周波数特性は遅延回
路の遅延時間に大きく左右される。従って、クロック周
波数が変化するとフィルタ特性に支障をきたし不完全な
映像処理を発生してしまう。特にＹ／Ｃ分離に代表され
るような映像処理で遅延回路としてメモリを用いていた
場合には遅延時間が大幅に変化するため大きな影響を受
けてしまう。しかも図３に示した従来の構成では白黒信
号を受信した場合、方式の変化が周期的に繰り返し発生
するため不完全処理を発生すると非常に目立ったものに
なってしまう。However, in the conventional method shown in FIG. 3, when the level of the demodulated burst signal is small, that is, when the input signal and the method selected by the counter 43 do not match, When a black-and-white signal is input, the system clock output from the terminal 46 also changes every period set by the timing control signal input from the terminal 42. Generally, digital filters are often used in digital image processing. A delay circuit is indispensable for the calculation of these digital filters. Moreover, the frequency characteristic of the digital filter is greatly influenced by the delay time of the delay circuit. Therefore, if the clock frequency changes, the filter characteristics are affected and incomplete video processing occurs. In particular, when a memory is used as a delay circuit in video processing represented by Y / C separation, the delay time greatly changes, which is greatly affected. Moreover, in the conventional configuration shown in FIG. 3, when a black-and-white signal is received, a change in the system occurs periodically and repetitively, so that incomplete processing becomes very conspicuous.

【０００８】そこでこの発明は、簡単な回路構成で上記
問題点を解決しどのような入力信号状態にあっても安定
かつ良好な信号を映出できる多方式対応デジタルテレビ
ジョン受信機を提供することを目的とする。Therefore, the present invention provides a multi-system compatible digital television receiver capable of solving the above-mentioned problems with a simple circuit configuration and displaying a stable and excellent signal in any input signal state. With the goal.

【０００９】[0009]

【課題を解決するための手段】この発明では、複数のテ
レビジョン信号を受信可能な多方式対応デジタルテレビ
ジョン受信機において、システムクロックを発生するシ
ステムクロック発生手段と、色搬送波を用いて色信号を
再生するための色復調回路と、前記色復調回路からのバ
ースト信号の振幅を検出し、この振幅が所定レベルより
大きいか小さいかを示す検出出力を得る振幅検出手段と
を有する。そして前記振幅検出手段から前記バースト信
号の振幅が前記所定レベルより小さいことを示す検出出
力が得られている期間は、方式選択信号を定期的に可変
するが、前記システムクロック発生手段の出力クロック
は前記多方式対応デジタルテレビジョン受信機で受信可
能な所定の方式に適応した周波数に維持する手段と、前
記方式選択信号の内容に応じて前記色復調回路における
色再生用の色搬送波周波数を設定する手段と、前記振幅
検出手段から前記バースト信号の振幅が前記所定レベル
より大きいことを示す検出出力が得られたときに、前記
方式選択信号の可変を停止し、このときの方式選択信号
の内容に応じてシステムクロック周波数を決定し、前記
システムクロック発生手段のクロック出力を許可する手
段とを有するものである。 SUMMARY OF THE INVENTION In the present invention, a plurality of te
Multi-system digital TV capable of receiving revision signals
System that generates the system clock in the John receiver.
A color signal is generated using a stem clock generation means and a color carrier.
A color demodulation circuit for reproduction and a bar from the color demodulation circuit.
The amplitude of the first signal is detected, and this amplitude is above the specified level.
Amplitude detection means for obtaining a detection output indicating whether it is large or small
Have. The burst signal is transmitted from the amplitude detecting means.
Signal indicating that the signal amplitude is smaller than the predetermined level
The method selection signal can be changed periodically while power is being obtained.
The output clock of the system clock generating means
Can be received by the above-mentioned multi-system digital television receiver
A means for maintaining a frequency that is compatible with the desired predetermined method, and
In the color demodulation circuit according to the contents of the system selection signal
Means for setting a color carrier frequency for color reproduction, said amplitude
The amplitude of the burst signal from the detecting means is the predetermined level.
When a detection output indicating a larger value is obtained,
Stops changing the method selection signal, and the method selection signal at this time
Determine the system clock frequency according to the contents of
A hand that allows the clock output of the system clock generation means.
It has a step.

【００１０】[0010]

【作用】上記構成とすることでシステムクロックの発振
周波数切り換えを必要最小限とすることが可能となる。
したがって、クロック周波数変化に起因する不完全映像
処理を極力減少させることが可能となり、どのような入
力信号状態にあっても安定かつ良好な信号を映出できる
多方式対応デジタルテレビジョン受信機を提供すること
が可能になる。With the above configuration, it is possible to minimize the switching of the oscillation frequency of the system clock.
Therefore, it is possible to reduce the incomplete video processing caused by the change of the clock frequency as much as possible, and provide a multi-system compatible digital television receiver capable of projecting a stable and good signal in any input signal state. It becomes possible to do.

【００１１】[0011]

【実施例】図１に本発明の一実施例を示している。以
下、図１に示される実施例について説明する。まず端子
１１にデジタルビデオ信号を入力する。入力されたデジ
タルビデオ信号はＹ／Ｃ分離回路１２で輝度信号と色信
号に分離され、このうち色信号は色復調回路１３に入力
される。色復調回路１３はｆｓｃ発生回路１４から与え
られる再生ｆｓｃ（ｆｓｃ：色搬送波周波数）に基づい
て色復調を行い、復調色信号を端子１５及びバースト抜
き取り回路１６に出力する。バースト抜き取り回路１６
では端子１７から入力されるバーストタイミング信号を
基準にバースト信号を抜き出している。抜き出されたバ
ースト信号は次のカラーキラー回路１８に供給される。
カラーキラー回路１８は、抜き出されたバースト信号の
振幅値によってカラーキラー信号Ｘ２をキラーオン検出
回路１９とアンド回路２０に出力する。また、カラーキ
ラー信号Ｘ２は、カラーキラーオフ検出回路２１にも供
給されている。このカラーキラー信号Ｘ２は、復調バー
ストレベルが小さくカラーキラーオンの場合‘Ｈ’を、
逆に復調バーストレベルが大きくカラーキラーオフの場
合は‘Ｌ’となる。このカラーキラー信号Ｘ２は端子１
１に入力される入力信号のバーストレベルが小さく白黒
信号である場合と、ｆｓｃ発生回路１４からの再生ｆｓ
ｃ信号と入力信号の色搬送波の周波数あるいは位相が一
致せず不完全色復調を起こしている場合にはカラーキラ
ーオンとなる。カラーキラーオン検出回路１９ではカラ
ーキラーがオンとなる瞬間を検出し‘Ｌ’となる信号Ｘ
３を出力している。すなわち、図１（Ｂ）のタイムチャ
ートではカラーキラー信号Ｘ２においてカラーキラーオ
ン検出回路１９の出力信号はＸ３で示される様な信号に
なる。FIG. 1 shows an embodiment of the present invention. Hereinafter, the embodiment shown in FIG. 1 will be described. First, a digital video signal is input to the terminal 11. The input digital video signal is separated by the Y / C separation circuit 12 into a luminance signal and a color signal, of which the color signal is input to the color demodulation circuit 13. Color demodulation circuit 13 playback given from fsc generating circuit 14 fsc: perform color demodulation based on (fsc chrominance carrier frequency), and outputs the demodulation color signals to terminals 15 and burst extracting circuit 16. Burst sampling circuit 16
Then, the burst signal is extracted based on the burst timing signal input from the terminal 17. The extracted burst signal is supplied to the next color killer circuit 18.
The color killer circuit 18 outputs the color killer signal X2 to the killer ON detection circuit 19 and the AND circuit 20 according to the amplitude value of the extracted burst signal. The color killer signal X2 is also supplied to the color killer off detection circuit 21. This color killer signal X2 has a low demodulation burst level and is "H" when the color killer is on,
On the contrary, when the demodulation burst level is large and the color killer is off, the level is'L '. This color killer signal X2 is sent to terminal 1
When the burst level of the input signal input to 1 is low and the signal is a black and white signal, the reproduction fs from the fsc generation circuit 14
When the frequency or the phase of the color carrier of the c signal and the input signal do not match and incomplete color demodulation occurs, the color killer is turned on. The color killer ON detection circuit 19 detects the moment when the color killer is turned ON and outputs the signal X which becomes “L”.
3 is output. That is, in the time chart of FIG. 1B, the output signal of the color killer ON detection circuit 19 is the signal indicated by X3 in the color killer signal X2.

【００１２】カラーキラーオン検出回路１９の出力信号
Ｘ３は、タイミング発生回路２２に入力される。タイミ
ング発生回路２２にはカラーキラーオン検出回路１９の
出力信号に加え端子２３から垂直タイミング信号Ｘ１、
端子２４からタイミング制御信号が入力されている。タ
イミング発生回路２２の構成は、先に図４で説明した通
りである。タイミング発生回路２２から得られる出力信
号Ｘ４は、カラーキラーオン検出回路１９の出力信号Ｘ
３がアクティブとなった時、あるいは回路２２内部のカ
ウンタの出力信号がタイミング制御信号( 分周比設定
値）の値を越えた時を基準位相にして垂直タイミング信
号Ｘ１を分周した分周出力である。The output signal X3 of the color killer ON detection circuit 19 is input to the timing generation circuit 22. In addition to the output signal of the color killer ON detection circuit 19, the timing generation circuit 22 receives a vertical timing signal X1 from the terminal 23,
A timing control signal is input from the terminal 24. The configuration of the timing generation circuit 22 is as described above with reference to FIG. The output signal X4 obtained from the timing generation circuit 22 is the output signal X of the color killer ON detection circuit 19.
Divided output obtained by dividing the vertical timing signal X1 with the reference phase when 3 becomes active or when the output signal of the counter inside the circuit 22 exceeds the value of the timing control signal (division ratio setting value) Is.

【００１３】図１（Ｂ）のＸ４では端子２４で分周比１
／２を設定した場合を示している。タイミング発生回路
２２の出力信号Ｘ４とカラーキラー信号Ｘ２はアンド回
路２０で論理積演算が行われる。この論理積演算結果Ｘ
５はカウンタ２５のクロックとして用いられる。図１
（Ｂ）に示す様にこのカウンタ２５の入力ＣＫ信号はタ
イミング発生回路２２から出力される分周された垂直タ
イミング信号のうちカラーキラー信号が‘Ｈ’つまり復
調されたバースト信号のレベルが小さく不完全復調を発
生している期間のみアクティブとなる信号である。カウ
ンタ２５の出力信号は方式選択信号Ｘ６としてｆｓｃ発
生回路１４及びフリップフロップ回路２６を介してクロ
ック発生器２７に入力される。In X4 of FIG. 1B, the frequency division ratio is 1 at the terminal 24.
The case where / 2 is set is shown. An AND circuit 20 performs an AND operation on the output signal X4 of the timing generation circuit 22 and the color killer signal X2. This logical product operation result X
5 is used as a clock for the counter 25. Figure 1
As shown in (B), the input CK signal of the counter 25 is the color killer signal of the frequency-divided vertical timing signal output from the timing generation circuit 22, which is "H". This signal is active only during the period in which complete demodulation is occurring. The output signal of the counter 25 is input to the clock generator 27 via the fsc generation circuit 14 and the flip-flop circuit 26 as the system selection signal X6.

【００１４】カウンタ２５ではアンド回路２０からの出
力信号をクロックとしてカウント動作を行う。このカウ
ント動作は先述したように完全な色復調が行われずカラ
ーキラーがオンとなっている状態が継続している間行わ
れ必要な信号方式が順次設定される。そして完全な色復
調が行われカラーキラーが解除された場合そのときに選
択されていた方式が入力信号の方式であると判断され、
カウンタ２５へのクロック入力が停止され、カウント動
作が停止され入力信号方式が決定維持される。The counter 25 performs a counting operation using the output signal from the AND circuit 20 as a clock. As described above, this counting operation is performed while complete color demodulation is not performed and the state in which the color killer is on continues, and the necessary signal system is sequentially set. When complete color demodulation is performed and the color killer is released, it is determined that the system selected at that time is the system of the input signal,
The clock input to the counter 25 is stopped, the counting operation is stopped, and the input signal system is determined and maintained.

【００１５】ｆｓｃ発生回路１４ではカウンタ２５の出
力信号を方式選択信号Ｘ６としてｆｓｃ発振器の中心発
振周波数を設定している。一方、カラーキラー信号Ｘ２
はキラーオフ検出回路２１にも入力されている。このキ
ラーオフ検出回路２１ではキラーオン検出とは逆にカラ
ーキラー信号Ｘ２が解除され完全な色復調が可能となっ
た瞬間を検出し、この瞬間にアクティブとなる信号Ｘ７
を出力している。このキラーオフ信号Ｘ７はフリップフ
ロップ回路２６のクロックとして与えられている。そし
てフリップフロップ回路２６ではこの信号Ｘ７を基準に
カウンタ２５から出力される方式選択信号Ｘ６をラッチ
しその出力をクロック発生回路１４に与えている。図１
（Ｂ）にこのキラーオフ信号Ｘ７とフリップフロップ回
路２６の出力信号Ｘ８のタイムチャートを示している。
クロック発生回路２７ではフリップフロップ回路２６か
ら与えられる信号Ｘ８を方式選択信号としてシステムク
ロック（ＣＫ）の周波数を設定している。In the fsc generation circuit 14, the output signal of the counter 25 is used as the system selection signal X6 to set the center oscillation frequency of the fsc oscillator. On the other hand, the color killer signal X2
Is also input to the killer-off detection circuit 21. Contrary to the killer-on detection, the killer-off detection circuit 21 detects the moment when the color killer signal X2 is released and complete color demodulation becomes possible, and the signal X7 which becomes active at this moment is detected.
Is being output. The killer off signal X7 is given as a clock of the flip-flop circuit 26. Then, the flip-flop circuit 26 latches the system selection signal X6 output from the counter 25 on the basis of this signal X7 and supplies the output to the clock generation circuit 14. Figure 1
A time chart of the killer off signal X7 and the output signal X8 of the flip-flop circuit 26 is shown in (B).
In the clock generation circuit 27, the frequency of the system clock (CK) is set by using the signal X8 given from the flip-flop circuit 26 as a system selection signal.

【００１６】上記実施例において、クロック発生回路２
７に与えられる方式選択信号Ｘ８の切り替わりをｆｓｃ
発生の場合と分離している。そして入力信号の方式が確
定されないかあるいは白黒信号が入力されている期間
は、以前のクロック周波数をそのまま保つように構成さ
れている。すなわちクロック周波数の切り替わりは、方
式が決定された場合のみ、この例ではカラーキラーが解
除された場合のみに限定することが可能となる。[0016] Te above embodiment smell, clock generation circuit 2
Fsc is used to switch the method selection signal X8
Separated from the case of occurrence. Then, while the input signal system is not determined or the black and white signal is being input, the previous clock frequency is maintained as it is. That is, the switching of the clock frequency can be limited only when the method is determined, in this example, only when the color killer is released.

【００１７】図２はこの発明の他の実施例を示してい
る。図１に示した例と図２の第２の実施例で異なる点は
図１中キラーオフ検出回路２１からの出力信号をクロッ
クとして動作するフリップフロップ回路２６の代わりに
選択回路２８が挿入されている点にある。選択回路２８
ではカウンタ２５の出力信号と端子２９から入力される
任意のＣＫ周波数設定値を入力し、カラーキラー信号に
よってどちらか一方をクロック発生回路２７へ選択出力
している。この時、端子２９から入力されるクロック設
定値は固定値となっている。そして選択回路２８の選択
動作はカラーキラーがオンとなっている期間は端子２９
から入力されるＣＫ設定値を選択し（クロックを任意の
方式に適応した周波数に固定する）、カラーキラーが解
除されるとカウンタ２５の出力信号を選択する様に動作
する。すなわち入力信号のバーストレベルが非常に小さ
いかあるいは入力信号の方式が決定されずカラーキラー
が検出されている期間、クロック発生回路２７で発生さ
れるシステムクロックの周波数を端子２９から与えられ
るクロック設定値で固定化するように構成されている。
クロック周波数の切り替わりは、方式が決定された場合
のみ、この例ではカラーキラーが解除された場合のみに
限定することが可能となる。FIG. 2 shows another embodiment of the present invention. The difference between the example shown in FIG. 1 and the second embodiment of FIG. 2 is that a selection circuit 28 is inserted in place of the flip-flop circuit 26 which operates with the output signal from the killer off detection circuit 21 in FIG. 1 as a clock. In point. Selection circuit 28
Then, the output signal of the counter 25 and an arbitrary CK frequency set value input from the terminal 29 are input, and either one is selectively output to the clock generation circuit 27 by the color killer signal. At this time, the clock set value input from the terminal 29 is a fixed value. The selection operation of the selection circuit 28 is performed at the terminal 29 while the color killer is on.
When the color killer is canceled, the output signal of the counter 25 is selected by selecting the CK set value input from (to fix the clock to a frequency adapted to an arbitrary system). That is, the frequency of the system clock generated by the clock generation circuit 27 is set to the clock setting value given from the terminal 29 while the burst level of the input signal is very low or the method of the input signal is not determined and the color killer is detected. It is configured to be fixed by.
The switching of the clock frequency can be limited only when the method is determined, in this example, only when the color killer is released.

【００１８】この様にシステムクロックの切り替わりを
必要最小限に止めることでクロック周波数変化に起因す
る不完全映像処理を極力減少させることが可能となり、
どのような入力信号状態にあっても安定かつ良好な信号
を映出できる多方式対応デジタルテレビジョン受信機を
提供することが可能になる。By thus suppressing the switching of the system clock to a necessary minimum, it becomes possible to reduce the incomplete image processing due to the change of the clock frequency as much as possible.
It is possible to provide a multi-system compatible digital television receiver capable of displaying a stable and good signal regardless of the state of any input signal.

【００１９】尚、本実施例ではＰＡＬ／ＮＴＳＣ方式の
テレビジョン受信機について具体的に説明したが、この
発明はＰＡＬ／ＮＴＳＣ方式のテレビジョン受信機に限
らずシステムクロック周波数を入力信号の状態によって
切り換える方式のあらゆるデジタルテレビジョン受信機
に応用する事が可能である。In this embodiment, the PAL / NTSC system television receiver has been described in detail, but the present invention is not limited to the PAL / NTSC system television receiver, and the system clock frequency is changed depending on the state of the input signal. It can be applied to all digital television receivers of the switching type.

【００２０】[0020]

【発明の効果】以上説明したように本発明によって、シ
ステムクロックの切り替わりを必要最小限に止めること
でクロック周波数変化に起因する不完全映像処理を極力
減少させることが可能となる。そして、どのような入力
信号状態にあっても安定かつ良好な信号を映出できる多
方式対応デジタルテレビジョン受信機を提供することが
可能になる。As described above, according to the present invention, it is possible to reduce the number of incomplete video processing due to the change of the clock frequency by suppressing the switching of the system clock to the necessary minimum. Then, it becomes possible to provide a multi-system compatible digital television receiver capable of displaying a stable and good signal in any input signal state.

【図面の簡単な説明】[Brief description of drawings]

【図１】この発明の一実施例の構成とその動作タイミン
グを示す図。FIG. 1 is a diagram showing the configuration of one embodiment of the present invention and its operation timing.

【図２】この発明の他の実施例を示す図。FIG. 2 is a diagram showing another embodiment of the present invention.

【図３】従来の方式対応形クロック切り換え回路とその
動作タイミングを示す図。FIG. 3 is a diagram showing a conventional system-compatible clock switching circuit and its operation timing.

【図４】図３のタイミング発生回路の具体的構成を示す
図。FIG. 4 is a diagram showing a specific configuration of the timing generation circuit of FIG.

【符号の説明】 １２…Ｙ／Ｃ分離回路、１３…色復調回路、１４…ｆｓ
ｃ発生回路、１６…バースト抜き取り回路、１８…カラ
ーキラー回路、１９…キラーオン回路、２０…アンド回
路、２１…キラーオフ回路、２２…タイミング発生回
路、２５…カウンタ、２６…フリップフロップ回路、２
７…クロック発生回路。[Explanation of Codes] 12 ... Y / C separation circuit, 13 ... Color demodulation circuit, 14 ... Fs
c generation circuit, 16 ... Burst extraction circuit, 18 ... Color killer circuit, 19 ... Killer on circuit, 20 ... AND circuit, 21 ... Killer off circuit, 22 ... Timing generation circuit, 25 ... Counter, 26 ... Flip-flop circuit, 2
7 ... Clock generation circuit.

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 5/44 - 5/46 H04N 9/00 ─────────────────────────────────────────────────── ─── Continuation of the front page (58) Fields surveyed (Int.Cl. ⁷ , DB name) H04N 5/44-5/46 H04N 9/00

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 複数のテレビジョン信号を受信可能な多
方式対応デジタルテレビジョン受信機において、 システムクロックを発生するシステムクロック発生手段
と、 色搬送波を用いて色信号を再生するための色復調回路
と、 前記色復調回路からのバースト信号の振幅を検出し、こ
の振幅が所定レベルより大きいか小さいかを示す検出出
力を得る振幅検出手段と、 前記振幅検出手段から前記バースト信号の振幅が前記所
定レベルより小さいことを示す検出出力が得られている
期間は、方式選択信号を定期的に可変するが、前記シス
テムクロック発生手段の出力クロックは前記多方式対応
デジタルテレビジョン受信機で受信可能な所定の方式に
適応した周波数に維持する手段と、 前記方式選択信号の内容に応じて前記色復調回路におけ
る色再生用の色搬送波周波数を設定する手段と、 前記振幅検出手段から前記バースト信号の振幅が前記所
定レベルより大きいことを示す検出出力が得られたとき
に、前記方式選択信号の可変を停止し、このときの方式
選択信号の内容に応じてシステムクロック周波数を決定
し、前記システムクロック発生手段のクロック出力を許
可する手段とを具備したことを特徴とする テレビジョン
受信機。1. A multi-channel receiver capable of receiving a plurality of television signals.
System digital clock receiver, system clock generating means for generating a system clock
And a color demodulation circuit for reproducing a color signal using a color carrier
And detecting the amplitude of the burst signal from the color demodulation circuit,
The detection output that indicates whether the amplitude of
The amplitude detecting means for obtaining a force and the amplitude of the burst signal from the amplitude detecting means
The detection output indicating that it is smaller than the constant level is obtained.
During the period, the system selection signal is changed periodically.
The output clock of the system clock generation means is compatible with the above-mentioned multiple systems.
To a predetermined system that can be received by a digital television receiver
Means for maintaining an adapted frequency and the color demodulation circuit according to the contents of the system selection signal.
Means for setting the color carrier frequency for color reproduction, and the amplitude of the burst signal from the amplitude detection means
When the detection output indicating that it is higher than the constant level is obtained
Then, stop changing the method selection signal, and change the method at this time.
Determine the system clock frequency according to the contents of the selection signal
The system clock generator means clock output.
A television receiver provided with an enabling means . 【請求項２】前記方式選択信号の可変周期を得るため
に、垂直同期信号を分周して出力をする手段を用いたこ
とを特徴とする請求項１記載のテレビジョン受信機。2. To obtain a variable period of the system selection signal
In addition, a means for dividing and outputting the vertical sync signal was used.
The television receiver according to claim 1, wherein: