JP3443961B2 - Digital luminance integration circuit - Google Patents

Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】本発明は、映像信号（例えばＮＴ
ＳＣ信号）の中から明るさを示す輝度信号（例えばＹ信
号）を取り出し、取り出した輝度信号を１画面表示期間
（例えば１フレーム期間（１／３０）秒）積算し、この
積算値を基にして画面の平均輝度を求める輝度積分回路
に関するものである。 【０００２】 【従来の技術】一般にプラズマディスプレイパネルのよ
うなＣＲＴ以外の表示器で、ＮＴＳＣ映像信号を表示す
る場合、ＮＴＳＣ映像信号が、ＣＲＴのγ特性を考慮し
て、逆γ特性を持たせているため、それをＣＲＴ同等の
γ補正をすることが行われている。 【０００３】また、表示器において明るさのダイナミッ
クレンジが少ない場合、画面の平均輝度を求め、この平
均輝度でγＲＯＭ変換を制御するダイナミックγ補正に
よって最適な映像を得ることが行われている。すなわ
ち、複数のγ補正曲線の中から平均輝度に適した１つの
γ補正曲線を求めるような補正が行われている。上述の
ような平均輝度を求める輝度積分回路は、従来、抵抗と
コンデンサからなる積分回路を主体としたアナログ回路
で構成されていた。 【０００４】 【発明が解決しようとする課題】しかしながら、従来の
輝度積分回路は抵抗とコンデンサからなる積分回路を主
体としたアナログ回路で構成されていたので、前の１フ
レーム表示期間の積分値の影響を排除するために、積分
回路の時定数を１フレーム表示期間以上に設定する必要
がある。このため、積分値が１フレーム表示期間で完結
せず、画面の急速な変化に応答できないという問題点が
あった。 【０００５】また、ＮＴＳＣ信号のような映像信号の中
には、水平同期信号期間、フロントポーチ、バックポー
チ、垂直同期期間のような映像信号が乗っていない期間
があるが、アナログ回路では、この映像信号が乗ってい
ない期間を除いた正確な積分処理が困難であるという問
題点があった。 【０００６】本発明は上述の問題点に鑑みなされたもの
で、輝度積分回路をディジタル処理で行い、積分を１フ
レーム表示期間で完結させて画面の急速な変化に応答で
きる輝度積分回路を提供することを目的とするものであ
る。また、映像信号が乗っている期間のみを正確に積分
処理することのできる輝度積分回路を提供することを目
的とするものである。 【０００７】 【課題を解決するための手段】請求項１の発明によるデ
ィジタル輝度積分回路は、入力するディジタル輝度信号
を順次加算する加算手段と、この加算手段の加算値が設
定値以上になったときにパルス信号を出力する比較器
と、この比較器の出力パルス数を計数して計数値を輝度
積分として出力する比較出力カウンタと、前記比較器の
出力パルスで前記加算手段を初期化する第１の初期化手
段と、１画面表示期間を示す信号で前記加算手段および
比較出力カウンタを初期化する第２の初期化手段とを具
備してなることを特徴とするものである。 【０００８】請求項２の発明は、請求項１の発明におい
て、比較器が加算手段の加算値と比較する設定値を、１
画面表示期間に得られる最大積算値と、求める輝度積分
の分解能Ｂとを基にして設定してなるものである。 【０００９】請求項３の発明は、請求項１または２の発
明において、加算手段は、１サンプリングで得られた入
力ディジタル輝度信号を一方の入力信号とする加算器
と、この加算器から出力する和信号を一時的に記憶して
前記加算器の他方の入力信号とするラッチ回路と、前記
加算器から出力する桁上げ信号を計数する桁上出力カウ
ンタとを具備し、前記加算器の和信号と前記桁上出力カ
ウンタの計数値を比較器への一方の信号としてなるもの
である。 【００１０】請求項４の発明は、請求項１、２または３
の発明において、１画面表示期間のうちの映像信号のな
い期間の間、加算手段の加算処理を停止する加算停止手
段を具備してなるものである。 【００１１】 【作用】請求項１の発明によるディジタル輝度積分回路
は、まず第２の初期化手段が１画面表示期間（例えば１
フレーム表示期間）を示す信号で加算手段と比較出力カ
ウンタを初期化し、ついで加算手段が入力するディジタ
ル輝度信号を順次加算する。この加算手段の加算値が設
定値以上になると比較器がパルス信号を出力し、比較出
力カウンタが比較器の出力パルス数を計数し、その計数
値を輝度積分として出力する。第１初期化手段は比較器
の出力パルスで加算手段を初期化する。このため、加算
手段は加算値が設定値以上になる毎に初期化され加算を
始める。 【００１２】請求項２の発明は、請求項１の発明におい
て、１画面表示期間に得られる最大積算値と、求める輝
度積分の分解能Ｂとを基にして比較器の設定値を設定し
ているので、比較出力カウンタが出力する計数値は、そ
のまま求める輝度積分の分解能Ｂのデ−タとなる。 【００１３】請求項３の発明は、請求項１または２の発
明において、加算手段は次ぎのように作用する。加算器
は、１サンプリングで得られた入力ディジタル輝度信号
と、直前の１サンプリングで得られ加算器を介してラッ
チ回路に一時的に記憶された入力ディジタル輝度信号と
を加算する。桁上出力カウンタは加算器から出力する桁
上げ信号を計数する。加算器の和信号と桁上出力カウン
タの計数値は、加算手段の加算値として比較器に出力す
る。 【００１４】請求項４の発明は、請求項１、２または３
の発明において、加算停止手段は、１画面表示期間のう
ちの映像信号のない期間の間、加算手段の加算処理を停
止して、輝度信号のある映像期間のみを正確に積算する
（サンプリングする）。 【００１５】 【実施例】以下、本発明によるディジタル輝度積分回路
の一実施例を図１を用いて説明する。図１はダイナミッ
クγ補正回路で使用する輝度積分回路を示すもので、こ
の図において、１０、１２、１４は、アナログの映像信
号ｒ（赤）、ｇ（緑）、ｂ（青）を、８ビットのディジ
タル映像信号Ｒ（赤）、Ｇ（緑）、Ｂ（青）に変換する
Ａ／Ｄ（アナログ／ディジタル）変換回路である。 【００１６】前記Ａ／Ｄ変換回路１０、１２、１４の出
力側には、Ｙ＝０．３Ｒ＋０．５９Ｇ＋０．１１Ｂの関
係式を用いて、ディジタル映像信号Ｒ、Ｇ、Ｂを８ビッ
トのディジタル輝度信号Ｙに変換するＹエンコード回路
１６が結合している。前記Ｙエンコード回路１６の出力
側には、１サンプリングによって得られる映像信号Ｒ、
Ｇ、Ｂの最大のビット数（この実施例では８ビット）の
加算器１８の一方の入力側が結合している。 【００１７】前記加算器１８の和信号出力側には、前記
加算器１８と同一ビット数（８ビット）のラッチ回路２
０が結合し、このラッチ回路２０の出力側は前記加算器
１８の他方の入力側に結合している。前記加算器１８の
桁上げ信号（キャリー信号）出力側には、９ビットの桁
上出力カウンタ２２が結合している。前記加算器１８、
ラッチ回路２０および桁上出力カウンタ２２は加算手段
（例えば加算回路）２４を構成し、前記加算器１８の出
力値を下位桁とし前記桁上出力カウンタ２２の出力値を
上位桁とする加算値を、比較器２６の一方の入力値とす
るように構成されている。 【００１８】前記比較器２６の他方の入力側には、最大
輝度の映像信号が１フレーム表示期間（１画面表示期
間）続いたときに得られる最大積算値Ａと、最終的に得
たい輝度積分の分解能Ｂとを基にして求めた設定値Ｃを
記憶する数字Ｃレジスタ２８が結合している。この設定
値Ｃは、具体的には次ぎのようにして決定される。 【００１９】すなわち、表示器（例えばプラズマディス
プレイパネル）が６４０×４８０ドットの表示能力、８
ビットの分解能を持っているものとし（Ａ＝６４０×４
８０×８）、求める輝度積分の分解能Ｂを５ビット（３
２）とすると（Ｂ＝３２＋１）、設定値Ｃは約７４４７
３（Ｃ＝Ａ／Ｂ）となる。換言すれば、Ａが最大輝度デ
−タ（１フレーム期間に取り出した輝度信号Ｙの積算値
（ΣＹ）の最大値）に、Ｃが１フレーム期間のサンプル
数ｎに、Ｂが平均輝度の最大値に相当する。なお、ディ
ジタル処理の場合、平均輝度＝ΣＹ／ｎとなる。 【００２０】前記比較器２６の出力側には、最大カウン
ト数３２（５ビット）の比較出力カウンタ３０が結合
し、この比較出力カウンタ３０の出力側にはラッチ回路
３２を介して出力端子３４が結合している。 【００２１】１フレーム期間を示す垂直同期信号ＶＤ
は、オア回路３６を介して前記加算器１８および桁上出
力カウンタ２２にクリア信号として入力するとともに、
直接、前記比較出力カウンタ３０にクリア信号として入
力するように結合され、第２の初期化手段が形成されて
いる。また、垂直同期信号ＶＤは制御信号（例えばイネ
ーブル信号）として前記ラッチ回路３２に入力するよう
に構成されている。 【００２２】前記比較器２６の出力側は前記オア回路３
６の他方の入力側に結合し、前記比較器２６から出力す
るパルス信号が前記加算器１８および桁上出力カウンタ
２２にクリア信号として入力する第１の初期化手段が構
成されている。 【００２３】前記加算器１８の制御端子には加算停止信
号ＡＳが入力して、加算停止手段が構成されている。こ
の加算停止信号ＡＳは、水平同期信号期間、フロントポ
ーチ、バックポーチ、垂直同期期間のような映像信号が
乗っていない期間を表わす信号を示している。 【００２４】つぎに、図１の回路の作用を説明する。 （イ）まず、垂直同期信号ＶＤをクリア信号として、加
算器１８、桁上出力カウンタ２２および比較出力カウン
タ３０が初期化される。ついで、Ａ／Ｄ変換回路１０、
１２、１４は、入力したアナログの映像信号ｒ、ｇ、ｂ
をサンプリングすることによって最大が８ビットのディ
ジタル映像信号Ｒ、Ｇ、Ｂに変換する。Ｙエンコード回
路１６は、Ｙ＝０．３Ｒ＋０．５９Ｇ＋０．１１Ｂの関
係式を用いて、ディジタル映像信号Ｒ、Ｇ、Ｂを８ビッ
トのディジタル輝度信号Ｙに変換する。 【００２５】（ロ）ついで、加算器１８は、Ｙエンコー
ド回路１６の出力する輝度信号Ｙと、ラッチ回路２０の
ラッチデ−タ（最初は０）とを加算し、その加算値をラ
ッチ回路２０に出力して一時的に記憶するとともに、比
較器２６に出力する。このため、加算器１８は所定のタ
イミングでサンプリングした最大値が８ビットの輝度信
号Ｙを順次加算し、その加算値を一方の入力デ−タの下
位桁として比較器２６に出力する。 【００２６】このとき、加算器１８の制御端子には加算
停止信号ＡＳが入力しているので、１画面表示期間のう
ちの映像信号のない期間（例えば水平同期信号期間や垂
直同期期間）の間、加算器１８の加算処理を停止して、
輝度信号のある映像期間のみを正確に積算（サンプリン
グ）している。 【００２７】加算器１８は、その加算値が１サンプリン
グで得られる映像信号の最大ビット数８を超えた場合に
（すなわち８ビットの最大値２５６を超えた場合に）、
桁上げ信号（キャリー信号）を桁上出力カウンタ２２に
出力し、この桁上出力カウンタ２２は桁上げ信号を計数
し、その計数値を一方の入力デ−タの上位桁として比較
器２６に出力する。 【００２８】（ハ）比較器２６は、加算器１８の加算値
（８ビットデ−タ）を下位桁とし、桁上出力カウンタの
計数値（９ットデ−タ）を上位桁とする加算値と、数字
Ｃレジスタ２８の設定値Ｃ（例えば７４４７３）とを比
較し、前者が後者以上になったときにパルス信号を出力
する。 【００２９】（ニ）比較器２６から出力したパルス信号
は、オア回路３６を介して加算器１８および桁上出力カ
ウンタ２２にクリア信号として入力し初期化するととも
に、比較出力カウンタ３０で計数される。このため、加
算手段２４で加算した加算値が設定値Ｃに達する毎に比
較器２６からパルス信号が出力し、このパルス信号が比
較出力カウンタ３０で計数される。 【００３０】（ホ）１フレーム表示期間経過してつぎの
垂直同期信号ＶＤが現れると、この垂直同期信号ＶＤの
始めのエッジ（垂直同期信号ＶＤが負性パルスのときは
立ち下がりのエッジ）でラッチ回路３２がラッチイネー
ブルとなって、比較出力カウンタ３０の計数値がラッチ
回路３２にラッチされ、垂直同期信号ＶＤの終わりのエ
ッジ（垂直同期信号ＶＤが負性パルスのときは立ち上が
りのエッジ）で、加算器１８、桁上出力カウンタ２２お
よび比較出力カウンタ３０が初期化（クリア）される。
ラッチ回路３２にラッチされたデ−タは、求める輝度積
分の分解能Ｂ（５ビット）のデ−タとして出力端子３４
に出力する。 【００３１】前記実施例では、比較器２６が加算値と比
較する設定値Ｃを、１フレーム表示期間に得られる最大
積算値Ａと、最終的に得たい輝度積分の分解能Ｂとから
求めることによって、除算器などを必要とせずに、比較
出力カウンタ３０の計数値をそのまま求める輝度積分の
分解能Ｂのデ−タとすることができるようにしたが、本
発明はこれに限るものでない。例えば、設定値に上述の
ような限定をせず、比較出力カウンタの計数値を所定数
で除算したり所定数を乗算することによって、求める輝
度積分の分解能Ｂのデ−タとするようにしてもよい。 【００３２】前記実施例では、加算手段を加算器とラッ
チ回路と桁上出力カウンタで構成し、加算器の和信号と
桁上出力カウンタの計数値を比較器への一方の信号とし
て、加算手段の構成を簡単にするようにしたが、本発明
はこれに限るものでなく、加算手段は入力するディジタ
ル輝度信号を順次加算するものであればよい。 【００３３】前記実施例では、加算停止手段によって、
１画面表示期間のうちの映像信号のない期間（例えば水
平同期信号期間や垂直同期期間）の間、加算手段の加算
処理を停止して、輝度信号のある映像期間のみを正確に
積算する（サンプリングする）ようにしたが、本発明は
これに限るものでなく、加算停止手段を設けないものに
ついても利用することができる。 【００３４】前記実施例では、ダイナミックγ補正回路
で使用する輝度積分回路について説明したが、本発明は
これに限るものでない。例えば、γ補正以外の輝度レベ
ル変換回路に使用する輝度積分回路についても利用する
ことができる。 【００３５】 【発明の効果】請求項１の発明によるディジタル輝度積
分回路は、１画面表示期間（例えば１フレーム表示期
間）を示す信号で初期化される加算手段と比較出力カウ
ンタを設け、この加算手段が入力するディジタル輝度信
号を順次加算し、その加算値が設定値以上になると比較
器がパルス信号を出力し、比較出力カウンタが比較器の
出力パルス数を計数して計数値を輝度積分として出力す
るように構成したので、１画面表示期間で積分を完結さ
せることができる。このため、応答速度が１画面表示期
間の遅延のみで済み、高速応答が可能で、画面の急速な
変化に応答することができる。 【００３６】請求項２の発明は、請求項１の発明におい
て、１画面表示期間に得られる最大積算値Ａと、求める
輝度積分の分解能Ｂとを基にして比較器の設定値Ｃを設
定しているので、比較出力カウンタが出力する計数値
は、そのまま求める輝度積分の分解能Ｂのデ−タとする
ことができる。 【００３７】請求項３の発明は、請求項１または２の発
明において、加算手段を加算器とラッチ回路と桁上出力
カウンタとで構成するようにしたので、加算手段の構成
を簡単にすることができる。 【００３８】請求項４の発明は、請求項１、２または３
の発明において、加算停止手段が、１画面表示期間のう
ちの映像信号のない期間（例えば水平同期信号期間や垂
直同期期間）の間、加算手段の加算処理を停止するよう
にしたので、輝度信号のある映像期間のみを正確に積算
する（サンプリングする）ことができる。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a video signal (for example, NT).
SC signal), a luminance signal (for example, a Y signal) indicating brightness is extracted, and the extracted luminance signal is integrated for one screen display period (for example, one frame period (1/30) second), and based on this integrated value. And a brightness integration circuit for calculating the average brightness of the screen. 2. Description of the Related Art Generally, when an NTSC video signal is displayed on a display device other than a CRT such as a plasma display panel, the NTSC video signal is given an inverse γ characteristic in consideration of the γ characteristic of the CRT. Therefore, γ correction is performed on a CRT equivalent level. [0003] When the dynamic range of brightness is small in a display device, an average picture is obtained, and an optimum picture is obtained by dynamic gamma correction for controlling gamma ROM conversion using the average brightness. That is, the correction is performed such that one γ correction curve suitable for the average luminance is obtained from the plurality of γ correction curves. The luminance integration circuit for obtaining the average luminance as described above has conventionally been constituted by an analog circuit mainly including an integration circuit including a resistor and a capacitor. [0004] However, since the conventional luminance integration circuit is composed of an analog circuit mainly composed of an integration circuit including a resistor and a capacitor, the integrated value of the previous one frame display period is reduced. In order to eliminate the influence, it is necessary to set the time constant of the integration circuit to one frame display period or more. For this reason, there has been a problem that the integral value is not completed in one frame display period and cannot respond to a rapid change in the screen. In a video signal such as an NTSC signal, there is a period in which no video signal is present, such as a horizontal synchronization signal period, a front porch, a back porch, and a vertical synchronization period. There is a problem that it is difficult to perform an accurate integration process except for a period in which no video signal is present. The present invention has been made in view of the above-described problems, and provides a luminance integration circuit capable of responding to a rapid change of a screen by performing a luminance integration circuit by digital processing and completing the integration in one frame display period. The purpose is to do so. It is another object of the present invention to provide a luminance integration circuit that can accurately integrate only a period in which a video signal is on. According to a first aspect of the present invention, there is provided a digital luminance integration circuit for sequentially adding input digital luminance signals, and an addition value of the addition means being equal to or greater than a set value. A comparator that outputs a pulse signal, a comparison output counter that counts the number of output pulses of the comparator and outputs the count value as a luminance integral, and a comparator that initializes the adding means with the output pulse of the comparator. The present invention is characterized by comprising: one initialization means; and a second initialization means for initializing the addition means and the comparison output counter with a signal indicating one screen display period. According to a second aspect of the present invention, in the first aspect of the present invention, the set value which the comparator compares with the added value of the adding means is set to 1
This is set based on the maximum integrated value obtained during the screen display period and the resolution B of the luminance integration to be obtained. According to a third aspect of the present invention, in the first or second aspect of the invention, the adding means uses an input digital luminance signal obtained by one sampling as one input signal, and outputs from the adder. A latch circuit for temporarily storing the sum signal and using the sum signal as the other input signal of the adder; and a carry output counter for counting a carry signal output from the adder. And the count value of the carry output counter as one signal to the comparator. [0010] The invention of claim 4 is the invention of claim 1, 2 or 3.
The invention according to the above aspect further comprises an addition stopping means for stopping the addition processing of the adding means during a period in which there is no video signal in one screen display period. In the digital luminance integration circuit according to the first aspect of the present invention, first, the second initializing means sets one screen display period (for example, one screen period).
The addition means and the comparison output counter are initialized by a signal indicating a frame display period), and then the addition means sequentially adds the input digital luminance signals. When the added value of the adding means becomes equal to or larger than the set value, the comparator outputs a pulse signal, the comparison output counter counts the number of output pulses of the comparator, and outputs the counted value as luminance integration. The first initializing means initializes the adding means with the output pulse of the comparator. Therefore, the adding means is initialized and starts adding each time the added value becomes equal to or larger than the set value. According to a second aspect of the present invention, in the first aspect of the present invention, the set value of the comparator is set based on the maximum integrated value obtained in one screen display period and the resolution B of the luminance integration to be obtained. Therefore, the count value output from the comparison output counter becomes the data of the resolution B of the luminance integration to be obtained as it is. According to a third aspect of the present invention, in the first or second aspect, the addition means operates as follows. The adder adds the input digital luminance signal obtained in one sampling to the input digital luminance signal obtained in the immediately preceding sampling and temporarily stored in the latch circuit via the adder. The carry output counter counts a carry signal output from the adder. The sum signal of the adder and the count value of the carry output counter are output to the comparator as an added value of the adding means. [0014] The invention of claim 4 is the invention of claim 1, 2, or 3.
In the invention, the addition stop means stops the addition processing of the addition means during a period during which there is no video signal in one screen display period, and accurately integrates (samples) only the video period with a luminance signal. . An embodiment of a digital luminance integration circuit according to the present invention will be described below with reference to FIG. FIG. 1 shows a luminance integration circuit used in a dynamic γ correction circuit. In this figure, 10, 12, and 14 represent analog video signals r (red), g (green), and b (blue), respectively. This is an A / D (analog / digital) conversion circuit for converting a bit digital video signal into R (red), G (green), and B (blue). On the output side of the A / D conversion circuits 10, 12, and 14, the digital video signals R, G, and B are converted into 8-bit digital luminance using the relational expression of Y = 0.3R + 0.59G + 0.11B. A Y-encoding circuit 16 for converting into a signal Y is coupled. On the output side of the Y encoding circuit 16, a video signal R obtained by one sampling,
One input side of the adder 18 having the maximum number of bits of G and B (8 bits in this embodiment) is connected. A latch circuit 2 having the same number of bits (8 bits) as the adder 18 is provided on the sum signal output side of the adder 18.
The output of the latch circuit 20 is connected to the other input of the adder 18. A 9-bit carry output counter 22 is connected to the carry signal output side of the adder 18. The adder 18,
The latch circuit 20 and the carry output counter 22 constitute an adding means (for example, an adder circuit) 24, and use the output value of the adder 18 as the lower digit and the output value of the carry output counter 22 as the upper digit. , The comparator 26. On the other input side of the comparator 26, the maximum integrated value A obtained when the maximum luminance video signal lasts for one frame display period (one screen display period) and the luminance integration value finally obtained And a number C register 28 for storing a set value C obtained on the basis of the resolution B. This set value C is specifically determined as follows. That is, the display (for example, a plasma display panel) has a display capability of 640 × 480 dots,
Bit resolution (A = 640 × 4
80 × 8), and the resolution B of the luminance integration to be obtained is 5 bits (3
2) (B = 32 + 1), the set value C is about 7449
3 (C = A / B). In other words, A is the maximum luminance data (the maximum value of the integrated value (ΣY) of the luminance signal Y extracted in one frame period), C is the number n of samples in one frame period, and B is the maximum average luminance. Equivalent to the value. In the case of digital processing, average luminance = ΣY / n. An output side of the comparator 26 is connected to a comparison output counter 30 having a maximum count of 32 (5 bits). An output terminal 34 of the comparison output counter 30 is connected via a latch circuit 32 to the output side. Are combined. A vertical synchronizing signal VD indicating one frame period
Is input as a clear signal to the adder 18 and the carry output counter 22 via an OR circuit 36,
It is directly coupled to the comparison output counter 30 as a clear signal, and forms a second initialization means. The vertical synchronizing signal VD is configured to be input to the latch circuit 32 as a control signal (for example, an enable signal). The output side of the comparator 26 is connected to the OR circuit 3
6 is connected to the other input side, and constitutes first initialization means for inputting a pulse signal output from the comparator 26 to the adder 18 and the carry output counter 22 as a clear signal. The addition stop signal AS is input to the control terminal of the adder 18 to constitute addition stop means. The addition stop signal AS is a signal representing a period in which no video signal is present, such as a horizontal synchronization signal period, a front porch, a back porch, and a vertical synchronization period. Next, the operation of the circuit of FIG. 1 will be described. (A) First, the adder 18, the carry output counter 22, and the comparison output counter 30 are initialized using the vertical synchronization signal VD as a clear signal. Next, the A / D conversion circuit 10,
12, 14 are input analog video signals r, g, b
Is converted into digital video signals R, G, and B having a maximum of 8 bits. The Y encoding circuit 16 converts the digital video signals R, G, and B into an 8-bit digital luminance signal Y using a relational expression of Y = 0.3R + 0.59G + 0.11B. (B) Next, the adder 18 adds the luminance signal Y output from the Y encoding circuit 16 and the latch data (initially 0) of the latch circuit 20, and outputs the added value to the latch circuit 20. The output is temporarily stored, and is output to the comparator 26. For this reason, the adder 18 sequentially adds the luminance signal Y having a maximum value of 8 bits sampled at a predetermined timing, and outputs the added value to the comparator 26 as the lower digit of one input data. At this time, since the addition stop signal AS is input to the control terminal of the adder 18, the period during which there is no video signal in one screen display period (for example, a horizontal synchronization signal period or a vertical synchronization period). , The addition process of the adder 18 is stopped,
Only a video period with a luminance signal is accurately integrated (sampled). When the sum exceeds the maximum number of bits 8 of the video signal obtained by one sampling (that is, when the sum exceeds the maximum value 256 of 8 bits), the adder 18
A carry signal (carry signal) is output to a carry output counter 22. The carry output counter 22 counts the carry signal, and outputs the counted value to a comparator 26 as an upper digit of one input data. I do. (C) The comparator 26 uses the added value (8-bit data) of the adder 18 as the lower digit and the counted value of the carry output counter (9 data) as the upper digit, and A comparison is made with the set value C (for example, 74473) of the number C register 28, and a pulse signal is output when the former becomes greater than the latter. (D) The pulse signal output from the comparator 26 is input as a clear signal to the adder 18 and the carry output counter 22 via the OR circuit 36 and is initialized, and is counted by the comparison output counter 30. . Therefore, a pulse signal is output from the comparator 26 every time the addition value added by the adding means 24 reaches the set value C, and this pulse signal is counted by the comparison output counter 30. (E) When one frame display period has elapsed and the next vertical synchronizing signal VD appears, at the first edge of the vertical synchronizing signal VD (the falling edge when the vertical synchronizing signal VD is a negative pulse). When the latch circuit 32 is latch-enabled, the count value of the comparison output counter 30 is latched by the latch circuit 32, and at the end edge of the vertical synchronization signal VD (the rising edge when the vertical synchronization signal VD is a negative pulse). , Adder 18, carry output counter 22 and comparison output counter 30 are initialized (cleared).
The data latched by the latch circuit 32 is output to the output terminal 34 as data of the resolution B (5 bits) of the luminance integration to be obtained.
Output to In the above-described embodiment, the comparator 26 obtains the set value C to be compared with the added value from the maximum integrated value A obtained in one frame display period and the resolution B of the luminance integration finally obtained. Although it is possible to use the data of the resolution B of the luminance integration for directly obtaining the count value of the comparison output counter 30 without requiring a divider or the like, the present invention is not limited to this. For example, the set value is not limited as described above, and the count value of the comparison output counter is divided by a predetermined number or multiplied by a predetermined number to obtain the data of the resolution B of the luminance integration to be obtained. Is also good. In the above embodiment, the adding means is constituted by the adder, the latch circuit and the carry output counter, and the sum signal of the adder and the count value of the carry output counter are used as one signal to the comparator. However, the present invention is not limited to this, and the adding means may be any as long as it sequentially adds the input digital luminance signals. In the above embodiment, the addition stop means
During a period during which there is no video signal in one screen display period (for example, a horizontal synchronizing signal period or a vertical synchronizing period), the addition process of the adding means is stopped, and only the video period with a luminance signal is accurately integrated (sampling). However, the present invention is not limited to this, and the present invention can also be applied to a device without addition stop means. In the above embodiment, the luminance integrating circuit used in the dynamic γ correction circuit has been described, but the present invention is not limited to this. For example, a luminance integration circuit used for a luminance level conversion circuit other than the γ correction can be used. The digital brightness integration circuit according to the first aspect of the present invention is provided with an addition means initialized by a signal indicating one screen display period (for example, one frame display period) and a comparison output counter. The digital luminance signals input by the means are sequentially added, and when the added value exceeds a set value, a comparator outputs a pulse signal, and a comparison output counter counts the number of output pulses of the comparator and uses the counted value as a luminance integral. Since output is configured, integration can be completed in one screen display period. Therefore, the response speed is only required to be delayed for one screen display period, a high-speed response is possible, and it is possible to respond to a rapid change of the screen. According to a second aspect of the present invention, in the first aspect of the present invention, the set value C of the comparator is set based on the maximum integrated value A obtained during one screen display period and the resolution B of the luminance integration to be obtained. Therefore, the count value output from the comparison output counter can be used as it is as the data of the resolution B of the luminance integration to be obtained. According to a third aspect of the present invention, in the first or second aspect of the present invention, the adding means comprises an adder, a latch circuit, and a carry output counter, thereby simplifying the structure of the adding means. Can be. The invention of claim 4 is the invention of claim 1, 2 or 3
In the invention, the addition stop means stops the addition processing of the addition means during a period during which there is no video signal in one screen display period (for example, a horizontal synchronization signal period or a vertical synchronization period). It is possible to accurately accumulate (sample) only the video periods having a period.

【図面の簡単な説明】 【図１】本発明によるディジタル輝度積分回路の一実施
例を示すブロック図である。 【符号の説明】 １０、１２、１４…Ａ／Ｄ（アナログ／ディジタル）変
換回路、１６…Ｙエンコード回路、 １８…加算器、２
０、３２…ラッチ回路、 ２２…桁上出力カウンタ、２
４…加算手段、 ２６…比較器、２８…数字Ｃレジスタ
（設定値を設定するレジスタ）、３０…比較出力カウン
タ、 ３４…出力端子、 ３６…オア回路、ＡＳ…加算
停止信号（映像信号のない期間を示す信号）、ｒ、ｇ、
ｂ…アナログの映像信号、Ｒ、Ｇ、Ｂ…ディジタルの映
像信号、ＶＤ…垂直同期信号（１画面表示期間を示す信
号の一例）、Ｙ…ディジタルの輝度信号。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing one embodiment of a digital luminance integration circuit according to the present invention. [Description of Signs] 10, 12, 14 ... A / D (analog / digital) conversion circuit, 16 ... Y encoding circuit, 18 ... Adder, 2
0, 32: latch circuit, 22: carry output counter, 2
4 Addition means, 26 Comparator, 28 Numeric C register (register for setting a set value), 30 Comparison output counter, 34 Output terminal, 36 OR circuit, AS Addition stop signal (no video signal Signal indicating a period), r, g,
b: analog video signal, R, G, B: digital video signal, VD: vertical synchronization signal (an example of a signal indicating one screen display period), Y: digital luminance signal.

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 5/14 - 5/217 G06T 5/00 Continuation of front page (58) Field surveyed (Int.Cl. ⁷ , DB name) H04N 5/14-5/217 G06T 5/00

Claims (1)

(57)【特許請求の範囲】 【請求項１】１サンプリングで得られた入力ディジタル
輝度信号を一方の入力信号とする加算器と、この加算器
から出力する和信号を一時的に記憶して前記加算器の他
方の入力信号とするラッチ回路と、前記加算器から出力
する桁上げ信号を計数する桁上出力カウンタとを具備
し、前記加算器の和信号と前記桁上出力カウンタの計数
値を比較器への一方の信号とすることにより入力するデ
ィジタル輝度信号を順次加算する加算手段と、この加算
手段の加算値が設定値以上になったときにパルス信号を
出力する比較器と、この比較器の出力パルス数を計数し
て計数値を輝度積分として出力する比較出力カウンタ
と、前記比較器の出力パルスで前記加算手段を初期化す
る第１の初期化手段と、１画面表示期間を示す信号で前
記加算手段および比較出力カウンタを初期化する第２の
初期化手段と、１画面表示期間のうちの映像信号のない
期間の間、加算手段の加算処理を停止する加算停止手段
とを具備してなり、比較器が加算手段の加算値と比較す
る設定値を、１画面表示期間に得られる最大積算値と、
求める輝度積分の分解能Ｂとを基にして設定してなるこ
とを特徴とするディジタル輝度積分回路。(57) [Claims] [Claim 1] Input digital obtained by one sampling
An adder that uses a luminance signal as one input signal, and the adder
Temporarily stores the sum signal output from the
A latch circuit as one input signal and an output from the adder
A carry output counter for counting carry signals
And the sum signal of the adder and the count of the carry output counter.
Adding means for successively adding the digital luminance signal to be input by the one of the signal values to the comparator, a comparator for outputting a pulse signal when the added value of the adding means exceeds a preset value, A comparison output counter for counting the number of output pulses of the comparator and outputting the count value as a luminance integral, a first initialization means for initializing the addition means with an output pulse of the comparator, and a one-screen display period A second initialization means for initializing the addition means and the comparison output counter with a signal indicating that there is no video signal during one screen display period.
Addition stop means for stopping the addition processing of the addition means during the period
And the comparator compares the value with the sum of the adding means.
The maximum integrated value obtained during one screen display period,
Digital luminance accumulation circuit, wherein Rukoto a set based on the resolution B of the integrated luminance seeking.