JP3438165B2 - Cascade A / D converter - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、１クロックでエラ
ーなく動作させることができるカスケードＡ／Ｄ変換器
に関し、特に高速に動作可能なカスケードＡ／Ｄ変換器
に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a cascade A / D converter that can be operated without error in one clock, and more particularly to a cascade A / D converter that can operate at high speed.

【０００２】[0002]

【従来の技術】Ａ／Ｄ変換器として、小回路規模、低消
費電力、低入力容量のカスケードＡ／Ｄ変換器がある。
このカスケードＡ／Ｄ変換器を１クロックで動作させる
と高速動作になるもののエラーが発生してしまうという
問題点があった。そこで、本発明者らが、１クロックで
エラーなく動作させることが可能なカスケードＡ／Ｄ変
換器を発明した。この発明は、特開平９−２３８０７７
号公報に記述されている。2. Description of the Related Art As an A / D converter, there is a cascade A / D converter having a small circuit scale, low power consumption and low input capacity.
When this cascade A / D converter is operated with one clock, it operates at a high speed, but an error occurs. Therefore, the present inventors have invented a cascade A / D converter that can be operated in one clock without error. This invention is disclosed in Japanese Unexamined Patent Publication No. 9-238077.
It is described in the publication.

【０００３】このような装置を図４を用いて説明する。
ここで示す装置は、４ビットＡ／Ｄ変換器で、交番２進
符号（以下、グレイコード（Gray Code）と呼ぶ。）を
出力するカスケードＡ／Ｄ変換器を例示している。Such a device will be described with reference to FIG.
The device shown here is a 4-bit A / D converter, and exemplifies a cascade A / D converter that outputs an alternating binary code (hereinafter, referred to as a Gray code).

【０００４】図において、８ａ〜８ｄは比較器、９ａ〜
９ｅはラッチ回路、１０ａ〜１０ｃはＤ／Ａ変換器、１
１ａ〜１１ｃは減算器である。１３ａ〜１３ｈは比較
器、１４〜１７は論理積回路（以下、ＡＮＤ回路と呼
ぶ。）、１８〜２０は排他的論理和回路（以下、ＥＯＲ
回路と呼ぶ。）、２１〜２３は論理和回路（以下、ＯＲ
回路と呼ぶ。）、２４，２５は論理積回路（以下、ＡＮ
Ｄ回路と呼ぶ。）、１００ａはアナログ入力信号、１０
１ａはディジタル出力信号である。In the figure, 8a to 8d are comparators, and 9a to 8d.
9e is a latch circuit, 10a to 10c are D / A converters, 1
1a to 11c are subtractors. Reference numerals 13a to 13h are comparators, 14 to 17 are AND circuits (hereinafter, referred to as AND circuits), and 18 to 20 are exclusive OR circuits (hereinafter, EOR).
Call it a circuit. ) 21 to 23 are OR circuits (hereinafter, OR
Call it a circuit. ), 24 and 25 are AND circuits (hereinafter referred to as AN
Called D circuit. ), 100a is an analog input signal, 10
1a is a digital output signal.

【０００５】また、比較器１３ａ，１３ｂ及びＡＮＤ回
路１４は、ウィンドウ・コンパレータ５０ａを構成す
る。そして、比較器１３ｃ，１３ｄ及びＡＮＤ回路１５
は、ウィンドウ・コンパレータ５０ｂを構成する。比較
器１３ｅ，１３ｆ及びＡＮＤ回路１６は、ウィンドウ・
コンパレータ５０ｃを構成する。比較器１３ｇ，１３ｈ
及びＡＮＤ回路１７は、ウィンドウ・コンパレータ５０
ｄを構成する。ＯＲ回路２１〜２３及びＡＮＤ回路２
４，２５は、エラー補正回路５１を構成する。Further, the comparators 13a and 13b and the AND circuit 14 constitute a window comparator 50a. Then, the comparators 13c and 13d and the AND circuit 15
Compose the window comparator 50b. The comparators 13e and 13f and the AND circuit 16 have window
It constitutes the comparator 50c. Comparators 13g, 13h
The AND circuit 17 includes a window comparator 50.
Configure d. OR circuits 21 to 23 and AND circuit 2
4, 25 constitute an error correction circuit 51.

【０００６】アナログ入力信号１００ａは、比較器８
ａ，１３ａの非反転入力端子、比較器１３ｂの反転入力
端子、減算器１１ａの加算入力端子に入力される。The analog input signal 100a is supplied to the comparator 8
It is input to the non-inverting input terminals of a and 13a, the inverting input terminal of the comparator 13b, and the addition input terminal of the subtractor 11a.

【０００７】比較器８ａの出力は、ラッチ回路９ａ、Ｄ
／Ａ変換器１０ａ、ＥＯＲ回路１８の一方の入力端子に
接続され、Ｄ／Ａ変換器１０ａの出力は減算器１１ａの
減算入力端子に接続される。The output of the comparator 8a is the latch circuits 9a and D.
The / A converter 10a is connected to one input terminal of the EOR circuit 18, and the output of the D / A converter 10a is connected to the subtraction input terminal of the subtractor 11a.

【０００８】また、比較器１３ａ，１３ｂの出力は、そ
れぞれＡＮＤ回路１４の入力端子に接続され、ＡＮＤ回
路１４の出力はＯＲ回路２１の一方の入力端子、ＡＮＤ
回路１５〜１７，２４，２５の負論理入力端子に接続さ
れる。The outputs of the comparators 13a and 13b are connected to the input terminals of the AND circuit 14, respectively, and the output of the AND circuit 14 is connected to one input terminal of the OR circuit 21 and the AND terminal.
Connected to the negative logic input terminals of the circuits 15-17, 24, 25.

【０００９】減算器１１ａの出力は、比較器８ｂ，１３
ｃの非反転入力端子、比較器１３ｄの反転入力端子、減
算器１１ｂの加算入力端子に接続される。The output of the subtractor 11a is the comparators 8b and 13
It is connected to the non-inverting input terminal of c, the inverting input terminal of the comparator 13d, and the addition input terminal of the subtractor 11b.

【００１０】比較器８ｂの出力は、Ｄ／Ａ変換器１０
ｂ、ＥＯＲ回路１８の他方の入力端子、ＥＯＲ回路１９
の一方の入力端子に接続され、Ｄ／Ａ変換器１０ｂの出
力は減算器１１ｂの減算入力端子に接続される。The output of the comparator 8b is the D / A converter 10
b, the other input terminal of the EOR circuit 18, the EOR circuit 19
Is connected to one input terminal of the subtractor 11b, and the output of the D / A converter 10b is connected to the subtraction input terminal of the subtractor 11b.

【００１１】また、比較器１３ｃ，１３ｄの出力は、そ
れぞれＡＮＤ回路１５の他の２つの正論理入力端子に接
続され、ＡＮＤ回路１５の出力は、ＯＲ回路２２の一方
の入力端子、ＡＮＤ回路１６，１７，２５の負論理入力
端子に接続される。The outputs of the comparators 13c and 13d are respectively connected to the other two positive logic input terminals of the AND circuit 15, and the output of the AND circuit 15 is one input terminal of the OR circuit 22 and the AND circuit 16. , 17, 25 negative logic input terminals.

【００１２】さらに、ＥＯＲ回路１８の出力は、ＯＲ回
路２１の他方の入力端子に接続され、ＯＲ回路２１の出
力はラッチ回路９ｂに接続される。Further, the output of the EOR circuit 18 is connected to the other input terminal of the OR circuit 21, and the output of the OR circuit 21 is connected to the latch circuit 9b.

【００１３】減算器１１ｂの出力は、比較器８ｃ，１３
ｅの非反転入力端子、比較器１３ｆの反転入力端子、減
算器１１ｃの加算入力端子に接続される。The output of the subtractor 11b is the comparators 8c and 13c.
It is connected to the non-inverting input terminal of e, the inverting input terminal of the comparator 13f, and the addition input terminal of the subtractor 11c.

【００１４】比較器８ｃの出力は、Ｄ／Ａ変換器１０
ｃ、ＥＯＲ回路１９の他方の入力端子、ＥＯＲ回路２０
の一方の入力端子に接続され、ＥＯＲ回路１９の出力
は、ＯＲ回路２２の他方の入力端子に接続される。ＯＲ
回路２２の出力は、ＡＮＤ回路２４の正論理入力端子に
接続され、ＡＮＤ回路２４の出力はラッチ回路９ｃに接
続される。The output of the comparator 8c is the D / A converter 10
c, the other input terminal of the EOR circuit 19, the EOR circuit 20
One input terminal of the OR circuit 22 is connected to the other input terminal of the OR circuit 22. OR
The output of the circuit 22 is connected to the positive logic input terminal of the AND circuit 24, and the output of the AND circuit 24 is connected to the latch circuit 9c.

【００１５】また、比較器１３ｅ，１３ｆの出力は、そ
れぞれＡＮＤ回路１６の他の２つの正論理入力端子に接
続され、ＡＮＤ回路１６の出力は、ＯＲ回路２３の一方
の入力端子、ＡＮＤ回路１７の負論理入力端子に接続さ
れる。The outputs of the comparators 13e and 13f are respectively connected to the other two positive logic input terminals of the AND circuit 16, and the output of the AND circuit 16 is one input terminal of the OR circuit 23 and the AND circuit 17. Connected to the negative logic input terminal of.

【００１６】減算器１１ｃの出力は、比較器８ｄ，１３
ｇの非反転入力端子、比較器１３ｈの反転入力端子に接
続される。The output of the subtractor 11c is the comparators 8d, 13
It is connected to the non-inverting input terminal of g and the inverting input terminal of the comparator 13h.

【００１７】比較器８ｄの出力は、ＥＯＲ回路２０の他
方の入力端子に接続され、ＥＯＲ回路２０の出力は、Ｏ
Ｒ回路２３の他方の入力端子に接続される。ＯＲ回路２
３の出力は。ＡＮＤ回路２５の正論理入力端子に接続さ
れ、ＡＮＤ回路２５の出力はラッチ回路９ｄに接続され
る。The output of the comparator 8d is connected to the other input terminal of the EOR circuit 20, and the output of the EOR circuit 20 is O.
It is connected to the other input terminal of the R circuit 23. OR circuit 2
The output of 3. It is connected to the positive logic input terminal of the AND circuit 25, and the output of the AND circuit 25 is connected to the latch circuit 9d.

【００１８】また、比較器１３ｇ，１３ｈの出力は、そ
れぞれＡＮＤ回路１７の他の２つの正論理入力端子に接
続され、ＡＮＤ回路１７の出力は、ラッチ回路９ｅに接
続される。The outputs of the comparators 13g and 13h are connected to the other two positive logic input terminals of the AND circuit 17, respectively, and the output of the AND circuit 17 is connected to the latch circuit 9e.

【００１９】さらに、ラッチ回路９ａ〜９ｄの出力はデ
ィジタル出力信号１０１ａとして出力される。Further, the outputs of the latch circuits 9a-9d are output as a digital output signal 101a.

【００２０】また、比較器８ａ〜８ｄの反転入力端子は
接地され、比較器１３ｂ，１３ｄ，１３ｆ及び１３ｈの
非反転入力端子には”＋ΔＶ”の電圧が、比較器１３
ａ，１３ｃ，１３ｅ及び１３ｇの反転入力端子には”−
ΔＶ”の電圧がそれぞれ印加される。但し、「ΔＶ＝Ｆ
Ｓ／３２」（ＦＳ：フルスケール）である。The inverting input terminals of the comparators 8a to 8d are grounded, and the voltage of "+ ΔV" is applied to the non-inverting input terminals of the comparators 13b, 13d, 13f and 13h.
"-" is applied to the inverting input terminals of a, 13c, 13e and 13g.
A voltage of ΔV ”is applied respectively, provided that“ ΔV = F
S / 32 "(FS: full scale).

【００２１】さらに、図４の装置の具体的要部構成を図
５に示し説明する。図において、１１１，１１２はアン
プ、Ｒ１，Ｒ２は抵抗、Ｑ１，Ｑ２はＮＰＮトランジス
タ、Ｉ１は電流源である。Further, a specific essential structure of the apparatus shown in FIG. 4 will be described with reference to FIG. In the figure, 111 and 112 are amplifiers, R1 and R2 are resistors, Q1 and Q2 are NPN transistors, and I1 is a current source.

【００２２】ＮＰＮトランジスタＱ１，Ｑ２及び電流源
Ｉ１は、Ｄ／Ａ変換器１０ａ〜１０ｃを構成する。アン
プ１１１，１１２及び抵抗Ｒ１，Ｒ２は、減算器１１ａ
〜１１ｃを構成する。The NPN transistors Q1 and Q2 and the current source I1 form D / A converters 10a to 10c. The amplifiers 111 and 112 and the resistors R1 and R2 are connected to the subtractor 11a.
~ 11c.

【００２３】ＮＰＮトランジスタＱ１，Ｑ２は、ベース
にコンパレータ８ａ〜８ｃの出力を接続し、エミッタに
電流源Ｉ１の一端を接続する。電流源Ｉ１の他端は接地
する。アンプ１１１は、ゲインｇｍで（ｇｍ×Ｒ＝１，
Ｒ：抵抗Ｒ１，Ｒ２の抵抗値）入力Ｖｉｎを入力し、ア
ンプ１１２に出力する。そして、アンプ１１２は、２倍
に増幅して、出力Ｖｏｕｔ（＝（Ｖｉｎ−Ｉ１×Ｒ）×
２）を出力する。抵抗Ｒ１は、一端を電圧Ｖｃｃに接続
し、他端をアンプ１１２の非反転入力端子に接続すると
共に、ＮＰＮトランジスタＱ１のコレクタに接続する。
抵抗Ｒ２は、一端を電圧Ｖｃｃに接続し、他端をアンプ
１１３の反転入力端子に接続すると共に、ＮＰＮトラン
ジスタＱ２のコレクタに接続する。The NPN transistors Q1 and Q2 have their bases connected to the outputs of the comparators 8a to 8c, and their emitters connected to one end of the current source I1. The other end of the current source I1 is grounded. The amplifier 111 has a gain gm of (gm × R = 1,
R: resistance value of resistors R1 and R2) Input Vin is input and output to the amplifier 112. Then, the amplifier 112 amplifies the output twice and outputs Vout (= (Vin−I1 × R) ×.
2) is output. The resistor R1 has one end connected to the voltage Vcc, the other end connected to the non-inverting input terminal of the amplifier 112, and the collector of the NPN transistor Q1.
The resistor R2 has one end connected to the voltage Vcc and the other end connected to the inverting input terminal of the amplifier 113 and the collector of the NPN transistor Q2.

【００２４】ここで、図４の装置の動作を図６，７を用
いて説明する。図６，７は「−ＦＳ／２」から「＋ＦＳ
／２」のアナログ入力信号１００ａに対する各出力若し
くは各入力を示す特性曲線図である。The operation of the apparatus shown in FIG. 4 will be described with reference to FIGS. 6 and 7 show "-FS / 2" to "+ FS
FIG. 9 is a characteristic curve diagram showing each output or each input with respect to the analog input signal 100a of “/ 2”.

【００２５】図において（ａ）〜（ｄ）はそれぞれ比較
器８ａ〜８ｄの出力、（ｅ）〜（ｈ）はそれぞれウィン
ドウ・コンパレータ５０ａ〜５０ｄの出力、（ｉ）〜
（ｋ）はそれぞれＥＯＲ回路１８〜２０の出力、（ｌ）
〜（ｐ）はそれぞれラッチ回路９ａ〜９ｅの入力をそれ
ぞれ示している。In the figure, (a) to (d) are outputs of the comparators 8a to 8d, (e) to (h) are outputs of the window comparators 50a to 50d, and (i) to (i).
(K) is the output of the EOR circuits 18 to 20, respectively (l)
~ (P) show the inputs of the latch circuits 9a to 9e, respectively.

【００２６】比較器８ａ〜８ｄは、それぞれ、アナログ
入力信号１００ａ、減算器１１ａの出力、減算器１１ｂ
の出力、減算器１１ｃの出力のゼロクロスを判定する。The comparators 8a to 8d respectively include the analog input signal 100a, the output of the subtractor 11a and the subtractor 11b.
Of zero and the output of the subtractor 11c are determined to be zero cross.

【００２７】そして、ウィンドウ・コンパレータ５０ａ
〜５０ｄは、入力信号が「０」近傍であり、且つ、前段
のウィンドウ・コンパレータの出力が”ローレベル”で
ある場合”ハイレベル”を出力する。Then, the window comparator 50a
.About.50d output "high level" when the input signal is in the vicinity of "0" and the output of the preceding window comparator is "low level".

【００２８】従って、ウィンドウ・コンパレータ５０ａ
は図６中（ｅ）に示すようにアナログ入力信号１００ａ
が”０”近傍で”ハイレベル”を出力する。Therefore, the window comparator 50a
Is an analog input signal 100a as shown in FIG.
Outputs "high level" near "0".

【００２９】ウィンドウ・コンパレータ５０ｂは、図６
中（ｂ）から分かるようにアナログ入力信号１００ａ
が”０”及び”±ＦＳ／４”近傍で”ハイレベル”を出
力する可能性があるが、アナログ入力信号１００ａが”
０”近傍においては前段のウィンドウ・コンパレータ５
０ａの出力が”ハイレベル”であるので、図５中（ｆ）
に示すように、”±ＦＳ／４”近傍のみが”ハイレベ
ル”になる。The window comparator 50b is shown in FIG.
As can be seen from the middle (b), the analog input signal 100a
May output "high level" near "0" and "± FS / 4", but the analog input signal 100a is "
In the vicinity of 0 ", the window comparator 5 in the previous stage
Since the output of 0a is "high level", (f) in FIG.
As shown in, only the vicinity of "± FS / 4" becomes "high level".

【００３０】ウィンドウ・コンパレータ５０ｃは、図６
中（ｃ）から分かるように７ヶ所で”ハイレベル”にな
る可能性があるが、前段のウィンドウ・コンパレータ５
０ａ及び５０ｂが”ハイレベル”の部分は除かれるの
で、図６中（ｇ）に示すようになる。The window comparator 50c is shown in FIG.
As you can see from the middle (c), there is a possibility that it will become "high level" at 7 places, but the window comparator 5 in the previous stage
Since the high level portions of 0a and 50b are removed, the state is as shown in (g) of FIG.

【００３１】同様にウィンドウ・コンパレータ５０ｄ
は、図６中（ｄ）から分かるように１５ヶ所で”ハイレ
ベル”になる可能性があるが、前段のウィンドウ・コン
パレータ５０ａ〜５０ｃが”ハイレベル”の部分は除か
れるので、図６中（ｈ）に示すようになる。Similarly, the window comparator 50d
6 may be "high level" at 15 places as can be seen from (d) in FIG. 6, but since the "high level" portion of the window comparators 50a to 50c in the previous stage is excluded, As shown in (h).

【００３２】ＥＯＲ回路１８〜２０の出力はディジタル
出力信号１０１ａの内の中間ビットのグレイコードを出
力しているが、図７中（ｉ）〜（ｋ）に示すようにスパ
イク状のノイズが生じていることがわかる。これは比較
器８ａ〜８ｄの出力の”ハイレベル”から”ローレベ
ル”若しくは”ローレベル”から”ハイレベル”の変化
が鈍っていることに起因している。The output of the EOR circuits 18 to 20 outputs the gray code of the intermediate bit of the digital output signal 101a, but spike noise occurs as shown in (i) to (k) in FIG. You can see that This is because the output from the comparators 8a to 8d has a dull change from "high level" to "low level" or "low level" to "high level".

【００３３】ここで、エラー補正回路５１は前記スパイ
ク状のノイズが生じている部分をウィンドウ・コンパレ
ータの出力で補正することにより、図７中（ｍ）〜
（ｏ）に示すように前記スパイク状のノイズを除去す
る。Here, the error correction circuit 51 corrects the portion where the spike-like noise is generated by the output of the window comparator, so that (m) to (m) in FIG.
As shown in (o), the spiked noise is removed.

【００３４】すなわち、図７中（ｉ）のスパイク状のノ
イズは、ウィンドウ・コンパレータ５０ａの出力によ
り、図７中（ｊ）のスパイク状のノイズはウィンドウ・
コンパレータ５０ａ，５０ｂの出力により、図７中
（ｋ）のスパイク状のノイズはウィンドウ・コンパレー
タ５０ａ〜５０ｃの出力により、それぞれマスクをする
ことで除去することができる。That is, the spiked noise of (i) in FIG. 7 is output by the window comparator 50a, and the spiked noise of (j) in FIG.
With the outputs of the comparators 50a and 50b, the spiked noise of (k) in FIG. 7 can be removed by masking with the outputs of the window comparators 50a to 50c.

【００３５】さらに、図５の要部動作を図８を用いて説
明する。図において、イはアンプ１１１の出力、ロはア
ンプ１１２の入力、ハはアンプ１１２の出力である。Further, the operation of the main part of FIG. 5 will be described with reference to FIG. In the figure, a is the output of the amplifier 111, b is the input of the amplifier 112, and c is the output of the amplifier 112.

【００３６】入力Ｖｉｎのゼロクロスを判定した信号
が、ＮＰＮトランジスタＱ１，Ｑ２に入力される。これ
により、ＮＰＮトランジスタＱ１，Ｑ２がオン／オフさ
れ、Ｉ１×Ｒの電圧分変動させられる。そして、アンプ
１１２により、２倍に増幅され、出力される。The signal for which the zero cross of the input Vin is determined is input to the NPN transistors Q1 and Q2. As a result, the NPN transistors Q1 and Q2 are turned on / off and changed by the voltage of I1 × R. Then, it is amplified twice by the amplifier 112 and output.

【００３７】[0037]

【発明が解決しようとする課題】このような装置では、
アナログ入力信号１００ａからＡ／Ｄ変換出力確定まで
のアナログ信号経路は、出力コードによって異なる。こ
れは、特に前回のＡ／Ｄ変換結果を得た状態からの回復
時間の変動に影響し、高速化の妨げとなっていた。SUMMARY OF THE INVENTION In such a device,
The analog signal path from the analog input signal 100a to the A / D conversion output determination depends on the output code. This affects the fluctuation of the recovery time from the state in which the previous A / D conversion result is obtained, which hinders the speedup.

【００３８】そこで、本発明の目的は、高速化を動作可
能なカスケードＡ／Ｄ変換器を実現することにある。Therefore, an object of the present invention is to realize a cascade A / D converter capable of operating at high speed.

【００３９】[0039]

【課題を解決するための手段】本発明は、アナログ入力
信号をディジタル信号に変換する比較器と、この比較器
の出力を保持するラッチ回路と、前記比較器の出力を再
びアナログ信号に変換するＤ／Ａ変換器と、このＤ／Ａ
変換器の出力を前記アナログ信号から減算し、次段比較
器に出力する減算器とを複数段カスケード接続し、前記
比較器のコードの変化を検出するウィンドウ・コンパレ
ータと、このウィンドウ・コンパレータの出力に基づき
コードの変化点で生じるノイズを除去するエラー補正回
路とを設けるカスケードＡ／Ｄ変換器において、前記ア
ナログ入力信号と所望電圧とを切り替える切替回路と、
前記減算器の出力と所望電圧とを切り替える切替回路と
を有することを特徴とするものである。According to the present invention, a comparator for converting an analog input signal into a digital signal, a latch circuit for holding the output of the comparator, and the output of the comparator are again converted into an analog signal. D / A converter and this D / A
A window comparator that subtracts the output of the converter from the analog signal and cascade-connects with a subtractor that outputs to the next-stage comparator, and detects the change in the code of the comparator, and the output of this window comparator In a cascade A / D converter provided with an error correction circuit for removing noise generated at a code change point based on the above, a switching circuit for switching between the analog input signal and a desired voltage ,
It is characterized in that it has a <br/> a switching circuit for switching between the desired voltage and the output of the subtractor.

【００４０】このような本発明では、切替回路が、初期
動作時に所望電圧に切り替え、初期動作を一定にする。In the present invention as described above, the switching circuit switches to the desired voltage during the initial operation and makes the initial operation constant.

【００４１】[0041]

【発明の実施の形態】以下図面を用いて本発明を説明す
る。図１は本発明の一実施例を示した構成図である。こ
こで、図４と同一ものは同一符号を付して説明を省略す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of the present invention. Here, the same components as those in FIG. 4 are designated by the same reference numerals and the description thereof will be omitted.

【００４２】図において、１６ａ，１７ａはＡＮＤ回
路、２６，２７はＯＲ回路、６０，７０ａ〜７０ｃは切
替回路、８０ａ〜８０ｃはスイッチ、９０はパルス発生
器、１１０は電源である。In the figure, 16a and 17a are AND circuits, 26 and 27 are OR circuits, 60 and 70a to 70c are switching circuits, 80a to 80c are switches, 90 is a pulse generator, and 110 is a power supply.

【００４３】そして、比較器１３ｅ，１３ｆ及びＡＮＤ
回路１６ａは、ウィンドウ・コンパレータ５０ｅを構成
する。比較器１３ｇ，１３ｈ及びＡＮＤ回路１７ａは、
ウィンドウ・コンパレータ５０ｆを構成する。ＯＲ回路
２６，２７は、遅延手段５２を構成する。Then, the comparators 13e, 13f and AND
The circuit 16a constitutes the window comparator 50e. The comparators 13g and 13h and the AND circuit 17a are
This constitutes the window comparator 50f. The OR circuits 26 and 27 form delay means 52.

【００４４】接続関係も図４とほぼ同じで、異なる点は
以下の点である。ＡＮＤ回路１６ａは、ＡＮＤ回路１６
の代わりに設けられ、比較器１３ｅ，１３ｆの出力をそ
れぞれ正論理入力端子に入力する。そして、ＡＮＤ回路
１７ａは、ＡＮＤ回路１７の代わりに設けられ、比較器
１３ｇ，１３ｈの出力をそれぞれ正論理入力端子に入力
し、ラッチ回路９ｅに出力する。The connection relationship is almost the same as that shown in FIG. 4, except for the following points. The AND circuit 16a is the AND circuit 16a.
Is provided instead of the above, and outputs the outputs of the comparators 13e and 13f to the positive logic input terminals, respectively. The AND circuit 17a is provided instead of the AND circuit 17, inputs the outputs of the comparators 13g and 13h to the positive logic input terminals, and outputs the outputs to the latch circuit 9e.

【００４５】ＡＮＤ回路１４，１５の出力がＯＲ回路２
６の入力端子に接続され、ＯＲ回路２６の出力がＡＮＤ
回路１６ａ，２５の負論理入力端子とＯＲ回路２７の一
方の入力端子に接続される。ＯＲ回路２７の他方の入力
端子には、ＡＮＤ回路１６ａの出力が接続され、ＯＲ回
路２７の出力は、ＡＮＤ回路１７ａの負論理入力端子に
接続される。The outputs of the AND circuits 14 and 15 are OR circuits 2.
6 is connected to the input terminal and the output of the OR circuit 26 is AND
It is connected to the negative logic input terminals of the circuits 16a and 25 and one input terminal of the OR circuit 27. The output of the AND circuit 16a is connected to the other input terminal of the OR circuit 27, and the output of the OR circuit 27 is connected to the negative logic input terminal of the AND circuit 17a.

【００４６】切替回路６０は、パルス発生器９０の出力
により制御され、アナログ入力信号１００ａと電源１１
０の電圧Ｖｂとを切り替えて、比較器８ａ，１３aの非
反転入力端子、比較器１３ｂの反転入力端子、減算器１
１ａの加算入力端子に接続する。The switching circuit 60 is controlled by the output of the pulse generator 90 and is controlled by the analog input signal 100a and the power supply 11.
By switching the voltage Vb of 0, the non-inverting input terminals of the comparators 8a and 13a, the inverting input terminal of the comparator 13b, and the subtracter 1
Connect to the addition input terminal of 1a.

【００４７】切替回路７０ａは、パルス発生器９０の出
力により制御され、減算器１１ａの出力と電源１１０の
電圧Ｖｂとを切り替えて、比較器８ｂ，１３ｃの非反転
入力端子、比較器１３ｄの反転入力端子、減算器１１ｂ
の加算入力端子に接続する。The switching circuit 70a is controlled by the output of the pulse generator 90 and switches between the output of the subtractor 11a and the voltage Vb of the power supply 110, the non-inverting input terminals of the comparators 8b and 13c, and the inverting of the comparator 13d. Input terminal, subtractor 11b
Connect to the addition input terminal of.

【００４８】切替回路７０ｂは、パルス発生器９０の出
力により制御され、減算器１１ｂの出力と電源１１０の
電圧Ｖｂとを切り替えて、比較器８ｃ，１３ｅの非反転
入力端子、比較器１３ｆの反転入力端子、減算器１１ｃ
の加算入力端子に接続する。The switching circuit 70b is controlled by the output of the pulse generator 90, switches the output of the subtractor 11b and the voltage Vb of the power supply 110, and the non-inverting input terminals of the comparators 8c and 13e and the inverting of the comparator 13f. Input terminal, subtractor 11c
Connect to the addition input terminal of.

【００４９】切替回路７０ｃは、パルス発生器９０の出
力により制御され、減算器１１ｃの出力と電源１１０の
電圧Ｖｂとを切り替えて、比較器８ｄ，１３ｇの非反転
入力端子、比較器１３ｈの反転入力端子に接続する。The switching circuit 70c is controlled by the output of the pulse generator 90 and switches between the output of the subtractor 11c and the voltage Vb of the power supply 110, the non-inverting input terminals of the comparators 8d and 13g, and the inverting of the comparator 13h. Connect to the input terminal.

【００５０】スイッチ８０ａは、パルス発生器９０の出
力により制御され、Ｄ／Ａ変換器１０ａの出力をオン／
オフする。スイッチ８０ｂは、パルス発生器９０の出力
により制御され、Ｄ／Ａ変換器１０ｂの出力をオン／オ
フする。同様に、スイッチ８０ｃは、パルス発生器９０
の出力により制御され、Ｄ／Ａ変換器１０ｃの出力をオ
ン／オフする。The switch 80a is controlled by the output of the pulse generator 90 to turn on / off the output of the D / A converter 10a.
Turn off. The switch 80b is controlled by the output of the pulse generator 90 and turns on / off the output of the D / A converter 10b. Similarly, the switch 80c includes a pulse generator 90.
The output of the D / A converter 10c is turned on / off.

【００５１】さらに、詳細に図１の装置をバイポーラト
ランジスタで実現した場合の具体的構成を図２に示し説
明する。図５と同一のものは同一符号を付し説明を省略
する。Further, a specific configuration in the case where the device of FIG. 1 is realized by a bipolar transistor will be described in detail with reference to FIG. The same parts as those in FIG. 5 are designated by the same reference numerals and the description thereof will be omitted.

【００５２】図において、１１３はアンプ、Ｑ３〜Ｑ６
はＮＰＮトランジスタ、Ｉ２は電流源である。In the figure, reference numeral 113 denotes an amplifier, and Q3 to Q6.
Is an NPN transistor, and I2 is a current source.

【００５３】ＮＰＮトランジスタＱ１，Ｑ２は、Ｄ／Ａ
変換器１０ａ〜１０ｃを構成する。アンプ１１２と抵抗
Ｒ１，Ｒ２は、減算器１１ａ〜１１ｃを構成する。アン
プ１１１，１１３，ＮＰＮトランジスタＱ３，Ｑ４及び
電流源Ｉ２は、切替回路７０ａ〜７０ｃを構成する。Ｎ
ＰＮトランジスタＱ５，Ｑ６及び電流源Ｉ１は、スイッ
チ８０ａ〜８０ｃを構成する。The NPN transistors Q1 and Q2 are D / A
The converters 10a to 10c are configured. The amplifier 112 and the resistors R1 and R2 form subtractors 11a to 11c. The amplifiers 111 and 113, the NPN transistors Q3 and Q4, and the current source I2 form switching circuits 70a to 70c. N
The PN transistors Q5 and Q6 and the current source I1 form switches 80a to 80c.

【００５４】接続関係も図５とほぼ同じで、異なる点は
以下の点である。アンプ１１３は、入力端に電源１１０
を接続し、アンプ１１２に出力する。ＮＰＮトランジス
タＱ３，Ｑ４は、ベースにパルス発生器９０を接続し、
エミッタに電流源Ｉ２の一端を接続する。ＮＰＮトラン
ジスタＱ３のコレクタは、アンプ１１１の電源端子に接
続し、ＮＰＮトランジスタＱ４のコレクタは、アンプ１
１３の電源端子に接続する。電流源Ｉ２の他端は接地す
る。The connection relationship is almost the same as that of FIG. 5, except for the following points. The amplifier 113 has a power supply 110 at the input end.
Is connected and output to the amplifier 112. The NPN transistors Q3 and Q4 have a pulse generator 90 connected to their bases,
One end of the current source I2 is connected to the emitter. The collector of the NPN transistor Q3 is connected to the power supply terminal of the amplifier 111, and the collector of the NPN transistor Q4 is connected to the amplifier 1
13 is connected to the power supply terminal. The other end of the current source I2 is grounded.

【００５５】そして、ＮＰＮトランジスタＱ１，Ｑ２の
エミッタに、電流源Ｉ１の代わりに、ＮＰＮトランジス
タＱ５のコレクタを接続する。ＮＰＮトランジスタＱ
５，Ｑ６は、ベースにパルス発生器９０を接続し、エミ
ッタを電流源Ｉ１の一端に接続する。ＮＰＮトランジス
タＱ６のコレクタは、電圧Ｖｃｃに接続する。Then, instead of the current source I1, the collector of the NPN transistor Q5 is connected to the emitters of the NPN transistors Q1 and Q2. NPN transistor Q
5 and Q6 connect the pulse generator 90 to the base and connect the emitter to one end of the current source I1. The collector of NPN transistor Q6 is connected to voltage Vcc.

【００５６】このような装置の動作を以下に説明する。
図３は図１の装置の動作を示したタイミングチャートで
ある。図において、（ａ）はパルス発生器９０の出力、
（ｂ）はラッチ回路９ａ〜９ｅに入力される信号を保持
させるＡＤクロック、（ｃ）は減算器１１ａ〜１１ｃの
出力である。The operation of such a device will be described below.
FIG. 3 is a timing chart showing the operation of the device of FIG. In the figure, (a) is the output of the pulse generator 90,
(B) is an AD clock for holding the signals input to the latch circuits 9a to 9e, and (c) is the output of the subtractors 11a to 11c.

【００５７】ＡＤクロックの立ち上がりで、それぞれラ
ッチ回路９ａ〜９ｅは入力を保持し、ディジタル信号１
０１ａが出力される。このとき、パルス発生器９０の出
力がハイレベルとなり、切替回路６０，７０ａ〜７０ｃ
は、電源１１０に切り替える。つまり、ＮＰＮトランジ
スタＱ３がオフとなり、アンプ１１１に電力が供給され
なくなる。そして、ＮＰＮトランジスタＱ４がオンとな
り、アンプ１１３に電力が供給される。At the rising edge of the AD clock, the latch circuits 9a to 9e hold their inputs and the digital signal 1
01a is output. At this time, the output of the pulse generator 90 becomes high level, and the switching circuits 60, 70a to 70c.
Switches to the power supply 110. That is, the NPN transistor Q3 is turned off, and power is not supplied to the amplifier 111. Then, the NPN transistor Q4 is turned on, and power is supplied to the amplifier 113.

【００５８】同様に、パルス発生器９０の出力がハイレ
ベルとなり、スイッチ８０ａ〜８０ｃはＤ／Ａ変換器１
０ａ〜１０ｃの出力をオフにする。つまり、ＮＰＮトラ
ンジスタＱ５がオフとなり、ＮＰＮトランジスタＱ６が
オンとなり、電流源Ｉ１の電流をＤ／Ａ変換器１０ａ〜
１０ｃに流さない。Similarly, the output of the pulse generator 90 becomes high level, and the switches 80a-80c switch the D / A converter 1
The outputs of 0a to 10c are turned off. That is, the NPN transistor Q5 is turned off, the NPN transistor Q6 is turned on, and the current of the current source I1 is changed from the D / A converter 10a.
Do not flush to 10c.

【００５９】これにより、アナログ入力信号１００ａ，
減算器１１ａ〜１１ｃの出力は、電圧Ｖｂになる。As a result, the analog input signal 100a,
The outputs of the subtractors 11a to 11c become the voltage Vb.

【００６０】そして、パルス発生器９０の出力がロウレ
ベルとなり、切替回路６０，７０ａ〜７０ｃは、入力Ｖ
ｉｎに切り替える。つまり、ＮＰＮトランジスタＱ３が
オンとなり、アンプ１１１に電力が再び供給される。そ
して、ＮＰＮトランジスタＱ４がオフとなり、アンプ１
１３に電力が供給されなくなる。Then, the output of the pulse generator 90 becomes low level, and the switching circuits 60, 70a to 70c receive the input V.
Switch to in. That is, the NPN transistor Q3 is turned on, and power is supplied to the amplifier 111 again. Then, the NPN transistor Q4 is turned off, and the amplifier 1
No power is supplied to 13.

【００６１】同様に、パルス発生器９０の出力がハイレ
ベルにより、スイッチ８０ａ〜８０ｃはＤ／Ａ変換器１
０ａ〜１０ｃの出力がオンにされる。つまり、ＮＰＮト
ランジスタＱ５がオンとなり、ＮＰＮトランジスタＱ６
がオフとなり、電流源Ｉ１の電流をＤ／Ａ変換器１０ａ
〜１０ｃに流す。Similarly, when the output of the pulse generator 90 is at a high level, the switches 80a-80c switch the D / A converter 1
The outputs of 0a to 10c are turned on. That is, the NPN transistor Q5 is turned on, and the NPN transistor Q6
Is turned off, and the current of the current source I1 is changed to the D / A converter 10a.
To 10c.

【００６２】これにより、アナログ入力信号１００ａ，
減算器１１ａ〜１１ｃの出力は通常に戻る。As a result, the analog input signal 100a,
The outputs of the subtractors 11a to 11c return to normal.

【００６３】このように、切替回路６０，７０ａ〜７０
ｃにより、アナログ入力信号１００ａ，減算器１１ａ〜
１１ｃの出力を一定にしたので、減算器１１ａ〜１１ｃ
の初期動作を一定にでき、減算器１１ａ〜１１ｃの出力
が振動したり、線形範囲外にいくことを防止したため、
回復時間の高速化ができる。つまり、カスケードＡ／Ｄ
変換器の高速化が実現できる。また、動作の初期条件が
一定になるので、減算器１１ａ〜１１ｃの動作を線形範
囲内で考えればよいため、設計が容易になる。In this way, the switching circuits 60, 70a-70
The analog input signal 100a and the subtractor 11a ...
Since the output of 11c is made constant, the subtracters 11a to 11c
Since the initial operation of can be made constant and the outputs of the subtracters 11a to 11c are prevented from vibrating or going out of the linear range,
The recovery time can be shortened. That is, cascade A / D
The converter can be speeded up. Further, since the initial condition of the operation becomes constant, the operations of the subtractors 11a to 11c may be considered within the linear range, which facilitates the design.

【００６４】また、スイッチ８０ａ〜８０ｃにより、Ｄ
／Ａ変換器１０ａ〜１０ｃを切り離したので、減算器１
１ａ〜１１ｃの出力を安定化することができる。Further, by the switches 80a-80c, D
Since the A / A converters 10a to 10c are separated, the subtractor 1
The outputs of 1a to 11c can be stabilized.

【００６５】なお、遅延手段５２は、特開平９−２３８
０７７号公報に示されているように、同一ビットでのア
ナログ入力信号のレベルによるＡ／Ｄ変換時間の変動を
抑えている。従って、遅延手段５２を設けない構成で
も、本発明は成立する。The delay means 52 is disclosed in JP-A-9-238.
As disclosed in Japanese Patent No. 077, the fluctuation of the A / D conversion time due to the level of the analog input signal in the same bit is suppressed. Therefore, the present invention can be realized even if the delay means 52 is not provided.

【００６６】また、切替回路７０ａ〜７０ｃやスイッチ
８０ａ〜８０ｃをＮＰＮトランジスタで構成した例を示
したが、ダイオードやＦＥＴなどを用いた切替回路でも
よい。Further, although the example in which the switching circuits 70a to 70c and the switches 80a to 80c are composed of NPN transistors has been shown, the switching circuits using diodes or FETs may be used.

【００６７】そして、アンプ１１２を増幅度が異なるア
ンプを２つ設け、パルス発生器９０の出力が、ハイレベ
ルの区間、増幅度を小さくする構成にしてもよい。これ
により、減算器１１ａ〜１１ｃの出力が振動したり、線
形範囲外に行くことを防止でき、カスケードＡ／Ｄ変換
器の高速化が実現できる。The amplifier 112 may have two amplifiers having different amplification degrees, and the amplification degree may be reduced in the high level section of the output of the pulse generator 90. As a result, it is possible to prevent the outputs of the subtractors 11a to 11c from vibrating or going out of the linear range, and it is possible to realize high-speed operation of the cascade A / D converter.

【００６８】[0068]

【発明の効果】本発明によれば、以下のような効果があ
る。請求項１により、切替回路により、アナログ入力信
号，減算器の出力を一定にしたので、減算器の初期動作
を一定にでき、減算器の出力が振動したり、線形範囲外
にいくことを防止したため、回復時間の高速化ができ
る。つまり、カスケードＡ／Ｄ変換器の高速化が実現で
きる。また、動作の初期条件が一定になるので、減算器
の動作を線形範囲内で考えればよいため、設計が容易に
なる。The present invention has the following effects. According to claim 1, since the analog input signal and the output of the subtractor are made constant by the switching circuit, the initial operation of the subtractor can be made constant, and the output of the subtractor is prevented from vibrating or going out of the linear range. Therefore, the recovery time can be shortened. That is, the speedup of the cascade A / D converter can be realized. Further, since the initial condition of the operation becomes constant, the operation of the subtractor may be considered within the linear range, which facilitates the design.

【００６９】請求項２によれば、減算器の増幅度を小さ
くできるので、減算器の出力が振動したり、線形範囲外
に行くことを防止でき、カスケードＡ／Ｄ変換器の高速
化が実現できる。According to the second aspect, since the amplification degree of the subtractor can be reduced, it is possible to prevent the output of the subtractor from oscillating or going out of the linear range, and to speed up the cascade A / D converter. it can.

【００７０】請求項３によれば、スイッチにより、Ｄ／
Ａ変換器を切り離したので、減算器の出力を安定化する
ことができる。According to the third aspect, the D /
Since the A converter is separated, the output of the subtractor can be stabilized.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施例を示した構成図である。FIG. 1 is a configuration diagram showing an embodiment of the present invention.

【図２】図１の装置の具体的要部構成を示した図であ
る。FIG. 2 is a diagram showing a specific main configuration of the apparatus of FIG.

【図３】図１の装置の動作を示したタイミングチャート
である。3 is a timing chart showing the operation of the apparatus of FIG.

【図４】従来のカスケードＡ／Ｄ変換器を示した構成図
である。FIG. 4 is a configuration diagram showing a conventional cascade A / D converter.

【図５】図４の装置の具体的要部構成を示した図であ
る。5 is a diagram showing a specific main configuration of the apparatus shown in FIG.

【図６】図４の装置の動作を示した特性曲線図である。FIG. 6 is a characteristic curve diagram showing the operation of the device of FIG.

【図７】図４の装置の動作を示した特性曲線図である。FIG. 7 is a characteristic curve diagram showing the operation of the apparatus of FIG.

【図８】図５の装置の動作を示した図である。FIG. 8 is a diagram showing the operation of the apparatus of FIG.

【符号の説明】[Explanation of symbols]

８ａ〜８ｄ 比較器 ９ａ〜９ｅ ラッチ回路 １０ａ〜１０ｃ Ｄ／Ａ変換器 １１ａ〜１１ｃ 減算器 ５０ａ，５０ｂ，５０ｅ，５０ｆ ウィンドウ・コンパ
レータ ５１ エラー補正回路 ６０，７０ａ〜７０ｃ 切替回路 ８０ａ〜８０ｃ スイッチ １００ａ アナログ入力信号 １０１ａ ディジタル出力信号 １１０ 電源8a to 8d Comparator 9a to 9e Latch circuit 10a to 10c D / A converter 11a to 11c Subtractor 50a, 50b, 50e, 50f Window comparator 51 Error correction circuit 60, 70a to 70c Switching circuit 80a to 80c Switch 100a Analog Input signal 101a Digital output signal 110 Power supply

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平９−23077（ＪＰ，Ａ) 特開 平６−53832（ＪＰ，Ａ) 特開 平５−14199（ＪＰ，Ａ) 特開 平８−195678（ＪＰ，Ａ) 特開 平９−69779（ＪＰ，Ａ) 特開 平９−69778（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 1/00 - 1/88 ─────────────────────────────────────────────────── --Continued from the front page (56) References JP-A-9-23077 (JP, A) JP-A-6-53832 (JP, A) JP-A-5-14199 (JP, A) JP-A-8- 195678 (JP, A) JP-A-9-69779 (JP, A) JP-A-9-69778 (JP, A) (58) Fields investigated (Int.Cl. ⁷ , DB name) H03M 1/00-1 / 88

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 アナログ入力信号をディジタル信号に変
換する比較器と、 この比較器の出力を保持するラッチ回路と、 前記比較器の出力を再びアナログ信号に変換するＤ／Ａ
変換器と、 このＤ／Ａ変換器の出力を前記アナログ信号から減算
し、次段比較器に出力する減算器とを複数段カスケード
接続し、 前記比較器のコードの変化を検出するウィンドウ・コン
パレータと、 このウィンドウ・コンパレータの出力に基づきコードの
変化点で生じるノイズを除去するエラー補正回路とを設
けるカスケードＡ／Ｄ変換器において、 前記アナログ入力信号と所望電圧とを切り替える切替回
路と、 前記 減算器の出力と所望電圧とを切り替える切替回路と
を有することを特徴とするカスケードＡ／Ｄ変換器。1. A comparator for converting an analog input signal into a digital signal, a latch circuit for holding the output of the comparator, and a D / A for converting the output of the comparator into an analog signal again.
A window comparator for detecting a change in the code of the comparator by cascade-connecting a plurality of converters and a subtracter that subtracts the output of the D / A converter from the analog signal and outputs the subtracted output to the next-stage comparator When, in the cascade a / D converter to provide an error correction circuit for removing noise caused by the change point of the code based on the output of the window comparator, a switching circuit for switching the analog input signal and the desired voltage, said subtraction cascade a / D converter, characterized in that it comprises a vessel of the output and the switching circuit for switching between the desired voltage <br/>. 【請求項２】 減算器の増幅度を小さくできることを特
徴とする請求項１記載のカスケードＡ／Ｄ変換器。2. The cascade A / D converter according to claim 1 , wherein the amplification degree of the subtractor can be reduced. 【請求項３】 Ｄ／Ａ変換器の出力をオン／オフするス
イッチを設けたことを特徴とする請求項１または２記載
のカスケードＡ／Ｄ変換器。3. The cascade A / D converter according to claim 1, further comprising a switch for turning on / off the output of the D / A converter.