JP3435267B2 - マイクロプロセッサ及びそのロードアドレス予想方法 - Google Patents

マイクロプロセッサ及びそのロードアドレス予想方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、マイクロプロセッ
サ及びそのロードアドレス予測方法に関し、特に、デー
タハザードによるパイプラインストールを回避するマイ
クロプロセッサ及びそのロードアドレス予測方法に関す
る。
【０００２】
【従来の技術】近年の高速なマイクロプロセッサにおい
てパイプラインによる処理は基本的な技術となってい
る。このパイプライン処理は、１ステージで命令の一部
分を担当して実行する。パイプライン化されたマイクロ
プロセッサの性能を落す要因としてパイプラインハザー
ドがある。ハザードには以下の３種類がある。
【０００３】 １．構造ハザード ２．データハザード ３．制御ハザード 構造ハザードはリソースの競合（コンフリクト）によっ
て生じる。データハザードは、ある命令の実行が、その
先行命令の実行結果に依存している場合に生じる。制御
ハザードは、分岐命令などによって命令実行が不連続に
なる場合に生じる。
【０００４】これらのハザードはパイプラインを乱すこ
とになるので、パイプラインの性能を落すことになる。
データハザードにはロード命令に起因するものがある。
これを図１５のＲ３０００のパイプラインを用いて説明
する。図１７の命令シーケンスを考える。図１７の例で
は、ＬＷ命令はＭＡステージが終了するまでメモリから
データを読み出していない。一方で、ＡＤＤ命令は、Ｌ
Ｗ命令のＭＡステージと同じタイミングで、ＬＷ命令で
読み出されるデータを必要としている。従って、データ
ハザードが生じる。この問題を解決するためには、以下
の二つの方法がある。
【０００５】 １．パイプライン・インターロック ２．命令スケジューリング パイプラインインターロックとは、ハザードを検出し、
ハザードが解消されるまで、パイプラインを停止させる
ハードウェア機構である。図１７のＬＷ命令の場合に
は、そのデータが読み出されるまで、このデータを必要
とする以降の命令が停止されるわけである。パイプライ
ンストールの様子を図１８に示す。パイプラインのスト
ール中は、命令が実行されないので性能が低下する。
【０００６】命令スケジューリングは、ハードウェアで
パイプラインをインターロックするのではなく、ストー
ルを避けるようにコンパイラで命令の順序がえを行う方
法である。つまり、パイプラインハザードを起こさない
ように、命令の順序を変えるわけである。例えば、図１
０の命令シーケンスは図１９のように並べ変えればハザ
ードを生じない。命令の並べ変えだけではハザードを解
消できない時には、コンパイラはＮＯＰ命令を挿入す
る。ＮＯＰ命令は何も処理動作を行なわないので、性能
が低下する。
【０００７】
【発明が解決しようとする課題】近年、マイクロプロセ
ッサの高速化に伴い、１サイクルではメモリにアクセス
できず、複数のステージでメモリにアクセスするように
なった。例えば、Ｒ４０００は図２０に示すような３ス
テージでメモリにアクセスしている。
【０００８】メモリアクセスに複数のステージを要する
ようになると、ロード命令のデータハザード（以下、ロ
ードハザードと記す）によるパイプラインインターロッ
クの期間が長くなり、性能が低下する。例えば、金子他
「ＲＩＳＣパイプラインアーキテクチャの性能評価シミ
ュレーション」、信学技法ＣＰＳＹ９５−４，ｐｐ２５
−３２，１９９５によれば、Ｒ４０００の場合で実行時
間の１０％がロードハザードによるパイプラインストー
ルに費やされている。
【０００９】また、命令スケジューリングによる方法に
も限界がある。ある文献（例えば、P. Changほか、“IM
PACT：An Architectual Frmework for Multiple-Instru
ction-Issue processors”，Proc. of 18th Ann. Int'l
Symp. on Computer Architecture, pp.266-275, Jun
e, 1991）によれば、スーパースカラプロセッサの場
合、命令スケジューリングに利用できる命令の数が足り
ず、メモリアクセスに要するステージが１ステージから
２ステージに増えることで、性能が３０％低下するとい
う報告もある。
【００１０】以上のように、マイクロプロセッサの高速
化によるメモリアクセスサイクルの増加に伴い、データ
ハザードによるパイプラインストールがマイクロプロセ
ッサの性能低下を促していた。
【００１１】本発明は、この現状を鑑みてなされたもの
であり、その目的とするところは、データハザードによ
るパイプラインストールを回避するマイクロプロセッサ
及びそのロードアドレス予測方法を提供することにあ
る。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
め、マイクロプロセッサに係る第１の発明の特徴は、命
令を実行するパイプライン処理部と、前記命令の実行に
用いられる各種のデータを保持する記憶部と、を備えて
前記命令をパイプライン制御により処理を行うマイクロ
プロセッサにおいて、前記命令のうち、前記記憶部から
ロードを行うロード命令の情報の登録を行うロード命令
情報登録部と、このロード命令情報登録部にて登録され
たロード命令情報を保持するロード命令情報保持部と、
このロード命令情報保持部に保持されたロード命令情報
を用いて、前記パイプライン処理部が前記ロード命令の
実行によるロードアドレスへのアクセス以前に予測ロー
ドアドレスを計算するアドレス計算部と、このアドレス
計算部にて計算された予測ロードアドレスが正しいか否
かの判定を行う計算結果判定部と、この計算結果判定部
の判定の結果により、前記予測ロードアドレスが正しい
場合には前記予測ロードアドレスに該当する前記記憶部
に格納されたデータを前記パイプライン処理部に出力
し、それ以外の場合には前記ロード命令の実行により得
られたロードアドレスに該当する前記記憶部に格納され
たデータを前記パイプライン処理部に出力する出力部
と、を備え、前記出力部により出力されたデータを用い
て以降の命令を実行することである。
【００１３】上記の発明の構成では、予めロード命令情
報登録部にてロード命令に関する情報を登録しておき、
パイプライン処理部が前記ロード命令の実行により得ら
れたロードアドレスへのアクセス以前に、アドレス計算
部にて予測ロードアドレスを計算するようにしてある。
この計算結果が正しいか否かを計算結果判定部にて判定
し、正しいアドレスに格納されたデータをデータ出力部
にて出力するようにしてある。このようにすることによ
り、後続の命令の実行時にはロード命令によってロード
されるデータを得ることができるので、データハザード
によるパイプラインストールを回避することができるの
である。
【００１４】ここで、「ロードアドレスへのアクセス以
前」には、パイプライン処理部によるアクセスを行うサ
イクルより前の他、アクセスを行う当該サイクルも含ま
れる。
【００１５】また、前記ロード命令情報登録部は、ロー
ドアドレスのベースアドレスを記憶するレジスタ番号及
び前記ロード命令、若しくはそれより前に実行される命
令のアドレスを関連付けて登録し、前記ロード命令情報
保持部は、関連付けられた前記レジスタ番号及び前記命
令アドレスを保持して、入力された命令アドレスに該当
するレジスタ番号を出力し、前記アドレス計算部は、前
記ロード命令情報保持部より出力されたレジスタ番号及
びロード命令に示されたオフセット値を用いて、前記パ
イプライン処理部が前記ロード命令の実行によるロード
アドレスへのアクセス以前に予測ロードアドレスを計算
することが好ましい。
【００１６】この構成では、ロード命令に関する情報を
登録として、ロードアドレスのベースアドレスを記憶す
るレジスタ番号及びロード命令以前に実行される命令の
アドレスを用いてロード命令情報登録部にて登録を行
い、これらを関連付けてロード命令情報保持部に保持し
ておく。ロード命令情報保持部は、もしアクセスさせる
アドレスが保持されている場合、それに対応するレジス
タ番号を返す。ロード命令情報保持部から得られたレジ
スタ番号により、レジスタファイルにアクセスし、ロー
ドアドレスのベースアドレスが獲得される。ロード命令
のオペランドからは、ロードアドレスのオフセットが得
られる。上記のベースアドレスと、上記のオフセットに
より、アドレス計算部にて予測ロードアドレスが計算さ
れる。パイプライン処理部は、この予測アドレスを用い
て、記憶部にアクセスし、データ出力部は所定のデータ
を出力するようにしてある。一方で、上記予測アドレス
と実際のロードアドレスが、計算結果判定部により比較
される。上記の２つのアドレスが一致する場合には、い
かなる処理も必要ない。上記２つのアドレスが異なる場
合には、予測アドレスを用いて獲得されたデータは誤っ
たものであるので、パイプラインは実際のアドレスを用
いて改めて記憶部にアクセスし、必要なデータを獲得す
るようにしてある。
【００１７】以上のようにすることにより、後続の命令
の実行時にはロード命令によってロードされるデータを
得ることができるので、データハザードによるパイプラ
インストールを回避することができるのである。
【００１８】また、前記ロード命令情報保持部は、命令
フェッチ時に入力された命令アドレスに該当するレジス
タ番号を出力することが好ましい。
【００１９】このように命令フェッチ時に出力するよう
にすると、ロード命令情報保持部による関連付けがロー
ド命令の命令アドレスとレジスタ番号とを関連付けるこ
ととなるため、プログラムが複雑な構造をしている場合
等の場合には好ましい。
【００２０】従って、前記ロード命令情報登録部は、ロ
ードアドレスのベースアドレスを記憶するレジスタ番号
及び前記ロード命令のアドレスを関連付けて登録するこ
とがさらに好ましい。
【００２１】また、前記ロード命令情報登録部は、ロー
ドアドレスのベースアドレスを記憶するレジスタ番号、
ロード命令に示されたオフセット値、及び、ロード命令
の命令アドレスを関連付けて登録し、前記ロード命令情
報保持部は、関連付けられた前記レジスタ番号、前記オ
フセット値、及び前記命令アドレスを保持し、ロードア
ドレス予測用プログラムカウンタに示された命令アドレ
スに該当する前記レジスタ番号及び前記オフセット値を
出力し、前記アドレス計算部は、前記ロード命令情報保
持部より出力されたレジスタ番号に該当するレジスタフ
ァイルに格納されたベースアドレス及びオフセット値を
用いて、前記パイプライン処理部が前記ロード命令の実
行によるロードアドレスへのアクセス以前に予測ロード
アドレスを計算することが好ましい。
【００２２】この構成では、ロード命令情報登録部は、
ロードアドレスのベースアドレスを記憶するレジスタ番
号、ロード命令に示されたオフセット値、及び、ロード
命令の命令アドレスを関連付けて登録するようにしてあ
る。これにより、ロード命令に示されたオフセット値を
参照する必要がないので、予測ロードアドレスをより早
く得ることができる。なお、この予測ロードアドレスの
計算のタイミングの制御のために、命令アドレスを出力
するプログラムカウンタの他に、例えばカウンタのよう
なものを設けるようにしてもよい。
【００２３】また、前記ロード命令情報登録部は、ロー
ドアドレスのベースアドレス及び前記ロード命令以前に
実行される命令とを関連付けて登録し、前記ロード命令
情報保持部は、関連付けられた前記ベースアドレス及び
前記命令アドレスを保持して、入力された命令アドレス
に該当するベースアドレスを出力し、前記アドレス計算
部は、前記ロード命令情報保持部より出力されたベース
アドレス及びロード命令に示されたオフセット値を用い
て、前記パイプライン処理部が前記ロード命令の実行に
よるロードアドレスへのアクセス以前に予測ロードアド
レスを計算することが好ましい。
【００２４】この構成では、ロード命令に関する情報を
登録として、ロードアドレスのベースアドレス及び前記
ロード命令以前に実行される命令を用いてロード命令情
報登録部にて登録を行い、これらを関連付けてロード命
令情報保持部に保持しておくようにしてある。このよう
に、ロードアドレスのベースアドレスを用いることで、
レジスタファイルへのアクセスが不要になるので、処理
の効率化を図ることができるのである。
【００２５】また、前記ロード命令情報保持部は、命令
フェッチ時に入力された命令アドレスに該当するベース
アドレスを出力することが好ましい。
【００２６】上述のようにレジスタファイルへのアクセ
スが不要になるため命令フェッチ時に出力するようにで
きるので、ロード命令情報保持部によりロード命令の命
令アドレスとレジスタ番号とを関連付けることとなるた
め、プログラムが複雑な構造をしている場合等の場合に
は好ましい。
【００２７】また、上記目的を達成するため、マイクロ
プロセッサに係る第２の発明の特徴は、命令を実行する
パイプライン処理部と、前記命令の実行に用いられる各
種のデータを保持する記憶部と、を備えて前記命令をパ
イプライン制御により処理を行うマイクロプロセッサに
おいて、前記命令のうち、前記記憶部からロードを行う
ロード命令のロードアドレスの登録を行うロード命令情
報登録部と、このロード命令情報登録部にて登録された
ロードアドレスを保持して、入力された命令アドレスに
該当するロードアドレスを出力するロードアドレスバッ
ファと、このロードアドレスバッファにて出力されたロ
ードアドレスが正しいか否かの判定を行う判定部と、こ
の判定部の判定の結果により、前記予測ロードアドレス
が正しい場合には前記予測ロードアドレスに該当する前
記記憶部に格納されたデータを前記パイプライン処理部
に出力し、それ以外の場合には前記ロード命令の実行に
より得られたロードアドレスに該当する前記記憶部に格
納されたデータを前記パイプライン処理部に出力する出
力部と、を備え、前記出力部により出力されたデータを
用いて以降の命令を実行することである。
【００２８】上記発明の構成では、ロード命令情報登録
部にてロード命令のロードアドレスの登録を行うように
しており、このロード命令情報登録部にて登録されたロ
ードアドレスを保持して、入力された命令アドレスに該
当するロードアドレスを出力するロードアドレスバッフ
ァを備えるようにしてある。このようにすることで、予
測ロードアドレスを計算する必要がなくなる。従って前
記第１の発明の如くアドレス計算部を必要としないた
め、第１の発明と比較して、ハードウエア量を減少させ
ることができるのである。
【００２９】また、前記ロード命令情報保持部は、命令
フェッチ時に入力された命令アドレスに該当するロード
アドレスを出力することが好ましい。
【００３０】上述のように、予測ロードアドレスを計算
する必要がなくなるため命令フェッチ時に出力するよう
にできるので、ロードアドレスバッファによりロード命
令の命令アドレスとロードアドレスとを関連付けること
となるため、プログラムが複雑な構造をしている場合等
の場合には好ましい。
【００３１】また、前記ロード命令情報登録部は、ロー
ド命令のロードアドレス及び命令アドレスを関連付けて
登録し、前記ロード命令情報保持部は、関連付けられた
前記ロードアドレスを保持し、ロードアドレス予測用プ
ログラムカウンタに示された命令アドレスに該当するロ
ードアドレスを出力することがさらに好ましい。
【００３２】ここで、前記ロード命令情報登録部への登
録については特に言及していないが、一般的なプログラ
ムにおいては反復して行う処理（例えばループ型処理、
WHILE-DO型処理、REPEAT-UNTIL型処理等）がよく用いら
れる。従って、反復して実行するロード命令の情報を第
１回目の実行の際に登録を行うようにすれば、効率的に
登録を行うことができるのである。
【００３３】また、上記目的を達成するため、マイクロ
プロセッサに係る第３の発明の特徴は、命令を実行する
パイプライン処理部と、前記命令の実行に用いられる各
種のデータを保持する記憶部と、を備えて前記命令をパ
イプライン制御により処理を行うマイクロプロセッサに
おいて、所定のベースアドレス及びロード命令に示され
たオフセット値を用いて、前記パイプライン処理部が前
記ロード命令の実行によるロードアドレスへのアクセス
以前に予測ロードアドレスを計算するアドレス計算部
と、このアドレス計算部にて計算された予測ロードアド
レスが正しいか否かの判定を行う計算結果判定部と、こ
の計算結果判定部の判定の結果により、前記予測ロード
アドレスが正しい場合には前記予測ロードアドレスに該
当する前記記憶部に格納されたデータを前記パイプライ
ン処理部に出力し、それ以外の場合には前記ロード命令
の実行により得られたロードアドレスに該当する前記記
憶部に格納されたデータを前記パイプライン処理部に出
力する出力部と、を備え、前記出力部により出力された
データを用いて以降の命令を実行することである。
【００３４】上記発明の構成では、アドレス計算部は所
定のベースアドレス値を入力するようにしてある。従っ
て、ロード命令情報を保持するバッファを必要としない
ため、ハードウエア量を低減することができる。
【００３５】また、上記目的を達成するため、マイクロ
プロセッサに係る第４の発明の特徴は、命令を実行する
パイプライン処理部と、前記命令の実行に用いられる各
種のデータを保持する記憶部と、を備えて前記命令をパ
イプライン制御により処理を行うマイクロプロセッサに
おいて、所定の予測ロードアドレスを入力し、この予測
ロードアドレスが正しいか否かの判定を行う計算結果判
定部と、この計算結果判定部の判定の結果により、前記
予測ロードアドレスが正しい場合には前記予測ロードア
ドレスに該当する前記記憶部に格納されたデータを前記
パイプライン処理部に出力し、それ以外の場合には前記
ロード命令の実行により得られたロードアドレスに該当
する前記記憶部に格納されたデータを前記パイプライン
処理部に出力する出力部と、を備え、前記出力部により
出力されたデータを用いて以降の命令を実行することで
ある。
【００３６】上記発明の構成では、計算結果判定部は所
定のロードアドレスを入力するようにしてある。従っ
て、上記第３の発明のようにアドレス計算部が必要でな
いため、さらにハードウエア量を低減することができる
のである。
【００３７】次に、上記目的を達成するため、マイクロ
プロセッサのロードアドレス予測方法に係る第１の発明
の特徴は、命令をパイプライン制御により処理を行うマ
イクロプロセッサのロードアドレス予測方法であって、
前記命令のうち、ロード命令の情報の登録を行うロード
命令情報登録ステップと、前記ロード命令情報を用い
て、ロード命令の実行により得られたロードアドレスへ
のアクセス以前に予測ロードアドレスを計算するアドレ
ス計算ステップと、前記予測ロードアドレスが正しいか
否かの判定を行う計算結果判定ステップと、前記判定の
結果により、前記予測ロードアドレスが正しい場合には
前記予測ロードアドレスに該当するデータを出力し、そ
れ以外の場合には前記ロード命令の実行により得られた
ロードアドレスに該当するデータを出力する出力ステッ
プと、を行い、前記出力ステップにより出力されたデー
タを用いて以降の命令を実行することである。
【００３８】上記の発明の構成では、予めロード命令情
報登録ステップにてロード命令に関する情報を登録して
おき、ロード命令の実行により得られたロードアドレス
へのアクセス以前に、アドレス計算ステップにて予測ロ
ードアドレスを計算するようにしてある。このようにす
ることにより、後続の命令の実行時にはロード命令によ
ってロードされるデータを得ることができるので、デー
タハザードによるパイプラインストールを回避すること
ができるのである。
【００３９】ここで、前記ロード命令の情報は、少なく
ともロードアドレスのベースアドレスを記憶するレジス
タ番号を含むことが好ましく、前記アドレス計算ステッ
プは、命令フェッチ時に入力された命令アドレスに該当
するレジスタ番号を用いて前記予測ロードアドレスを計
算することがさらに好ましい。
【００４０】また、前記ロード命令の情報は、少なくと
もロードアドレスのベースアドレス、または、ロードア
ドレスを含むことが好ましい。
【００４１】また、上記目的を達成するため、マイクロ
プロセッサのロードアドレス予想方法命令に係る第２の
発明の特徴は、命令をパイプライン制御により処理を行
うマイクロプロセッサのロードアドレス予測方法におい
て、所定のベースアドレス及びロード命令に示されたオ
フセット値を用いて、ロード命令の実行により得られた
ロードアドレスへのアクセス以前に予測ロードアドレス
を計算するロードアドレス計算ステップと、前記予測ロ
ードアドレスが正しいか否かの判定を行う計算結果判定
ステップと、前記判定の結果により、前記予測ロードア
ドレスが正しい場合には前記予測ロードアドレスに該当
するデータを出力し、それ以外の場合には前記ロード命
令の実行により得られたロードアドレスに該当するデー
タを出力する出力ステップと、を行い、前記出力ステッ
プにより出力されたデータを用いて以降の命令を実行す
ることである。
【００４２】
【発明の実施の形態】次に、本発明に係るマイクロプロ
セッサ及びそのアドレス予測方法の実施の形態につい
て、図面を参照しながら説明する。
【００４３】第１の実施の形態 図１は本発明に係るマイクロプロセッサのブロック図を
示したものである。このマイクロプロセッサは、命令を
実行するパイプライン処理部（図示せず）と、前記命令
の実行に用いられる各種のデータを保持する記憶部（図
示せず）とを備えて命令をパイプライン制御により処理
を行うマイクロプロセッサであり、命令のうち、記憶部
からロードを行うロード命令の情報の登録を行うロード
命令情報登録部１と、このロード命令情報登録部１にて
登録されたロード命令情報を保持するロード命令情報保
持部３と、このロード命令情報保持部３に保持されたロ
ード命令情報を用いて、パイプライン処理部がロード命
令の実行により得られたロードアドレスへのアクセス以
前に予測ロードアドレスを計算するアドレス計算部５
と、アドレス計算部５にて計算された予測ロードアドレ
スが正しいか否かの判定を行う計算結果判定部７と、こ
の計算結果判定部７の判定の結果により、予測ロードア
ドレスが正しい場合には予測ロードアドレスに該当する
記憶部に格納されたデータをパイプライン処理部に出力
し、それ以外の場合にはロード命令の実行により得られ
たロードアドレスに該当する記憶部に格納されたデータ
をパイプライン処理部に出力する出力部９とを備え、出
力部９により出力されたデータを用いて以降の命令を実
行するようにしてある。
【００４４】図２に以降の実施形態の説明のために用い
るプログラムを示した。図面向かって左には命令アドレ
スを、また右にはその命令を示してある。例えば、命令
アドレス０ｘ１２３４には命令“ADD R3,R1,R2”が格納
されている。なお、右端の“；”以降は該当する命令の
動作を説明するコメントを示してある。
【００４５】図３は、図１５を示すＲ３０００と同じ５
ステージのパイプラインを採用した場合における本発明
に係るマイクロプロセッサを示す。本実施形態に係るマ
イクロプロセッサは、パイプライン処理部１０，記憶部
３１，ベース・レジスタ・バッファ２３，レジスタファ
イル２５，加算器２７，プログラムカウンタ（ＰＣ）３
２及び比較器２９から構成される。
【００４６】パイプライン処理部１０は命令を実行す
る。ＩＦステージ１１で命令を読み出す。ＩＤステージ
１２で命令をデコードし、レジスタファイルにアクセス
して演算に必要な値を読み出す。ＥＸステージ１３で演
算を実行する。実際のアドレスはＥＸステージ１３で求
められる。ＭＡステージ１４ではメモリにアクセスして
データを読みだし／書き込みを行う。ＷＢステージ１５
では、演算結果、あるいはメモリから読み出されたデー
タをレジスタファイルに書き戻す。
【００４７】ベース・レジスタ登録部２１はループ処理
等にて実行されるロード命令について、その第１回目の
実行の際（図面左上部に示す）に、ロード命令が使用す
るレジスタの番号と、そのロード命令の命令アドレスの
１つ前の命令アドレスとをベース・レジスタ・バッファ
２３に逐次登録する。
【００４８】ベース・レジスタ・バッファ２３はＰＣ３
２より命令アドレスを受けとり、もし命令アドレスがバ
ッファに記憶されていれば、それに対応するレジスタ番
号を出力する。ここで、このベース・レジスタ・バッフ
ァ２３は、例えば図４に示したように、命令アドレス
“１２３４”が入力された場合にはレジスタ番号“９”
を出力するようにする。すなわち、ＬＯＡＤ命令の１つ
前のＡＤＤ命令の命令アドレスが入力された場合にレジ
スタ番号を出力するようにしてある。
【００４９】レジスタファイル２５は、演算に必要な値
を記憶するためのものであって、ベース・レジスタ・バ
ッファ２３が出力したレジスタ番号を受取り、そのレジ
スタに格納されたベースアドレスを出力する。
【００５０】加算器２７は、レジスタファイル２５から
読み出されたベースアドレスと、命令のオペランドに書
かれているオフセットから、予測ロードアドレスを計算
して出力する。
【００５１】比較器２９は、加算器２７で求められた予
測ロードアドレスと、パイプライン処理部１０のＥＸス
テージ１３で計算された実際のロードアドレスを比較す
る。比較結果が異なる場合には、パイプライン処理部１
０から記憶部３１に実際のロードアドレスが送られる。
異なる場合には、パイプライン処理部１０から記憶部３
１に実際のロードアドレスが送られる。
【００５２】記憶部３１はデータを記憶する。ロードア
ドレスが与えられると、そのアドレスに格納されたデー
タを出力する。
【００５３】次に本実施形態のマイクロプロセッサの動
作については以下の手順で行なわれる。
【００５４】（１）先行するＡＤＤの命令のＩＦステー
ジ１１−１でベース・レジスタ・バッファ２３にアクセ
スし、ベースレジスタ番号を獲得する。ベース・レジス
タ・バッファ２３に登録されていない場合は、あらかじ
め設定された一定値を返す。例えばスタックポインタレ
ジスタを返す。
【００５５】（２）ＡＤＤ命令のＩＤステージ１２−１
でレジスタファイル２５にアクセスし、ベースアドレス
を獲得する。後続のＬＯＡＤ命令はＩＦステージ１１−
２で命令フェッチを行っている。
【００５６】（３）次に実行する命令がＬＯＡＤ命令の
場合、ＩＤステージ１２−２で、（２）で獲得されたベ
ースアドレスと、ＬＯＡＤ命令のオペランドに書かれて
いるオフセットとから、加算器２７で予測ロードアドレ
スを計算する。
【００５７】（４）ＬＯＡＤ命令のＥＸステージ１３−
２で、記憶部３１にアクセスしてデータを得る。同時
に、パイプライン処理部１０は実際のアドレスを計算す
る。比較器２９は、予測アドレスと実際のアドレスを比
較して、アドレス予測の正否を判定する。ＡＤＤ命令の
アドレスがベース・レジスタ・バッファ２３に登録され
ていない場合は、ベースレジスタ番号を登録する。登録
には、ハードウェアの制限により、上限がある。上限を
越えて登録する場合には、例えばＬＲＵ（LeastRecentl
y Used ）法により、登録データの置換えを行う。
【００５８】（５）アドレスの予測が失敗した場合は、
ＬＯＡＤ命令のＭＡステージ１４−２で改めて記憶部３
１にアクセスしてデータを獲得する。
【００５９】（６）ＬＯＡＤ命令の次の命令であるＡＤ
Ｄ命令において、そのデータを用いて演算を行う。
【００６０】以上の手順により、ロードアドレスがＩＤ
ステージ１２で獲得され、ＥＸステージ１３で記憶部３
１にアクセスできるので、早期にデータの獲得が可能に
なる。ひいてはデータハザードを低減しマイクロプロセ
ッサの性能を向上できる。なお、本発明が５ステージの
パイプラインに限定されず、他のステージ数を有するパ
イプラインに使用することができる。
【００６１】本実施形態の構成を用いてシミュレーショ
ンを行った。パイプラインには図１６に示す７ステージ
のものを採用した。ＩＦステージで命令をフェッチす
る。ＩＤステージで命令をデコードし、レジスタファイ
ルにアクセスして演算に必要な値を獲得する。ＥＸステ
ージで演算を実行する。実際のアドレスはＥＸステージ
でもとめられる。ＤＦステージ、ＤＳステージ、ＴＣス
テージでメモリシスにアクセスし、データの読みだし／
書き込みを行う。ＷＢステージでは、演算結果あるい
は、メモリシステムから読み出されたデータをレジスタ
ファイルに書き戻す。ここで、評価プログラムにはDhry
stone ベンチマークver.2.1 を用いた。シミュレーショ
ンの結果、ベース・レジスタ・バッファ２３の登録数が
３２のとき、ロードアドレスの予測成功率は７３．１％
であった。これにより、マイクロプロセッサの性能が
７．７％向上した。ベース・レジスタ・バッファ２３の
登録数を増やせば、予測の成功率が向上することは明ら
かであるが、一方でハードウェア規模が増えるのでトレ
ードオフである。
【００６２】なお、ベース・レジスタ・バッファ２３は
命令フェッチ時に入力された命令アドレスに該当するレ
ジスタ番号を出力するようにしてもよい。
【００６３】第２の実施の形態 次に、本発明に係る第２の実施の形態について説明す
る。図５は本実施形態のマイクロプロセッサを示したブ
ロック図である。この実施形態では第１の実施形態と比
較してベース・レジスタ登録部２１の代わりにベースレ
ジスタとオフセットとを登録する登録部３３を、ベース
・レジスタ・バッファ２３の代わりにベースレジスタと
オフセットとを保持するバッファ３７を備えるように
し、また、新たにアドレス予測用プログラムカウンタ
（ＴＰＣ）３５を備え、命令フェッチ時に入力された命
令アドレスに該当するレジスタ番号を出力するようにし
てある。
【００６４】ベースレジスタとオフセットとを登録する
登録部３３はループ処理等にて実行されるロード命令に
ついて、その第１回目の実行の際（図面左上部に示す）
に、ロード命令が使用するレジスタの番号と、そのロー
ド命令の命令アドレスとをベースレジスタとオフセット
とを保持するバッファ３７に逐次登録するようにする。
【００６５】ベースレジスタとオフセットとを保持する
バッファ３７は、ＴＰＣ３５より命令アドレスを受けと
り、もし命令アドレスがバッファに記憶されていれば、
それに対応するレジスタ番号を出力する。ここで、ベー
スレジスタとオフセットとを保持するバッファ３７は、
例えば図６に示したように、命令アドレス“１２３５”
が入力された場合にはレジスタ番号“９”、及びオフセ
ット“０”を出力するようにする。すなわち、ＬＯＡＤ
命令の命令アドレスが入力された場合にレジスタ番号及
びオフセットを出力するようにしてある。ＴＰＣ３５
は、ＰＣ３２とは異なる命令アドレスを出力するための
ものである。
【００６６】次に本実施形態のマイクロプロセッサの動
作については以下の手順で行なわれる。
【００６７】（１）ＴＰＣ３５をプログラムカウンタよ
り所定量だけ多い命令アドレスを出力するようにしてお
く。
【００６８】（２）ベースレジスタとオフセットとを保
持するバッファ３７はＴＰＣ３５の出力する命令アドレ
スに該当するベースレジスタとオフセットを各々レジス
タファイル２５及び加算器２７に出力する。
【００６９】（３）レジスタファイル２５は、入力され
たベースレジスタに格納されたベースアドレスを加算器
２７に出力する。
【００７０】（４）加算器２７は入力されたベースアド
レスとオフセットとから、加算器２７で予測ロードアド
レスを計算する。
【００７１】（５）以下、第１の実施の形態と同様に、
比較器２９にて比較、記憶部３１へのアクセス等を行
う。
【００７２】このように、ＴＰＣ３５を設けることで、
ベースレジスタとオフセットとを保持するバッファ３７
に、ロード命令の命令アドレスとベースアドレス及びオ
フセットとを関連付けて登録することができる。従っ
て、プログラムが複雑な構造をしている場合等の場合に
は本実施形態が好ましい。また、メンテナンスが行いや
すいという特徴もある。
【００７３】また、ベースレジスタとオフセットバッフ
ァとを登録することで、ロード命令のＩＤステージまで
予測ロードアドレスの計算を待つ必要がない。従って、
より早いタイミングで予測ロードアドレスの計算を行う
ことができる。
【００７４】第３の実施の形態 次に、本実施形態に係るマイクロプロセッサのブロック
図を図７に示す。上記第１の実施におけるベース・レジ
スタ・バッファ２３の代わりにベース・アドレス・バッ
ファ４１を備えるようにしてある。ここで、ベースアド
レス登録部３９は、ロードアドレスのベースアドレス及
びロード命令以前に実行される命令とを関連付けて登録
し、ベース・アドレス・バッファ４１は、関連付けられ
たベースアドレス及び命令アドレスを保持して、入力さ
れた命令アドレスに該当するベースアドレスを出力し、
加算器２７は、ベース・アドレス・バッファ４１より出
力されたベースアドレス及びロード命令に示されたオフ
セット値を用いて、パイプライン処理部１０がロード命
令の実行によるロードアドレスへのアクセス以前に予測
ロードアドレスを計算するようにしてある。ロードアド
レスの予測は以下の手順で行われる。
【００７５】（１）先行するＡＤＤの命令のＩＦステー
ジ１１−１でベース・アドレス・バッファ４１にアクセ
スし、ベースアドレスを獲得する。ベースアドレスバッ
ファ４１に登録されていない場合は、あらかじめ設定さ
れた一定値を返す。なお、ベース・アドレス・バッファ
４１は図８の如く登録されている。
【００７６】（２）次に実行する命令がロード命令の場
合、ＩＤステージ１２−２で、（１）で獲得されたベー
スアドレスと、ＬＯＡＤ命令のオペランドに書かれてい
るオフセットとから、加算器２７で予測ロードアドレス
を計算する。
【００７７】（３）ＬＯＡＤ命令のＥＸステージ１３−
２で、記憶部３１にアクセスしてデータを得る。同時
に、パイプライン処理部１０は実際のアドレスを計算す
る。比較器２９は、予測アドレスと実際のアドレスを比
較して、アドレス予測の正否を判定する。ＡＤＤ命令の
アドレスがベース・アドレス・バッファ４１に登録され
ていない場合は、ベースアドレスを登録する。登録に
は、ハードウェアの制限により、上限がある。上限を越
えて登録する場合には、例えばＬＲＵ（Least Recently
Used ）法により、登録データの置換えを行う。
【００７８】（４）アドレスの予測が失敗した場合は、
ＬＯＡＤ命令のＭＡステージ１４−２で改めて記憶部３
１にアクセスしてデータを獲得する。
【００７９】以上の手順により、ロードアドレスがＩＤ
ステージ１２で獲得され、ＥＸステージ１３で記憶部３
１にアクセスできるので、早期にデータの獲得が可能に
なる。ひいてはデータハザードを低減しマイクロプロセ
ッサの性能を向上できる。
【００８０】第３の実施形態においては、レジスタファ
イルにアクセスする必要がないので、レジスタファイル
のポート数を削減でき、レジスタファイルのハードウェ
ア規模を削減できる。
【００８１】第４の実施の形態 次に本実施形態では、上記第３の実施形態において、先
行する命令のＩＦステージではなく、該ロード命令のＩ
Ｆステージで、ベース・アドレス・バッファ４１にアク
セスするようにしてある。本実施形態について図９に示
す。ロードアドレスの予測は以下の手順で行なわれる。
【００８２】（１）ＩＦステージ１１−２でベース・ア
ドレス・バッファ４１にアクセスし、ベースアドレスを
獲得する。ベース・アドレス・バッファ４１に登録され
ていない場合は、あらかじめ設定された一定値を返す。
【００８３】（２）ＩＤステージ１２−２で、（１）で
獲得されたベースアドレスと、ＬＯＡＤ命令のオペラン
ドに書かれているオフセットとから、加算器２７で予測
ロードアドレスを計算する。
【００８４】（３）ＥＸステージ１３−２で、記憶部３
１にアクセスしてデータを得る。同時に、パイプライン
処理部１０は実際のアドレスを計算する。比較器２９
は、予測アドレスと実際のアドレスを比較して、アドレ
ス予測の正否を判定する。命令のアドレスがベース・ア
ドレス・バッファ４１に登録されていない場合は、ベー
スアドレスを登録する。登録には、ハードウェアの制限
により、上限がある。上限を越えて登録する場合には、
たとえばＬＲＵ（Least Recentry Used）法により、登
録データの置換えを行う。
【００８５】（４）アドレスの予測が失敗した場合は、
ＭＡステージ１４−２で改めて記憶部３１にアクセスし
てデータを獲得する。
【００８６】以上の手順により、ロードアドレスがＩＤ
ステージ１２で獲得され、ＥＸステージ１３で記憶部３
１にアクセスできるので、早期にデータの獲得が可能に
なる。ひいてはデータハザードを低減しマイクロプロセ
ッサの性能を向上できる。また、第４の実施形態におい
ては、一命令中に処理を限定できるので、第３の実施形
態に比べて制御が容易になる。
【００８７】第５の実施の形態 本実施形態においては、上記第１の実施形態において、
ベース・レジスタ登録部２１の代わりに、ロード命令の
ロードアドレスを登録するロードアドレス登録部４３
を、また、レジスタ番号を記憶するベース・レジスタ・
バッファ２３の代わりに、予測アドレスを記憶するロー
ド・アドレス・バッファ４５を備えるようにして、アド
レス加算器を必要としないようにしてある。本実施形態
について図１０に示す。ロードアドレスの予測は以下の
手順で行われる。
【００８８】（１）先行するＡＤＤの命令のＩＦステー
ジ１１−１でロード・アドレス・バッファ４５にアクセ
スし、予測ロードアドレスを獲得する。ロード・アドレ
ス・バッファ４５に登録されていない場合は、あらかじ
め設定された一定値を返す。なお、ロード・アドレス・
バッファ４５は図１１の如く登録されている。
【００８９】（２）次に実行する命令がロード命令の場
合、ＩＦステージ１１−２からＥＸステージ１３−２の
間に、記憶部３１にアクセスしてデータを得る。同時
に、パイプライン処理部１０はＥＸステージ１３−２で
実際のアドレスを計算する。比較器２９は、予測アドレ
スと実際のアドレスを比較して、アドレス予測の正否を
判定する。ＡＤＤ命令のアドレスがロード・アドレス・
バッファ４５に登録されていない場合は、計算して求め
た実際のアドレスを登録する。登録には、ハードウェア
の制限により、上限がある。上限を越えて登録する場合
には、例えばＬＲＵ（Least Recently Used ）法によ
り、登録データの置換えを行う。
【００９０】（３）アドレスの予測が失敗した場合は、
ＬＯＡＤ命令のＭＡステージ１４−２で改めて記憶部３
１にアクセスしてデータを獲得する。
【００９１】以上の手順により、ロードアドレスがＩＦ
ステージ１１−２以前に獲得され、ＥＸステージ１３以
前に記憶部にアクセスできるので、早期にデータの獲得
が可能になる。ひいてはデータハザードを低減しマイク
ロプロセッサの性能を向上できる。
【００９２】第５の実施形態においては、レジスタファ
イルにアクセスする必要がないので、レジスタファイル
のポート数を削減でき、レジスタファイルのハードウェ
ア規模を削減できる。さらに、アドレス加算器が必要な
いので、マイクロプロセッサのハードウェア規模が削減
できる。
【００９３】第６の実施の形態 次の本実施形態では、上記第５の実施形態において、先
行する命令のＩＦステージではなく、該ロード命令のＩ
Ｆステージで、ロード・アドレス・バッファ４５にアク
セスするようにしてある。第５の実施形態について図１
２に示す。ロードアドレスの予測は以下の手順で行なわ
れる。
【００９４】（１）ＩＦステージ１１−２でロード・ア
ドレス・バッファ４５にアクセスし、予測ロードアドレ
スを獲得する。ロード・アドレス・バッファ４５に登録
されていない場合は、あらかじめ設定された一定値を返
す。
【００９５】（２）ＩＤステージ１２−２からＥＸステ
ージ１３−２の間で、記憶部３１にアクセスしてデータ
を得る。同時に、パイプライン処理部１０は実際のアド
レスを計算する。比較器２９は、予測アドレスと実際の
アドレスを比較して、アドレス予測の正否を判定する。
命令のアドレスがロード・アドレス・バッファ４５に登
録されていない場合は、計算してもとめた実際のアドレ
スを登録する。登録には、ハードウェアの制限により、
上限がある。上限を越えて登録する場合には、たとえば
ＬＲＵ（Least Recently Used ）法により、登録データ
の置換えを行う。
【００９６】（３）アドレスの予測が失敗した場合は、
ＭＡステージ１４−２で改めて記憶部３１にアクセスし
てデータを獲得する。
【００９７】以上の手順により、ロードアドレスがＩＦ
ステージ１１−２で獲得され、ＥＸステージ１３−２以
前に記憶部３１にアクセスできるので、早期にデータの
獲得が可能になる。ひいてはデータハザードを低減しマ
イクロプロセッサの性能を向上できる。また、第６の実
施形態においては、一命令中に処理を限定できるので、
第４の実施形態に比べて制御が容易になる。
【００９８】第７の実施形態 次に、本発明に係る第７の実施の形態について説明す
る。図１３は本実施形態のマイクロプロセッサを示した
ブロック図である。この実施形態では第６の実施形態と
比較して、新たにアドレス予測用プログラムカウンタ
（ＴＰＣ）３５を設けるようにしてある。このＴＰＣ３
５は、上述の第２の実施の形態と同様にＰＣ３２とは独
立して命令アドレスを出力するためのものである。この
ように、ＴＰＣ３５を設けることで、ロード・アドレス
・バッファ４５に、ロード命令の命令アドレスとロード
アドレスとを関連付けて登録することができる。従っ
て、プログラムが複雑な構造をしている場合等の場合に
は本実施形態が好ましい。また、メンテナンスが行いや
すいという特徴もある。
【００９９】第８の実施形態 次に本実施形態では、上記第１の実施形態におけるベー
ス・レジスタ・バッファ２３の代わりに、常に一定のベ
ースアドレスを出力するようにする。本実施形態につい
て図１４に示す。ここで、例えばスタックポインタのよ
うにロード命令のベースアドレスを格納する場所は比較
的統一されている場合が多いことに着目して、ロード命
令の命令アドレスを入力した場合には常に一定のベース
アドレスを出力するようにしてもかなり良い確率で予測
できる。ロードアドレスの予測は以下の手順で行われ
る。
【０１００】（１）ＩＦステージ１１−２でレジスタフ
ァイルにアクセスし、ベースアドレスを獲得する。
【０１０１】（２）ＩＤステージ１２−２にて、（１）
で獲得されたベースアドレスと、ＬＯＡＤ命令のオペラ
ンドに書かれているオフセットとから加算器２７で予測
ロードアドレスを計算する。
【０１０２】（３）ＥＸステージ１３−２の間で、記憶
部３１にアクセスしてデータを得る。同時に、パイプラ
イン処理部１０は実際のアドレスを計算する。比較器２
９は、予測アドレスと実際のアドレスを比較して、アド
レス予測の正否を判定する。
【０１０３】（４）アドレスの予測が失敗した場合は、
ＭＡステージ１４−２で改めて記憶部３１にアクセスし
てデータを獲得する。
【０１０４】以上の手順により、ロードアドレスがＩＦ
ステージ１１−２で獲得され、ＥＸステージ１３−２で
前に記憶部３１にアクセスできるので、早期にデータの
獲得が可能になる。ひいてはデータハザードを低減しマ
イクロプロセッサの性能を向上できる。
【０１０５】第８の実施形態においては、ベース・レジ
スタ・バッファが必要ないので、マイクロプロセッサの
ハードウェア規模を削減できる。また、レジスタファイ
ルにロードアドレスを直接保持させるようにして比較器
２９に入力するようにすれば、加算器２７も必要がなく
なるため、さらにマイクロプロセッサのハードウェア規
模を削減できる。
【０１０６】以上、本発明に係る実施形態を説明してき
たが、第１の実施形態は他の実施形態と比較して、一般
的にはロードアドレスの予測成功率が高いので、マイク
ロプロセッサの性能をより向上できる。また、ロードア
ドレスの予測が成功した場合、ロードハザードが軽減さ
れるので、ロードハザードによるパイプラインの性能低
下を防ぐことができ、マイクロプロセッサの性能を向上
できる。シミュレーションの結果、Dhrystone ベンチマ
ークで７３％の予測成功率であり、７．７％の性能向上
が確認された。
【０１０７】
【発明の効果】以上説明してきたように本発明に係るマ
イクロプロセッサ及びそのアドレス予測方法によれば、
データハザードによるパイプラインストールを回避する
ことができるので、マイクロプロセッサの性能向上を図
ることができる。
【図面の簡単な説明】
【図１】本発明に係るマイクロプロセッサを示すブロッ
ク図である。
【図２】本発明の実施の形態を説明するためのプログラ
ムである。
【図３】第１の実施の形態を示すブロックである。
【図４】ベース・レジスタ・バッファ２３を説明するた
めの図である。
【図５】第２の実施の形態を示すブロック図である。
【図６】ベースレジスタとオフセットとを保持するバッ
ファ３７を説明するための図である。
【図７】第３の実施の形態を示すブロック図である。
【図８】ベース・アドレス・バッファ４１を説明するた
めの図である。
【図９】第４の実施の形態を示すブロック図である。
【図１０】第５の実施の形態を示すブロック図である。
【図１１】ロード・アドレス・バッファ４５を説明する
ための図である。
【図１２】第６の実施の形態を示すブロック図である。
【図１３】第７の実施の形態を示すブロック図である。
【図１４】第８の実施の形態を示すブロック図である。
【図１５】５ステージのパイプライン構成を示す図であ
る。
【図１６】７ステージのパイプライン構成を示す図であ
る。
【図１７】ロードハザードを発生する命令シーケンスを
示す図である。
【図１８】パイプラインのインターロックを説明するた
めの図である。
【図１９】命令のスケジューリングを説明するための図
である。
【図２０】Ｒ４０００のパイプライン構成を示す図であ
る。
【符号の説明】
１ ロード命令情報登録部 ３ ロード命令情報保持部 ５ アドレス計算部 ７ 計算結果判定部 ９ データ出力部 １０ パイプライン処理部 １１ ＩＦステージ １２ ＩＤステージ １３ ＥＸステージ １４ ＭＡステージ １５ ＷＢステージ ２１ ベース・レジスタ登録部 ２３ ベース・レジスタ・バッファ ２５ レジスタファイル ２７ 加算器 ２９ 比較器 ３１ 記憶部 ３２ プログラムカウンタ（ＰＣ） ３３ ベースアドレスとオフセットとを登録する登録部 ３５ ロードアドレス予測用プログラムカウンタ（ＴＰ
Ｃ） ３７ ベースレジスタとオフセットとを保持するバッフ
ァ ３９ ベースアドレス登録部 ４１ ベース・アドレス・バッファ ４３ ロードアドレス登録部 ４５ ロード・アドレス・バッファ

Claims (19)

    (57)【特許請求の範囲】
  1. 【請求項１】 命令を実行するパイプライン処理部と、 前記命令の実行に用いられる各種のデータを保持する記
    憶部と、 を備えて前記命令をパイプライン制御により処理を行う
    マイクロプロセッサにおいて、 前記命令のうち、前記記憶部からロードを行うロード命
    令の情報の登録を行うロード命令情報登録部と、 このロード命令情報登録部にて登録されたロード命令情
    報を保持するロード命令情報保持部と、 このロード命令情報保持部に保持されたロード命令情報
    を用いて、前記パイプライン処理部が前記ロード命令の
    実行によるロードアドレスへのアクセス以前に予測ロー
    ドアドレスを計算するアドレス計算部と、 このアドレス計算部にて計算された予測ロードアドレス
    が正しいか否かの判定を行う計算結果判定部と、 この計算結果判定部の判定の結果により、前記予測ロー
    ドアドレスが正しい場合には前記予測ロードアドレスに
    該当する前記記憶部に格納されたデータを前記パイプラ
    イン処理部に出力し、それ以外の場合には前記ロード命
    令の実行により得られたロードアドレスに該当する前記
    記憶部に格納されたデータを前記パイプライン処理部に
    出力するデータ出力部と、 を備え、 前記データ出力部により出力されたデータを用いて以降
    の命令を実行することを特徴とするマイクロプロセッ
    サ。
  2. 【請求項２】 前記ロード命令情報登録部は、ロードア
    ドレスのベースアドレスを記憶するレジスタ番号及び前
    記ロード命令、若しくはそれより前に実行される命令の
    アドレスを関連付けて登録し、 前記ロード命令情報保持部は、関連付けられた前記レジ
    スタ番号及び前記命令アドレスを保持して、入力された
    命令アドレスに該当するレジスタ番号を出力し、 前記アドレス計算部は、前記ロード命令情報保持部より
    出力されたレジスタ番号及びロード命令に示されたオフ
    セット値を用いて、前記パイプライン処理部が前記ロー
    ド命令の実行によるロードアドレスへのアクセス以前に
    予測ロードアドレスを計算することを特徴とする請求項
    １記載のマイクロプロセッサ。
  3. 【請求項３】 前記ロード命令情報保持部は、命令フェ
    ッチ時に入力された命令アドレスに該当するレジスタ番
    号を出力することを特徴とする請求項２記載のマイクロ
    プロセッサ。
  4. 【請求項４】 前記ロード命令情報登録部は、ロードア
    ドレスのベースアドレスを記憶するレジスタ番号及び前
    記ロード命令のアドレスを関連付けて登録することを特
    徴とする請求項３記載のマイクロプロセッサ。
  5. 【請求項５】 前記ロード命令情報登録部は、ロードア
    ドレスのベースアドレスを記憶するレジスタ番号、ロー
    ド命令に示されたオフセット値、及び、ロード命令の命
    令アドレスを関連付けて登録し、 前記ロード命令情報保持部は、関連付けられた前記レジ
    スタ番号、前記オフセット値、及び前記命令アドレスを
    保持し、ロードアドレス予測用プログラムカウンタに示
    された命令アドレスに該当する前記レジスタ番号及び前
    記オフセット値を出力し、 前記アドレス計算部は、前記ロード命令情報保持部より
    出力されたレジスタ番号に該当するレジスタファイルに
    格納されたベースアドレス及びオフセット値を用いて、
    前記パイプライン処理部が前記ロード命令の実行による
    ロードアドレスへのアクセス以前に予測ロードアドレス
    を計算することを特徴とする請求項１記載のマイクロプ
    ロセッサ。
  6. 【請求項６】 前記ロード命令情報登録部は、ロードア
    ドレスのベースアドレス及び前記ロード命令以前に実行
    される命令とを関連付けて登録し、 前記ロード命令情報保持部は、関連付けられた前記ベー
    スアドレス及び前記命令アドレスを保持して、入力され
    た命令アドレスに該当するベースアドレスを出力し、 前記アドレス計算部は、前記ロード命令情報保持部より
    出力されたベースアドレス及びロード命令に示されたオ
    フセット値を用いて、前記パイプライン処理部が前記ロ
    ード命令の実行によるロードアドレスへのアクセス以前
    に予測ロードアドレスを計算することを特徴とする請求
    項１記載のマイクロプロセッサ。
  7. 【請求項７】 前記ロード命令情報保持部は、命令フェ
    ッチ時に入力された命令アドレスに該当するベースアド
    レスを出力することを特徴とする請求項６記載のマイク
    ロプロセッサ。
  8. 【請求項８】 命令を実行するパイプライン処理部と、 前記命令の実行に用いられる各種のデータを保持する記
    憶部と、 を備えて前記命令をパイプライン制御により処理を行う
    マイクロプロセッサにおいて、 前記命令のうち、前記記憶部からロードを行うロード命
    令のロードアドレスの登録を行うロード命令情報登録部
    と、 このロードアドレス登録部にて登録されたロードアドレ
    スを保持して、入力された命令アドレスに該当するロー
    ドアドレスを出力するロードアドレスバッファと、 このロードアドレスバッファにて出力されたロードアド
    レスが正しいか否かの判定を行う判定部と、 この判定部の判定の結果により、前記予測ロードアドレ
    スが正しい場合には前記予測ロードアドレスに該当する
    前記記憶部に格納されたデータを前記パイプライン処理
    部に出力し、それ以外の場合には前記ロード命令の実行
    により得られたロードアドレスに該当する前記記憶部に
    格納されたデータを前記パイプライン処理部に出力する
    データ出力部と、 を備え、 前記データ出力部により出力されたデータを用いて以降
    の命令を実行することを特徴とするマイクロプロセッ
    サ。
  9. 【請求項９】 前記ロード命令情報保持部は、命令フェ
    ッチ時に入力された命令アドレスに該当するロードアド
    レスを出力することを特徴とする請求項８記載のマイク
    ロプロセッサ。
  10. 【請求項１０】 前記ロード命令情報登録部は、ロード
    命令のロードアドレス及び命令アドレスを関連付けて登
    録し、 前記ロード命令情報保持部は、関連付けられた前記ロー
    ドアドレスを保持し、ロードアドレス予測用プログラム
    カウンタに示された命令アドレスに該当するロードアド
    レスを出力することを特徴とする請求項８記載のマイク
    ロプロセッサ。
  11. 【請求項１１】 前記ロード命令情報登録部は、 前記命令のうち、反復して実行するロード命令の情報を
    第１回目の実行の際に登録を行うことを特徴とする請求
    項１乃至１０のいずれか一項に記載のマイクロプロセッ
    サ。
  12. 【請求項１２】 命令を実行するパイプライン処理部
    と、 前記命令の実行に用いられる各種のデータを保持する記
    憶部と、 を備えて前記命令をパイプライン制御により処理を行う
    マイクロプロセッサにおいて、 所定のベースアドレス及びロード命令に示されたオフセ
    ット値を用いて、前記パイプライン処理部が前記ロード
    命令の実行によるロードアドレスへのアクセス以前に予
    測ロードアドレスを計算するアドレス計算部と、 このアドレス計算部にて計算された予測ロードアドレス
    が正しいか否かの判定を行う計算結果判定部と、 この計算結果判定部の判定の結果により、前記予測ロー
    ドアドレスが正しい場合には前記予測ロードアドレスに
    該当する前記記憶部に格納されたデータを前記パイプラ
    イン処理部に出力し、それ以外の場合には前記ロード命
    令の実行により得られたロードアドレスに該当する前記
    記憶部に格納されたデータを前記パイプライン処理部に
    出力するデータ出力部と、 を備え、 前記データ出力部により出力されたデータを用いて以降
    の命令を実行することを特徴とするマイクロプロセッ
    サ。
  13. 【請求項１３】 命令を実行するパイプライン処理部
    と、 前記命令の実行に用いられる各種のデータを保持する記
    憶部と、 を備えて前記命令をパイプライン制御により処理を行う
    マイクロプロセッサにおいて、所定の予測ロードアドレ
    スを入力し、この予測ロードアドレスが正しいか否かの
    判定を行う計算結果判定部と、 この計算結果判定部の判定の結果により、前記予測ロー
    ドアドレスが正しい場合には前記予測ロードアドレスに
    該当する前記記憶部に格納されたデータを前記パイプラ
    イン処理部に出力し、それ以外の場合には前記ロード命
    令の実行により得られたロードアドレスに該当する前記
    記憶部に格納されたデータを前記パイプライン処理部に
    出力するデータ出力部と、 を備え、 前記データ出力部により出力されたデータを用いて以降
    の命令を実行することを特徴とするマイクロプロセッ
    サ。
  14. 【請求項１４】 命令をパイプライン制御により処理を
    行うマイクロプロセッサのロードアドレス予測方法であ
    って、 前記命令のうち、ロード命令の情報の登録を行うロード
    命令情報登録ステップと、 前記ロード命令情報を用いて、ロード命令の実行により
    得られたロードアドレスへのアクセス以前に予測ロード
    アドレスを計算するアドレス計算ステップと、前記予測
    ロードアドレスが正しいか否かの判定を行う計算結果判
    定ステップと、 前記判定の結果により、前記予測ロードアドレスが正し
    い場合には前記予測ロードアドレスに該当するデータを
    出力し、それ以外の場合には前記ロード命令の実行によ
    り得られたロードアドレスに該当するデータを出力する
    出力ステップと、 を行い、 前記出力ステップにより出力されたデータを用いて以降
    の命令を実行することを特徴とするマイクロプロセッサ
    のロードアドレス予測方法。
  15. 【請求項１５】 前記ロード命令の情報は、 少なくともロードアドレスのベースアドレスを記憶する
    レジスタ番号を含むことを特徴とする請求項１４記載の
    マイクロプロセッサのロードアドレス予測方法。
  16. 【請求項１６】 前記アドレス計算ステップは、 命令フェッチ時に入力された命令アドレスに該当するレ
    ジスタ番号を用いて前記予測ロードアドレスを計算する
    ことを特徴とする請求項１５記載のマイクロプロセッサ
    のロードアドレス予測方法。
  17. 【請求項１７】 前記ロード命令の情報は、 少なくともロードアドレスのベースアドレス、または、
    ロードアドレスを含むことを特徴とする請求項１４記載
    のマイクロプロセッサのロードアドレス予測方法。
  18. 【請求項１８】 命令をパイプライン制御により処理を
    行うマイクロプロセッサのロードアドレス予測方法にお
    いて、 所定のベースアドレス及びロード命令に示されたオフセ
    ット値を用いて、ロード命令の実行により得られたロー
    ドアドレスへのアクセス以前に予測ロードアドレスを計
    算するロードアドレス計算ステップと、 前記予測ロードアドレスが正しいか否かの判定を行う計
    算結果判定ステップと、 前記判定の結果により、前記予測ロードアドレスが正し
    い場合には前記予測ロードアドレスに該当するデータを
    出力し、それ以外の場合には前記ロード命令の実行によ
    り得られたロードアドレスに該当するデータを出力する
    出力ステップと、 を行い、 前記出力ステップにより出力されたデータを用いて以降
    の命令を実行することを特徴とするマイクロプロセッサ
    のロードアドレス予測方法。
  19. 【請求項１９】 命令を実行するパイプライン処理部
    と、 前記命令の実行に用いられる各種のデータを保持する記
    憶部と、 を備えて前記命令をパイプライン制御により処理を行う
    マイクロプロセッサにおいて、 前記パイプライン処理部が前記命令のうち、前記記憶部
    からロードを行うロード命令の実行によるロードアドレ
    スへのアクセス以前に予測ロードアドレスを計算するア
    ドレス計算部と、 このアドレス計算部にて計算された予測ロードアドレス
    が正しいか否かの判定を行う計算結果判定部と、 この計算結果判定部の判定の結果により、前記予測ロー
    ドアドレスが正しい場合には前記予測ロードアドレスに
    該当する前記記憶部に格納されたデータを前記 パイプラ
    イン処理部に出力し、それ以外の場合には前記ロード命
    令の実行により得られたロードアドレスに該当する前記
    記憶部に格納されたデータを前記パイプライン処理部に
    出力するデータ出力部と、 を備え、 前記アドレス計算部は、所定の固定値及びロード命令に
    示されたオフセット値を用いて、前記パイプライン処理
    部が前記ロード命令の実行によるロードアドレスへのア
    クセス以前に予測ロードアドレスを計算し、 前記データ出力部により出力されたデータを用いて以降
    の命令を実行することを特徴とするマイクロプロセッ
    サ。
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