JP3434671B2 - Atmセル交換装置 - Google Patents
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
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- H04L45/00—Routing or path finding of packets in data switching networks
- H04L45/74—Address processing for routing
- H04L45/742—Route cache; Operation thereof
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/30—Peripheral units, e.g. input or output ports
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- H04L49/30—Peripheral units, e.g. input or output ports
- H04L49/3009—Header conversion, routing tables or routing tags
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Description
【0001】
【発明の属する技術分野】本発明は、ATM(Asyn
chronous Transfer Mode:非同
期転送モード)セルを交換する機能を備える各種装置に
関するものである。
chronous Transfer Mode:非同
期転送モード)セルを交換する機能を備える各種装置に
関するものである。
【0002】
文献(1):「高速ATM交換システムの技術開発」
NTT R&D Vol.95 No.10 pp83
9〜846 文献(2):「可変リンク速度スイッチを用いた160
Gbit/sATMスイッチの構成法」 SSE93−69,IN93−76,CS93−92
(1993−10) ATMスイッチ装置は、セルと呼ばれる固定長のパケッ
トを交換するために、セルを一時蓄積するためのバッフ
ァメモリを必要とする。セルバッファの配備位置ならび
に配備数により、これまで様々なスイッチ構成方法が考
案されいる。
9〜846 文献(2):「可変リンク速度スイッチを用いた160
Gbit/sATMスイッチの構成法」 SSE93−69,IN93−76,CS93−92
(1993−10) ATMスイッチ装置は、セルと呼ばれる固定長のパケッ
トを交換するために、セルを一時蓄積するためのバッフ
ァメモリを必要とする。セルバッファの配備位置ならび
に配備数により、これまで様々なスイッチ構成方法が考
案されいる。
【0003】なお、スイッチ方式は、上記文献(1)及
び(2)に詳しいので説明は省略するが、説明に必要で
あれば、その都度説明する。
び(2)に詳しいので説明は省略するが、説明に必要で
あれば、その都度説明する。
【0004】スイッチ構成方式の一例として、出力バッ
ファ型ATMスイッチ装置の従来技術について説明す
る。
ファ型ATMスイッチ装置の従来技術について説明す
る。
【0005】n×n(n:回線数)の出力バッファ型ス
イッチの概略を図2(A)に示す。
イッチの概略を図2(A)に示す。
【0006】第1〜第n入力セル200−1〜200−
nは、第1〜第n入力セル処理部202−1〜200−
nにそれぞれ入力される。第1〜第n入力セル処理部2
00−1〜200−nは、それぞれ、第1〜第n入力回
線201−1〜201−2を介して入力される入力セル
1〜n間の位相を合わせる機能と、各入力セル201−
1〜200−nをビット展開し回線203−1〜203
−nに出力する機能とを有している。
nは、第1〜第n入力セル処理部202−1〜200−
nにそれぞれ入力される。第1〜第n入力セル処理部2
00−1〜200−nは、それぞれ、第1〜第n入力回
線201−1〜201−2を介して入力される入力セル
1〜n間の位相を合わせる機能と、各入力セル201−
1〜200−nをビット展開し回線203−1〜203
−nに出力する機能とを有している。
【0007】一般に、出力バッファ型スイッチは、セル
多重部204において、第1〜第n入力セルを時分割多
重し、これを共通バス205を介して第1〜第n出力バ
ッファ部206−1〜206−nのそれぞれに入力する
構成をとる。
多重部204において、第1〜第n入力セルを時分割多
重し、これを共通バス205を介して第1〜第n出力バ
ッファ部206−1〜206−nのそれぞれに入力する
構成をとる。
【0008】出力バッファ部207−1〜207−nの
詳細構成を図2(B)に示す。出力バッファ部は、宛先
参照部210とバッファメモリ211とから構成され
る。宛先参照部210は、n多重されて伝送される共通
バス信号から自バッファ宛のセルを識別し、当該セルを
バッファメモリ211に書き込む機能を有する。自バッ
ファ宛セル以外のセルに対しては書き込み動作を行わな
い。従って、セルバッファメモリには、自バッファ宛の
セルのみが、常時、蓄積されることになる。
詳細構成を図2(B)に示す。出力バッファ部は、宛先
参照部210とバッファメモリ211とから構成され
る。宛先参照部210は、n多重されて伝送される共通
バス信号から自バッファ宛のセルを識別し、当該セルを
バッファメモリ211に書き込む機能を有する。自バッ
ファ宛セル以外のセルに対しては書き込み動作を行わな
い。従って、セルバッファメモリには、自バッファ宛の
セルのみが、常時、蓄積されることになる。
【0009】ITU−T勧告やATMフォーラムで規定
されるセルフォーマットは53バイトであるが、ATM
スイッチ装置内では、出力回線の宛先(出力バッファメ
モリの宛先)を特定するための宛先情報1バイトを53
バイトセルの先頭に付加し、54バイトのセルフォーマ
ットで交換される方式が一般的である。これは、スイッ
チの構成方法に関わらず一般的な方法である。図2の従
来例の場合でも、入力回線201−1〜200−nに入
力されるセル200−1〜200−nは、54バイトセ
ルである。
されるセルフォーマットは53バイトであるが、ATM
スイッチ装置内では、出力回線の宛先(出力バッファメ
モリの宛先)を特定するための宛先情報1バイトを53
バイトセルの先頭に付加し、54バイトのセルフォーマ
ットで交換される方式が一般的である。これは、スイッ
チの構成方法に関わらず一般的な方法である。図2の従
来例の場合でも、入力回線201−1〜200−nに入
力されるセル200−1〜200−nは、54バイトセ
ルである。
【0010】54バイトセルのセルフォーマット例を図
3に示す。ここで、図3(A)において符号300で示
すフォーマットは、ITU−T勧告やATMフォーラム
で規定されている53バイト・セルフォーマットである
ので説明は省略する。
3に示す。ここで、図3(A)において符号300で示
すフォーマットは、ITU−T勧告やATMフォーラム
で規定されている53バイト・セルフォーマットである
ので説明は省略する。
【0011】一方、図3(B)において符号301で示
すフォーマットが、54バイト・セルのセルフォーマッ
トの一例である。ここで、54バイト・セルフォーマッ
トは、符号300で示したフォーマットに対して、宛先
情報バイト302を付加したものである。
すフォーマットが、54バイト・セルのセルフォーマッ
トの一例である。ここで、54バイト・セルフォーマッ
トは、符号300で示したフォーマットに対して、宛先
情報バイト302を付加したものである。
【0012】54バイトセルは、53バイトセルに比べ
宛先情報バイトの分だけセル長が長くなるので、出力バ
ッファ部206−1〜206−nのバッファメモリ21
1に蓄積される最大セル数が同じ場合、より大きいメモ
リ容量が必要となる。また、単位セルあたりのスループ
ットが大きくなるため、セル長を変換する際に速度変換
用のメモリが必要となる。それらを回避するために、セ
ルに宛先バイトを付加するのではなく、セル情報のデー
タ線とは別に、宛先情報専用のデータ線を設ける方式も
提案されている。
宛先情報バイトの分だけセル長が長くなるので、出力バ
ッファ部206−1〜206−nのバッファメモリ21
1に蓄積される最大セル数が同じ場合、より大きいメモ
リ容量が必要となる。また、単位セルあたりのスループ
ットが大きくなるため、セル長を変換する際に速度変換
用のメモリが必要となる。それらを回避するために、セ
ルに宛先バイトを付加するのではなく、セル情報のデー
タ線とは別に、宛先情報専用のデータ線を設ける方式も
提案されている。
【0013】
【発明が解決しようとする課題】ところで、通信のマル
チメディア化に伴い、高速かつ大規模のATMスイッチ
装置が必要となっている。特に、今日では、音声通信に
加え、データ、画像通信等メディアも多様化しており、
単一のメディアが扱う情報量も数M〜数百Mbpsと大
容量化している。
チメディア化に伴い、高速かつ大規模のATMスイッチ
装置が必要となっている。特に、今日では、音声通信に
加え、データ、画像通信等メディアも多様化しており、
単一のメディアが扱う情報量も数M〜数百Mbpsと大
容量化している。
【0014】一般に、マルチメディア化に対応するため
に必要なATMスイッチ装置の交換容量は、21世紀の
初頭には百Gbpsクラスであるといわれており、回線
規模についても増大する必要がある。一方、従来、商用
化されているATM交換機におけるATMスイッチの交
換容量は、10Gbps〜20Gbpsである。また、
回線規模は8×8〜16×16である。
に必要なATMスイッチ装置の交換容量は、21世紀の
初頭には百Gbpsクラスであるといわれており、回線
規模についても増大する必要がある。一方、従来、商用
化されているATM交換機におけるATMスイッチの交
換容量は、10Gbps〜20Gbpsである。また、
回線規模は8×8〜16×16である。
【0015】そこで、一層の大規模化が要求されるが、
かかるATMスイッチ装置の大規模化、大容量化の手段
の一つに、文献(1)及び(2)に示されるいずれかの
方式により10Gbps〜20Gbpsの単位スイッチ
を構成し、それを多段に接続する方法が考えられる。そ
の一例として、3段構成のATMスイッチ装置を図4に
示す。
かかるATMスイッチ装置の大規模化、大容量化の手段
の一つに、文献(1)及び(2)に示されるいずれかの
方式により10Gbps〜20Gbpsの単位スイッチ
を構成し、それを多段に接続する方法が考えられる。そ
の一例として、3段構成のATMスイッチ装置を図4に
示す。
【0016】図4に示すATMスイッチ装置の場合、1
段目は4台の単位スイッチSW1〜4により、2段目は
4台の単位スイッチSW5〜8により、3段目は4台の
単位スイッチSW9〜12により構成されている。
段目は4台の単位スイッチSW1〜4により、2段目は
4台の単位スイッチSW5〜8により、3段目は4台の
単位スイッチSW9〜12により構成されている。
【0017】ここで、1段目を構成する単位スイッチS
W1、2、…、4のそれぞれには、m本の入力回線40
0−1〜400−m、401−1〜401−m、…、4
03−1〜403−mが接続されてなる。一方、3段目
を構成する単位スイッチSW9〜12のそれぞれには、
m本の出力回線404−1〜404−m、405−1〜
405−m、…、407−1〜407−mがそれぞれ接
続されてなる。また、2段目を構成する単位スイッチS
W5〜12のそれぞれは、1段目側及び3段目側の各単
位スイッチと、入力側及び出力側それぞれ2回線づつで
接続されている。
W1、2、…、4のそれぞれには、m本の入力回線40
0−1〜400−m、401−1〜401−m、…、4
03−1〜403−mが接続されてなる。一方、3段目
を構成する単位スイッチSW9〜12のそれぞれには、
m本の出力回線404−1〜404−m、405−1〜
405−m、…、407−1〜407−mがそれぞれ接
続されてなる。また、2段目を構成する単位スイッチS
W5〜12のそれぞれは、1段目側及び3段目側の各単
位スイッチと、入力側及び出力側それぞれ2回線づつで
接続されている。
【0018】しかしながら、図4のように単位スイッチ
を多段に接続する方法では、以下のような問題があり、
ATMスイッチ装置の大規模化及び大容量化を容易に実
現し得ない。
を多段に接続する方法では、以下のような問題があり、
ATMスイッチ装置の大規模化及び大容量化を容易に実
現し得ない。
【0019】(問題1)単位スイッチ間の接続(以下、
これをリンクという。)におけるスループットを、高速
化しなければならない。
これをリンクという。)におけるスループットを、高速
化しなければならない。
【0020】例えば、入力回線側の単位スイッチの入力
回線のスループットがVであれば、各リンクに要求され
るスループットはmVとなる。これは、単位スイッチの
入力回線数及びスループットが大きくなるに従い、リン
クに要求されるスループット及びリンクの動作周波数が
増大することを意味する。これは、次段の単位スイッチ
のバッファメモリに高速にデータ(セル)を書き込まな
ければならないことを意味している。
回線のスループットがVであれば、各リンクに要求され
るスループットはmVとなる。これは、単位スイッチの
入力回線数及びスループットが大きくなるに従い、リン
クに要求されるスループット及びリンクの動作周波数が
増大することを意味する。これは、次段の単位スイッチ
のバッファメモリに高速にデータ(セル)を書き込まな
ければならないことを意味している。
【0021】例えば、単位スイッチの入力回線数のスル
ープットが155.52Mbps、回線数がm=8の場
合、リンクのスループットは1.2Gbpsが必要とな
る。また、リンクのバス幅を8パラレルとすると、その
動作周波数は155MHzに達してしまう。
ープットが155.52Mbps、回線数がm=8の場
合、リンクのスループットは1.2Gbpsが必要とな
る。また、リンクのバス幅を8パラレルとすると、その
動作周波数は155MHzに達してしまう。
【0022】一般に、ATMスイッチのLSI化では、
CMOSプロセスを用いることは高集積化、低消費電力
化の点でECLプロセスやBipolarプロセスより
有利である。また、製造面やコストの点でも有利であ
る。しかし、汎用のCMOSプロセスで、150MHz
以上の動作周波数の大規模回路を製造することは困難で
ある。また、回路設計においても遅延設計やレイアウト
において様々な制約が発生し一般的ではない。
CMOSプロセスを用いることは高集積化、低消費電力
化の点でECLプロセスやBipolarプロセスより
有利である。また、製造面やコストの点でも有利であ
る。しかし、汎用のCMOSプロセスで、150MHz
以上の動作周波数の大規模回路を製造することは困難で
ある。また、回路設計においても遅延設計やレイアウト
において様々な制約が発生し一般的ではない。
【0023】メモリアクセス速度においても制約があ
る。先の例では、リンクの動作速度は150MHzにも
達する。セルはクロックに同期して伝送されるが、15
0MHzの速度でアクセスでき、かつ大容量のメモリを
製造することは困難である。しかも、メモリは動作時に
最も電力を消費し、動作周波数が大きければ大きいほど
増大する。CMOSプロセスの代わりにECLプロセス
やBipolarプロセスを用いることも考えられる
が、メモリ規模を大きく出来ないことと、やはり消費電
力の点で現実的ではない。
る。先の例では、リンクの動作速度は150MHzにも
達する。セルはクロックに同期して伝送されるが、15
0MHzの速度でアクセスでき、かつ大容量のメモリを
製造することは困難である。しかも、メモリは動作時に
最も電力を消費し、動作周波数が大きければ大きいほど
増大する。CMOSプロセスの代わりにECLプロセス
やBipolarプロセスを用いることも考えられる
が、メモリ規模を大きく出来ないことと、やはり消費電
力の点で現実的ではない。
【0024】(問題2)構成上、2段目以降の単位スイ
ッチの出力でセルの衝突が発生するのを避け得ない。
ッチの出力でセルの衝突が発生するのを避け得ない。
【0025】例えば、入力回線400−1に到着したセ
ルが、出力回線406−1に出力される場合、セルがス
イッチ内を通る経路は経路線408となる。仮に、入力
回線400−1に到溝したセルと同時刻に、出力回線4
06−1行きのセルが入力回線402−1に到着したと
する。すると、そのセルの経路は経路線409で与えら
れ、単位スイッチ6の出力(あるいは単位スイッチ内の
バッファ)でセルの衝突が発生する。
ルが、出力回線406−1に出力される場合、セルがス
イッチ内を通る経路は経路線408となる。仮に、入力
回線400−1に到溝したセルと同時刻に、出力回線4
06−1行きのセルが入力回線402−1に到着したと
する。すると、そのセルの経路は経路線409で与えら
れ、単位スイッチ6の出力(あるいは単位スイッチ内の
バッファ)でセルの衝突が発生する。
【0026】同じく、入力回線403−mに出力回線4
06−1行きのセルが到着した場合、セルの経路は経路
線410となり、単位スイッチSW11の出力(あるい
は単位スイッチ内のバッファ)でセルの衝突が発生す
る。このように、単位スイッチの多段接続においては、
セルの衝突を回避することが前提となるが、衝突回避の
アルゴリズムはハードウエアの増大を引き起こす。
06−1行きのセルが到着した場合、セルの経路は経路
線410となり、単位スイッチSW11の出力(あるい
は単位スイッチ内のバッファ)でセルの衝突が発生す
る。このように、単位スイッチの多段接続においては、
セルの衝突を回避することが前提となるが、衝突回避の
アルゴリズムはハードウエアの増大を引き起こす。
【0027】(問題3)上述の(問題1)に関連して、
リンクのバス幅を適当にパラレル化したり、単位スイッ
チ間のリンク数を増やし、1リンク当たりのスループッ
トを減らす方法が考えられる。しかし、これは単位スイ
ッチ間の配線を増大させることになる。
リンクのバス幅を適当にパラレル化したり、単位スイッ
チ間のリンク数を増やし、1リンク当たりのスループッ
トを減らす方法が考えられる。しかし、これは単位スイ
ッチ間の配線を増大させることになる。
【0028】例えば、単位スイッチ毎にLSI化しPK
Gに実装した場合、単位スイッチ間のリンクの多さは配
線上のネックとなる。さらにリンクの動作速度が高速で
あればあるほど、遅延設計の困難さや配線間のクロスト
ークノイズの問題が深刻になる。
Gに実装した場合、単位スイッチ間のリンクの多さは配
線上のネックとなる。さらにリンクの動作速度が高速で
あればあるほど、遅延設計の困難さや配線間のクロスト
ークノイズの問題が深刻になる。
【0029】なお、単位スイッチをMCM(マルチチッ
プモジュール)に封入した場合にも、同様の問題が発生
するのは言うまでもない。
プモジュール)に封入した場合にも、同様の問題が発生
するのは言うまでもない。
【0030】(問題4)上述の(問題3)で、1リンク
あたりのスループットを減らす方法として、単位スイッ
チのリンク数を増やすことについて述べた。これは、単
位スイッチの出力数を増やすことを意味する。リンク数
が増えることにより、単位スイッチが選択できるリンク
の自由度は増える。従って、(問題2)で述べたセルの
衝突が回避出来るようになると考えられる。
あたりのスループットを減らす方法として、単位スイッ
チのリンク数を増やすことについて述べた。これは、単
位スイッチの出力数を増やすことを意味する。リンク数
が増えることにより、単位スイッチが選択できるリンク
の自由度は増える。従って、(問題2)で述べたセルの
衝突が回避出来るようになると考えられる。
【0031】しかし、リンクの自由度が増えるというこ
とは、それだけ入力セルが出力されるまでに通る経路が
増えることを意味し、各段の単位スイッチにおいて経路
選択の判断が重くなることを意味する。なおかつ、セル
衝突を回避し最適な経路選択をスイッチに行わせるため
のアルゴリズムは極めて難しい。また、ハードウエアの
増大にもつながる。
とは、それだけ入力セルが出力されるまでに通る経路が
増えることを意味し、各段の単位スイッチにおいて経路
選択の判断が重くなることを意味する。なおかつ、セル
衝突を回避し最適な経路選択をスイッチに行わせるため
のアルゴリズムは極めて難しい。また、ハードウエアの
増大にもつながる。
【0032】(問題5)単位スイッチの多段接続構成で
は、単位スイッチのセル出力のトリガとして、次段の単
位スイッチからセル読み出しの要求信号が必要となる。
すなわち、セルが伝送されるリンクとは別に、セル読み
出し制御線が必要となる。これは、単位スイッチ間の回
線が増大することを意味する。
は、単位スイッチのセル出力のトリガとして、次段の単
位スイッチからセル読み出しの要求信号が必要となる。
すなわち、セルが伝送されるリンクとは別に、セル読み
出し制御線が必要となる。これは、単位スイッチ間の回
線が増大することを意味する。
【0033】図4において、単位スイッチSW1と単位
スイッチSW5間のリンク413を介してセルの伝送を
行う場合、単位スイッチSW5から単位スイッチSW1
に、セル読み出し要求のための制御線414が必要とな
る。
スイッチSW5間のリンク413を介してセルの伝送を
行う場合、単位スイッチSW5から単位スイッチSW1
に、セル読み出し要求のための制御線414が必要とな
る。
【0034】以上に単位スイッチの多段構成における問
題点を述べた。とりわけ、(問題2)、(問題4)、
(問題5)から多段構成においては、スイッチ内部でセ
ルの衝突を回避しなければならず、適切な経路選択を行
わなければならず、また前記の要求を満たすようなセル
読み出しのための制御を行わなければならず、しかも、
これらの制御をスイッチ全体で実現しなければならな
い。そしてこれらの制御は複雑でハードウェアの大幅な
増大につながる。スイッチの規模や容量が大きければ大
きいほど、その傾向は強まる。
題点を述べた。とりわけ、(問題2)、(問題4)、
(問題5)から多段構成においては、スイッチ内部でセ
ルの衝突を回避しなければならず、適切な経路選択を行
わなければならず、また前記の要求を満たすようなセル
読み出しのための制御を行わなければならず、しかも、
これらの制御をスイッチ全体で実現しなければならな
い。そしてこれらの制御は複雑でハードウェアの大幅な
増大につながる。スイッチの規模や容量が大きければ大
きいほど、その傾向は強まる。
【0035】従って、スイッチの大規模化、大容量化を
実現するためには、多段接続構成のスイッチではなく、
一段構成のスイッチが望ましい。一段構成のスイッチと
して候補にあげられるのが、出力バッファ型のスイッチ
である。
実現するためには、多段接続構成のスイッチではなく、
一段構成のスイッチが望ましい。一段構成のスイッチと
して候補にあげられるのが、出力バッファ型のスイッチ
である。
【0036】勿論、共通バッファ型スイッチも一段で構
成することは可能である。しかし、共通バッファ型スイ
ッチで同一の交換規模のスイッチを実現する場合、出力
バッファ型スイッチのバッファメモリのアクセス速度は
共通バッファ型に比ベ、約1/2のメモリアクセス速度
で済むという利点がある。
成することは可能である。しかし、共通バッファ型スイ
ッチで同一の交換規模のスイッチを実現する場合、出力
バッファ型スイッチのバッファメモリのアクセス速度は
共通バッファ型に比ベ、約1/2のメモリアクセス速度
で済むという利点がある。
【0037】なぜなら、出力バッファ型、共通バッファ
型ともに入力セルの多重が前提となるからであり、入力
回線数n、出力回線数n、回線速度をvとすると共通バ
スのスループットは、前者が(n+1)v、後者は2n
vとなるからである。
型ともに入力セルの多重が前提となるからであり、入力
回線数n、出力回線数n、回線速度をvとすると共通バ
スのスループットは、前者が(n+1)v、後者は2n
vとなるからである。
【0038】(問題6)しかし、出力バッファ型スイッ
チは入力セルの多重が前提となる以上、(問題1)に示
したように、バスの動作周波数やバッファメモリへのセ
ル書き込みに高速性が要求されるのを避けられない。
チは入力セルの多重が前提となる以上、(問題1)に示
したように、バスの動作周波数やバッファメモリへのセ
ル書き込みに高速性が要求されるのを避けられない。
【0039】
【課題を解決するための手段】かかる課題を解決するた
め本発明は、n個の入力回線のうち複数の入力回線を収
容する複数の入力手段と、1又は複数のバッファ手段及
び出力手段を有する1段の単位スイッチを具備する出力
バッファ型のATMセル交換装置において、以下の手段
を設けるようにする。
め本発明は、n個の入力回線のうち複数の入力回線を収
容する複数の入力手段と、1又は複数のバッファ手段及
び出力手段を有する1段の単位スイッチを具備する出力
バッファ型のATMセル交換装置において、以下の手段
を設けるようにする。
【0040】(A)すなわち、各入力手段が、(1)収容
する各入力回線のそれぞれから入力されるATMセルを
1グループとしてパラレル展開するパラレル展開部と、
(2)パラレル展開したATMセルを1グループとして
多重するATMセル多重部と、(3)収容する各入力回
線から入力される各ATMセルから宛先情報を抽出する
宛先情報抽出部と、(4)抽出した宛先情報を1グルー
プとして多重する宛先情報多重部とを有するようにす
る。
する各入力回線のそれぞれから入力されるATMセルを
1グループとしてパラレル展開するパラレル展開部と、
(2)パラレル展開したATMセルを1グループとして
多重するATMセル多重部と、(3)収容する各入力回
線から入力される各ATMセルから宛先情報を抽出する
宛先情報抽出部と、(4)抽出した宛先情報を1グルー
プとして多重する宛先情報多重部とを有するようにす
る。
【0041】このように、各回線を介して伝送されるA
TMセルから宛先情報を抽出し、これらを回線間で多重
して出力することにより、必ずしも、各回線ごとに一つ
の配線を用意しなくても良くなり、宛先情報の伝送に必
要とされる配線数を収容回線数に比して少なくできる。
TMセルから宛先情報を抽出し、これらを回線間で多重
して出力することにより、必ずしも、各回線ごとに一つ
の配線を用意しなくても良くなり、宛先情報の伝送に必
要とされる配線数を収容回線数に比して少なくできる。
【0042】(B)また、各バッファ手段が、(1)各入
力手段が収容する複数の入力回線を1グループとして、
各入力手段からのATMセルを各グループ毎にパラレル
展開するパラレル展開部と、(2)パラレル展開後の各グ
ループ毎のATMセルを各グループ毎に多重するATM
セル多重部とを有するようにする。
力手段が収容する複数の入力回線を1グループとして、
各入力手段からのATMセルを各グループ毎にパラレル
展開するパラレル展開部と、(2)パラレル展開後の各グ
ループ毎のATMセルを各グループ毎に多重するATM
セル多重部とを有するようにする。
【0043】このように、バッファ内部でATMセルを
パラレル展開する方式を採用したことにより、バッファ
内部に存在するバッファメモリへのアクセス速度を低減
することができる。またこのように、バッファ内部にて
パラレル展開することにより、当該バッファ手段と入力
手段との間の配線数を低減することができる。
パラレル展開する方式を採用したことにより、バッファ
内部に存在するバッファメモリへのアクセス速度を低減
することができる。またこのように、バッファ内部にて
パラレル展開することにより、当該バッファ手段と入力
手段との間の配線数を低減することができる。
【0044】(C)また、各バッファ手段の出力段が、
(1)各入力手段が収容する複数の入力回線を1グループ
として、各グループ毎の先入先出型記憶部と、(2)各グ
ループ毎の先入先出型記憶手段より順番にATMセルを
読み出して出力するATMセルを各グループ毎で選択す
る選択部とを有するようにする。
(1)各入力手段が収容する複数の入力回線を1グループ
として、各グループ毎の先入先出型記憶部と、(2)各グ
ループ毎の先入先出型記憶手段より順番にATMセルを
読み出して出力するATMセルを各グループ毎で選択す
る選択部とを有するようにする。
【0045】このように、バッファ手段の出力段に設け
る先入先出型記憶部を、全回線に共通して1つ設けるの
ではなく、各グループごとに1つの割合で全回線に対し
て複数の記憶部を設けるようにしたことにより、特定の
回線についての伝送セルの増大によりセル廃棄の必要が
生じる場合にも、その影響を当該回線と共に収容されて
いる回線の範囲で収めることができる。
る先入先出型記憶部を、全回線に共通して1つ設けるの
ではなく、各グループごとに1つの割合で全回線に対し
て複数の記憶部を設けるようにしたことにより、特定の
回線についての伝送セルの増大によりセル廃棄の必要が
生じる場合にも、その影響を当該回線と共に収容されて
いる回線の範囲で収めることができる。
【0046】
(A)第1の実施形態
以下、図面について、本発明の第1の実施形態を説明す
る。
る。
【0047】(A−1)第1実施形態の構成
(A−1−1)全体構成
実施形態に係るATMスイッチ装置の構成を、図1に示
す。このスイッチ方式は、入力回線数n×出力回線数n
の出力バッファ型に係るものである。
す。このスイッチ方式は、入力回線数n×出力回線数n
の出力バッファ型に係るものである。
【0048】図1に示すように、このATMスイッチ装
置は、入力部、バッファ部、出力部の3種類の基本機能
ブロックで構成されている。これらの機能ブロックは、
スイッチ規模に応じて配備数が変わる。尚、図1の機能
ブロック間の接続は、主情報(セル、宛先情報)につい
てのみ示してある。
置は、入力部、バッファ部、出力部の3種類の基本機能
ブロックで構成されている。これらの機能ブロックは、
スイッチ規模に応じて配備数が変わる。尚、図1の機能
ブロック間の接続は、主情報(セル、宛先情報)につい
てのみ示してある。
【0049】(A−1−2)入力部の構成
第1〜第n入力セル100−1〜100−nは、n本の
入力回線101−1〜101−nを介して入力され、m
回線ごと、第1〜第n/m番目の入力部102−1〜1
02−n/mのそれぞれに入力される。
入力回線101−1〜101−nを介して入力され、m
回線ごと、第1〜第n/m番目の入力部102−1〜1
02−n/mのそれぞれに入力される。
【0050】ここで、n/mで与えられる値は、例え
ば、入力回線数を64回線(n=64)とし、1つの入
力部に8回線(m=8)を収容する場合に、入力部の個
数として8ブロック(n/m=8)必要となることを表
している。
ば、入力回線数を64回線(n=64)とし、1つの入
力部に8回線(m=8)を収容する場合に、入力部の個
数として8ブロック(n/m=8)必要となることを表
している。
【0051】続いて、n/m個ある入力部のうち第1入
力部102−1に着目して入力部の構成を説明する。
力部102−1に着目して入力部の構成を説明する。
【0052】入力部102−1は、第1回線からの入力
セル100−1を適当なバス幅にパラレル展開し、これ
を配線103−1−1〜103−1−4から出力する。
同じく、入力部102−1は、第m回線からの入力セル
100−mを適当なバス幅にパラレル展開し、これを配
線103−m−1〜103−m−4から出力する。すな
わち、各入力部は、1回線からの入力を4つの配線に分
岐して出力する。
セル100−1を適当なバス幅にパラレル展開し、これ
を配線103−1−1〜103−1−4から出力する。
同じく、入力部102−1は、第m回線からの入力セル
100−mを適当なバス幅にパラレル展開し、これを配
線103−m−1〜103−m−4から出力する。すな
わち、各入力部は、1回線からの入力を4つの配線に分
岐して出力する。
【0053】また、入力部102−1は、第1回線〜第
m回線から入力されるm個の入力セル100−1〜10
0−mの各第1オクテットをm多重し、配線107−1
から出力する。
m回線から入力されるm個の入力セル100−1〜10
0−mの各第1オクテットをm多重し、配線107−1
から出力する。
【0054】その他の入力部についての処理と出力も、
入力部102−1と同様の処理と出力がなされる。
入力部102−1と同様の処理と出力がなされる。
【0055】(A−1−3)バッファ部の構成
バッファ部は、第1〜第4面のバッファ部105−1〜
105−4からなる。これら第1〜第4面のバッファ部
は、各入力部102−1〜102−n/mにおいて4つ
に分岐された各回線セルのバッファリング用に設けられ
ている。
105−4からなる。これら第1〜第4面のバッファ部
は、各入力部102−1〜102−n/mにおいて4つ
に分岐された各回線セルのバッファリング用に設けられ
ている。
【0056】第1〜第4面バッファ部には、それぞれ入
力回線数nと同じ数のサブバッファ部が配置されてい
る。これらn個のサブバッファ部は、各配線からの入力
を、n分岐してパラレル入力するのに用いられる。
力回線数nと同じ数のサブバッファ部が配置されてい
る。これらn個のサブバッファ部は、各配線からの入力
を、n分岐してパラレル入力するのに用いられる。
【0057】以下、第1面バッファ部105−1に着目
して具体的に説明する。
して具体的に説明する。
【0058】第1面バッファ部105−1には、各入力
部102−1〜102−n/mから出力されたセルのう
ち、配線103−1−1〜103−n−1へ出力された
セルが入力される。
部102−1〜102−n/mから出力されたセルのう
ち、配線103−1−1〜103−n−1へ出力された
セルが入力される。
【0059】さらに、各配線を介して入力されたセル
は、それぞれ第1面バッファ部105−1内でn分岐さ
れ、n個のサブバッファ部(以下、第1−1〜第1−n
バッファ部という。)106−1〜106−nに入力さ
れる。
は、それぞれ第1面バッファ部105−1内でn分岐さ
れ、n個のサブバッファ部(以下、第1−1〜第1−n
バッファ部という。)106−1〜106−nに入力さ
れる。
【0060】例えば、第1入力部102−1から第面バ
ッファ部105へ出力されたセル出力(配線103−1
−1を介しての出力)は、第1面バッファ部105−1
内の第1−1〜第1−nバッファ部106−1〜106
−nのn個の全てのバッファ部に共通に入力される。
ッファ部105へ出力されたセル出力(配線103−1
−1を介しての出力)は、第1面バッファ部105−1
内の第1−1〜第1−nバッファ部106−1〜106
−nのn個の全てのバッファ部に共通に入力される。
【0061】同じく、第1入力部102−1の第2面バ
ッファ部行きのセル出力(配線103−1−2を介して
の出力)、第3面バッファ部行きのセル出力(配線10
3−1−3を介しての出力)、第4面バッファ部行きの
セル出力(配線103−1−4を介しての出力)につい
ても、各面のバッファ部内に設けられているn個全ての
サブバッファ部に共通に入力される。
ッファ部行きのセル出力(配線103−1−2を介して
の出力)、第3面バッファ部行きのセル出力(配線10
3−1−3を介しての出力)、第4面バッファ部行きの
セル出力(配線103−1−4を介しての出力)につい
ても、各面のバッファ部内に設けられているn個全ての
サブバッファ部に共通に入力される。
【0062】その他の入力部102−2〜102−n/
mのセル出力についても、バッファ面1〜4の各バッフ
ァ部に同様の入力がなされる。
mのセル出力についても、バッファ面1〜4の各バッフ
ァ部に同様の入力がなされる。
【0063】また、各入力部102−1〜102−n/
mからm多重出力された第1オクテット出力(配線10
4−1〜104−n/mを介しての出力)についても、
第1〜第4面バッファ部105−1〜105−4内の各
サブバッファ部に入力される。
mからm多重出力された第1オクテット出力(配線10
4−1〜104−n/mを介しての出力)についても、
第1〜第4面バッファ部105−1〜105−4内の各
サブバッファ部に入力される。
【0064】すなわち、第1面バッファ部105−1に
入力された、第1オクテット出力(配線104−1〜1
04−n/mを介しての出力)は、第1面バッファ部1
05−1内のn個のサブバッファ部106−1〜106
−nに入力される。
入力された、第1オクテット出力(配線104−1〜1
04−n/mを介しての出力)は、第1面バッファ部1
05−1内のn個のサブバッファ部106−1〜106
−nに入力される。
【0065】また、第2〜第4面バッファ部105−2
〜105−4に入力された、第1オクテット出力(配線
104−1〜104−n/mを介しての出力)も同様
に、n個のサブバッファ部106−1〜106−nに入
力される。
〜105−4に入力された、第1オクテット出力(配線
104−1〜104−n/mを介しての出力)も同様
に、n個のサブバッファ部106−1〜106−nに入
力される。
【0066】なお、これら第1オクテット出力(配線1
04−1〜104−n/mを介しての出力)は、各面の
バッファ部105−1〜105−4に共通に入力される
信号である。
04−1〜104−n/mを介しての出力)は、各面の
バッファ部105−1〜105−4に共通に入力される
信号である。
【0067】さて、各面のn個のサブバッファ部106
−1〜106−nは、それぞれ、配線104−1〜10
4−n/mより入力される第1オクテットをもとに、配
線103−1−1〜103−n−1より入力されるセル
をセル交換するよう動作する。
−1〜106−nは、それぞれ、配線104−1〜10
4−n/mより入力される第1オクテットをもとに、配
線103−1−1〜103−n−1より入力されるセル
をセル交換するよう動作する。
【0068】交換されたセルは、各サブバッファ部10
6−1〜106−nに接続されている各配線107−1
−1〜107−n−1から出力される。
6−1〜106−nに接続されている各配線107−1
−1〜107−n−1から出力される。
【0069】同様に、第2〜第4面バッファ部105−
2〜105−4の各サブバッファ部からも交換後のセル
が、配線107−1−2〜107−n−2、107−1
−3〜107−n−3、107−1−4〜107−n−
4から出力される。
2〜105−4の各サブバッファ部からも交換後のセル
が、配線107−1−2〜107−n−2、107−1
−3〜107−n−3、107−1−4〜107−n−
4から出力される。
【0070】(A−1−4)出力部の構成
第1〜第n出力部108−1〜108−nには、4面あ
るバッファ部105−1〜105−nから出力されたセ
ルが、それぞれ配線107−1−i〜107−n−i
(i=1、2、3、4)を介して入力される。
るバッファ部105−1〜105−nから出力されたセ
ルが、それぞれ配線107−1−i〜107−n−i
(i=1、2、3、4)を介して入力される。
【0071】この第1〜第n出力部108−1〜108
−nは、各配線から入力されたセルをまとめ、出力回線
109−1〜109−nから第1〜第n回線用の出力セ
ル110−1〜110nとして出力する。
−nは、各配線から入力されたセルをまとめ、出力回線
109−1〜109−nから第1〜第n回線用の出力セ
ル110−1〜110nとして出力する。
【0072】これら第1〜第n出力部108−1〜10
8−nは、出力回線数と同数が配置される。
8−nは、出力回線数と同数が配置される。
【0073】例えば、第1番目の出力部108−1の場
合、4面ある各バッファ部105−1〜105−4から
入力から完全なセルを形成し、出力回線109−1から
第1回線用の出力セル110−1として出力する。
合、4面ある各バッファ部105−1〜105−4から
入力から完全なセルを形成し、出力回線109−1から
第1回線用の出力セル110−1として出力する。
【0074】その他の出力部についても同様である。
【0075】(A−2)第1実施形態の動作
続いて、図1の構成を有するATMスイッチ装置におけ
るスイッチング動作の説明を、入力部、バッファ部、出
力部の各機能部の順に説明する。
るスイッチング動作の説明を、入力部、バッファ部、出
力部の各機能部の順に説明する。
【0076】(A−2−1)動作説明で使用する出力バ
ッファ型スイッチの規定 説明を容易にするために、図1を以下のように規定す
る。
ッファ型スイッチの規定 説明を容易にするために、図1を以下のように規定す
る。
【0077】第1の実施形態に係るATMスイッチ装置
は、入力64回線×出力64回線、回線速度2.4Gb
psの出力バッファ型スイッチとする。
は、入力64回線×出力64回線、回線速度2.4Gb
psの出力バッファ型スイッチとする。
【0078】ここで、入力部は、8回線を収容するもの
とする。従って、入力部を、8ブロック用意する。
とする。従って、入力部を、8ブロック用意する。
【0079】バッファ部は、図1のように4面構成と
し、1面は64ブロックのバッファ部から構成されるも
のとする。従って、全体では、256(64×4)ブロ
ックとなる。
し、1面は64ブロックのバッファ部から構成されるも
のとする。従って、全体では、256(64×4)ブロ
ックとなる。
【0080】出力部は、出力回線数分必要となるので、
64ブロックとなる。
64ブロックとなる。
【0081】また、各入力回線から入力されるセル及び
出力回線から出力されるセルのフオーマットは、図3
(B)において符号301で表したものとする。これ
は、lTU−TやATMフォーラム等で規定されるセル
フオーマット300に、スイッチ装置におけるセル交換
実現のための宛先情報302を付加したものである。
出力回線から出力されるセルのフオーマットは、図3
(B)において符号301で表したものとする。これ
は、lTU−TやATMフォーラム等で規定されるセル
フオーマット300に、スイッチ装置におけるセル交換
実現のための宛先情報302を付加したものである。
【0082】(A−2−2)入力部における動作
ここでは、図5に示した、第1〜第8入力回線を収容す
る入力部の詳細構成に基づいて説明する。なお、この入
力部において実行される動作説明図を表したのが図6で
ある。以下、図5及び図6に基づいて説明する。その他
の回線を収容する入力部についても全く同じ動作をす
る。
る入力部の詳細構成に基づいて説明する。なお、この入
力部において実行される動作説明図を表したのが図6で
ある。以下、図5及び図6に基づいて説明する。その他
の回線を収容する入力部についても全く同じ動作をす
る。
【0083】(a)まず、第1〜第8入力回線500−
1〜500−8から入力される第1〜第n入力セル50
1−1〜500−8及び第1〜第nフレーム信号502
−1〜500−nが、初段に設けられている位相整合部
503に入力される。
1〜500−8から入力される第1〜第n入力セル50
1−1〜500−8及び第1〜第nフレーム信号502
−1〜500−nが、初段に設けられている位相整合部
503に入力される。
【0084】ここで、フレーム信号とは、セルの先頭を
識別するための固定長の基準信号である。入力セル及び
フレーム信号は、共に、回線毎に用いられるクロックに
同期して入力される。また、フレーム信号の先頭とセル
の先頭は一致している。すなわち、第1入力回線500
−1のクロック、入力セル501−1、フレーム信号5
02−1の位相関係は、図6の600、601、602
のように一致する。
識別するための固定長の基準信号である。入力セル及び
フレーム信号は、共に、回線毎に用いられるクロックに
同期して入力される。また、フレーム信号の先頭とセル
の先頭は一致している。すなわち、第1入力回線500
−1のクロック、入力セル501−1、フレーム信号5
02−1の位相関係は、図6の600、601、602
のように一致する。
【0085】なお、入力セルは8パラレルで入力され
る。従って、クロックの動作周波数は310MHzとな
る。
る。従って、クロックの動作周波数は310MHzとな
る。
【0086】ところで、各入力回線についてはフレーム
信号の先頭とセルの先頭が一致しているが、回線毎で比
較した場合、8回線全てのフレーム信号とセルの先頭が
一致した状態で入力部に入力される保証はない。これ
は、交換網側からATMスイッチ装置に入力されるセル
が64回線とも全て同時に入力される訳ではないからで
ある。
信号の先頭とセルの先頭が一致しているが、回線毎で比
較した場合、8回線全てのフレーム信号とセルの先頭が
一致した状態で入力部に入力される保証はない。これ
は、交換網側からATMスイッチ装置に入力されるセル
が64回線とも全て同時に入力される訳ではないからで
ある。
【0087】また、ATMスイッチ装置は、同一のクロ
ック源をもとに動作しているので、各回線におけるクロ
ック動作周波数は同一であるが、ATMスイッチ装置の
クロック経路によっては、各回線ごとに位相が微妙にず
れていることがある。従って、回線クロックに同期して
入力されるセル及びフレーム信号を、ATMスイッチ装
置内部の共通クロックに乗せかえる必要がある。
ック源をもとに動作しているので、各回線におけるクロ
ック動作周波数は同一であるが、ATMスイッチ装置の
クロック経路によっては、各回線ごとに位相が微妙にず
れていることがある。従って、回線クロックに同期して
入力されるセル及びフレーム信号を、ATMスイッチ装
置内部の共通クロックに乗せかえる必要がある。
【0088】従って、入力部に入力されるセル及びフレ
ーム信号は、全て、図5の位相整合部503において位
相合わせされる。位相合わせの様子を、図10に示す。
フレームの位置関係は、ある特定の回線(例えば、回線
番号の若番)に基準を合わても、又は、一番先に入力さ
れるフレームに合わせても、又は、入力部内で生成する
ある基準に合わせても構わない。
ーム信号は、全て、図5の位相整合部503において位
相合わせされる。位相合わせの様子を、図10に示す。
フレームの位置関係は、ある特定の回線(例えば、回線
番号の若番)に基準を合わても、又は、一番先に入力さ
れるフレームに合わせても、又は、入力部内で生成する
ある基準に合わせても構わない。
【0089】いずれにしても、第1〜第8入力回線50
0−1〜500−8から入力される第1〜第n入力セル
501−1〜501−8及び第1〜第nフレーム信号5
02−1〜502−nの先頭は、位相整合部503(図
5)によって完全に一致され、その状態でのセルのみ
が、宛先抽出部508−1〜508−8に出力される。
0−1〜500−8から入力される第1〜第n入力セル
501−1〜501−8及び第1〜第nフレーム信号5
02−1〜502−nの先頭は、位相整合部503(図
5)によって完全に一致され、その状態でのセルのみ
が、宛先抽出部508−1〜508−8に出力される。
【0090】(b)位相整合部503により、フレーム
信号の位相関係は一致されたので、その情報504をも
とに、入力部内部の制御信号506及び入力部1フレー
ム信号513がタイミング/フレーム生成部505で生
成される。ここで、制御信号506は入力部の各機能ブ
ロックに分配される。また、入力部1フレーム信号51
3は、入力部から出力されるセルの先頭位置を識別する
ための信号として出力される。
信号の位相関係は一致されたので、その情報504をも
とに、入力部内部の制御信号506及び入力部1フレー
ム信号513がタイミング/フレーム生成部505で生
成される。ここで、制御信号506は入力部の各機能ブ
ロックに分配される。また、入力部1フレーム信号51
3は、入力部から出力されるセルの先頭位置を識別する
ための信号として出力される。
【0091】(c)位相整合部503の出力(回線50
7−1〜507−8を介しての出力)は、次に、パラレ
ル展開回路509−1〜509−8に入力される。パラ
レル展開回路509−1〜509−8は、8パラレルの
入力セルを16パラレルに展開する機能を有する。16
パラレルに展開されたセルは、回線毎に4パラレル単位
で分配され、第1面バッファ部行きセル511−1−1
〜511−8−1、第2面バッファ部行きセル511−
1−2〜511−8−2、第3面バッファ部行きセル5
11−1−3〜511−8−3、第4面バッファ部行き
セル511−1−4〜511−8−4として出力され
る。
7−1〜507−8を介しての出力)は、次に、パラレ
ル展開回路509−1〜509−8に入力される。パラ
レル展開回路509−1〜509−8は、8パラレルの
入力セルを16パラレルに展開する機能を有する。16
パラレルに展開されたセルは、回線毎に4パラレル単位
で分配され、第1面バッファ部行きセル511−1−1
〜511−8−1、第2面バッファ部行きセル511−
1−2〜511−8−2、第3面バッファ部行きセル5
11−1−3〜511−8−3、第4面バッファ部行き
セル511−1−4〜511−8−4として出力され
る。
【0092】例えば、第1入力回線500−1の第1入
力セル501−1は、パラレル展開回路509−1でパ
ラレル展開され、4パラレル単位で第1面バッファ部行
きセル#1−1、第2面バッファ部行きセル#1−2、
第3面バッファ部行きセル#1−3、第4面バッファ部
行きセル#1−4として出力される。
力セル501−1は、パラレル展開回路509−1でパ
ラレル展開され、4パラレル単位で第1面バッファ部行
きセル#1−1、第2面バッファ部行きセル#1−2、
第3面バッファ部行きセル#1−3、第4面バッファ部
行きセル#1−4として出力される。
【0093】ここで、パラレル展開は、図6の様に行わ
れる。先にも述べたが、602は第1入力セル501−
1を示している。まず、第1入力セルの1〜54オクテ
ットを、それぞれ上位ビットと下位ビット(#1−1U
〜#1−54L)とに分ける。第1入力セルの第1オク
テットの上位4ビットのデータを#1−1U、下位4ビ
ットのデータを#1−1Lとする。第1入力セルの第5
4オクテットなら上位4ビットのデータは#1−54
U、下位4ビットのデータは#1−54Lとなる。
れる。先にも述べたが、602は第1入力セル501−
1を示している。まず、第1入力セルの1〜54オクテ
ットを、それぞれ上位ビットと下位ビット(#1−1U
〜#1−54L)とに分ける。第1入力セルの第1オク
テットの上位4ビットのデータを#1−1U、下位4ビ
ットのデータを#1−1Lとする。第1入力セルの第5
4オクテットなら上位4ビットのデータは#1−54
U、下位4ビットのデータは#1−54Lとなる。
【0094】この時、パラレル展開回路509−1は、
第1面バッファ部行きセル#1−1については608、
第2面バッファ部行きセル#1−2については607、
第3面バッファ部行きセル#1−3については606、
第4面バッファ部行きセル#1−4については605の
形式で出力する。
第1面バッファ部行きセル#1−1については608、
第2面バッファ部行きセル#1−2については607、
第3面バッファ部行きセル#1−3については606、
第4面バッファ部行きセル#1−4については605の
形式で出力する。
【0095】なおここでは、第1入力セルのパラレル展
開の様子を図6をに示したが、その他のセルに対しても
同様の手順でパラレル展開がなされる。
開の様子を図6をに示したが、その他のセルに対しても
同様の手順でパラレル展開がなされる。
【0096】(d)位相整合部503の出力(内部配線
507−1〜507−8を介しての出力)は、第1〜8
宛先抽出部508−1〜508−8に与えられる。これ
ら宛先抽出部508−1〜508−8においては、各入
力回線のセルの第1オクテットが抽出され、内部配線5
10−1〜510−8から出力される。抽出されたセル
の第1オクテットは、宛先多重部511において多重さ
れ、第1入力部の宛先情報512として出力される。こ
れら第1入力部の宛先情報512は、第1〜第4面のバ
ッファ部への共通の出力となる。
507−1〜507−8を介しての出力)は、第1〜8
宛先抽出部508−1〜508−8に与えられる。これ
ら宛先抽出部508−1〜508−8においては、各入
力回線のセルの第1オクテットが抽出され、内部配線5
10−1〜510−8から出力される。抽出されたセル
の第1オクテットは、宛先多重部511において多重さ
れ、第1入力部の宛先情報512として出力される。こ
れら第1入力部の宛先情報512は、第1〜第4面のバ
ッファ部への共通の出力となる。
【0097】第1〜第8入力回線のセルの第1オクテッ
トは、回線の若い番号順に、図6の多重信号609に示
すように、8パラレルの信号に多重される。ここで、多
重信号609は、第1〜第8入力回線のセルの第1オク
テット#1−1U、#1−1L〜#8−1U、#8−1
Lが回線の若番順に多重されることを示している。宛先
情報は、8回線分で8バイト必要である。多重信号60
9のうち残りのバイトはリザーブバイトとし、一つの入
力部が収容する回線数が8回線から16回線に拡張され
る場合に対応可能とする。
トは、回線の若い番号順に、図6の多重信号609に示
すように、8パラレルの信号に多重される。ここで、多
重信号609は、第1〜第8入力回線のセルの第1オク
テット#1−1U、#1−1L〜#8−1U、#8−1
Lが回線の若番順に多重されることを示している。宛先
情報は、8回線分で8バイト必要である。多重信号60
9のうち残りのバイトはリザーブバイトとし、一つの入
力部が収容する回線数が8回線から16回線に拡張され
る場合に対応可能とする。
【0098】(e)一方、パラレル変換回路509−1
〜509−8は、8パラレルの入力セルを16パラレル
に展開することで、出力セルのクロック速度を310M
Hzから155MHzに落とすよう動作する。
〜509−8は、8パラレルの入力セルを16パラレル
に展開することで、出力セルのクロック速度を310M
Hzから155MHzに落とすよう動作する。
【0099】入力部から出力されるセル#1−1〜#1
−4、…#8−1〜#8−4及び第1入力部の宛先情報
513は、155MHzのクロックに同期して出力され
る。
−4、…#8−1〜#8−4及び第1入力部の宛先情報
513は、155MHzのクロックに同期して出力され
る。
【0100】タイミング/フレーム生成部505で生成
される入力部1フレームも155MHzのクロックに同
期して出力される。
される入力部1フレームも155MHzのクロックに同
期して出力される。
【0101】なおかつ、1つの入力部から出力されるセ
ル及び宛先情報の先頭は、その入力部で生成されるフレ
ームの先頭と一致させて出力される。その位相関係は図
6の603〜609の通りである。ここでは、入力1回
線分のセル出力605〜608しか示していないが、他
の回線のセルの先頭もフレーム604と一致している。
ル及び宛先情報の先頭は、その入力部で生成されるフレ
ームの先頭と一致させて出力される。その位相関係は図
6の603〜609の通りである。ここでは、入力1回
線分のセル出力605〜608しか示していないが、他
の回線のセルの先頭もフレーム604と一致している。
【0102】また、入力される1セルの時間的な長さを
“1セル周期”と呼ぶ。出力されるセルもこの1セル周
期の間隔で出力される。
“1セル周期”と呼ぶ。出力されるセルもこの1セル周
期の間隔で出力される。
【0103】(A−2−3)バッファ部における動作
図7は、第1面バッファ部105−1内に設けられてい
るn個のサブバッファ部のうち第1回線用サブバッファ
部(図1の106−1)の詳細構成図であり、図8及び
図9はその動作説明に供する図である。
るn個のサブバッファ部のうち第1回線用サブバッファ
部(図1の106−1)の詳細構成図であり、図8及び
図9はその動作説明に供する図である。
【0104】以下、これらに基づいて、第1面バッファ
部105−1の第1回線用サブバッファ部106−1で
実行される動作を説明する。なお、その他全てのサブバ
ッファ部において実行される動作は、全く同一の動作で
あるので他のサブバッファ部についての説明は省略す
る。
部105−1の第1回線用サブバッファ部106−1で
実行される動作を説明する。なお、その他全てのサブバ
ッファ部において実行される動作は、全く同一の動作で
あるので他のサブバッファ部についての説明は省略す
る。
【0105】(a)まず、第1〜第8入力部から第1面
バッファ部行きのセル#1−1〜#64−1(700−
1〜700−64)、第1入力部〜第8入力部の各宛先
情報701−1〜701−8、第1〜第8入力部のフレ
ーム信号702−1〜702−8が、サブバッファ部1
06−1内の位相整合部703に入力される。
バッファ部行きのセル#1−1〜#64−1(700−
1〜700−64)、第1入力部〜第8入力部の各宛先
情報701−1〜701−8、第1〜第8入力部のフレ
ーム信号702−1〜702−8が、サブバッファ部1
06−1内の位相整合部703に入力される。
【0106】ここで、第1面バッファ部行きのセルは、
8回線の各セルから抽出した第1オクテットを8回線分
多重してなる宛先情報と、入力部で生成されたフレーム
信号と共に、それら回線のクロックに同期して入力され
る。
8回線の各セルから抽出した第1オクテットを8回線分
多重してなる宛先情報と、入力部で生成されたフレーム
信号と共に、それら回線のクロックに同期して入力され
る。
【0107】なお、図8における各入力800〜803
は、それぞれ、第1入力部から入力されるクロック80
0、第1入力部フレーム(801)、第1面バッファ部
1行きセル#1−1〜#8−1(802−1〜802−
8)、第1入力部の宛先情報803を示している。
は、それぞれ、第1入力部から入力されるクロック80
0、第1入力部フレーム(801)、第1面バッファ部
1行きセル#1−1〜#8−1(802−1〜802−
8)、第1入力部の宛先情報803を示している。
【0108】また、入力部の動作説明(e)項において
も説明したが、入力されるセル、宛先情報、フレームの
間隔は、1セル周期である。他の入力部から入力される
クロック、フレーム、第1面バッファ部行きセル、宛先
情報についても同様の位相関係をもって入力される。
も説明したが、入力されるセル、宛先情報、フレームの
間隔は、1セル周期である。他の入力部から入力される
クロック、フレーム、第1面バッファ部行きセル、宛先
情報についても同様の位相関係をもって入力される。
【0109】同様に、入力部の動作説明(e)項の説明
のように、ある一つの入力部からのセル、宛先情報及び
フレームの先頭位置は一致している。しかし、入力部の
(a)項に示したように、入力部間のフレーム位置又は
クロックの位相は微妙にずれていることがある。
のように、ある一つの入力部からのセル、宛先情報及び
フレームの先頭位置は一致している。しかし、入力部の
(a)項に示したように、入力部間のフレーム位置又は
クロックの位相は微妙にずれていることがある。
【0110】従って、位相整合部703において、サブ
バッファ部に入力される全てのセル及びフレーム信号
は、先に説明した入力部の動作説明(a)項の場合と同
様に、図10に示す要領で信号聞の位相合わせが行われ
る。
バッファ部に入力される全てのセル及びフレーム信号
は、先に説明した入力部の動作説明(a)項の場合と同
様に、図10に示す要領で信号聞の位相合わせが行われ
る。
【0111】この結果、位相整合部703からは、セル
#1−1〜#64−1(600−1〜700−64)及
び第1〜第8入力部の宛先情報701−1〜707−8
の全てのデータについて先頭位置が一致された状態で出
力される。そのうち、セルと宛先情報のみがそれぞれに
ついての出力(内部配線706−1〜706−64及び
707−1〜707−8を介しての出力)として出力さ
れる。
#1−1〜#64−1(600−1〜700−64)及
び第1〜第8入力部の宛先情報701−1〜707−8
の全てのデータについて先頭位置が一致された状態で出
力される。そのうち、セルと宛先情報のみがそれぞれに
ついての出力(内部配線706−1〜706−64及び
707−1〜707−8を介しての出力)として出力さ
れる。
【0112】(b)タイミング/フレーム生成部705
は、このように、位相整合部703においてフレーム位
相が一致させられた情報704をもとにサブバッファ部
内の制御信号708及びサブバッファ部1−1のフレー
ム信号709を生成し出力する。ここで、制御信号70
8は、入力部の各機能ブロックに分配される。
は、このように、位相整合部703においてフレーム位
相が一致させられた情報704をもとにサブバッファ部
内の制御信号708及びサブバッファ部1−1のフレー
ム信号709を生成し出力する。ここで、制御信号70
8は、入力部の各機能ブロックに分配される。
【0113】また、サブバッファ部1−1のフレーム信
号709は、サブバッファ部から出力されるセルの先頭
位置を識別するための信号としても利用される。
号709は、サブバッファ部から出力されるセルの先頭
位置を識別するための信号としても利用される。
【0114】(c)さて、位相整合部703で位相が合
わされた64回線分のセル及び宛先情報は、8回線単位
で分配され、第1〜第8のアドレスフィルタ部710−
1〜710−8のいずれかに入力される。
わされた64回線分のセル及び宛先情報は、8回線単位
で分配され、第1〜第8のアドレスフィルタ部710−
1〜710−8のいずれかに入力される。
【0115】このうち第1入力部から出力された第1〜
第8回線分のセル700−1〜700−8及び宛先情報
701−1は、内部配線706−1〜706−8及び7
07−1を介してアドレスフィルタ部1(710−1)
に入力される。その他のアドレスフィルタ部について
も、各入力部からそれぞれ同様の入力がなされる。
第8回線分のセル700−1〜700−8及び宛先情報
701−1は、内部配線706−1〜706−8及び7
07−1を介してアドレスフィルタ部1(710−1)
に入力される。その他のアドレスフィルタ部について
も、各入力部からそれぞれ同様の入力がなされる。
【0116】アドレスフィルタ部の説明については、第
1アドレスフィルタ710−1についてのみに行うが、
全てのアドレスフィルタで全く同じ動作を行う。
1アドレスフィルタ710−1についてのみに行うが、
全てのアドレスフィルタで全く同じ動作を行う。
【0117】(d)位相整合後の内部配線706−1〜
706−8を介して第1アドレスフィルタ710−1に
入力されたセルは、第1〜第8パラレル展開回路711
−1〜711−8に入力される。各入力セルは155M
Hzのクロックに同期して4パラレルで入力される。こ
こで、この4パラレルの入力は、第1〜第8パラレル展
開回路711−1〜711−8において、それぞれ10
8パラレルに展開され内部配線713−1〜713−8
から出力される。
706−8を介して第1アドレスフィルタ710−1に
入力されたセルは、第1〜第8パラレル展開回路711
−1〜711−8に入力される。各入力セルは155M
Hzのクロックに同期して4パラレルで入力される。こ
こで、この4パラレルの入力は、第1〜第8パラレル展
開回路711−1〜711−8において、それぞれ10
8パラレルに展開され内部配線713−1〜713−8
から出力される。
【0118】このように108パラレルに展開された結
果、セルの動作周波数は、155MHzから5.76M
Hzまで落とされる。5.76MHzのクロックはタイ
ミング/フレーム生成部705で生成される。
果、セルの動作周波数は、155MHzから5.76M
Hzまで落とされる。5.76MHzのクロックはタイ
ミング/フレーム生成部705で生成される。
【0119】ここで、図8の入力セル802−1は、第
1入力回線に対応する第1面バッファ部行きのセル#1
−1であり、これが5.76MHzクロック804に同
期して805−1のように108パラレルに展開され
る。802−1のセルデータの意味は図6と同じであ
り、805−1のように展開される。その他のセルに関
しても同様に108パラレルに展開される。
1入力回線に対応する第1面バッファ部行きのセル#1
−1であり、これが5.76MHzクロック804に同
期して805−1のように108パラレルに展開され
る。802−1のセルデータの意味は図6と同じであ
り、805−1のように展開される。その他のセルに関
しても同様に108パラレルに展開される。
【0120】(e)108パラレルに展開された8回線
分のセルは、内部配線713−1〜713−8より第1
セル多重部715−1に入力される。第1セル多重部7
15−1は、これら8回線分のセルを9多重し、52M
Hzのクロックに同期して回線718−1より出力す
る。52MHzのクロックは、タイミング/フレーム生
成部705で生成される。
分のセルは、内部配線713−1〜713−8より第1
セル多重部715−1に入力される。第1セル多重部7
15−1は、これら8回線分のセルを9多重し、52M
Hzのクロックに同期して回線718−1より出力す
る。52MHzのクロックは、タイミング/フレーム生
成部705で生成される。
【0121】なお、第1セル多重部715−1に入力さ
れるセルは8回線であるが、ここでは8多重ではなく9
多重を行っている。これは、セルのバッファメモリから
の読み出し時間を設けるためである。これについては後
述する。
れるセルは8回線であるが、ここでは8多重ではなく9
多重を行っている。これは、セルのバッファメモリから
の読み出し時間を設けるためである。これについては後
述する。
【0122】セル多重の様子を、図8右欄の各入力80
6〜808について示す。
6〜808について示す。
【0123】ここで、クロック806は、前述した52
MHzのクロックである。内部基準信号807は、第1
セル多重部715−1において回線の若番のセルを識別
する内部基準信号であり、タイミング/フレーム生成部
705で生成される。
MHzのクロックである。内部基準信号807は、第1
セル多重部715−1において回線の若番のセルを識別
する内部基準信号であり、タイミング/フレーム生成部
705で生成される。
【0124】また、808−1〜808−8は、108
パラレルに展開された8回線分のセルである。また、多
重されるセルの順番は回線番号の若い順からであること
を示している。また、出力808−9は、バッファメモ
リからセルの読み出しに割り当てられるので、セルは多
重されない。セル808−1〜808−8及び読み出し
時間808−9の周期は、入力部の動作説明(e)項で
規定した1セル周期と同じ時間となる。
パラレルに展開された8回線分のセルである。また、多
重されるセルの順番は回線番号の若い順からであること
を示している。また、出力808−9は、バッファメモ
リからセルの読み出しに割り当てられるので、セルは多
重されない。セル808−1〜808−8及び読み出し
時間808−9の周期は、入力部の動作説明(e)項で
規定した1セル周期と同じ時間となる。
【0125】(f)一方、位相整合後の宛先情報は、内
部配線707−1を介して第1宛先情報処理部712−
1に入力される。
部配線707−1を介して第1宛先情報処理部712−
1に入力される。
【0126】各バッファ部には、前述したように、8回
線単位で宛先情報が入力部から送られて来ている。この
第1宛先情報処理部712−1は、155MHzクロッ
クに同期する宛先情報を52MHzのクロックに同期さ
せて回線714−1から出力する機能を有している。
線単位で宛先情報が入力部から送られて来ている。この
第1宛先情報処理部712−1は、155MHzクロッ
クに同期する宛先情報を52MHzのクロックに同期さ
せて回線714−1から出力する機能を有している。
【0127】図8左欄の情報803は、この第1〜第8
入力回線の宛先情報を表している。第1セル多重部71
5−1の出力808−1〜808−8は、第1〜第8入
力回線のセルが回線番号の若い順に多重されている。出
力809−1〜809−8は、第1宛先情報処理部71
2−1の出力で、第1〜第8入力回線の宛先情報が回線
番号の若い順に出力ることを示している。また、メモリ
読み出しの時間809−9を設けている。つまり、セル
と宛先情報の回線番号が完全に一致していることを意味
してる。
入力回線の宛先情報を表している。第1セル多重部71
5−1の出力808−1〜808−8は、第1〜第8入
力回線のセルが回線番号の若い順に多重されている。出
力809−1〜809−8は、第1宛先情報処理部71
2−1の出力で、第1〜第8入力回線の宛先情報が回線
番号の若い順に出力ることを示している。また、メモリ
読み出しの時間809−9を設けている。つまり、セル
と宛先情報の回線番号が完全に一致していることを意味
してる。
【0128】すなわち、宛先情報処理部出力809は、
52MHzクロック806に同期しており、宛先情報の
先頭バイトは内部基準番号807に一致している。これ
は、セルをバッファメモリに書き込む際に必要になる。
52MHzクロック806に同期しており、宛先情報の
先頭バイトは内部基準番号807に一致している。これ
は、セルをバッファメモリに書き込む際に必要になる。
【0129】(g)第1書き込み制御部716−1は、
宛先情報714−1に基づいてメモリ書き込みのための
ライトイネーブル信号を生成して内部配線719−1か
ら出力する。第1書き込み制御部716−1には、予め
サブバッファ部が64回線あるうちのどの出力回線に該
当するかが設定されていなければならない。
宛先情報714−1に基づいてメモリ書き込みのための
ライトイネーブル信号を生成して内部配線719−1か
ら出力する。第1書き込み制御部716−1には、予め
サブバッファ部が64回線あるうちのどの出力回線に該
当するかが設定されていなければならない。
【0130】この出力回線の設定は、この書き込み制御
部716−1〜716〜8に対する入力717により行
われる。また、同じサブバッファ部に配置される全ての
書き込み制御部には同一の出力回線番号が設定される。
部716−1〜716〜8に対する入力717により行
われる。また、同じサブバッファ部に配置される全ての
書き込み制御部には同一の出力回線番号が設定される。
【0131】図7の例では、第1出力回線のバッファ部
であるので、第1〜第8書き込み制御部716−1〜7
16−8の全てに出力回線番号11(RB=1)が設定
されている。
であるので、第1〜第8書き込み制御部716−1〜7
16−8の全てに出力回線番号11(RB=1)が設定
されている。
【0132】なお、装置内で交換されるセル(すなわ
ち、図3の54ビットセル301)にの第1オクテット
は、宛先情報302であり、この宛先情報302の宛先
表示ビット(RBビット)に出力回線番号が設定されて
いる。宛先表示ビットRBは、スイッチ装置内に入力さ
れるセルが出力されるべき出力回線を特定するためのも
のである。
ち、図3の54ビットセル301)にの第1オクテット
は、宛先情報302であり、この宛先情報302の宛先
表示ビット(RBビット)に出力回線番号が設定されて
いる。宛先表示ビットRBは、スイッチ装置内に入力さ
れるセルが出力されるべき出力回線を特定するためのも
のである。
【0133】従って、第1書き込み制御部716−1
は、入力される宛先情報714−1の宛先表示ビットR
Bと、入力717とによって、予め設定されているRB
値を比較し、一致した宛先情報に該当するセルに対して
だけライトイネーブル信号を有効にする。
は、入力される宛先情報714−1の宛先表示ビットR
Bと、入力717とによって、予め設定されているRB
値を比較し、一致した宛先情報に該当するセルに対して
だけライトイネーブル信号を有効にする。
【0134】因みに、図8に示す宛先ビット値810
は、宛先情報809−1〜808−8に設定されている
RB値を示している。第1−1バッファ部は、第1出力
回線用のバッファ部であり、RB値が1の宛先情報80
9−1、809−2、809−4、809−6、809
−7にのみライトイネーブル信号811を有効にしてい
る。
は、宛先情報809−1〜808−8に設定されている
RB値を示している。第1−1バッファ部は、第1出力
回線用のバッファ部であり、RB値が1の宛先情報80
9−1、809−2、809−4、809−6、809
−7にのみライトイネーブル信号811を有効にしてい
る。
【0135】従って、有効とみなされたセル808−
1、808−2、808−4、808−6、808−7
がバッファメモリに書き込まれ、無効と見なされた宛先
情報809−3、809−5、809−8に該当するセ
ル808−3、808−5、808−8は、第1出力回
線のバッファ部のバッフアメモリには書き込まれない。
1、808−2、808−4、808−6、808−7
がバッファメモリに書き込まれ、無効と見なされた宛先
情報809−3、809−5、809−8に該当するセ
ル808−3、808−5、808−8は、第1出力回
線のバッファ部のバッフアメモリには書き込まれない。
【0136】しかし、セル808−3の宛先情報809
−3のRB値は5であり、このセルは、第5出力回線の
バッファ部に書き込まれる。同じく、セル808−5の
宛先情報809−5のRB値は64であり、このセルは
第64出力回線のバッファ部に書き込まれる。同じく、
セル808−8の宛先情報809−8のRB値は8であ
り、このセルは第8出力回線のバッファ部に書き込まれ
るのである。
−3のRB値は5であり、このセルは、第5出力回線の
バッファ部に書き込まれる。同じく、セル808−5の
宛先情報809−5のRB値は64であり、このセルは
第64出力回線のバッファ部に書き込まれる。同じく、
セル808−8の宛先情報809−8のRB値は8であ
り、このセルは第8出力回線のバッファ部に書き込まれ
るのである。
【0137】従って、1セル周期中に入力されるセル
が、どこのバッファメモリにも書き込まれないことは、
バッファメモリの容量を越えるセルを書き込もうとする
場合以外にない。これは、1セル周期中に入力される6
4回線全てのセルをバッファに蓄積できることを意味す
る。
が、どこのバッファメモリにも書き込まれないことは、
バッファメモリの容量を越えるセルを書き込もうとする
場合以外にない。これは、1セル周期中に入力される6
4回線全てのセルをバッファに蓄積できることを意味す
る。
【0138】なお、宛先情報バイト302(図3)のR
Bビットは6ビットなので、構成可能なスイッチの規模
は出力64回線までである。しかし、リザーブビット
(RESビット)を用いることにより、最大128回線
まで拡張可能である。
Bビットは6ビットなので、構成可能なスイッチの規模
は出力64回線までである。しかし、リザーブビット
(RESビット)を用いることにより、最大128回線
まで拡張可能である。
【0139】(h)サブバッファ部内に設けられたバッ
ファメモリ720は、ライトポートを8ポート、リード
ポートを1ポート有する8WlRのFlFO(Firs
t InFirst Out)である。
ファメモリ720は、ライトポートを8ポート、リード
ポートを1ポート有する8WlRのFlFO(Firs
t InFirst Out)である。
【0140】#WD1〜#WD8には、8回線単位のセ
ルが、第1〜第8書き込み制御部716−1〜716−
8で生成されたライトイネーブル信号に従って、回線7
18−1〜718−8を介して入力される。一方、ライ
トイネーブル信号は、回線719−1〜719−8を介
して#WE1〜#WE8から入力される。
ルが、第1〜第8書き込み制御部716−1〜716−
8で生成されたライトイネーブル信号に従って、回線7
18−1〜718−8を介して入力される。一方、ライ
トイネーブル信号は、回線719−1〜719−8を介
して#WE1〜#WE8から入力される。
【0141】また、#FULL1−8からは、バッファ
メモリがセルで一杯になったことを示すバッファフル通
知信号が、回線726−1〜726−8から出力され
る。この信号は、それぞれ第1〜8書き込み制御部71
6−1〜716−8に入力される。
メモリがセルで一杯になったことを示すバッファフル通
知信号が、回線726−1〜726−8から出力され
る。この信号は、それぞれ第1〜8書き込み制御部71
6−1〜716−8に入力される。
【0142】図9の入力913〜922は、8WlR−
FlFOの構成及び動作の説明に係る構成部及び信号を
表している。
FlFOの構成及び動作の説明に係る構成部及び信号を
表している。
【0143】ここで、913−1〜913−8は、対応
するアドレスフィルタ部にバッファが満杯であることを
通知するのに用いられるバッファフル通知信号である。
するアドレスフィルタ部にバッファが満杯であることを
通知するのに用いられるバッファフル通知信号である。
【0144】また、914−1〜914−8は、8回線
単位に多重されたセルの入力である。
単位に多重されたセルの入力である。
【0145】915−1〜915−8は、アドレスフィ
ルタ部から入力されるライトイネーブル信号である。
ルタ部から入力されるライトイネーブル信号である。
【0146】916−1〜916−8は、8回線単位で
多重されたセルの蓄積に用いられるFlFOメモリであ
る。この実施形態では、64回線を8回線単位で多重し
ているため8個用意されている。
多重されたセルの蓄積に用いられるFlFOメモリであ
る。この実施形態では、64回線を8回線単位で多重し
ているため8個用意されている。
【0147】918−1〜918−8は、蓄積された出
力である。
力である。
【0148】919−1〜919−8は、第1〜第8F
lFO916−1〜916−8ごとに用意されるリード
イネーブル信号である。
lFO916−1〜916−8ごとに用意されるリード
イネーブル信号である。
【0149】920−1〜920−8は、第1〜第8F
lFO916−1〜916−8のそれぞれのFlFOに
セルが蓄積されていないことを通知する信号である。
lFO916−1〜916−8のそれぞれのFlFOに
セルが蓄積されていないことを通知する信号である。
【0150】921は、第1〜第8FlFO916−1
〜916−8の出力918−1〜918−8を選択する
セレクタである。
〜916−8の出力918−1〜918−8を選択する
セレクタである。
【0151】922は、8WlR−FlFOの出力であ
る。
る。
【0152】923は、8W1R−FlFOの外部で生
成されるリードイネーブル信号の入力である。
成されるリードイネーブル信号の入力である。
【0153】図9中の#WD1〜#WD8、#WE1〜
#WE8、#FULL1〜#FULL8、#RD1、#
RE1は、図中7の#WD1〜#WD8、#WE1〜#
WE8、#FULL1〜#FULL8、#RD1、#R
E1と一致する。
#WE8、#FULL1〜#FULL8、#RD1、#
RE1は、図中7の#WD1〜#WD8、#WE1〜#
WE8、#FULL1〜#FULL8、#RD1、#R
E1と一致する。
【0154】(i)第1〜第8入力回線のセルは、本バ
ッファ部の動作説明(g)項で述べたように、回線71
8−1よりライトイネーブル信号719−1に従い、F
lFO916−1に書き込まれる。書き込まれるセル
は、第1入力回線から入力される第1セル、第2入力回
線から入力される第2セル、第4入力回線から入力され
る第4セル、第6入力回線から入力される第6セル、第
7入力回線から入力される第7セルである。
ッファ部の動作説明(g)項で述べたように、回線71
8−1よりライトイネーブル信号719−1に従い、F
lFO916−1に書き込まれる。書き込まれるセル
は、第1入力回線から入力される第1セル、第2入力回
線から入力される第2セル、第4入力回線から入力され
る第4セル、第6入力回線から入力される第6セル、第
7入力回線から入力される第7セルである。
【0155】これらセル917は、1セル周期中に書き
込まれたセルである。
込まれたセルである。
【0156】次に、読み出しについて説明する。8Wl
R−FlFO720からのセル読み出しのタイミシグ
は、本バッファ部の動作説明(g)項で述べた通り、1
セル周期中に1回だけセルの書き込みが終了した時点と
なる。この時、読み出し制御部721で生成されるリー
ドイネーブル信号723が、812(図8)の様に有効
となる。
R−FlFO720からのセル読み出しのタイミシグ
は、本バッファ部の動作説明(g)項で述べた通り、1
セル周期中に1回だけセルの書き込みが終了した時点と
なる。この時、読み出し制御部721で生成されるリー
ドイネーブル信号723が、812(図8)の様に有効
となる。
【0157】8WlR−FlFO720の内部は、8個
の第1〜第8FlFO916−1〜916−8で構成さ
れている。セルの読み出しは、セレクタ(SEL)92
1で選択される。リードイネーブル信号723、すなわ
ち、923が有効のとき919−1〜919−8のいず
れかが一つだけ有効となり、それに対応する918−1
〜919−8のいずれかから1セル読み出される。
の第1〜第8FlFO916−1〜916−8で構成さ
れている。セルの読み出しは、セレクタ(SEL)92
1で選択される。リードイネーブル信号723、すなわ
ち、923が有効のとき919−1〜919−8のいず
れかが一つだけ有効となり、それに対応する918−1
〜919−8のいずれかから1セル読み出される。
【0158】第1FlFO916−1から第1セルが読
み出される場合、919−1が有効となり、回線918
−1からの出力が、セレクタ921から回線922を介
して読み出される。読み出された第1セルは、実際には
926の通りである。
み出される場合、919−1が有効となり、回線918
−1からの出力が、セレクタ921から回線922を介
して読み出される。読み出された第1セルは、実際には
926の通りである。
【0159】次の読み出しは、第2FlFO916−2
となる。第2FlFO916−2は、第9〜第16入力
回線のセルが蓄積されており、例えば、読み出されたセ
ルが927だとする。このとき、第1FlFO916−
1からの読み出しセル926と、第2FlFO916−
2からの読み出しセル927との読み出し間隔は、5.
76MHzの周期となる。この読み出し間隔は、1セル
周期に相当する。
となる。第2FlFO916−2は、第9〜第16入力
回線のセルが蓄積されており、例えば、読み出されたセ
ルが927だとする。このとき、第1FlFO916−
1からの読み出しセル926と、第2FlFO916−
2からの読み出しセル927との読み出し間隔は、5.
76MHzの周期となる。この読み出し間隔は、1セル
周期に相当する。
【0160】セルの読み出しは1セル周期ごとに、第1
〜第8FlFOの順番で読み出される。また、次の読み
出しにあたるFlFOに読み出すべきセルが蓄積されて
いない場合、その次のFlFOからセルが読み出される
ことになる。第1〜第8FlFOにセルが蓄積されてい
ないことは、各FIFOから出力される920−1〜9
20−8で知ることができる。
〜第8FlFOの順番で読み出される。また、次の読み
出しにあたるFlFOに読み出すべきセルが蓄積されて
いない場合、その次のFlFOからセルが読み出される
ことになる。第1〜第8FlFOにセルが蓄積されてい
ないことは、各FIFOから出力される920−1〜9
20−8で知ることができる。
【0161】(j)8WlR−FlFO720から読み
出されるセルは、回線622−1を介してパラレル展開
回路724に入力される。パラレル展開回路724で
は、5.76MHzの周期で読み出される108パラレ
ルのセル926を、155MHzの4パラレルのセル9
30に展開し、出力ポート725より出力する。
出されるセルは、回線622−1を介してパラレル展開
回路724に入力される。パラレル展開回路724で
は、5.76MHzの周期で読み出される108パラレ
ルのセル926を、155MHzの4パラレルのセル9
30に展開し、出力ポート725より出力する。
【0162】ポート725より出力されるセルは、図7
が第1出力回線用のバッファ部であることから、第1出
力回線用の出力部行きのセルとなる。
が第1出力回線用のバッファ部であることから、第1出
力回線用の出力部行きのセルとなる。
【0163】(k)バッファ部より出力されるセルは、
セルの先頭とタイミング/フレーム生成部705で生成
されるフレームの先頭とが一致した状態で出力される。
タイミング/フレーム生成部705で生成されるフレー
ムは、4面構成のバッファ部のうち第1出力回線用のバ
ッファ部から出力されるセルの先頭を識別するためのフ
レームである。フレーム929とセル930の位相関係
は図9に示す通りである。
セルの先頭とタイミング/フレーム生成部705で生成
されるフレームの先頭とが一致した状態で出力される。
タイミング/フレーム生成部705で生成されるフレー
ムは、4面構成のバッファ部のうち第1出力回線用のバ
ッファ部から出力されるセルの先頭を識別するためのフ
レームである。フレーム929とセル930の位相関係
は図9に示す通りである。
【0164】その他のバッファ部においても、出力され
るセル930と、それぞれのバッファ部で生成されるフ
レーム929の位相関係は同様で、先頭が一致した状態
で出力される。また、出力されるセルの周期(フレーム
の周期)は1セル周期である。
るセル930と、それぞれのバッファ部で生成されるフ
レーム929の位相関係は同様で、先頭が一致した状態
で出力される。また、出力されるセルの周期(フレーム
の周期)は1セル周期である。
【0165】(l)8WlR−FlFO720は、入力
ポートと同数のバッファフル通知信号726−1〜72
6−8を出力し、書き込み制御部716−1〜716−
8に出力しいる。ここで、バッファフル通知信号726
−1〜726−8が、第1〜第8FlFO916−1〜
916−8にその容量を越えるセルの書き込みを禁止す
るための信号である。
ポートと同数のバッファフル通知信号726−1〜72
6−8を出力し、書き込み制御部716−1〜716−
8に出力しいる。ここで、バッファフル通知信号726
−1〜726−8が、第1〜第8FlFO916−1〜
916−8にその容量を越えるセルの書き込みを禁止す
るための信号である。
【0166】従って、書き込み制御部716−1〜71
6−8は、バッファフル通知726−1〜726−8を
受けた場合、たとえ自身のバッファに書き込むべきセル
があった場合でも、メモリ書き込みのためのイネーブル
信号719−1〜719−8を有効としない。
6−8は、バッファフル通知726−1〜726−8を
受けた場合、たとえ自身のバッファに書き込むべきセル
があった場合でも、メモリ書き込みのためのイネーブル
信号719−1〜719−8を有効としない。
【0167】これは、すでに書き込まれているセルに対
してセルの上書きを禁止するためである。また、バッフ
ァに書き込まれるべきセルであるにも関わらず、バッフ
ァフル通知726−1〜726−8により書き込みを禁
止されたセルは廃棄されたことになる。
してセルの上書きを禁止するためである。また、バッフ
ァに書き込まれるべきセルであるにも関わらず、バッフ
ァフル通知726−1〜726−8により書き込みを禁
止されたセルは廃棄されたことになる。
【0168】(A−2−4)出力部における動作
図11は、第1出力回線用の第1出力部の詳細図であ
る。図11を用いて、第1出力部を説明する。その他の
全ての出力部についても全く同一の動作をする。
る。図11を用いて、第1出力部を説明する。その他の
全ての出力部についても全く同一の動作をする。
【0169】(a)4面あるバッファ部の第1出力回線
用のバッファ部からは、それぞれ、セルとフレームが第
1出力部の位相整合部1103に入力される。
用のバッファ部からは、それぞれ、セルとフレームが第
1出力部の位相整合部1103に入力される。
【0170】このうち、1100−1と1101−1
は、1面のバッファ部から入力される第1−1セルと第
1−1フレームの入力である。また、1100−2と1
101−2は、2面のバッファ部から入力される第2−
1セルと第2−1フレームの入力である。1100−3
と1101−3は、3面のバッファ部から入力される第
3−1セルと第3−1フレームの入力である。1100
−4と1101−4は、2面のバッファ部から入力され
る第4−1セルと第4−1フレームの入力である。
は、1面のバッファ部から入力される第1−1セルと第
1−1フレームの入力である。また、1100−2と1
101−2は、2面のバッファ部から入力される第2−
1セルと第2−1フレームの入力である。1100−3
と1101−3は、3面のバッファ部から入力される第
3−1セルと第3−1フレームの入力である。1100
−4と1101−4は、2面のバッファ部から入力され
る第4−1セルと第4−1フレームの入力である。
【0171】あるバッファ面から出力されるセルとフレ
ームの先頭は一致して入力される。しかし、バッファ面
間のセルとフレームの位置関係、クロックの位相は、ス
イッチ装置内部を信号が通る経路によっては微妙にずれ
ていることがある。
ームの先頭は一致して入力される。しかし、バッファ面
間のセルとフレームの位置関係、クロックの位相は、ス
イッチ装置内部を信号が通る経路によっては微妙にずれ
ていることがある。
【0172】従って、位相整合部1103において出力
部に入力される全てのセルならびにフレームは、入力部
の動作説明(a)項で説明したのと同様、図10の要領
で信号間の位相合わせが行われる。
部に入力される全てのセルならびにフレームは、入力部
の動作説明(a)項で説明したのと同様、図10の要領
で信号間の位相合わせが行われる。
【0173】すなわち、位相整合部1103で位相合わ
せが行われ、バッファ部1〜4面の第1出力回線に対応
する各バッファ部からの第1−1セル1101−1〜第
第4−1セル1101−4は、セルの先頭が一致した状
態で、回線1106−1〜1106−4より出力され
る。
せが行われ、バッファ部1〜4面の第1出力回線に対応
する各バッファ部からの第1−1セル1101−1〜第
第4−1セル1101−4は、セルの先頭が一致した状
態で、回線1106−1〜1106−4より出力され
る。
【0174】(b)位相整合部1103でフレームの位
置関係は一致するので、その情報1004をもとに第1
出力回線の第1フレーム1110がフレーム生成部11
05で生成される。第1フレーム1110は、出力部か
ら出力される第1出力回線の出力セルの先頭位置を識別
するための信号である。
置関係は一致するので、その情報1004をもとに第1
出力回線の第1フレーム1110がフレーム生成部11
05で生成される。第1フレーム1110は、出力部か
ら出力される第1出力回線の出力セルの先頭位置を識別
するための信号である。
【0175】(c)位相整合部1103において位相関
係の一致した155MHzの4パラレルのセルは110
6−1〜1104からパラレル展開回路1107に入力
する。パラレル展開回路1107では、合計16パラレ
ルの信号を8パラレル310MHzの信号に変換して第
1出力回線1108に出力する。これは、入力部で4分
割されたセルを出力部において1つの完全なセルに変換
して出力することを意味する。
係の一致した155MHzの4パラレルのセルは110
6−1〜1104からパラレル展開回路1107に入力
する。パラレル展開回路1107では、合計16パラレ
ルの信号を8パラレル310MHzの信号に変換して第
1出力回線1108に出力する。これは、入力部で4分
割されたセルを出力部において1つの完全なセルに変換
して出力することを意味する。
【0176】第1出力回線1108から出力される第1
出力セル1109と、第1フレーム1110は、セルの
先頭とフレームの先頭が一致した状態で出力される。
出力セル1109と、第1フレーム1110は、セルの
先頭とフレームの先頭が一致した状態で出力される。
【0177】これを図12を用いて説明する。セル12
02−1は、バッファ部1面の第1出力回線用のバッフ
ァ部から出力されるセルである。同じく、セル1202
−2は、バッファ部2面の第1出力回線用のバッファ部
から出力されるセルである。同じく、セル1202−3
は、バッファ部3面の第1出力回線用のバッファ部から
出力されるセルである。同じく、セル1202−4は、
バッファ部4面の第1出力回線用のバッファ部から出力
されるセルである。セル1202−1〜1202−4
は、155MHzの4パラレルのセルである。
02−1は、バッファ部1面の第1出力回線用のバッフ
ァ部から出力されるセルである。同じく、セル1202
−2は、バッファ部2面の第1出力回線用のバッファ部
から出力されるセルである。同じく、セル1202−3
は、バッファ部3面の第1出力回線用のバッファ部から
出力されるセルである。同じく、セル1202−4は、
バッファ部4面の第1出力回線用のバッファ部から出力
されるセルである。セル1202−1〜1202−4
は、155MHzの4パラレルのセルである。
【0178】出力部は、これらを出力セル1205のよ
うに、310MHzの8パラレルの完全な形のセルに交
換する。また、出力セル1205の先頭は、フレーム1
204の先頭と一致されて、1セル周期の間隔で出力さ
れる。
うに、310MHzの8パラレルの完全な形のセルに交
換する。また、出力セル1205の先頭は、フレーム1
204の先頭と一致されて、1セル周期の間隔で出力さ
れる。
【0179】(A−3)第1実施形態の効果
(1)大規模、大容量のATMスイッチ装置を、上述の
実施形態で説明した1段型の出力バッファ型スイッチで
構成することにより、従来技術の例で述べた(問題2)
〜(問題5)に対する解決手段を実施しなく済ませるこ
とができる。これにより、セル交換以外のハードウェア
の増大を抑制し、回路構成を簡略化できる。
実施形態で説明した1段型の出力バッファ型スイッチで
構成することにより、従来技術の例で述べた(問題2)
〜(問題5)に対する解決手段を実施しなく済ませるこ
とができる。これにより、セル交換以外のハードウェア
の増大を抑制し、回路構成を簡略化できる。
【0180】(2)上述の動作説明((A−2−2)入
力部の動作説明(c)項)で述べたように、本実施形態
における入力部では、入力セルのパラレル展開時に、バ
スの動作速度を低減している。すなわち、実施形態の場
合、310MHzの8パラレルのセルを、16パラレル
に展開することによりバスの動作速度を155MHzに
まで落とすことができる。
力部の動作説明(c)項)で述べたように、本実施形態
における入力部では、入力セルのパラレル展開時に、バ
スの動作速度を低減している。すなわち、実施形態の場
合、310MHzの8パラレルのセルを、16パラレル
に展開することによりバスの動作速度を155MHzに
まで落とすことができる。
【0181】最大432パラレル(8パラレル×54バ
イト)にまで展開できるが、パラレル展開数の増加は、
LSI化を考慮した場合のピンネックになり、入力部に
収容できる回線数を減らすことになる。
イト)にまで展開できるが、パラレル展開数の増加は、
LSI化を考慮した場合のピンネックになり、入力部に
収容できる回線数を減らすことになる。
【0182】また、ブロック間の配線数の増加はPCB
ボード上の配線を困難にするばかりでなく、信号間のビ
ット同期の保証を困難にする。従って、実施形態の場合
には16パラレルに留めている。
ボード上の配線を困難にするばかりでなく、信号間のビ
ット同期の保証を困難にする。従って、実施形態の場合
には16パラレルに留めている。
【0183】(3)上述の動作説明((A−2−2)入
力部の動作説明(d)項)で述べたように、本実施形態
における入力部では、宛先情報である入力セルの第1オ
クテットを多重することにより入力部からの配線数を削
減することができる。
力部の動作説明(d)項)で述べたように、本実施形態
における入力部では、宛先情報である入力セルの第1オ
クテットを多重することにより入力部からの配線数を削
減することができる。
【0184】なお、宛先情報を回線毎に、回線に付随す
る形態で回線数分だけ設ける方法が報告されている。実
施形態の場合は、宛先情報は8パラレルであり、入力部
が収容する回線数は8回線であった。
る形態で回線数分だけ設ける方法が報告されている。実
施形態の場合は、宛先情報は8パラレルであり、入力部
が収容する回線数は8回線であった。
【0185】しかし、入力部に収容する回線数を16回
線に増やした場合でも、宛先情報信号の信号数は8本で
済む。
線に増やした場合でも、宛先情報信号の信号数は8本で
済む。
【0186】また、入力部に収容する回線数が27回線
を越える場合、例えば32回線の場合、8パラレルの信
号をさらに追加しても宛先情報信号の信号数は、32回
線に対して16本で済み全体としては削減されることに
なる。
を越える場合、例えば32回線の場合、8パラレルの信
号をさらに追加しても宛先情報信号の信号数は、32回
線に対して16本で済み全体としては削減されることに
なる。
【0187】(4)上述の動作説明((A−2−3)バ
ッファ部の動作説明(d)項)で述べたように、本実施
形態におけるバッファ部では、入力されるセルをアドレ
スフィルタ部内でさらにパラレル展開することにより、
セルの動作周波数を低減している。これにより、バッフ
ァメモリのアクセス速度を低減することができる。
ッファ部の動作説明(d)項)で述べたように、本実施
形態におけるバッファ部では、入力されるセルをアドレ
スフィルタ部内でさらにパラレル展開することにより、
セルの動作周波数を低減している。これにより、バッフ
ァメモリのアクセス速度を低減することができる。
【0188】すなわち、この実施形態の場合には、入力
部で、入力を8パラレルから16パラレルに変換し、さ
らに、バッファ部で、その内の4パラレルの信号を10
8パラレルに展開している。バッファ部は、入力1回線
に対し4面構成なので、バッファ部内で108パラレル
展開することは、8パラレルの入力セルを432パラレ
ルに展開したことと等価である。
部で、入力を8パラレルから16パラレルに変換し、さ
らに、バッファ部で、その内の4パラレルの信号を10
8パラレルに展開している。バッファ部は、入力1回線
に対し4面構成なので、バッファ部内で108パラレル
展開することは、8パラレルの入力セルを432パラレ
ルに展開したことと等価である。
【0189】なお、この効果の項(3)で述べた通り、
ブロック間の配線を極力減らすために、バッファ部内で
パラレル展開しているのである。
ブロック間の配線を極力減らすために、バッファ部内で
パラレル展開しているのである。
【0190】(5)上述の動作説明((A−2−3)バ
ッファ部の動作説明(e)項)で述べたように、本実施
形態におけるセル多重部では、セル多重において(入力
回線数+1)多重を実施している。これは、メモリ読み
出し期間を設け、バッファからのメモリ読み出しの制御
を容易にし、メモリ読み出しの周期を1セル周期に固定
することができる。
ッファ部の動作説明(e)項)で述べたように、本実施
形態におけるセル多重部では、セル多重において(入力
回線数+1)多重を実施している。これは、メモリ読み
出し期間を設け、バッファからのメモリ読み出しの制御
を容易にし、メモリ読み出しの周期を1セル周期に固定
することができる。
【0191】(6)上述の動作説明((A−2−3)バ
ッファ部の動作説明(g)項)で述べたように、本実施
形態では、メモリへのセル書き込みの際、宛先情報から
ライトイネーブル信号を生成している。宛先情報は複数
あるバッファ部に共通に入力される。バッファ部同志は
独立動作しており、セルの書き込み動作も独立動作する
ことが可能である。
ッファ部の動作説明(g)項)で述べたように、本実施
形態では、メモリへのセル書き込みの際、宛先情報から
ライトイネーブル信号を生成している。宛先情報は複数
あるバッファ部に共通に入力される。バッファ部同志は
独立動作しており、セルの書き込み動作も独立動作する
ことが可能である。
【0192】複数あるうちのバッファ部の一つをマスタ
とし、これに宛先情報を入力しライトイネーブル信号を
生成し、他のバッファ部をスレーブとし、これらにイネ
ーブル信号を供給してセルの書き込みを行う方法も報告
されている。
とし、これに宛先情報を入力しライトイネーブル信号を
生成し、他のバッファ部をスレーブとし、これらにイネ
ーブル信号を供給してセルの書き込みを行う方法も報告
されている。
【0193】この様なマスタ・スレーブ方式は、バッフ
ァ部問の同期動作が必要となり制御が複雑になる。
ァ部問の同期動作が必要となり制御が複雑になる。
【0194】本実施形態では、その様な制御は必要なく
回路構成が簡単で済む。
回路構成が簡単で済む。
【0195】(7)上述の動作説明((A−2−3)バ
ッファ部の動作説明(h)及び(i)項)で述べた8W
1R−FIFOの構成例は、内部に8個のFIFOを配
置している。1個のFIFOとして構成することは可能
であるが、ライトポートにおける多重が前提となり、メ
モリアクセス速度をさげるための構成が意味をなさなく
なる。
ッファ部の動作説明(h)及び(i)項)で述べた8W
1R−FIFOの構成例は、内部に8個のFIFOを配
置している。1個のFIFOとして構成することは可能
であるが、ライトポートにおける多重が前提となり、メ
モリアクセス速度をさげるための構成が意味をなさなく
なる。
【0196】従って、8個のFIFOの読み出しを選択
する方式で、メモリアクセス速度を上げることなく8ラ
イトポート同時書き込み、1リード読み出しが可能とな
る。
する方式で、メモリアクセス速度を上げることなく8ラ
イトポート同時書き込み、1リード読み出しが可能とな
る。
【0197】これは、1ライトポートのFIFOを用い
るのに対し、1/8のアクセス速度で書き込みが可能と
なることを意味している。
るのに対し、1/8のアクセス速度で書き込みが可能と
なることを意味している。
【0198】メモリアクセス速度を下げることは(問題
1)で述べたことを解決できる。
1)で述べたことを解決できる。
【0199】(8)上述の動作説明((A−2−3)バ
ッファ部の動作説明(l)項)で述べたように、複数回
線単位にセル書き込みのためのFIFOを個別に用意
し、FIFOごとにメモリフルの状態を通知する信号を
有していることにより、特定の回線グループにセルが集
中しても、他の回線グループのセルの書き込みには影響
しない。
ッファ部の動作説明(l)項)で述べたように、複数回
線単位にセル書き込みのためのFIFOを個別に用意
し、FIFOごとにメモリフルの状態を通知する信号を
有していることにより、特定の回線グループにセルが集
中しても、他の回線グループのセルの書き込みには影響
しない。
【0200】1つのFIFOで構成した場合、FIFO
がフルになった時点でセルを廃棄することになり、入力
回線の全てに影響を及ぼす可能性がある。
がフルになった時点でセルを廃棄することになり、入力
回線の全てに影響を及ぼす可能性がある。
【0201】実施形態の場合は、64回線を8回線単位
でFIFOに対し、セルの書き込みを行なっている。第
1出力回線のバッファ部の第9入力回線〜第64入力回
線には影響を及ぼさない。
でFIFOに対し、セルの書き込みを行なっている。第
1出力回線のバッファ部の第9入力回線〜第64入力回
線には影響を及ぼさない。
【0202】(9)上述の動作説明(A−2−2)入力
部の動作説明(a)項、(A−2−3)バッファ部の動
作説明(a)項及び(A−2−4)出力部の動作説明
(a)項で述べたように、入力部、バッファ部、出力部
の各機能ブロックでは、全ての主情報に対して位相整合
を実施している。これにより複数ある機能ブロック間の
独立動作を保証することが可能となる。
部の動作説明(a)項、(A−2−3)バッファ部の動
作説明(a)項及び(A−2−4)出力部の動作説明
(a)項で述べたように、入力部、バッファ部、出力部
の各機能ブロックでは、全ての主情報に対して位相整合
を実施している。これにより複数ある機能ブロック間の
独立動作を保証することが可能となる。
【0203】一般に、入力部、バッファ部、出力部すべ
ての機能ブロックを1個のLSIで構成するのが理想で
はあるが、現状の技術では不可能である。従って、実際
には、複数のLSIの分割して、スイッチ装置を構成す
ることになる。このため、スイッチ装置内では、機能ブ
ロック間はPCBボード上で配線されることになる。従
って、機能ブロック間の信号には配線の遅延が生じるこ
とになる。信号の速度が速ければ速いほど、遅延に対す
る要求が厳しくなる。
ての機能ブロックを1個のLSIで構成するのが理想で
はあるが、現状の技術では不可能である。従って、実際
には、複数のLSIの分割して、スイッチ装置を構成す
ることになる。このため、スイッチ装置内では、機能ブ
ロック間はPCBボード上で配線されることになる。従
って、機能ブロック間の信号には配線の遅延が生じるこ
とになる。信号の速度が速ければ速いほど、遅延に対す
る要求が厳しくなる。
【0204】しかし、入力部とバッファ部間の全ての信
号のビット同期をとることは困難である。同様に、バッ
ファ部と出力部間の全ての信号のビット同期を取ること
も困難である。
号のビット同期をとることは困難である。同様に、バッ
ファ部と出力部間の全ての信号のビット同期を取ること
も困難である。
【0205】従って、ビット同期の保証はフレームとセ
ルにとどめ、各機能ブロックで位相整合を実施すること
によりセル交換の動作を保証してる。これは、各ブロッ
ク間で、同期情報のやり取りを必要としないことを意味
し、スイッチの構成を容易にすることにもつながる。
ルにとどめ、各機能ブロックで位相整合を実施すること
によりセル交換の動作を保証してる。これは、各ブロッ
ク間で、同期情報のやり取りを必要としないことを意味
し、スイッチの構成を容易にすることにもつながる。
【0206】(B)第2実施形態
以下、図面について、本発明の第2の実施形態を説明す
る。
る。
【0207】(B−1)第2実施形態の構成
上述の第1の実施形態では、1つのバッファ部に1つの
8W1R−FIFOを配置していたのに対し、この第2
の実際形態では、図13のように2つ配置する。
8W1R−FIFOを配置していたのに対し、この第2
の実際形態では、図13のように2つ配置する。
【0208】図13は、入力される信号は図11と同じ
である。位相整合後のセルを第1出力回線用の第1〜第
8アドレスフィルタだけでなく、第2出力回線用の第9
〜第16アドレスフィルタに入力している。フレーム
は、第1出力回線と第2出力回線に共通のフレームとな
る。
である。位相整合後のセルを第1出力回線用の第1〜第
8アドレスフィルタだけでなく、第2出力回線用の第9
〜第16アドレスフィルタに入力している。フレーム
は、第1出力回線と第2出力回線に共通のフレームとな
る。
【0209】(B−2)第2実施形態の動作
続いて、この第2の実施形態に係るATMスイッチ装置
の動作を説明する。ただし、位相整合部、第1〜第16
アドレスフィルタ部、第1及び第2の8W1R−FIF
O、第1及び第2パラレル展開回路、タイミング/フレ
ーム生成部、読み出し制御部の内部構成及び動作は、第
1の実施形態の場合と全く同じであるのでその説明は省
略する。
の動作を説明する。ただし、位相整合部、第1〜第16
アドレスフィルタ部、第1及び第2の8W1R−FIF
O、第1及び第2パラレル展開回路、タイミング/フレ
ーム生成部、読み出し制御部の内部構成及び動作は、第
1の実施形態の場合と全く同じであるのでその説明は省
略する。
【0210】この図13に示す第2の実施形態に特有な
部分は、第1出力回線及び第2出力回線用のバッファ部
の構成である。従って、第1出力回線用の第1〜第8ア
ドレスフィルタにはRB=1を、第2出力回線用の第1
〜第8アドレスフィルタにはRB=2を設定しなければ
ならない。
部分は、第1出力回線及び第2出力回線用のバッファ部
の構成である。従って、第1出力回線用の第1〜第8ア
ドレスフィルタにはRB=1を、第2出力回線用の第1
〜第8アドレスフィルタにはRB=2を設定しなければ
ならない。
【0211】第1の実施形態では、出力1回線にセルを
交換するのに、バッファ部を4個必要とする構成であっ
た。(これは、バッファ部が4面構成で出力1回線を構
成するためである。)これに対し、第2の実施形態で
は、4個のバッファ部で出力2回線のセルを交換でき
る。
交換するのに、バッファ部を4個必要とする構成であっ
た。(これは、バッファ部が4面構成で出力1回線を構
成するためである。)これに対し、第2の実施形態で
は、4個のバッファ部で出力2回線のセルを交換でき
る。
【0212】第1の実施形態で述べたが、1面に複数個
のバッファ部があるとしても、各バッファ部に入力され
る信号は共通である。従って、第2の実施形態では位相
整合後のセル及び宛先情報を第1出力回線と第2出力回
線の機能ブロックに入力している。これにより、1つの
バッファ部で出力2回線分が交換できるのである。
のバッファ部があるとしても、各バッファ部に入力され
る信号は共通である。従って、第2の実施形態では位相
整合後のセル及び宛先情報を第1出力回線と第2出力回
線の機能ブロックに入力している。これにより、1つの
バッファ部で出力2回線分が交換できるのである。
【0213】(B−3)第2の実施形態の効果
第1の実施形態においては、64回線を交換するには2
56(64×4)個のバッファ部が必要であったため、
1個のバッファ部を1個のLSIで実現する場合、バッ
ファ部だけで256個のLSIが必要となる。
56(64×4)個のバッファ部が必要であったため、
1個のバッファ部を1個のLSIで実現する場合、バッ
ファ部だけで256個のLSIが必要となる。
【0214】それに対し、第2の実施形態では、128
個のLSIで済む。これは、スイッチ装置のハード量の
削減及びブロック間の配線の削除が可能となり、装置構
成が容易になる等の効果を生む。
個のLSIで済む。これは、スイッチ装置のハード量の
削減及びブロック間の配線の削除が可能となり、装置構
成が容易になる等の効果を生む。
【0215】バッファ部に対する入力信号が共通である
ため、出力回線の数を増やしても入力ピンの数は変わら
ない。変わるのは出力回線の数だけである。出力1回線
に対する出力ピンの数はセルが4ピン、フレームが1ピ
ンだけである。回線数の拡張で増えるピン数はセルの4
ピンだけであり、回線の拡張がLSIピンネックにはつ
ながらない。
ため、出力回線の数を増やしても入力ピンの数は変わら
ない。変わるのは出力回線の数だけである。出力1回線
に対する出力ピンの数はセルが4ピン、フレームが1ピ
ンだけである。回線数の拡張で増えるピン数はセルの4
ピンだけであり、回線の拡張がLSIピンネックにはつ
ながらない。
【0216】LSIのプロセス技術の進歩により、1個
のバッファ出出力4回線を交換するなどの回線規模の拡
張を実施することも可能である。
のバッファ出出力4回線を交換するなどの回線規模の拡
張を実施することも可能である。
【0217】(C)他の実施形態
なお、上述の実施形態においては、ATMスイッチ装置
について述べたが、かかるATMセルの交換機能を有す
る装置や機器であれば適用することができる。
について述べたが、かかるATMセルの交換機能を有す
る装置や機器であれば適用することができる。
【0218】また、上述の実施形態においては、入力6
4回線×出力64回線の場合において用いる回路構成の
一例を説明したが、入力部、バッファ部、出力部の各個
数及びこれらの内部構成はそれぞれ、システムに応じて
他の構成を採り得る。
4回線×出力64回線の場合において用いる回路構成の
一例を説明したが、入力部、バッファ部、出力部の各個
数及びこれらの内部構成はそれぞれ、システムに応じて
他の構成を採り得る。
【0219】
【発明の効果】上述のように、本発明によれば、ATM
セル交換装置を、n個の入力回線のうち複数の入力回線
を収容する複数の入力手段と、1又は複数のバッファ手
段及び出力手段を有する1段の単位スイッチを具備する
出力バッファ型とし、各入力手段が、収容する各入力回
線のそれぞれから入力されるATMセルを1グループと
してパラレル展開するパラレル展開部と、パラレル展開
したATMセルを1グループとして多重するATMセル
多重部と、収容する各入力回線から入力される各ATM
セルから宛先情報を抽出する宛先情報抽出部と、抽出し
た宛先情報を1グループとして多重する宛先情報多重部
とを有することにより、宛先情報の伝送に必要とされる
配線数を収容回線数に比して少なくすることができる。
セル交換装置を、n個の入力回線のうち複数の入力回線
を収容する複数の入力手段と、1又は複数のバッファ手
段及び出力手段を有する1段の単位スイッチを具備する
出力バッファ型とし、各入力手段が、収容する各入力回
線のそれぞれから入力されるATMセルを1グループと
してパラレル展開するパラレル展開部と、パラレル展開
したATMセルを1グループとして多重するATMセル
多重部と、収容する各入力回線から入力される各ATM
セルから宛先情報を抽出する宛先情報抽出部と、抽出し
た宛先情報を1グループとして多重する宛先情報多重部
とを有することにより、宛先情報の伝送に必要とされる
配線数を収容回線数に比して少なくすることができる。
【0220】また、上述のように、本発明によれば、A
TMセル交換装置を、n個の入力回線のうち複数の入力
回線を収容する複数の入力手段と、1又は複数のバッフ
ァ手段及び出力手段を有する1段の単位スイッチを具備
する出力バッファ型とし、各バッファ手段が、各入力手
段が収容する複数の入力回線を1グループとして、各入
力手段からのATMセルを各グループ毎にパラレル展開
するパラレル展開部と、パラレル展開後の各グループ毎
のATMセルを各グループ毎に多重するATMセル多重
部とを有することにより、バッファ内部に存在するバッ
ファメモリへのアクセス速度を低減することができる。
またこのように、バッファ内部にてパラレル展開するこ
とにより、当該バッファ手段と出力手段との間の配線数
を低減することができる。
TMセル交換装置を、n個の入力回線のうち複数の入力
回線を収容する複数の入力手段と、1又は複数のバッフ
ァ手段及び出力手段を有する1段の単位スイッチを具備
する出力バッファ型とし、各バッファ手段が、各入力手
段が収容する複数の入力回線を1グループとして、各入
力手段からのATMセルを各グループ毎にパラレル展開
するパラレル展開部と、パラレル展開後の各グループ毎
のATMセルを各グループ毎に多重するATMセル多重
部とを有することにより、バッファ内部に存在するバッ
ファメモリへのアクセス速度を低減することができる。
またこのように、バッファ内部にてパラレル展開するこ
とにより、当該バッファ手段と出力手段との間の配線数
を低減することができる。
【0221】さらに、上述のように、本発明によれば、
ATMセル交換装置を、n個の入力回線のうち複数の入
力回線を収容する複数の入力手段と、1又は複数のバッ
ファ手段及び出力手段を有する1段の単位スイッチを具
備する出力バッファ型とし、各バッファ手段の出力段
が、各入力手段が収容する複数の入力回線を1グループ
として、各グループ毎の先入先出型記憶部と、グループ
毎の先入先出型記憶手段より順番にATMセルを読み出
して出力するATMセルを各グループ毎で選択する選択
部とを有することにより、特定の回線についての伝送セ
ルの増大によりセル廃棄の必要が生じる場合にも、その
影響を当該回線と共に収容されている回線の範囲で収め
ることができる。
ATMセル交換装置を、n個の入力回線のうち複数の入
力回線を収容する複数の入力手段と、1又は複数のバッ
ファ手段及び出力手段を有する1段の単位スイッチを具
備する出力バッファ型とし、各バッファ手段の出力段
が、各入力手段が収容する複数の入力回線を1グループ
として、各グループ毎の先入先出型記憶部と、グループ
毎の先入先出型記憶手段より順番にATMセルを読み出
して出力するATMセルを各グループ毎で選択する選択
部とを有することにより、特定の回線についての伝送セ
ルの増大によりセル廃棄の必要が生じる場合にも、その
影響を当該回線と共に収容されている回線の範囲で収め
ることができる。
【図1】第1の実施形態に係るATMスイッチ装置の構
成を示すブロック図である。
成を示すブロック図である。
【図2】従来型のATMスイッチ装置の構成を示すブロ
ック図である。
ック図である。
【図3】ATMセルフォーマットを示す図である。
【図4】単位スイッチを多段接続して構成したATMス
イッチ装置の構成を示すブロック図である。
イッチ装置の構成を示すブロック図である。
【図5】入力部の構成を示すブロック図である。
【図6】入力部におけるATMセルの展開動作を示す図
である。
である。
【図7】バッファ部の全体構成を示すブロック図であ
る。
る。
【図8】バッファ部内アドレスフィルタ部での動作を示
す図である。
す図である。
【図9】バッファ部出力段に設けるFIFOメモリの動
作説明に供する図である。
作説明に供する図である。
【図10】位相整合部の入出力関係を示す図である。
【図11】出力部の構成を示すブロック図である。
【図12】出力部の動作説明に供する図である。
【図13】第2の実施形態に係るATMスイッチ装置の
うちバッファ部の構成例を示すブロック図である。
うちバッファ部の構成例を示すブロック図である。
102…入力部、105…バッファ部、108…出力
部、503、703、1003…位相整合部、505、
705…タイミング/フレーム生成部、508…宛先抽
出部、509…パラレル展開回路、511…宛先多重
部、710…アドレスフィルタ部、720…8ライトポ
ート1リードポート型FIFOメモリ、721…読出制
御部、916…FIFOメモリ、921…セレクタ、1
005…フレーム生成部。
部、503、703、1003…位相整合部、505、
705…タイミング/フレーム生成部、508…宛先抽
出部、509…パラレル展開回路、511…宛先多重
部、710…アドレスフィルタ部、720…8ライトポ
ート1リードポート型FIFOメモリ、721…読出制
御部、916…FIFOメモリ、921…セレクタ、1
005…フレーム生成部。
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7,DB名)
H04L 12/56
Claims (7)
- 【請求項1】 n個の入力回線のうち複数の入力回線を
収容する複数の入力手段と、1又は複数のバッファ手段
及び出力手段を有する1段の単位スイッチを具備する出
力バッファ型のATMセル交換装置において、 上記各入力手段が、収容する上記各入力回線のそれぞれから入力されるAT
Mセルを1グループとしてパラレル展開するパラレル展
開部と、 パラレル展開した上記ATMセルを1グループとして多
重するATMセル多重部と、 収容する上記各入力回線から 入力される各ATMセルか
ら宛先情報を抽出する宛先情報抽出部と、上記 抽出した宛先情報を1グループとして多重する宛先
情報多重部とを有することを特徴とするATMセル交換
装置。 - 【請求項2】 n個の入力回線のうち複数の入力回線を
収容する複数の入力手段と、1又は複数のバッファ手段
及び出力手段を有する1段の単位スイッチを具備する出
力バッファ型のATMセル交換装置において、 上記各バッファ手段が、上記各入力手段が収容する複数の入力回線を1グループ
として、上記各入力手段からのATMセルを各グループ
毎にパラレル展開する パラレル展開部と、 パラレル展開後の上記各グループ毎のATMセルを各グ
ループ毎に多重するATMセル多重部とを有することを
特徴とするATMセル交換装置。 - 【請求項3】 請求項2に記載のATMセル交換装置に
おいて、 上記各バッファ手段が、多重出力される各ATMセルに
ついての書込許可信号を、当該ATMセルの宛先情報に
基づいて生成し上記出力手段へ出力する書込制御部を有
することを特徴とするATMセル交換装置。 - 【請求項4】 n個の入力回線のうち複数の入力回線を
収容する複数の入力手段と、1又は複数のバッファ手段
及び出力手段を有する1段の単位スイッチを具備する出
力バッファ型のATMセル交換装置において、 上記各バッファ手段の出力段が、上記各入力手段が収容する複数の入力回線を1グループ
として、各グループ毎の 先入先出型記憶部と、上記グループ毎の 先入先出型記憶手段より順番にATM
セルを読み出して出力するATMセルを各グループ毎で
選択する選択部とを有することを特徴とするATMセル
交換装置。 - 【請求項5】 請求項4に記載のATMセル交換装置に
おいて、 上記各バッファ手段は、上記先入先出型記憶部に対する
ATMセルの書き込み、読み出し、廃棄を各グループ毎
に個別に制御することを特徴とするATMセル交換装
置。 - 【請求項6】 請求項1に記載のn個の入力回線のうち
複数の入力回線を収容する入力手段と、請求項2〜5の
いずれかに記載のバッファ手段と、出力手段とをそれぞ
れ1又は複数有する1段の単位スイッチを具備する出力
バッファ型のATMセル交換装置。 - 【請求項7】 請求項6に記載のATMセル交換装置に
おいて、上記各入力手段、各バッファ手段及び各出力手
段の入力段が、配線間の位相差を取り除く位相整合部を
有することを特徴とするATMセル交換装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13097097A JP3434671B2 (ja) | 1997-05-21 | 1997-05-21 | Atmセル交換装置 |
US08/991,189 US6185211B1 (en) | 1997-05-21 | 1997-12-16 | ATM cell exchange |
SG9704583A SG88738A1 (en) | 1997-05-21 | 1997-12-19 | Atm cell exchange |
CNB981083668A CN1233134C (zh) | 1997-05-21 | 1998-05-13 | Atm信号交换设备 |
KR1019980017839A KR100329915B1 (ko) | 1997-05-21 | 1998-05-18 | 에이티엠 셀 교환장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13097097A JP3434671B2 (ja) | 1997-05-21 | 1997-05-21 | Atmセル交換装置 |
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Publication Number | Publication Date |
---|---|
JPH10322357A JPH10322357A (ja) | 1998-12-04 |
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Family
ID=15046872
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13097097A Expired - Fee Related JP3434671B2 (ja) | 1997-05-21 | 1997-05-21 | Atmセル交換装置 |
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Country | Link |
---|---|
US (1) | US6185211B1 (ja) |
JP (1) | JP3434671B2 (ja) |
KR (1) | KR100329915B1 (ja) |
SG (1) | SG88738A1 (ja) |
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---|---|---|---|---|
US6384750B1 (en) * | 2000-03-23 | 2002-05-07 | Mosaid Technologies, Inc. | Multi-stage lookup for translating between signals of different bit lengths |
US7957371B2 (en) | 2002-06-21 | 2011-06-07 | Gvbb Holdings S.A.R.L. | Linearly expandable broadcast router apparatus |
US7440469B2 (en) * | 2003-10-14 | 2008-10-21 | Broadcom Corporation | Descriptor write back delay mechanism to improve performance |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2880271B2 (ja) * | 1990-08-17 | 1999-04-05 | 株式会社日立製作所 | 帯域制御方法および回路 |
DE4008080A1 (de) * | 1990-03-14 | 1991-09-19 | Standard Elektrik Lorenz Ag | Atm-vermittlungsstelle |
US5157654A (en) * | 1990-12-18 | 1992-10-20 | Bell Communications Research, Inc. | Technique for resolving output port contention in a high speed packet switch |
US5367520A (en) * | 1992-11-25 | 1994-11-22 | Bell Communcations Research, Inc. | Method and system for routing cells in an ATM switch |
JPH06253347A (ja) | 1993-03-02 | 1994-09-09 | Hitachi Ltd | Atmスイッチ及び多重化回路 |
JP2655481B2 (ja) * | 1994-04-28 | 1997-09-17 | 日本電気株式会社 | 出力バッファ型atmスイッチにおける優先制御方法 |
JPH08288965A (ja) * | 1995-04-18 | 1996-11-01 | Hitachi Ltd | スイッチングシステム |
US5856977A (en) * | 1997-05-15 | 1999-01-05 | Yang; Muh-Rong | Distribution network switch for very large gigabit switching architecture |
-
1997
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