JP3430504B2 - データ入力回路及び駆動装置 - Google Patents
データ入力回路及び駆動装置Info
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- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
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Description
びその回路を用いた平面表示装置の駆動装置に関する。
ータ線を駆動する駆動装置は、表示データである外部デ
ータを内部に取込むためのデータ入力回路を有してい
る。従来のデータ入力回路について、外部クロック信号
の立上りエッジで外部データを取込むシングルエッジ方
式と外部クロック信号の立上りエッジと立下りエッジで
外部データを取込むダブルエッジ方式を図4乃至図7を
参照して説明する。
入力回路は図4に示すように、外部クロック信号を供給
することにより内部クロック信号が出力される内部クロ
ックバッファ10と、外部データを供給することにより
内部データが出力されるデータバッファ11と、内部ク
ロック信号CKとスタート信号を供給することにより制
御信号C1,C2,…が出力される複数段(説明を簡明
にするため4段で説明する)のフリップフロップ回路1
2,12,12,12と、内部データが制御信号C1,
C2,C3,C4で取込まれ、出力データR1,R2,
R3,R4が出力される複数段(4段)のデータレジス
タ13,13,13,13とを含んでいる。
ク信号をフリップフロップ回路12に直接入力すると、
外部クロック信号の波形歪みにより誤動作する虞れがあ
るので、外部クロック信号の波形整形をすることにより
それを防止するために設けられており、内部クロック信
号は外部クロック信号に比べて遅延する。データバッフ
ァ11は、外部クロック信号に同期した外部データがそ
の同期を維持した状態で内部データとしてデータ入力回
路に取込まれるために、外部クロック信号に対する内部
クロック信号の遅延分を補償するタイミング調整や駆動
能力上昇のために設けられたものである。
12は、スタート信号を1段目に供給するとそのハイレ
ベルが内部クロック信号の立上りで読込まれ1段目→2
段目→3段目→4段目に順次転送され各段から内部デー
タ取込みの制御信号C1,C2,C3,C4が順次出力
される。データレジスタ13,13,13,13は、各
フリップフロップ回路12,12,12,12からの制
御信号C1,C2,C3,C4の立上りエッジで内部デ
ータが順次取込み記憶されると共に、データ出力R1,
R2,R3,R4が出力される。
る。外部クロック信号を内部クロックバッファ10に供
給すると内部クロック信号として外部クロック信号に比
べ遅延して各フリップフロップ回路12,12,12,
12に出力される。外部クロック信号の立上りエッジ1
は内部クロック信号の立上りエッジ1となり、この内部
クロック信号の立上りエッジ1でスタート信号のハイレ
ベルが1段目のフリップフロップ回路12に読込まれそ
の出力として制御信号C1がハイレベルに立上り、この
立上りエッジで1段目のデータレジスタ13に内部デー
タ1が取込まれ出力データR1が出力される。次に外部
クロック信号の立上りエッジ2は内部クロック信号の立
上りエッジ2となり、この内部クロック信号の立上りエ
ッジ2でスタート信号のロウレベルが1段目のフリップ
フロップ回路12に読込まれその出力として制御信号C
1がロウレベルに立下る。1段目のフリップフロップ回
路12の出力はスタート信号として2段目のフリップフ
ロップ回路12に転送されて内部クロック信号の立上り
エッジ2で制御信号C2がハイレベルに立上り、この立
上りエッジで2段目のデータレジスタ13に内部データ
2が取込まれ出力データR2が出力される。以下、同様
にスタート信号が3段目→4段目のフリップフロップ回
路12,12に転送されていき、外部クロック信号の立
上りエッジ3,4に対応する内部クロック信号の立上り
エッジ3,4に同期して内部データが3段目及び4段目
のデータレジスタ13,13に取込まれ出力データR3
及びR4が出力される。
力回路は図6に示すように、外部クロック信号を供給す
ることにより内部クロック信号が出力される内部クロッ
クバッファ20と、外部データを供給することにより内
部データが出力されるデータバッファ21と、内部クロ
ック信号とスタート信号を供給することにより制御信号
C1,C2,…が出力される複数段(説明を簡明にする
ため4段で説明する)のフリップフロップ回路22,2
2,22,22と、内部データを制御信号C1,C2,
C3,C4で取込まれ出力データR1,R2,R3,R
4が出力される複数段(4段)のデータレジスタ23,
23,23,23とを含んでいる。
ァ21及びデータレジスタ23は図4に示す内部クロッ
クバッファ10、データバッファ11及びデータレジス
タ13と同一動作をする。フリップフロップ回路22,
22,22,22は、スタート信号を1段目に供給する
とそのハイレベルが内部クロック信号の立上り及び立下
りで読込まれ1段目→2段目→3段目→4段目に順次転
送され各段から内部データ取込みの制御信号C1,C
2,C3,C4が順次出力される。
る。外部クロック信号を内部クロックバッファ20に供
給すると内部クロック信号として外部クロック信号に比
べ遅延して各フリップフロップ回路22,22,22,
22に出力される。外部クロック信号の立上りエッジ1
は内部クロック信号の立上りエッジ1となり、この内部
クロック信号の立上りエッジ1でスタート信号のハイレ
ベルが1段目のフリップフロップ回路22に読込まれそ
の出力として制御信号C1がハイレベルに立上り、この
立上りエッジで1段目のデータレジスタ23に内部デー
タ1が取込まれ出力データR1が出力される。次に外部
クロック信号の立下りエッジ2は内部クロック信号CK
の立下りエッジ2となり、この内部クロック信号の立下
りエッジ2でスタート信号のロウレベルが1段目のフリ
ップフロップ回路22に読込まれその出力として制御信
号C1がロウレベルに立下る。1段目のフリップフロッ
プ回路12の出力はスタート信号として2段目のフリッ
プフロップ回路22に転送されて内部クロック信号の立
下りエッジ2で制御信号C2がハイレベルに立上り、こ
の立上りエッジで2段目のデータレジスタ23に内部デ
ータ2が取込まれ出力データR2が出力される。以下、
同様にスタート信号が3段目→4段目のフリップフロッ
プ回路22,22に転送されていき、外部クロック信号
の立上り及び立下りエッジ3,4に対応する内部クロッ
ク信号の立上り及び立下りエッジ3,4に同期して内部
データが3段目及び4段目のデータレジスタ23,23
に取込まれ出力データR3及びR4が出力される。
パネルの種類に応じて図4に示すようなシングルエッジ
方式のデータ入力回路を有する駆動装置又は図6に示す
ようなダブルエッジ方式のデータ入力回路を有する駆動
装置をそれぞれ選択して別のICチップとして使い分けし
ていた。しかし、特に表示パネルのうちでも液晶表示パ
ネルは多品種化が進み、それらに対応するLCDドライ
バの設計時間の短縮を図るため汎用性のあるLCDドラ
イバが要求され、1チップ内でシングルエッジ方式とダ
ブルエッジ方式を切換え可能なデータ入力回路を有する
LCDドライバが要求されている。
タ入力回路において、外部クロック信号に同期した外部
データ信号が、その同期を維持した状態で取込まれるに
は、外部クロック信号が内部クロック信号になり、外部
データが内部データになっても同じ同期状態を維持して
いる必要があり、内部クロックバッファの遅延時間とデ
ータバッファ回路の遅延時間を同一にしなければならな
いため、タイミング設計が難しいという問題がある。従
って、これらの従来の入力回路を用いて1チップ内でシ
ングルエッジ方式とダブルエッジ方式を切換え可能なデ
ータ入力回路を設計する場合もタイミング設計が難しい
という問題がある。
力回路を比較すると、シングルエッジ方式はダブルエッ
ジ方式と同一速度で外部データを取込もうとすると外部
クロック信号だけでなく内部クロック信号の周波数も2
倍にする必要があり、その結果消費電力が大きくなり、
クロック周波数も高くなるため不要輻射によるEMI
(電磁妨害)に対しても不利である。本発明は上記問題
点に鑑みてなされたものであり、外部クロック信号が2
相の内部クロック信号に分かれ、ダブルエッジ方式のデ
ータ取込み動作をさせる際には、それらの2相の内部ク
ロック信号により外部データが内部データとして奇数番
目と偶数番目の二つに分かれて取込まれ、これらの二つ
の内部データが2相の内部クロック信号の立上りエッジ
で取込まれ、シングルエッジ方式のデータ取込み動作を
させる際には、2相の内部クロック信号がそれぞれ2分
周されこれらの2分周された内部クロック信号により外
部データが内部データとして奇数番目と偶数番目の二つ
に分かれて取込まれ、これらの二つの内部データが2分
周された内部クロック信号の立上りエッジで取込まれる
ことにより、シングルエッジ方式とダブルエッジ方式の
切換えが1チップ内で可能で、データ入力回路の設計に
際してはタイミング設計が簡単で、更に、シングルエッ
ジ方式のデータ取込み動作において、ダブルエッジ方式
と同一速度の外部データを取込む場合、内部クロック周
波数を従来のダブルエッジ方式より高くする必要がない
低消費電力化及びEMIの低減が可能なデータ入力回路
を提供することを目的とする。
力回路は、外部クロック信号の供給により相反する2相
の第1内部クロック信号が出力される内部クロックバッ
ファと、各第1内部クロック信号が供給され各第1内部
クロック信号に同一波形又は2分周された相反する2相
の第2内部クロック信号が切換信号により選択出力され
る2分周回路と、各第2内部クロック信号のうち一方の
信号が偶数段に供給され、偶数段からその一方の信号に
同期した制御信号が出力されると共に、他方の信号が奇
数段に供給され、奇数段からその他方の信号に同期した
制御信号が出力される複数段のフリップフロップ回路
と、各第2内部クロック信号が供給され、各第2内部ク
ロック信号のうち一方の信号に同期して外部データの奇
数番目が取込まれ内部データの奇数番目として出力され
ると共に、他方の信号に同期して外部データの偶数番目
が取込まれ内部データの偶数番目として出力されるデー
タバッファと、各段が各フリップフロップ回路に対応し
て設けられ、各制御信号に同期して奇数段に内部データ
の奇数番目が取込まれると共に、偶数段に内部データの
偶数番目が取込まれる複数段のデータレジスタとを含む
データ入力回路であって、切換信号が一方のレベルのと
き2分周回路からは各第1内部クロック信号が分周され
ずにそのまま出力され、外部データが外部クロック信号
のダブルエッジで取込まれるダブルエッジ方式として動
作し、他方のレベルのとき2分周回路からは各第1内部
クロック信号が2分周されて出力され、外部データが外
部クロック信号のシングルエッジで取込まれるシングル
エッジ方式として動作する。本発明の駆動装置は平面表
示装置に用いられ上記構成のデータ入力回路を有する。
上記構成の駆動装置は特に液晶表示装置用として好適で
ある。
のデータ入力回路を図1乃至図3を参照して説明する。
図1に示すように、外部クロック信号を供給することに
より第1内部クロック信号として内部クロック信号CK
1,CG1が出力される内部クロックバッファ30と、
内部クロック信号CK1,CG1と切換信号を供給する
ことにより内部クロック信号CK1,CG1が分周され
ずに同一波形で又は2分周されて第2内部クロック信号
として内部クロック信号CK2,CG2が選択出力され
る2分周回路34と、内部クロック信号CK2,CG2
と外部データとを供給することによりa出力及びb出力
から内部データが2出力されるデータバッファ31と、
内部クロック信号CK2,CG2とスタート信号ST
1,ST2を供給することにより制御信号C1,C2,
…が出力される複数段(説明を簡明にするため4段で説
明する)のフリップフロップ回路32,32,32,3
2と、内部データが制御信号C1,C2,C3,C4で
取込まれ出力データR1,R2,R3,R4が出力され
る複数段(4段)のデータレジスタ33,33,33,
33とを含んでいる。
ク信号を供給すると波形整形された相反する2相の内部
クロック信号CK1、CG1が出力される。内部クロッ
ク信号CK1,CG1は外部クロック信号に比べ遅延す
る。2分周回路34は、内部クロックCK1,CG1を
供給すると、切換信号がロウレベルのとき分周されずに
同一波形で内部クロック信号CK2,CG2として出力
され、ハイレベルのとき2分周されて内部クロック信号
CK2,CG2として出力される。データバッファ31
は、内部クロック信号CK2,CG2と外部データを供
給すると、外部データの奇数番目が内部クロック信号C
K2の立上りエッジで取込まれa出力から内部データの
奇数番目として出力されると共にクロック信号CG2の
立上りエッジで外部データの偶数番目が取込まれb出力
から内部データの偶数番目として出力される。
32は、奇数段である1段目及び3段目に内部クロック
信号CG2を、偶数段である2段目及び4段目に内部ク
ロック信号CK2を供給し、スタート信号ST1を1段
目に、スタート信号ST2を2段目に供給するとスター
ト信号ST1のハイレベルが内部クロック信号CG2の
立上りエッジで読込まれ、スタート信号ST2のハイレ
ベルが内部クロック信号CK2の立上りエッジで読込ま
れ1段目→3段目及び2段目→4段目にそれぞれ転送さ
れ各段から内部データ取込みの制御信号C1,C2,C
3,C4が順次出力される。データレジスタ33,3
3,33,33は、奇数段である1段目及び3段目にa
出力から内部データの奇数番目を、偶数段である2段目
及び4段目にb出力から内部データの偶数番目を供給
し、各フリップフロップ回路32,32,32,32か
らの制御信号C1,C2,C3,C4の立上りエッジで
内部データが順次取込み記憶されると共に、データ出力
R1,R2,R3,R4が出力される。
を併用して説明する。図7に示す外部クロック信号と同
一周波数の外部クロック信号を内部クロックバッファ3
0に供給すると内部クロックバッファ30から第1内部
クロック信号として外部クロック信号に遅延して同一波
形の内部クロック信号CK1と反転波形の内部クロック
信号CG1が生成出力され、2分周回路34に供給され
る。2分周回路34に内部クロック信号CK1,CG1
が供給されると、切換信号の供給に応じて2分周回路3
4から第2内部クロック信号として内部クロック信号C
K2,CG2が出力され、データバッファ31と各フリ
ップフロップ回路32,32,32,32に供給され
る。
図2に示すように動作させる場合、切換信号はロウレベ
ルで供給し、このとき内部クロック信号CK2,CG2
は内部信号CK1,CG1が分周されずに同一波形で2
分周回路34からデータバッファ31及び各フリップフ
ロップ回路32,32,32,32に供給される。各フ
リップフロップ回路32,32,32,32には内部ク
ロック信号CK2が第2段目及び第4段目に供給され、
内部クロック信号CG2が第1段目及び第3段目に供給
される。データバッファ31に図7に示す外部データと
同一速度で外部データ1,2,3,4を供給すると、内
部クロック信号CK2の立上りエッジ1,3で外部デー
タ1,3が取込まれa出力から1段目及び3段目のデー
タレジスタ33,33に内部データ1,3として出力さ
れ、内部クロック信号CG2の立上りエッジ2,4で外
部データ2,4が取込まれb出力から2段目及び4段目
のデータレジスタ33に内部データ2,4として出力さ
れる。
プフロップ回路32,32,32,32に供給される
と、内部クロック信号CG2の立上りエッジ2でスター
ト信号ST1のハイレベルが1段目のフリップフロップ
回路32に読込まれその出力として制御信号C1がハイ
レベルに立上り、この立上りエッジで1段目のデータレ
ジスタ33に内部データ1が取込まれ出力データR1が
出力される。同様に、内部クロック信号CK2の立上り
エッジ3でスタート信号ST2のハイレベルが2段目の
フリップフロップ回路32に読込まれその出力として制
御信号C2がハイレベルに立上り、この立上りエッジで
2段目のデータレジスタ33に内部データ2が取込まれ
出力データR2が出力される。
ジ4でスタート信号ST1のロウレベルが1段目のフリ
ップフロップ回路32に読込まれその出力として制御信
号C1がロウレベルに立下る。1段目のフリップフロッ
プ回路32の出力はスタート信号ST1として3段目の
フリップフロップ回路32に転送されて内部クロック信
号CG2の立上りエッジ4で制御信号C3がハイレベル
に立上り、この立上りエッジで3段目のデータレジスタ
33に内部データ3が取込まれ出力データR3が出力さ
れる。同様に内部クロック信号CK2の立上りエッジ5
でスタート信号ST2のロウレベルが2段目のフリップ
フロップ回路32に読込まれその出力として制御信号C
2がロウレベルに立下る。2段目のフリップフロップ回
路32の出力はスタート信号ST2として4段目のフリ
ップフロップ回路32に転送されて内部クロック信号C
K2の立上りエッジ5で制御信号C4がハイレベルに立
上り、この立上りエッジで4段目のデータレジスタ33
に内部データ4が取込まれ出力データR4が出力され
る。
ッファ30と2分周回路34を介してこれと同一周波数
の相反する2相の内部クロック信号CK2,CG2に分
かれ、この2相の内部クロック信号CK2,CG2によ
り、外部データがデータバッファ31を介して内部デー
タとして奇数番目と偶数番目に分かれると共にフリップ
フロップ回路32,32,32,32を介して制御信号
C1,C2,C3,C4が出力され、これらの制御信号
C1,C2,C3,C4により奇数段のデータレジスタ
33,33に内部データの奇数番目が取込まれると共に
偶数段目のデータレジスタ33,33に内部データの偶
数番目が取込まれようにしたので、外部クロック信号の
立上りエッジ及び立下りエッジで外部データが取込まれ
ることになり、ダブルエッジ方式の動作機能を有するこ
とになる。このダブルエッジ方式の動作の場合、図6に
示す従来のダブルエッジ方式よりも内部データの転送速
度が半分であるためタイミング設計が容易となる。
ジ方式で図3に示すように動作させる場合、切換信号は
ハイレベルで供給し、このとき内部クロック信号CK
2,CG2は内部信号CK1,CG1が2分周された波
形のものが2分周回路34からデータバッファ31及び
各フリップフロップ回路32,32,32,32に供給
される。以下、内部信号CK1,CG1が2分周された
内部クロック信号CK2,CG2により図2に示すダブ
ルエッジ方式の動作と同様にデータレジスタ33,3
3,33,33に内部データが取込まれる。
ッファ30と2分周回路34を介して2分周された相反
する2相の内部クロック信号CK2,CG2に分かれ、
この2相の内部クロック信号CK2,CG2により、外
部データがデータバッファ31を介して内部データとし
て奇数番目と偶数番目に分かれると共にフリップフロッ
プ回路32,32,32,32を介して制御信号C1,
C2,C3,C4が出力され、これらの制御信号C1,
C2,C3,C4により奇数段のデータレジスタ33,
33に内部データの奇数番目が取込まれると共に偶数段
目のデータレジスタ33,33に内部データの偶数番目
が取込まれようにしたので、外部クロック信号の立上り
エッジで外部データが取込まれることになり、シングル
エッジ方式の動作機能を有することになる。このシング
ルエッジ方式の動作の場合も、図4に示す従来のシング
ルエッジ方式よりも内部データの転送速度が半分である
ためタイミング設計が容易となる。また、この場合、図
4に示すシングルエッジ方式よりも内部クロック信号の
クロック周波数が半分に低くできるため、低消費電力化
及び不要輻射によるEMI(電磁妨害)の防止が図れ
る。
タ入力回路は1チップの半導体集積回路内で簡単な構成
でシングルエッジ方式とダブルエッジ方式の切換えが可
能となり、シングルエッジ方式とダブルエッジ方式の両
方の動作において従来のデータ入力回路と比較して内部
データの転送速度が半分であるため、データ取込みのタ
イミング設計が容易であり、また、シングルエッジ方式
の動作において、従来のシングルエッジ方式のデータ入
力回路より内部クロック信号の周波数が半分に低くでき
るため、低消費電力化及び不要輻射によるEMI(電磁
妨害)の防止が図れる。
ルやプラズマ表示パネル等の平面表示パネルの駆動装置
のデータ入力回路に適用可能であるが、特に平面表示パ
ネルのうちでも液晶表示パネルは多品種化が進み、それ
らに対応する駆動装置の設計時間の短縮を図るためにも
液晶表示パネルの駆動装置に適用すると効果が大きい。
ば、外部クロック信号が2相の内部クロック信号に分か
れ、ダブルエッジ方式のデータ取込み動作をさせる際に
は、それらの2相の内部クロック信号により外部データ
が内部データとして奇数番目と偶数番目の二つに分か
れ、これらの二つの内部データが2相の内部クロック信
号の立上りエッジで取込まれ、シングルエッジ方式のデ
ータ取込み動作をさせる際には、2相の内部クロック信
号が2分周されこれらの2分周された内部クロック信号
により外部データが内部データとして奇数番目と偶数番
目の二つに分かれ、これらの二つの内部データが2分周
された内部クロック信号の立上りエッジで取込まれるこ
とにより、シングルエッジ方式とダブルエッジ方式の切
換えが可能なデータ入力回路が1チップ内で実現でき、
このデータ入力回路を設計する際にはタイミング設計が
簡単となり、更に、シングルエッジ方式のデータ取込み
動作において、従来のシングルエッジ方式の内部クロッ
ク信号の周波数の半分にできるため低消費電力化及びE
MIの低減が可能となる。
成を示すブロック図。
イミングチャート図。
タイミングチャート図。
のブロック図。
ブロック図。
Claims (3)
- 【請求項1】外部クロック信号の供給により相反する2
相の第1内部クロック信号が出力される内部クロックバ
ッファと、 前記各第1内部クロック信号が供給され前記各第1内部
クロック信号に同一波形又は2分周された相反する2相
の第2内部クロック信号が切換信号により選択出力され
る2分周回路と、 前記各第2内部クロック信号のうち一方の信号が偶数段
に供給され、偶数段からその一方の信号に同期した制御
信号が出力されると共に、他方の信号が奇数段に供給さ
れ、奇数段からその他方の信号に同期した制御信号が出
力される複数段のフリップフロップ回路と、 前記各第2内部クロック信号が供給され、前記一方の信
号に同期して外部データの奇数番目が取込まれ内部デー
タの奇数番目として出力されると共に、前記他方の信号
に同期して外部データの偶数番目が取込まれ内部データ
の偶数番目として出力されるデータバッファと、 各段が前記各フリップフロップ回路に対応して設けら
れ、前記各制御信号に同期して奇数段に前記内部データ
の奇数番目が取込まれると共に、偶数段に前記内部デー
タの偶数番目が取込まれる複数段のデータレジスタとを
含むデータ入力回路であって、 前記切換信号が一方のレベルのとき前記2分周回路から
は前記各第1内部クロック信号が分周されずにそのまま
出力され、前記外部データが前記外部クロック信号のダ
ブルエッジで取込まれるダブルエッジ方式として動作
し、他方のレベルのとき前記2分周回路からは前記各第
1内部クロック信号が2分周されて出力され、前記外部
データが前記外部クロック信号のシングルエッジで取込
まれるシングルエッジ方式として動作する データ入力回
路。 - 【請求項2】請求項1記載のデータ入力回路を有する平
面表示装置の駆動装置。 - 【請求項3】前記平面表示装置が液晶表示装置である請
求項2記載の駆動装置。
Priority Applications (1)
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---|---|---|---|
JP04610798A JP3430504B2 (ja) | 1998-02-27 | 1998-02-27 | データ入力回路及び駆動装置 |
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Application Number | Priority Date | Filing Date | Title |
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JP04610798A JP3430504B2 (ja) | 1998-02-27 | 1998-02-27 | データ入力回路及び駆動装置 |
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JPH11249615A JPH11249615A (ja) | 1999-09-17 |
JP3430504B2 true JP3430504B2 (ja) | 2003-07-28 |
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