JP3429455B2 - 入出力回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＯＳトランジス
タで構成した半導体集積回路（以下、ＬＳＩと記載す
る）における入出力回路に関するものであり、特に、プ
ロセス上定められたゲート酸化膜耐圧以上の電圧をイン
ターフェースとするＬＳＩにおいて、トランジスタの破
壊を防ぐとともに、ノイズの発生をも防ぐことができる
入出力回路に係わる。

【０００２】

【従来の技術】通常、ＬＳＩは他の外部機器と接続する
ことで一つのシステムを構成する。そのためＬＳＩは、
外部機器とのインターフェース回路として、外部信号を
ＬＳＩ内部へ伝搬する入力回路、ＬＳＩ内部信号を外部
へと伝搬する出力回路を有する。

【０００３】出力回路は、ＬＳＩ内部からＬＳＩ外部へ
と信号を供給することが目的であり、デジタル回路にお
いて供給される信号は、論理的‘１’信号（以下、ハイ
信号と記載する）と論理的‘０’信号（以下、ロウ信号
と記載する）であり、ハイ信号として内部動作電源電
圧、ロウ信号としてＧＮＤ（グラウンド）電圧が使用さ
れる。

【０００４】また、出力回路は、外部負荷を駆動するこ
とを前提として設計されるため、一般的にはＬＳＩ内部
回路と比較して大電流の駆動能力を持つ回路構成をとる
ことが多い。ＬＳＩにおいては、急激に大電流が流れる
と、内部動作電源電圧あるいはＧＮＤ電圧がふらつき、
ノイズが発生しやすくなる。その結果、ＬＳＩ内部回路
の誤動作やＬＳＩ外部でつながる後段回路の誤動作を誘
発する原因となる。

【０００５】そこで、上記ノイズ問題を解決するための
スルーレート制御回路を備えた出力回路として、例え
ば、特開平３−１２７５１１号公報に記されている回路
等が提案されている。

【０００６】一方で、ＬＳＩのチップ面積縮小化や組み
立てコスト削減化のために、ＬＳＩ外部からの信号をＬ
ＳＩ内部へ入力する入力端子と、ＬＳＩ内部の信号をＬ
ＳＩ外部へ出力する出力端子を兼用することは一般的に
行われている。ＬＳＩ外部から入力されるハイ信号の電
圧とＬＳＩ内部の電源電圧が同じである場合は入出力端
子を兼用することに関して特に問題は生じないが、これ
が異なる場合、特に外部からの入力信号電圧がＬＳＩ内
部の動作保証電圧よりも高い場合には下記のような問題
が生じる。

【０００７】ＬＳＩの微細化や集積度の向上に伴い、Ｍ
ＯＳトランジスタのゲート酸化膜厚も薄くなり、その結
果、ゲート−ドレイン間、あるいはゲート−ソース間に
与えることができるゲート酸化膜耐圧は、より低く設定
される傾向にある。ゲート酸化膜耐圧として３．３Ｖを
規定し、これ以上の電圧における動作の保証をしないＬ
ＳＩも多く存在する。しかしながら、パーソナルコンピ
ュータ等におけるインターフェースとしては現在も５Ｖ
信号が一般的に用いられており、上記３．３Ｖ以下の動
作保証ＬＳＩでは、システム設計に支障をきたす。

【０００８】そこで、ゲート酸化膜耐圧問題を解決する
ための入出力回路として、例えば、日経マイクロデバイ
ス１９９２年１０月号のｐ８３−ｐ８８に記されている
回路等が提案されている。

【０００９】上記した第１の問題であるノイズ問題と、
第２の問題であるゲート酸化膜耐圧問題を同時に解決す
るために、２つの技術を組み合わせた入出力回路を図５
に示す。

【００１０】図５において、内部動作電源４は、ＬＳＩ
内部動作電源電圧ＶＤＤ（例えば３．３Ｖ）を有する。
ＧＮＤ電源５は、ＧＮＤ電圧（接地電位）を生じる。ボ
ンディングパッド２は入出力端子部として機能し、内部
動作電源電圧ＶＤＤより高い電圧（例えば５Ｖ）の外部
信号線（図示せず）が接続される。

【００１１】また、Ｐチャネル型（以下Ｐ−ｃｈと記載
する）の出力トランジスタ１６，２３は、内部動作電源
電圧ＶＤＤをハイ信号として上記ボンディングパッド２
に供給する。Ｎチャネル型（以下Ｎ−ｃｈと記載する）
の出力トランジスタ１８，２５はＧＮＤ電圧をロウ信号
として上記ボンディングパッド２に供給する。内部入力
端子１は、ＬＳＩ内のハイ信号もしくはロウ信号を入力
する。制御端子３は、ハイ信号の時に上記入出力回路を
出力状態とし、ロウ信号の時にハインピーダンス状態と
する。インバータ７は、制御端子３への入力信号を反転
する。

【００１２】加えて、２入力ＮＡＮＤ回路８は、制御端
子３がハイ信号の時に内部入力端子１がハイ信号であれ
ばロウ信号出力となり、上記Ｐ−ｃｈ出力トランジスタ
１６をオンさせて、ボンディングパッド２をハイ信号出
力状態へと遷移させる。ボンディングパッド２がハイ信
号出力状態へと遷移する際、その電圧レベルがＬＳＩ内
部のＮ−ｃｈトランジスタの閾値電圧に達すると、３入
力ＮＡＮＤ回路５４がロウ信号出力となり、上記Ｐ−ｃ
ｈ出力トランジスタ２３をオンさせて、ボンディングパ
ッド２のハイ信号出力状態への遷移を補助する。

【００１３】また、２入力ＮＯＲ回路９は、制御端子３
がハイ信号の時に内部入力端子１がロウ信号であればハ
イ信号出力となり、上記Ｎ−ｃｈ出力トランジスタ１８
をオンさせて、ボンディングパッド２をロウ信号出力状
態へと遷移させる。ボンディングパッド２がロウ信号出
力状態へと遷移する際、その電圧レベルがＬＳＩ内部の
Ｐ−ｃｈトランジスタの閾値電圧に達すると、３入力Ｎ
ＯＲ回路５５がハイ信号出力となり、上記Ｎ−ｃｈ出力
トランジスタ２５をオンさせて、ボンディングパッド２
のロウ信号出力状態への遷移を補助する。

【００１４】上記の基本構成に加えて、Ｎ−ｃｈトラン
ジスタ１２，１７，１９，２４と、Ｐ−ｃｈトランジス
タ１３，１４，１５，２０，２１，２２とが付加され
る。Ｐ−ｃｈトランジスタ１３，１４，１５，１６，２
０，２１，２２，２３はウェルがともに共通で、かつ内
部動作電源電圧ＶＤＤに接続されていない。図中、符号
６は内部動作電源電圧ＶＤＤに接続されないフローティ
ングｎウェルノードを示している。

【００１５】上記の構成において、第１のハイ出力回路
２９はＮ−ｃｈトランジスタ１２およびＬＳＩ内部の電
源電圧にウェル電位が接続されてないＰ−ｃｈトランジ
スタ１３，１４，１５，１６で構成され、第２のハイ出
力回路部３１はＮ−ｃｈトランジスタ１９およびＬＳＩ
内部の電源電圧にウェル電位が接続されてないＰ−ｃｈ
トランジスタ２０，２１，２２，２３で構成され、いず
れも導通によってボンディングパッド２にＬＳＩ内部の
ハイ信号を出力する。なお、Ｎ−ｃｈトランジスタ１２
およびＰ−ｃｈトランジスタ１３はアナログスイッチ５
１を構成し、Ｎ−ｃｈトランジスタ１９およびＰ−ｃｈ
トランジスタ２０はアナログスイッチ５２を構成してい
る。

【００１６】また、第１のロウ出力回路部３０は直列接
続されたＮ−ｃｈトランジスタ１７，１８で構成され、
第２のロウ出力回路部３２は直列接続されたＮ−ｃｈト
ランジスタ２４，２５で構成され、いずれも導通によっ
てボンディングパッド２にＬＳＩ内部のロウ信号を出力
する。また、第１のハイ出力回路部２９と第１のロウ出
力回路部３０を合わせて第１の出力回路部と呼び、第２
のハイ出力回路部３１と第２のロウ出力回路部３２を合
わせて第２の出力回路部と呼ぶ。

【００１７】つぎに、上記図５の入出力回路の動作を説
明する。

【００１８】まず、出力状態、すなわち制御端子３がハ
イ信号の時の動作を説明する。

【００１９】出力状態において、内部入力端子１がハイ
信号の時、２入力ＮＯＲ回路９および３入力ＮＯＲ回路
５５はそれぞれロウ信号を出力する。このロウ信号は、
Ｎ−ｃｈトランジスタ１８，２５のそれぞれのゲートに
伝達され、Ｎ−ｃｈトランジスタ１８，２５はともにオ
フ状態となる。

【００２０】一方で、２入力ＮＡＮＤ回路８はロウ信号
を出力し、このロウ信号は第１のハイ出力回路部２９の
Ｎ−ｃｈトランジスタ１２とＰ−ｃｈトランジスタ１３
で構成されて導通状態にあるアナログスイッチ５１を経
由し、Ｐ−ｃｈトランジスタ１６のゲートへと伝達され
る。このため、Ｐ−ｃｈトランジスタ１６はオン状態と
なり、ボンディングパッド２をハイ信号出力状態へと遷
移させる。また、ボンディングパッド２がハイ信号出力
状態へと遷移する際、電圧レベルがＬＳＩ内部のＮ−ｃ
ｈトランジスタの閾値電圧に達すると、この信号を入力
信号とする３入力ＮＡＮＤ回路５４がロウ信号を出力す
る。このロウ信号は第２のハイ出力回路部３１のＮ−ｃ
ｈトランジスタ１９とＰ−ｃｈトランジスタ２０で構成
されて導通状態にあるアナログスイッチ５２を経由し、
Ｐ−ｃｈトランジスタ２３のゲートへと伝達される。こ
のため、Ｐ−ｃｈトランジスタ２３はオン状態となり、
ボンディングパッド２のハイ信号出力状態遷移を補助す
る。

【００２１】以上より、図５に示す回路は、第１のハイ
出力回路部２９の導通時間に対して、第２のハイ出力回
路部３１の導通時間を遅らせることで、外部負荷容量を
駆動する能力を保ちつつ、急激な電流変化による内部動
作電源電圧ＶＤＤの変動を抑制し、ノイズの発生を防ぐ
ことが可能である。

【００２２】出力状態において、内部入力端子１がロウ
信号の時、２入力ＮＡＮＤ回路８および３入力ＮＡＮＤ
回路５４はそれぞれハイ信号を出力する。このハイ信号
は、第１のハイ出力回路部２９および第２のハイ出力回
路部３１のそれぞれの導通状態にあるアナログスイッチ
５１，５２を経由して、Ｐ−ｃｈトランジスタ１６，２
３のゲートに伝達される。このため、Ｐ−ｃｈトランジ
スタ１６，２３はともにオフ状態となる。

【００２３】一方で、２入力ＮＯＲ回路９はハイ信号を
出力し、このハイ信号は第１のロウ出力回路部３０のＮ
−ｃｈトランジスタ１８のゲートに伝達される。このた
め、Ｎ−ｃｈトランジスタ１８はオン状態となり、この
ときＮ−ｃｈトランジスタ１７もオン状態であるため、
ボンディングパッド２をロウ信号状態へと遷移させる。

【００２４】また、ボンディングパッド２がロウ信号状
態へと遷移する際、電圧レベルがＬＳＩ内部のＰ−ｃｈ
トランジスタの閾値電圧に達すると、この信号を入力信
号とする３入力ＮＯＲ回路５５がハイ信号を出力する。
このハイ信号は第２のロウ出力回路部３２のＮ−ｃｈト
ランジスタ２５のゲートへと伝達される。このため、Ｎ
−ｃｈトランジスタ２５はオン状態となり、このときＮ
−ｃｈトランジスタ２４もオン状態であるため、ボンデ
ィングパッド２のロウ信号状態遷移を補助する。

【００２５】以上より、図５に示す回路は、第１のロウ
出力回路部３０の導通時間に対して、第２のロウ出力回
路部３２の導通時間を遅らせることで、外部負荷容量を
駆動する能力を保ちつつ、急激な電流変化によるＧＮＤ
電圧の変動を抑制し、ノイズの発生を防ぐことが可能で
ある。

【００２６】つぎに、入力状態、すなわち制御端子３が
ロウ信号の時の動作を説明する。

【００２７】入力状態において、ボンディングパッド２
はハイインピーダンス状態である。この状態で、ボンデ
ィングパッド２に外部信号線から５Ｖの電圧が印加され
た場合、Ｎ−ｃｈトランジスタ１７，２４は、ゲートが
内部動作電源電圧ＶＤＤに接続されているため、オフ状
態となる。したがって、第１のロウ出力回路部３０およ
び第２のロウ出力回路部３２に５Ｖの電圧が伝達される
ことはなく、Ｎ−ｃｈトランジスタ１８，２５のそれぞ
れのゲート−ドレイン間にゲート酸化膜耐圧を超える電
圧が印加されることはない。

【００２８】同様に、ボンディングパッド２に外部信号
線から５Ｖの電圧が印加された場合、Ｐ−ｃｈトランジ
スタ１６，２３のドレインからＰＮ接合を通じてＰ−ｃ
ｈトランジスタ１６，２３のウェルに電流が流れ込み、
ウェルの電位が上昇する。上記ＰＮ接合に流れる電流は
ウェルの電位が５Ｖになると、それ以降は流れなくな
る。

【００２９】また、Ｐ−ｃｈトランジスタ１５，２２の
ゲートが内部動作電源電圧ＶＤＤ（３．３Ｖ）に接続さ
れているので、Ｐ−ｃｈトランジスタ１５，２２は５Ｖ
に対してオン状態であり、ボンディングパッド２からＰ
−ｃｈトランジスタ１５，２２を通じて、Ｐ−ｃｈトラ
ンジスタ１６，２３のゲートにそれぞれ電流が流れ込
む。Ｐ−ｃｈトランジスタ１５，２２のドレイン電流
は、Ｐ−ｃｈトランジスタ１６，２３のゲートが５Ｖに
なると、それ以降は流れない。

【００３０】さらに、Ｐ−ｃｈトランジスタ１６，２３
のゲートが５Ｖになると、Ｐ−ｃｈトランジスタ１６，
２３のそれぞれもオフ状態になるので、ボンディングパ
ッド２から内部動作電源電圧ＶＤＤ側への電流は流れな
くなる。

【００３１】Ｎ−ｃｈトランジスタ１２，１９のゲート
は、内部動作電源電圧ＶＤＤに接続されているので、Ｎ
−ｃｈトランジスタ１２，１９のドレインが５Ｖであっ
ても、２入力ＮＡＮＤ回路８および３入力ＮＡＮＤ回路
５４のそれぞれの出力には５Ｖの電圧は伝達されない。

【００３２】Ｐ−ｃｈトランジスタ１３，２０について
もゲート、ドレインともに５Ｖであるので、やはり２入
力ＮＡＮＤ回路８および３入力ＮＡＮＤ回路５４のそれ
ぞれの出力には５Ｖの電圧は伝達されない。

【００３３】Ｐ−ｃｈトランジスタ１４，２１はボンデ
ィングパッド２の電位がロウ信号レベルになった時にフ
ローティングｎウェルノード６の電位を内部動作電源電
圧ＶＤＤに戻すために設けられている。

【００３４】以上より、ボンディングパッド２に５Ｖの
電圧が印加されようとも、第１の出力回路部および第２
の出力回路部を構成する全トランジスタのゲート酸化膜
に対して耐圧以上の電圧が定常的に加わることはない。

【００３５】

【発明が解決しようとする課題】しかしながら、図５の
入出力回路には以下のような問題がある。

【００３６】入力状態において、ボンディングパッド２
に対し外部ハイ信号として５Ｖの電圧が印加された場
合、上記のように出力回路部においてはすべてのトラン
ジスタに対してゲート酸化膜耐圧以上の電圧が加わるこ
とはない。しかし、ボンディングパッド２の信号を入力
とする３入力ＮＡＮＤ回路５４および３入力ＮＯＲ回路
５５においては、これらの回路を構成するトランジスタ
の一部に対してゲート酸化膜耐圧以上の電圧が加えられ
てしまう。

【００３７】図６に図５の３入力ＮＡＮＤ回路５４の構
成を示す。図６において、６０１，６０２，６０３はＰ
−ｃｈトランジスタ、６０４，６０５，６０６はＮ−ｃ
ｈトランジスタ、６０７，６０８，６０９は入力端子、
６１０は出力端子である。

【００３８】上記の構成において、入力端子６０９がボ
ンディングパッド２に接続されているとすると、Ｎ−ｃ
ｈトランジスタ６０６のゲートにはボンディングパッド
２の信号が入力されるため、入力状態では５Ｖの信号が
印加される。このため、Ｎ−ｃｈトランジスタ６０６の
ゲート−ドレイン間にゲート酸化膜耐圧以上の電圧が加
えられ、トランジスタ６０６の破壊が生じる。

【００３９】図７に図５の３入力ＮＯＲ回路５５の構成
を示す。図７において、７０１，７０２，７０３はＰ−
ｃｈトランジスタ、７０４，７０５，７０６はＮ−ｃｈ
トランジスタ、７０７，７０８，７０９は入力端子、７
１０は出力端子である。

【００４０】上記の構成において、入力端子７０７がボ
ンディングパッド２に接続されているとすると、Ｎ−ｃ
ｈトランジスタ７０４のゲートにはボンディングパッド
２の信号が入力されるため、入力状態では５Ｖの信号が
印加される。このため、Ｎ−ｃｈトランジスタ７０４の
ゲート−ドレイン間にゲート酸化膜耐圧以上の電圧が加
えられ、トランジスタ７０４の破壊が生じる。

【００４１】また、図５の入出力回路において、ＬＳＩ
外部へハイ信号を出力する際の出力信号の波形は、第１
のハイ出力回路部２９の駆動能力によるなだらかな第１
の傾きと、第１のハイ出力回路部２９と第２のハイ出力
回路部３１の駆動能力を合計した急峻な第２の傾きの２
種類の傾きを有する。第２の傾きは急峻でかつ内部動作
電源電圧レベルまで達するため、一時的に内部動作電源
電圧レベルを超えてしまう状況が生じる。これはオーバ
ーシュートノイズとして知られている。

【００４２】同様に、図５の入出力回路において、ＬＳ
Ｉ外部へロウ信号を出力する際の出力信号の波形は、第
１のロウ出力回路部３０の駆動能力によるなだらかな第
１の傾きと、第１のロウ出力回路部３０と第２のロウ出
力回路部３２の駆動能力を合計した急峻な第２の傾きの
２種類の傾きを有する。第２の傾きは急峻でかつＧＮＤ
レベルまで達するため、一時的にＧＮＤレベル以下のレ
ベルに達してしまう状況が生じる。これはアンダーシュ
ートノイズとして知られている。

【００４３】上記オーバーシュートノイズおよびアンダ
ーシュートノイズはシステム上で接続される他のＬＳＩ
や外部機器が誤動作する原因となる。

【００４４】したがって、本発明の目的は、ＬＳＩ内部
の全トランジスタに対してゲート酸化膜耐圧以上の電圧
をかけることなく、トランジスタの破壊を防止すること
ができる入出力回路を提供することである。

【００４５】本発明の他の目的は、オーバーシュートノ
イズおよびアンダーシュートノイズの発生を防ぐことが
できる入出力回路を提供することである。

【００４６】

【課題を解決するための手段】上記課題を解決するため
に、本発明では、第１の出力回路部の導通時間に対して
第２の出力回路部の導通時間を遅らせる方法として、ボ
ンディングパッドの信号ではなくＬＳＩ内部の信号を使
用することで、ＬＳＩ内部の全トランジスタにおいてゲ
ート酸化膜耐圧以上の電圧をかけることなくノイズの軽
減化を可能とする構成をとる。

【００４７】すなわち、請求項１記載の発明の入出力回
路は、ＬＳＩ内部の電源電圧よりも高電圧の信号線と接
続される入出力端子部と、それぞれＬＳＩ内部の電源電
圧にウェル電位が接続されてないＰチャネル型トランジ
スタとアナログスイッチとで構成され、導通によって入
出力端子部にＬＳＩ内部のハイ信号を出力する第１およ
び第２のハイ出力回路部と、それぞれ複数のＮチャネル
型トランジスタを直列に接続して構成され、導通によっ
て入出力端子部にＬＳＩ内部のロウ信号を出力する第１
および第２のロウ出力回路部と、第１および第２のハイ
出力回路部の導通時間に第１および第２のハイ出力回路
部のうちの早い方の導通時間から入出力端子部の出力信
号の立ち上がりが完了するまでの範囲で差を持たせると
ともに、第１および第２のロウ出力回路部の導通時間に
第１および第２のロウ出力回路部のうちの早い方の導通
時間から入出力端子部の出力信号の立ち下がりが完了す
るまでの範囲で差を持たせるように、第１および第２の
ハイ出力回路部と第１および第２のロウ出力回路部とを
制御する第１の内部制御回路部とを備えている。

【００４８】そして、第１の内部制御回路は、入出力端
子部に直接は接続されないＬＳＩ内部のノードの信号の
みを基に第１および第２のハイ出力回路部と第１および
第２のロウ出力回路部を制御する制御信号を生成するこ
とで、ＬＳＩ内部の全トランジスタにおいてゲート酸化
膜耐圧以上の電圧をかけることなくノイズの軽減化を可
能とする構成をとるようにしている。

【００４９】また、上記オーバーシュートおよびアンダ
ーシュート問題をも同時に解決する請求項２記載の発明
は、上記請求項１に記載の入出力回路において、ＬＳＩ
内部の電源電圧にウェル電位が接続されてないＰチャネ
ル型トランジスタとアナログスイッチとで構成され入出
力端子部にＬＳＩ内部のハイ信号を出力する第３のハイ
出力回路部と、複数のＮチャネル型トランジスタを直列
に接続して構成され入出力端子部にＬＳＩ内部のロウ信
号を出力する第３のロウ出力回路部とを付加し、第１お
よび第２のハイ出力回路部のうちの早い方の導通時間と
ほぼ同時に第３のハイ出力回路を導通させ、第１および
第２のハイ出力回路部のうちの遅い方の導通時間から入
出力端子部の出力信号の立ち上がりが完了するまでに第
３のハイ出力回路部を遮断させることでオーバーシュー
トノイズを防ぐことと、第１および第２のロウ出力回路
部のうちの早い方の導通時間とほぼ同時に第３のロウ出
力回路を導通させ、第１および第２のロウ出力回路部の
うちの遅い方の導通時間から入出力端子部の出力信号の
立ち下がりが完了するまでに第３のロウ出力回路部を遮
断させることでアンダーシュートノイズを防ぐことがで
きるように、第３のハイ出力回路と第３のロウ出力回路
を制御する第２の内部制御回路を付加している。

【００５０】そして、第２の内部制御回路は入出力端子
部に直接は接続されないＬＳＩ内部のノードの信号のみ
を基に第３のハイ出力回路部と第３のロウ出力回路部を
制御する制御信号を生成するようにしている。

【００５１】

【発明の実施の形態】〔第１の実施の形態；請求項１に
対応〕以下、本発明の第１の実施の形態の入出力回路に
ついて図面を参照しながら説明する。

【００５２】図１は本発明の第１の実施の形態における
入出力回路の構成を示す回路図である。図１において、
内部入力端子１、ボンディングパッド２、制御端子３、
内部動作電源４、ＧＮＤ電源５、フローティングｎウェ
ルノード６、インバータ７、２入力ＮＡＮＤ回路８、２
入力ＮＯＲ回路９、第１のハイ出力回路部２９、第２の
ハイ出力回路部３１、第１のロウ出力回路部３０、第２
のロウ出力回路部３２、アナログスイッチ５１、アナロ
グスイッチ５２は、上記図５記載の対応番号のものと同
様の構成、働きを持つ。

【００５３】以下、図５との相違点について説明する。
図１において、遅延素子２６，２７は、入力信号をそれ
ぞれの素子の特性に応じた時間分遅らせた後出力する働
きを持つ。遅延素子２６の入力端子は内部入力端子１に
接続され、出力端子は３入力ＮＡＮＤ回路１０の１個の
入力端子に接続される。遅延素子２７の入力端子は内部
入力端子１に接続され、出力端子は３入力ＮＯＲ回路１
１の１個の入力端子に接続される。

【００５４】また、３入力ＮＡＮＤ回路１０の他の２個
の入力端子は内部入力端子１および制御端子３にそれぞ
れ接続され、出力端子は第２のハイ出力回路部３１のア
ナログスイッチ５２に接続される。

【００５５】同様に、３入力ＮＯＲ回路１１の他の２個
の入力端子は内部入力端子１およびインバータ７の出力
端子にそれぞれ接続され、出力端子は第２のロウ出力回
路部３２のＮ−ｃｈトランジスタ２５のゲートに接続さ
れる。

【００５６】第１の内部制御回路部４８は、インバータ
７，２入力ＮＡＮＤ回路８，２入力ＮＯＲ回路９，３入
力ＮＡＮＤ回路１０，３入力ＮＯＲ回路１１，遅延素子
２６および遅延素子２７で構成され、第１および第２の
ハイ出力回路部２９，３１の導通時間に第１および第２
のハイ出力回路部２９，３１のうちの早い方（この例で
は、第１のハイ出力回路部２９）の導通時間から入出力
端子部であるボンディングパッド２の出力信号の立ち上
がりが完了するまでの範囲で差を持たせるとともに、第
１および第２のロウ出力回路部３０，３２の導通時間に
第１および第２のロウ出力回路部３０，３２のうちの早
い方（この例では、第１のロウ出力回路部３０）の導通
時間から入出力端子部であるボンディングパッド２の出
力信号の立ち下がりが完了するまでの範囲で差を持たせ
るように、第１および第２のハイ出力回路部２９，３１
と第１および第２のロウ出力回路部３０，３２とを制御
する。そして、第１の内部制御回路部４８は、ボンディ
ングパッド２に直接は接続されないＬＳＩ内部のノード
の信号のみを基に第１および第２のハイ出力回路部２
９，３１と第１および第２のロウ出力回路部３０，３２
を制御する制御信号を生成するようにしている。

【００５７】つぎに、上記図１の入出力回路の動作を説
明する。

【００５８】まず、出力状態、すなわち制御端子３がハ
イ信号の時の動作を説明する。

【００５９】出力状態において内部入力端子１がハイ信
号の時、２入力ＮＯＲ回路９および３入力ＮＯＲ回路１
１はそれぞれロウ信号を出力する。このロウ信号はＮ−
ｃｈトランジスタ１８，２５のそれぞれのゲートに伝達
され、Ｎ−ｃｈトランジスタ１８，２５はともにオフ状
態となる。

【００６０】一方で、２入力ＮＡＮＤ回路８はロウ信号
を出力し、このロウ信号は第１のハイ出力回路部２９に
おいてＮ−ｃｈトランジスタ１２とＰ−ｃｈトランジス
タ１３で構成され導通状態にあるアナログスイッチ５１
を経由し、Ｐ−ｃｈトランジスタ１６のゲートへと伝達
される。このため、Ｐ−ｃｈトランジスタ１６はオン状
態となり、ボンディングパッド２をハイ信号出力状態へ
と遷移させる。ここで、遅延素子２６は内部入力端子１
のハイ信号を受けた後、その特性時間分だけ遅らせてそ
のままハイ信号を出力する。

【００６１】３入力ＮＡＮＤ回路１０は遅延素子２６の
ハイ信号出力を受けた時点でロウ信号を出力する。すな
わち、３入力ＮＡＮＤ回路１０がロウ信号を出力するタ
イミングは、２入力ＮＡＮＤ回路８がロウ信号を出力す
るタイミングに比べて、遅延素子２６の遅延特性の時間
分遅れることになる。

【００６２】３入力ＮＡＮＤ回路１０のロウ信号出力は
第２のハイ出力回路部３１における導通状態にあるアナ
ログスイッチ５２を経由しＰ−ｃｈトランジスタ２３の
ゲートへと伝達される。このため、Ｐ−ｃｈトランジス
タ２３はオン状態となり、ボンディングパッド２のハイ
信号出力状態遷移を補助する。

【００６３】以上より、図１に示す回路は、第１のハイ
出力回路部２９に対する導通時間に対して第２のハイ出
力回路部３１の導通時間を遅延素子２６の遅延特性時間
分遅らせることで、外部負荷容量を電源電圧まで駆動す
る能力を十分保ちつつ、急激な電流変化による電源電圧
の変動を抑制し、ノイズの発生を防ぐことが可能であ
る。

【００６４】出力状態において、内部入力端子１がロウ
信号の時、２入力ＮＡＮＤ回路８および３入力ＮＡＮＤ
回路１０はそれぞれハイ信号を出力する。このハイ信号
は、第１のハイ出力回路部２９および第２のハイ出力回
路部３１のそれぞれの導通状態にあるアナログスイッチ
５１，５２を経由して、Ｐ−ｃｈトランジスタ１６，２
３のそれぞれのゲートに伝達される。このため、Ｐ−ｃ
ｈトランジスタ１６，２３はともにオフ状態となる。

【００６５】一方で、２入力ＮＯＲ回路９はハイ信号を
出力し、このハイ信号は第１のロウ出力回路部３０のＮ
−ｃｈトランジスタ１８のゲートに伝達される。このた
めＮ−ｃｈトランジスタ１８はオン状態となり、このと
きＮ−ｃｈトランジスタ１７がオン状態であることか
ら、ボンディングパッド２をロウ信号状態へと遷移させ
る。ここで、遅延素子２７は内部入力端子１のロウ信号
を受けた後、その特性時間分だけ遅らせてそのままロウ
信号を出力する。

【００６６】３入力ＮＯＲ回路１１は遅延素子２７のロ
ウ信号出力を受けた時点でハイ信号を出力する。すなわ
ち、３入力ＮＯＲ回路１１がハイ信号を出力するタイミ
ングは、２入力ＮＯＲ回路９がハイ信号を出力するタイ
ミングに比べて、遅延素子２７の遅延特性の時間分遅れ
ることになる。

【００６７】３入力ＮＯＲ回路１１のハイ信号出力は第
２のロウ出力回路部３２のＮ−ｃｈトランジスタ２５の
ゲートへと伝達される。このため、Ｎ−ｃｈトランジス
タ２５はオン状態となり、このときＮ−ｃｈトランジス
タ２４がオン状態であることから、ボンディングパッド
２のロウ信号状態遷移を補助する。

【００６８】以上より、図１に示す回路は、第１のロウ
出力回路部３０に対する導通時間に対して第２のロウ出
力回路部３２の導通時間を遅延素子２７の遅延特性時間
分遅らせることで、外部負荷容量をＧＮＤ電圧まで駆動
する能力を十分保ちつつ、急激な電流変化によるＧＮＤ
電圧の変動を抑制し、ノイズの発生を防ぐことが可能で
ある。

【００６９】以上説明した、出力時における内部入力端
子１およびボンディングパッド２の信号波形と、２入力
ＮＡＮＤ回路８、２入力ＮＯＲ回路９、遅延素子２６、
遅延素子２７、３入力ＮＡＮＤ回路１０、３入力ＮＯＲ
回路１１、Ｐ−ｃｈトランジスタ１６、Ｐ−ｃｈトラン
ジスタ２３、Ｎ−ｃｈトランジスタ１８およびＮ−ｃｈ
トランジスタ２５の出力波形を図２に示す。

【００７０】図２において、Ｐ−ｃｈトランジスタ１
６、Ｐ−ｃｈトランジスタ２３、Ｎ−ｃｈトランジスタ
１８およびＮ−ｃｈトランジスタ２５の出力波形が他の
波形に比べて傾きを持つのは、これら４つの出力用トラ
ンジスタが駆動するボンディングパッド２には、一般的
に大容量の負荷容量を持つ外部素子が接続されるため、
その駆動時間が内部素子の駆動時間に比べて長くなるた
めである。また、これら４つの出力用トランジスタは、
オフ時にはそれぞれハイ・インピーダンス状態となり、
ボンディングパッド２に対する電流駆動を行わない。

【００７１】さらに、図２に示すように、ボンディング
パッド２の出力波形はロウ信号からハイ信号へ遷移する
際、およびハイ信号からロウ信号へ遷移する際、その遷
移過程においてそれぞれ２種類の傾きを持つ。

【００７２】ボンディングパッド２がロウ信号からハイ
信号へ遷移する際の第１の傾きは、Ｐ−ｃｈトランジス
タ１６のオンにより、ボンディングパッド２をハイ信号
に駆動する際の傾きである。ボンディングパッド２がロ
ウ信号からハイ信号へ遷移する際の第２の傾きは、遅延
素子２６による遅延時間分遅れてＰ−ｃｈトランジスタ
２３がオンすることで、すでにオンしているＰ−ｃｈト
ランジスタ１６による駆動能力に、このＰ−ｃｈトラン
ジスタ２３の駆動能力が追加される際の傾きであり、す
なわち、Ｐ−ｃｈトランジスタ１６の能力とＰ−ｃｈト
ランジスタ２３の能力を合計した駆動能力を持ったトラ
ンジスタによる傾きと等しくなる。

【００７３】ボンディングパッド２がハイ信号からロウ
信号へ遷移する際の第１の傾きは、Ｎ−ｃｈトランジス
タ１８のオンにより、ボンディングパッド２をロウ信号
に駆動する際の傾きである。ボンディングパッド２がハ
イ信号からロウ信号へ遷移する際の第２の傾きは、遅延
素子２７による遅延時間分遅れてＮ−ｃｈトランジスタ
２５がオンすることで、すでにオンしているＮ−ｃｈト
ランジスタ１８による駆動能力に、このＮ−ｃｈトラン
ジスタ２５の駆動能力が追加される際の傾きであり、す
なわち、Ｎ−ｃｈトランジスタ１８の能力とＮ−ｃｈト
ランジスタ２５の能力を合計した駆動能力を持ったトラ
ンジスタによる傾きと等しくなる。

【００７４】以上のように、第１の実施の形態では、内
部入力端子１がロウ信号からハイ信号に切り替わった際
には、まずＰ−ｃｈトランジスタ１６がオンしてボンデ
ィングパッド２をハイ信号である内部動作電源電圧ＶＤ
Ｄに駆動しはじめ、つぎに遅延素子２６による遅延時間
分だけ遅れて、Ｐ−ｃｈトランジスタ２３がオンして、
ボンディングパッド２のハイ信号への駆動を補助する動
作をとる。

【００７５】同様に、内部入力端子１がハイ信号からロ
ウ信号に切り替わった際には、まずＮ−ｃｈトランジス
タ１８がオンしてボンディングパッド２をロウ信号であ
るＧＮＤ電圧に駆動しはじめ、つぎに遅延素子２７によ
る遅延時間分だけ遅れて、Ｎ−ｃｈトランジスタ２５が
オンして、ボンディングパッド２のロウ信号への駆動を
補助する動作をとる。

【００７６】つぎに、入力状態、すなわち制御端子３が
ロウ信号の時の動作を説明する。

【００７７】入力状態において、ボンディングパッド２
はハイインピーダンス状態である。この状態で、ボンデ
ィングパッド２に外部信号線から５Ｖの電圧が印加され
た場合、Ｎ−ｃｈトランジスタ１７，２４は、ゲートが
内部動作電源電圧ＶＤＤに接続されているためオフ状態
となる。したがって、第１のロウ出力回路部３０および
第２のロウ出力回路部３２に５Ｖが伝達されることはな
く、Ｎ−ｃｈトランジスタ１８，２５それぞれのゲート
−ドレイン間にゲート酸化膜耐圧を超える電圧が印加さ
れることはない。

【００７８】同様に、ボンディングパッド２に外部信号
線から５Ｖの電圧が印加された場合、Ｐ−ｃｈトランジ
スタ１６，２３のドレインからＰＮ接合を通じてＰ−ｃ
ｈトランジスタ１６，２３のウェルに電流が流れ込み、
ウェルの電位が上昇する。上記ＰＮ接合に流れる電流は
ウェルの電位が５Ｖになると、それ以降は流れなくな
る。

【００７９】また、Ｐ−ｃｈトランジスタ１５，２２の
ゲートが内部動作電源電圧ＶＤＤ（３．３Ｖ）に接続さ
れているので、Ｐ−ｃｈトランジスタ１５，２２は５Ｖ
に対してオン状態であり、ボンディングパッド２からＰ
−ｃｈトランジスタ１５，２２を通じて、Ｐ−ｃｈトラ
ンジスタ１６，２３のゲートにそれぞれ電流が流れ込
む。Ｐ−ｃｈトランジスタ１６，２３のゲート電圧が５
Ｖになると、それ以降は電流は流れない。

【００８０】さらに、Ｐ−ｃｈトランジスタ１６，２３
のゲート電圧が５Ｖになると、Ｐ−ｃｈトランジスタ１
６，２３のそれぞれもオフ状態になるので、ボンディン
グパッド２から内部動作電源電圧ＶＤＤ側への電流は流
れなくなる。

【００８１】Ｎ−ｃｈトランジスタ１２，１９のドレイ
ンが５Ｖであっても、２入力ＮＡＮＤ回路８および３入
力ＮＡＮＤ回路１０のそれぞれの出力には５Ｖの電圧は
伝達されない。Ｐ−ｃｈトランジスタ１３，２０につい
てもゲート、ドレインともに５Ｖであるので、やはり２
入力ＮＡＮＤ回路８および３入力ＮＡＮＤ回路１０のそ
れぞれの出力には５Ｖの電圧は伝達されない。

【００８２】Ｐ−ｃｈトランジスタ１４，２１はボンデ
ィングパッド２の電位がロウ信号レベルになった時に、
フローティングｎウェルノード６の電位を内部動作電源
電圧ＶＤＤに戻すために設けられている。

【００８３】さらに、図５に示した従来の回路での課題
である、３入力ＮＡＮＤ回路５４および３入力ＮＯＲ回
路５５を構成する一部のトランジスタに対してゲート酸
化膜耐圧以上の電圧が加えられてしまうこともない。こ
れは、第２のハイ出力回路部３１および第２のロウ出力
回路部３２の導通時間を決定する信号として、ボンディ
ングパッド２の信号を用いるのではなくＬＳＩ内部信号
を用いた結果、つまり、ボンディングパッド２に直接は
接続されないＬＳＩ内部のノードの信号のみを基に第１
および第２のハイ出力回路部２９，３１と第１および第
２のロウ出力回路部３０，３２を制御する制御信号を生
成するようにしたからである。

【００８４】〔第２の実施の形態；請求項２に対応〕図
３は第２の実施の形態における入出力回路の構成を示す
回路図である。

【００８５】図３において、内部入力端子１、ボンディ
ングパッド２、制御端子３、内部動作電源４、ＧＮＤ電
源５、フローティングｎウェルノード６、インバータ
７、２入力ＮＡＮＤ回路８、２入力ＮＯＲ回路９、遅延
素子２６、遅延素子２７、第１のハイ出力回路部２９、
第２のハイ出力回路部３１、第１のロウ出力回路部３
０、第２のロウ出力回路部３２、第１の内部制御回路部
４８、アナログスイッチ５１、アナログスイッチ５２
は、上記図１記載の対応番号のものと同様の構成、働き
を持つ。

【００８６】図１の回路との相違を以下に説明する。こ
の入出力回路は、第１のハイ出力回路部２９および第２
のハイ出力回路部３１と同様の回路構成をとる第３のハ
イ出力回路部４６と、第１のロウ出力回路部３０および
第２のロウ出力回路部３２と同様の回路構成をとる第３
のロウ出力回路部４７をさらに有する。後段用出力回路
部５０は第３のハイ出力回路部４６と第３のロウ出力回
路部４７により構成される。

【００８７】図３において、第３のハイ出力回路部４６
は、Ｎ−ｃｈトランジスタ３９とＰ−ｃｈトランジスタ
４０，４１，４２，４３で構成され、このうちＮ−ｃｈ
トランジスタ３９とＰ−ｃｈトランジスタ４０はアナロ
グスイッチ５３を構成している。また、第３のロウ出力
回路４７は、Ｎ−ｃｈトランジスタ４４，４５で構成さ
れている。

【００８８】さらに、この入出力回路は、他に遅延素子
３３，３４、インバータ３５，３６、２入力ＯＲ回路３
７、２入力ＡＮＤ回路３８が設けられている。第２の内
部制御回路部４９は、遅延素子３３，遅延素子３４，イ
ンバータ３５，インバータ３６，２入力ＯＲ回路３７，
２入力ＡＮＤ回路３８で構成され、第１および第２のハ
イ出力回路部２９，３１のうちの早い方（この例では、
第１のハイ出力回路部２９）の導通時間とほぼ同時に第
３のハイ出力回路４６を導通させ、第１および第２のハ
イ出力回路部２９，３１のうちの遅い方（この例では、
第２のハイ出力回路部３１）の導通時間からボンディン
グパッド２の出力信号の立ち上がりが完了するまでに第
３のハイ出力回路部４６を遮断させるとともに、第１お
よび第２のロウ出力回路部３０，３２のうちの早い方
（この例では、第１のロウ出力回路部３０）の導通時間
とほぼ同時に第３のロウ出力回路４７を導通させ、第１
および第２のロウ出力回路部３０，３２のうちの遅い方
（この例では、第２のロウ出力回路部３２）の導通時間
からボンディングパッド２の出力信号の立ち下がりが完
了するまでに第３のロウ出力回路部４７を遮断させるよ
うに、第３のハイ出力回路４６と第３のロウ出力回路４
７を制御する機能を有する。この第２の内部制御回路部
４９は、ボンディングパッド２に直接は接続されないＬ
ＳＩ内部のノードの信号のみを基に第３のハイ出力回路
部４６と第３のロウ出力回路部４７を制御する制御信号
を生成するようにしている。

【００８９】つぎに、上記図３の入出力回路の動作を説
明する。

【００９０】入力状態、すなわち制御信号３がロウ信号
の時は、図１に示す回路と同様の動作を行い、全てのト
ランジスタにおいてゲート酸化膜耐圧以上の電圧が印加
されることを防ぐことが可能である。

【００９１】出力状態においても第１の出力回路部にお
ける第１のハイ出力回路部２９および第１のロウ出力回
路部３０と、第２の出力回路部における第２のハイ出力
回路部３１および第２のロウ出力回路部３２の動作は図
１に示す回路と同様であるが、第３のハイ出力回路部４
６および第３のロウ出力回路部４７については他の出力
回路と導通タイミングが異なる。

【００９２】すなわち、出力状態において、内部入力端
子１がハイ信号の時、２入力ＮＯＲ回路９および３入力
ＮＯＲ回路１１はそれぞれロウ信号を出力するため、Ｎ
−ｃｈトランジスタ１８，２５はオフ状態となる。ま
た、２入力ＮＯＲ回路９の出力を一方の入力端子とする
２入力ＡＮＤ回路３８はロウ信号を出力する。このロウ
信号はＮ−ｃｈトランジスタ４５のゲートに伝達され、
Ｎ−ｃｈトランジスタ４５も同様にオフ状態となる。

【００９３】一方で２入力ＮＡＮＤ回路８はロウ信号を
出力し、このロウ信号は第１のハイ出力回路部２９のＰ
−ｃｈトランジスタ１６をオン状態にする。さらに、こ
の２入力ＮＡＮＤ回路８の出力であるロウ信号は２入力
ＯＲ回路３７の入力信号でもあるため、２入力ＯＲ回路
３７はロウ信号を出力して第３のハイ出力回路部４６の
Ｐ−ｃｈトランジスタ４３はオン状態となる。すなわ
ち、第３のハイ出力回路部４６の導通時間は、第１のハ
イ出力回路部２９の導通時間に比べて２入力ＯＲ回路３
７によるゲート遅延の時間分遅れることとなる。

【００９４】ここで、遅延素子２６はその遅延特性の時
間分遅れてハイ信号を出力し、３入力ＮＡＮＤ回路１０
は遅延素子２６のハイ信号出力を受けた時点でロウ信号
を出力する。このロウ信号により第２のハイ出力回路部
３１のＰ−ｃｈトランジスタ２３はオン状態となる。さ
らに、この３入力ＮＡＮＤ回路１０のロウ信号出力は遅
延素子３３に入力され、遅延素子３３はその遅延特性時
間分遅れてロウ信号を出力し、このロウ信号出力を受け
たインバータ３５はハイ信号を出力する。インバータ３
５のハイ信号出力を受けた２入力ＯＲ回路３７はハイ信
号を出力し、第３のハイ出力回路部４６のＰ−ｃｈトラ
ンジスタ４３はオフ状態となる。すなわち、第３のハイ
出力回路部４６の遮断時間は、第２のハイ出力回路部３
１の導通時間に比べて遅延素子３３の遅延特性時間分遅
れることになる。

【００９５】出力状態において、内部入力端子１がロウ
信号の時、２入力ＮＡＮＤ回路８および３入力ＮＡＮＤ
回路１０はそれぞれハイ信号を出力するため、Ｐ−ｃｈ
トランジスタ１６，２３はオフ状態となる。また、２入
力ＮＡＮＤ回路８の出力を一方の入力端子とする２入力
ＯＲ回路３７はハイ信号を出力する。このハイ信号はＰ
−ｃｈトランジスタ４３のゲートに伝達され、Ｐ−ｃｈ
トランジスタ４３も同様にオフ状態となる。

【００９６】一方で、２入力ＮＯＲ回路９はハイ信号を
出力し、このハイ信号は第１のロウ出力回路部３０のＮ
−ｃｈトランジスタ１８をオン状態にする。さらに、こ
の２入力ＮＯＲ回路９の出力であるロウ信号は２入力Ａ
ＮＤ回路３８の入力信号であり、２入力ＡＮＤ回路３８
のもう一方の入力信号であるインバータ３６はロウ信号
を出力しているため、２入力ＡＮＤ回路３８はハイ信号
を出力して第３のロウ出力回路部４７のＮ−ｃｈトラン
ジスタ４５はオン状態となる。すなわち第３のロウ出力
回路部４７の導通時間は、第１のロウ出力回路部３０の
導通時間に比べて２入力ＡＮＤ回路３８によるゲート遅
延の時間分遅れることになる。

【００９７】ここで、遅延素子２７はその遅延特性の時
間分遅れてロウ信号を出力し、３入力ＮＯＲ回路１１は
遅延素子２７のロウ信号出力を受けた時点でハイ信号を
出力する。このハイ信号により第２のロウ出力回路部３
２のＮ−ｃｈトランジスタ２５はオン状態となる。

【００９８】さらに、この３入力ＮＯＲ回路１１のハイ
信号出力は遅延素子３４に入力され、遅延素子３４はそ
の遅延特性時間分遅れてハイ信号を出力し、このハイ信
号出力を受けたインバータ３６はロウ信号を出力する。
インバータ３６のロウ信号出力を受けた２入力ＡＮＤ回
路３８はロウ信号を出力し、第３のロウ出力回路部４７
のＮ−ｃｈトランジスタ４５はオフ状態となる。すなわ
ち、第３のロウ出力回路部４７の遮断時間は、第２のロ
ウ出力回路部３２の導通時間に比べて遅延素子３４の遅
延特性時間分遅れることになる。

【００９９】以上より、図３に示す回路がボンディング
パッド２をロウ信号からハイ信号へ駆動する際およびロ
ウ信号からハイ信号へ駆動する際には、ボンディングパ
ッド２の波形はそれぞれ３つの傾きを持つ。この傾きを
図４に示す。

【０１００】図４において、ボンディングパッド２がロ
ウ信号からハイ信号へ遷移する第１の傾きは、第１およ
び第３のハイ出力回路部２９，４６により駆動される際
の傾きである。厳密には、第１のハイ出力回路部２９の
導通時間と第３のハイ出力回路部４６の導通時間には２
入力ＯＲ回路３７によるゲート遅延時間分の差がある
が、一般的にゲート遅延は遅延素子の遅延特性に比べて
十分小さいため、第１のハイ出力回路部２９と第３のハ
イ出力回路部４６の導通時間の違いは無視できる。

【０１０１】また、ボンディングパッド２がロウ信号か
らハイ信号へ遷移する第２の傾きは、遅延素子２６の遅
延特性時間分遅れて第２のハイ出力回路部３１が導通す
ることにより、既にボンディングパッド２を駆動してい
る第１および第３のハイ出力回路部２９，４６の駆動能
力に、第２のハイ出力回路部３１の駆動能力が追加され
る際の傾きである。

【０１０２】さらに、ボンディングパッド２がロウ信号
からハイ信号へ遷移する第３の傾きは、遅延素子３４の
遅延特性時間分遅れて第３のハイ出力回路部４６が遮断
されることにより、第３のハイ出力回路部４６の駆動能
力が差し引かれる際の傾きである。

【０１０３】同様に図４において、ボンディングパッド
２がハイ信号からロウ信号へ遷移する第１の傾きは、第
１のロウ出力回路部３０および第３のロウ出力回路部４
７により駆動される際の傾きである。厳密には、第１の
ロウ出力回路部３０の導通時間と第３のロウ出力回路部
４７の導通時間には２入力ＡＮＤ回路３８によるゲート
遅延時間分の差があるが、一般的にゲート遅延は遅延素
子の遅延特性に比べて十分小さいため、第１のロウ出力
回路部３０と第３のロウ出力回路部４７の導通時間の違
いは無視できる。

【０１０４】また、ボンディングパッド２がハイ信号か
らロウ信号へ遷移する第２の傾きは、遅延素子２７の遅
延特性時間分遅れて第２のロウ出力回路部３２が導通す
ることにより、既にボンディングパッド２を駆動してい
る第１および第３のロウ出力回路部３０，４７の駆動能
力に、第２のロウ出力回路部３２の駆動能力が追加され
る際の傾きである。

【０１０５】さらに、ボンディングパッド２がハイ信号
からロウ信号へ遷移する第３の傾きは、遅延素子３４の
遅延特性時間分遅れて第３のロウ出力回路部４７が遮断
されることにより、第３のロウ出力回路部４７の駆動能
力が差し引かれる際の傾きである。

【０１０６】図４に示す通り、ボンディングパッド２の
波形はロウ信号からハイ信号へ遷移する際は電源電圧付
近でその傾きがなだらかになるため、オーバーシュート
ノイズの発生を防ぐことができる。同様に、ボンディン
グパッド２の波形はハイ信号からロウ信号へ遷移する際
はＧＮＤ電圧付近でその傾きがなだらかになるため、ア
ンダーシュートノイズの発生を防ぐことができる。

【０１０７】

【発明の効果】以上説明したように、請求項１記載の発
明の入出力回路によれば、ＬＳＩ内部動作電圧よりも高
電圧の信号を入力する必要のあるシステムにおいても、
ＬＳＩ内部の全てのトランジスタに対してゲート酸化膜
耐圧以上の電圧印加を防ぐ構成を実現できるため、ＬＳ
Ｉの信頼性向上が可能な上、大電流の出力駆動能力を保
ちつつ電源電圧やＧＮＤ電圧の変動を防ぎ、ひいてはノ
イズの発生を抑えることが可能となる。

【０１０８】また、請求項２記載の発明の入出力回路に
よれば、上記した全ての問題を解決しつつ、オーバーシ
ュートノイズおよびアンダーシュートノイズの発生をも
防ぐことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態における入出力回路
の構成を示す回路図である。

【図２】第１の実施の形態における出力時のノード波形
を示す波形図である。

【図３】本発明の第２の実施の形態における入出力回路
の構成を示す回路図である。

【図４】本発明の第２の実施の形態における出力時のボ
ンディングパッド波形を示す波形図である。

【図５】従来の技術を組み合わせた入出力回路の構成を
示す回路図である。

【図６】３入力ＮＡＮＤ回路のトランジスタ構成を示す
回路図である。

【図７】３入力ＮＯＲ回路のトランジスタ構成を示す回
路図である。

【符号の説明】

１ 内部入力端子 ２ ボンディングパッド（入出力端子部） ３ 制御端子 ６ フローティングｎウェルノード １３〜１６ Ｐ−ｃｈトランジスタ ２０〜２３ Ｐ−ｃｈトランジスタ ４０〜４３ Ｐ−ｃｈトランジスタ １２，１７，１８ Ｎ−ｃｈトランジスタ １９，２４，２５ Ｎ−ｃｈトランジスタ ３９，４４，４５ Ｎ−ｃｈトランジスタ ２９ 第１のハイ出力回路部 ３０ 第１のロウ出力回路部 ３１ 第２のハイ出力回路部 ３２ 第２のロウ出力回路部 ４６ 第３のハイ出力回路部 ４７ 第３のロウ出力回路部 ４８ 第１の内部制御回路部 ４９ 第２の内部制御回路部 ５０ 後段用出力回路部 ５１，５２，５３ アナログスイッチ

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 ＬＳＩ内部の電源電圧よりも高電圧の信
   号線と接続される入出力端子部と、 それぞれ前記ＬＳＩ内部の電源電圧にウェル電位が接続
   されてないＰチャネル型トランジスタとアナログスイッ
   チとで構成され、導通によって前記入出力端子部に前記
   ＬＳＩ内部の論理的‘１’信号を出力する第１および第
   ２のハイ出力回路部と、 それぞれ複数のＮチャネル型トランジスタを直列に接続
   して構成され、導通によって前記入出力端子部に前記Ｌ
   ＳＩ内部の論理的‘０’信号を出力する第１および第２
   のロウ出力回路部と、 前記第１および第２のハイ出力回路部の導通時間に前記
   第１および第２のハイ出力回路部のうちの早い方の導通
   時間から前記入出力端子部の出力信号の立ち上がりが完
   了するまでの範囲で差を持たせるとともに、前記第１お
   よび第２のロウ出力回路部の導通時間に前記第１および
   第２のロウ出力回路部のうちの早い方の導通時間から前
   記入出力端子部の出力信号の立ち下がりが完了するまで
   の範囲で差を持たせるように、前記第１および第２のハ
   イ出力回路部と前記第１および第２のロウ出力回路部と
   を制御する第１の内部制御回路部とを備え、 前記第１の内部制御回路は、前記入出力端子部に直接は
   接続されない前記ＬＳＩ内部のノードの信号のみを基に
   前記第１および第２のハイ出力回路部と前記第１および
   第２のロウ出力回路部を制御する制御信号を生成するこ
   とで、ＬＳＩ内部の全トランジスタにおいてゲート酸化
   膜耐圧以上の電圧をかけることなくノイズの軽減化を可
   能とする構成をとることを特徴とする入出力回路。
2. 【請求項２】 ＬＳＩ内部の電源電圧にウェル電位が接
   続されてないＰチャネル型トランジスタとアナログスイ
   ッチとで構成され入出力端子部に前記ＬＳＩ内部の論理
   的‘１’信号を出力する第３のハイ出力回路部と、複数
   のＮチャネル型トランジスタを直列に接続して構成され
   前記入出力端子部に前記ＬＳＩ内部の論理的‘０’信号
   を出力する第３のロウ出力回路部とを付加し、 前記第１および第２のハイ出力回路部のうちの早い方の
   導通時間とほぼ同時に前記第３のハイ出力回路を導通さ
   せ、第１および第２のハイ出力回路部のうちの遅い方の
   導通時間から前記入出力端子部の出力信号の立ち上がり
   が完了するまでに前記第３のハイ出力回路部を遮断させ
   ることでオーバーシュートノイズを防ぐことと、前記第
   １および第２のロウ出力回路部のうちの早い方の導通時
   間とほぼ同時に前記第３のロウ出力回路を導通させ、第
   １および第２のロウ出力回路部のうちの遅い方の導通時
   間から前記入出力端子部の出力信号の立ち下がりが完了
   するまでに前記第３のロウ出力回路部を遮断させること
   でアンダーシュートノイズを防ぐことができるように、
   前記第３のハイ出力回路と前記第３のロウ出力回路を制
   御する第２の内部制御回路を付加し、 前記第２の内部制御回路は前記入出力端子部に直接は接
   続されないＬＳＩ内部のノードの信号のみを基に前記第
   ３のハイ出力回路部と前記第３のロウ出力回路部を制御
   する制御信号を生成するようにしたことを特徴とする請
   求項１記載の入出力回路。