JP3427082B2 - Video image distortion prevention device - Google Patents
Video image distortion prevention deviceInfo
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Description
【発明の詳細な説明】Detailed Description of the Invention
【0001】[0001]
【産業上の利用分野】この発明は、例えば高速再生モー
ド時におけるビデオ画像の歪みを防止する装置に関す
る。BACKGROUND OF THE INVENTION The present invention is, for example, a high-speed playback mode.
The present invention relates to a device that prevents distortion of a video image at the time of reading .
【0002】[0002]
【従来の技術】現在、世界で採用されているテレビジョ
ン(TV)方式は、複合映像信号の構造上、主に次の3
方式に分けられる。2. Description of the Related Art The television (TV) system currently adopted in the world is mainly composed of the following three types because of the structure of a composite video signal.
It is divided into methods.
【0003】
方式名 走査線/コマ数 色副搬送波 変調方式
NTSC 525/60 3.58MHz 直交2相変調
PAL 625/50 4.43MHz 直交2相変調
ただし、1走査線毎にV軸位相反転
SECAM 同上 4.25MHz
4.206MHz FM変調
さらに、NTSCとPALには、お互いに走査線/コマ
数と、色変調方式の組み合せが存在し、以下のようにな
っている。System name Scan line / number of frames Color subcarrier Modulation system NTSC 525/60 3.58 MHz Quadrature two-phase modulation PAL 625/50 4.43 MHz Quadrature two-phase modulation However, V axis phase inversion SECAM for each scan line Same as above 4.25 MHz 4.206 MHz FM modulation Furthermore, NTSC and PAL each have a combination of scanning line / frame number and color modulation method, and are as follows.
【0004】
方式名 走査線/コマ数 色副搬送波 1走査線毎のV軸位相反転
4.43NTSC 525/60 4.43MHz なし
M−PAL 525/60 3.58MHz あり
N−PAL 625/50 3.58MHz あり
ただし、NTSC、M−PAL、N−PALの3.58
MHzは、各々少しずつ異なっている。System name Scan line / number of frames Color subcarrier V-axis phase inversion for each scan line 4.43 NTSC 525/60 4.43 MHz None M-PAL 525/60 3.58 MHz Yes N-PAL 625/50 3. 58MHz Yes, but NTSC, M-PAL, N-PAL 3.58
Each MHz is slightly different.
【0005】これらから、各テレビジョン方式間の相互
変換に必要な要件は、次の2つに集約される。
(1)走査線/コマ数(ライン/フィールト゛)の変換 525
/60,625/50
(2)色変調方式の変換 搬送波周波数(fsc)
直交2相変調,FM変調
V軸位相反転の有無
(2)は、色信号の復調、変調器として各方式に合った
ものを使用することで、容易に行なうことができる。
(1)は、変換前後の信号間に時間的ずれが生じるた
め、一般に画像メモリを使用した処理を必要とする。From these, the requirements necessary for mutual conversion between television systems are summarized in the following two. (1) Conversion of scanning line / number of frames (line / field) 525
/ 60,625 / 50 (2) Conversion of color modulation system Carrier frequency (fsc) Quadrature two-phase modulation, FM modulation V-axis phase inversion presence / absence (2) is suitable for each system as a color signal demodulator and modulator. It can be easily done by using a thing.
In the case of (1), there is a time lag between the signals before and after the conversion, so that processing using an image memory is generally required.
【0006】(1)の変換をも行なう場合は、まずライ
ン数の変換が必要となる。525/60系→625/5
0系の変換の場合、1フィールド当り100ライン増で
あり、図47Aに示すように5ラインに1ラインの割合
で増加させる必要がある。逆に625/50系→525
/60系の変換の場合、1フィールド当り100ライン
減であり、同図Bに示すように6ラインに1ラインの割
合で減少させる必要がある。ライン数の増減は、単純に
は同一ラインの重複や、間引きで実現できる。厳密な計
算から、単純な5ライン毎の重複や、6ライン毎の間引
きでは変換後のライン数が±5ライン過不足が出るが、
これは垂直ブランキング期間で吸収させることができ
る。If the conversion of (1) is also performed, the number of lines must be converted first. 525/60 series → 625/5
In the case of 0-system conversion, there is an increase of 100 lines per field, and it is necessary to increase the ratio of 1 line to 5 lines as shown in FIG. 47A. Conversely, 625/50 series → 525
In the case of conversion of the / 60 system, the number of lines is reduced by 100 lines per field, and it is necessary to reduce the number of lines every 6 lines as shown in FIG. The number of lines can be increased or decreased by simply overlapping or thinning the same line. From the exact calculation, the number of lines after conversion will be ± 5 lines excess or deficiency by simple duplication every 5 lines or thinning out every 6 lines.
This can be absorbed in the vertical blanking period.
【0007】図47より明らかなように、ライン数変換
には1ライン分以上の画像メモリを必要とする。同図で
は1ライン分で事足りるかのように見えるが、1フィー
ルドすべてを変換するには、以下に示すように1フィー
ルド分以上の画像メモリが必要となる。As is clear from FIG. 47, the conversion of the number of lines requires an image memory for one line or more. Although it seems that one line is enough in the figure, in order to convert all one field, an image memory for one field or more is required as shown below.
【0008】図48Aは525/60系→625/50
系のフィールド数変換を示しており、同図Bは625/
50系→525/60系のフィールド数変換を示してい
る。同図Aで、m+4→m+4′フィールドの変換部分
を見ると、m+4フィールドの最後のラインがm+4′
のフィールドに移るのは(矢印P1)、m+5フィール
ドの最後のラインのタイミングと一致する。そのため、
m+4フィールドの最後のラインを1フィールド遅延す
る必要がある。また、同図Bで、n→n′フィールドの
変換部分を見ると、nフィールドの最後のラインはn−
1′フィールドの最後のラインのタイミングと一致して
おり(矢印P2)、1フィールドの遅延が必要となる。
これと同様のことが、n+5→n+5″フィールドの変
換部分でも発生する(矢印P3)。なお、厳密には、上
述のラインの一致は、わずかなライン差で完全には一致
しないので、完全に1フィールドの遅延量は必要ない
が、ここでは説明の簡略化のために1フィールドとす
る。FIG. 48A shows a 525/60 system → 625/50.
The field number conversion of the system is shown in FIG.
The field number conversion from 50 system to 525/60 system is shown. Looking at the conversion portion of the m + 4 → m + 4 ′ field in FIG. A, the last line of the m + 4 field is m + 4 ′.
The shift to the field of (arrow P1) coincides with the timing of the last line of the m + 5 field. for that reason,
It is necessary to delay the last line of the m + 4 field by one field. Further, looking at the conversion portion of the n → n ′ field in FIG. 6B, the last line of the n field is n−
This coincides with the timing of the last line of the 1'field (arrow P2), and a delay of 1 field is required.
The same thing occurs in the conversion part of the n + 5 → n + 5 ″ field (arrow P3). Strictly speaking, the above-mentioned line coincidence does not completely coincide with a slight line difference, so that the line coincides completely. Although the delay amount of one field is not necessary, one field is used here for simplification of description.
【0009】1フィールドの遅延は、現在では信号をデ
ィジタル化し、ディジタルメモリを画像メモリとして使
用して実現するのが普通である。The delay of one field is usually realized at present by digitizing a signal and using a digital memory as an image memory.
【0010】水平解像度が320本、輝度(Y)S/N
が46dB、色(C)S/Nが36dB以上の標準的な
TV信号を方式変換する際に要する1フィールドのメモ
リ容量は、以下のようになる。ただし、C系は上述した
(2)の変換をも考慮し、既に色差信号R−Y=V、B
−Y=Uの状態に復調済みとして、2系統必要とする。Horizontal resolution is 320 lines, luminance (Y) S / N
The memory capacity of one field required for format conversion of a standard TV signal of 46 dB for SNR and 36 dB or more for color (C) S / N is as follows. However, in consideration of the conversion of (2) described above, the C system already has color difference signals R−Y = V, B.
It is assumed that demodulation has been completed in the state of -Y = U and two systems are required.
【0011】ここで、Y系、C系のサンプリング周波数
および階調は、次の設定値を考える。
Y系 サンプリング周波数:8MHz 階調:8ビット
C系 サンプリング周波数:3MHz 階調:6ビット
また、525/60系と625/50系の相互変換を考
慮し、1フィールドは625/50系を基準として考え
る。Here, the following set values are considered for the sampling frequencies and gradations of the Y and C systems. Y system Sampling frequency: 8 MHz Gradation: 8 bits C system Sampling frequency: 3 MHz Gradation: 6 bits Also, considering the mutual conversion of 525/60 system and 625/50 system, one field is based on 625/50 system. Think
【0012】以上から、1フィールドのメモリ容量は次
式で得られる。
{8×8×106+(6×3×106×2)}÷50
=1.8×106=1.8Mビット
なお、上述で設定した解像度、階調の改善が必要なとき
は、メモリ容量はより大容量化する。From the above, the memory capacity of one field is obtained by the following equation. {8 × 8 × 10 6 + (6 × 3 × 10 6 × 2)} ÷ 50 = 1.8 × 10 6 = 1.8 Mbits If the resolution and gradation set above are required to be improved, , The memory capacity will be larger.
【0013】さらに、ライン数変換の様子をより詳しく
みると、TV信号は、525/60系、625/50系
のいずれもインタレースを行なっているので、図47に
示したような単純なフィールド単位のライン数変換で
は、垂直方向の画質が損なわれることがある。Further, looking at the state of line number conversion in more detail, since the TV signal is interlaced in both the 525/60 system and the 625/50 system, a simple field as shown in FIG. 47 is used. The conversion of the number of lines per unit may impair the image quality in the vertical direction.
【0014】図49A〜Cは525/60系→625/
50系の方式変換時に、同一画サイズに表示した場合の
各ラインの位置を詳細に表わしたものであり、実線は奇
数フィールドのライン位置、点線は偶数フィールドのラ
イン位置を示しており、インタレースをしているので両
者は、交互に配置されている。49A to C show 525/60 system → 625 /
The position of each line when displayed in the same image size when converting the 50-series system is shown in detail. The solid line shows the line position of the odd field and the dotted line shows the line position of the even field. Therefore, the two are alternately arranged.
【0015】同図Aは、フィールドメモリを用いた場合
の変換の様子を示しており、同種フィールド(奇数→奇
数または偶数→偶数)間を表わしている。z″、a″ラ
インのように上下の位置関係が逆転している部分もあ
り、a′〜a″ラインのようにほぼ1ライン分、下に位
置がずれている部分もある。FIG. 1A shows a state of conversion when a field memory is used, and represents the same type of field (odd → odd or even → even). There are some parts where the vertical positional relationship is reversed, such as the z ″ and a ″ lines, and there are also parts where the position is shifted downward by about one line, such as the a ′ to a ″ lines.
【0016】同図Bは、フィールドメモリを用いた場合
の変換の様子を示しており、異種フィールド(奇数→偶
数または偶数→奇数)間を表わしている。この場合も、
f′〜e″〜f″ラインで上下逆転が、f′〜f″ライ
ンで下に位置が大幅にずれている。FIG. 6B shows a state of conversion when a field memory is used, and shows between different fields (odd → even or even → odd). Also in this case,
The f'-e "-f" lines are reversed upside down, and the f'-f "lines are significantly shifted downward.
【0017】因みに、図48で明らかなように、変換中
は、1フィールド重複(同図Bのn+5″)、間引き
(同図Aのm+5)が生じるので、同種フィールド間変
換と異種フィールド間変換との周期的な移り変わりは避
けられない。Incidentally, as is apparent from FIG. 48, since one field duplication (n + 5 ″ in FIG. B) and thinning (m + 5 in FIG. A) occur during conversion, conversion between same-type fields and conversion between different types of fields The cyclical change with is inevitable.
【0018】1フィールド毎には、a→c→eとインタ
レースしているが、目にはa〜kへ連続して見えるの
で、図49A,Bのような上下ライン逆転や大幅なライ
ン位置ずれは垂直方向の図形歪みとして認識される。Although interlacing a->c-> e is performed for every one field, it is visible to the eye continuously from a to k. Therefore, the vertical line inversion as shown in FIGS. The shift is recognized as vertical graphic distortion.
【0019】これに対して、同図Cでは、2フィールド
(1フレーム)から変換フィールドが形成されるため、
上下ラインの逆転もなく位置ずれも最大で0.5ライン
分に抑えられ、垂直方向の図形歪みは大幅に改善され
る。On the other hand, in FIG. 6C, since the conversion field is formed from two fields (one frame),
There is no reversal of the upper and lower lines, and the positional deviation is suppressed to a maximum of 0.5 lines, and the figure distortion in the vertical direction is greatly improved.
【0020】従来のTV方式変換装置は、放送用、業務
用がほとんどであり、画質劣化を嫌うことから、1フィ
ールド当りのメモリ容量も多く、かつ上述した図49C
のフレーム内でのライン数変換を行なうため、1フレー
ム分のメモリを必要としている。実際には、さらに高画
質化を図るため、数フレームのメモリを持つものが主流
である。Most of the conventional TV system converters are for broadcasting and for business use, and since they do not like the deterioration of image quality, they have a large memory capacity per field and the above-mentioned FIG. 49C.
Since the number of lines is converted in each frame, a memory for one frame is required. Actually, in order to further improve the image quality, the one having a memory of several frames is the mainstream.
【0021】[0021]
【発明が解決しようとする課題】従来のテレビジョン方
式変換装置では、上述したようにフィールドメモリやフ
レームメモリへの書き込みおよび読み出しを通じてライ
ン数やフィールド数の変換が行なわれる。このテレビジ
ョン方式変換装置の入力ビデオ信号として、傾斜アジマ
ス記録方式のVTR(ビデオテープレコーダ)のキュー
モード(早送り再生モード)やレビューモード(巻戻し
再生モード)時の再生信号が供給されることがある。In the conventional television system conversion apparatus, the number of lines and the number of fields are converted through writing and reading in the field memory and the frame memory as described above. As an input video signal of this television system converter, a reproduction signal in a cue mode (fast-forward reproduction mode) or a review mode (rewind reproduction mode) of a VTR (video tape recorder) of a tilted azimuth recording system may be supplied. is there.
【0022】キューモードやレビューモードでは、回転
磁気ヘッドが傾斜記録トラックを斜めに横切って走査す
るため、例えばPAL方式のLPモード(2倍モード)
における記録トラックパターンのように、H並べが行わ
れておらずに同一記録アジマスである1トラックおきの
記録トラック間で水平同期信号の記録位置にずれがある
場合には(図42参照)、再生信号の水平同期信号位置
が不連続となる。In the cue mode and the review mode, since the rotary magnetic head scans the inclined recording track diagonally, for example, the LP mode of the PAL system (double mode).
When the recording position of the horizontal synchronizing signal is deviated between the recording tracks of every other track, which is the same recording azimuth, as in the recording track pattern in FIG. The horizontal sync signal position of the signal becomes discontinuous.
【0023】再生信号の水平同期信号位置に不連続があ
る場合、AFC動作によって入力ビデオ信号より分離さ
れる水平同期信号とメモリの水平方向の書き込みアドレ
スの基準となる内部水平同期信号とが位相ロックするよ
うに制御されるが、位相ロック状態となるまでの過渡期
では入力ビデオ信号の水平同期信号と内部水平同期信号
が時間的にずれ、入力ビデオ信号に対して水平方向の書
き込みアドレスが正しく形成されなくなる。When there is a discontinuity in the position of the horizontal synchronizing signal of the reproduced signal, the horizontal synchronizing signal separated from the input video signal by the AFC operation and the internal horizontal synchronizing signal serving as the reference of the horizontal write address of the memory are phase locked. However, the horizontal sync signal of the input video signal and the internal horizontal sync signal are temporally displaced during the transition period until the phase lock state occurs, and the horizontal write address is correctly formed for the input video signal. It will not be done.
【0024】そのため、位相ロック状態となるまでの過
渡期では、入力ビデオ信号の各ラインのビデオデータを
メモリの正規位置に書き込むことができなくなり、出力
ビデオ信号による画面上に画像が流れる歪が発生し、見
にくい画面となる等の問題点があった。Therefore, in the transitional period until the phase lock state is reached, it becomes impossible to write the video data of each line of the input video signal to the regular position of the memory, and the output video signal causes distortion in which an image flows on the screen. However, there is a problem that the screen becomes difficult to see.
【0025】そこで、この発明では、入力ビデオ信号の
水平同期信号の不連続によって表示画面に画像歪が生じ
ることを防止し得るビデオ画像の歪み防止装置を提供す
るものである。Therefore, the present invention provides a video image distortion prevention apparatus capable of preventing the occurrence of image distortion on the display screen due to the discontinuity of the horizontal synchronizing signal of the input video signal.
【0026】[0026]
【課題を解決するための手段】この発明は、画像メモリ
に入力ビデオ信号を構成するビデオデータを順次書き込
むメモリ書き込み制御手段と、画像メモリよりビデオデ
ータを読み出して出力ビデオ信号を得るメモリ読み出し
制御手段と、画像メモリの書き込みアドレスおよび読み
出しアドレスを制御するアドレス制御手段と、画像メモ
リの書き込みを制御する書き込みイネーブル制御手段
と、入力ビデオ信号が信号部分であるかノイズ部分であ
るかを示すエンベロープ検出信号を得る手段とを備え、
書き込みイネーブル制御手段は、エンベロープ検出信号
に基づいて、入力ビデオ信号がノイズ部分であるときは
画像メモリを書き込み禁止状態とし、入力ビデオ信号が
信号部分であるときは画像メモリを書き込み状態とし、
アドレス制御手段は、画像メモリの水平方向の書き込み
アドレスを、エンベロープ検出信号に基づいて、画像メ
モリが書き込み禁止状態から書き込み状態に切り換わる
タイミングで、入力ビデオ信号より分離される水平同期
信号でリセットするものである。Means for Solving the Problems] The inventions includes sequentially written memory write control means video data constituting the input video signal into the image memory, the memory read control to obtain an output video signal by reading the video data from the image memory means, address control means for controlling write and read addresses of the image memory, and a write enable control means for controlling writing of the image memo <br/> Li, Oh on whether the noise portion input video signal is a signal portion
Means for obtaining an envelope detection signal indicating whether or not
The write enable control means uses an envelope detection signal.
Based on, when the input video signal is a noise portion
The image memory is set to write-protected state and the input video signal
When it is a signal part, the image memory is set to the writing state ,
The address control means separates the horizontal write address of the image memory from the input video signal at the timing when the image memory switches from the write-protected state to the write state based on the envelope detection signal. It is reset by a synchronization signal.
【0027】例えば、入力ビデオ信号は、同一記録アジ
マスである1トラックおきの記録トラック間で水平同期
信号の記録位置がずれた記録トラックパターンを有する
傾斜アジマス記録方式のビデオテープレコーダにおける
高速再生モード時の再生信号である。For example, the input video signal is in the high-speed reproduction mode in the video tape recorder of the inclined azimuth recording system having the recording track pattern in which the recording position of the horizontal synchronizing signal is deviated between the recording tracks of every other track which is the same recording azimuth. Is a reproduction signal of.
【0028】[0028]
【作用】この発明においては、画像メモリが書き込み禁
止状態から書き込み状態に切り換わるタイミングで水平
方向の書き込みアドレスを入力ビデオ信号より分離され
る水平同期信号でリセットするものであり、例えば入力
ビデオ信号が同一記録アジマスの1トラックおきの傾斜
記録トラックの間で水平同期信号の記録位置がずれた記
録トラックパターンを有する傾斜アジマス記録方式のビ
デオテープレコーダにおける高速再生モード時の再生信
号であって周期的に水平同期信号が不連続となるもので
あっても、メモリが書き込み状態となるときは入力ビデ
オ信号に対して水平方向の書き込みアドレスが正しく形
成される。そのため、入力ビデオ信号の各ラインのビデ
オデータをメモリの正規位置に書き込むことができ、出
力ビデオ信号による画面上に画像歪が発生することを防
止し得る。[Action] In the present invention, the image memory is reset to shall in the horizontal synchronizing signal separated from the input video signal in the horizontal direction of the write address at the timing of switching from the write-protected state to the write state, for example, an input video signal Is a reproduction signal in the high-speed reproduction mode in the inclined azimuth recording type video tape recorder having a recording track pattern in which the recording position of the horizontal synchronizing signal is deviated between the inclined recording tracks of every other track of the same recording azimuth, and is periodic. Even when the horizontal synchronizing signal is discontinuous, the horizontal write address is correctly formed for the input video signal when the memory is in the write state. Therefore, the video data of each line of the input video signal can be written in the regular position of the memory, and it is possible to prevent image distortion from occurring on the screen due to the output video signal.
【0029】また、入力ビデオ信号のノイズ部分でメモ
リの書き込みが禁止されるため、入力ビデオ信号のノイ
ズ部分による影響が出力ビデオ信号に出ることを防止し
得る。Since writing of the memory is prohibited in the noise portion of the input video signal, it is possible to prevent the output video signal from being affected by the noise portion of the input video signal.
【0030】[0030]
【実施例】以下、図1を参照しながら、この発明の一実
施例について説明する。本例はNTSC方式およびPA
L方式のビデオ信号を記録再生できるVTRに適用した
例である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to FIG. This example is NTSC system and PA
This is an example applied to a VTR capable of recording and reproducing an L system video signal.
【0031】図1において、201はビデオ信号が入力
されるライン入力端子である。このライン入力端子20
1に入力されるビデオ信号VLは切換スイッチ202の
L側の固定端子に供給される。切換スイッチ202のT
側の固定端子にはチューナ203より出力されるビデオ
信号VTが供給される。なお、204はチューナ203
に接続されたアンテナである。In FIG. 1, 201 is a line input terminal to which a video signal is input. This line input terminal 20
The video signal VL input to 1 is supplied to the fixed terminal on the L side of the changeover switch 202. T of the changeover switch 202
The video signal VT output from the tuner 203 is supplied to the fixed terminal on the side. In addition, 204 is a tuner 203
Is an antenna connected to.
【0032】切換スイッチ202の切り換えは、ユーザ
の操作キー205の操作に基づいてシステムコントロー
ラ(以下、「シスコン」という)206より供給される
切換制御信号(供給ラインは図示せず)によって行なわ
れる。すなわち、記録信号としてライン入力端子201
に入力されるビデオ信号VLが選択されるときはL側に
接続され、一方記録信号としてチューナ203より出力
されるビデオ信号VTが選択されるときはT側に接続さ
れる。なお、チューナ203の選局動作等もユーザの操
作キー205の操作に基づいてシスコン206によって
制御される。The changeover switch 202 is changed over by a changeover control signal (a supply line is not shown) supplied from a system controller (hereinafter referred to as "syscon") 206 based on the operation of the operation key 205 by the user. That is, the line input terminal 201 is used as a recording signal.
Is connected to the L side when the video signal VL to be input to is selected, and is connected to the T side when the video signal VT output from the tuner 203 as a recording signal is selected. The tuning operation of the tuner 203 is also controlled by the system controller 206 based on the operation of the operation key 205 by the user.
【0033】切換スイッチ202より出力されるビデオ
信号は、切換スイッチ207のa側の固定端子、切換ス
イッチ208のb側の固定端子、切換スイッチ209の
a側の固定端子に供給される。切換スイッチ207のb
側の固定端子には、再生ビデオ信号VPBが供給され
る。すなわち、回転磁気ヘッド装置、磁気テープ走行機
構等を有するVTRのメカ部210で磁気テープ上の傾
斜記録トラックより回転磁気ヘッドで再生される再生信
号SPBは、ヘッドアンプ211を介してY/C処理回
路212に供給されて輝度信号および色信号に対して再
生信号処理が行われて再生ビデオ信号VPBが形成され
る。The video signal output from the changeover switch 202 is supplied to the fixed terminal on the side a of the changeover switch 207, the fixed terminal on the side b of the changeover switch 208, and the fixed terminal on the side a of the changeover switch 209. Changeover switch 207 b
The reproduction video signal VPB is supplied to the fixed terminal on the side. That is, the reproduction signal SPB reproduced by the rotary magnetic head from the inclined recording track on the magnetic tape in the mechanical section 210 of the VTR having the rotary magnetic head device, the magnetic tape running mechanism, etc., is subjected to the Y / C processing via the head amplifier 211. Reproduction signal processing is performed on the luminance signal and the chrominance signal supplied to the circuit 212 to form a reproduction video signal VPB.
【0034】この場合、従来周知のように、磁気テープ
上には記録アジマスを異にする第1および第2の傾斜記
録トラックが交互に形成されると共に、これら第1およ
び第2の傾斜記録トラックがそれぞれの記録アジマスに
対応したアジマス角を有る第1および第2の回転磁気ヘ
ッドでもって走査されることで再生信号が得られる。ま
た、輝度信号YはFM変調されると共に、搬送色信号は
搬送波周波数が低域に変換されて磁気テープ上の傾斜記
録トラックに記録される。In this case, as is well known in the art, first and second inclined recording tracks having different recording azimuths are alternately formed on the magnetic tape, and the first and second inclined recording tracks are formed. Is scanned by the first and second rotary magnetic heads having the azimuth angles corresponding to the respective recording azimuths, whereby a reproduction signal is obtained. Further, the luminance signal Y is FM-modulated, and the carrier color signal is converted into a low-frequency carrier frequency and recorded on an inclined recording track on the magnetic tape.
【0035】再生時、Y/C処理回路212では、FM
変調輝度信号を復調する処理、搬送色信号の搬送波周波
数を元の周波数に再変換する処理等が行なわれて、再生
信号SPBより再生ビデオ信号VPBが形成される。な
お、VTR210のメカ部210やY/C処理回路21
2の動作は、ユーザの操作キー205の操作に基づいて
シスコン206によって制御される。At the time of reproduction, the Y / C processing circuit 212 causes the FM
A process of demodulating the modulated luminance signal, a process of reconverting the carrier frequency of the carrier chrominance signal to the original frequency, etc. are performed, and a reproduced video signal VPB is formed from the reproduced signal SPB. The mechanical section 210 of the VTR 210 and the Y / C processing circuit 21
The operation of No. 2 is controlled by the system controller 206 based on the operation of the operation key 205 by the user.
【0036】切換スイッチ207の切り換えは、ユーザ
の操作キー205の操作に基づいてシスコン206より
供給される切換制御信号(供給ラインは図示せず)によ
って行なわれる。切換スイッチ207より出力されるビ
デオ信号はテレビジョン方式変換部213に入力ビデオ
信号として供給される。方式変換部213の構成の詳細
については後述する。方式変換部213の動作はユーザ
の操作キー205の操作に基づいてシスコン206によ
って制御される。The changeover switch 207 is changed over by a changeover control signal (a supply line is not shown) supplied from the syscon 206 based on the operation of the operation key 205 by the user. The video signal output from the changeover switch 207 is supplied to the television system conversion unit 213 as an input video signal. Details of the configuration of the method conversion unit 213 will be described later. The operation of the system conversion unit 213 is controlled by the syscon 206 based on the operation of the operation key 205 by the user.
【0037】例えば、入力ビデオ信号がNTSC方式で
あるときはPAL方式の出力ビデオ信号が得られるよう
に方式変換動作が行なわれ、逆に入力ビデオ信号がPA
L方式であるときはNTSC方式の出力ビデオ信号が得
られるように方式変換動作が行なわれる。入力ビデオ信
号の方式の判別に関しては、従来提案されている種々の
方法(詳細説明は省略)を使用して、シスコン206で
自動的に判別される。なお、操作キー205の操作でも
ってユーザが入力ビデオ信号の方式を入力するようにし
てもよい。For example, when the input video signal is the NTSC system, the system conversion operation is performed so that the PAL system output video signal is obtained, and conversely the input video signal is the PA system.
In the L system, the system conversion operation is performed so that the output video signal of the NTSC system can be obtained. The system of the input video signal is automatically discriminated by the syscon 206 using various conventionally proposed methods (detailed description is omitted). The user may input the input video signal system by operating the operation key 205.
【0038】方式変換部213より得られる出力ビデオ
信号は切換スイッチ208のa側の固定端子に供給され
る。切換スイッチ208の切り換えは、ユーザの操作キ
ー205の操作に基づいてシスコン206より供給され
る切換制御信号(供給ラインは図示せず)によって行な
われる。切換スイッチ208より出力されるビデオ信号
は切換スイッチ214のa側の固定端子に供給されると
共に、そのb側の固定端子にはY/C処理回路212よ
り得られる再生ビデオ信号VPBが供給される。切換ス
イッチ214の切り換えは、ユーザの操作キー205の
操作に基づいてシスコン206より供給される切換制御
信号(供給ラインは図示せず)によって行なわれる。The output video signal obtained from the system conversion unit 213 is supplied to the fixed terminal on the side a of the changeover switch 208. The changeover switch 208 is changed over by a changeover control signal (the supply line is not shown) supplied from the syscon 206 based on the operation of the operation key 205 by the user. The video signal output from the changeover switch 208 is supplied to the fixed terminal on the a side of the changeover switch 214, and the reproduced video signal VPB obtained from the Y / C processing circuit 212 is supplied to the fixed terminal on the b side. . The changeover switch 214 is changed over by a changeover control signal (a supply line is not shown) supplied from the syscon 206 based on the operation of the operation key 205 by the user.
【0039】また、切換スイッチ208より出力される
ビデオ信号はY/C処理回路212に記録ビデオ信号V
RECとして供給される。記録時、Y/C処理回路21
2では輝度信号のFM変調処理、搬送色信号の搬送波周
波数を低域に変換する処理等が行なわれて記録信号SR
ECが形成され、この記録信号SRECはヘッドアンプ
211を介してメカ部210に供給されて回転磁気ヘッ
ドをもって磁気テープ上の傾斜記録トラックに記録され
る。The video signal output from the changeover switch 208 is recorded in the Y / C processing circuit 212 as the recording video signal V.
Supplied as REC. During recording, Y / C processing circuit 21
2, the luminance signal is subjected to FM modulation processing, the carrier frequency of the carrier color signal is converted to a low frequency band, and the like, and the recording signal SR
An EC is formed, and the recording signal SREC is supplied to the mechanical section 210 via the head amplifier 211 and recorded on the inclined recording track on the magnetic tape by the rotary magnetic head.
【0040】また、切換スイッチ214より出力される
ビデオ信号は切換スイッチ209のb側の固定端子に供
給される。切換スイッチ209の切り換えは、ユーザの
操作キー205の操作に基づいてシスコン206より供
給される切換制御信号(供給ラインは図示せず)によっ
て行なわれる。そして、切換スイッチ209より出力さ
れるビデオ信号がライン出力端子215に出力ビデオ信
号VOUTとして導出される。The video signal output from the changeover switch 214 is supplied to the fixed terminal on the b side of the changeover switch 209. The changeover switch 209 is changed over by a changeover control signal (the supply line is not shown) supplied from the syscon 206 based on the operation of the operation key 205 by the user. Then, the video signal output from the changeover switch 209 is led to the line output terminal 215 as the output video signal VOUT.
【0041】以上の構成において、記録時には、切換ス
イッチ207はa側に接続される。そして、切換スイッ
チ202で選択されたビデオ信号(VLまたはVT)を
そのままの方式で記録する場合、切換スイッチ208は
b側に接続され、切換スイッチ202の出力ビデオ信号
がY/C処理回路212に記録ビデオ信号VRECとし
て供給される。一方、切換スイッチ202で選択された
ビデオ信号の方式を変換して記録する場合、切換スイッ
チ208はa側に接続され、方式変換部213の出力ビ
デオ信号がY/C処理回路212に記録ビデオ信号VR
ECとして供給される。In the above structure, the changeover switch 207 is connected to the side a during recording. When the video signal (VL or VT) selected by the changeover switch 202 is recorded as it is, the changeover switch 208 is connected to the side b and the output video signal of the changeover switch 202 is input to the Y / C processing circuit 212. It is supplied as a recording video signal VREC. On the other hand, when the format of the video signal selected by the changeover switch 202 is converted and recorded, the changeover switch 208 is connected to the side a, and the output video signal of the method conversion unit 213 is recorded in the Y / C processing circuit 212. VR
Supplied as EC.
【0042】また、この記録時において、切換スイッチ
202で選択されたビデオ信号をそのままの方式でモニ
タ用のビデオ信号とする場合、切換スイッチ209はa
側に接続され、切換スイッチ202の出力ビデオ信号が
ライン出力端子215に導出される。一方、切換スイッ
チ202で選択されたビデオ信号の方式を変換してモニ
タ用のビデオ信号とする場合、切換スイッチ208,2
14はa側に接続され、切換スイッチ209はb側に接
続され、方式変換部213の出力ビデオ信号がライン出
力端子215に導出される。Further, at the time of this recording, when the video signal selected by the changeover switch 202 is directly used as the monitor video signal, the changeover switch 209 is set to a.
The output video signal of the changeover switch 202 is led to the line output terminal 215. On the other hand, when the system of the video signal selected by the changeover switch 202 is converted into the video signal for monitoring, the changeover switches 208, 2
14 is connected to the a side, the changeover switch 209 is connected to the b side, and the output video signal of the system conversion unit 213 is led to the line output terminal 215.
【0043】次に、再生時には、切換スイッチ207は
b側に接続される。そして、Y/C処理回路212から
の再生ビデオ信号VPBがそのままの方式で出力される
場合、切換スイッチ214,209はb側に接続され、
Y/C処理回路212より出力される再生ビデオ信号V
PBがライン出力端子215に導出される。一方、Y/
C処理回路212からの再生ビデオ信号VPBの方式を
変換して出力する場合、切換スイッチ208,214は
a側に接続され、切換スイッチ209はb側に接続さ
れ、方式変換部213の出力ビデオ信号がライン出力端
子215に導出される。Next, at the time of reproduction, the changeover switch 207 is connected to the b side. When the reproduced video signal VPB from the Y / C processing circuit 212 is output as it is, the changeover switches 214 and 209 are connected to the b side,
Playback video signal V output from Y / C processing circuit 212
PB is led to the line output terminal 215. On the other hand, Y /
When the format of the reproduced video signal VPB from the C processing circuit 212 is converted and output, the changeover switches 208 and 214 are connected to the a side, the changeover switch 209 is connected to the b side, and the output video signal of the method conversion unit 213. Are led to the line output terminal 215.
【0044】次に、図2〜図4を使用して、テレビジョ
ン方式変換部213について説明する。同図において、
入力端子1には輝度信号Yが供給される。この輝度信号
Yはローパスフィルタ2で後段のA/Dコンバータにお
けるサンプリング周波数fsの1/2に帯域制限された
後にクランプ回路3に供給される。クランプ回路3には
クランプパルスYCLPが供給され、次段のA/Dコン
バータの入力レンジに合うようにペデスタルレベルが一
定値にクランプされる。このクランプ回路3より出力さ
れる輝度信号YはA/Dコンバータ4に供給される。Next, the television system converter 213 will be described with reference to FIGS. In the figure,
The brightness signal Y is supplied to the input terminal 1. The luminance signal Y is band-limited by the low-pass filter 2 to 1/2 of the sampling frequency fs in the A / D converter in the subsequent stage, and then supplied to the clamp circuit 3. The clamp pulse YCLP is supplied to the clamp circuit 3, and the pedestal level is clamped to a constant value so as to match the input range of the A / D converter in the next stage. The luminance signal Y output from the clamp circuit 3 is supplied to the A / D converter 4.
【0045】A/Dコンバータ4にはサンプリングクロ
ックADCLK(図5Aに図示)が供給されて、輝度信
号Y(同図Bに図示)は1サンプル8ビットのディジタ
ル輝度データADY(同図Cに図示)に変換される。サ
ンプリングクロックADCLKの周波数をfwckとする
と、入力ビデオ信号(入力端子1に供給される輝度信号
Y)の水平周波数fhに対して以下のように設定され
る。すなわち、入力ビデオ信号がNTSC方式であると
きはfwck=1128fh、PAL方式であるときはfw
ck=1152fhに設定される。このように設定される
理由は後述する。A sampling clock ADCLK (shown in FIG. 5A) is supplied to the A / D converter 4, and a luminance signal Y (shown in FIG. 5B) is supplied as one sample 8-bit digital luminance data ADY (shown in FIG. 5C). ) Is converted to. When the frequency of the sampling clock ADCLK is fwck, the horizontal frequency fh of the input video signal (luminance signal Y supplied to the input terminal 1) is set as follows. That is, fwck = 1128fh when the input video signal is the NTSC system, and fw when the PAL system is the input video signal.
ck = 1152fh is set. The reason for this setting will be described later.
【0046】このA/Dコンバータ4より出力される輝
度データADYは変換回路5で通常の2進表示(オフセ
ットバイナリ)より2の補数表示に変換されてマルチプ
レクサ6に供給される。なお、変換回路5ではラウンデ
ィングの処理も行なわれる。すなわち、変換回路5では
A/Dコンバータ4からの輝度データADYのMSBデ
ータを反転することで2の補数表示に変換されることに
なるが、例えば8ビットデータの場合には「10000
000」という表示ができない。そこで、このような場
合にLSBデータに「1」を加えて「1000000
1」とする処理がラウンディング処理である。The brightness data ADY output from the A / D converter 4 is converted by the conversion circuit 5 from the normal binary display (offset binary) to the two's complement display and supplied to the multiplexer 6. The conversion circuit 5 also performs rounding processing. That is, in the conversion circuit 5, the MSB data of the brightness data ADY from the A / D converter 4 is inverted to be converted into 2's complement display. For example, in the case of 8-bit data, "10000" is displayed.
Cannot be displayed. Therefore, in such a case, "1" is added to the LSB data to obtain "1000000".
The process of "1" is the rounding process.
【0047】また、入力端子7には搬送色信号Cが供給
される。この搬送色信号Cはクロマデコーダ8に供給さ
れる。クロマデコーダ8には、入力端子1に供給される
輝度信号Yより分離される複合同期信号WCSYNCが
供給される。また、クロマデコーダ8には、水晶発振器
9,10の一端が接続されると共に、それぞれの他端が
切換スイッチ11のn側、p側を介して接続される。水
晶発振器9の発振周波数はNTSC方式の色副搬送波周
波数である3.579MHz(fscn)であり、一方水
晶発振器10の発振周波数はPAL方式の色副搬送波周
波数である4.433MHz(fscp)である。Further, the carrier color signal C is supplied to the input terminal 7. The carrier color signal C is supplied to the chroma decoder 8. The chroma decoder 8 is supplied with the composite sync signal WCSYNC which is separated from the luminance signal Y supplied to the input terminal 1. Further, one end of the crystal oscillators 9 and 10 is connected to the chroma decoder 8, and the other ends thereof are connected via the n side and the p side of the changeover switch 11. The oscillation frequency of the crystal oscillator 9 is 3.579 MHz (fscn) which is the NTSC color subcarrier frequency, while the oscillation frequency of the crystal oscillator 10 is 4.433 MHz (fscp) which is the PAL color subcarrier frequency. .
【0048】切換スイッチ11にはシステムコントロー
ラ(図示せず)より入力ビデオ信号がNTSC方式であ
るかPAL方式であるかを示す方式識別信号Wn/pが
切換制御信号として供給され、入力ビデオ信号がPAL
方式であるときはp側に接続されると共にNTSC方式
であるときはn側に接続される。この方式識別信号Wn/
pはクロマデコーダ8にも供給される。A system controller (not shown) supplies to the changeover switch 11 a system identification signal Wn / p indicating whether the input video signal is the NTSC system or the PAL system as a switching control signal, and the input video signal is supplied. PAL
When it is the system, it is connected to the p side, and when it is the NTSC system, it is connected to the n side. This system identification signal Wn /
p is also supplied to the chroma decoder 8.
【0049】クロマデコーダ8では、従来周知のように
複合同期信号WCSYNCより形成されたバーストゲー
トパルスで搬送色信号Cよりバースト信号を抜き出して
水晶発振器9または10によって連続波信号とすること
で基準色副搬送波を得、この基準色副搬送波を使用して
R−Y軸およびB−Y軸で同期検波が行なわれて、赤色
差信号R−Yおよび青色差信号B−Yが得られる。The chroma decoder 8 extracts the burst signal from the carrier color signal C by a burst gate pulse formed from the composite synchronizing signal WCSYNC as is well known in the art, and converts it into a continuous wave signal by the crystal oscillator 9 or 10 to obtain a reference color. A subcarrier is obtained, and synchronous detection is performed on the RY axis and the BY axis using the reference color subcarrier to obtain a red color difference signal RY and a blue color difference signal BY.
【0050】クロマデコーダ8より出力される色差信号
R−Y,B−Yはそれぞれローパスフィルタ12R,1
2Bで後段のA/Dコンバータにおけるサンプリング周
波数fsの1/4に帯域制限された後にクランプ回路1
3R,13Bに供給される。クランプ回路13R,13
BにはクランプパルスYCLPが供給され、後段のA/
Dコンバータの入力レンジに合うようにブランキングレ
ベルが一定値にクランプされる。The color difference signals RY and BY output from the chroma decoder 8 are low pass filters 12R and 1R, respectively.
After being band-limited to 1/4 of the sampling frequency fs in the A / D converter in the subsequent stage by 2B, the clamp circuit 1
It is supplied to 3R and 13B. Clamp circuit 13R, 13
The clamp pulse YCLP is supplied to B, and A /
The blanking level is clamped to a constant value so as to match the input range of the D converter.
【0051】クランプ回路13R,13Bより出力され
る色差信号R−Y,B−Yはそれぞれ接続スイッチ14
R,14Bを介してA/Dコンバータ15に供給され
る。接続スイッチ14R,14Bには、それぞれサンプ
リングクロックADCLK(図5Aに図示)の4倍の周
期を有すると共に、互いに位相反転関係にあるセレクト
信号SELR,SELBがオンオフ制御信号として供給
される。これらセレクト信号SELR,SELBは、1
ライン毎に1クロック分だけずれて形成される。図5
D,Eは偶数ライン(2nライン)に対応するセレクト
信号SELR,SELBを示しており、同図I,Jは奇
数ライン(2n+1ライン)に対応するセレクト信号を
示している。The color difference signals RY and BY output from the clamp circuits 13R and 13B are respectively connected to the connection switch 14.
It is supplied to the A / D converter 15 via R and 14B. To the connection switches 14R and 14B, select signals SELR and SELB having a cycle four times as long as the sampling clock ADCLK (shown in FIG. 5A) and having a phase inversion relationship with each other are supplied as on / off control signals. These select signals SELR and SELB are 1
It is formed by shifting by one clock for each line. Figure 5
D and E indicate select signals SELR and SELB corresponding to even lines (2n lines), and I and J in the same figure indicate select signals corresponding to odd lines (2n + 1 lines).
【0052】接続スイッチ14R,14Bは、それぞれ
セレクト信号SELR,SELBがハイレベル「H」の
ときオンとされ、ローレベル「L」のときオフとされ
る。そのため、クランプ回路13R,13Bより出力さ
れる色差信号R−Y,B−Yはそれぞれ接続スイッチ1
4R,14Bで4クロック周期毎に交互に選択されて色
差点順次信号Cr/bとしてA/Dコンバータ15に供
給される。図5Fは偶数ラインの色差点順次信号Cr/
bを示しており、同図Kは奇数ラインの色差点順次信号
Cr/bを示している。The connection switches 14R and 14B are turned on when the select signals SELR and SELB are at high level "H", and are turned off when they are at low level "L". Therefore, the color difference signals RY and BY output from the clamp circuits 13R and 13B are connected to the connection switch 1 respectively.
The signals are alternately selected by 4R and 14B every 4 clock cycles and supplied to the A / D converter 15 as a color difference point sequential signal Cr / b. FIG. 5F shows the color difference point sequential signal Cr /
FIG. 9B shows the color difference point sequential signal Cr / b of the odd line.
【0053】なお、A/Dコンバータ15に入力される
色差点順次信号Cr/bは色差信号R−Y,B−Yの切
り換え部分では不連続となって不安定になる(図5F,
Kには図面の簡単化のため、切り換え部分を連続的に表
している)。そのため、A/Dコンバータ15でその切
り換え部分のサンプリングが行なわれないように、上述
したセレクト信号SELR,SELBの立ち上がりおよ
び立ち下がりは、サンプリングクロックADCLKの立
ち上がりと一致するように設定される。因みに、A/D
コンバータ15では、サンプリングクロックADCLK
の立ち下がりのタイミングでサンプリングが行なわれ
る。The color difference point sequential signal Cr / b input to the A / D converter 15 becomes discontinuous and unstable at the switching portion of the color difference signals RY and BY (Fig. 5F,
The switching part is continuously shown in K for simplification of the drawing). Therefore, the rising and falling edges of the select signals SELR and SELB described above are set so as to coincide with the rising edge of the sampling clock ADCLK so that the A / D converter 15 does not sample the switched portion. By the way, A / D
In the converter 15, the sampling clock ADCLK
Sampling is performed at the falling edge of.
【0054】A/Dコンバータ15にはサンプリングク
ロックADCLKが供給されて、色差点順次信号Cr/
bは1サンプル8ビットのディジタル色信号ADCに変
換される。図5Gは偶数ラインのディジタル色データA
DCを示しており、同図Lは奇数ラインのディジタル色
データADCを示している。このA/Dコンバータ15
より出力される色データADCは変換回路16で通常の
2進表示より2の補数表示に変換されてマルチプレクサ
6に供給される。なお、変換回路16でも、上述した変
換回路5と同様にラウンディング処理が行なわれる。The sampling clock ADCLK is supplied to the A / D converter 15, and the color difference point sequential signal Cr /
b is converted into a 1-sample 8-bit digital color signal ADC. FIG. 5G shows digital color data A for even lines.
DC is shown, and L in the drawing shows digital color data ADC of odd lines. This A / D converter 15
The output color data ADC is converted by the conversion circuit 16 from the normal binary display to the two's complement display and supplied to the multiplexer 6. The conversion circuit 16 also performs the rounding process as in the conversion circuit 5 described above.
【0055】マルチプレクサ6には切換制御信号SW1
が供給され、輝度データADYおよび色データADCの
サンプルデータが交互に選択されて映像データVDAT
Aが形成される。この場合、色データADCを構成する
色差信号R−Y,B−Yの連続する2個のサンプルデー
タのうち切り換え直後の不安定な1番目のデータではな
く安定な2番目のデータが選択される。また、輝度デー
タADYはラインオフセット関係となるように選択され
る。これにより、輝度データADYに関してはラインオ
フセットサブサンプリングが行われたことになる。図5
Hは偶数ラインの映像データVDATAを示しており、
同図Mは奇数ラインの映像データVDATAを示してい
る。The multiplexer 6 has a switching control signal SW1.
Are supplied, and the sample data of the luminance data ADY and the color data ADC are alternately selected to generate the video data VDAT.
A is formed. In this case, of the continuous two sample data of the color difference signals R-Y and B-Y which form the color data ADC, the stable second data is selected instead of the unstable first data immediately after switching. . Further, the brightness data ADY is selected so as to have a line offset relationship. As a result, the line offset subsampling is performed on the luminance data ADY. Figure 5
H indicates video data VDATA of an even line,
The same figure M shows the video data VDATA of the odd line.
【0056】マルチプレクサ6より出力される映像デー
タVDATAの上位4ビット、下位4ビットは、それぞ
れマルチプレクサ17,18に供給される。マルチプレ
クサ17には入力ビデオ信号が奇数フィールドであるか
偶数フィールドであるかを示す4ビットのIDデータO
DD/EVENが供給される。例えば、奇数フィールド
では各ビットデータが“0”となり、偶数フィールドで
は各ビットデータが“1”となる。また、マルチプレク
サ18には入力ビデオ信号が奇数ラインであるか偶数ラ
インであるかを示す4ビットのIDデータSUBNSE
Qが供給される。例えば、奇数ラインでは各ビットデー
タが“0”となり、偶数ラインでは各ビットデータが
“1”となる。The upper 4 bits and the lower 4 bits of the video data VDATA output from the multiplexer 6 are supplied to the multiplexers 17 and 18, respectively. The multiplexer 17 has 4-bit ID data O indicating whether the input video signal is an odd field or an even field.
DD / EVEN is supplied. For example, each bit data is "0" in the odd field and each bit data is "1" in the even field. Further, the multiplexer 18 has 4-bit ID data SUBNSE indicating whether the input video signal is an odd line or an even line.
Q is supplied. For example, each bit data is "0" on the odd line and each bit data is "1" on the even line.
【0057】マルチプレクサ17,18には切換制御信
号SW2が供給され、各ラインの映像データVDATA
の直前のタイミングでIDデータODD/EVEN,S
UBNSEQが選択される。すなわち、マルチプレクサ
17,18では、各ラインの映像データVDATAの先
頭にIDデータODD/EVEN,SUBNSEQが付
加されて書き込みデータWDATAが形成される。A switching control signal SW2 is supplied to the multiplexers 17 and 18, and video data VDATA of each line is supplied.
ID data ODD / EVEN, S at the timing immediately before
UBNSEQ is selected. That is, in the multiplexers 17 and 18, the ID data ODD / EVEN and SUBSEQ are added to the head of the video data VDATA of each line to form the write data WDATA.
【0058】マルチプレクサ17,18より出力される
書き込みデータWDATAはフィールドメモリ19に供
給されて順次書き込まれる。メモリ19は3系統のポー
ト有するものである。すなわち、書き込みポートが1系
統と読み出しポートが2系統である。各系統は完全非同
期で動作し、書き込みに対して常に独立して読み出しを
続けることができる。メモリ19は例えば306行×9
60列×8ビットの構成とされ、NTSC方式およびP
AL方式の双方に対応できるようにされている。The write data WDATA output from the multiplexers 17 and 18 is supplied to the field memory 19 and sequentially written. The memory 19 has three ports. That is, there are one write port and two read ports. Each system operates completely asynchronously, and reading can always be continued independently for writing. The memory 19 is, for example, 306 rows × 9
60 columns x 8 bits, NTSC system and P
It is designed to be compatible with both AL systems.
【0059】例えば、入力ビデオ信号がNTSC方式で
ある場合、図6Aに示すように各ラインは1128クロ
ックで構成され、奇数フィールドは262ライン、偶数
フィールドは263ラインで構成される。そして、水平
方向には166クロック目から936クロック分の映像
データVDATAの書き込みが行なわれると共に、垂直
方向には11ライン目から奇数フィールド(O)では2
50ライン分、偶数フィールド(E)では251ライン
分の映像データVDATAの書き込みが行なわれる。For example, when the input video signal is of the NTSC system, each line is composed of 1128 clocks, the odd field is composed of 262 lines, and the even field is composed of 263 lines, as shown in FIG. 6A. Then, the video data VDATA for the 166th clock to the 936th clock is written in the horizontal direction, and from the 11th line in the vertical direction to 2 in the odd field (O).
Video data VDATA of 50 lines and 251 lines of even field (E) are written.
【0060】一方、入力ビデオ信号がPAL方式である
場合、図6Bに示すように各ラインは1152クロック
で構成され、奇数フィールドは312ライン、偶数フィ
ールドは313ラインで構成される。そして、水平方向
には190クロック目から936クロック分の映像デー
タVDATAの書き込みが行なわれると共に、垂直方向
には10ライン目から301ライン分の映像データVD
ATAの書き込みが行なわれる。On the other hand, when the input video signal is of the PAL system, each line is composed of 1152 clocks, the odd field is composed of 312 lines and the even field is composed of 313 lines as shown in FIG. 6B. Then, the video data VDATA for 190th to 936th clocks is written in the horizontal direction, and the video data VD for the 301st line to 301st line is written in the vertical direction.
ATA is written.
【0061】図7は、メモリ19に対する各ラインの書
き込みデータWDATAの構成を示している。すなわ
ち、936クロック分の映像データVDATAの先頭に
8クロック分だけIDデータODD/EVEN,SUB
NSEQが付加され、映像データWDATAに続く16
クロック分は未使用領域とされる。8クロック分のID
データ領域には、同一のIDデータが連続して書き込ま
れる。FIG. 7 shows the structure of write data WDATA for each line with respect to the memory 19. That is, the ID data ODD / EVEN, SUB for 8 clocks is added to the head of the video data VDATA for 936 clocks.
NSEQ is added and follows the video data WDATA 16
The clock portion is an unused area. ID for 8 clocks
The same ID data is continuously written in the data area.
【0062】図8は、フィールドメモリ19の構成を示
している。同図において、19aは306行×960列
×8ビットの構成のメモリセル、19bは入力バッフ
ァ、19cは書き込みアドレスカウンタ、19d1,1
9d2は読み出しアドレスカウンタ、19e1,19e2
は出力バッファである。書き込みデータWDATAは入
力バッファ19bを介してメモリセル19aに転送され
る。この、入力バッファ19bには書き込みイネーブル
信号WEが供給されると共に、書き込みクロックWMC
Kが供給される。この場合、書き込みデータWDATA
は、書き込みイネーブル信号WEがローレベル「L」の
状態で書き込みクロックWMCKの立ち上がりタイミン
グで受け付けられ、書き込みイネーブル信号WEがハイ
レベル「H」の状態では受け付けられない。FIG. 8 shows the structure of the field memory 19. In the figure, 19a is a memory cell having a structure of 306 rows × 960 columns × 8 bits, 19b is an input buffer, 19c is a write address counter, and 19d1,1.
9d2 is a read address counter, and 19e1 and 19e2
Is the output buffer. The write data WDATA is transferred to the memory cell 19a via the input buffer 19b. The write enable signal WE is supplied to the input buffer 19b and the write clock WMC is supplied.
K is supplied. In this case, write data WDATA
Is accepted at the rising timing of the write clock WMCK when the write enable signal WE is at the low level “L”, and is not accepted when the write enable signal WE is at the high level “H”.
【0063】書き込みアドレスカウンタ19cには、書
き込みクロックWMCK、水平クリア信号HCLR0、
垂直クリア信号VCLR0およびインクリメント信号I
NC0が供給される。カウンタ19cのカウント値がメ
モリセル19aに書き込みアドレスデータとして供給さ
れる。この場合、水平クリア信号HCLR0で水平方向
が制御され、垂直クリア信号VCLR0およびインクリ
メント信号INC0で垂直方向が制御される。The write address counter 19c has a write clock WMCK, a horizontal clear signal HCLR0,
Vertical clear signal VCLR0 and increment signal I
NC0 is supplied. The count value of the counter 19c is supplied to the memory cell 19a as write address data. In this case, the horizontal clear signal HCLR0 controls the horizontal direction, and the vertical clear signal VCLR0 and the increment signal INC0 control the vertical direction.
【0064】また、読み出しアドレスカウンタ19d
1,19d2には、それぞれ読み出しクロックRMCK
1,RMCK2、水平クリア信号HCLR1,HCLR
2、垂直クリア信号VCLR1,VCLR2およびイン
クリメント信号INC1,INC2が供給される。カウ
ンタ19d1,19d2のカウント値は、それぞれメモリ
セル19aに0Hポート、1Hポートの読み出しアドレ
スデータとして供給される。この場合、水平クリア信号
HCLR1,HCLR2で水平方向が制御され、垂直ク
リア信号VCLR1,VCLR2およびインクリメント
信号INC1,INC2で垂直方向が制御される。Further, the read address counter 19d
Read clocks RMCK are provided at 1 and 19d2, respectively.
1, RMCK2, horizontal clear signals HCLR1, HCLR
2. Vertical clear signals VCLR1 and VCLR2 and increment signals INC1 and INC2 are supplied. The count values of the counters 19d1 and 19d2 are supplied to the memory cell 19a as read address data of 0H port and 1H port, respectively. In this case, the horizontal clear signals HCLR1 and HCLR2 control the horizontal direction, and the vertical clear signals VCLR1 and VCLR2 and the increment signals INC1 and INC2 control the vertical direction.
【0065】メモリセル19aの0Hポート、1Hポー
トより出力される読み出しデータRDATA1,RDA
TA2は、それぞれ出力バッファ19e1,19e2を介
して出力される。この場合、0Hポートは通常の読み出
しで使用され、1Hポートは通常の読み出しに対して1
水平期間だけ遅れた読み出しで使用される。そのため、
読み出しクロックRMCK1,RMCK2には共通のク
ロックRMCKが使用され、水平クリア信号HCLR
1,HCLR2には共通の水平クリア信号HCLRが使
用され、インクリメント信号INC1,INC2には共
通のインクリメント信号INCが使用される。また、垂
直クリア信号VCLR2は垂直クリア信号VCLR1に
対して1水平期間だけ遅れたタイミングとされる。Read data RDATA1, RDA output from the 0H port and 1H port of the memory cell 19a
TA2 is output via the output buffers 19e1 and 19e2, respectively. In this case, the 0H port is used for normal read and the 1H port is 1 for normal read.
It is used for reading that is delayed by the horizontal period. for that reason,
The common clock RMCK is used for the read clocks RMCK1 and RMCK2, and the horizontal clear signal HCLR is used.
A common horizontal clear signal HCLR is used for 1 and HCLR2, and a common increment signal INC is used for increment signals INC1 and INC2. The vertical clear signal VCLR2 is delayed by one horizontal period from the vertical clear signal VCLR1.
【0066】メモリセル19aの0Hポート、1Hポー
トに得られる読み出しデータRDATA1,RDATA
2は、それぞれ出力バッファ19e1,19e2を介して
出力される。出力バッファ19e1,19e2には、それ
ぞれ読み出しクロックRMCK1,RMCK2および読
み出しイネーブル信号RE1,RE2が供給される。出
力バッファ19e1,19e2はそれぞれスリーステート
出力となっている。Read data RDATA1, RDATA obtained at the 0H port and 1H port of the memory cell 19a
2 is output via the output buffers 19e1 and 19e2, respectively. The output buffers 19e1 and 19e2 are supplied with the read clocks RMCK1 and RMCK2 and the read enable signals RE1 and RE2, respectively. The output buffers 19e1 and 19e2 are three-state outputs.
【0067】そのため、読み出しイネーブル信号RE
1,RE2がローレベル「L」の場合には、イネーブル
状態となって出力バッファ19e1,19e2の出力側か
らはそれぞれ読み出しクロックRMCK1,RMCK2
に同期して読み出しデータRDATA1,RDATA2
が出力される。一方、読み出しイネーブル信号RE1,
RE2がハイレベル「H」の場合には、出力バッファ1
9e1,19e2の出力側はハイインピーダンス状態とな
る。本例においては、読み出しイネーブル信号RE1,
RE2はローレベル「L」で固定とされ、出力バッファ
19e1,19e2は常にイネーブル状態とされる。Therefore, the read enable signal RE
When RE1 and RE2 are at a low level "L", the read clocks RMCK1 and RMCK2 are enabled from the output sides of the output buffers 19e1 and 19e2, respectively, in the enable state.
Read data RDATA1, RDATA2 in synchronization with
Is output. On the other hand, the read enable signal RE1,
When RE2 is high level "H", output buffer 1
The outputs of 9e1 and 19e2 are in a high impedance state. In this example, the read enable signals RE1,
RE2 is fixed at the low level "L", and the output buffers 19e1 and 19e2 are always enabled.
【0068】図9は、フィールドメモリ19への書き込
み動作を示している。同図Aは書き込み側の複合同期信
号WCSYNC、同図Bは複合同期信号WCSYNCに
同期して形成された書き込み側のクロックWCK(サン
プリングクロックADCLKと同じ)、同図Cはクロッ
クWCKと位相反転関係にある書き込みクロックWMC
K、同図Dは垂直クリア信号VCLR0、同図Eは水平
クリア信号HCLR0、同図Fはインクリメント信号I
NC0、同図Gは書き込みデータWDATAである。FIG. 9 shows a write operation to the field memory 19. The same figure A shows the write side composite sync signal WCSYNC, the same figure B shows the write side clock WCK (same as the sampling clock ADCLK) formed in synchronization with the composite sync signal WCSYNC, and the same figure C shows the clock WCK and the phase inversion relationship. Write clock WMC
K, the same D is the vertical clear signal VCLR0, the same E is the horizontal clear signal HCLR0, and the same F is the increment signal I.
NC0 and G in the figure are write data WDATA.
【0069】書き込みアドレスカウンタ19cに垂直ク
リア信号VCLR0が供給されることによって書き込み
アドレスはメモリセル19aの最初のラインに戻り、ま
たカウンタ19cに水平クリア信号HCLR0が供給さ
れることによってメモリセル19aのラインの先頭に戻
る。垂直クリア信号VCLR0は、入力ビデオ信号がN
TSC方式であるときは11ライン目で、かつ166ク
ロック目のタイミングで供給され、一方入力ビデオ信号
がPAL方式であるときは10ライン目で、かつ190
クロック目のタイミングで供給される。また、水平クリ
ア信号HCLR0は、入力ビデオ信号がNTSC方式で
あるときは166クロック目のタイミングで供給され、
一方入力ビデオ信号がPAL方式であるときは190ク
ロック目のタイミングで供給される。By supplying the vertical clear signal VCLR0 to the write address counter 19c, the write address returns to the first line of the memory cell 19a, and by supplying the horizontal clear signal HCLR0 to the counter 19c, the line of the memory cell 19a is supplied. Return to the top of. The vertical clear signal VCLR0 is the input video signal N
It is supplied on the 11th line when the TSC system is used and at the timing of the 166th clock, while it is supplied on the 10th line when the input video signal is the PAL system and 190
It is supplied at the timing of the clock. The horizontal clear signal HCLR0 is supplied at the timing of the 166th clock when the input video signal is the NTSC system.
On the other hand, when the input video signal is of the PAL system, it is supplied at the timing of the 190th clock.
【0070】上述したように、入力ビデオ信号がNTS
C方式であるときは166クロック目からが映像データ
としてメモリ19に書き込まれると共に、入力ビデオ信
号がPAL方式であるときは190クロック目からが映
像データとしてメモリ19に書き込まれる旨を説明した
が(図6参照)、実際には変換回路5,16による変換
処理やマルチプレクサ6,17,18の処理によって8
クロック分だけ遅れが生じているため、水平クリア信号
HCLRを、入力ビデオ信号がNTSC方式であるとき
は166クロック目のタイミングで供給し、入力ビデオ
信号がPAL方式であるときは190クロック目のタイ
ミングで供給することで、映像データVDATAの先頭
に付加された8クロック分のIDデータODD/EVE
N,SUBNSEQを含めた各ラインの書き込みデータ
WDATAの全てがメモリ19に書き込まれる(図7参
照)。As described above, the input video signal is NTS.
It has been described that the video data is written to the memory 19 as the video data from the 166th clock in the C system and the video data is written to the memory 19 from the 190th clock as the input video signal in the PAL system ( (See FIG. 6), the conversion processing by the conversion circuits 5 and 16 and the processing by the multiplexers 6, 17 and 18 are actually 8
Since there is a delay by the clock, the horizontal clear signal HCLR is supplied at the timing of the 166th clock when the input video signal is the NTSC system, and at the timing of the 190th clock when the input video signal is the PAL system. The ID data ODD / EVE for 8 clocks added to the beginning of the video data VDATA
All the write data WDATA of each line including N and SUBNSEQ are written in the memory 19 (see FIG. 7).
【0071】また、カウンタ19cにインクリメント信
号INC0が供給されることによって、書き込みアドレ
スのラインのインクリメントが行なわれる。インクリメ
ント信号INC0は、ある水平クリア信号HCLR0の
入力された後であって、次の水平クリア信号HCLR0
が入力されるまでの間に1回だけ供給される。本例にお
いて、インクリメント信号INC0は、入力ビデオ信号
がNTSC方式であるときは169クロック目のタイミ
ングで供給され、一方入力ビデオ信号がPAL方式であ
るときは193クロック目のタイミングで供給される。When the increment signal INC0 is supplied to the counter 19c, the line of the write address is incremented. The increment signal INC0 is the next horizontal clear signal HCLR0 after the input of a certain horizontal clear signal HCLR0.
Is supplied only once until is input. In this example, the increment signal INC0 is supplied at the timing of the 169th clock when the input video signal is the NTSC system, and is supplied at the timing of the 193rd clock when the input video signal is the PAL system.
【0072】なお、入力ビデオ信号がNTSC方式であ
るとき、奇数フィールドで260ライン目には水平クリ
ア信号HCLR0、インクリメント信号INC0が供給
されないため261ライン目以降の書き込みは行われ
ず、一方偶数フィールドで261ライン目には水平クリ
ア信号HCLR0、インクリメント信号INC0が供給
されないため262ライン目以降の書き込みは行われな
い。また、入力ビデオ信号がPAL方式であるとき、奇
数および偶数フィールドで310ライン目には水平クリ
ア信号HCLR0、インクリメント信号INC0が供給
されないため311ライン目以降の書き込みは行われな
い。When the input video signal is the NTSC system, since the horizontal clear signal HCLR0 and the increment signal INC0 are not supplied to the 260th line in the odd field, the writing from the 261st line onward is not performed, while the even field is 261th. Since the horizontal clear signal HCLR0 and the increment signal INC0 are not supplied to the line, writing is not performed for the line 262 and thereafter. Further, when the input video signal is of the PAL system, the horizontal clear signal HCLR0 and the increment signal INC0 are not supplied to the 310th line in the odd and even fields, so that the writing from the 311th line onward is not performed.
【0073】図10および図11は、フィールドメモリ
19からの読み出し動作を示している。図10Aは読み
出し側の複合同期信号RCSYNC、同図Bは複合同期
信号RCSYNCに同期して形成された読み出しクロッ
クRMCK1,RMCK2、同図Cは垂直クリア信号V
CLR1,VCLR2、同図Dは水平クリア信号HCL
R1,HCLR2、同図Eは読み出しデータRDATA
1,RDATA2、同図Fはインクリメント信号INC
1,INC2である。図11Aは読み出し側の垂直同期
信号RVD、同図Bは読み出し側の水平同期信号RH
D、同図Cは垂直クリア信号VCLR1、同図Dは垂直
クリア信号VCLR2である。10 and 11 show the read operation from the field memory 19. 10A shows a composite sync signal RCSYNC on the read side, FIG. 10B shows read clocks RMCK1 and RMCK2 formed in synchronization with the composite sync signal RCSYNC, and FIG. 10C shows a vertical clear signal V.
CLR1, VCLR2, D in the figure shows a horizontal clear signal HCL
R1, HCLR2 and read data RDATA in FIG.
1, RDATA2, F in the same figure are increment signals INC
1 and INC2. 11A shows a vertical synchronizing signal RVD on the reading side, and FIG. 11B shows a horizontal synchronizing signal RH on the reading side.
D and C in the figure are vertical clear signals VCLR1, and D in the figure are vertical clear signals VCLR2.
【0074】読み出しアドレスカウンタ19d1,19
d2にそれぞれ垂直クリア信号VCLR1,VCLR2
が供給されることによって読み出しアドレスはメモリセ
ル19aの最初のラインに戻り、またカウンタ19d
1,19d2にそれぞれ水平クリア信号HCLR1,HC
LR2が供給されることによって読み出しアドレスはメ
モリセル19aのラインの先頭に戻る。Read address counters 19d1 and 19
Vertical clear signals VCLR1 and VCLR2 are applied to d2, respectively.
Is supplied, the read address returns to the first line of the memory cell 19a, and the counter 19d
Horizontal clear signals HCLR1 and HC to 1 and 19d2, respectively
By supplying LR2, the read address returns to the beginning of the line of the memory cell 19a.
【0075】垂直クリア信号VCLR1は、出力ビデオ
信号がNTSC方式であるときは13ライン目(275
ライン目)で、かつ75.5クロック目のタイミングで
供給され、一方出力ビデオ信号がPAL方式であるとき
は18ライン目(330ライン目)で、かつ93.5ク
ロック目のタイミングで供給される。また、垂直クリア
信号VCLR2は、出力ビデオ信号がNTSC方式であ
るときは14ライン目(276ライン目)で、かつ7
5.5クロック目のタイミングで供給され、一方出力ビ
デオ信号がPAL方式であるときは19ライン目(33
1ライン目)で、かつ93.5クロック目のタイミング
で供給される。そして、出力バッファ19e1,19e2
からは例えば140クロック目より読み出しデータRD
ATA1,RDATA2が得られる。The vertical clear signal VCLR1 is the 13th line (275) when the output video signal is the NTSC system.
Line) and at the timing of the 75.5th clock. On the other hand, when the output video signal is the PAL system, it is supplied at the 18th line (the 330th line) and at the timing of the 93.5th clock. . Further, the vertical clear signal VCLR2 is the 14th line (276th line) when the output video signal is the NTSC system, and is 7
It is supplied at the timing of the 5.5th clock. On the other hand, when the output video signal is the PAL system, the 19th line (33
It is supplied on the first line) and at the timing of the 93.5th clock. Then, the output buffers 19e1 and 19e2
Read data RD from the 140th clock
ATA1 and RDATA2 are obtained.
【0076】また、カウンタ19d1,d2にインクリメ
ント信号INC1,INC2が供給されることによっ
て、読み出しアドレスのラインのインクリメントが行な
われる。インクリメント信号INC1,INC2は、あ
る水平クリア信号HCLR1,HCLR2が入力された
後であって、次の水平クリア信号HCLR1,HCLR
2が入力されるまでの間に基本的には1個供給される。Further, by supplying the increment signals INC1 and INC2 to the counters 19d1 and d2, the line of the read address is incremented. The increment signals INC1 and INC2 are after the input of certain horizontal clear signals HCLR1 and HCLR2, and the next horizontal clear signals HCLR1 and HCLR.
One is basically supplied until 2 is input.
【0077】後述するように、入力ビデオ信号がNTS
C方式で出力ビデオ信号がPAL方式であって525ラ
インから625ラインに変換する場合は、そのライン数
が約5:6であることから5ラインに1ラインの割合で
同じラインを読み出すこと(二度読み)が行なわれる。
この場合、NTSC方式とPAL方式の1水平期間を同
じとみなし、ライン数の比が5:6であるとすると、1
秒間に表示できるフィールド数の比は6:5になるた
め、ライン数を5:6の比で変換すれば、フィールド数
は自然と6:5の比に変換される。As will be described later, the input video signal is NTS.
When the output video signal in the C method is the PAL method and the number of lines is about 5: 6 when converting from 525 lines to 625 lines, the same line should be read at a ratio of 1 line to 5 lines (2 Reading is done).
In this case, assuming that one horizontal period of the NTSC system and the PAL system is the same and the ratio of the number of lines is 5: 6, 1
Since the ratio of the number of fields that can be displayed per second is 6: 5, if the number of lines is converted at the ratio of 5: 6, the number of fields is naturally converted to the ratio of 6: 5.
【0078】逆に、入力ビデオ信号がPAL方式で出力
ビデオ信号がNTSC方式であって625ラインから5
25ラインに変換する場合は、そのライン数が約6:5
であることから6ラインに1ラインの割合でラインを飛
ばして読み出すこと(間引き)が行なわれる。この場
合、PAL方式とNTSC方式の1水平期間を同じとみ
なし、ライン数の比が6:5であるとすると、1秒間に
表示できるフィールド数の比は5:6になるため、ライ
ン数を6:5の比で変換すれば、フィールド数は自然と
5:6の比に変換される。On the contrary, if the input video signal is the PAL system and the output video signal is the NTSC system, 625 lines to 5
When converting to 25 lines, the number of lines is about 6: 5.
Therefore, the line is skipped and read out (thinning out) at a rate of 1 line out of every 6 lines. In this case, assuming that one horizontal period of the PAL system and the NTSC system is the same and the ratio of the number of lines is 6: 5, the ratio of the number of fields that can be displayed in one second is 5: 6. If the conversion is performed with the ratio of 6: 5, the number of fields is naturally converted into the ratio of 5: 6.
【0079】上述したように二度読みは、上述したイン
クリメント信号INC1,INC2を供給しないことで
行うことができる。一方、間引きは、上述したインクリ
メント信号INC1,INC2を2個供給することで行
うことができる。図10Fはインクリメント信号INC
1,INC2を1個供給する場合を示しており、例えば
516.5クロック目のタイミングで供給される。イン
クリメント信号INC1,INC2を2個供給する場合
には、516.5クロック目のタイミングの他に例えば
518.5クロック目のタイミングで供給されることに
なる。As described above, the double reading can be performed by not supplying the increment signals INC1 and INC2 described above. On the other hand, the thinning-out can be performed by supplying two increment signals INC1 and INC2 described above. FIG. 10F shows the increment signal INC.
The figure shows the case of supplying 1 and 1 INC2, for example, at the timing of the 516.5th clock. When two increment signals INC1 and INC2 are supplied, they are supplied, for example, at the timing of the 518.5th clock in addition to the timing of the 516.5th clock.
【0080】なお、入力ビデオ信号および出力ビデオ信
号がそれぞれNTSC方式あるいはPAL方式であって
ライン数の変換を行わない場合には、ある水平クリア信
号HCLR1,HCLR2が入力された後であって、次
の水平クリア信号HCLR1,HCLR2が入力される
までの間に1個供給されることが繰り返される。When the input video signal and the output video signal are of the NTSC system or the PAL system and the number of lines is not converted, after a certain horizontal clear signal HCLR1 and HCLR2 is input, The supply of one unit is repeated until the horizontal clear signals HCLR1 and HCLR2 are input.
【0081】図2および図3に戻って、フィールドメモ
リ19より出力される読み出しデータRDATA1,R
DATA2は、それぞれラッチ回路21Y1,21Y2に
供給される。ラッチ回路21Y1,21Y2にはラッチパ
ルスYLT0,YLT1が供給され、それぞれで読み出
しデータRDATA1,RDATA2より輝度データが
ラッチされる。上述したようにメモリ19の書き込み側
の処理によって輝度データに関しては実質的にラインオ
フセットサブサンプリングが行なわれている。このライ
ンオフセットサブサンプリングは、輝度信号の解像度を
限られたデータ量から充分に得るために行っている。Returning to FIG. 2 and FIG. 3, read data RDATA1, R output from the field memory 19 is read.
DATA2 is supplied to the latch circuits 21Y1 and 21Y2, respectively. Latch pulses YLT0 and YLT1 are supplied to the latch circuits 21Y1 and 21Y2, and the luminance data is latched from the read data RDATA1 and RDATA2, respectively. As described above, the line offset subsampling is substantially performed on the luminance data by the processing on the writing side of the memory 19. This line offset sub-sampling is performed in order to sufficiently obtain the resolution of the luminance signal from the limited data amount.
【0082】ここで、ラインオフセットサブサンプリン
グについて簡単に説明する。まず、図12Aに示すよう
にfsの周波数でもって原子サンプリングをする。
「●」はサンプリング点、n,n+1,n+2,・・・
はライン番号を示している。そして、同図Bに示すよう
に1サンプル毎にデータを間引き、かつライン毎に1サ
ンプル分のオフセットを持たせる。「×」印は間引かれ
たサンプル点を示している。この時点でデータ量は1/
2となる。これを周波数領域で見ると、同図Cに示すよ
うにfs/2を中心に折り返し成分(斜線部分)が発生
している。Here, the line offset subsampling will be briefly described. First, as shown in FIG. 12A, atomic sampling is performed at a frequency of fs.
“●” is a sampling point, n, n + 1, n + 2, ...
Indicates the line number. Then, as shown in FIG. 9B, data is thinned out for each sample, and an offset for one sample is provided for each line. “X” mark indicates thinned sample points. At this point the amount of data is 1 /
It becomes 2. When this is seen in the frequency domain, a folding component (hatched portion) occurs around fs / 2 as shown in FIG.
【0083】このようにデータ量が半分で、かつ折り返
し成分が重畳された信号をメモリ19に書き込み、そし
て読み出した後、折り返しにより失った高域成分を再現
するためには、図12Dに示すように隣接ラインの高域
成分でもってサンプル点を補間すればよい。「○」は補
間したサンプル点を示している。すなわち、あるライン
とそれに隣接するライン間ではオフセットによって高域
成分が逆相になっているため、あるラインの信号にそれ
に隣接するラインの高域成分を加算することで、失った
高域成分を再現することができる。ただし、ここでの加
算は単純加算ではなく、切り換えサンプルホールドによ
る合成を意味している。As shown in FIG. 12D, in order to reproduce the high frequency component lost due to aliasing after writing and reading the signal in which the data amount is half and the aliasing component is superimposed in the memory 19 as described above, the signal is reproduced. Further, the sampling points may be interpolated by the high frequency components of the adjacent lines. “◯” indicates the interpolated sample points. In other words, the high-frequency components are opposite in phase due to the offset between a certain line and its adjacent line, so by adding the high-frequency component of the line adjacent to it to the signal of a certain line, the lost high-frequency component is It can be reproduced. However, the addition here means not the simple addition but the synthesis by the switching sample hold.
【0084】図13は、これを図で表したものである。
同図Aは折り返し成分(斜線部分)が重畳されているあ
るラインの信号であり、同図Bは隣接するラインの高域
成分である。そのため、あるラインの信号にそれに隣接
するラインの高域成分を加算することで、同図Cに示す
ように折り返し成分が除去されて高域成分が再現され
る。FIG. 13 is a diagram showing this.
The same figure A shows the signal of a certain line on which the folding component (hatched portion) is superimposed, and the same figure B shows the high frequency component of the adjacent line. Therefore, by adding the high frequency component of the line adjacent to the signal of a certain line, the aliasing component is removed and the high frequency component is reproduced as shown in FIG.
【0085】図3に戻って、ラッチ回路21Y1,21
Y2でラッチされた輝度データはそれぞれハイパスフィ
ルタ22Y1,22Y2に供給される。これらハイパスフ
ィルタ22Y1,22Y2で抜き出された高域成分はそれ
ぞれ切換スイッチ23のa側、b側に供給される。切換
スイッチ23には切換制御信号SW3が供給され、ハイ
パスフィルタ22Y1,22Y2で抜き出された高域成分
が交互に選択される。これにより、切換スイッチ23で
上述したようにあるラインとそれに隣接するラインの高
域成分が合成されて高域成分が再現される。切換スイッ
チ23より出力される高域成分は加算器24に供給され
る。Returning to FIG. 3, the latch circuits 21Y1 and 21Y1
The luminance data latched by Y2 is supplied to the high-pass filters 22Y1 and 22Y2, respectively. The high frequency components extracted by the high pass filters 22Y1 and 22Y2 are supplied to the a side and the b side of the changeover switch 23, respectively. The changeover control signal SW3 is supplied to the changeover switch 23, and the high frequency components extracted by the high pass filters 22Y1 and 22Y2 are alternately selected. As a result, the high frequency components of a certain line and the line adjacent thereto are combined by the changeover switch 23 to reproduce the high frequency components. The high frequency component output from the changeover switch 23 is supplied to the adder 24.
【0086】また、ラッチ回路21Y1,21Y2でラッ
チされた輝度データはそれぞれ時間調整用の遅延回路2
5Y1,25Y2を介して減算器26Y1,26Y2に供給
される。これら減算器26Y1,26Y2にはそれぞれハ
イパスフィルタ22Y1,22Y2で抜き出された高域成
分が供給される。この場合、ハイパスフィルタ22Y
1、遅延回路25Y1および減算器26Y1でローパスフ
ィルタが構成されると共に、ハイパスフィルタ22Y
2、遅延回路25Y2および減算器26Y2でローパスフ
ィルタが構成される。そのため、減算器26Y1,26
Y2からはラッチ回路21Y1,21Y2でラッチされた
輝度データより抜き出された低域成分が得られ、これら
低域成分はリミッタ27Y1,27Y2で丸め処理が行な
われて8ビットデータとされて係数ROM28Y1,2
8Y2に供給される。The luminance data latched by the latch circuits 21Y1 and 21Y2 are respectively delayed by the delay circuit 2 for time adjustment.
It is supplied to the subtractors 26Y1 and 26Y2 via 5Y1 and 25Y2. The high frequency components extracted by the high pass filters 22Y1 and 22Y2 are supplied to the subtractors 26Y1 and 26Y2, respectively. In this case, the high pass filter 22Y
1, the delay circuit 25Y1 and the subtractor 26Y1 form a low-pass filter and a high-pass filter 22Y.
2, the delay circuit 25Y2 and the subtractor 26Y2 form a low-pass filter. Therefore, the subtractors 26Y1, 26
From Y2, low-frequency components extracted from the luminance data latched by the latch circuits 21Y1 and 21Y2 are obtained, and these low-frequency components are rounded by limiters 27Y1 and 27Y2 to obtain 8-bit data, and the coefficient ROM28Y1 is obtained. , 2
It is supplied to 8Y2.
【0087】上述したように、入力ビデオ信号がNTS
C方式で出力ビデオ信号がPAL方式であって525ラ
インから625ラインに変換する場合は5ラインに1ラ
インの割合で二度読みが行なわれる。逆に、入力ビデオ
信号がPAL方式で出力ビデオ信号がNTSC方式であ
って625ラインから525ラインに変換する場合は6
ラインに1ラインの割合で間引きが行なわれる。As described above, the input video signal is NTS.
When the output video signal in the C system is the PAL system and the conversion is performed from 525 lines to 625 lines, two lines are read at a rate of one line for every five lines. Conversely, if the input video signal is the PAL system and the output video signal is the NTSC system and conversion is performed from 625 lines to 525 lines, 6
Thinning is performed at the rate of one line per line.
【0088】ライン数の変換時に、単純にラインの二度
読みや間引きを繰り返し行うと、斜め線が不連続となっ
て図形歪が発生する。そこで本例においては、メモリ1
9より並行して出力される隣接する2ラインの読み出し
データRDATA1,RDATA2を演算してライン間
の距離が等間隔になるようにライン内挿処理が行なわれ
る。When the number of lines is converted, if the lines are simply read twice and thinned out repeatedly, the diagonal lines become discontinuous and graphic distortion occurs. Therefore, in this example, the memory 1
The read data RDATA1 and RDATA2 of two adjacent lines output in parallel from 9 are calculated, and line interpolation processing is performed so that the distances between the lines become equal.
【0089】この場合、上述したようにライン数の変換
に伴ってフィールド数の変換が行なわれるため、メモリ
19への書き込み時に奇数フィールドであったラインが
偶数フィールドに、あるいは書き込み時に偶数フィール
ドであったラインが奇数フィールドに読み出されること
があるが、このとき内挿されるラインはフィールド毎に
上下ラインが逆転したものとなって垂直ジッタとなる。
この垂直ジッタを防止するため、本例においては読み出
されたラインが書き込み時のフィールドと異なるとき
は、ラインを1ラインだけシフトすると共に、二度読み
や間引きのラインをずらすインターレース内挿が行なわ
れる。In this case, since the number of fields is converted in accordance with the conversion of the number of lines as described above, the line that was an odd field at the time of writing in the memory 19 becomes an even field or a field at the time of writing. However, the lines interpolated at this time become vertical jitter because the upper and lower lines are reversed for each field.
In order to prevent this vertical jitter, in this example, when the read line is different from the field at the time of writing, the line is shifted by one line, and the interlace interpolation for shifting the line for double reading or thinning is performed. Be done.
【0090】図14は、入力ビデオ信号がNTSC方式
で出力ビデオ信号がPAL方式であって525ラインか
ら625ラインに変換する場合のライン内挿およびイン
ターレース内挿の状態を示している。同図において、
「○」および「□」はそれぞれ書き込み時の奇数(OD
D)フィールドラインおよび偶数(EVEN)フィール
ドラインの位置を示している。また、「●」および
「△」はそれぞれ内挿して得られる奇数フィールドライ
ンおよび偶数フィールドラインの位置を示している。FIG. 14 shows the state of line interpolation and interlace interpolation when the input video signal is the NTSC system and the output video signal is the PAL system and conversion is performed from 525 lines to 625 lines. In the figure,
"○" and "□" are odd numbers (OD
D) shows the positions of field lines and even (EVEN) field lines. Further, “●” and “Δ” respectively indicate the positions of the odd field lines and the even field lines obtained by the interpolation.
【0091】例えば、書き込み時に奇数フィールドであ
ったラインが奇数フィールドに読み出される場合には、
ライン2,1が読み出されてそれぞれに係数k=0,
(1−k)=6/6がかけ算された後に加算されてライ
ン−●が形成される。次に、ライン2,1が読み出さ
れてそれぞれに係数k=5/6,(1−k)=1/6が
かけ算された後に加算されてライン−●が形成され
る。この場合、ライン1,2が二度読みされることにな
る。次に、ライン3,2が読み出されてそれぞれに係数
k=4/6,(1−k)=2/6がかけ算された後に加
算されてライン−●が形成される。次に、ライン4,
3が読み出されてそれぞれに係数k=3/6,(1−
k)=3/6がかけ算された後に加算されてライン−
●が形成される。次に、ライン5,4が読み出されてそ
れぞれに係数k=2/6,(1−k)=4/6がかけ算
された後に加算されてライン−●が形成される。次
に、ライン6,5が読み出されてそれぞれに係数k=1
/6,(1−k)=5/6がかけ算された後に加算され
てライン−●が形成される。以下、上述の繰り返しに
よって内挿ラインが形成される。なお、書き込み時に偶
数フィールドであったラインが偶数フィールドに読み出
される場合も同様である。For example, when a line that was an odd field at the time of writing is read to an odd field,
Lines 2 and 1 are read out and coefficients k = 0,
(1-k) = 6/6 is multiplied and then added to form the line-●. Next, the lines 2 and 1 are read out and multiplied by the coefficients k = 5/6 and (1-k) = 1/6, respectively, and then added to form a line − ●. In this case, the lines 1 and 2 are read twice. Next, the lines 3 and 2 are read out, and the coefficients k = 4/6 and (1-k) = 2/6 are respectively multiplied and then added to form a line − ●. Then line 4,
3 is read out and the coefficient k = 3/6, (1-
k) = 3/6 is multiplied and then added to obtain the line −
● is formed. Next, the lines 5 and 4 are read out, and the coefficients k = 2/6 and (1-k) = 4/6 are respectively multiplied and then added to form a line − ●. Next, the lines 6 and 5 are read out and the coefficient k = 1
/ 6, (1-k) = 5/6 are multiplied and then added to form a line-●. Hereinafter, the interpolation line is formed by repeating the above. The same applies when a line that was an even field at the time of writing is read to an even field.
【0092】ここで、仮に偶数フィールドで、ライン
2,1を読み出してライン−△を得ようとする。しか
し、読み出されたラインが偶数フィールドではなくて奇
数フィールドのライン2,1になると、この2つのライ
ンからは−△の内挿ラインが得られなくなる。このよ
うな場合、読み出しラインが1ラインだけシフトされ、
ライン1,0が読み出されてそれぞれに係数k=3/
6,(1−k)=3/6がかけ算された後に加算されて
ライン−△が形成される。このように書き込み時に奇
数フィールドであったラインが偶数フィールドに読み出
される場合には、1ラインだけシフトされると共に、か
け算される係数が変更されることでインタレース内挿さ
れる。1ラインシフト操作は、上述したインクリメント
信号INC1,INC2の供給を1個だけ停止すること
で実行される。Here, it is assumed that the lines 2 and 1 are read in the even field to obtain the line -Δ. However, if the read line is not the even field but the odd field lines 2 and 1, the -Δ interpolation line cannot be obtained from these two lines. In such a case, the read line is shifted by one line,
Lines 1 and 0 are read and the coefficient k = 3 /
6, (1−k) = 3/6 are multiplied and then added to form the line −Δ. In this way, when a line that was an odd field at the time of writing is read to an even field, the line is shifted by one line and interpolated by changing the coefficient to be multiplied. The one-line shift operation is executed by stopping the supply of only one increment signal INC1 and INC2 described above.
【0093】この場合、ライン1,0が読み出されてそ
れぞれに係数k=3/6,(1−k)=3/6がかけ算
された後に加算されてライン−△が形成される。次
に、ライン2,1が読み出されてそれぞれに係数k=2
/6,(1−k)=4/6がかけ算された後に加算され
てライン−△が形成される。次に、ライン3,2が読
み出されてそれぞれに係数k=1/6,(1−k)=5
/6がかけ算された後に加算されてライン−△が形成
される。次に、ライン4,3が読み出されてそれぞれに
係数k=0,(1−k)=6/6がかけ算された後に加
算されてライン−△が形成される。次に、ライン4,
3が読み出されてそれぞれに係数k=5/6,(1−
k)=1/6がかけ算された後に加算されてライン−
△が形成される。この場合、ライン4,3が二度読みさ
れることになる。次に、ライン5,4が読み出されてそ
れぞれに係数k=4/6,(1−k)=2/6がかけ算
された後に加算されてライン−△が形成される。以
下、上述の繰り返しによって内挿ラインが形成される。In this case, the lines 1 and 0 are read out, and the coefficients k = 3/6 and (1-k) = 3/6 are respectively multiplied and then added to form the line -Δ. Next, the lines 2 and 1 are read and the coefficient k = 2
/ 6, (1−k) = 4/6 are multiplied and then added to form the line −Δ. Next, the lines 3 and 2 are read out, and the coefficients k = 1/6 and (1-k) = 5 for the respective lines.
/ 6 is multiplied and then added to form the line -Δ. Next, the lines 4 and 3 are read out, and the coefficients k = 0 and (1−k) = 6/6 are respectively multiplied and added to form a line −Δ. Then line 4,
3 is read out and the coefficient k = 5/6, (1-
k) = 1/6 is multiplied and then added to obtain the line −
Δ is formed. In this case, the lines 4 and 3 are read twice. Next, the lines 5 and 4 are read out, and the coefficients k = 4/6 and (1-k) = 2/6 are respectively multiplied and then added to form a line -Δ. Hereinafter, the interpolation line is formed by repeating the above.
【0094】逆に、奇数フィールドで、ライン2,1を
読み出してライン−●を得ようとする。しかし、読み
出されたラインが奇数フィールドではなくて偶数フィー
ルドのライン2,1になると、この2つのラインからは
係数を変更しないと−●の内挿ラインが得られなくな
る。このような場合、読み出しラインがシフトされるこ
となく、ライン1,2が読み出されてそれぞれに係数k
=3/6,(1−k)=3/6がかけ算された後に加算
されてライン−●が形成される。このように書き込み
時に偶数フィールドであったラインが奇数フィールドに
読み出される場合には、かけ算される係数が変更される
ことでインタレース内挿される。On the contrary, in the odd field, the lines 2 and 1 are read out to obtain the line −. However, when the read line is not the odd field but the even field lines 2 and 1, the interpolated line of-● cannot be obtained from the two lines unless the coefficient is changed. In such a case, the lines 1 and 2 are read without shifting the read line and the coefficient k
= 3/6, (1-k) = 3/6 are multiplied and then added to form a line-●. In this way, when a line that was an even field at the time of writing is read to an odd field, interlace interpolation is performed by changing the coefficient to be multiplied.
【0095】この場合、ライン2,1が読み出されてそ
れぞれに係数k=3/6,(1−k)=3/6がかけ算
された後に加算されてライン−●が形成される。次
に、ライン3,2が読み出されてそれぞれに係数k=2
/6,(1−k)=4/6がかけ算された後に加算され
てライン−●が形成される。次に、ライン4,3が読
み出されてそれぞれに係数k=1/6,(1−k)=5
/6がかけ算された後に加算されてライン−●が形成
される。次に、ライン5,4が読み出されてそれぞれに
係数k=0,(1−k)=6/6がかけ算された後に加
算されてライン−●が形成される。次に、ライン5,
4が読み出されてそれぞれに係数k=5/6,(1−
k)=1/6がかけ算された後に加算されてライン−
●が形成される。この場合、ライン5,4が二度読みさ
れることになる。次に、ライン6,5が読み出されてそ
れぞれに係数k=4/6,(1−k)=2/6がかけ算
された後に加算されてライン−●が形成される。以
下、上述の繰り返しによって内挿ラインが形成される。
なお、図14において、「○」および「□」の二重部分
は二度読みのラインを示している。In this case, the lines 2 and 1 are read out, and the coefficients k = 3/6 and (1-k) = 3/6 are respectively multiplied and added to form the line −. Next, lines 3 and 2 are read out, and the coefficient k = 2
/ 6, (1-k) = 4/6 are multiplied and then added to form a line-●. Next, the lines 4 and 3 are read out, and the coefficients k = 1/6 and (1-k) = 5 are read into the respective lines.
/ 6 is multiplied and then added to form the line-●. Next, the lines 5 and 4 are read out, and the coefficients k = 0 and (1−k) = 6/6 are respectively multiplied and added to form a line − ●. Next, line 5,
4 are read out, and coefficients k = 5/6, (1-
k) = 1/6 is multiplied and then added to obtain the line −
● is formed. In this case, the lines 5 and 4 will be read twice. Next, the lines 6 and 5 are read out, and the coefficients k = 4/6 and (1-k) = 2/6 are respectively multiplied and then added to form a line − ●. Hereinafter, the interpolation line is formed by repeating the above.
In addition, in FIG. 14, a double portion of “◯” and “□” indicates a double reading line.
【0096】図15は、入力ビデオ信号がPAL方式で
出力ビデオ信号がNTSC方式であって625ラインか
ら525ラインに変換する場合のライン内挿およびイン
ターレース内挿の状態を示している。同図において、
「○」および「□」はそれぞれ書き込み時の奇数フィー
ルドラインおよび偶数フィールドラインの位置を示して
いる。また、「●」および「△」はそれぞれ内挿して得
られる奇数フィールドラインおよび偶数フィールドライ
ンの位置を示している。FIG. 15 shows the state of line interpolation and interlace interpolation when the input video signal is the PAL system and the output video signal is the NTSC system and conversion is performed from 625 lines to 525 lines. In the figure,
“O” and “□” respectively indicate the positions of the odd field line and the even field line during writing. Further, “●” and “Δ” respectively indicate the positions of the odd field lines and the even field lines obtained by the interpolation.
【0097】例えば、書き込み時に奇数フィールドであ
ったラインが奇数フィールドに読み出される場合には、
ライン2,1が読み出されてそれぞれに係数k=0,
(1−k)=6/6がかけ算された後に加算されてライ
ン−●が形成される。次に、ライン3,2が読み出さ
れてそれぞれに係数k=1/6,(1−k)=5/6が
かけ算された後に加算されてライン−●が形成され
る。次に、ライン4,3が読み出されてそれぞれに係数
k=3/6,(1−k)=3/6がかけ算された後に加
算されてライン−●が形成される。次に、ライン5,
4が読み出されてそれぞれに係数k=3/6,(1−
k)=3/6がかけ算された後に加算されてライン−
●が形成される。次に、ライン6,5が読み出されてそ
れぞれに係数k=5/6,(1−k)=1/6がかけ算
された後に加算されてライン−●が形成される。次
に、ライン8,7が読み出されてそれぞれに係数k=
0,(1−k)=6/6がかけ算された後に加算されて
ライン−●が形成される。この場合、ライン7,6が
間引きされることになる。以下、上述の繰り返しによっ
て内挿ラインが形成される。なお、書き込み時に偶数フ
ィールドであったラインが偶数フィールドに読み出され
る場合も同様である。For example, when a line that was an odd field at the time of writing is read to an odd field,
Lines 2 and 1 are read out and coefficients k = 0,
(1-k) = 6/6 is multiplied and then added to form the line-●. Next, the lines 3 and 2 are read out, and the coefficients k = 1/6 and (1-k) = 5/6 are respectively multiplied and then added to form the line − ●. Next, the lines 4 and 3 are read out, and the coefficients k = 3/6 and (1-k) = 3/6 are respectively multiplied and then added to form a line − ●. Next, line 5,
4 is read out and the coefficient k = 3/6, (1-
k) = 3/6 is multiplied and then added to obtain the line −
● is formed. Next, the lines 6 and 5 are read out, and the coefficients k = 5/6 and (1-k) = 1/6 are respectively multiplied and added to form a line − ●. Next, the lines 8 and 7 are read out and the coefficient k =
0, (1−k) = 6/6 are multiplied and then added to form a line − ●. In this case, the lines 7 and 6 are thinned out. Hereinafter, the interpolation line is formed by repeating the above. The same applies when a line that was an even field at the time of writing is read to an even field.
【0098】ここで、仮に偶数フィールドで、ライン
2,1を読み出してライン−△を得ようとする。しか
し、読み出されたラインが偶数フィールドではなくて奇
数フィールドのライン2,1になると、この2つのライ
ンからは−△の内挿ラインが得られなくなる。このよ
うな場合、読み出しラインが1ラインだけシフトされ、
ライン1,0が読み出されてそれぞれに係数k=3/
6,(1−k)=3/6がかけ算された後に加算されて
ライン−△が形成される。このように書き込み時に奇
数フィールドであったラインが偶数フィールドに読み出
される場合には、1ラインだけシフトされると共に、か
け算される係数が変更されることでインタレース内挿さ
れる。Here, it is assumed that the lines 2 and 1 are read in the even field to obtain the line -Δ. However, if the read line is not the even field but the odd field lines 2 and 1, the -Δ interpolation line cannot be obtained from these two lines. In such a case, the read line is shifted by one line,
Lines 1 and 0 are read and the coefficient k = 3 /
6, (1−k) = 3/6 are multiplied and then added to form the line −Δ. In this way, when a line that was an odd field at the time of writing is read to an even field, the line is shifted by one line and interpolated by changing the coefficient to be multiplied.
【0099】この場合、ライン1,0が読み出されてそ
れぞれに係数k=3/6,(1−k)=3/6がかけ算
された後に加算されてライン−△が形成される。次
に、ライン2,1が読み出されてそれぞれに係数k=4
/6,(1−k)=2/6がかけ算された後に加算され
てライン−△が形成される。次に、ライン4,3が読
み出されてそれぞれに係数k=0,(1−k)=6/6
がかけ算された後に加算されてライン−△が形成され
る。この場合、ライン3,2が間引きされることにな
る。次に、ライン5,4が読み出されてそれぞれに係数
k=0,(1−k)=6/6がかけ算された後に加算さ
れてライン−△が形成される。次に、ライン6,5が
読み出されてそれぞれに係数k=2/6,(1−k)=
4/6がかけ算された後に加算されてライン−△が形
成される。以下、上述の繰り返しによって内挿ラインが
形成される。In this case, the lines 1 and 0 are read out, and the coefficients k = 3/6 and (1-k) = 3/6 are respectively multiplied and then added to form the line -Δ. Next, the lines 2 and 1 are read out, and the coefficient k = 4 is read for each.
/ 6, (1−k) = 2/6 are multiplied and then added to form the line −Δ. Next, the lines 4 and 3 are read out, and the coefficients k = 0 and (1−k) = 6/6 are read out respectively.
Are multiplied and then added to form the line -Δ. In this case, the lines 3 and 2 are thinned out. Next, the lines 5 and 4 are read out, and the coefficients k = 0 and (1−k) = 6/6 are respectively multiplied and then added to form a line −Δ. Next, the lines 6 and 5 are read out and the coefficients k = 2/6 and (1-k) =
4/6 are multiplied and then added to form the line-[Delta]. Hereinafter, the interpolation line is formed by repeating the above.
【0100】逆に、奇数フィールドで、ライン2,1を
読み出してライン−●を得ようとする。しかし、読み
出されたラインが奇数フィールドではなくて偶数フィー
ルドのライン2,1になると、この2つのラインからは
係数を変更しないと−●の内挿ラインが得られなくな
る。このような場合、読み出しラインがシフトされるこ
となく、ライン2,1が読み出されてそれぞれに係数k
=3/6,(1−k)=3/6がかけ算された後に加算
されてライン−●が形成される。このように書き込み
時に偶数フィールドであったラインが奇数フィールドに
読み出される場合には、かけ算される係数が変更される
ことでインタレース内挿される。On the contrary, in the odd field, the lines 2 and 1 are read out to obtain the line −. However, when the read line is not the odd field but the even field lines 2 and 1, the interpolated line of-● cannot be obtained from the two lines unless the coefficient is changed. In such a case, the lines 2 and 1 are read out without shifting the read line and the coefficient k
= 3/6, (1-k) = 3/6 are multiplied and then added to form a line-●. In this way, when a line that was an even field at the time of writing is read to an odd field, interlace interpolation is performed by changing the coefficient to be multiplied.
【0101】この場合、ライン2,1が読み出されてそ
れぞれに係数k=3/6,(1−k)=3/6がかけ算
された後に加算されてライン−●が形成される。次
に、ライン3,2が読み出されてそれぞれに係数k=4
/6,(1−k)=2/6がかけ算された後に加算され
てライン−●が形成される。次に、ライン5,4が読
み出されてそれぞれに係数k=0,(1−k)=6/6
がかけ算された後に加算されてライン−●が形成され
る。この場合、ライン4,3が間引きされることにな
る。次に、ライン6,5が読み出されてそれぞれに係数
k=0,(1−k)=6/6がかけ算された後に加算さ
れてライン−●が形成される。次に、ライン7,6が
読み出されてそれぞれに係数k=2/6,(1−k)=
4/6がかけ算された後に加算されてライン−●が形
成される。以下、上述の繰り返しによって内挿ラインが
形成される。なお、図15において、「○」および
「□」の二重部分は間引きのラインを示している。In this case, the lines 2 and 1 are read out, and the coefficients k = 3/6 and (1-k) = 3/6 are respectively multiplied and then added to form the line-●. Next, lines 3 and 2 are read out, and the coefficient k = 4 is read for each.
/ 6, (1-k) = 2/6 are multiplied and then added to form a line-●. Next, the lines 5 and 4 are read out, and the coefficients k = 0 and (1-k) = 6/6 are read into the respective lines.
Are multiplied and then added to form a line- ●. In this case, the lines 4 and 3 are thinned out. Next, the lines 6 and 5 are read out, and the coefficients k = 0 and (1−k) = 6/6 are respectively multiplied and then added to form the line − ●. Next, the lines 7 and 6 are read out and the coefficients k = 2/6 and (1-k) =
They are multiplied by 4/6 and then added to form the line- ●. Hereinafter, the interpolation line is formed by repeating the above. In addition, in FIG. 15, the double portions of “◯” and “□” indicate thinning lines.
【0102】上述したように書き込み時に奇数フィール
ドであったラインが偶数フィールドに読み出される場
合、あるい書き込み時に偶数フィールドであったライン
が奇数フィールドに読み出される場合、すなわちフィー
ルド反転が起こった場合には、1ラインシフトおよび係
数変更の操作が行なわれる。As described above, when a line which is an odd field at the time of writing is read to an even field, or when a line which is an even field at the time of writing is read to an odd field, that is, when field inversion occurs. 1 line shift and coefficient change operations are performed.
【0103】フィールド反転が垂直ブランキング期間中
に起こった場合には、垂直ブランキング期間中に1ライ
ンシフトの操作が行なわれる。映像信号期間中にフィー
ルド反転が発生した場合、Vガタとなって画面に現れ
る。フィールド反転はどの位置(ライン)から発生する
かを予測することは困難なので、急にフィールド反転す
る最初のラインに関しては係数を希望する内挿ラインに
最も近似できる値に選ぶことでVガタを軽減し、次のラ
インからは既にフィールド反転していることがわかって
いるので1ラインシフト操作が行なわれる。When the field inversion occurs during the vertical blanking period, the 1-line shift operation is performed during the vertical blanking period. When the field inversion occurs during the video signal period, V rattling appears on the screen. Since it is difficult to predict from which position (line) the field inversion occurs, V rattling is reduced by selecting the coefficient that is the closest to the desired interpolation line for the first line where the field inversion occurs suddenly. However, it is known from the next line that the field has already been inverted, so the one-line shift operation is performed.
【0104】図14を使用して、映像信号期間中にフィ
ールド反転が起こった場合の動作について説明する。例
えば、偶数フィールドのライン5,4を読み出したと
き、ここでフィールド反転が起こって奇数フィールドの
ライン5,4が読み出されてしまうとする。希望の内挿
ラインは−△の位置であるが、この時点では1ライン
シフトの操作はできないので、ライン4に係数6/6、
ライン5に係数0をかけて−△の位置に最も近似させ
る。そして、次のラインから1ラインシフトの操作を行
うことによって希望の内挿ラインが得られる。The operation when field inversion occurs during the video signal period will be described with reference to FIG. For example, assume that when lines 5 and 4 of an even field are read, field inversion occurs here and lines 5 and 4 of an odd field are read. The desired interpolation line is at the position of-△, but at this point the operation of shifting by one line is not possible, so the coefficient of line 6/6,
Line 5 is multiplied by a coefficient of 0 to be most approximated to the position of -Δ. Then, a desired interpolation line can be obtained by performing a 1-line shift operation from the next line.
【0105】このように、メモリ19の読み出しライン
の位置、データの書き込み時と読み出し時のフィールド
の関係がわかれば、インターレース内挿が可能となる。
上述したように本例では、書き込みデータWDATAと
して水平ブランキング期間中のデータに奇数フィールド
か偶数フィールドかを示すIDデータODD/EVEN
が挿入されており、後述するように読み出し側でフィー
ルド反転の発生が水平期間単位で検出される。上述せず
も、方式を変換しない場合には、常にk=0,(1−
k)=6/6とされる。In this way, if the position of the read line of the memory 19 and the relationship between the fields at the time of writing data and the fields at the time of reading data are known, interlace interpolation becomes possible.
As described above, in this example, the ID data ODD / EVEN indicating whether the data in the horizontal blanking period is the odd field or the even field is used as the write data WDATA.
Is inserted, and the occurrence of field inversion is detected in the horizontal period on the reading side, as will be described later. Even if not mentioned above, if the method is not converted, k = 0, (1-
k) = 6/6.
【0106】なお、入力ビデオ信号がPAL方式で出力
ビデオ信号がNTSC方式であって625ラインから5
25ラインに変換する場合には、6ラインに1ラインの
割合で間引くので、本来は0,1/5,・・・,5/5
までの計6つ係数データを使用することで精度よくライ
ン内挿処理を行なうことができる。しかしながら、その
場合には、係数データ0,1/6,・・・,6/6の他
に、0,1/5,・・・,5/5の係数データを使用す
ることになるため、上述した係数ROM28Y1,28
Y2に供給される係数コントロールデータCFD1,C
FD2はそれぞれ4ビットデータとなり、入力データが
8ビット、出力データが8ビットであるとき、係数RO
M28Y1,28Y2として8ビット×4096ワード×
2の容量が必要となる。It should be noted that if the input video signal is the PAL system and the output video signal is the NTSC system, 625 lines to 5
When converting to 25 lines, it is thinned out at a ratio of 1 line to 6 lines, so originally, 0, 1/5, ..., 5/5
By using a total of 6 coefficient data up to, it is possible to perform the line interpolation processing with high accuracy. However, in that case, in addition to the coefficient data 0, 1/6, ..., 6/6, the coefficient data of 0, 1/5 ,. Coefficient ROM 28Y1, 28 described above
Coefficient control data CFD1, C supplied to Y2
FD2 becomes 4-bit data, and when input data is 8-bit and output data is 8-bit, coefficient RO
8 bits x 4096 words x as M28Y1 and 28Y2
A capacity of 2 is required.
【0107】そこで、本例においては、入力ビデオ信号
がPAL方式で出力ビデオ信号がNTSC方式であって
625ラインから525ラインに変換する場合にも係数
データ0,1/6,・・・,6/6を使用することで
(図15参照)、係数コントロールデータCFD1,C
FD2をそれぞれ3ビットデータとし、係数ROM28
Y1,28Y2の容量の半減を図っている。Therefore, in this example, when the input video signal is the PAL system and the output video signal is the NTSC system and the conversion is performed from 625 lines to 525 lines, the coefficient data 0, 1/6 ,. By using / 6 (see FIG. 15), coefficient control data CFD1, C
FD2 is set to 3-bit data, and coefficient ROM 28
The capacity of Y1 and 28Y2 is halved.
【0108】図3に戻って、係数ROM28Y1および
28Y2には、それぞれメモリ19の読み出しラインの
位置、データの書き込み時と読み出し時のフィールドの
関係等に基づいて形成される係数コントロールデータC
FD1,CFD2が供給される。係数ROM28Y1,
28Y2からは入力データに係数k,(1−k)がかけ
算された出力データが得られ、それぞれの出力データが
加算器29で加算されて内挿ラインの輝度データが得ら
れる。Returning to FIG. 3, the coefficient ROMs 28Y1 and 28Y2 each contain coefficient control data C formed based on the position of the read line of the memory 19, the relationship between the fields at the time of writing data, and the fields at the time of reading.
FD1 and CFD2 are supplied. Coefficient ROM 28Y1,
The output data obtained by multiplying the input data by the coefficients k and (1-k) is obtained from 28Y2, and the respective output data are added by the adder 29 to obtain the luminance data of the interpolation line.
【0109】加算器29より出力される9ビットの低域
成分の輝度データはリミッタ30で丸め処理されて8ビ
ットデータとされた後に加算器24に供給されて高域成
分の輝度データと加算される。加算器24より出力され
る9ビットの輝度データRADYは図4に示すようにリ
ミッタ31で丸め処理されて8ビットデータとされ、ラ
ウンディング回路32でラウンディング処理され、ブラ
ンキング付加回路33でブランキング信号RBLKが付
加され、さらに同期付加回路34で複合同期信号RCS
YNCが付加された後に変換回路35に供給される。そ
して、変換回路35で2の補数表示より通常の2進表示
に変換された後、D/Aコンバータ36でアナログ信号
に変換されて出力端子37に輝度信号Youtとして導出
される。The 9-bit low-frequency component luminance data output from the adder 29 is rounded by the limiter 30 to be 8-bit data, and then supplied to the adder 24 to be added to the high-frequency component luminance data. It The 9-bit luminance data RADY output from the adder 24 is rounded by the limiter 31 into 8-bit data as shown in FIG. 4, rounded by the rounding circuit 32, and blanked by the blanking addition circuit 33. The ranking signal RBLK is added, and the sync addition circuit 34 further adds the composite sync signal RCS.
After YNC is added, it is supplied to the conversion circuit 35. Then, after being converted from 2's complement display to normal binary display by the conversion circuit 35, it is converted into an analog signal by the D / A converter 36 and derived as a luminance signal Yout at the output terminal 37.
【0110】図16は、ラッチ回路21Y1,21Y2よ
りリミッタ31までの輝度系の構成を示している。この
図16において、図3および図4と対応する部分には同
一符号を付して示している。図17Aはハイパスフィル
タ22Y1,22Y2の周波数特性を示しており、同図B
はハイパスフィルタ22Y1、遅延回路25Y1、減算器
26Y1で構成されるローパスフィルタおよびハイパス
フィルタ22Y2、遅延回路25Y2、減算器26Y2で
構成されるローパスフィルタの周波数特性を示してい
る。FIG. 16 shows the configuration of the luminance system from the latch circuits 21Y1 and 21Y2 to the limiter 31. 16, parts corresponding to those in FIGS. 3 and 4 are designated by the same reference numerals. FIG. 17A shows frequency characteristics of the high pass filters 22Y1 and 22Y2, and FIG.
Shows the frequency characteristics of the low-pass filter composed of the high-pass filter 22Y1, the delay circuit 25Y1 and the subtractor 26Y1, and the low-pass filter composed of the high-pass filter 22Y2, the delay circuit 25Y2 and the subtractor 26Y2.
【0111】上述したようにサブサンプリング処理によ
り輝度信号の高域成分が改善され、またライン内挿処理
により図形歪が改善される。これら2つの処理は両者と
も隣接する2ライン間で演算を行うので、一般的にはサ
ブサンプリング処理を初めに施すことになる。ライン内
挿処理を初めに施すと各ラインの高域成分にも係数がか
かり、サブサンプリング処理の効果がライン毎に変化し
てしまうからである。サブサンプリング処理とは本来高
域成分を改善するための処理であり、一方ライン内挿処
理(インターレース内挿処理を含む)は斜め方向のギザ
の改善や垂直方向のジッタの改善といった低域成分を改
善するための処理である。そこで本例においては、上述
したように低域成分のみ係数演算を行うライン内挿処理
およびインタレース内挿処理が施され、高域成分には係
数演算を行わずにサブサンプリング処理のみが施され
る。As described above, the sub-sampling process improves the high frequency component of the luminance signal, and the line interpolation process improves the graphic distortion. Since both of these two processes operate between two adjacent lines, generally the sub-sampling process is performed first. This is because if the line interpolation process is performed first, a coefficient is also applied to the high frequency components of each line, and the effect of the subsampling process changes line by line. The sub-sampling process is originally a process for improving high frequency components, while the line interpolation process (including interlace interpolation process) reduces low frequency components such as improvement of diagonal jaggedness and vertical direction jitter. This is a process for improving. Therefore, in the present example, as described above, the line interpolation processing and the interlace interpolation processing that perform the coefficient operation only on the low frequency component are performed, and the high frequency component is not subjected to the coefficient operation and only the sub-sampling processing is performed. It
【0112】ここで注意すべき点は、ローパスフィルタ
で抜き出された、従って減算器26Y1,26Y2より出
力される低域成分が、水平方向に1/fs(fsはサン
プリング周波数であって、ここでは読み出しクロックR
MCKの周波数と同じである)だけ位相がずれているた
め、その2つのラインを加算すると水平方向のローパス
フィルタが形成されることである。伝達関数は、H(z)
=1+Z-1となる。実際には、低域成分に係数がかかっ
て加算されるため、伝達関数は次式のようになる。The point to be noted here is that the low-frequency component extracted by the low-pass filter and output from the subtracters 26Y1 and 26Y2 is 1 / fs (fs is the sampling frequency, which is the sampling frequency in the horizontal direction. Then read clock R
It is the same as the frequency of MCK), so that the addition of the two lines forms a horizontal low-pass filter. The transfer function is H (z)
= 1 + Z −1 . In practice, the low-frequency component is multiplied by the coefficient and added, so that the transfer function is as follows.
【0113】
H(z)=k×(1/4+Z-2/2+Z-4/4)
+(1−k)×(Z-1/4+Z-3/2+Z-5/4)・・・(1)
ただし、k=6/6,5/6,4/6,3/6,2/
6,1/6,0である。図18A,B、図19A,B
は、係数kを変えていったときのローパスフィルタ特性
を示している。係数の違いによって特性が変わってくる
が、どれもfs/4以上の帯域で影響を受けることがわ
かる。図18Aは係数kが6/6,0のとき、すなわち
通常のサブサンプリングを行っているときと同じであ
り、図19Bは係数kが3/6のときで、最も高域成分
が落ちている。高域成分が落ちていると、当然サブサン
プリングによって再現される帯域に影響を与えるが、−
3dB点となるのはfs/3であり、サンプリング周波
数fsが17.734MHzとすると約5.9MHzで
ある。これは通常のテレビジョン信号の帯域としては充
分であり、解像度に換算すると470TV本となる。H (z) = k × (1/4 + Z −2 / 2 + Z −4/4 ) + (1−k) × (Z −1 / 4 + Z −3 / 2 + Z −5/4 ) ... (1) ) However, k = 6 / 6,5 / 6,4 / 6,3 / 6,2 /
It is 6, 1/6, 0. 18A, B, 19A, B
Shows the low-pass filter characteristics when the coefficient k is changed. Although the characteristics change depending on the difference in the coefficient, it can be seen that all are affected in the band of fs / 4 or more. FIG. 18A is the same as when the coefficient k is 6/6, 0, that is, when normal subsampling is performed, and in FIG. 19B, when the coefficient k is 3/6, the highest frequency components are dropped. . If the high frequency component is dropped, it naturally affects the band reproduced by subsampling, but −
The point at 3 dB is fs / 3, which is about 5.9 MHz when the sampling frequency fs is 17.734 MHz. This is sufficient as a band of a normal television signal, which is 470 TV lines in terms of resolution.
【0114】図20は、本例のサブサンプリング処理に
よって低域成分および高域成分が再現される様子を示し
ている。同図Aは折り返し成分(斜線部分)が重畳され
ているあるラインの信号であり(低域成分には係数kが
かけ算されている)、同図Bは隣接するラインの信号で
ある(低域成分には係数1−kがかけ算されている)。
そのため、あるラインの信号にそれに隣接するラインの
信号を加算することで、同図Cに示すように低域成分お
よび高域成分が再現される。FIG. 20 shows how the low-frequency component and the high-frequency component are reproduced by the sub-sampling process of this example. A in the figure is a signal of a certain line on which a folded component (hatched portion) is superimposed (a low-frequency component is multiplied by a coefficient k), and B in the same figure is a signal of an adjacent line (a low-frequency component). The components are multiplied by the factor 1-k).
Therefore, by adding the signal of the line adjacent to the signal of a certain line, the low frequency component and the high frequency component are reproduced as shown in FIG.
【0115】このように本例においては、低域成分のみ
ライン内挿処理およびインターレース内挿処理が施さ
れ、図形歪の改善された高解像度の画質を得ることがで
き、しかも回路構成が簡素化される(図16参照)。As described above, in this example, the line interpolation process and the interlace interpolation process are performed only for the low frequency component, and it is possible to obtain a high resolution image quality with improved graphic distortion, and the circuit configuration is simplified. (See FIG. 16).
【0116】図3に戻って、フィールドメモリ19より
出力される読み出しデータRDATA1,RDATA2
は、それぞれラッチ回路41R1,41R2に供給され
る。ラッチ回路41R1,41R2にはラッチパルスRL
T0,RLT1が供給され、それぞれで読み出しデータ
RDATA1,RDATA2より赤色差データがラッチ
される。Returning to FIG. 3, read data RDATA1, RDATA2 output from the field memory 19 is read.
Are supplied to the latch circuits 41R1 and 41R2, respectively. Latch pulse RL is applied to the latch circuits 41R1 and 41R2.
T0 and RLT1 are supplied, and the red color difference data is latched from the read data RDATA1 and RDATA2, respectively.
【0117】ラッチ回路41R1,41R2より出力され
る赤色差データはそれぞれアップコンバート回路42R
1,42R2に供給される。上述したようにフィールドメ
モリ19に書き込まれる映像データVDATAでは赤色
差データおよび青色差データのサンプルデータは4個に
1個の割合で配されている(図5H,M参照)。そのた
め、読み出しデータRDATA1,RDATA2よりラ
ッチされる赤色差データおよび青色差データのサンプル
レートはfs/4となる。The red color difference data output from the latch circuits 41R1 and 41R2 are respectively up-convert circuits 42R.
Supplied to 1,42R2. As described above, in the video data VDATA written in the field memory 19, the sample data of the red color difference data and the sample data of the blue color difference data are arranged at a ratio of one in four (see FIGS. 5H and 5M). Therefore, the sample rate of the red color difference data and the blue color difference data latched from the read data RDATA1 and RDATA2 is fs / 4.
【0118】アップコンバート回路42R1,42R2で
は補間処理およびフィルタリング処理によって赤色差デ
ータのサンプルレートがfs/4からfsにアップコン
バートされる。アップコンバート回路42R1,42R2
より出力される赤色差データは加算器43Rに供給され
て加算平均された後に切換スイッチ44Rのc側の固定
端子に供給される。この切換スイッチ44Rのt側の固
定端子にはアップコンバート回路42R2より出力され
る赤色差データが供給される。切換スイッチ44Rには
方式変換(NTSC→PALあるいはPAL→NTS
C)をするか否かを示す変換指示信号CONVが切換制
御信号として供給される。この場合、切換スイッチ44
Rは、方式変換をするときはc側に接続され、方式変換
をしないときはt側に接続される。In the up-converting circuits 42R1 and 42R2, the sample rate of the red color difference data is up-converted from fs / 4 to fs by the interpolation processing and the filtering processing. Up-conversion circuit 42R1, 42R2
The red color difference data output from the above is supplied to the adder 43R, added and averaged, and then supplied to the fixed terminal on the c side of the changeover switch 44R. The red-difference data output from the up-conversion circuit 42R2 is supplied to the t-side fixed terminal of the changeover switch 44R. The changeover switch 44R has a system conversion (NTSC → PAL or PAL → NTS).
A conversion instruction signal CONV indicating whether to perform C) is supplied as a switching control signal. In this case, the changeover switch 44
R is connected to the c side when the system conversion is performed, and is connected to the t side when the system conversion is not performed.
【0119】また、フィールドメモリ19より出力され
る読み出しデータRDATA1,RDATA2は、それ
ぞれラッチ回路41B1,41B2に供給される。ラッチ
回路41B1,41B2にはラッチパルスBLT0,BL
T1が供給され、それぞれで読み出しデータRDATA
1,RDATA2より青色差データがラッチされる。The read data RDATA1 and RDATA2 output from the field memory 19 are supplied to the latch circuits 41B1 and 41B2, respectively. Latch pulses BLT0 and BL are applied to the latch circuits 41B1 and 41B2.
T1 is supplied and read data RDATA is supplied to each.
1, blue difference data is latched from RDATA2.
【0120】ラッチ回路41B1,41B2より出力され
る青色差データはそれぞれアップコンバート回路42B
1,42B2でサンプルレートがfs/4からfsにアッ
プコンバートされた後に加算器43Bで加算平均されて
切換スイッチ44Bのc側の固定端子に供給される。こ
の切換スイッチ44Bのt側の固定端子にはアップコン
バート回路42B2より出力される青色差データが供給
される。切換スイッチ44Bには変換指示信号CONV
が切換制御信号として供給され、方式変換をするときは
c側に接続され、方式変換をしないときはt側に接続さ
れる。The blue color difference data output from the latch circuits 41B1 and 41B2 are respectively up-convert circuits 42B.
At 1, 42B2, the sample rate is up-converted from fs / 4 to fs, then added and averaged by the adder 43B and supplied to the fixed terminal on the c side of the changeover switch 44B. The blue difference data output from the up-conversion circuit 42B2 is supplied to the fixed terminal on the t side of the changeover switch 44B. The conversion instruction signal CONV is supplied to the changeover switch 44B.
Is supplied as a switching control signal, and is connected to the c side when the system conversion is performed, and is connected to the t side when the system conversion is not performed.
【0121】切換スイッチ44R,44Bより出力され
る赤色差データRADR,RADBは、図4に示すよう
にそれぞれブランキング付加回路45R,45Bでブラ
ンキング信号RBLKが付加された後に、切換スイッチ
46R,46Bのa側の固定端子および切換スイッチ4
7R,47Bのa側の固定端子に供給される。切換スイ
ッチ47R,47Bのb側の固定端子には、それぞれバ
ーストレベル回路48R,48Bよりバーストスレベル
信号(赤色差データ、青色差データ)が供給される。The red color difference data RADR, RADB output from the changeover switches 44R, 44B are changed over by the changeover switches 46R, 46B after the blanking signal RBLK is added by the blanking addition circuits 45R, 45B as shown in FIG. A side fixed terminal and changeover switch 4
It is supplied to the a-side fixed terminal of 7R and 47B. Burst level signals (red color difference data and blue color difference data) are supplied from the burst level circuits 48R and 48B to the fixed terminals on the b side of the changeover switches 47R and 47B, respectively.
【0122】バーストレベル回路48R,48Bには、
出力ビデオ信号がNTSC方式であるかPAL方式であ
るかを示す方式識別信号Rn/pが供給される。これによ
りバーストレベル回路48R,48Bからは、出力ビデ
オ信号の方式に応じたバーストレベル信号が出力され
る。The burst level circuits 48R and 48B include
A system identification signal Rn / p indicating whether the output video signal is the NTSC system or the PAL system is supplied. As a result, burst level circuits 48R and 48B output burst level signals corresponding to the output video signal system.
【0123】切換スイッチ47R,47Bにはバースト
ゲートパルスRBGPが切換制御信号として供給され
る。切換スイッチ47R,47Bはバースト期間はb側
に接続され、その他の期間はa側に接続される。切換ス
イッチ47R,47Bより出力されるバーストレベル信
号が付加された色差データRADR,RADBはクロマ
非同期回路49を介してクロマエンコーダ50に供給さ
れる。The burst gate pulse RBGP is supplied to the changeover switches 47R and 47B as a changeover control signal. The changeover switches 47R and 47B are connected to the b side during the burst period, and are connected to the a side during the other periods. The color difference data RADR, RADB added with the burst level signals output from the changeover switches 47R, 47B is supplied to the chroma encoder 50 via the chroma asynchronous circuit 49.
【0124】また、51は発振回路であり、この発振回
路51にはNTSC方式の4fsc(14.318MH
z)の発振周波数を有する水晶発振器52nおよびPA
L方式の4fsc(17.734MHz)の発振周波数を
有する水晶発振器52pが接続される。発振回路51に
は方式識別信号Rn/pが発振周波数の切換制御信号とし
て供給され、発振回路51からは出力ビデオ信号がNT
SC方式であるときはNTSC方式の4fscの周波数と
なると共に出力ビデオ信号がPAL方式であるときはP
AL方式の4fscの周波数となるエンコーダクロックE
NCKが出力される。Reference numeral 51 is an oscillator circuit, and the oscillator circuit 51 includes an NTSC system 4fsc (14.318 MH).
crystal oscillator 52n and PA having an oscillation frequency of z)
A crystal oscillator 52p having an L-system 4 fsc (17.734 MHz) oscillation frequency is connected. The system identification signal Rn / p is supplied to the oscillator circuit 51 as an oscillation frequency switching control signal, and the output video signal from the oscillator circuit 51 is NT.
When the SC system is used, the frequency is 4 fsc of the NTSC system, and when the output video signal is the PAL system, P is used.
Encoder clock E with 4 fsc frequency in AL system
NCK is output.
【0125】発振回路51より出力されるエンコーダク
ロックENCKはクロマ非同期回路49およびクロマエ
ンコーダ50に供給される。また、クロマ非同期回路4
9には読み出し側クロックRCKが供給される。また、
クロマエンコーダ50には、出力ビデオ信号がPAL方
式である場合に色変調に当たってV軸反転を制御するた
めのV軸反転制御信号PALTが供給されると共に、ブ
ランキング信号PBLKが供給される。ブランキンング
信号PBLKは、後述するようにバースト信号と変調ク
ロマ信号とを分離して出力するための切換制御信号とし
て供給される。The encoder clock ENCK output from the oscillation circuit 51 is supplied to the chroma asynchronous circuit 49 and the chroma encoder 50. Also, the chroma asynchronous circuit 4
A read-side clock RCK is supplied to 9. Also,
The chroma encoder 50 is supplied with a blanking signal PBLK as well as a V-axis inversion control signal PALT for controlling V-axis inversion in color modulation when the output video signal is of the PAL system. The blanking signal PBLK is supplied as a switching control signal for separating and outputting the burst signal and the modulated chroma signal as described later.
【0126】クロマエンコーダ50では、エンコーダク
ロックENCKが使用され、色差データR−Y,B−
Y,−(R−Y),−(B−Y)が図21に示すように
配置されることで色変調処理が行なわれる。なお、R−
Y,−(R−Y)の位置を逆にすることでV軸反転を行
うことができる。In the chroma encoder 50, the encoder clock ENCK is used, and the color difference data RY, B-
Color modulation processing is performed by arranging Y,-(RY), and-(BY) as shown in FIG. In addition, R-
V-axis inversion can be performed by reversing the positions of Y and-(RY).
【0127】本例においては、読み出し側クロックRC
KはPAL方式の4fsc(17.734MHz)に選定
される。この場合、出力ビデオ信号がPAL方式である
ときは全ての回路を同期させて動作させることができ
る。しかしながら、出力ビデオ信号がNTSC方式であ
るときは、NTSC方式の4fscは14.318MHz
であるため、クロマエンコーダ50とその前段にある信
号処理回路を非同期で動作させることになる。In this example, the read side clock RC
K is selected as 4 fsc (17.734 MHz) of the PAL system. In this case, when the output video signal is the PAL system, all the circuits can be operated in synchronization. However, when the output video signal is the NTSC system, 4fsc of the NTSC system is 14.318 MHz.
Therefore, the chroma encoder 50 and the signal processing circuit in the preceding stage are operated asynchronously.
【0128】このとき問題となるのは、8ビットのデー
タがクロックを乗り換えるとき、そのデータの各々が不
定となり得ることである。不定が発生すると、画面上で
ノイズとなって現れ、見苦しいものとなる。そこで、本
例では、クロマエンコーダ50とその前段にある信号処
理回路との間にクロマ非同期回路49を設けることで、
不定データの発生を防止している。The problem at this time is that when 8-bit data changes the clock, each of the data can become indefinite. When indefiniteness occurs, it appears as noise on the screen and makes it unsightly. Therefore, in this example, by providing the chroma asynchronous circuit 49 between the chroma encoder 50 and the signal processing circuit in the preceding stage,
Prevents the generation of indefinite data.
【0129】図22は、クロマ非同期回路49を示して
いる。同図において、切換スイッチ47Rより出力され
る赤色差データRADRはDフリップフロップ491R
1,491R2のデータ端子Dに供給される。また、切換
スイッチ47Bより出力される青色差データRADBは
Dフリップフロップ491B1,491B2のデータ端子
Dに供給される。FIG. 22 shows the chroma asynchronous circuit 49. In the figure, the red color difference data RADR output from the changeover switch 47R is the D flip-flop 491R.
It is supplied to the data terminal D of 1,491R2. The blue color difference data RADB output from the changeover switch 47B is supplied to the data terminal D of the D flip-flops 491B1 and 491B2.
【0130】また、読み出し側クロックRCKはDフリ
ップフロップ492のクロック端子に供給される。この
Dフリップフロップ492の反転出力端子Qバーの出力
データは、Dフリップフロップ491R1,491B1の
イネーブル端子ENバーに供給されると共に、Dフリッ
プフロップ492のデータ端子Dに供給される。また、
Dフリップフロップ492の非反転出力端子Qの出力デ
ータは、Dフリップフロップ491R2,491B2のイ
ネーブル端子ENバーに供給されると共に、Dフリップ
フロップ494のデータ端子Dに供給される。Dフリッ
プフロップ491R1,491R2,491B1,491
B2のクロック端子には読み出し側クロックRCKが供
給されると共に、Dフリップフロップ494のクロック
端子には読み出し側クロックRCKがインバータ493
で反転されて供給される。The read clock RCK is supplied to the clock terminal of the D flip-flop 492. The output data of the inverted output terminal Q bar of the D flip-flop 492 is supplied to the enable terminal EN bar of the D flip-flops 491R1 and 491B1 and the data terminal D of the D flip-flop 492. Also,
The output data of the non-inverted output terminal Q of the D flip-flop 492 is supplied to the enable terminal EN bar of the D flip-flops 491R2 and 491B2 and the data terminal D of the D flip-flop 494. D flip-flops 491R1, 491R2, 491B1, 491
The read side clock RCK is supplied to the clock terminal of B2, and the read side clock RCK is supplied to the inverter 493 of the clock terminal of the D flip-flop 494.
Is inverted and supplied.
【0131】また、Dフリップフロップ491R1,4
91R2,491B1,491B2の非反転出力端子Qの
出力データはそれぞれDフリップフロップ495R1,
495R2,495B1,495B2のデータ端子Dに供
給されると共に、Dフリップフロップ494の非反転出
力端子Qバーの出力データはDフリップフロップ496
のデータ端子Dに供給される。Dフリップフロップ49
5R1,495R2,495B1,495B2,496のク
ロック端子にはエンコーダクロックENCKが供給され
る。In addition, the D flip-flops 491R1, 4
The output data from the non-inverting output terminal Q of the 91R2, 491B1 and 491B2 are the D flip-flops 495R1 and 495R1, respectively.
The output data of the non-inverting output terminal Q of the D flip-flop 494 is supplied to the data terminal D of the 495R2, 495B1, and 495B2.
Is supplied to the data terminal D. D flip-flop 49
The encoder clock ENCK is supplied to the clock terminals of 5R1, 495R2, 495B1, 495B2, and 496.
【0132】Dフリップフロップ495R1および49
5R2の非反転出力端子Qの出力データはそれぞれ切換
スイッチ497RのL側およびH側の固定端子に供給さ
れる。また、Dフリップフロップ495B1,495B2
の非判定出力端子Qの出力データはそれぞれ切換スイッ
チ497BのL側およびH側の固定端子に供給される。
切換スイッチ497R,497BにはそれぞれDフリッ
プフロップ496の非反転出力端子Qよりセレクトパル
スSPbが切換制御信号として供給される。すなわち、
切換スイッチ497R,497Bは、セレクトパルスS
Pbがローレベル「L」であるときはL側に接続され、
ハイレベル「H」であるときはH側に接続される。D flip-flops 495R1 and 49
The output data from the non-inverted output terminal Q of 5R2 is supplied to the fixed terminals on the L and H sides of the changeover switch 497R, respectively. Also, D flip-flops 495B1 and 495B2
The output data of the non-judgment output terminal Q are supplied to fixed terminals on the L side and the H side of the changeover switch 497B, respectively.
A select pulse SPb is supplied as a switching control signal from the non-inverting output terminal Q of the D flip-flop 496 to each of the changeover switches 497R and 497B. That is,
The changeover switches 497R and 497B are operated by selecting pulse S
When Pb is low level “L”, it is connected to the L side,
When it is at the high level “H”, it is connected to the H side.
【0133】切換スイッチ497R,497Bの出力デ
ータはそれぞれDフリップフロップ498R,498B
のデータ端子Dに供給される。これらDフリップフロッ
プ498R,498Bのクロック端子にはエンコーダク
ロックENCKが供給される。そして、Dフリップフロ
ップ498R,498Bの非反転出力端子Qの出力デー
タがそれぞれエンコーダクロックENCKに同期した赤
色差データAADR、青色差データAADBとして出力
される。The output data of the changeover switches 497R and 497B are the D flip-flops 498R and 498B, respectively.
Is supplied to the data terminal D. The encoder clock ENCK is supplied to the clock terminals of these D flip-flops 498R and 498B. The output data from the non-inverted output terminals Q of the D flip-flops 498R and 498B are output as red color difference data AADR and blue color difference data AADB, which are synchronized with the encoder clock ENCK.
【0134】次に、図23のタイミングチャートを使用
してクロマ非同期回路49の動作を簡単に説明する。Next, the operation of the chroma asynchronous circuit 49 will be briefly described with reference to the timing chart of FIG.
【0135】出力ビデオ信号がNTSC方式である場
合、図23Aに示す読み出し側クロックRCK(17.
734MHz)のレートで送られてくる色差データRA
DR(同図Bに図示)をそのままエンコーダクロックE
NCK(14.318MHz)でサンプリングしようと
すると、あるタイミングでデータの変化点とクロックの
立ち上がり点が一致する。この場合、フリップフロップ
のセットアップタイムあるいはホールドタイムが充分に
とれていないことから、出力データは不定となる。When the output video signal is of the NTSC system, the read side clock RCK (17.
Color difference data RA sent at a rate of 734 MHz)
DR (shown in B in the same figure) is directly used as the encoder clock E
When sampling is performed at NCK (14.318 MHz), the data change point and the clock rising point match at a certain timing. In this case, since the setup time or hold time of the flip-flop is not sufficient, the output data becomes indefinite.
【0136】図22のクロマ非同期回路49では、非同
期のエンコーダクロックENCKで赤色差データRAD
Rを必ず一度はラッチさせるため、17.734MHz
のレートの赤色差データRADRよりDフリップフロッ
プ491R1,491R2で半分のレートの2系統のパラ
レルデータDa,Db(図23D,Eに図示)が形成さ
れる。図23CはDフリップフロップ492の反転出力
端子Qバーの出力データDqを示している。In the chroma asynchronous circuit 49 of FIG. 22, the red difference data RAD is generated by the asynchronous encoder clock ENCK.
17.734MHz because R is always latched once
D flip-flops 491R1 and 491R2 form two systems of parallel data Da and Db (shown in FIGS. 23D and 23E) at half the rate from the red difference data RADR at the rate. FIG. 23C shows the output data Dq of the inverting output terminal Q bar of the D flip-flop 492.
【0137】Dフリップフロップ491R1,49R2で
形成される2系統のパラレルデータDa,Dbはそれぞ
れDフリップフロップ495R1,495R2に供給され
てエンコーダクロックENCK(図23Gに図示)でラ
ッチされる。そして、Dフリップフロップ495R1,
495R2でラッチされた2系統のパラレルデータD
c,Dd(図23H,Iに図示)は切換スイッチ47R
で1系統に戻される。Two systems of parallel data Da and Db formed by the D flip-flops 491R1 and 49R2 are supplied to the D flip-flops 495R1 and 495R2, respectively, and latched by the encoder clock ENCK (shown in FIG. 23G). Then, the D flip-flop 495R1,
Two parallel data D latched by 495R2
c and Dd (shown in FIGS. 23H and 23I) are changeover switches 47R
It is returned to 1 system.
【0138】ここで、Dフリップフロップ494で2系
統のパラレルデータDa,Dbのシーケンスに合わせた
セレクトパルスSPa(図23Fに図示)が形成された
後、Dフリップフロップ496でエンコーダクロックE
NCKで正規化されて切換スイッチ497Rに供給され
るセレクトパルスSPb(図23Jに図示)が形成され
る。Here, after the D flip-flop 494 forms the select pulse SPa (shown in FIG. 23F) in accordance with the sequence of the parallel data Da and Db of the two systems, the D flip-flop 496 outputs the encoder clock E.
A select pulse SPb (illustrated in FIG. 23J) that is normalized by NCK and is supplied to the changeover switch 497R is formed.
【0139】この場合、上述したようにセレクトパルス
SPb、あるいはパラレルデータDc,Ddに不定が発
生していても、切換スイッチ497RではDフリップフ
ロップ495R1,495R2で正確にラッチされたデー
タを選択する必要がある。そこで本例のように、パラレ
ルデータDa,Dbの変化点に対してパルス変化点に最
も余裕がでるようにセレクトパルスSPaを形成するこ
とが望ましい。図24は、パラレルデータDa,Dbお
よびセレクトパルスSPaのタイミング関係を拡大して
示したものである。fsは赤色差データRADRのサン
プルレートである。In this case, even if the select pulse SPb or the parallel data Dc, Dd is indefinite as described above, the changeover switch 497R needs to select the data accurately latched by the D flip-flops 495R1, 495R2. There is. Therefore, as in this example, it is desirable to form the select pulse SPa so that the pulse change point has the largest margin with respect to the change points of the parallel data Da and Db. FIG. 24 is an enlarged view showing the timing relationship between the parallel data Da and Db and the select pulse SPa. fs is the sample rate of the red color difference data RADR.
【0140】切換スイッチ497Rで1系統のデータと
された後に、Dフリップフロップ498Rでラッチされ
ることで、エンコーダクロックENCKに同期した赤色
差データAADR(図23Kに図示)が得られる。図2
3H,IではデータDc,Ddに不定(×印で図示)が
発生しているが、最終的に得られる赤色差データAAD
Rには不定部分が発生していない。After being converted into one-system data by the changeover switch 497R, it is latched by the D flip-flop 498R to obtain the red color difference data AADR (shown in FIG. 23K) synchronized with the encoder clock ENCK. Figure 2
In 3H and I, the data Dc and Dd are indefinite (illustrated by a mark X), but the finally obtained red difference data AAD
The indefinite part does not occur in R.
【0141】ここで、エンコーダクロックENCKが図
23Lに示すタイミングである場合、パラレルデータD
c,Ddは同図M,Nに示すようになる。セレクトパル
スSPbが、タイミングエラーによって本来ハイレベル
「H」となるべきところがローレベル「L」となってし
まった場合を考える(図23Oに斜線図示)。この場
合、赤色差データAADR(図23Pに図示)には1サ
イクル分のデータが抜けることになるが、不定部分は発
生しないため、ノイズの発生を避けることができる。こ
のように動作しても、クロマ信号の帯域は1MHz程度
であり、14.318MHzに対して充分に低いので全
く問題はない。Here, when the encoder clock ENCK has the timing shown in FIG. 23L, the parallel data D
c and Dd are as shown in M and N of FIG. Consider a case where the select pulse SPb is originally at the high level "H" due to a timing error, but at the low level "L" (hatched in FIG. 23O). In this case, the red difference data AADR (shown in FIG. 23P) is missing data for one cycle, but no indefinite portion is generated, so that the generation of noise can be avoided. Even in such an operation, there is no problem because the band of the chroma signal is about 1 MHz, which is sufficiently lower than 14.318 MHz.
【0142】上述説明では、エンコーダクロックENC
Kに同期した赤色差データAADRを得る場合を説明し
たが、詳細説明は省略するも青色差データAADBを得
る動作も同様である。なお、出力ビデオ信号がPAL方
式であるときは、エンコーダクロックENCKはPAL
方式の4fscとなり、クロマ非同期回路49からは同様
にエンコーダクロックENCKに同期した色差データA
ADR,AADBが得られる。In the above description, the encoder clock ENC
The case of obtaining the red color difference data AADR synchronized with K has been described, but the detailed description is omitted, but the operation of obtaining the blue color difference data AADB is also the same. When the output video signal is of the PAL system, the encoder clock ENCK is PAL.
The color difference data A synchronized with the encoder clock ENCK is also obtained from the chroma asynchronous circuit 49.
ADR and AADB are obtained.
【0143】図4に戻って、クロマエンコーダ50より
出力される変調クロマ信号Cmおよびバースト信号Sb
は、それぞれ切換スイッチ46R,46Bのb側の固定
端子に供給される。切換スイッチ46R,46Bにはシ
ステムコントローラ(図示せず)より読み出しモード制
御信号RMODCが供給される。そして、切換スイッチ
46R,46Bは、後述する出力端子55R,55Bに
色差信号R−Y,B−Yの形式で出力するときはa側に
接続され、一方変調クロマ信号Cm、バースト信号Sb
の形式で出力するときはb側に接続される。Returning to FIG. 4, the modulated chroma signal Cm and burst signal Sb output from the chroma encoder 50.
Are supplied to fixed terminals on the b side of the changeover switches 46R and 46B, respectively. A read mode control signal RMODC is supplied to the changeover switches 46R and 46B from a system controller (not shown). The change-over switches 46R and 46B are connected to the a side when the color difference signals RY and BY are output to the output terminals 55R and 55B, which will be described later, while the modulation chroma signal Cm and the burst signal Sb.
When outputting in the form of, it is connected to the b side.
【0144】切換スイッチ46R,46Bの出力データ
は、それぞれ変換回路53R,53Bで2の補数表示よ
り通常の2進表示に変換された後、D/Aコンバータ5
4R,54Bでアナログ信号に変換されて出力端子55
R,55Bにクロマ信号Cout1,Cout2として導出され
る。この場合、切換スイッチ46R,46Bがa側に接
続されるとき、クロマ信号Cout1,Cout2はそれぞれ色
差信号R−Y,B−Yとなる。一方、切換スイッチ46
R,46Bがb側に接続されるとき、クロマ信号Cout
1,Cout2はそれぞれ変調クロマ信号Cm、バースト信
号Sbとなる。The output data of the changeover switches 46R and 46B are converted from the two's complement display to the normal binary display by the conversion circuits 53R and 53B, respectively, and then the D / A converter 5 is operated.
Output terminal 55 after being converted into an analog signal by 4R and 54B
The chroma signals Cout1 and Cout2 are derived to R and 55B. In this case, when the changeover switches 46R and 46B are connected to the side a, the chroma signals Cout1 and Cout2 become color difference signals RY and BY, respectively. On the other hand, the changeover switch 46
When R and 46B are connected to the b side, chroma signal Cout
1 and Cout2 become the modulated chroma signal Cm and the burst signal Sb, respectively.
【0145】56はクロックセレクト回路であり、この
セレクト回路56には、発振回路51よりエンコーダク
ロックENCKが供給されると共に読み出しクロックR
CKが供給される。セレクト回路56には読み出しモー
ド制御信号RMODCが切換制御信号として供給され、
セレクト回路56からは、出力端子55R,55Bに色
差信号R−Y,B−Yの形式で出力するときは読み出し
クロックRCKが出力され、一方変調クロマ信号Cm、
バースト信号Sbの形式で出力するときはエンコーダク
ロックENCKが出力される。そして、セレクト回路5
6より出力されるクロックはD/Aコンバータ54R,
54Bにサンプリングクロックとして供給される。Reference numeral 56 denotes a clock select circuit. The select circuit 56 is supplied with the encoder clock ENCK from the oscillator circuit 51 and the read clock R.
CK is supplied. The read mode control signal RMODC is supplied to the select circuit 56 as a switching control signal,
The select circuit 56 outputs the read clock RCK when outputting to the output terminals 55R and 55B in the form of color difference signals RY and BY, while the modulation chroma signal Cm,
When outputting in the form of the burst signal Sb, the encoder clock ENCK is output. And the select circuit 5
The clock output from 6 is the D / A converter 54R,
54B is supplied as a sampling clock.
【0146】上述したように出力端子55R,55Bに
クロマ信号Cout1,Cout2として、それぞれ変調クロマ
信号Cm、バースト信号Sbを分離して出力させること
ができるが、これにより出力側でカラーゲインコントロ
ールや色相コントロールを容易に行うことができる。な
お、クロマエンコーダ50でディジタル的に外部からゲ
インや色相をコントロールすることは可能であるが、そ
のための端子が増加すること、また回路構成が複雑にな
る等の問題点がある。また、バースト信号が付加された
変調クロマ信号に対してアナログ回路でゲインや色相を
コントロールしようとすることも可能であるが、回路構
成が複雑になる等の問題点がある。As described above, the modulated chroma signal Cm and the burst signal Sb can be separately output as the chroma signals Cout1 and Cout2 to the output terminals 55R and 55B, respectively. This allows color gain control and hue on the output side. Easy to control. It is possible to digitally control the gain and the hue by the chroma encoder 50 from the outside, but there are problems that the number of terminals for that purpose is increased and the circuit configuration becomes complicated. It is also possible to control the gain and the hue with an analog circuit for the modulated chroma signal added with the burst signal, but there is a problem that the circuit configuration becomes complicated.
【0147】出力端子55R,55Bにクロマ信号Cou
t1,Cout2として変調クロマ信号Cm、バースト信号S
bが出力される場合、これらをミックスアンプ57で加
算することでバースト付の変調クロマ信号、従って搬送
色信号を得ることができる。この場合、ミックスアンプ
57の合成比を制御することでゲインをコントロールす
ることができ、またバースト信号Sbまたは変調クロマ
信号Cmのいずれかに移相器(図示せず)を挿入するこ
とで色相をコントロールすることができる。The chroma signal Cou is output to the output terminals 55R and 55B.
Modulated chroma signal Cm and burst signal S as t1 and Cout2
When b is output, a modulated chroma signal with a burst, that is, a carrier color signal can be obtained by adding these with a mix amplifier 57. In this case, the gain can be controlled by controlling the synthesis ratio of the mix amplifier 57, and the hue can be changed by inserting a phase shifter (not shown) into either the burst signal Sb or the modulation chroma signal Cm. You can control.
【0148】ミックスアンプ57より出力される搬送色
信号は、それぞれNTSC方式およびPAL方式の色副
搬送波周波数を中心周波数とするバンドパスフィルタ5
8N,58Pを介して切換スイッチ59のn側およびp
側の固定端子に供給される。切換スイッチ59には方式
識別信号Rn/pが切換制御信号として供給される。切換
スイッチ59は、出力ビデオ信号がNTSC方式である
ときはn側に接続され、一方出力ビデオ信号がPAL方
式であるときはp側に接続される。そのため、切換スイ
ッチ59からは、方式識別信号Rn/pで指示される方式
の搬送色信号が得られる。切換スイッチ59より出力さ
れる搬送色信号は、加算器60でローパスフィルタ61
で帯域制限された輝度信号Youtと加算されて、NTS
C方式またはPAL方式の映像信号SVが得られる。The carrier chrominance signal output from the mix amplifier 57 is a bandpass filter 5 whose center frequency is the color subcarrier frequency of the NTSC system and the PAL system, respectively.
8N, 58P through the n side of the changeover switch 59 and p
Side fixed terminal. The system identification signal Rn / p is supplied to the changeover switch 59 as a changeover control signal. The changeover switch 59 is connected to the n side when the output video signal is in the NTSC system, and is connected to the p side when the output video signal is in the PAL system. Therefore, the changeover switch 59 obtains the carrier color signal of the system designated by the system identification signal Rn / p. The carrier color signal output from the changeover switch 59 is added by the adder 60 to the low-pass filter 61.
Is added to the luminance signal Yout whose band is limited by
A video signal SV of C system or PAL system is obtained.
【0149】なお、一般的には上述したように出力ビデ
オ信号の方式に応じてバンドパスフィルタ58Nと58
Pとを切り換える必要があるが、上述したアップコンバ
ート回路42R1,42R2,42B1,42B2によるア
ップコンバート処理によって出力側のフィルタ特性をか
なり広域(ブロード)な特性にできるため、NTSC方
式およびPAL方式の双方に1個のバンドパスフィルタ
を共通に使用することもできる。In general, as described above, the bandpass filters 58N and 58N are set in accordance with the output video signal system.
It is necessary to switch between P and P, but since the up-convert processing by the above-mentioned up-conversion circuits 42R1, 42R2, 42B1 and 42B2 can make the filter characteristic on the output side a wide range (broad) characteristic, both the NTSC method and the PAL method are available. It is also possible to commonly use one band pass filter.
【0150】次に、上述した信号処理系で使用される種
々の制御信号を形成する制御信号発生系の構成を図面を
参照して説明する。Next, the structure of a control signal generation system for forming various control signals used in the above-mentioned signal processing system will be described with reference to the drawings.
【0151】図25は書き込み側クロックの発生回路を
示している。同図において、入力端子1(図2参照)に
供給される輝度信号Yより同期分離回路(図示せず)で
分離される複合同期信号WCSYNCはハーフHキラー
回路65に供給されて等価パルスが除去された基準水平
同期信号REFHDが形成される。ハーフHキラー回路
65より出力される同期信号REFHDは位相差検出回
路66,67に供給される。FIG. 25 shows a write-side clock generation circuit. In the figure, the composite sync signal WCSYNC separated by the sync separation circuit (not shown) from the luminance signal Y supplied to the input terminal 1 (see FIG. 2) is supplied to the half H killer circuit 65 to remove the equivalent pulse. The generated reference horizontal synchronizing signal REFHD is formed. The synchronization signal REFHD output from the half H killer circuit 65 is supplied to the phase difference detection circuits 66 and 67.
【0152】また、68は電圧制御発振器であり、この
発振器68より出力される発振信号(クロックWCK)
は水平カウンタ69および垂直カウンタ70にカウント
クロックとして供給される。また、水平カウンタ69よ
り出力される内部水平同期信号INTHDは位相差検出
回路66に供給されると共に、水平カウンタ69より内
部水平同期信号INTHDに同期した1クロック幅のパ
ルスが垂直カウンタ70にイネーブル信号として供給さ
れる。Further, 68 is a voltage control oscillator, and an oscillation signal (clock WCK) output from this oscillator 68.
Is supplied as a count clock to the horizontal counter 69 and the vertical counter 70. The internal horizontal synchronizing signal INTHD output from the horizontal counter 69 is supplied to the phase difference detecting circuit 66, and a pulse of one clock width synchronized with the internal horizontal synchronizing signal INTHD is output from the horizontal counter 69 to the vertical counter 70 as an enable signal. Supplied as.
【0153】また、71は外部垂直リセット回路であ
り、このリセット回路71には輝度信号Yより同期分離
回路で分離された垂直同期信号WVSYNCが供給され
る。リセット回路71では垂直同期信号WVSYNCに
同期した1クロック幅のリセットパルスが形成されて切
換スイッチ72のb側の固定端子に供給される。また、
73は垂直同期信号発生回路であり、この発生回路73
には回転ヘッド型VTRよりRFスイッチングパルスR
FSWPが供給される。発生回路73ではパルスRFS
WPに同期した1クロック幅の垂直同期パルスVDが形
成されて切換スイッチ72のa側の固定端子に供給され
る。Reference numeral 71 is an external vertical reset circuit. The reset circuit 71 is supplied with a vertical synchronizing signal WVSYNC which is separated from the luminance signal Y by a synchronizing separating circuit. In the reset circuit 71, a reset pulse having a one-clock width synchronized with the vertical synchronizing signal WVSYNC is formed and supplied to the fixed terminal on the b side of the changeover switch 72. Also,
Reference numeral 73 denotes a vertical synchronizing signal generating circuit.
RF switching pulse R from rotary head type VTR
FSWP is supplied. In the generating circuit 73, pulse RFS
A vertical synchronizing pulse VD having a one-clock width synchronized with WP is formed and supplied to the fixed terminal on the side a of the changeover switch 72.
【0154】切換スイッチ72には、入力ビデオ信号
(入力端子1,7(図2参照)に供給される輝度信号
Y、クロマ信号C)がVTRのJOGモード(スローモ
ード、キュー/レビューモード)時の再生信号か否かを
示すJOGモード識別信号SJOGが切換制御信号とし
て供給される。切換スイッチ72は、入力ビデオ信号が
JOGモード時の再生信号であるときはa側に接続さ
れ、そうでないときはb側に接続される。When the input video signal (luminance signal Y and chroma signal C supplied to input terminals 1 and 7 (see FIG. 2)) is VTR JOG mode (slow mode, cue / review mode), the changeover switch 72 is operated. A JOG mode identification signal SJOG indicating whether or not the reproduction signal is a switching control signal. The changeover switch 72 is connected to the a side when the input video signal is a reproduction signal in the JOG mode, and is connected to the b side otherwise.
【0155】切換スイッチ72より出力されるパルスは
垂直カウンタ70のリセット端子に供給される。これに
より、垂直カウンタ70では垂直同期信号WVSYNC
あるいはRFスイッチングパルスRFSWPに同期して
カウント動作が行なわれて内部垂直同期信号INTVD
が形成される。VTRのJOGモード時の再生信号より
分離される垂直同期信号WVSYNCは乱れたものとな
るが、本例においてJOGモード時にも安定して得られ
るRFスイッチングパルスRFSWPに基づいて形成さ
れる垂直同期パルスVDで垂直カウンタ70がリセット
されるので、入力ビデオ信号がVTRのJOGモード時
の再生信号であっても垂直カウンタ70を安定してリセ
ットすることができる。The pulse output from the changeover switch 72 is supplied to the reset terminal of the vertical counter 70. As a result, the vertical counter 70 outputs the vertical synchronization signal WVSYNC.
Alternatively, the counting operation is performed in synchronization with the RF switching pulse RFSWP, and the internal vertical synchronization signal INTVD
Is formed. The vertical synchronizing signal WVSYNC separated from the reproduction signal in the VTR JOG mode is disturbed, but in the present example, the vertical synchronizing pulse VD formed based on the RF switching pulse RFSWP which is stably obtained in the JOG mode. Since the vertical counter 70 is reset by, the vertical counter 70 can be stably reset even if the input video signal is a reproduction signal in the VTR JOG mode.
【0156】また、74は外部水平リセット回路であ
り、このリセット回路74には垂直カウンタ70より内
部垂直同期信号INTVDに同期した1水平期間幅のゲ
ートパルスが供給される。また、リセット回路74には
ハーフHキラー回路65より基準水平同期信号REFH
Dに同期して1クロック幅のパルスが供給される。そし
て、リセット回路74でゲートパルスによってゲートさ
れた1クロック幅のパルスは加算器63および切換スイ
ッチ64のb側を介して水平カウンタ69にリセットパ
ルスとして供給される。Reference numeral 74 denotes an external horizontal reset circuit. The vertical counter 70 supplies a gate pulse having a width of one horizontal period to the reset circuit 74 in synchronization with the internal vertical synchronizing signal INTVD. Further, the reset circuit 74 receives the reference horizontal synchronizing signal REFH from the half H killer circuit 65.
A pulse having a width of 1 clock is supplied in synchronization with D. Then, the 1-clock-width pulse gated by the gate pulse in the reset circuit 74 is supplied as a reset pulse to the horizontal counter 69 via the adder 63 and the side b of the changeover switch 64.
【0157】また、水平カウンタ69より出力される内
部水平同期信号INTHDでリセットされると共に、発
振器68より出力されるクロックWCKが一定個数(入
力ビデオ信号がNTSC方式であるときは1128個、
PAL方式であるときは1152個である)だけカウン
トされて得られる内部リセットパルスINTRPが加算
器63および切換スイッチ64のb側を介して水平カウ
ンタ69に供給される。これにより、水平カウンタ70
では内部垂直同期信号INTVDに同期し、かつ内部リ
セットパルスINTRPに同期してカウント動作が行な
われて内部水平同期信号INTHDが形成される。The internal horizontal synchronizing signal INTHD output from the horizontal counter 69 is reset, and a fixed number of clocks WCK output from the oscillator 68 (1128 when the input video signal is the NTSC system,
The internal reset pulse INTRP obtained by counting only the number of 1152 in the PAL system) is supplied to the horizontal counter 69 via the adder 63 and the b side of the changeover switch 64. As a result, the horizontal counter 70
Then, the counting operation is performed in synchronization with the internal vertical synchronizing signal INTVD and in synchronization with the internal reset pulse INTRP to form the internal horizontal synchronizing signal INTHD.
【0158】また、62はJOG水平リセット回路であ
る。このリセット回路62にはハーフHキラー回路65
より基準水平同期信号REFHDに同期して1クロック
幅のパルスが供給されると共に、内部リセットパルスI
NTRPが供給される。リセット回路62には後述する
エンベロープ検出信号ENVDETが供給される。リセ
ット回路62からは、後述するエンベロープ検出信号E
NVDETがローレベル「L」となってフィールドメモ
リ19が書き込み状態となる期間でハーフHキラー回路
65より供給されるパルスが抜き出されて切換スイッチ
64のa側を介して水平カウンタ69のリセット端子に
供給される。また、エンベロープ検出信号ENVDET
がハイレベル「H」である期間では、リセット回路62
より内部リセットパルスINTRPが出力されて切換ス
イッチ64のa側を介して水平カウンタ69のリセット
端子に供給される。Reference numeral 62 is a JOG horizontal reset circuit. The reset circuit 62 includes a half H killer circuit 65.
Further, a pulse having a width of 1 clock is supplied in synchronization with the reference horizontal synchronization signal REFHD, and the internal reset pulse I
NTRP is supplied. The reset circuit 62 is supplied with an envelope detection signal ENVDET described later. The reset circuit 62 outputs an envelope detection signal E, which will be described later.
The pulse supplied from the half H killer circuit 65 is extracted during the period when NVDET is at the low level “L” and the field memory 19 is in the write state, and the reset terminal of the horizontal counter 69 is passed through the a side of the changeover switch 64. Is supplied to. Also, the envelope detection signal ENVDET
Is at the high level "H", the reset circuit 62
The internal reset pulse INTRP is further output and supplied to the reset terminal of the horizontal counter 69 via the a side of the changeover switch 64.
【0159】切換スイッチ64にはJOGモード識別信
号SJOGが切換制御信号として供給され、入力ビデオ
信号がJOGモード時の再生信号であるときはa側に接
続され、そうでないときはb側に接続される。これによ
り、入力ビデオ信号がVTRのJOGモード時の再生信
号であるときは、エンベロープ検出信号ENVDETが
ローレベル「L」でフィールドメモリ19が書き込み状
態にあるとき、水平カウンタ69にハーフHキラー回路
65より出力されるパルスがリセットパルスとして供給
され、水平Hカウンタ69は外部水平同期信号(基準同
期信号REFHD)に同期して強制的にリセットされ
る。The JOG mode identification signal SJOG is supplied to the changeover switch 64 as a changeover control signal. When the input video signal is a reproduction signal in the JOG mode, it is connected to the a side, and when not, it is connected to the b side. It As a result, when the input video signal is a reproduction signal in the VTR JOG mode, when the envelope detection signal ENVDET is at the low level “L” and the field memory 19 is in the writing state, the half H killer circuit 65 is provided to the horizontal counter 69. The output pulse is supplied as a reset pulse, and the horizontal H counter 69 is forcibly reset in synchronization with the external horizontal synchronizing signal (reference synchronizing signal REFHD).
【0160】カウンタ69,70より出力される同期信
号INTHD,INTVDは比較禁止回路75に供給さ
れる。比較禁止回路75では同期信号INTHD,IN
TVDに基づいて比較禁止区間が設定される。水平方向
に関しては同期信号INTHDの立ち下がりタイミング
の前後1/4水平期間を除いて比較禁止区間に設定され
る。また、垂直方向に関しては垂直同期信号の前後所定
期間が比較禁止区間に設定される。比較禁止回路75か
らは比較禁止区間でハイレベル「H」の比較禁止信号C
MPIBが出力される(図26Cおよび図27C参
照)。なお、図26Bは内部水平同期信号INTHD、
図27Aは複合同期信号WCSYNC、同図Bは垂直同
期信号WVSYNC、さらに同図Dは外部水平リセット
回路74より出力されるリセットパルスを示している。
比較禁止回路75より出力される比較禁止信号CMPI
Bは位相差検出回路66および67に供給される。The synchronizing signals INTHD and INTVD output from the counters 69 and 70 are supplied to the comparison inhibiting circuit 75. In the comparison prohibiting circuit 75, the synchronizing signals INTHD, IN
The comparison prohibited section is set based on TVD. Regarding the horizontal direction, it is set in the comparison prohibited section except for the 1/4 horizontal period before and after the falling timing of the synchronizing signal INTHD. Further, in the vertical direction, a predetermined period before and after the vertical synchronization signal is set as a comparison prohibited section. From the comparison prohibition circuit 75, the comparison prohibition signal C of high level "H" is generated in the comparison prohibition section.
MPIB is output (see FIGS. 26C and 27C). Note that FIG. 26B shows an internal horizontal synchronization signal INTHD,
27A shows the composite synchronizing signal WCSYNC, FIG. 27B shows the vertical synchronizing signal WVSYNC, and FIG. 27D shows the reset pulse output from the external horizontal reset circuit 74.
Comparison prohibition signal CMPI output from comparison prohibition circuit 75
B is supplied to the phase difference detection circuits 66 and 67.
【0161】位相差検出回路66では基準水平同期信号
REFHDと内部水平同期信号INTHDとの位相差検
出が行なわれる。この場合、同期信号REFHDに対し
て同期信号INTHDが遅れているときは同期信号RE
FHDの立ち下がり時点から同期信号INTHDの立ち
下がり時点までハイレベル「H」の信号Pが出力され、
逆に同期信号REFHDに対して同期信号INTHDが
進んでいるときは同期信号INTHDの立ち下がり時点
から同期信号REFHDの立ち下がり時点までハイレベ
ル「H」の信号Nが出力される。The phase difference detection circuit 66 detects the phase difference between the reference horizontal synchronizing signal REFHD and the internal horizontal synchronizing signal INTHD. In this case, when the synchronization signal INTHD is delayed with respect to the synchronization signal REFHD, the synchronization signal RE
A high-level “H” signal P is output from the fall of FHD to the fall of the sync signal INTHD,
Conversely, when the sync signal INTHD is ahead of the sync signal REFHD, the signal N of high level "H" is output from the falling time of the sync signal INTHD to the falling time of the sync signal REFHD.
【0162】また、位相差検出回路66より出力される
信号P,Nは位相比較回路76に供給される。位相比較
回路76からは、信号Pが供給される期間では基準レベ
ルより低いレベルとなると共に信号Nが供給される期間
では基準レベルより高いレベルとなる信号PHERが出
力される。ここで、基準同期信号REFHDが図26A
に示すようであるとき、位相差検出回路66からは同図
D,Eに示すように信号P,Nが出力され、位相比較回
路76からは同図Fに示すように信号PHERが得られ
る。位相比較器76より出力される信号PHERは位相
エラー信号として反転アンプで構成されるローパスフィ
ルタ77を介して加算器78に供給される。Further, the signals P and N output from the phase difference detection circuit 66 are supplied to the phase comparison circuit 76. The phase comparison circuit 76 outputs a signal PHER that is lower than the reference level during the period in which the signal P is supplied and is higher than the reference level during the period in which the signal N is supplied. Here, the reference synchronization signal REFHD is shown in FIG.
, The signals P and N are output from the phase difference detection circuit 66 as shown in D and E of the same figure, and the signal PHER is obtained from the phase comparison circuit 76 as shown in F of the same figure. The signal PHER output from the phase comparator 76 is supplied as a phase error signal to the adder 78 via the low-pass filter 77 composed of an inverting amplifier.
【0163】また、位相差検出回路67では基準水平同
期信号REFHDと比較禁止信号CMPIBとの位相差
検出が行なわれる。位相差検出回路67からは、比較禁
止信号CMPIBの立ち下がり時点から同期信号REF
HDの立ち下がり時点まで基準レベルより高いレベルと
なると共に同期信号REFHDの立ち下がり時点から比
較禁止信号CMPIBの立ち上がり時点まで基準レベル
より低いレベルとなる信号SPERが得られる。ここ
で、基準同期信号REFHDが図26Aに示すようであ
るとき、位相差検出回路67からは同図Gに示すように
信号SPERが得られる。位相差検出回路67より出力
される信号SPERは速度エラー信号として反転アンプ
で構成されるローパスフィルタ79を介して加算器78
に供給される。Further, the phase difference detection circuit 67 detects the phase difference between the reference horizontal synchronizing signal REFHD and the comparison inhibit signal CMPIB. From the phase difference detection circuit 67, the synchronization signal REF is output from the falling point of the comparison inhibit signal CMPIB.
A signal SPER that is higher than the reference level until the trailing edge of HD and that is lower than the reference level from the trailing edge of the sync signal REFHD to the leading edge of the comparison inhibit signal CMPIB is obtained. Here, when the reference synchronization signal REFHD is as shown in FIG. 26A, the signal SPER is obtained from the phase difference detection circuit 67 as shown in FIG. The signal SPER output from the phase difference detection circuit 67 is added as a speed error signal via a low pass filter 79 composed of an inverting amplifier to an adder 78.
Is supplied to.
【0164】加算器78ではローパスフィルタ77,7
9より出力される位相エラー信号および速度エラー信号
が加算され、その加算信号は発振器68に制御信号VC
OINとして供給される。図28は、発振器68の発振
特性を示しており、制御信号VCOINが大きくなるほ
ど発振周波数は高くなる。ここで、基準水平同期信号R
EFHDに対して内部水平同期信号INTHDが遅れる
ときは制御信号VCOINのレベルが大きくなって発振
器68の発振周波数が高くされて内部水平同期信号IN
THDの位相が進むように制御される。一方、基準水平
同期信号REFHDに対して内部水平同期信号INTH
Dが進むときは制御信号VCOINのレベルが小さくな
って発振器68の発振周波数が低くされて内部水平同期
信号INTHDの位相が遅れるように制御される。In the adder 78, the low pass filters 77, 7
The phase error signal and the speed error signal output from 9 are added, and the added signal is sent to the oscillator 68 as a control signal VC.
Supplied as OIN. FIG. 28 shows the oscillation characteristic of the oscillator 68. The oscillation frequency increases as the control signal VCOIN increases. Here, the reference horizontal synchronization signal R
When the internal horizontal synchronizing signal INTHD is delayed with respect to EFHD, the level of the control signal VCOIN is increased and the oscillation frequency of the oscillator 68 is increased to increase the internal horizontal synchronizing signal IN.
The THD phase is controlled so as to advance. On the other hand, with respect to the reference horizontal synchronization signal REFHD, the internal horizontal synchronization signal INTH
When D advances, the level of the control signal VCOIN decreases, the oscillation frequency of the oscillator 68 decreases, and the phase of the internal horizontal synchronizing signal INTHD is delayed.
【0165】これにより、内部水平同期信号INTHD
と基準水平同期信号REFHDとが位相ロックするよう
にAFC動作が行なわれる。上述した位相制御の動作に
おいて、速度エラー信号SPERは位相ロックしやすい
ように発振器68の発振周波数を大まかに制御するため
に使用され、一方位相エラー信号PHERは位相ロック
させるために発振器68の発振周波数を細かく制御する
ために使用される。As a result, the internal horizontal synchronizing signal INTHD
The AFC operation is performed so that the phase lock of the reference horizontal synchronization signal REFHD with the reference horizontal synchronization signal REFHD. In the phase control operation described above, the speed error signal SPER is used to roughly control the oscillation frequency of the oscillator 68 so that the phase is easily locked, while the phase error signal PHER is used to phase lock the oscillation frequency of the oscillator 68. Used for fine control.
【0166】なお、上述したように位相差検出回路6
6,67には比較禁止信号CMPIBが供給されてお
り、比較禁止区間では位相差検出の動作は行われず、出
力側はハイインピーダンス状態とされる。これは、例え
ば入力ビデオ信号がVTRの再生信号等でドロップアウ
トやヘッド切り換え時に水平同期信号に乱れがあっても
AFC動作を安定させるためである。As described above, the phase difference detection circuit 6
The comparison prohibition signal CMPIB is supplied to 6 and 67, the phase difference detection operation is not performed in the comparison prohibition section, and the output side is in the high impedance state. This is for stabilizing the AFC operation even when the input video signal is a VTR reproduction signal or the like and the horizontal sync signal is disturbed at the time of dropout or head switching.
【0167】ただし、垂直方向の比較禁止区間では発振
器68がフリーラン状態となっているので、比較開始後
に基準水平同期信号REFHDに対して内部水平同期信
号INTHDの位相が極端にずれている場合はAFC動
作が安定するまでに時間がかかり、その影響が画面上部
に現れる。そこで本例においては、外部水平リセット回
路74より基準水平同期信号REFHDに同期したリセ
ットパルスを比較開始直前のラインで水平カウンタ69
に供給し(図27D参照)、基準水平同期信号REFH
Dに対して内部水平同期信号INTHDを同期させるこ
とでAFC動作の安定化を図っている。However, since the oscillator 68 is in the free-run state in the vertical comparison prohibition section, when the phase of the internal horizontal synchronizing signal INTHD is extremely deviated from the reference horizontal synchronizing signal REFHD after the start of comparison, It takes time for the AFC operation to stabilize, and the effect appears at the top of the screen. Therefore, in this example, the horizontal horizontal counter 69 is provided by the external horizontal reset circuit 74 to the reset pulse synchronized with the reference horizontal synchronization signal REFHD on the line immediately before the start of comparison.
To the reference horizontal synchronizing signal REFH.
By synchronizing the internal horizontal synchronizing signal INTHD with D, the AFC operation is stabilized.
【0168】上述したように水平カウンタ69はリセッ
トパルスINTRPでリセットされるため、基準水平同
期信号REFHDに対して内部水平同期信号INTHD
が位相ロックした状態では、水平周波数fhと発振器6
8より出力される書き込み側クロックWCKの周波数f
wckとの関係は、入力ビデオ信号がNTSC方式である
ときはfwck=1128fhとなり、入力ビデオ信号が
PAL方式であるときはfwck=1152fhとなる。
なお、書き込み側クロックWCKはインバータ80で反
転されてフィールドメモリ19に書き込みクロックWM
CKとして供給される。As described above, since the horizontal counter 69 is reset by the reset pulse INTRP, the internal horizontal synchronizing signal INTHD with respect to the reference horizontal synchronizing signal REFHD.
With the phase locked, the horizontal frequency fh and the oscillator 6
The frequency f of the write-side clock WCK output from 8
The relationship with wck is fwck = 1128fh when the input video signal is the NTSC system and fwck = 1152fh when the input video signal is the PAL system.
The write-side clock WCK is inverted by the inverter 80, and the write clock WM is written to the field memory 19.
Supplied as CK.
【0169】水平周波数fhと書き込み側クロックWC
Kの周波数fwckの関係を上述したように設定する理由
は以下の通りである。本例において、方式変換時には読
み出し側クロックRCKの周波数をPAL方式の4fsc
とすることを前提としている。そのため、読み出し側ク
ロックRCKの周波数をfrckとするとき、出力ビデオ
信号がPAL方式であるときはfrck=1135fhに
設定されると共に、出力ビデオ信号がNTSC方式であ
るときはfrck=1128fhに設定される。このと
き、NTSC方式およびPAL方式における読み出し側
の有効映像信号期間は図29AおよびBに示すようにな
る。Horizontal frequency fh and write side clock WC
The reason for setting the relationship of the frequency fwck of K as described above is as follows. In this example, the frequency of the read-side clock RCK is set to 4 fsc of the PAL system during system conversion.
It is assumed that Therefore, when the frequency of the read clock RCK is frck, frck = 1135fh is set when the output video signal is the PAL system, and frck = 1128fh is set when the output video signal is the NTSC system. . At this time, the effective video signal period on the read side in the NTSC system and the PAL system is as shown in FIGS. 29A and 29B.
【0170】上述したようにフィールドメモリ19は水
平方向に最大960サンプルの容量がある。メモリ19
に書き込まれる映像信号のデータは多ければ多いほど良
いが、本例においては上述したように映像データVDA
TAの他にIDデータ(ODD/EVEN、SUBNS
EQ)も書き込まれること(図7参照)、映像データは
輝度データと色差点順次データをマルチプレクス処理し
たものであること(図5H,M参照)から、NTSC方
式では有効映像信号期間が4の倍数である936クロッ
クとなるように、frck=1128fhに設定される。As described above, the field memory 19 has a maximum capacity of 960 samples in the horizontal direction. Memory 19
The more the data of the video signal written in, the better, but in this example, as described above, the video data VDA
In addition to TA, ID data (ODD / EVEN, SUBNS
EQ) is also written (see FIG. 7), and the video data is multiplexed data of luminance data and chrominance point sequential data (see FIGS. 5H and 5M). Therefore, in the NTSC system, the effective video signal period is 4 Frck = 1128fh is set so that it becomes a multiple of 936 clocks.
【0171】ところが、入力ビデオ信号がPAL方式で
あるとき、fwck=1135fhに設定すると不都合が
生じる。すなわち、fwck=1135fhに設定する
と、有効映像信号期間は約924クロックとなり、これ
をNTSC方式に変換すると12サンプル(936−9
24)分のデータが不足することになる。この不足分を
例えばブランキング期間を延ばして補足しようとする
と、画面上にブランキング部分が見えるおそれがある。
そこで、本例においてはメモリ19に書き込む有効映像
信号信号期間のサンプルがNTSC方式およびPAL方
式のどちらでも936個とすることにしている。したが
って、入力ビデオ信号がPAL方式である場合に有効映
像信号期間が936クロックとなるように、上述したよ
うにfwck=1152fhに設定される。図30Aおよ
びBは、それぞれNTSC方式およびPAL方式におけ
る読み出し側の有効映像信号期間を示している。However, when the input video signal is of the PAL system, setting fwck = 1135fh causes inconvenience. That is, when fwck = 1135fh is set, the effective video signal period becomes about 924 clocks, and when this is converted into the NTSC system, 12 samples (936-9).
The data for 24) will be insufficient. If this shortage is to be supplemented by, for example, extending the blanking period, the blanking portion may be visible on the screen.
Therefore, in this example, the number of samples of the effective video signal period written in the memory 19 is 936 in both the NTSC system and the PAL system. Therefore, fwck = 1152fh is set as described above so that the effective video signal period is 936 clocks when the input video signal is of the PAL system. 30A and 30B show the effective video signal period on the read side in the NTSC system and the PAL system, respectively.
【0172】なお、上述したようにfrck=1128f
hと設定することで、fh=frck/1128=15.
722KHzとなり、NTSC方式の本来の水平周波数
15.734KHzより若干ずれるが、約−12Hz程
度であり、受像機等の同期回路に充分余裕があることを
考慮すれば全く問題がない。As described above, frck = 1128f
By setting as h, fh = frck / 1128 = 15.
It becomes 722 KHz, which is slightly deviated from the original horizontal frequency of 15.734 KHz of the NTSC system, but it is about -12 Hz, and there is no problem at all considering that there is a sufficient margin in the synchronizing circuit such as the receiver.
【0173】次に、図31および図32を参照しなが
ら、フィールドメモリ19の書き込み側および読み出し
側の制御回路の構成を説明する。Next, the configuration of the write side and read side control circuits of the field memory 19 will be described with reference to FIGS. 31 and 32.
【0174】図31において、81は書き込みアドレス
コントロール回路、82は書き込みタイミング発生回路
である。アドレスコントロール回路81並びにタイミン
グ発生回路82には、それぞれカウンタ69,70(図
25参照)より出力される同期信号INTHD,INT
VDが供給されると共に、入力ビデオ信号がNTSC方
式であるかPAL方式であるかを示す方式識別信号Wn/
pが供給される。In FIG. 31, 81 is a write address control circuit and 82 is a write timing generation circuit. The address control circuit 81 and the timing generation circuit 82 have synchronization signals INTHD and INT output from counters 69 and 70 (see FIG. 25), respectively.
A system identification signal Wn / indicating whether the input video signal is the NTSC system or the PAL system while VD is supplied.
p is supplied.
【0175】そして、アドレスコントロール回路81か
らは入力ビデオ信号の方式に応じて、フィールドメモリ
19の書き込み制御用の水平クリア信号HCL0、垂直
クリア信号VCL0が出力されてフィールドメモリ19
(図2に図示)に供給される(図9参照)。また、アド
レスコントロール回路81の制御によって、インクリメ
ント回路83からは各ラインで1個のインクリメント信
号が出力され、インクリメント回路84からは各ライン
で2個のインクリメント信号が出力される。インクリメ
ント回路83,84より出力されるインクリメント信号
は、それぞれ切換スイッチ85のa側、b側を介してフ
ィールドメモリ19に書き込み制御用のインクリメント
信号INC0として供給される。Then, the address control circuit 81 outputs a horizontal clear signal HCL0 and a vertical clear signal VCL0 for writing control of the field memory 19 in accordance with the input video signal system, and the field memory 19 is output.
(Shown in FIG. 2) (see FIG. 9). Under the control of the address control circuit 81, the increment circuit 83 outputs one increment signal for each line, and the increment circuit 84 outputs two increment signals for each line. The increment signals output from the increment circuits 83 and 84 are supplied to the field memory 19 as the write control increment signal INC0 via the a side and the b side of the changeover switch 85, respectively.
【0176】また、アドレスコントロール回路81から
は入力ビデオ信号の方式に応じて、非変換時の読み出し
制御用の水平クリア信号THCR1,THCR2、垂直
クリア信号TVCR1,TVCR2およびインクリメン
ト信号TINC1,TINC2が出力される(図10、
図11参照)。この場合、インリクメント信号TINC
1,TINC2は各ラインで1個のみ出力される。Further, the address control circuit 81 outputs horizontal clear signals THCR1, THCR2, vertical clear signals TVCR1, TVCR2 and increment signals TINC1, TINC2 for read control during non-conversion, in accordance with the system of the input video signal. (Fig. 10,
(See FIG. 11). In this case, the increment signal TINC
Only one of 1 and TINC2 is output in each line.
【0177】また、タイミング発生回路82では、内部
水平同期信号INTHDでリセットされると共に、入力
ビデオ信号の方式に応じた個数(NTSC方式では11
28個、PAL方式では1152個)だけクロックWC
Kがカウントされて内部リセットパルスINTRPが形
成される。この内部リセットパルスINTRPは上述し
たように加算器63を介して水平カウンタ69に供給さ
れる(図25参照)。Further, in the timing generation circuit 82, the number is reset by the internal horizontal synchronizing signal INTHD and the number (11 in the NTSC system) corresponding to the system of the input video signal is reset.
28 clocks, 1152 clocks in PAL system) WC
K is counted and the internal reset pulse INTRP is formed. This internal reset pulse INTRP is supplied to the horizontal counter 69 via the adder 63 as described above (see FIG. 25).
【0178】また、タイミング発生回路82より、サン
プリングクロックADCLK、クランプパルスYCL
P、セレクト信号SELR,SELB、切り換え制御信
号SW1,SW2およびIDデータODD/EVEN,
SUBNSEQが出力され、それぞれ書き込み側の対応
する個所に供給される。また、タイミング発生回路82
からは非変換時に読み出し側で使用されるブランキング
信号TRBLKおよびバーストゲートパルスTRBGP
が出力される。Further, the timing generating circuit 82 outputs the sampling clock ADCLK and the clamp pulse YCL.
P, select signals SELR and SELB, switching control signals SW1 and SW2, and ID data ODD / EVEN,
SUBNSEQ is output and supplied to the corresponding location on the write side. Also, the timing generation circuit 82
From the blanking signal TRBLK and burst gate pulse TRBGP used on the read side during non-conversion.
Is output.
【0179】また、90は変換/非変換判別回路であ
り、この判別回路90には入力ビデオ信号の方式識別信
号Wn/pおよび出力ビデオ信号の方式識別信号Rn/pが供
給される。判別回路90からは方式を変換するか否かを
示す変換指示信号CONVが出力され、この変換指示信
号CONVは切換スイッチ44R,44Bに切換制御信
号として供給される(図3参照)。Further, 90 is a conversion / non-conversion discriminating circuit, and the discriminating circuit 90 is supplied with the system identification signal Wn / p of the input video signal and the system identification signal Rn / p of the output video signal. The discriminating circuit 90 outputs a conversion instruction signal CONV indicating whether or not to convert the system, and the conversion instruction signal CONV is supplied to the changeover switches 44R and 44B as a changeover control signal (see FIG. 3).
【0180】また、91はモード判別回路であり、この
判別回路91には、入力ビデオ信号がVTRの再生信号
であってVTRがJOGモード(スローモード、キュー
/レビューモード)であるか否かを示すJOGモード識
別信号SJOGと、スチルモードとするか否かを示すス
チルモード識別信号SSTLが供給される。判別回路9
1からは、上述したJOGモードおよびスチルモードを
個々に識別し得るモード識別信号SMODが出力され
る。Reference numeral 91 is a mode discriminating circuit. The discriminating circuit 91 determines whether the input video signal is a VTR reproduction signal and the VTR is in the JOG mode (slow mode, cue / review mode). A JOG mode identification signal SJOG that indicates and a still mode identification signal SSTL that indicates whether or not to use the still mode are supplied. Discrimination circuit 9
1 outputs a mode identification signal SMOD capable of individually identifying the JOG mode and the still mode described above.
【0181】変換/非変換判別回路90より出力される
変換指示信号CONVおよびモード判別回路91より出
力されるモード識別信号SMODは同期セレクト回路9
2に供給される。同期セレクト回路92からは、例えば
変換時と非変換時であってもJOGモードあるいはスチ
ルモードであるとき(以下「変換時等」という)にはハ
イレベル「H」となり、非変換時であってJOGモード
でもスチルモードでもないとき(以下「非変換時等」と
いう)にはローレベル「L」となる同期セレクト信号S
SELが出力される。The conversion instruction signal CONV output from the conversion / non-conversion determination circuit 90 and the mode identification signal SMOD output from the mode determination circuit 91 are the synchronization select circuit 9
2 is supplied. From the sync select circuit 92, for example, at the time of conversion and at the time of non-conversion, it is at the high level “H” in the JOG mode or the still mode (hereinafter referred to as “at the time of conversion”), and is not at the time of conversion. When neither the JOG mode nor the still mode (hereinafter referred to as "non-conversion, etc."), the sync select signal S which becomes the low level "L"
SEL is output.
【0182】また、変換/非変換判別回路90より出力
される変換指示信号CONVおよびモード判別回路91
より出力されるモード識別信号SMODはモード変化検
出回路93に供給される。この検出回路93からは、非
変換時にあって通常の状態からJOGモードまたはスチ
ルモードに入った場合、内部垂直同期信号INTVDに
同期してモード変化検出パルスPCHMが出力される。The conversion instruction signal CONV output from the conversion / non-conversion determination circuit 90 and the mode determination circuit 91.
The output mode identification signal SMOD is supplied to the mode change detection circuit 93. The detection circuit 93 outputs a mode change detection pulse PCHM in synchronization with the internal vertical synchronization signal INTVD when the normal state is entered and the JOG mode or the still mode is entered at the time of non-conversion.
【0183】また、94は書き込みイネーブル制御回路
であり、この制御回路94にはモード判別回路91より
出力されるモード識別信号SMODが供給されると共
に、入力ビデオ信号がVTRの再生信号である場合、そ
の再生RF信号のエンベロープ検出信号ENVDETが
供給される。このエンベロープ検出信号ENVDETは
ノイズ部分でハイレベル「H」となり、信号部分でロー
レベル「L」となる。制御回路94からは書き込みイネ
ーブル信号WEが出力されてフィールドメモリ19に供
給される。Reference numeral 94 denotes a write enable control circuit. The control circuit 94 is supplied with the mode identification signal SMOD output from the mode discrimination circuit 91 and the input video signal is a VTR reproduction signal. The envelope detection signal ENVDET of the reproduction RF signal is supplied. The envelope detection signal ENVDET has a high level "H" in the noise portion and has a low level "L" in the signal portion. A write enable signal WE is output from the control circuit 94 and supplied to the field memory 19.
【0184】この場合、制御回路94からは、入力ビデ
オ信号がVTRのJOGモード時の再生信号でもなく、
またスチルモードでもないとき、すなわち通常動作時
は、書き込みイネーブル信号WEは連続してローレベル
「L」とされる。これにより、メモリ19には書き込み
データWDATAが連続して書き込まれる。なお、入力
ビデオ信号がVTRの再生信号であってVTRがJOG
モードであるとき、またスチルモードであるときの書き
込みイネーブル信号WEに関しては後述する。In this case, from the control circuit 94, the input video signal is not the reproduction signal in the VTR JOG mode,
Further, when not in the still mode, that is, in the normal operation, the write enable signal WE is continuously set to the low level "L". As a result, the write data WDATA is continuously written in the memory 19. The input video signal is a VTR reproduction signal and the VTR is a JOG.
The write enable signal WE in the mode and in the still mode will be described later.
【0185】書き込みイネーブル制御回路94より出力
される書き込みイネーブル信号WEは立ち上がりエッジ
検出回路95に供給される。検出回路95からは、書き
込みイネーブル信号WEの立ち上がりエッジが検出され
るとき、内部水平同期信号INTHDに同期して1水平
期間のパルス幅を有するエッジ検出パルスPREDが出
力され、このエッジ検出パルスPREDは切換スイッチ
85に切換制御信号として供給される。切換スイッチ8
5は、エッジ検出パルスPREDのパルス幅期間はb側
に接続され、その他の期間はa側に接続される。The write enable signal WE output from the write enable control circuit 94 is supplied to the rising edge detection circuit 95. When the rising edge of the write enable signal WE is detected, the detection circuit 95 outputs an edge detection pulse PRED having a pulse width of one horizontal period in synchronization with the internal horizontal synchronization signal INTHD, and this edge detection pulse PRED is It is supplied to the changeover switch 85 as a changeover control signal. Changeover switch 8
5 is connected to the b side during the pulse width period of the edge detection pulse PRED, and is connected to the a side during the other periods.
【0186】上述した通常動作時には、書き込みイネー
ブル信号WEが連続してローレベル「L」となるので、
エッジ検出回路95で立ち上がりエッジが検出されるこ
とがなく、切換スイッチ85はa側に接続されたままと
なる。これにより通常動作時には、垂直方向のアドレス
が各ライン毎に1ラインずつインクリメントされて書き
込みが行なわれることとなる。During the above-mentioned normal operation, the write enable signal WE is continuously at the low level "L".
The rising edge is not detected by the edge detection circuit 95, and the changeover switch 85 remains connected to the a side. As a result, in the normal operation, the address in the vertical direction is incremented by one line for each line and writing is performed.
【0187】図32において、100は発振回路であ
り、この発振回路100にはPAL方式の4fsc(1
7.734MHz)の発振周波数を有する水晶発振器1
01が接続される。発振回路100より出力されるPA
L方式の4fscの周波数を有するクロックRCLKは切
換スイッチ102のH側の固定端子に供給される。切換
スイッチ102のL側の固定端子には読み出し側クロッ
クWCKが供給される。この切換スイッチ102には同
期セレクト回路92(図31参照)より出力される同期
セレクト信号SSELが切換制御信号として供給され、
変換時等でセレクト信号SSELがハイレベル「H」で
あるときはH側に接続され、非変換時等でセレクト信号
SSELがローレベル「L」であるときL側に接続され
る。In FIG. 32, reference numeral 100 is an oscillator circuit, and the oscillator circuit 100 has a 4fsc (1
Crystal oscillator 1 having an oscillation frequency of 7.734 MHz)
01 is connected. PA output from the oscillator circuit 100
A clock RCLK having a frequency of 4 fsc in the L system is supplied to a fixed terminal on the H side of the changeover switch 102. The read-side clock WCK is supplied to the fixed terminal on the L side of the changeover switch 102. A synchronous select signal SSEL output from the synchronous select circuit 92 (see FIG. 31) is supplied to the changeover switch 102 as a changeover control signal,
It is connected to the H side when the select signal SSEL is at a high level “H” during conversion or the like, and is connected to the L side when the select signal SSEL is at a low level “L” during non-conversion.
【0188】切換スイッチ102より出力されるクロッ
クは読み出し側クロックRCKとされる。したがって、
変換時等ではPAL方式の4fscの周波数を有するクロ
ックRCLKが読み出し側クロックRCKとして使用さ
れ、非変換時等では書き込み側クロックWCKが読み出
し側クロックRCKとして使用される。この読み出し側
クロックRCKはそのままフィールドメモリ19(図2
参照)に読み出しクロックRMCKとして供給される。The clock output from the changeover switch 102 is the read side clock RCK. Therefore,
The clock RCLK having a frequency of 4 fsc in the PAL system is used as the read side clock RCK at the time of conversion, and the write side clock WCK is used as the read side clock RCK at the time of non-conversion. This read-side clock RCK is used as it is in the field memory 19 (see FIG.
(See reference) is supplied as a read clock RMCK.
【0189】また、切換スイッチ102より出力される
読み出し側クロックRCKは水平カウンタ103および
垂直カウンタ104にカウントクロックとして供給され
る。カウンタ103,104には、それぞれモード変化
検出回路93(図31参照)より出力されるモード変化
検出パルスPCHMが加算器105,106を介してリ
セットパルスとして供給される。水平カウンタ103よ
り出力される水平同期信号RHDは読み出しタイミング
発生回路107および読み出しアドレスコントロール回
路108に供給される。また、水平カウンタ103より
水平同期信号RHDに同期した1クロック幅のパルスが
垂直カウンタ104にイネーブル信号として供給され
る。垂直カウンタ104より出力される垂直同期信号V
HDはタイミング発生回路107およびアドレスコント
ロール回路108に供給される。The read side clock RCK output from the changeover switch 102 is supplied to the horizontal counter 103 and the vertical counter 104 as a count clock. The mode change detection pulse PCHM output from the mode change detection circuit 93 (see FIG. 31) is supplied to the counters 103 and 104 as reset pulses via the adders 105 and 106, respectively. The horizontal synchronizing signal RHD output from the horizontal counter 103 is supplied to the read timing generation circuit 107 and the read address control circuit 108. Further, the horizontal counter 103 supplies a pulse of one clock width synchronized with the horizontal synchronizing signal RHD to the vertical counter 104 as an enable signal. Vertical sync signal V output from the vertical counter 104
The HD is supplied to the timing generation circuit 107 and the address control circuit 108.
【0190】タイミング発生回路107およびアドレス
コントロール回路108には出力ビデオ信号の方式識別
信号Rn/pが供給される。タイミング発生回路107か
らは、水平カウンタ103より出力される水平同期信号
RHDでリセットされると共に、読み出し側クロックR
CKが一定個数(入力ビデオ信号がNTSC方式である
ときは1128個、PAL方式であるときは1135個
である)だけカウントされて得られる内部水平リセット
パルスHRPが加算器105を介して水平カウンタ10
3に供給される。The system identification signal Rn / p of the output video signal is supplied to the timing generation circuit 107 and the address control circuit 108. The timing generating circuit 107 is reset by the horizontal synchronizing signal RHD output from the horizontal counter 103, and the reading side clock R
An internal horizontal reset pulse HRP obtained by counting a fixed number of CKs (1128 when the input video signal is the NTSC system and 1135 when the input video signal is the PAL system) is supplied to the horizontal counter 10 via the adder 105.
3 is supplied.
【0191】また、タイミング発生回路107からは、
垂直カウンタ104より出力される垂直同期信号RVD
でリセットされると共に、水平同期信号RHDが一定個
数(入力ビデオ信号がNTSC方式であるときは525
個、PAL方式であるときは625個である)だけカウ
ントされて得られる内部垂直リセットパルスVRPが加
算器106を介して水平カウンタ104に供給される。From the timing generation circuit 107,
Vertical sync signal RVD output from the vertical counter 104
The horizontal synchronizing signal RHD is reset by a fixed number (525 when the input video signal is the NTSC system).
The internal vertical reset pulse VRP, which is obtained by counting the number of PALs, which is 625 in the PAL system), is supplied to the horizontal counter 104 via the adder 106.
【0192】また、109はIDラッチ回路であり、こ
のIDラッチ回路109にはフィールドメモリ19から
の読み出しデータRDATA1が供給されれる。IDラ
ッチ回路109では読み出しデータRDATA1より奇
数ラインであるか偶数ラインであるかを示すIDデータ
SUBNSEQがラッチされ、このIDデータSUBN
SEQはタイミング発生回路107に供給される。Reference numeral 109 is an ID latch circuit, and the read data RDATA1 from the field memory 19 is supplied to the ID latch circuit 109. In the ID latch circuit 109, the ID data SUBNSEQ indicating whether the line is an odd line or an even line is latched from the read data RDATA1, and the ID data SUBN
The SEQ is supplied to the timing generation circuit 107.
【0193】タイミング発生回路107より、変換時等
に読み出し側で使用されるブランキング信号CRBL
K、バーストゲートパルスCRBGP、複合同期信号C
RCSYNCが出力され、それぞれ切換スイッチ10
9,110,111のH側の固定端子に供給される。切
換スイッチ109,110のL側の固定端子には、それ
ぞれ書き込みタイミング発生回路82(図31参照)よ
り出力されるブランキング信号TRBLK,バーストゲ
ートパルスTRBGPが供給され、切換スイッチ111
のH側の固定端子には読み出し側の複合同期信号WCS
YNCが供給される。From the timing generation circuit 107, a blanking signal CRBL used on the read side at the time of conversion or the like.
K, burst gate pulse CRBGP, composite sync signal C
RCSYNC is output, and each switch 10
It is supplied to the fixed terminals on the H side of 9, 110, and 111. Blanking signal TRBLK and burst gate pulse TRBGP output from write timing generation circuit 82 (see FIG. 31) are supplied to fixed terminals on the L side of changeover switches 109 and 110, respectively, and changeover switch 111.
To the fixed terminal on the H side of the
YNC is supplied.
【0194】切換スイッチ109,110,111には
同期セレクト回路92(図31参照)より出力される同
期セレクト信号SSELが切換制御信号として供給さ
れ、変換時等でセレクト信号SSELがハイレベル
「H」であるときはH側に接続され、非変換時等でセレ
クト信号SSELがローレベル「L」であるときL側に
接続される。切換スイッチ109,110,111より
出力されるブランキング信号RBLK、バーストゲート
パルスRBGP、複合同期信号RCSYNCはそれぞれ
読み出し側の対応する個所に供給される(図4参照)。The selector switches 109, 110 and 111 are supplied with the synchronous select signal SSEL output from the synchronous select circuit 92 (see FIG. 31) as a switching control signal, and the select signal SSEL is at a high level "H" at the time of conversion. Is connected to the H side, and when the select signal SSEL is at the low level “L” during non-conversion or the like, it is connected to the L side. The blanking signal RBLK, the burst gate pulse RBGP, and the composite synchronizing signal RCSYNC output from the changeover switches 109, 110, and 111 are supplied to the corresponding locations on the read side (see FIG. 4).
【0195】また、タイミング発生回路107からは、
ラッチパルスYLT0,YLT1,RLT0,RLT
1,BLT0,BLT1、切換制御信号SW3、V軸反
転制御信号PALTが出力され、それぞれ読み出し側の
対応する個所に供給される(図4参照)。また、タイミ
ング発生回路107からは、読み出し側が奇数フィール
ドにあるか偶数フィールドにあるかを示すフィールド識
別信号Ro/eが出力される。From the timing generation circuit 107,
Latch pulse YLT0, YLT1, RLT0, RLT
1, BLT0, BLT1, the switching control signal SW3, and the V-axis inversion control signal PALT are output and supplied to corresponding portions on the read side (see FIG. 4). Further, the timing generation circuit 107 outputs a field identification signal Ro / e indicating whether the read side is in an odd field or an even field.
【0196】また、アドレスコントロール回路108に
は、後述する係数コントロールROMより出力されるラ
イン間引き制御信号LDIMおよびライン二度読み制御
信号LINCが供給される。そして、アドレスコントロ
ール回路108からは、出力ビデオ信号の方式に応じ
て、同期信号RHD,RVDおよび制御信号LDIM,
LINCに基づいて変換時等に使用される水平クリア信
号CHCR1,CHCR2、垂直クリア信号CVCR
1,CVCR2、インクリメント信号CINC1,CI
NC2が出力される(図10および図11参照)。Further, the address control circuit 108 is supplied with a line thinning control signal LDIM and a line double read control signal LINC output from a coefficient control ROM described later. Then, from the address control circuit 108, the synchronizing signals RHD, RVD and the control signals LDIM,
Horizontal clear signals CHCR1, CHCR2 and vertical clear signal CVCR used at the time of conversion based on LINC
1, CVCR2, increment signals CINC1, CI
NC2 is output (see FIGS. 10 and 11).
【0197】これら水平クリア信号CHCR1,CHC
R2、垂直クリア信号CVCR1,CVCR2、インク
リメント信号CINC1,CINC2は切換スイッチ1
12のH側の固定端子に供給される。この切換スイッチ
112のL側の固定端子には、書き込みアドレスコント
ロール回路81(図31参照)より出力される非変換時
等に使用される水平クリア信号THCR1,THCR
2、垂直クリア信号TVCR1,TVCR2、インクリ
メント信号TINC1,TINC2が供給される。These horizontal clear signals CHCR1 and CHC
R2, vertical clear signals CVCR1 and CVCR2, and increment signals CINC1 and CINC2 are changeover switch 1
12 is supplied to the fixed terminal on the H side. To the fixed terminal on the L side of the changeover switch 112, the horizontal clear signals THCR1 and THCR which are output from the write address control circuit 81 (see FIG. 31) and used at the time of non-conversion or the like are output.
2. Vertical clear signals TVCR1 and TVCR2 and increment signals TINC1 and TINC2 are supplied.
【0198】切換スイッチ112には同期セレクト回路
92(図31参照)より出力される同期セレクト信号S
SELが切換制御信号として供給され、変換時等でセレ
クト信号SSELがハイレベル「H」であるときはH側
に接続され、非変換時等でセレクト信号SSELがロー
レベル「L」であるときL側に接続される。切換スイッ
チ112より出力される水平クリア信号HCLR1,H
CLR2、垂直クリア信号VCLR1,VCLR2、イ
ンクリメント信号INC1,INC2はそれぞれフィー
ルドメモリ19に供給される(図2参照)。ただし、水
平クリア信号HCLR1,HCLR2は同一タイミング
であるため共通信号HCLRとしてメモリ19に供給さ
れ、同様にインクリメント信号INC1,INC2は同
一タイミングであるため共通信号INCとしてメモリ1
9に供給される。A synchronous select signal S output from the synchronous select circuit 92 (see FIG. 31) is applied to the changeover switch 112.
SEL is supplied as a switching control signal and is connected to the H side when the select signal SSEL is at a high level “H” during conversion, and L when the select signal SSEL is at a low level “L” during non-conversion. Connected to the side. Horizontal clear signals HCLR1 and H output from the changeover switch 112
The CLR2, vertical clear signals VCLR1 and VCLR2, and increment signals INC1 and INC2 are supplied to the field memory 19 (see FIG. 2). However, since the horizontal clear signals HCLR1 and HCLR2 have the same timing, they are supplied to the memory 19 as the common signal HCLR. Similarly, since the increment signals INC1 and INC2 have the same timing, the memory 1 is used as the common signal INC.
9 is supplied.
【0199】上述したように入力ビデオ信号がNTSC
方式で出力ビデオ信号がPAL方式であって525ライ
ンから625ラインに変換する場合は5ラインに1ライ
ンの割合で二度読みが行なわれ、逆に入力ビデオ信号が
PAL方式で出力ビデオ信号がNTSC方式であって6
25ラインから525ラインに変換する場合は6ライン
に1ラインの割合で間引きが行なわれる。As described above, when the input video signal is NTSC
When the output video signal is the PAL system and the conversion is made from 525 lines to 625 lines, one line is read every 5 lines, and the input video signal is the PAL system and the output video signal is NTSC. Method 6
When converting from 25 lines to 525 lines, thinning is performed at a ratio of 1 line to 6 lines.
【0200】アドレスコントロール回路108からは、
出力ビデオ信号がPAL方式であるときは出力ラインの
6ライン周期のいずれのラインにあるかを示すと共に、
出力ビデオ信号がNTSC方式であるときは出力ライン
の5ライン周期のいずれのラインにあるかを示す3ビッ
トのラインアドレス信号LADが出力される。From the address control circuit 108,
When the output video signal is in the PAL system, it indicates which line of the 6-line cycle of the output line,
When the output video signal is of the NTSC system, a 3-bit line address signal LAD indicating which line of the output line is in the 5-line cycle is output.
【0201】次に、図33を使用して、係数ROM28
Y1,28Y2(図3参照)に供給される係数コントロー
ルデータCFD1,CFD2等の発生回路について説明
する。同図において、120は係数コントロールデータ
CFD1,CFD2が予め格納された係数コントロール
ROMである。このROM120には、読み出しアドレ
スコントロール回路108(図32参照)より出力され
る3ビットのラインアドレスLADおよび読み出しタイ
ミング発生回路107(図32参照)より出力されるフ
ィールド識別信号Ro/e、変換/非変換判別回路90
(図31に図示)より出力される変換指示信号CON
V、出力ビデオ信号がNTSC方式であるかPAL方式
であるかを示す方式識別信号Rn/pが供給される。Next, referring to FIG. 33, the coefficient ROM 28
A circuit for generating coefficient control data CFD1, CFD2, etc. supplied to Y1, 28Y2 (see FIG. 3) will be described. In the figure, reference numeral 120 is a coefficient control ROM in which coefficient control data CFD1 and CFD2 are stored in advance. In the ROM 120, the 3-bit line address LAD output from the read address control circuit 108 (see FIG. 32), the field identification signal Ro / e output from the read timing generation circuit 107 (see FIG. 32), the conversion / non-conversion. Conversion discrimination circuit 90
(Shown in FIG. 31) output conversion instruction signal CON
V, a system identification signal Rn / p indicating whether the output video signal is the NTSC system or the PAL system is supplied.
【0202】また、フィールドメモリ19より出力され
る読み出しデータRDATA1,RDADA2はIDラ
ッチ回路121に供給される。IDラッチ回路121で
は読み出しデータRDATA1,RDATA2より、そ
れぞれ読み出しラインが書き込み時に奇数フィールドラ
インであるか偶数フィールドラインであるかを示すID
データODD/EVENがラッチされる。The read data RDATA1 and RDATAD2 output from the field memory 19 are supplied to the ID latch circuit 121. In the ID latch circuit 121, an ID indicating whether the read line is an odd field line or an even field line at the time of writing based on the read data RDATA1 and RDATA2.
The data ODD / EVEN is latched.
【0203】IDラッチ回路121より出力されるデー
タWo/e1(読み出しデータRDATA1よりラッチされ
たIDデータODD/EVEN)およびデータWo/e2
(読み出しデータRDATA2よりラッチされたIDデ
ータODD/EVEN)はエクスクルーシブオア回路
(以下「EX−OR回路」という)122に供給され
る。EX−OR回路122からは、読み出しラインが奇
数フィールドラインから偶数フィールドラインあるいは
偶数フィールドラインから奇数フィールドラインに変化
するときハイレベル「H」の信号が出力され、この信号
はフィールド反転の開始ライン検出信号OSTRとして
ROM120に供給される。Data Wo / e1 (ID data ODD / EVEN latched from read data RDATA1) and data Wo / e2 output from the ID latch circuit 121.
(ID data ODD / EVEN latched from the read data RDATA2) is supplied to the exclusive OR circuit (hereinafter referred to as “EX-OR circuit”) 122. The EX-OR circuit 122 outputs a high level “H” signal when the read line changes from an odd field line to an even field line or from an even field line to an odd field line. This signal is a start line detection of field inversion. It is supplied to the ROM 120 as the signal OSTR.
【0204】また、IDラッチ回路121より出力され
るデータWo/e1はEX−OR回路123に供給される。
このEX−OR回路123にはフィールド識別信号Ro/
eも供給される。EX−OR回路123からは、読み出
し側のフィールドと、読み出しラインの書き込み時のフ
ィールドとが一致せずフィールド反転が生じたときはハ
イレベル「H」となるフィールド反転判別信号FCOM
Pが出力され、この判別信号FCOMPはROM120
に供給される。The data Wo / e1 output from the ID latch circuit 121 is supplied to the EX-OR circuit 123.
The EX-OR circuit 123 has a field identification signal Ro /
e is also supplied. From the EX-OR circuit 123, a field inversion determination signal FCOM that becomes a high level “H” when the field on the read side does not match the field at the time of writing the read line and field inversion occurs.
P is output, and the discrimination signal FCOMP is stored in the ROM 120.
Is supplied to.
【0205】また、EX−OR回路123より出力され
るフィールド反転判別信号FCOMPはフィールド識別
信号Ro/eと共にアンド回路124に供給される。そし
て、アンド回路124からはフィールド反転が奇数フィ
ールドから偶数フィールドに反転したのか、あるいは偶
数フィールドから奇数フィールドに反転したのかを示す
反転状態識別信号OE/EOが出力され、この識別信号
OE/EOはROM120に供給される。The field inversion discrimination signal FCOMP output from the EX-OR circuit 123 is supplied to the AND circuit 124 together with the field identification signal Ro / e. Then, the AND circuit 124 outputs an inversion state identification signal OE / EO which indicates whether the field inversion is inverted from the odd field to the even field or from the even field to the odd field, and the identification signal OE / EO is output. It is supplied to the ROM 120.
【0206】そして、ROM120からは、供給される
種々の信号に基づいて、上述したように方式を変換する
か否か、出力ビデオ信号の方式がNTSC方式であるか
PAL方式であるか、フィールド反転が発生したか否
か、フィールド反転でどのフィールドからどのフィール
ドになったか等に応じて、係数ROM28Y1,28Y2
に供給される係数コントロールデータCFD1,CFD
2が出力されると共に、読み出しアドレスコントロール
回路108(図32参照)に供給されるライン間引き制
御信号LDIM、ライン二度読み制御信号LINCが出
力される。From the ROM 120, whether the system is converted as described above based on the various signals supplied, whether the system of the output video signal is the NTSC system or the PAL system, and the field inversion. Coefficient ROMs 28Y1 and 28Y2 depending on whether or not the occurrence has occurred and which field has changed from field to field by field inversion.
Control data CFD1, CFD supplied to
2 is output, and the line thinning control signal LDIM and line double read control signal LINC supplied to the read address control circuit 108 (see FIG. 32) are output.
【0207】次に、スチルモードについて説明する。ス
チルモードのときはモード判別回路91にスチルモード
識別信号SSTLとしてハイレベル「H」の信号が供給
される。そのため、モード判別回路91より出力される
モード識別信号SMODはスチルモードを示すものとな
り、書き込みイネーブル制御回路94より出力される書
き込みイネーブル信号WEはハイレベル「H」の信号と
なる。Next, the still mode will be described. In the still mode, a high level “H” signal is supplied to the mode discrimination circuit 91 as the still mode identification signal SSTL. Therefore, the mode identification signal SMOD output from the mode determination circuit 91 indicates the still mode, and the write enable signal WE output from the write enable control circuit 94 becomes a high level “H” signal.
【0208】したがって、フィールドメモリ19(図2
参照)への書き込みが禁止されるので、メモリ19内の
データは変化せず、読み出しデータRDATA1,RD
ATA2として各フィールド毎に同一データが繰り返し
出力される。そのため、出力ビデオ信号としてスチル画
像用のものが得られることとなる。Therefore, the field memory 19 (see FIG.
Since the writing to the read data RDATA1, RD is not performed, the data in the memory 19 does not change.
The same data is repeatedly output as ATA2 for each field. Therefore, a still image output video signal can be obtained.
【0209】上述したように本例においては、スチルモ
ード時には読み出し側クロックRCKとして発振回路1
00(図32参照)からのPAL方式の4fscの周波数
を有するクロックRCLKが使用される。方式の変換時
には最初からこのクロックRCLKが使用されるので同
期信号の乗せ替えは必要ないが、非変換時には同期信号
の乗せ替えが必要となる。そのため、通常動作状態から
スチルモードに入る場合、変換時には同期信号の乗せ替
えの必要がないので垂直同期信号は乱れないが、非変換
時には同期信号の乗せ替えが必要となるので垂直同期信
号が乱れて画面にいわゆるVガタを生じることになる。As described above, in this example, the oscillation circuit 1 is used as the read side clock RCK in the still mode.
A clock RCLK having a frequency of 4 fsc in the PAL system from 00 (see FIG. 32) is used. Since this clock RCLK is used from the beginning during conversion of the system, it is not necessary to replace the sync signal, but during non-conversion the replacement of the sync signal is required. Therefore, when entering the still mode from the normal operation state, the vertical sync signal is not disturbed because it is not necessary to transfer the sync signal at the time of conversion, but the vertical sync signal is disturbed because it is necessary to replace the sync signal at the time of non-conversion. This causes a so-called V rattling on the screen.
【0210】本例においては、通常動作状態からスチル
モードに入る場合には、モード変化検出回路93(図3
1参照)より非変換時で通常動作状態からスチルモード
に変化する場合に書き込み側の内部垂直同期信号INT
VDに同期してモード変化検出パルスPCHMが出力さ
れ、これによって読み出し側の水平カウンタ103およ
び垂直カウンタ104(図32参照)がリセットされ
る。したがって、通常動作状態からスチルモードに入る
場合でも垂直同期信号が乱れることがなく、Vガタの発
生を防止することができる。なお、通常動作状態から後
述するJOGモード(スローモード、キュー/レビュー
モード)に入る場合においても同様の処理が行なわれ
る。In this example, when the still mode is entered from the normal operation state, the mode change detection circuit 93 (see FIG. 3).
1)), the internal vertical synchronization signal INT on the write side when changing from the normal operation state to the still mode during non-conversion
A mode change detection pulse PCHM is output in synchronization with VD, which resets the horizontal counter 103 and the vertical counter 104 (see FIG. 32) on the read side. Therefore, even when the still mode is entered from the normal operation state, the vertical sync signal is not disturbed, and it is possible to prevent V rattling. It should be noted that similar processing is performed when the JOG mode (slow mode, cue / review mode) described later is entered from the normal operation state.
【0211】次に、入力ビデオ信号がVTRの再生信号
であって、VTRがキュー(早送り再生)モードあるい
はレビュー(巻戻し再生)モードである場合について説
明する。キュー/レビューモードのときはモード判別回
路91にJOGモード識別信号SJOGとしてハイレベ
ル「H」の信号が供給される。そのため、モード判別回
路91より出力されるモード識別信号SMODはJOG
モードを示すものとなる。Next, the case where the input video signal is the reproduction signal of the VTR and the VTR is in the cue (fast forward reproduction) mode or the review (rewind reproduction) mode will be described. In the cue / review mode, a high level “H” signal is supplied to the mode discrimination circuit 91 as the JOG mode identification signal SJOG. Therefore, the mode identification signal SMOD output from the mode determination circuit 91 is JOG.
It shows the mode.
【0212】書き込みイネーブル制御回路94では、再
生RF信号のエンベロープ検出信号ENVDETに基づ
いて、ノイズ部分でハイレベル「H」となり、信号部分
でローレベル「L」となる書き込みイーブル信号WEが
出力される。図34Dはキューモード(6倍速)におけ
る書き込みイネーブル信号WEを示している。なお、図
34AはRFスイッチングパルスRFSWP、同図Bは
再生RF信号を示している。また、同図Cはノイズ部分
でハイレベル「H」となり、信号部分でローレベル
「L」となるエンベロープ検出信号ENVDETであ
る。これにより、フィールドメモリ19(図2に図示)
には信号部分のみが書き込まれることとなる。In the write enable control circuit 94, the write enable signal WE which becomes high level "H" in the noise portion and low level "L" in the signal portion is output based on the envelope detection signal ENVDET of the reproduction RF signal. . FIG. 34D shows the write enable signal WE in the queue mode (6 × speed). Note that FIG. 34A shows an RF switching pulse RFSWP, and FIG. 34B shows a reproduced RF signal. Further, FIG. 6C shows an envelope detection signal ENVDET which has a high level “H” in the noise portion and a low level “L” in the signal portion. This allows the field memory 19 (shown in FIG. 2)
Only the signal portion will be written in.
【0213】ところで、一般にVTRのキュー/レビュ
ーモードでは、ノイズバーの位置を奇数フィールドおよ
び偶数フィールドで同じ位置に固定し、見かけ上ノイズ
バーの本数を半分にするために奇数倍速を採用してい
る。図35Aは、キューモード(4倍速)のテープパタ
ーンとヘッドトレースの関係を示しており、A0,B0,
A1,B1,・・・はそれぞれ1トラックに該当し、破線
aは通常再生時のヘッドトレース、実線bはキューモー
ドのヘッドトレースを示している。また、同図BはRF
スイッチングパルスRFSWPと再生RF信号の関係を
示しており、同図Cは表示画面を示している。By the way, generally, in the cue / review mode of the VTR, the position of the noise bar is fixed at the same position in the odd field and the even field, and the odd double speed is adopted in order to apparently reduce the number of noise bars to half. FIG. 35A shows the relationship between the tape pattern in the cue mode (4 × speed) and the head trace.
A1, B1, ... Respectively correspond to one track, a broken line a indicates a head trace during normal reproduction, and a solid line b indicates a head trace in cue mode. In addition, FIG.
The relationship between the switching pulse RFSWP and the reproduction RF signal is shown, and FIG. C shows the display screen.
【0214】これに対して、図36Aはキューモード
(3倍速)のテープパターンとヘッドトレースの関係を
示しており、A0,B0,A1,B1,・・・の方形部分は
それぞれ1トラックに該当し、破線aは通常再生時のヘ
ッドトレース、実線bはキューモードのヘッドトレース
を示している。また、同図BはRFスイッチングパルス
RFSWPと再生RF信号の関係を示しており、同図C
は表示画面を示している。On the other hand, FIG. 36A shows the relationship between the cue mode (triple speed) tape pattern and the head trace, and the square portions A0, B0, A1, B1, ... Correspond to one track. The broken line a indicates the head trace during normal reproduction, and the solid line b indicates the cue mode head trace. Further, FIG. 9B shows the relationship between the RF switching pulse RFSWP and the reproduction RF signal, and FIG.
Indicates a display screen.
【0215】なお、詳細説明は省略するが、周知のよう
にテープ上には隣接する傾斜記録トラックのアジマスが
異なるように記録され、再生時にはほぼ180°の角間
隔をもって配設されると共に上述の記録アジマスに対応
するアジマスを有する第1および第2の磁気ヘッドでも
って傾斜記録トラックより交互に信号再生が行なわれ
る。上述したA0,A1,・・・とB0,B1,・・・の部
分は互いに記録アジマスを異にしている。Although not described in detail, it is well known that the tapes are recorded on the tape so that the azimuths of the adjacent inclined recording tracks are different from each other, and are arranged at an angular interval of about 180 ° at the time of reproduction and the above-mentioned. Signal reproduction is alternately performed from the inclined recording tracks by the first and second magnetic heads having azimuths corresponding to the recording azimuths. The recording azimuths of the portions A0, A1, ... And B0, B1 ,.
【0216】上述したように本例においては、書き込み
イネーブル信号WEの制御によってフィールドメモリ1
9(図2に図示)に信号部分のみが書き込まれるため、
VTRではキュー/レビューモードを奇数倍速としてノ
イズバーの位置を奇数フィールドおよび偶数フィールド
で異ならせることで、2フィールドでもってノイズバー
のない1画面を構成することが可能となる。As described above, in this example, the field memory 1 is controlled by controlling the write enable signal WE.
9 (shown in FIG. 2) only the signal part is written,
In the VTR, the cue / review mode is set to an odd multiple speed, and the position of the noise bar is made different between the odd field and the even field, so that it is possible to configure one screen without noise bars with two fields.
【0217】なお、書き込みイネーブル制御回路94に
供給されるエンベロープ検出信号ENVDETは再生R
F信号を所定の閾値と比較することで得ることができる
が、書き込みタイミングが固定となるようにRFスイッ
チングパルスRFSWPを基準にしてマイコン(図示せ
ず)で形成することもできる。書き込みタイミングが一
定となることで、落ち着きのある画面を得ることができ
る。The envelope detection signal ENVDET supplied to the write enable control circuit 94 is the reproduction R
It can be obtained by comparing the F signal with a predetermined threshold value, but it can also be formed by a microcomputer (not shown) based on the RF switching pulse RFSWP so that the write timing is fixed. Since the writing timing is constant, a calm screen can be obtained.
【0218】この場合、マイコンからはキュー/レビュ
ーモードの速度に応じて、予め設定されたタイミングで
ローレベル「L」となるエンベロープ検出信号ENVD
ETが出力される。図37Cはキューモード(6倍速)
の場合にマイコンより出力されるエンベロープ検出信号
ENVDETを示している。同図AはRFスイッチング
パルスRFSWP、同図Bは再生RF信号である。In this case, the microcomputer detects from the envelope detection signal ENVD which becomes the low level "L" at a preset timing according to the speed of the cue / review mode.
ET is output. FIG. 37C shows cue mode (6x speed)
In this case, the envelope detection signal ENVDET output from the microcomputer is shown. A in the figure is an RF switching pulse RFSWP, and B in the figure is a reproduction RF signal.
【0219】例えば、予め設定しておくタイミングはヘ
ッド幅とテープのトラック幅が同じでトラッキングが最
適であるときの設定値である。そのため、ヘッド幅に対
してトラック幅が異なるテープやトラッキングがずれた
テープを再生したときは設定値が不適となってS/Nが
悪化したり、ノイズバーが取りきれない場合があるが、
このような場合には図37CにおけるT1,T2,T3の
時間をマイコンで調節すればよい。For example, the preset timing is a set value when the head width and the tape track width are the same and the tracking is optimum. Therefore, when a tape having a different track width with respect to the head width or a tape having a deviated tracking is reproduced, the set value becomes unsuitable and the S / N may be deteriorated or the noise bar may not be removed.
In such a case, the microcomputer may adjust the times T1, T2 and T3 in FIG. 37C.
【0220】ところで、キュー/レビューモードでは、
テープ上のヘッドトレース位置の関係から1フィールド
におけるライン数が増減することが知られている。すな
わち、キューモードではライン数が減少し、レビューモ
ードではライン数が増加し、倍速数が高いほど顕著とな
る。上述したようにキューモード時にはライン数が減少
していくので、そのままフィールドメモリ19(図2に
図示)の書き込み、読み出しを経て正規のライン数に対
応した同期信号を付加した場合、フィールドの最後でデ
ータが足りなくなる。By the way, in the queue / review mode,
It is known that the number of lines in one field increases or decreases depending on the head trace position on the tape. In other words, reduces the number of lines in the queue mode, in the review mode to increase the number of lines, becomes noticeable the higher the speed number. As described above, since the number of lines decreases in the cue mode, if a synchronization signal corresponding to the regular number of lines is added after the writing and reading of the field memory 19 (shown in FIG. 2) as it is, at the end of the field. Not enough data.
【0221】図38Aはキューモードにおけるフィール
ドメモリ19上の書き込みデータの状態を示しており、
正規ライン数のデータに対してnライン分のデータ(斜
線図示部分)が不足する。nは倍速数によって変化す
る。図38Bは同期信号が付加された後の出力ビデオ信
号を示しており、データの不足部分ではノイズとなる。
そのため、例えばテレビモニタ側では垂直同期信号がい
くつも入った状態として動作し、縦ゆれを発生するおそ
れがある。FIG. 38A shows the state of write data on the field memory 19 in the queue mode.
There is a shortage of data for n lines (the hatched portion) with respect to the data for the normal line number. n varies depending on the speed number. FIG. 38B shows the output video signal after the synchronization signal is added, and becomes noise in the lacking portion of the data.
Therefore, for example, on the television monitor side, there is a possibility that vertical synchronization signals may occur and vertical shake may occur.
【0222】本例においては、上述したように立ち上が
りエッジ検出回路95(図31参照)で書き込みイネー
ブル信号WEの立ち上がりエッジが検出され、内部水平
同期信号INTHDに同期して例えば1水平期間幅のエ
ッジ検出パルスPREDが切換スイッチ85に供給され
る。そのため、書き込みイネーブル信号WEの立ち上が
りエッジが検出された後の1ラインだけインクリメント
回路84より出力される2個のインクリメント信号が切
換スイッチ85を介してフィールドメモリ19にインク
リメント信号INC0として供給される。In this example, as described above, the rising edge of the write enable signal WE is detected by the rising edge detection circuit 95 (see FIG. 31) and, for example, an edge of one horizontal period width is synchronized with the internal horizontal synchronizing signal INTHD. The detection pulse PRED is supplied to the changeover switch 85. Therefore, two increment signals output from the increment circuit 84 for only one line after the rising edge of the write enable signal WE is detected are supplied to the field memory 19 as the increment signal INC0 via the changeover switch 85.
【0223】したがって本例においては、書き込み状態
(書き込みイネーブル信号WEがローレベル「L」)か
ら禁止状態に切り換わる毎に書き込み垂直方向のアドレ
スが2個増加されるため(通常は1個)、フィールドの
最後のデータが順次後ろにずれ、出力ビデオ信号のノイ
ズとなっている部分(図38B参照)にデータが入るよ
うになる。これにより、上述した縦ゆれの発生を防止す
ることができる。Therefore, in this example, the number of addresses in the write vertical direction is increased by 2 each time the write state (write enable signal WE is at the low level "L") is switched to the inhibit state (usually 1), The data at the end of the field is sequentially shifted backward, and the data comes to be included in the noise portion of the output video signal (see FIG. 38B). As a result, it is possible to prevent the above-described vertical shaking from occurring.
【0224】図39を使用して上述したキューモードで
の縦ゆれの防止動作をさらに説明する。例えば、hライ
ンの次のh+1ラインに書き込まれるところを垂直方向
のアドレスが2個増やされてh+2ラインに書き込まれ
る。このようなことを繰り返されることで、1フィール
ド中の切り換え点(書き込み状態から禁止状態への切り
換え点)の数だけメモリ19上の垂直方向の書き込みア
ドレスが後ろにずれることになる。なお、切り換え点で
垂直方向のアドレスが2個増加されることで、データの
更新されないライン(h+1,i+1,j+1)が発生
するが、実際にはテープ走行に変動があるので各フィー
ルドで同一ラインとなることはなく、画面上にノイズと
なって現れることはない。The operation of preventing vertical shaking in the cue mode described above will be further described with reference to FIG. For example, the address written in the h + 1 line next to the h line is increased by 2 in the vertical direction and written in the h + 2 line. By repeating such a process, the write address in the vertical direction on the memory 19 is shifted backward by the number of switching points (switching points from the write state to the prohibited state) in one field. It should be noted that the line (h + 1, i + 1, j + 1) in which the data is not updated is generated by increasing the two vertical addresses at the switching point, but since the tape running actually varies, the same line is used in each field. It does not appear as noise on the screen.
【0225】なお、上述したようにレビューモードでは
1フィールドのライン数が増える方向にあるが、本例に
おいてはレビューモードでも立ち上がりエッジ検出回路
95(図31参照)よりエッジ検出パルスPREDが出
力され、キューモードと同様に垂直方向のアドレス制御
が行なわれる。レビューモードではこのようなアドレス
制御をしなくてもよく、さらにはキューモードとは逆に
書き込み状態から禁止状態に切り換わる毎に垂直方向の
アドレスの増加をなくし、垂直方向への画像の伸びを少
なくなるようにしてもよい。Although the number of lines in one field increases in the review mode as described above, in the present example, the rising edge detection circuit 95 (see FIG. 31) outputs the edge detection pulse PRED in the review mode, As in the queue mode, vertical address control is performed. In the review mode, it is not necessary to perform such address control.Furthermore, contrary to the queue mode, the increase of the vertical address is eliminated every time the write state is changed to the prohibited state, and the image is vertically extended. It may be reduced.
【0226】また、キュー/レビューモードでは、ノイ
ズバーの部分でAFC動作が乱れるため、ノイズバー以
外の部分にも影響を与えることになる。このまま、フィ
ールドメモリ19に書き込んでも再生したときにスキュ
ーを生じることとなる。Further, in the cue / review mode, the AFC operation is disturbed at the noise bar portion, so that the portion other than the noise bar is also affected. Even if it is written in the field memory 19 as it is, a skew will occur when it is reproduced.
【0227】そこで本例においては、比較禁止回路75
(図25参照)にエンベロープ検出信号ENVDETが
供給され、このエンベロープ検出信号ENVDETがハ
イレベル「H」の期間、すなわちノイズバーの部分では
比較禁止回路75よりハイレベル「H」の比較禁止信号
CMPIBが出力され、位相差検出回路66,67は比
較禁止状態とされる。Therefore, in this example, the comparison prohibiting circuit 75
(See FIG. 25) is supplied with the envelope detection signal ENVDET, and the comparison prohibition circuit 75 outputs the comparison prohibition signal CMPIB of high level from the comparison prohibition circuit 75 during the period when the envelope detection signal ENVDET is at high level “H”, that is, in the noise bar portion. Then, the phase difference detection circuits 66 and 67 are set in the comparison prohibited state.
【0228】一方、エンベロープ検出信号ENVDET
がローレベル「L」の期間、すなわちノイズバー以外の
部分にあっては位相差検出回路66,67で比較動作が
行なわれると共に、JOG水平リセット回路62(図2
5参照)より出力されるリセットパルスでもって水平カ
ウンタ69が強制的にリセットされる。これにより、ノ
イズバーの部分ではエラー信号がノイズバーによる影響
を受けずに安定すると共に、信号のある部分では水平カ
ウンタ69を外部水平同期信号(基準水平同期信号RE
FHD)に強制的に同期させるため、フィールドメモリ
19にデータを安定して書き込むことができる。On the other hand, the envelope detection signal ENVDET
Is at a low level "L", that is, in a portion other than the noise bar, the phase difference detection circuits 66 and 67 perform the comparison operation, and the JOG horizontal reset circuit 62 (see FIG. 2).
The horizontal counter 69 is forcibly reset by the reset pulse output from (see 5). As a result, the error signal is stabilized without being affected by the noise bar in the noise bar portion, and the horizontal counter 69 is controlled by the external horizontal synchronization signal (reference horizontal synchronization signal RE) in the signal portion.
Since it is forcibly synchronized with (FHD), data can be stably written in the field memory 19.
【0229】なお、垂直方向に関しても、JOGモード
では垂直同期信号発生回路73(図25参照)でRFス
イッチングパルスRFSWPより形成される垂直同期信
号で垂直カウンタ70がリセットされる。これにより、
垂直方向の書き込み位置の安定化を図ることができる。Also in the vertical direction, in the JOG mode, the vertical counter 70 is reset by the vertical sync signal generated by the RF switching pulse RFSWP in the vertical sync signal generating circuit 73 (see FIG. 25). This allows
It is possible to stabilize the writing position in the vertical direction.
【0230】なお、図34Eはキューモードにおける水
平カウンタ69へのリセットパルス、同図Fは垂直カウ
ンタ70へのリセットパルス、同図Gは垂直方向に関す
る比較禁止パルスCMPIBを示している。この場合、
上述せずも垂直カウンタ70にリセットパルスが供給さ
れる部分では、比較禁止パルスCMPIBがハイレベル
「H」とされ、書き込みイネーブル信号WEがローレベ
ル「L」で書き込み状態にあっても位相差検出回路6
6,67では比較禁止状態とされる。Incidentally, FIG. 34E shows a reset pulse to the horizontal counter 69 in the cue mode, FIG. 34F shows a reset pulse to the vertical counter 70, and FIG. 34G shows a comparison inhibit pulse CMPIB in the vertical direction. in this case,
Although not described above, in the portion where the reset pulse is supplied to the vertical counter 70, the comparison inhibit pulse CMPIB is set to the high level “H” and the write enable signal WE is set to the low level “L” to detect the phase difference even in the writing state. Circuit 6
In Nos. 6 and 67, the comparison is prohibited.
【0231】図40Dは、垂直方向に関して比較区間
(図34Gの比較禁止信号CMPIBがローレベル
「L」)にある場合の水平方向に関する比較禁止信号C
MPIBの状態を示している。なお、同図Aは基準水平
同期信号REFHD、同図Bは内部水平同期信号INT
HD、同図Cは水平カウンタ69へのリセットパルスを
示している。また、図41Dは、垂直方向に関して比較
禁止区間(図34Gの比較禁止信号CMPIBがハイレ
ベル「H」)にある場合の水平方向に関する比較禁止信
号CMPIBの状態を示している。なお、同図Aは基準
水平同期信号REFHD、同図Bは内部水平同期信号I
NTHD、同図Cは水平カウンタ69へのリセットパル
スを示している。FIG. 40D shows a horizontal comparison prohibition signal C when the comparison section is in the vertical direction (the comparison prohibition signal CMPIB of FIG. 34G is at the low level “L”).
The state of MPIB is shown. It should be noted that FIG. A shows a reference horizontal synchronizing signal REFHD, and FIG. B shows an internal horizontal synchronizing signal INT.
HD and C in the same figure show the reset pulse to the horizontal counter 69. Further, FIG. 41D shows the state of the horizontal comparison prohibition signal CMPIB when the comparison prohibition section is in the vertical direction (the comparison prohibition signal CMPIB of FIG. 34G is at the high level “H”). It should be noted that FIG. A shows a reference horizontal synchronizing signal REFHD, and FIG.
NTHD, C in the figure shows a reset pulse to the horizontal counter 69.
【0232】ところで、図42は、例えばVTRにおい
てPAL方式のLPモード(2倍モード)における記録
トラックパターンを示している。この場合、いわゆるH
並べが行われておらず、同一の記録アジマスである1ト
ラックおきの記録トラックの間では0.5Hのずれがあ
る。そのため、キュー/レビューモードの場合に、再生
信号の水平同期信号に不連続が生じ、AFC動作が行な
われると表示画面は図43Aに示すように水平方向に画
像が流れるが、AFC動作が行なわれなければ表示画面
は同図Bに示すようになる。By the way, FIG. 42 shows a recording track pattern in the LP mode (double mode) of the PAL system in a VTR, for example. In this case, the so-called H
There is no arranging, and there is a shift of 0.5H between every other recording tracks that have the same recording azimuth. Therefore, in the cue / review mode, a discontinuity occurs in the horizontal synchronizing signal of the reproduction signal, and when the AFC operation is performed, an image flows horizontally on the display screen as shown in FIG. 43A, but the AFC operation is performed. If not, the display screen is as shown in FIG.
【0233】本例においては、上述したように信号のあ
る部分では水平カウンタ69を外部水平同期信号(基準
水平同期信号REFHD)で強制的にリセットするた
め、フィールドメモリ19の正規位置に各ラインのビデ
オデータを安定して書き込むことができ、再生信号の水
平同期信号が不連続になっても表示画面に画像歪が生じ
ることを防止できる。すなわち、図44AおよびBに示
すように0.5Hずれても上述したように水平カウンタ
69を水平同期信号REFHDに同期させてリセットす
ることで、図45に示すように双方のラインの書き込み
データWDATAともメモリ19の正規位置に書き込む
ことができる。In the present example, as described above, the horizontal counter 69 is forcibly reset by the external horizontal synchronizing signal (reference horizontal synchronizing signal REFHD) at the portion where there is a signal, so that the normal position of the field memory 19 is set to the position of each line. The video data can be stably written, and it is possible to prevent image distortion from occurring on the display screen even if the horizontal synchronizing signal of the reproduction signal becomes discontinuous. That is, as shown in FIGS. 44A and 44B, the horizontal counter 69 is reset in synchronization with the horizontal synchronizing signal REFHD as described above even if it shifts by 0.5H, so that the write data WDATA of both lines is reset as shown in FIG. Both can be written in the regular position of the memory 19.
【0234】次に、入力ビデオ信号がVTRのスローモ
ード時における再生信号である場合を説明する。この場
合、VTRのスローモードは間欠送り方式であるとす
る。本例においては、テープ走行停止後でサーボが安定
した後に1フィールド期間のパルス幅を有する書き込み
パルスがエンベロープ検出信号ENVDETとして書き
込みイネーブル制御回路94(図31参照)に供給され
る(図46Cに図示)。そのため、フィールドメモリ1
9にはテープが止まっているときに1フィールド分の書
き込みデータWDATAが書き込まれ、そのメモリ19
からは非同期でデータが読み出されて出力ビデオ信号が
得られるため、従来の間欠送り方式のスローモード時に
生じていた画ゆれやノイズの発生を防止することができ
る。Next, the case where the input video signal is a reproduction signal in the slow mode of the VTR will be described. In this case, the slow mode of the VTR is the intermittent feed method. In this example, a write pulse having a pulse width of one field period is supplied to the write enable control circuit 94 (see FIG. 31) as the envelope detection signal ENVDET after the servo is stabilized after the tape running is stopped (illustrated in FIG. 46C). ). Therefore, the field memory 1
The write data WDATA for one field is written in 9 when the tape is stopped, and
Since data is asynchronously read from the device and an output video signal is obtained, it is possible to prevent the occurrence of image shake and noise that occur in the slow mode of the conventional intermittent feed system.
【0235】なお、図46Aは1/5倍速のスローモー
ド時におけるキャプスタンモータのオン信号CAPON
であり、そのローレベル「L」部分でVTRのキャプス
タンモータ(図示せず)がオンとされてテープが走行制
御される。また、同図BはRFスイッチングパルスRF
SWP、同図Dは書き込みイネーブル信号WEを示して
いる。Incidentally, FIG. 46A shows the ON signal CAPON of the capstan motor in the 1/5 speed slow mode.
At the low level "L" portion, the capstan motor (not shown) of the VTR is turned on to control the running of the tape. Further, FIG. 9B shows an RF switching pulse RF
SWP and D in the figure show the write enable signal WE.
【0236】また、本例においては、上述したようにク
ランプ回路3(図2参照)に書き込みタイミング発生回
路82(図31参照)よりクランプパルスYCLPが供
給されてペデスタルクランプが行なわれるが、入力ビデ
オ信号がVTRのJOGモード時の再生信号である場合
は、再生RF信号のうちでS/Nのよいところでのみク
ランプパルスYCLPが発生される。このようにクラン
プパルスYCLPを発生させるため、図31には図示せ
ずもタイミング発生回路82に再生RF信号のエンベロ
ープ検出信号ENVDETが供給され、そのローレベル
「L」部分でのみクランプパルスYCLPが発生され
る。これにより、クランプ回路3ではノイズバーの部分
でクランプ動作が行われないので、クランプ電圧の乱れ
を防止することができる。Further, in the present example, as described above, the clamp pulse YCLP is supplied to the clamp circuit 3 (see FIG. 2) from the write timing generation circuit 82 (see FIG. 31) to perform the pedestal clamp. When the signal is the reproduction signal in the VTR JOG mode, the clamp pulse YCLP is generated only in the reproduction RF signal where the S / N ratio is good. In order to generate the clamp pulse YCLP in this manner, the envelope detection signal ENVDET of the reproduction RF signal is supplied to the timing generation circuit 82, which is not shown in FIG. 31, and the clamp pulse YCLP is generated only in the low level “L” portion. To be done. Accordingly, in the clamp circuit 3, the clamp operation is not performed in the noise bar portion, so that the clamp voltage can be prevented from being disturbed.
【0237】しかし、エンベロープ検出信号ENVDE
Tのハイレベル「H」の期間があまり長くなるときは、
クランプ回路3ではクランプ電圧を保持しきれなくな
る。例えば、1/10倍速のスローモードでは、エンベ
ロープ信号ENVDETのローレベル「L」の期間が1
フィールドに対してハイレベル「H」の期間が19フィ
ールドであるので、クランプしきれなくなって時間が経
つと画像が乱れてくる。そこで本例においては、図示せ
ずもペデスタルクランプにシンクチップクランプが併用
され、クランプパルスYCLPでペデスタルクランプが
行なわれないときはシンクチップクランプが働くように
される。この場合、シンクチップクランプ電圧は、ペデ
スタルクランプ電圧に対してシンクレベルを差し引いた
値に設定される。However, the envelope detection signal ENVDE
When the high level “H” period of T becomes too long,
The clamp circuit 3 cannot hold the clamp voltage. For example, in the 1/10 times slow mode, the low level “L” period of the envelope signal ENVDET is 1
Since the period of the high level “H” is 19 fields with respect to the fields, the image becomes distorted when the clamp cannot be completed and time passes. Therefore, in this example, a sync tip clamp is also used together with the pedestal clamp (not shown), and the sync tip clamp works when the pedestal clamp is not performed by the clamp pulse YCLP. In this case, the sync tip clamp voltage is set to a value obtained by subtracting the sync level from the pedestal clamp voltage.
【0238】なお、上述実施例のテレビジョン方式変換
部213ではNTSC方式とPAL方式の間の方式変換
を可能としたものであるが、一般に525/60系と6
25/50系との間での方式変換を行うものであっても
よく、要はVTRやモニタ等が扱うテレビジョン方式に
対応した方式間の変換を行い得ることが必要である。The television system conversion unit 213 of the above-described embodiment is capable of system conversion between the NTSC system and the PAL system, but generally 525/60 system and 6 system.
It is also possible to perform system conversion with the 25/50 system, and in short, it is necessary to be able to perform system conversion compatible with the television system handled by VTRs, monitors and the like.
【0239】また、上述実施例においては、テレビジョ
ン方式変換部213をVTRの記録信号経路および再生
信号経路に設けたものであるが、ディスク状の記録媒体
を使用して記録再生するビデオディスクの記録信号経路
または再生信号経路に設けることができることは勿論で
ある。Further, in the above-mentioned embodiment, the television system converter 213 is provided in the recording signal path and the reproducing signal path of the VTR. However, in the video disk for recording and reproducing by using the disk-shaped recording medium. Of course, it can be provided in the recording signal path or the reproduction signal path.
【0240】[0240]
【発明の効果】この発明によれば、画像メモリが書き込
み禁止状態から書き込み状態に切り換わるタイミングで
水平方向の書き込みアドレスが入力ビデオ信号より分離
される水平同期信号でリセットされるものであり、例え
ば入力ビデオ信号が同一記録アジマスの1トラックおき
の傾斜記録トラックの間で水平同期信号の記録位置がず
れた記録トラックパターンを有する傾斜アジマス記録方
式のビデオテープレコーダにおける高速再生モード時の
再生信号であって周期的に水平同期信号が不連続となる
ものであっても、メモリが書き込み状態となるときは入
力ビデオ信号に対して水平方向の書き込みアドレスが正
しく形成されるため、入力ビデオ信号の各ラインのビデ
オデータをメモリの正規位置に書き込むことができ、出
力ビデオ信号による画面上に画像歪が発生することを防
止できる。According to the present invention, the write address in the horizontal direction is reset by the horizontal synchronizing signal separated from the input video signal at the timing when the image memory is switched from the write-protected state to the write state. The input video signal is a reproduction signal in the high-speed reproduction mode in a video tape recorder of the tilted azimuth recording system having a recording track pattern in which the recording position of the horizontal synchronizing signal is shifted between the tilted recording tracks of every other track of the same recording azimuth. Even if the horizontal sync signal becomes discontinuous periodically, the horizontal write address is correctly formed for the input video signal when the memory is in the write state. Video data can be written to the normal position of the memory and the output video signal It is possible to prevent the image distortion occurs on the screen.
【0241】また、入力ビデオ信号のノイズ部分でメモ
リの書き込みが禁止されるため、入力ビデオ信号のノイ
ズ部分による影響が出力ビデオ信号に出て表示画面の画
質を劣化させるということを防止できる。Further, since the memory writing is prohibited in the noise portion of the input video signal, it is possible to prevent the influence of the noise portion of the input video signal from appearing in the output video signal and deteriorating the image quality of the display screen.
【図1】この発明の一実施例を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of the present invention.
【図2】テレビジョン方式変換部の構成(1/3)を示
すブロック図である。FIG. 2 is a block diagram showing a configuration (1/3) of a television system conversion unit.
【図3】テレビジョン方式変換部の構成(2/3)を示
すブロック図である。FIG. 3 is a block diagram showing a configuration (2/3) of a television system conversion unit.
【図4】テレビジョン方式変換部の構成(3/3)を示
すブロック図である。FIG. 4 is a block diagram showing a configuration (3/3) of a television system conversion unit.
【図5】メモリの書き込み側の信号処理を説明するため
の図である。FIG. 5 is a diagram for explaining signal processing on the writing side of the memory.
【図6】メモリに書き込まれる範囲(NTSC方式、P
AL方式)を説明するための図である。FIG. 6 is a range written in a memory (NTSC system, P
It is a figure for explaining (AL system).
【図7】各ラインの書き込みデータWDATAの構成を
示す図である。FIG. 7 is a diagram showing a configuration of write data WDATA for each line.
【図8】フィールドメモリの構成を示すブロック図であ
る。FIG. 8 is a block diagram showing a configuration of a field memory.
【図9】フィールドメモリの書き込み動作を説明するた
めの図である。FIG. 9 is a diagram for explaining the write operation of the field memory.
【図10】フィールドメモリの読み出し動作を説明する
ための図である。FIG. 10 is a diagram for explaining a read operation of the field memory.
【図11】フィールドメモリの読み出し動作を説明する
ための図である。FIG. 11 is a diagram for explaining a read operation of the field memory.
【図12】ラインオフセットサブサンプリングを説明す
るための図である。FIG. 12 is a diagram for explaining line offset subsampling.
【図13】ラインオフセットサブサンプリングによる高
域成分の再現を説明するための図である。FIG. 13 is a diagram for explaining reproduction of high frequency components by line offset subsampling.
【図14】ライン内挿およびインターレース内挿を説明
するための図である。FIG. 14 is a diagram for explaining line interpolation and interlace interpolation.
【図15】ライン内挿およびインターレース内挿を説明
するための図である。FIG. 15 is a diagram for explaining line interpolation and interlace interpolation.
【図16】輝度系(読み出し側)の構成を示すブロック
図である。FIG. 16 is a block diagram showing a configuration of a luminance system (reading side).
【図17】輝度系(読み出し側)に配されるハイパスフ
ィルタおよびローパスフィルタの特性を示す図である。FIG. 17 is a diagram showing characteristics of a high-pass filter and a low-pass filter arranged in a luminance system (reading side).
【図18】輝度系(読み出し側)に構成されるローパス
フィルタの特性を示す図である。FIG. 18 is a diagram showing characteristics of a low-pass filter configured in a luminance system (reading side).
【図19】輝度系(読み出し側)に構成されるローパス
フィルタの特性を示す図である。FIG. 19 is a diagram showing characteristics of a low-pass filter configured in the luminance system (reading side).
【図20】ライン内挿とサブサンプリングによる信号の
再現を説明するための図である。FIG. 20 is a diagram for explaining signal reproduction by line interpolation and subsampling.
【図21】クロマエンコーダの色変調動作を説明するた
めの図である。FIG. 21 is a diagram for explaining the color modulation operation of the chroma encoder.
【図22】クロマ非同期回路の構成を示すブロック図で
ある。FIG. 22 is a block diagram showing a configuration of a chroma asynchronous circuit.
【図23】クロマ非同期回路の動作を説明するための図
である。FIG. 23 is a diagram for explaining the operation of the chroma asynchronous circuit.
【図24】セレクトパルスのタイミングを説明するため
の図である。FIG. 24 is a diagram for explaining the timing of a select pulse.
【図25】書き込み側クロックの発生回路の構成を示す
ブロック図である。FIG. 25 is a block diagram showing a configuration of a write-side clock generation circuit.
【図26】位相比較タイミングを説明するための図であ
る。FIG. 26 is a diagram for explaining phase comparison timing.
【図27】位相比較タイミングを説明するための図であ
る。FIG. 27 is a diagram for explaining phase comparison timing.
【図28】電圧制御発振器の発振特性を示す図である。FIG. 28 is a diagram showing oscillation characteristics of a voltage controlled oscillator.
【図29】読み出し側の有効映像信号期間を説明するた
めの図である。FIG. 29 is a diagram for explaining an effective video signal period on the reading side.
【図30】書き込み側の有効映像信号期間を説明するた
めの図である。FIG. 30 is a diagram for explaining an effective video signal period on the writing side.
【図31】書き込み側/読み出し側の制御回路の構成を
示すブロック図である。FIG. 31 is a block diagram showing a configuration of a write-side / read-side control circuit.
【図32】書き込み側/読み出し側の制御回路の構成を
示すブロック図である。FIG. 32 is a block diagram showing a configuration of a write side / read side control circuit.
【図33】係数コントロールデータの発生回路の構成を
示すブロック図である。FIG. 33 is a block diagram showing a configuration of a coefficient control data generation circuit.
【図34】キューモードにおける書き込み制御等を説明
するための図である。FIG. 34 is a diagram for explaining write control and the like in the queue mode.
【図35】キューモード(4倍速)のテープパターンと
ヘッドトレースの関係等を示す図である。FIG. 35 is a diagram showing a relationship between a tape pattern and a head trace in a cue mode (4 × speed).
【図36】キューモード(3倍速)のテープパターンと
ヘッドトレースの関係等を示す図である。FIG. 36 is a diagram showing a relationship between a tape pattern and a head trace in a cue mode (3 × speed).
【図37】キュー/レビューモードにおけるマイコンに
よるエンベロープ検出信号の形成を説明するための図で
ある。FIG. 37 is a diagram for explaining formation of an envelope detection signal by the microcomputer in the cue / review mode.
【図38】キューモードにおけるメモリ上の書き込みデ
ータの状態等を示す図である。FIG. 38 is a diagram showing a state of write data on a memory in a queue mode.
【図39】キューモードでの縦ゆれの防止動作を説明す
るための図である。FIG. 39 is a diagram for explaining a vertical shake prevention operation in the cue mode.
【図40】水平方向に関する比較禁止信号(垂直方向に
関して比較区間)を説明するための図である。FIG. 40 is a diagram for explaining a comparison prohibition signal in the horizontal direction (comparison section in the vertical direction).
【図41】水平方向に関する比較禁止信号(垂直方向に
関して比較禁止区間)を説明するための図である。FIG. 41 is a diagram for explaining a comparison prohibition signal in the horizontal direction (comparison prohibition section in the vertical direction).
【図42】PAL方式のLPモード時の記録トラックパ
ターンを示す図である。FIG. 42 is a diagram showing a recording track pattern in the LP mode of the PAL system.
【図43】H並びされていない場合のキュー/レビュー
モード時の表示画面を示す図である。FIG. 43 is a diagram showing a display screen in the cue / review mode in the case where H lines are not arranged.
【図44】キュー/レビューモード時の再生信号の水平
同期信号のずれを示す図である。[Fig. 44] Fig. 44 is a diagram showing a deviation of the horizontal synchronization signal of the reproduction signal in the cue / review mode.
【図45】キュー/レビューモードで水平同期信号にず
れがある場合のメモリの書き込み状態を示す図である。FIG. 45 is a diagram showing a writing state of the memory when there is a shift in the horizontal synchronizing signal in the cue / review mode.
【図46】間欠送り方式の1/5倍速のスローモード時
の書き込みイネーブル信号等を示す図である。FIG. 46 is a diagram showing a write enable signal and the like in a slow mode of ⅕ speed of the intermittent feeding method.
【図47】ライン数変換の説明のための図である。FIG. 47 is a diagram for explaining line number conversion.
【図48】フィールド数変換の説明のための図である。FIG. 48 is a diagram for explaining field number conversion.
【図49】フィールド内およびフレーム内のライン数変
換を説明するための図である。[Fig. 49] Fig. 49 is a diagram for describing conversion of the number of lines in a field and in a frame.
1,7 入力端子
3,13R,13B クランプ回路
4,15 A/Dコンバータ
6,17,18 マルチプレクサ
8 クロマデコーダ
14R,14B 接続スイッチ
19 フィールドメモリ
21Y1,21Y2,41R1,41R2,41B1,41
B2 ラッチ回路
22Y1,22Y2 ハイパスフィルタ
23,44R,44B,46R,46B,47R,47
B 切換スイッチ
24,29,43R,43B 加算器
25Y1,25Y2, 遅延回路
26Y1,26Y2 減算器
28Y1,28Y2 係数ROM
36,54R,54B D/Aコンバータ
37,55R,55B 出力端子
42R1,42R2,42B1,42B2 アップコンバー
ト回路
48R,48B バーストレベル回路
49 クロマ非同期回路
50 クロマエンコーダ
62 JOG水平リセット回路
65 ハーフHキラー回路
66,67 位相差検出回路
68 電圧制御発振器
69 書き込み側の水平カウンタ
70 読み出し側の水平カウンタ
71 外部垂直リセット回路
73 垂直同期信号発生回路
74 外部水平リセット回路
75 比較禁止回路
76 位相比較回路
77,79 ローパスフィルタ(反転アンプ)
81 書き込みアドレスコントロール回路
82 書き込みタイミング発生回路
83,84 インクリメント回路
90 変換/非変換判別回路
91 モード判別回路
92 同期セレクト回路
93 モード変化検出回路
94 書き込みイネーブル制御回路
95 立ち上がりエッジ検出回路
103 読み出し側の水平カウンタ
104 読み出し側の垂直カウンタ
107 読み出しタイミング発生回路
108 読み出しアドレスコントロール回路
109,121 IDラッチ回路
120 係数コントロールROM
201 ライン入力端子
206 システムコントローラ
210 VTRのメカ部
212 Y/C処理回路
213 テレビジョン方式変換部
214 ライン出力端子1, 7 Input terminals 3, 13R, 13B Clamp circuit 4, 15 A / D converter 6, 17, 18 Multiplexer 8 Chroma decoder 14R, 14B Connection switch 19 Field memory 21Y1, 21Y2, 41R1, 41R2, 41B1, 41
B2 latch circuits 22Y1, 22Y2 high pass filters 23, 44R, 44B, 46R, 46B, 47R, 47
B changeover switches 24, 29, 43R, 43B Adders 25Y1, 25Y2, delay circuits 26Y1, 26Y2 Subtractors 28Y1, 28Y2 Coefficient ROM 36, 54R, 54B D / A converter 37, 55R, 55B Output terminals 42R1, 42R2, 42B1, 42B2 Up-conversion circuit 48R, 48B Burst level circuit 49 Chroma asynchronous circuit 50 Chroma encoder 62 JOG horizontal reset circuit 65 Half H killer circuit 66, 67 Phase difference detection circuit 68 Voltage controlled oscillator 69 Write side horizontal counter 70 Read side horizontal counter 71 External Vertical Reset Circuit 73 Vertical Sync Signal Generation Circuit 74 External Horizontal Reset Circuit 75 Comparison Disable Circuit 76 Phase Comparison Circuit 77, 79 Low Pass Filter (Inverting Amplifier) 81 Write Address Control Circuit 82 Write Tie Ming generation circuit 83, 84 increment circuit 90 conversion / non-conversion determination circuit 91 mode determination circuit 92 sync selection circuit 93 mode change detection circuit 94 write enable control circuit 95 rising edge detection circuit 103 read side horizontal counter 104 read side vertical counter 107 read timing generation circuit 108 read address control circuits 109 and 121 ID latch circuit 120 coefficient control ROM 201 line input terminal 206 system controller 210 VTR mechanical section 212 Y / C processing circuit 213 television system conversion section 214 line output terminal
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−245381(JP,A) 特開 昭62−51884(JP,A) 特開 昭64−60077(JP,A) 特開 平3−165684(JP,A) 特開 平3−183277(JP,A) 特開 平4−185087(JP,A) 特開 平4−328980(JP,A) 特開 平5−91465(JP,A) 特開 平5−91476(JP,A) 特開 平5−268579(JP,A) 特開 平7−154750(JP,A) (58)調査した分野(Int.Cl.7,DB名) H04N 7/00 - 7/088 H04N 5/782 - 5/783 H04N 5/907 - 5/956 ─────────────────────────────────────────────────── ─── Continuation of the front page (56) References JP-A-60-245381 (JP, A) JP-A-62-51884 (JP, A) JP-A-64-60077 (JP, A) JP-A-3- 165684 (JP, A) JP 3-183277 (JP, A) JP 4-185087 (JP, A) JP 4-328980 (JP, A) JP 5-91465 (JP, A) JP-A-5-91476 (JP, A) JP-A-5-268579 (JP, A) JP-A-7-154750 (JP, A) (58) Fields investigated (Int.Cl. 7 , DB name) H04N 7/00-7/088 H04N 5/782-5/783 H04N 5/907-5/956
Claims (2)
ビデオデータを順次書き込むメモリ書き込み制御手段
と、 上記画像メモリよりビデオデータを読み出して出力ビデ
オ信号を得るメモリ読み出し制御手段と、 上記画像メモリの書き込みアドレスおよび読み出しアド
レスを制御するアドレス制御手段と、 上記画像メモリの書き込みを制御する書き込みイネーブ
ル制御手段と、 上記入力ビデオ信号が信号部分であるかノイズ部分であ
るかを示すエンベロープ検出信号を得る手段と を備え、 上記書き込みイネーブル制御手段は、上記エンベロープ
検出信号に基づいて、上記入力ビデオ信号がノイズ部分
であるときは上記画像メモリを書き込み禁止状態とし、
上記入力ビデオ信号が信号部分であるときは上記画像メ
モリを書き込み状態とし、 上記アドレス制御手段は、上記画像メモリの水平方向の
書き込みアドレスを、上記エンベロープ検出信号に基づ
いて、上記画像メモリが書き込み禁止状態から書き込み
状態に切り換わるタイミングで、上記入力ビデオ信号よ
り分離される水平同期信号でリセットすることを特徴と
するビデオ画像の歪み防止装置。And sequentially written memory write control means video data constituting the input video signal to claim 1 image memory, and a memory read control means for obtaining an output video signal by reading the video data from the image memory, the writing of the image memory Address control means for controlling an address and a read address, write enable control means for controlling writing of the image memory, and the input video signal is a signal portion or a noise portion.
And means for obtaining an envelope detection signal indicating Luke, the write enable control means, said envelope
Based on the detection signal, when the input video signal is a noise portion, the image memory is set to the write-protected state,
When the input video signal is the signal portion, the image
And the write state memory, said address control means, the horizontal write address of the image memory, based on the envelope detection signal
In addition, a video image distortion prevention device characterized by resetting with a horizontal synchronizing signal separated from the input video signal at a timing at which the image memory is switched from a write-protected state to a write state.
スである1トラックおきの記録トラック間で水平同期信
号の記録位置がずれた記録トラックパターンを有する傾
斜アジマス記録方式のビデオテープレコーダにおける高
速再生モード時の再生信号であることを特徴とする請求
項1記載のビデオ画像の歪み防止装置。2. A high-speed reproduction mode in a video tape recorder of a tilted azimuth recording system, wherein the input video signal has a recording track pattern in which the recording position of the horizontal synchronizing signal is deviated between every other recording tracks of the same recording azimuth. 2. The video image distortion prevention device according to claim 1, wherein the video signal is a reproduction signal at the time.
Priority Applications (1)
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---|---|---|---|
JP07062794A JP3427082B2 (en) | 1994-04-08 | 1994-04-08 | Video image distortion prevention device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07062794A JP3427082B2 (en) | 1994-04-08 | 1994-04-08 | Video image distortion prevention device |
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JPH07284069A JPH07284069A (en) | 1995-10-27 |
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JP07062794A Expired - Fee Related JP3427082B2 (en) | 1994-04-08 | 1994-04-08 | Video image distortion prevention device |
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1994
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