JP3421717B2 - 電流制限回路 - Google Patents
電流制限回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は電流制限回路、特に
電圧安定回路（レギュレータ）等において過電流を阻止
する為の電流制限回路に関する。
電圧安定回路（レギュレータ）等において過電流を阻止
する為の電流制限回路に関する。
【０００２】
【従来の技術】電流制限回路は、種々の用途があるが、
一般的な用途は、電源（又は電力）ラインの電流を一定
値で制限して過電流又は過負荷電流による電子デバイス
／回路素子の破損を阻止することである。斯る電流値が
所定制限レベルに達すると回路を開放する機能を有す
る。斯る制限電流値は動作環境温度に拘らず一定値であ
ることが好ましい。
一般的な用途は、電源（又は電力）ラインの電流を一定
値で制限して過電流又は過負荷電流による電子デバイス
／回路素子の破損を阻止することである。斯る電流値が
所定制限レベルに達すると回路を開放する機能を有す
る。斯る制限電流値は動作環境温度に拘らず一定値であ
ることが好ましい。
【０００３】斯る要求に応える為に、例えば特開平３―
１８６９０９号公報には、差動増幅器を使用してライン
を開閉するトランジスタのベース電流を制御する回路が
提案されている。この回路を図９に示す。この回路は、
入力電圧源Ｖiと出力電圧源Ｖo間に直列接続されたトラ
ンジスタＴｒ１、入力電圧源Ｖiと接地間に接続された
並列トランジスタＴｒ２及びこれら両トランジスタＴｒ
１、Ｔｒ２のベースに接続された制御トランジスタＴｒ
３を含んでいる。出力電圧Ｖoは、この電圧Ｖoと接地間
に直列接続された分圧抵抗Ｒ１、Ｒ２、基準電圧源５及
び差動増幅器３より成る主制御回路１により、出力電圧
Ｖoが一定になるよう制御トランジスタＴｒ３のベース
を制御する。これにより、両トランジスタＴｒ１、Ｔｒ
２のベースを制御する。
１８６９０９号公報には、差動増幅器を使用してライン
を開閉するトランジスタのベース電流を制御する回路が
提案されている。この回路を図９に示す。この回路は、
入力電圧源Ｖiと出力電圧源Ｖo間に直列接続されたトラ
ンジスタＴｒ１、入力電圧源Ｖiと接地間に接続された
並列トランジスタＴｒ２及びこれら両トランジスタＴｒ
１、Ｔｒ２のベースに接続された制御トランジスタＴｒ
３を含んでいる。出力電圧Ｖoは、この電圧Ｖoと接地間
に直列接続された分圧抵抗Ｒ１、Ｒ２、基準電圧源５及
び差動増幅器３より成る主制御回路１により、出力電圧
Ｖoが一定になるよう制御トランジスタＴｒ３のベース
を制御する。これにより、両トランジスタＴｒ１、Ｔｒ
２のベースを制御する。
【０００４】トランジスタＴｒ１、Ｔｒ２は、エミッタ
・ベースが並列接続され、両トランジスタＴｒ１、Ｔｒ
２のパラメータ設定により、トランジスタＴｒ１のエミ
ッタ電流をＩoとするとき、トランジスタＴｒ２にはＩo
／Ｎが流れる。トランジスタＴｒ２のコレクタと接地間
に抵抗Ｒ３が接続され、この抵抗Ｒ３の電圧降下（Ｒ３
×Ｉo／Ｎ）と基準電圧源５の基準電圧Ｖｒｅｆを別の
差動増幅器６に入力する電流制限回路２を設け、その出
力を、上述した差動増幅器３の出力及び電流源４の出力
と共に制御トランジスタＴｒ３のベースに入力する。斯
る構成により、主制御回路１で出力電圧Ｖoを予定値に
制御すると共に過負荷、例えば短絡時等の過電流時に電
流制限回路２により、過大電流時には制御トランジスタ
Ｔｒ３のベースを制御して、これを制限値以内に抑える
ようにしている。
・ベースが並列接続され、両トランジスタＴｒ１、Ｔｒ
２のパラメータ設定により、トランジスタＴｒ１のエミ
ッタ電流をＩoとするとき、トランジスタＴｒ２にはＩo
／Ｎが流れる。トランジスタＴｒ２のコレクタと接地間
に抵抗Ｒ３が接続され、この抵抗Ｒ３の電圧降下（Ｒ３
×Ｉo／Ｎ）と基準電圧源５の基準電圧Ｖｒｅｆを別の
差動増幅器６に入力する電流制限回路２を設け、その出
力を、上述した差動増幅器３の出力及び電流源４の出力
と共に制御トランジスタＴｒ３のベースに入力する。斯
る構成により、主制御回路１で出力電圧Ｖoを予定値に
制御すると共に過負荷、例えば短絡時等の過電流時に電
流制限回路２により、過大電流時には制御トランジスタ
Ｔｒ３のベースを制御して、これを制限値以内に抑える
ようにしている。
【０００５】また、特開平２―２０２２０８号公報に
は、図１０に示す如き電流制限回路が開示されている。
即ち、ダーリントン接続のトランジスタＱ２、Ｑ３のコ
レクタに入力を、トランジスタＱ３のエミッタを抵抗Ｒ
６を介して出力を接続する。トランジスタＱ２のベース
と別のトランジスタＱ１のコレクタに電流源Ｉ１を接続
し、トランジスタＱ１のエミッタを出力に接続する。ト
ランジスタＱ１のベースは、電流源Ｉ２が抵抗Ｒ４を介
して接続され、更に抵抗Ｒ５を介して出力に接続され
る。また、電流源Ｉ２は、ダイオードＤとトランジスタ
Ｑ４の主電流路に接続され、トランジスタＱ４のベース
はトランジスタＱ３のエミッタと抵抗Ｒ６の共通接続点
に接続されている。
は、図１０に示す如き電流制限回路が開示されている。
即ち、ダーリントン接続のトランジスタＱ２、Ｑ３のコ
レクタに入力を、トランジスタＱ３のエミッタを抵抗Ｒ
６を介して出力を接続する。トランジスタＱ２のベース
と別のトランジスタＱ１のコレクタに電流源Ｉ１を接続
し、トランジスタＱ１のエミッタを出力に接続する。ト
ランジスタＱ１のベースは、電流源Ｉ２が抵抗Ｒ４を介
して接続され、更に抵抗Ｒ５を介して出力に接続され
る。また、電流源Ｉ２は、ダイオードＤとトランジスタ
Ｑ４の主電流路に接続され、トランジスタＱ４のベース
はトランジスタＱ３のエミッタと抵抗Ｒ６の共通接続点
に接続されている。
【０００６】この電流制限回路においては、入出力間に
直列接続された電流検出抵抗Ｒ６により、出力電流が所
定制限値に達すると、トランジスタＱ２、Ｑ３を非導通
方向に制御することにより、出力電流を制限する。
直列接続された電流検出抵抗Ｒ６により、出力電流が所
定制限値に達すると、トランジスタＱ２、Ｑ３を非導通
方向に制御することにより、出力電流を制限する。
【０００７】更にまた、特開平７―２３９７２３号公報
には、図１１（Ａ）、（Ｂ）に示す如き負荷電流検出抵
抗を有する定電圧電源装置を開示する。図１１（Ａ）は
基本回路であり、図１１（Ｂ）はその改良回路である。
先ず、図１１（Ａ）を参照すると、電圧Ｖ１の入力電圧
源１０が負荷抵抗１７に出力電圧Ｖo及び負荷電流Ｉoを
供給する電源回路であり、入出力端子間に電流検出抵抗
１３とＰチャンネル電界効果トランジスタ（ＦＥＴ）１
６の直列回路を接続する。ＦＥＴ１６のゲートには、そ
のソースと接地間に接続した直列抵抗１４、１５の接続
点電圧が印加される。また、電流検出抵抗１３の両端に
は制御トランジスタ１２のエミッタ・ベースと抵抗１８
が接続され、このトランジスタ１２のコレクタ電流Ｉｃ
を上述した抵抗１４、１５の接続点であるＦＥＴ１６の
ゲートに入力する。この構成により、負荷電流Ｉoが制
限値以下の場合、即ち制御トランジスタ１２がオフ時に
は、入力電圧Ｖ１により、ＦＥＴ１６のゲート電圧を制
御して、そのソース・ドレイン間電圧を入力電圧Ｖ１に
対応して変化させ、出力電圧Ｖoを略一定値とする。し
かし、負荷電流Ｉoが制限値に達すると、トランジスタ
１２の制御電流Ｉｃにより、ＦＥＴ１６の電圧降下を増
加させるかオフ状態として負荷電流を制限する。
には、図１１（Ａ）、（Ｂ）に示す如き負荷電流検出抵
抗を有する定電圧電源装置を開示する。図１１（Ａ）は
基本回路であり、図１１（Ｂ）はその改良回路である。
先ず、図１１（Ａ）を参照すると、電圧Ｖ１の入力電圧
源１０が負荷抵抗１７に出力電圧Ｖo及び負荷電流Ｉoを
供給する電源回路であり、入出力端子間に電流検出抵抗
１３とＰチャンネル電界効果トランジスタ（ＦＥＴ）１
６の直列回路を接続する。ＦＥＴ１６のゲートには、そ
のソースと接地間に接続した直列抵抗１４、１５の接続
点電圧が印加される。また、電流検出抵抗１３の両端に
は制御トランジスタ１２のエミッタ・ベースと抵抗１８
が接続され、このトランジスタ１２のコレクタ電流Ｉｃ
を上述した抵抗１４、１５の接続点であるＦＥＴ１６の
ゲートに入力する。この構成により、負荷電流Ｉoが制
限値以下の場合、即ち制御トランジスタ１２がオフ時に
は、入力電圧Ｖ１により、ＦＥＴ１６のゲート電圧を制
御して、そのソース・ドレイン間電圧を入力電圧Ｖ１に
対応して変化させ、出力電圧Ｖoを略一定値とする。し
かし、負荷電流Ｉoが制限値に達すると、トランジスタ
１２の制御電流Ｉｃにより、ＦＥＴ１６の電圧降下を増
加させるかオフ状態として負荷電流を制限する。
【０００８】図１１（Ｂ）の回路は、環境温度による電
流制限点（垂下点）が変動するのを阻止又は改善するこ
とを意図する。その為に、電流検出抵抗１３の両端に
は、トランジスタ１２のエミッタ・ベースと、抵抗２１
及びダイオード接続のトランジスタ２０の直列回路とを
接続する。更に、トランジスタ２０のベース・コレクタ
は抵抗２２、２３及ツェナーダイオードＤＺを介して接
地する。斯る構成により、トランジスタ１２のベース・
エミッタ接合の温度依存特性を、同様のトランジスタ２
０のベース・エミッタ接合の温度依存特性で補償するこ
とにより、上述した垂下点の変動を抑えて、略一定値と
する。
流制限点（垂下点）が変動するのを阻止又は改善するこ
とを意図する。その為に、電流検出抵抗１３の両端に
は、トランジスタ１２のエミッタ・ベースと、抵抗２１
及びダイオード接続のトランジスタ２０の直列回路とを
接続する。更に、トランジスタ２０のベース・コレクタ
は抵抗２２、２３及ツェナーダイオードＤＺを介して接
地する。斯る構成により、トランジスタ１２のベース・
エミッタ接合の温度依存特性を、同様のトランジスタ２
０のベース・エミッタ接合の温度依存特性で補償するこ
とにより、上述した垂下点の変動を抑えて、略一定値と
する。
【０００９】
【発明が解決しようとする課題】しかし、上述した従来
技術では、差導増幅器、定電流源等を必要とする為に、
回路が複雑且つ高価となり、しかも消費電力が増加す
る。更にまた、必要とする回路素子数が比較的、多くな
るという課題がある。
技術では、差導増幅器、定電流源等を必要とする為に、
回路が複雑且つ高価となり、しかも消費電力が増加す
る。更にまた、必要とする回路素子数が比較的、多くな
るという課題がある。
【００１０】本発明による目的は、比較的少数の付加デ
バイスを必要とするのみであって且つ動作環境温度に拘
らず、略一定の制限電流値を有する小型且つ安価に実現
可能な電流制限回路を提供することである。
バイスを必要とするのみであって且つ動作環境温度に拘
らず、略一定の制限電流値を有する小型且つ安価に実現
可能な電流制限回路を提供することである。
【００１１】
【課題を解決するための手段】前述の課題を解決するた
め、本発明による電流制限回路は、次のような特徴的な
構成を採用している。
め、本発明による電流制限回路は、次のような特徴的な
構成を採用している。
【００１２】（１）入力端子と出力端子間に電流検出抵
抗ＦＥＴの主電流路を直列接続し、前記ＦＥＴの入力側
電圧を分圧抵抗を介して前記ＦＥＴの制御電極に接続す
ると共に前記電流検出抵抗両端にエミッタ及びベースを
接続した第１トランジスタのコレクタを前記ＦＥＴの制
御電極に接続する電流制限回路において、前記入力端子
の入力電圧に比例したベース電流を流す第２トランジス
タを設け、該第２トランジスタのコレクタ電流を前記Ｆ
ＥＴの入力側に供給する電流制限回路。
抗ＦＥＴの主電流路を直列接続し、前記ＦＥＴの入力側
電圧を分圧抵抗を介して前記ＦＥＴの制御電極に接続す
ると共に前記電流検出抵抗両端にエミッタ及びベースを
接続した第１トランジスタのコレクタを前記ＦＥＴの制
御電極に接続する電流制限回路において、前記入力端子
の入力電圧に比例したベース電流を流す第２トランジス
タを設け、該第２トランジスタのコレクタ電流を前記Ｆ
ＥＴの入力側に供給する電流制限回路。
【００１３】（２）前記第２トランジスタのエミッタ・
ベース接合及びベース抵抗の直列回路を前記入力端子の
入力電圧と並列接続する上記（１）の電流制限回路。
ベース接合及びベース抵抗の直列回路を前記入力端子の
入力電圧と並列接続する上記（１）の電流制限回路。
【００１４】（３）前記分圧抵抗の一端にスイッチング
用トランジスタを接続し、前記ＦＥＴをオン／オフ制御
する上記（１）の電流制限回路。
用トランジスタを接続し、前記ＦＥＴをオン／オフ制御
する上記（１）の電流制限回路。
【００１５】（４）前記スイッチングトランジスタのエ
ミッタに直列に定電圧素子を接続する上記（３）の電流
制限回路。
ミッタに直列に定電圧素子を接続する上記（３）の電流
制限回路。
【００１６】
【発明の実施の形態】以下、本発明による電源制限回路
の好適実施形態例を添付図１乃至図８を参照して詳細に
説明する。
の好適実施形態例を添付図１乃至図８を参照して詳細に
説明する。
【００１７】先ず図１は、本発明による電流制限回路の
第１実施形態例の回路図である。この電流制限回路３０
は、入力直流電源（図示せず）に接続される入力端子３
１、負荷（図示せず）に接続される出力端子３２、これ
ら入力端子３１及び出力端子３２間に直列接続される制
御ＦＥＴ３３及び電流検出抵抗３６を含んでいる。更
に、ＦＥＴ３３のソースと接地間には、抵抗３４、３５
が直列接続され、ＦＥＴ３３のゲートはこれら両抵抗３
４、３５の接続点に接続されている。また、電流検出抵
抗３６の両端には、第１トランジスタ３７のエミッタ・
ベースが接続され、コレクタはＦＥＴ３３のゲートに接
続されている。更に、入力端子３１には、第２トランジ
スタ３８のエミッタと、抵抗３９、４０の直列回路が接
続されている。トランジスタ３８のベースは、抵抗３
９、４０の接続点に接続され、そのコレクタはＦＥＴ３
３のソースに接続されて回路を完成する。
第１実施形態例の回路図である。この電流制限回路３０
は、入力直流電源（図示せず）に接続される入力端子３
１、負荷（図示せず）に接続される出力端子３２、これ
ら入力端子３１及び出力端子３２間に直列接続される制
御ＦＥＴ３３及び電流検出抵抗３６を含んでいる。更
に、ＦＥＴ３３のソースと接地間には、抵抗３４、３５
が直列接続され、ＦＥＴ３３のゲートはこれら両抵抗３
４、３５の接続点に接続されている。また、電流検出抵
抗３６の両端には、第１トランジスタ３７のエミッタ・
ベースが接続され、コレクタはＦＥＴ３３のゲートに接
続されている。更に、入力端子３１には、第２トランジ
スタ３８のエミッタと、抵抗３９、４０の直列回路が接
続されている。トランジスタ３８のベースは、抵抗３
９、４０の接続点に接続され、そのコレクタはＦＥＴ３
３のソースに接続されて回路を完成する。
【００１８】図１の電流制限回路３０は、入力端子３１
に印加される入力電圧を、抵抗３４、３５で分圧された
電圧がＦＥＴ３３のゲート・ソース間オン電圧を超す
と、ＦＥＴ３３がオン状態となり、出力端子３２に出力
電圧が供給される。出力端子３２に接続される負荷の負
荷電流は、電流検出抵抗３６を流れるＩ１及びトランジ
スタ３８のコレクタ電流Ｉ２の和である。
に印加される入力電圧を、抵抗３４、３５で分圧された
電圧がＦＥＴ３３のゲート・ソース間オン電圧を超す
と、ＦＥＴ３３がオン状態となり、出力端子３２に出力
電圧が供給される。出力端子３２に接続される負荷の負
荷電流は、電流検出抵抗３６を流れるＩ１及びトランジ
スタ３８のコレクタ電流Ｉ２の和である。
【００１９】次に、図１の電流制限回路３０の電流制限
動作を説明する。電流検出抵抗３６を流れる電流Ｉ１
は、負荷が正常であれば、それにより生じる電圧降下
（Ｉ１×Ｒ３６）は、トランジスタ３７のオン電圧以下
であるので、トランジスタ３７は不動作状態（オフ）で
ある。しかし、上述した電圧降下がトランジスタ３７を
オンとする過負荷状態に達すると、トランジスタ３７が
オンすると、このコレクタ電流は抵抗３５に流れ込むの
で、これに応じて抵抗３４を流れる電流が減少し、ＦＥ
Ｔ３３のゲート・ソース間電圧（バイアス電圧）を減少
するように作用する。他方、トランジスタ３８のコレク
タ電流を検討すると、入力端子３１に入力される入力電
圧がトランジスタ３８のベース・エミッタ間電圧（ＶＢ
Ｅ）より十分大きいと仮定すると、入力電圧を抵抗４０
の抵抗値で除した値とトランジスタ３８の電流増幅率β
との積により決まる。
動作を説明する。電流検出抵抗３６を流れる電流Ｉ１
は、負荷が正常であれば、それにより生じる電圧降下
（Ｉ１×Ｒ３６）は、トランジスタ３７のオン電圧以下
であるので、トランジスタ３７は不動作状態（オフ）で
ある。しかし、上述した電圧降下がトランジスタ３７を
オンとする過負荷状態に達すると、トランジスタ３７が
オンすると、このコレクタ電流は抵抗３５に流れ込むの
で、これに応じて抵抗３４を流れる電流が減少し、ＦＥ
Ｔ３３のゲート・ソース間電圧（バイアス電圧）を減少
するように作用する。他方、トランジスタ３８のコレク
タ電流を検討すると、入力端子３１に入力される入力電
圧がトランジスタ３８のベース・エミッタ間電圧（ＶＢ
Ｅ）より十分大きいと仮定すると、入力電圧を抵抗４０
の抵抗値で除した値とトランジスタ３８の電流増幅率β
との積により決まる。
【００２０】このように、電流制御回路３０の電流制限
機能は、電流検出抵抗３６とトランジスタ３７のベース
・エミッタ間オン電圧により決まるが、トランジスタ３
７のベース・エミッタ間オン電圧は、周知のとおり動作
環境温度により負特性を有している。このトランジスタ
３７のベース・エミッタ間オン電圧の温度特性を図２に
示す。この場合の電流制限特性を図３に示す。これは、
温度が高くなると電流制限値が低下することを示す。他
方、トランジスタ３８のコレクタ電流Ｉ２は、上述のと
おり、トランジスタ３８の電流増幅率βにより決まり、
これは動作環境温度に対して正特性を有する。即ち、ト
ランジスタ３８の電流増幅率βは、図４に示す如き温度
特性を有するので、トランジスタ３８のコレクタ電流Ｉ
２は図５に示す如き値となる。このトランジスタ３８の
コレクタ電流Ｉ２をＦＥＴ３３のソースに供給すると、
この電流Ｉ２は、上述した電流検出抵抗３６を流れる電
流Ｉ１と共にＦＥＴ３３のソース及びドレインを流れ且
つ出力端子３２に接続される負荷電流となる。そこで、
図３の如き負特性及び図５の如き正特性の温度特性を有
する両電流Ｉ１、Ｉ２を加算すると、図６の如き略一定
値になり、温度特性を相殺又は補償することが可能にな
る。
機能は、電流検出抵抗３６とトランジスタ３７のベース
・エミッタ間オン電圧により決まるが、トランジスタ３
７のベース・エミッタ間オン電圧は、周知のとおり動作
環境温度により負特性を有している。このトランジスタ
３７のベース・エミッタ間オン電圧の温度特性を図２に
示す。この場合の電流制限特性を図３に示す。これは、
温度が高くなると電流制限値が低下することを示す。他
方、トランジスタ３８のコレクタ電流Ｉ２は、上述のと
おり、トランジスタ３８の電流増幅率βにより決まり、
これは動作環境温度に対して正特性を有する。即ち、ト
ランジスタ３８の電流増幅率βは、図４に示す如き温度
特性を有するので、トランジスタ３８のコレクタ電流Ｉ
２は図５に示す如き値となる。このトランジスタ３８の
コレクタ電流Ｉ２をＦＥＴ３３のソースに供給すると、
この電流Ｉ２は、上述した電流検出抵抗３６を流れる電
流Ｉ１と共にＦＥＴ３３のソース及びドレインを流れ且
つ出力端子３２に接続される負荷電流となる。そこで、
図３の如き負特性及び図５の如き正特性の温度特性を有
する両電流Ｉ１、Ｉ２を加算すると、図６の如き略一定
値になり、温度特性を相殺又は補償することが可能にな
る。
【００２１】換言すると、電流検出抵抗３６に流れる電
流Ｉ１と、トランジスタ３８のコレクタ電流Ｉ２とを適
当な割合で加算してＦＥＴ３３に流すことにより、図１
の電流制限回路３０の電流制限特性は温度依存性が排除
可能であることが理解できよう。
流Ｉ１と、トランジスタ３８のコレクタ電流Ｉ２とを適
当な割合で加算してＦＥＴ３３に流すことにより、図１
の電流制限回路３０の電流制限特性は温度依存性が排除
可能であることが理解できよう。
【００２２】
【発明の他の実施の形態】以上、図１及至図６を参照し
て本発明による電流制限回路の第１（又は好適）実施形
態例を説明した。しかし、本発明は、斯る特定形態例の
みに限定されず、種々の変形変更が可能である。例え
ば、図７は本発明による第２実施形態例の電流制限回路
３０′を示す。尚、大部分の構成素子は図１の電流制限
回路３０と同様であるので、便宜上同じ参照符号を附
し、異なる点を中心に以下に説明することとする。
て本発明による電流制限回路の第１（又は好適）実施形
態例を説明した。しかし、本発明は、斯る特定形態例の
みに限定されず、種々の変形変更が可能である。例え
ば、図７は本発明による第２実施形態例の電流制限回路
３０′を示す。尚、大部分の構成素子は図１の電流制限
回路３０と同様であるので、便宜上同じ参照符号を附
し、異なる点を中心に以下に説明することとする。
【００２３】図７の電流制限回路３０′にあっては、抵
抗３５及び４０の下端を接地する代りに、ＦＥＴ３３を
オン／オフ制御する為のトランジスタ４１を付加した点
を特徴とする。即ち、抵抗３５、４０下端をトランジス
タ４１のコレクタに接続し、エミッタを接地する。ま
た、トランジスタ４１のベースに制御信号入力端子４２
を設けている。制御信号入力端子４２に十分正電圧の制
御信号を入力すると、トランジスタ４１はオンとなり、
抵抗３５、４０の下端を実質的に接地するので、図１の
電流制限回路３０と同様に動作する。しかし、斯る制御
入力信号を除去すると、ＦＥＴ３３はオフ状態となるの
で、出力端子３２は入力端子３１から電気的に隔離され
る。これにより、オン／オフ機能（スイッチング機能）
を有する電流制限回路が得られる。
抗３５及び４０の下端を接地する代りに、ＦＥＴ３３を
オン／オフ制御する為のトランジスタ４１を付加した点
を特徴とする。即ち、抵抗３５、４０下端をトランジス
タ４１のコレクタに接続し、エミッタを接地する。ま
た、トランジスタ４１のベースに制御信号入力端子４２
を設けている。制御信号入力端子４２に十分正電圧の制
御信号を入力すると、トランジスタ４１はオンとなり、
抵抗３５、４０の下端を実質的に接地するので、図１の
電流制限回路３０と同様に動作する。しかし、斯る制御
入力信号を除去すると、ＦＥＴ３３はオフ状態となるの
で、出力端子３２は入力端子３１から電気的に隔離され
る。これにより、オン／オフ機能（スイッチング機能）
を有する電流制限回路が得られる。
【００２４】次に、図８は本発明による第３実施形態例
の電流制限回路３０″を示す。この電流制限回路３０″
は、図７の電流制限回路３０′と類似するが、オン／オ
フ制御用トランジスタ４１のエミッタに直列のツェナー
ダイオード４３を有する点で相違する。これにより、制
御信号入力端子４２に入力する制御入力電圧レベルを自
由に設定可能とすると共に、このトランジスタ４１がオ
ンの際の抵抗３５、４０の下端の電圧をツェナーダイオ
ード４３の定電圧で決まる任意値に設定することが可能
になる。
の電流制限回路３０″を示す。この電流制限回路３０″
は、図７の電流制限回路３０′と類似するが、オン／オ
フ制御用トランジスタ４１のエミッタに直列のツェナー
ダイオード４３を有する点で相違する。これにより、制
御信号入力端子４２に入力する制御入力電圧レベルを自
由に設定可能とすると共に、このトランジスタ４１がオ
ンの際の抵抗３５、４０の下端の電圧をツェナーダイオ
ード４３の定電圧で決まる任意値に設定することが可能
になる。
【００２５】図示せずも、付加トランジスタ４１は、Ｎ
ＰＮトランジスタでなく、ＰＮＰトランジスタであって
もよい。また、ＦＥＴ３３は、ＰチャンネルＦＥＴでな
く、ＮチャンネルＦＥＴであってもよいことは勿論であ
る。
ＰＮトランジスタでなく、ＰＮＰトランジスタであって
もよい。また、ＦＥＴ３３は、ＰチャンネルＦＥＴでな
く、ＮチャンネルＦＥＴであってもよいことは勿論であ
る。
【００２６】以上、本発明による電流制限回路のいくつ
かの好適実施形態例を説明した。しかし、本発明による
要旨を逸脱することなく、種々の変形変更が可能である
こと、当業者には容易に理解できよう。
かの好適実施形態例を説明した。しかし、本発明による
要旨を逸脱することなく、種々の変形変更が可能である
こと、当業者には容易に理解できよう。
【００２７】
【発明の効果】上述の説明から明らかな如く、本発明に
よる電流制限回路によると、電流検出抵抗に並列接続さ
れたトランジスタと並列に付加トランジスタを設け、そ
のコレクタ電流をトランジスタの電流増幅度に依存さ
せ、この付加トランジスタによりトランジスタのベース
・エミッタ間オン電圧の温度特性を補償する極めて簡単
な回路構成で安定な電流制限特性を有する電流制限回路
が得られる。
よる電流制限回路によると、電流検出抵抗に並列接続さ
れたトランジスタと並列に付加トランジスタを設け、そ
のコレクタ電流をトランジスタの電流増幅度に依存さ
せ、この付加トランジスタによりトランジスタのベース
・エミッタ間オン電圧の温度特性を補償する極めて簡単
な回路構成で安定な電流制限特性を有する電流制限回路
が得られる。
【図１】本発明による電流制限回路の第１実施形態例の
回路図である。
回路図である。
【図２】トランジスタのベース・エミッタ間オン電圧
（ＶＢＥ）の温度特性図である。
（ＶＢＥ）の温度特性図である。
【図３】図２の特性による電流制限値の温度特性図であ
る。
る。
【図４】トランジスタの電流増幅率（β）の温度特性図
である。
である。
【図５】図４の特性のトランジスタのコレクタ電流の温
度特性図である。
度特性図である。
【図６】図１の電流制御回路の電流制御値の温度特性図
である。
である。
【図７】本発明による電流制限回路の第２実施形態例の
回路図である。
回路図である。
【図８】本発明による電流制限回路の第３実施形態例の
回路図である。
回路図である。
【図９】従来の電流制限回路の第１例の回路図である。
【図１０】従来の電流制限回路の第２例の回路図であ
る。
る。
【図１１】従来の電流制限回路の第３例の回路図であ
る。
る。
３０、３０′、３０″ 電流制限回路
３１ 入力端子
３２ 出力端子
３３ ＦＥＴ（電界効果トランジ
スタ） ３６ 電流検出抵抗 ３４、３５ 分圧抵抗 ３７ 第１トランジスタ ３８ 第２トランジスタ ４０ ベース抵抗 ４１ スイッチングトランジスタ ４３ ツェナーダオイオード（定
電圧素子）
スタ） ３６ 電流検出抵抗 ３４、３５ 分圧抵抗 ３７ 第１トランジスタ ３８ 第２トランジスタ ４０ ベース抵抗 ４１ スイッチングトランジスタ ４３ ツェナーダオイオード（定
電圧素子）
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平７−95031（ＪＰ，Ａ)
特開 平７−239723（ＪＰ，Ａ)
特開 平３−186909（ＪＰ，Ａ)
特開 平２−202208（ＪＰ，Ａ)
実開 昭63−53115（ＪＰ，Ｕ)
実開 平３−100918（ＪＰ，Ｕ)
実開 平２−110996（ＪＰ，Ｕ)
実開 昭48−78934（ＪＰ，Ｕ)
実開 昭64−57509（ＪＰ，Ｕ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G05F 1/10 - 1/70
G01R 19/00 - 19/32
H02H 9/00 - 9/08
H02M 3/00 - 3/44
Claims (4)
- 【請求項１】入力端子と出力端子間に電流検出抵抗とＦ
ＥＴの主電流路を直列接続し、前記ＦＥＴの入力側電圧
を分圧抵抗を介して前記ＦＥＴの制御電極に接続すると
共に前記電流検出抵抗両端にエミッタ及びベースを接続
した第１トランジスタのコレクタを前記ＦＥＴの制御電
極に接続する電流制限回路において、前記入力端子の入
力電圧に比例したベース電流を流す第２トランジスタを
設け、該第２トランジスタのコレクタ電流を前記ＦＥＴ
の入力側に供給することを特徴とする電流制限回路。 - 【請求項２】前記第２トランジスタのエミッタ・ベース
接合及びベース抵抗の直列回路を前記入力端子の入力電
圧と並列接続することを特徴とする請求項１に記載の電
流制限回路。 - 【請求項３】前記分圧抵抗の一端にスイッチング用トラ
ンジスタを接続し、前記ＦＥＴをオン／オフ制御するこ
とを特徴とする請求項１に記載の電流制限回路。 - 【請求項４】前記スイッチングトランジスタのエミッタ
に直列に定電圧素子を接続することを特徴とする請求項
３に記載の電流制限回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19207599A JP3421717B2 (ja) | 1999-07-06 | 1999-07-06 | 電流制限回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19207599A JP3421717B2 (ja) | 1999-07-06 | 1999-07-06 | 電流制限回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001022456A JP2001022456A (ja) | 2001-01-26 |
| JP3421717B2 true JP3421717B2 (ja) | 2003-06-30 |
Family
ID=16285230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19207599A Expired - Fee Related JP3421717B2 (ja) | 1999-07-06 | 1999-07-06 | 電流制限回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3421717B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4655584B2 (ja) * | 2004-10-27 | 2011-03-23 | コニカミノルタオプト株式会社 | 電流制限回路、駆動装置、撮像装置 |
| CN113612209B (zh) * | 2021-07-20 | 2022-07-12 | Tcl华星光电技术有限公司 | 限流电路 |
-
1999
- 1999-07-06 JP JP19207599A patent/JP3421717B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2001022456A (ja) | 2001-01-26 |
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