JP3421717B2 - 電流制限回路 - Google Patents
電流制限回路Info
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Description
電圧安定回路(レギュレータ)等において過電流を阻止
する為の電流制限回路に関する。
一般的な用途は、電源(又は電力)ラインの電流を一定
値で制限して過電流又は過負荷電流による電子デバイス
/回路素子の破損を阻止することである。斯る電流値が
所定制限レベルに達すると回路を開放する機能を有す
る。斯る制限電流値は動作環境温度に拘らず一定値であ
ることが好ましい。
186909号公報には、差動増幅器を使用してライン
を開閉するトランジスタのベース電流を制御する回路が
提案されている。この回路を図9に示す。この回路は、
入力電圧源Viと出力電圧源Vo間に直列接続されたトラ
ンジスタTr1、入力電圧源Viと接地間に接続された
並列トランジスタTr2及びこれら両トランジスタTr
1、Tr2のベースに接続された制御トランジスタTr
3を含んでいる。出力電圧Voは、この電圧Voと接地間
に直列接続された分圧抵抗R1、R2、基準電圧源5及
び差動増幅器3より成る主制御回路1により、出力電圧
Voが一定になるよう制御トランジスタTr3のベース
を制御する。これにより、両トランジスタTr1、Tr
2のベースを制御する。
・ベースが並列接続され、両トランジスタTr1、Tr
2のパラメータ設定により、トランジスタTr1のエミ
ッタ電流をIoとするとき、トランジスタTr2にはIo
/Nが流れる。トランジスタTr2のコレクタと接地間
に抵抗R3が接続され、この抵抗R3の電圧降下(R3
×Io/N)と基準電圧源5の基準電圧Vrefを別の
差動増幅器6に入力する電流制限回路2を設け、その出
力を、上述した差動増幅器3の出力及び電流源4の出力
と共に制御トランジスタTr3のベースに入力する。斯
る構成により、主制御回路1で出力電圧Voを予定値に
制御すると共に過負荷、例えば短絡時等の過電流時に電
流制限回路2により、過大電流時には制御トランジスタ
Tr3のベースを制御して、これを制限値以内に抑える
ようにしている。
は、図10に示す如き電流制限回路が開示されている。
即ち、ダーリントン接続のトランジスタQ2、Q3のコ
レクタに入力を、トランジスタQ3のエミッタを抵抗R
6を介して出力を接続する。トランジスタQ2のベース
と別のトランジスタQ1のコレクタに電流源I1を接続
し、トランジスタQ1のエミッタを出力に接続する。ト
ランジスタQ1のベースは、電流源I2が抵抗R4を介
して接続され、更に抵抗R5を介して出力に接続され
る。また、電流源I2は、ダイオードDとトランジスタ
Q4の主電流路に接続され、トランジスタQ4のベース
はトランジスタQ3のエミッタと抵抗R6の共通接続点
に接続されている。
直列接続された電流検出抵抗R6により、出力電流が所
定制限値に達すると、トランジスタQ2、Q3を非導通
方向に制御することにより、出力電流を制限する。
には、図11(A)、(B)に示す如き負荷電流検出抵
抗を有する定電圧電源装置を開示する。図11(A)は
基本回路であり、図11(B)はその改良回路である。
先ず、図11(A)を参照すると、電圧V1の入力電圧
源10が負荷抵抗17に出力電圧Vo及び負荷電流Ioを
供給する電源回路であり、入出力端子間に電流検出抵抗
13とPチャンネル電界効果トランジスタ(FET)1
6の直列回路を接続する。FET16のゲートには、そ
のソースと接地間に接続した直列抵抗14、15の接続
点電圧が印加される。また、電流検出抵抗13の両端に
は制御トランジスタ12のエミッタ・ベースと抵抗18
が接続され、このトランジスタ12のコレクタ電流Ic
を上述した抵抗14、15の接続点であるFET16の
ゲートに入力する。この構成により、負荷電流Ioが制
限値以下の場合、即ち制御トランジスタ12がオフ時に
は、入力電圧V1により、FET16のゲート電圧を制
御して、そのソース・ドレイン間電圧を入力電圧V1に
対応して変化させ、出力電圧Voを略一定値とする。し
かし、負荷電流Ioが制限値に達すると、トランジスタ
12の制御電流Icにより、FET16の電圧降下を増
加させるかオフ状態として負荷電流を制限する。
流制限点(垂下点)が変動するのを阻止又は改善するこ
とを意図する。その為に、電流検出抵抗13の両端に
は、トランジスタ12のエミッタ・ベースと、抵抗21
及びダイオード接続のトランジスタ20の直列回路とを
接続する。更に、トランジスタ20のベース・コレクタ
は抵抗22、23及ツェナーダイオードDZを介して接
地する。斯る構成により、トランジスタ12のベース・
エミッタ接合の温度依存特性を、同様のトランジスタ2
0のベース・エミッタ接合の温度依存特性で補償するこ
とにより、上述した垂下点の変動を抑えて、略一定値と
する。
技術では、差導増幅器、定電流源等を必要とする為に、
回路が複雑且つ高価となり、しかも消費電力が増加す
る。更にまた、必要とする回路素子数が比較的、多くな
るという課題がある。
バイスを必要とするのみであって且つ動作環境温度に拘
らず、略一定の制限電流値を有する小型且つ安価に実現
可能な電流制限回路を提供することである。
め、本発明による電流制限回路は、次のような特徴的な
構成を採用している。
抗FETの主電流路を直列接続し、前記FETの入力側
電圧を分圧抵抗を介して前記FETの制御電極に接続す
ると共に前記電流検出抵抗両端にエミッタ及びベースを
接続した第1トランジスタのコレクタを前記FETの制
御電極に接続する電流制限回路において、前記入力端子
の入力電圧に比例したベース電流を流す第2トランジス
タを設け、該第2トランジスタのコレクタ電流を前記F
ETの入力側に供給する電流制限回路。
ベース接合及びベース抵抗の直列回路を前記入力端子の
入力電圧と並列接続する上記(1)の電流制限回路。
用トランジスタを接続し、前記FETをオン/オフ制御
する上記(1)の電流制限回路。
ミッタに直列に定電圧素子を接続する上記(3)の電流
制限回路。
の好適実施形態例を添付図1乃至図8を参照して詳細に
説明する。
第1実施形態例の回路図である。この電流制限回路30
は、入力直流電源(図示せず)に接続される入力端子3
1、負荷(図示せず)に接続される出力端子32、これ
ら入力端子31及び出力端子32間に直列接続される制
御FET33及び電流検出抵抗36を含んでいる。更
に、FET33のソースと接地間には、抵抗34、35
が直列接続され、FET33のゲートはこれら両抵抗3
4、35の接続点に接続されている。また、電流検出抵
抗36の両端には、第1トランジスタ37のエミッタ・
ベースが接続され、コレクタはFET33のゲートに接
続されている。更に、入力端子31には、第2トランジ
スタ38のエミッタと、抵抗39、40の直列回路が接
続されている。トランジスタ38のベースは、抵抗3
9、40の接続点に接続され、そのコレクタはFET3
3のソースに接続されて回路を完成する。
に印加される入力電圧を、抵抗34、35で分圧された
電圧がFET33のゲート・ソース間オン電圧を超す
と、FET33がオン状態となり、出力端子32に出力
電圧が供給される。出力端子32に接続される負荷の負
荷電流は、電流検出抵抗36を流れるI1及びトランジ
スタ38のコレクタ電流I2の和である。
動作を説明する。電流検出抵抗36を流れる電流I1
は、負荷が正常であれば、それにより生じる電圧降下
(I1×R36)は、トランジスタ37のオン電圧以下
であるので、トランジスタ37は不動作状態(オフ)で
ある。しかし、上述した電圧降下がトランジスタ37を
オンとする過負荷状態に達すると、トランジスタ37が
オンすると、このコレクタ電流は抵抗35に流れ込むの
で、これに応じて抵抗34を流れる電流が減少し、FE
T33のゲート・ソース間電圧(バイアス電圧)を減少
するように作用する。他方、トランジスタ38のコレク
タ電流を検討すると、入力端子31に入力される入力電
圧がトランジスタ38のベース・エミッタ間電圧(VB
E)より十分大きいと仮定すると、入力電圧を抵抗40
の抵抗値で除した値とトランジスタ38の電流増幅率β
との積により決まる。
機能は、電流検出抵抗36とトランジスタ37のベース
・エミッタ間オン電圧により決まるが、トランジスタ3
7のベース・エミッタ間オン電圧は、周知のとおり動作
環境温度により負特性を有している。このトランジスタ
37のベース・エミッタ間オン電圧の温度特性を図2に
示す。この場合の電流制限特性を図3に示す。これは、
温度が高くなると電流制限値が低下することを示す。他
方、トランジスタ38のコレクタ電流I2は、上述のと
おり、トランジスタ38の電流増幅率βにより決まり、
これは動作環境温度に対して正特性を有する。即ち、ト
ランジスタ38の電流増幅率βは、図4に示す如き温度
特性を有するので、トランジスタ38のコレクタ電流I
2は図5に示す如き値となる。このトランジスタ38の
コレクタ電流I2をFET33のソースに供給すると、
この電流I2は、上述した電流検出抵抗36を流れる電
流I1と共にFET33のソース及びドレインを流れ且
つ出力端子32に接続される負荷電流となる。そこで、
図3の如き負特性及び図5の如き正特性の温度特性を有
する両電流I1、I2を加算すると、図6の如き略一定
値になり、温度特性を相殺又は補償することが可能にな
る。
流I1と、トランジスタ38のコレクタ電流I2とを適
当な割合で加算してFET33に流すことにより、図1
の電流制限回路30の電流制限特性は温度依存性が排除
可能であることが理解できよう。
て本発明による電流制限回路の第1(又は好適)実施形
態例を説明した。しかし、本発明は、斯る特定形態例の
みに限定されず、種々の変形変更が可能である。例え
ば、図7は本発明による第2実施形態例の電流制限回路
30′を示す。尚、大部分の構成素子は図1の電流制限
回路30と同様であるので、便宜上同じ参照符号を附
し、異なる点を中心に以下に説明することとする。
抗35及び40の下端を接地する代りに、FET33を
オン/オフ制御する為のトランジスタ41を付加した点
を特徴とする。即ち、抵抗35、40下端をトランジス
タ41のコレクタに接続し、エミッタを接地する。ま
た、トランジスタ41のベースに制御信号入力端子42
を設けている。制御信号入力端子42に十分正電圧の制
御信号を入力すると、トランジスタ41はオンとなり、
抵抗35、40の下端を実質的に接地するので、図1の
電流制限回路30と同様に動作する。しかし、斯る制御
入力信号を除去すると、FET33はオフ状態となるの
で、出力端子32は入力端子31から電気的に隔離され
る。これにより、オン/オフ機能(スイッチング機能)
を有する電流制限回路が得られる。
の電流制限回路30″を示す。この電流制限回路30″
は、図7の電流制限回路30′と類似するが、オン/オ
フ制御用トランジスタ41のエミッタに直列のツェナー
ダイオード43を有する点で相違する。これにより、制
御信号入力端子42に入力する制御入力電圧レベルを自
由に設定可能とすると共に、このトランジスタ41がオ
ンの際の抵抗35、40の下端の電圧をツェナーダイオ
ード43の定電圧で決まる任意値に設定することが可能
になる。
PNトランジスタでなく、PNPトランジスタであって
もよい。また、FET33は、PチャンネルFETでな
く、NチャンネルFETであってもよいことは勿論であ
る。
かの好適実施形態例を説明した。しかし、本発明による
要旨を逸脱することなく、種々の変形変更が可能である
こと、当業者には容易に理解できよう。
よる電流制限回路によると、電流検出抵抗に並列接続さ
れたトランジスタと並列に付加トランジスタを設け、そ
のコレクタ電流をトランジスタの電流増幅度に依存さ
せ、この付加トランジスタによりトランジスタのベース
・エミッタ間オン電圧の温度特性を補償する極めて簡単
な回路構成で安定な電流制限特性を有する電流制限回路
が得られる。
回路図である。
(VBE)の温度特性図である。
る。
である。
度特性図である。
である。
回路図である。
回路図である。
る。
る。
スタ) 36 電流検出抵抗 34、35 分圧抵抗 37 第1トランジスタ 38 第2トランジスタ 40 ベース抵抗 41 スイッチングトランジスタ 43 ツェナーダオイオード(定
電圧素子)
Claims (4)
- 【請求項1】入力端子と出力端子間に電流検出抵抗とF
ETの主電流路を直列接続し、前記FETの入力側電圧
を分圧抵抗を介して前記FETの制御電極に接続すると
共に前記電流検出抵抗両端にエミッタ及びベースを接続
した第1トランジスタのコレクタを前記FETの制御電
極に接続する電流制限回路において、前記入力端子の入
力電圧に比例したベース電流を流す第2トランジスタを
設け、該第2トランジスタのコレクタ電流を前記FET
の入力側に供給することを特徴とする電流制限回路。 - 【請求項2】前記第2トランジスタのエミッタ・ベース
接合及びベース抵抗の直列回路を前記入力端子の入力電
圧と並列接続することを特徴とする請求項1に記載の電
流制限回路。 - 【請求項3】前記分圧抵抗の一端にスイッチング用トラ
ンジスタを接続し、前記FETをオン/オフ制御するこ
とを特徴とする請求項1に記載の電流制限回路。 - 【請求項4】前記スイッチングトランジスタのエミッタ
に直列に定電圧素子を接続することを特徴とする請求項
3に記載の電流制限回路。
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