JP3421631B2 - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description
【０００１】
【発明の属する技術分野】本発明は一般に半導体装置に
関し、特に基板上に能動素子と一体的に形成された抵抗
領域を備えた半導体集積回路装置およびその製造方法に
関する。
関し、特に基板上に能動素子と一体的に形成された抵抗
領域を備えた半導体集積回路装置およびその製造方法に
関する。
【０００２】一般に半導体装置は基板上に形成されたト
ランジスタ等の能動素子の他に、基板に対してモノリシ
ックに形成された抵抗あるいはキャパシタ等の受動素子
を含んだ半導体集積回路の形で提供される。これらの受
動素子は、能動素子と同時に、可能な限り少ない工程で
形成できるのが好ましく、しかもその際には、前記能動
素子の大きさを最小化できるような工程を採用するのが
好ましい。
ランジスタ等の能動素子の他に、基板に対してモノリシ
ックに形成された抵抗あるいはキャパシタ等の受動素子
を含んだ半導体集積回路の形で提供される。これらの受
動素子は、能動素子と同時に、可能な限り少ない工程で
形成できるのが好ましく、しかもその際には、前記能動
素子の大きさを最小化できるような工程を採用するのが
好ましい。
【０００３】
【従来の技術】図１（Ａ），Ｂ）は、ヘテロバイポーラ
トランジスタ（ＨＢＴ）と、これに協働する抵抗素子と
を集積した従来の化合物半導体集積回路装置１０の構成
を示す、それぞれ平面図およびライン１−１’に沿った
断面図である。
トランジスタ（ＨＢＴ）と、これに協働する抵抗素子と
を集積した従来の化合物半導体集積回路装置１０の構成
を示す、それぞれ平面図およびライン１−１’に沿った
断面図である。
【０００４】図１（Ｂ）の断面図を最初に参照するに、
ｎ型ＧａＡｓよりなるコレクタ層１１Ａを含む半絶縁性
ＧａＡｓ基板１１上には薄いｐ型ＧａＡｓよりなるベー
ス層１２がエピタキシャルに形成されており、さらに前
記ベース層１２上にはｎ+型ＧａＩｎＰよりなるエミッ
タ層１３がエピタキシャルに形成されている。
ｎ型ＧａＡｓよりなるコレクタ層１１Ａを含む半絶縁性
ＧａＡｓ基板１１上には薄いｐ型ＧａＡｓよりなるベー
ス層１２がエピタキシャルに形成されており、さらに前
記ベース層１２上にはｎ+型ＧａＩｎＰよりなるエミッ
タ層１３がエピタキシャルに形成されている。
【０００５】前記基板１１は素子分離溝１１Ｂおよび注
入アイソレーション１１Ｃにより、能動素子領域１０Ａ
と抵抗素子領域１０Ｂとに分割されており、前記素子分
離溝１１Ｂは前記能動素子領域１０Ａおよび抵抗素子領
域１０Ｂに対応してメサ構造をそれぞれ形成する。
入アイソレーション１１Ｃにより、能動素子領域１０Ａ
と抵抗素子領域１０Ｂとに分割されており、前記素子分
離溝１１Ｂは前記能動素子領域１０Ａおよび抵抗素子領
域１０Ｂに対応してメサ構造をそれぞれ形成する。
【０００６】前記能動素子領域１０Ａにおいては、前記
エミッタ層１３は前記ベース層１２上においてベース−
エミッタ間の寄生容量を最小化すべく縮径領域（以下の
説明ではエミッタパターン１３と表記する）を形成し、
露出さされたベース層１２表面には、図１（Ａ）に示す
リング状のベース電極１５Ａが形成される。また前記エ
ミッタパターン１３上にはエミッタ電極１４が形成され
る。前記エミッタ電極１４は、前記エミッタパターン１
３を縮径するラテラルエッチング工程の結果、前記エミ
ッタパターン１３に対して側方に突出し、オーバーハン
グ構造を形成する。
エミッタ層１３は前記ベース層１２上においてベース−
エミッタ間の寄生容量を最小化すべく縮径領域（以下の
説明ではエミッタパターン１３と表記する）を形成し、
露出さされたベース層１２表面には、図１（Ａ）に示す
リング状のベース電極１５Ａが形成される。また前記エ
ミッタパターン１３上にはエミッタ電極１４が形成され
る。前記エミッタ電極１４は、前記エミッタパターン１
３を縮径するラテラルエッチング工程の結果、前記エミ
ッタパターン１３に対して側方に突出し、オーバーハン
グ構造を形成する。
【０００７】一方、前記抵抗素子領域１０Ｂにおいては
前記同じベース層１２上に電極１５Ｃ，１５Ｄが形成さ
れる。すなわち、前記抵抗素子領域１０Ｂ中には、前記
ベース層１２を抵抗体とし、電極１５Ｃ，１５Ｄを端子
とする抵抗素子が形成される。以下の説明では、このよ
うにして形成された抵抗素子を符号１０Ｂで示す。同様
に、前記能動素子領域１０Ａ中に形成されるＨＢＴを符
号１０Ａで示す。
前記同じベース層１２上に電極１５Ｃ，１５Ｄが形成さ
れる。すなわち、前記抵抗素子領域１０Ｂ中には、前記
ベース層１２を抵抗体とし、電極１５Ｃ，１５Ｄを端子
とする抵抗素子が形成される。以下の説明では、このよ
うにして形成された抵抗素子を符号１０Ｂで示す。同様
に、前記能動素子領域１０Ａ中に形成されるＨＢＴを符
号１０Ａで示す。
【０００８】
【発明が解決しようとする課題】ところで、このような
半導体集積回路においては前記抵抗素子を前記能動素子
と共通の工程により形成するのが好ましく、このため前
記ＨＢＴ１０Ａのベース電極１５Ａと前記抵抗素子１０
Ｂの電極１５Ｃ，１５Ｄとは同時に形成される。
半導体集積回路においては前記抵抗素子を前記能動素子
と共通の工程により形成するのが好ましく、このため前
記ＨＢＴ１０Ａのベース電極１５Ａと前記抵抗素子１０
Ｂの電極１５Ｃ，１５Ｄとは同時に形成される。
【０００９】より具体的に説明すると、前記ベース層１
２上にエミッタパターン１３およびエミッタ電極１４が
形成された後、前記能動素子領域１０Ａにおいて前記エ
ミッタ電極１４を自己整合マスクとして、前記ベース電
極１５Ａを形成する導体層の堆積が行われる。かかる前
記エミッタ電極１４を自己整合マスクとした導体層の堆
積の結果、前記エミッタ電極１４上にも、前記ベース電
極１５Ａと実質的に同一の組成の電極パターン１５Ｂが
副次的に形成される。
２上にエミッタパターン１３およびエミッタ電極１４が
形成された後、前記能動素子領域１０Ａにおいて前記エ
ミッタ電極１４を自己整合マスクとして、前記ベース電
極１５Ａを形成する導体層の堆積が行われる。かかる前
記エミッタ電極１４を自己整合マスクとした導体層の堆
積の結果、前記エミッタ電極１４上にも、前記ベース電
極１５Ａと実質的に同一の組成の電極パターン１５Ｂが
副次的に形成される。
【００１０】かかる導体層の堆積の結果、前記抵抗素子
領域１０Ｂにおいても先に説明したように前記電極１５
Ｃおよび１５Ｄが同時に形成されるが、前記電極１５Ｃ
および１５Ｄは抵抗素子の異なった端子を形成するため
相互に離間させる必要があり、このためマスクを使った
パターニングが必要になる。
領域１０Ｂにおいても先に説明したように前記電極１５
Ｃおよび１５Ｄが同時に形成されるが、前記電極１５Ｃ
および１５Ｄは抵抗素子の異なった端子を形成するため
相互に離間させる必要があり、このためマスクを使った
パターニングが必要になる。
【００１１】このような事情で、前記ＨＢＴ１０Ａのベ
ース電極１５Ａの形成には、前記エミッタ電極１４が自
己整合マスクとして使われるので格別のマスクは必要な
いにもかかわらず、前記電極１５Ｃおよび１５Ｄをパタ
ーニングするために、従来は図２（Ａ）に示す、前記電
極パターン１５Ａ、１５Ｃおよび１５Ｄに対応した開口
部Ｐ1〜Ｐ3を有するマスクが使われていた。
ース電極１５Ａの形成には、前記エミッタ電極１４が自
己整合マスクとして使われるので格別のマスクは必要な
いにもかかわらず、前記電極１５Ｃおよび１５Ｄをパタ
ーニングするために、従来は図２（Ａ）に示す、前記電
極パターン１５Ａ、１５Ｃおよび１５Ｄに対応した開口
部Ｐ1〜Ｐ3を有するマスクが使われていた。
【００１２】一方、このような従来の半導体集積回路の
製造方法では、前記素子分離溝１１Ｂを形成するために
図２（Ｂ）に示す、それぞれメサ領域１０Ａおよび１０
Ｂに対応する開口部Ｑ1およびＱ2を有する別のマスクを
使ったメサ形成工程が必要であり、結局前記電極１５Ａ
および１５Ｃ，１５Ｄを形成するマスク工程と、前記メ
サ領域１０Ａおよび１０Ｂを形成するマスク工程とを、
図２（Ａ），（Ｂ）に示す別々のマスクを使って別々に
行う必要があった。しかし、このような別々のマスクを
使うパターニング工程では、マスクの位置ずれを許容す
るために、前記それぞれのメサ領域を必要以上に大きく
設定する必要があり、その結果特にＨＢＴ１０Ａにおい
てベース−コレクタ間の寄生容量が増大し、動作速度が
低下する問題が生じていた。図１（Ｂ）は、前記図２
（Ｂ）のマスクにより形成されたレジストパターン１６
Ａ，１６Ｂをも示している。ただし、前記レジストパタ
ーン１６Ａは前記開口部Ｑ１に対応し、前記レジストパ
ターン１６Ｂは前記開口部Ｑ ２に対応する。
製造方法では、前記素子分離溝１１Ｂを形成するために
図２（Ｂ）に示す、それぞれメサ領域１０Ａおよび１０
Ｂに対応する開口部Ｑ1およびＱ2を有する別のマスクを
使ったメサ形成工程が必要であり、結局前記電極１５Ａ
および１５Ｃ，１５Ｄを形成するマスク工程と、前記メ
サ領域１０Ａおよび１０Ｂを形成するマスク工程とを、
図２（Ａ），（Ｂ）に示す別々のマスクを使って別々に
行う必要があった。しかし、このような別々のマスクを
使うパターニング工程では、マスクの位置ずれを許容す
るために、前記それぞれのメサ領域を必要以上に大きく
設定する必要があり、その結果特にＨＢＴ１０Ａにおい
てベース−コレクタ間の寄生容量が増大し、動作速度が
低下する問題が生じていた。図１（Ｂ）は、前記図２
（Ｂ）のマスクにより形成されたレジストパターン１６
Ａ，１６Ｂをも示している。ただし、前記レジストパタ
ーン１６Ａは前記開口部Ｑ１に対応し、前記レジストパ
ターン１６Ｂは前記開口部Ｑ ２に対応する。
【００１３】この問題を解決するために、例えば前記抵
抗素子領域１０Ｂにおいても能動素子領域１０Ａと同じ
ような自己整合マスクを形成し、これにより前記電極１
５Ｃおよび１５Ｄを分離させることにより、図２（Ａ）
の電極１５Ｃおよび１５Ｄをパターニングするマスクを
省略することも考えられよう。この場合には、マスク工
程は図２（Ｂ）のメサ構造を形成するマスクを使った工
程だけですみ、その結果マスクのずれを考慮する必要が
なく、前記ＨＢＴ１０Ａの面積を最小化することができ
ると考えられる。
抗素子領域１０Ｂにおいても能動素子領域１０Ａと同じ
ような自己整合マスクを形成し、これにより前記電極１
５Ｃおよび１５Ｄを分離させることにより、図２（Ａ）
の電極１５Ｃおよび１５Ｄをパターニングするマスクを
省略することも考えられよう。この場合には、マスク工
程は図２（Ｂ）のメサ構造を形成するマスクを使った工
程だけですみ、その結果マスクのずれを考慮する必要が
なく、前記ＨＢＴ１０Ａの面積を最小化することができ
ると考えられる。
【００１４】図３（Ａ）〜（Ｃ）は、かかる自己整合マ
スクを抵抗素子領域にも形成した場合の半導体集積回路
の製造方法を示す図である。ただし、図３（Ａ）〜
（Ｃ）は、先にも説明したように、図１（Ａ）、（Ｂ）
の従来の半導体集積回路の問題点を解決するために考え
られる選択肢の一つであり、従来より公知のものではな
い。図３（Ａ）〜（Ｃ）中、先に説明した部分には同一
の参照符号を付し、説明を省略する。
スクを抵抗素子領域にも形成した場合の半導体集積回路
の製造方法を示す図である。ただし、図３（Ａ）〜
（Ｃ）は、先にも説明したように、図１（Ａ）、（Ｂ）
の従来の半導体集積回路の問題点を解決するために考え
られる選択肢の一つであり、従来より公知のものではな
い。図３（Ａ）〜（Ｃ）中、先に説明した部分には同一
の参照符号を付し、説明を省略する。
【００１５】図３（Ａ），（Ｂ）を参照するに、前記抵
抗素子領域１０Ｂ中には前記縮径エミッタ領域１３に対
応した縮径ダミーエミッタ領域１３Ａが形成されてお
り、さらも前記縮径ダミーエミッタ領域１３Ａ上には前
記エミッタ電極１４に対応したダミーエミッタ電極１４
Ａが形成されている。さらに前記ベース層１２上におい
ては前記ＨＢＴ１０Ａのベース電極１５Ａの形成と同時
に導電層が、前記ダミーエミッタ電極１４Ａを自己整合
マスクにして堆積され、その結果前記ダミーエミッタ電
極１４Ａの一方に電極１５Ｃが、他方に電極１５Ｄが形
成される。前記電極１５Ｃと１５Ｄとが確実に分離され
るように、前記ダミーエミッタ電極１４Ａは、前記電極
１５Ｃ，１５Ｄよりも多少大きい幅を有するように形成
される。また、前記ダミーエミッタ電極１４Ａ上には前
記電極１５Ｃ，１５Ｄと同一の組成のダミー電極パター
ン１５Ｅが、副次的に形成される。
抗素子領域１０Ｂ中には前記縮径エミッタ領域１３に対
応した縮径ダミーエミッタ領域１３Ａが形成されてお
り、さらも前記縮径ダミーエミッタ領域１３Ａ上には前
記エミッタ電極１４に対応したダミーエミッタ電極１４
Ａが形成されている。さらに前記ベース層１２上におい
ては前記ＨＢＴ１０Ａのベース電極１５Ａの形成と同時
に導電層が、前記ダミーエミッタ電極１４Ａを自己整合
マスクにして堆積され、その結果前記ダミーエミッタ電
極１４Ａの一方に電極１５Ｃが、他方に電極１５Ｄが形
成される。前記電極１５Ｃと１５Ｄとが確実に分離され
るように、前記ダミーエミッタ電極１４Ａは、前記電極
１５Ｃ，１５Ｄよりも多少大きい幅を有するように形成
される。また、前記ダミーエミッタ電極１４Ａ上には前
記電極１５Ｃ，１５Ｄと同一の組成のダミー電極パター
ン１５Ｅが、副次的に形成される。
【００１６】このようにしてベース電極１５Ａおよび抵
抗素子電極１５Ｃ，１５Ｄを形成した後、さらに図３
（Ｃ）に示す開口部Ｑ1，Ｑ2を有するマスクを使い、図
３（Ｂ）に示すようにレジストパターン１６Ａ，１６Ｂ
をそれぞれ能動素子領域１０Ａおよび抵抗素子領域１０
Ｂ上に形成し、前記レジストパターン１６Ａ，１６Ｂを
マスクに典型的にはイオンミリングあるいはドライエッ
チングを行うことにより、メサ領域１０Ａ，１０Ｂを形
成する。
抗素子電極１５Ｃ，１５Ｄを形成した後、さらに図３
（Ｃ）に示す開口部Ｑ1，Ｑ2を有するマスクを使い、図
３（Ｂ）に示すようにレジストパターン１６Ａ，１６Ｂ
をそれぞれ能動素子領域１０Ａおよび抵抗素子領域１０
Ｂ上に形成し、前記レジストパターン１６Ａ，１６Ｂを
マスクに典型的にはイオンミリングあるいはドライエッ
チングを行うことにより、メサ領域１０Ａ，１０Ｂを形
成する。
【００１７】このような方法によれば、図２（Ａ），
（Ｂ）に示すような二種類のマスクを別々に使う必要が
なくなり、その結果図３（Ｃ）のマスクを使ったメサ形
成工程において、前記能動素子形成領域１０Ａの面積、
すなわちＨＢＴの面積を最小化することが可能になると
考えられる。
（Ｂ）に示すような二種類のマスクを別々に使う必要が
なくなり、その結果図３（Ｃ）のマスクを使ったメサ形
成工程において、前記能動素子形成領域１０Ａの面積、
すなわちＨＢＴの面積を最小化することが可能になると
考えられる。
【００１８】しかし、このようにして形成した抵抗素子
１０Ｂにおいては、図４（Ａ）〜（Ｃ）に示すように、
前記抵抗素子形成領域１０Ｂにおけるメサ形成に伴っ
て、導電性パターン１５Ｘが、前記メサ領域１０Ｂの周
囲に形成され、前記電極１５Ｃ，１５Ｄを短絡させる恐
れがあると考えられる。ただし図４（Ａ）〜（Ｃ）中、
先に説明した部分には同一の参照符号を付し、説明を省
略する。このうち図４（Ａ）は前記抵抗素子領域１０Ｂ
の平面図を、図４（Ｂ）は図４（Ａ）中、線Ａ−Ａ’に
沿った断面を、また図４（Ｃ）は図４（Ａ）中、線Ｂ−
Ｂ’に沿った断面を示す。
１０Ｂにおいては、図４（Ａ）〜（Ｃ）に示すように、
前記抵抗素子形成領域１０Ｂにおけるメサ形成に伴っ
て、導電性パターン１５Ｘが、前記メサ領域１０Ｂの周
囲に形成され、前記電極１５Ｃ，１５Ｄを短絡させる恐
れがあると考えられる。ただし図４（Ａ）〜（Ｃ）中、
先に説明した部分には同一の参照符号を付し、説明を省
略する。このうち図４（Ａ）は前記抵抗素子領域１０Ｂ
の平面図を、図４（Ｂ）は図４（Ａ）中、線Ａ−Ａ’に
沿った断面を、また図４（Ｃ）は図４（Ａ）中、線Ｂ−
Ｂ’に沿った断面を示す。
【００１９】図４（Ａ）〜（Ｃ）を参照するに、上記図
３（Ａ）〜（Ｃ）の工程で形成した半導体集積回路で
は、前記レジストパターン１６Ｂを使ったメサ構造のパ
ターニングが、図４（Ｂ）よりわかるように前記電極パ
ターン１５Ｃ、１５Ｄの一部を切るようになされる場合
があり、そのような場合には、導電性のパターニング残
渣１５Ｘが図４（Ａ），（Ｃ）に示すように前記メサ構
造１０Ｂの側壁に付着する恐れがある。このようなパタ
ーニング残渣１５Ｘは前記電極１５Ｃ，１５Ｄを短絡さ
せる可能性がある。
３（Ａ）〜（Ｃ）の工程で形成した半導体集積回路で
は、前記レジストパターン１６Ｂを使ったメサ構造のパ
ターニングが、図４（Ｂ）よりわかるように前記電極パ
ターン１５Ｃ、１５Ｄの一部を切るようになされる場合
があり、そのような場合には、導電性のパターニング残
渣１５Ｘが図４（Ａ），（Ｃ）に示すように前記メサ構
造１０Ｂの側壁に付着する恐れがある。このようなパタ
ーニング残渣１５Ｘは前記電極１５Ｃ，１５Ｄを短絡さ
せる可能性がある。
【００２０】そこで、本発明は上記の課題を解決した、
新規で有用な半導体装置およびその製造方法を提供する
ことを概括的課題とする。
新規で有用な半導体装置およびその製造方法を提供する
ことを概括的課題とする。
【００２１】本発明のより具体的な課題は、基板上に能
動素子と抵抗素子とをモノリシックに形成した半導体集
積回路装置において、能動素子の面積を最小化でき、さ
らにマスク工程の数を減らし、しかも抵抗素子の短絡の
危険を解消した製造方法、およびかかる製造方法により
製造される半導体集積回路装置を提供することにある。
動素子と抵抗素子とをモノリシックに形成した半導体集
積回路装置において、能動素子の面積を最小化でき、さ
らにマスク工程の数を減らし、しかも抵抗素子の短絡の
危険を解消した製造方法、およびかかる製造方法により
製造される半導体集積回路装置を提供することにある。
【００２２】
【課題を解決するための手段】本発明は、上記の課題
を、基板上に形成されたエピタキシャル層と、前記エピ
タキシャル層の第１の領域に形成された抵抗素子と、前
記エピタキシャル層の第２の領域に形成された能動素子
とよりなる半導体集積回路装置において、前記第１の領
域および第２の領域は、それぞれ第１および第２のメサ
構造により画成され、前記第１の領域上には、互いに対
向する第１および第２の側壁面で画成された第１の電極
と、互いに対向する第３および第４の側壁面で画成され
た第２の電極とが少なくとも形成されており、前記第１
の電極は、前記第１および第２の側壁面のいずれもが、
前記第１のメサ構造を囲むメサ側壁面から離間するよう
な関係をもって、また前記第２の電極は、前記第４の側
壁面が、前記第１のメサ構造の側壁面に対して連続する
ように形成されていることを特徴とする半導体集積回路
装置により、または基板上に形成されたエピタキシャル
層と、前記エピタキシャル層の第１の領域に形成された
抵抗素子と、前記エピタキシャル層の第２の領域に形成
された能動素子とよりなる半導体集積回路装置におい
て、前記第１の領域および第２の領域は、それぞれ第１
および第２のメサ構造により画成され、前記第１の領域
上には、前記第１のメサ構造の内側に含まれるように、
前記第１のメサ構造を画成するメサ側壁面から離間し
て、内側に一または複数の開口部を有するダミーパター
ンが形成されており、前記エピタキシャル層上には、前
記開口部に対応して第１の電極が、また前記ダミーパタ
ーンの外側に第２の電極が形成されていることを特徴と
する半導体集積回路装置により、または基板上に形成さ
れたエピタキシャル層と、前記エピタキシャル層の第１
の領域に形成された抵抗素子と、前記エピタキシャル層
の第２の領域に形成された能動素子とよりなる半導体集
積回路装置において、前記第１および第２の領域は、そ
れぞれ第１および第２のメサ構造により画成され、前記
第１の領域上には、前記第１のメサ構造を少なくとも一
箇所において横切るように、ダミーパターンが形成され
ており、前記ダミーパターンの一の側には第１の電極パ
ターンが、他の側には第２の電極パターンが形成されて
おり、前記ダミーパターンは、閉じた環状のパターンを
形成することを特徴とする半導体集積回路装置により、
または基板上にエピタキシャルに形成されたベース層上
に、半導体層と第１の金属電極層とを順次形成する工程
と、前記第１の金属層および前記半導体層を順次パター
ニングして、前記ベース層の第１の領域において、前記
半導体層に対応したエミッタ層と前記第１の金属電極層
に対応したエミッタ電極とよりなるバイポーラトランジ
スタを、また前記ベース層層の第２の領域において、前
記半導体層に対応したダミーエミッタ層と前記第１の金
属層に対応したダミーエミッタ電極とよりなるダミーパ
ターンとを、同時に形成する工程と、前記ベース層上
に、第２の金属電極層を、前記第１および第２の領域を
覆うように、しかも前記第１の領域においては前記エミ
ッタ電極を自己整合マスクとして使い、前記第２の領域
においては前記ダミーパターンを自己整合マスクとして
使いながら堆積する工程と、前記第１の領域に対応した
第１のマスク開口部と前記第２の領域に対応した第２の
マスク開口部を有するマスクを使い、前記第１の領域に
おいて第１のメサ構造を、前記第２の領域において第２
のメサ構造を形成する工程とよりなる半導体集積回路装
置の製造方法により、解決する。［作用］本発明によれ
ば、前記抵抗素子領域中において抵抗要素の端子となる
少なくとも一つの電極は、前記ダミーパターンを自己整
合マスクとして使うことにより、前記抵抗素子領域を形
成するメサ構造中に、メサ側壁面から離間して形成され
るため、前記抵抗素子領域にメサ構造を形成した場合
に、パターニング残渣がメサ側壁面に残ったとしても、
抵抗素子を構成する電極パターンが短絡することがな
く、このため確実に電極パターンを形成することができ
る。その際、前記ダミーパターンを能動素子領域中に形
成されるエミッタ電極と同時に形成することにより、抵
抗素子形成のために余計な工程が追加されるのが回避さ
れる。
を、基板上に形成されたエピタキシャル層と、前記エピ
タキシャル層の第１の領域に形成された抵抗素子と、前
記エピタキシャル層の第２の領域に形成された能動素子
とよりなる半導体集積回路装置において、前記第１の領
域および第２の領域は、それぞれ第１および第２のメサ
構造により画成され、前記第１の領域上には、互いに対
向する第１および第２の側壁面で画成された第１の電極
と、互いに対向する第３および第４の側壁面で画成され
た第２の電極とが少なくとも形成されており、前記第１
の電極は、前記第１および第２の側壁面のいずれもが、
前記第１のメサ構造を囲むメサ側壁面から離間するよう
な関係をもって、また前記第２の電極は、前記第４の側
壁面が、前記第１のメサ構造の側壁面に対して連続する
ように形成されていることを特徴とする半導体集積回路
装置により、または基板上に形成されたエピタキシャル
層と、前記エピタキシャル層の第１の領域に形成された
抵抗素子と、前記エピタキシャル層の第２の領域に形成
された能動素子とよりなる半導体集積回路装置におい
て、前記第１の領域および第２の領域は、それぞれ第１
および第２のメサ構造により画成され、前記第１の領域
上には、前記第１のメサ構造の内側に含まれるように、
前記第１のメサ構造を画成するメサ側壁面から離間し
て、内側に一または複数の開口部を有するダミーパター
ンが形成されており、前記エピタキシャル層上には、前
記開口部に対応して第１の電極が、また前記ダミーパタ
ーンの外側に第２の電極が形成されていることを特徴と
する半導体集積回路装置により、または基板上に形成さ
れたエピタキシャル層と、前記エピタキシャル層の第１
の領域に形成された抵抗素子と、前記エピタキシャル層
の第２の領域に形成された能動素子とよりなる半導体集
積回路装置において、前記第１および第２の領域は、そ
れぞれ第１および第２のメサ構造により画成され、前記
第１の領域上には、前記第１のメサ構造を少なくとも一
箇所において横切るように、ダミーパターンが形成され
ており、前記ダミーパターンの一の側には第１の電極パ
ターンが、他の側には第２の電極パターンが形成されて
おり、前記ダミーパターンは、閉じた環状のパターンを
形成することを特徴とする半導体集積回路装置により、
または基板上にエピタキシャルに形成されたベース層上
に、半導体層と第１の金属電極層とを順次形成する工程
と、前記第１の金属層および前記半導体層を順次パター
ニングして、前記ベース層の第１の領域において、前記
半導体層に対応したエミッタ層と前記第１の金属電極層
に対応したエミッタ電極とよりなるバイポーラトランジ
スタを、また前記ベース層層の第２の領域において、前
記半導体層に対応したダミーエミッタ層と前記第１の金
属層に対応したダミーエミッタ電極とよりなるダミーパ
ターンとを、同時に形成する工程と、前記ベース層上
に、第２の金属電極層を、前記第１および第２の領域を
覆うように、しかも前記第１の領域においては前記エミ
ッタ電極を自己整合マスクとして使い、前記第２の領域
においては前記ダミーパターンを自己整合マスクとして
使いながら堆積する工程と、前記第１の領域に対応した
第１のマスク開口部と前記第２の領域に対応した第２の
マスク開口部を有するマスクを使い、前記第１の領域に
おいて第１のメサ構造を、前記第２の領域において第２
のメサ構造を形成する工程とよりなる半導体集積回路装
置の製造方法により、解決する。［作用］本発明によれ
ば、前記抵抗素子領域中において抵抗要素の端子となる
少なくとも一つの電極は、前記ダミーパターンを自己整
合マスクとして使うことにより、前記抵抗素子領域を形
成するメサ構造中に、メサ側壁面から離間して形成され
るため、前記抵抗素子領域にメサ構造を形成した場合
に、パターニング残渣がメサ側壁面に残ったとしても、
抵抗素子を構成する電極パターンが短絡することがな
く、このため確実に電極パターンを形成することができ
る。その際、前記ダミーパターンを能動素子領域中に形
成されるエミッタ電極と同時に形成することにより、抵
抗素子形成のために余計な工程が追加されるのが回避さ
れる。
【００２３】
【発明の実施の形態】［第１実施例］図５（Ａ）〜
（Ｃ）は、本発明の第１実施例による半導体集積回路装
置２０の構成を示す。ただし図５（Ａ）は前記半導体集
積回路装置２０の平面図を、図５（Ｂ）は図５（Ａ）
中、ライン５−５’に沿った断面図を示す。
（Ｃ）は、本発明の第１実施例による半導体集積回路装
置２０の構成を示す。ただし図５（Ａ）は前記半導体集
積回路装置２０の平面図を、図５（Ｂ）は図５（Ａ）
中、ライン５−５’に沿った断面図を示す。
【００２４】図５（Ａ）を参照するに、ｎ型ＧａＡｓよ
りなるコレクタ層２１Ａを含む半絶縁性ＧａＡｓ基板２
１上には薄いｐ型ＧａＡｓよりなるベース層２２がエピ
タキシャルに形成されており、さらに前記ベース層２２
上にはｎ+型ＧａＩｎＰよりなるエミッタパターン２３
Ｅがエピタキシャルに形成されている。
りなるコレクタ層２１Ａを含む半絶縁性ＧａＡｓ基板２
１上には薄いｐ型ＧａＡｓよりなるベース層２２がエピ
タキシャルに形成されており、さらに前記ベース層２２
上にはｎ+型ＧａＩｎＰよりなるエミッタパターン２３
Ｅがエピタキシャルに形成されている。
【００２５】前記基板２１は素子分離溝２１Ｂにより、
能動素子領域２０Ａと抵抗素子領域２０Ｂとに分割され
ており、前記素子分離溝２１Ｂは前記能動素子領域２０
Ａおよび抵抗素子領域２０Ｂに対応してメサ構造をそれ
ぞれ形成する。前記能動素子領域２０Ａ直下には、図示
は省略するがｎ+型の埋め込みコレクタコンタクト層が
形成されている。
能動素子領域２０Ａと抵抗素子領域２０Ｂとに分割され
ており、前記素子分離溝２１Ｂは前記能動素子領域２０
Ａおよび抵抗素子領域２０Ｂに対応してメサ構造をそれ
ぞれ形成する。前記能動素子領域２０Ａ直下には、図示
は省略するがｎ+型の埋め込みコレクタコンタクト層が
形成されている。
【００２６】前記能動素子領域２０Ａにおいては、前記
エミッタパターン２３Ｅは前記ベース層２２上において
ベース−エミッタ間の寄生容量を最小化すべく縮径領域
（以下の説明ではエミッタパターン２３と表記する）を
形成し、露出されたベース層２２表面には、図２（Ａ）
に示すリング状のベース電極２５Ａが形成される。また
前記エミッタパターン２３Ｅ上にはエミッタ電極２４Ｅ
が形成される。前記エミッタ電極２４Ｅは、後で説明す
る前記エミッタパターン２３Ｅを縮径するラテラルエッ
チング工程の結果、前記エミッタパターン２３Ｅに対し
て側方に突出し、オーバーハング構造を形成する。前記
エミッタ電極２４Ｅは、前記ベース電極２５Ａを形成す
る際の自己整合マスクとしても作用する。さらに、前記
ベース電極２５Ａを前記エミッタ電極２４を自己整合マ
スクに使いながら形成する際に、前記エミッタ電極２４
上にも、前記ベース電極２５Ａと実質的に同一の組成と
厚さを有する導電層２５Ｂが形成される。
エミッタパターン２３Ｅは前記ベース層２２上において
ベース−エミッタ間の寄生容量を最小化すべく縮径領域
（以下の説明ではエミッタパターン２３と表記する）を
形成し、露出されたベース層２２表面には、図２（Ａ）
に示すリング状のベース電極２５Ａが形成される。また
前記エミッタパターン２３Ｅ上にはエミッタ電極２４Ｅ
が形成される。前記エミッタ電極２４Ｅは、後で説明す
る前記エミッタパターン２３Ｅを縮径するラテラルエッ
チング工程の結果、前記エミッタパターン２３Ｅに対し
て側方に突出し、オーバーハング構造を形成する。前記
エミッタ電極２４Ｅは、前記ベース電極２５Ａを形成す
る際の自己整合マスクとしても作用する。さらに、前記
ベース電極２５Ａを前記エミッタ電極２４を自己整合マ
スクに使いながら形成する際に、前記エミッタ電極２４
上にも、前記ベース電極２５Ａと実質的に同一の組成と
厚さを有する導電層２５Ｂが形成される。
【００２７】一方、前記抵抗素子領域２０Ｂにおいては
前記同じベース層２２上に電極２５Ｃ，２５Ｄが形成さ
れる。すなわち、前記抵抗素子領域２０Ｂ中には、前記
ベース層２２を抵抗体とし、電極２５Ｃ，２５Ｄを端子
とする抵抗素子が形成される。以下の説明では、このよ
うにして形成された抵抗素子を符号２０Ｂで示す。同様
に、前記能動素子領域２０Ａ中に形成されるＨＢＴを符
号２０Ａで示す。
前記同じベース層２２上に電極２５Ｃ，２５Ｄが形成さ
れる。すなわち、前記抵抗素子領域２０Ｂ中には、前記
ベース層２２を抵抗体とし、電極２５Ｃ，２５Ｄを端子
とする抵抗素子が形成される。以下の説明では、このよ
うにして形成された抵抗素子を符号２０Ｂで示す。同様
に、前記能動素子領域２０Ａ中に形成されるＨＢＴを符
号２０Ａで示す。
【００２８】図５（Ａ），（Ｂ）よりわかるように、本
実施例では前記抵抗素子領域１０Ａ中に、前記能動素子
領域２０Ａ中に形成されるエミッタパターン２３Ｅおよ
びエミッタ電極２４Ｅに対応するダミーエミッタパター
ン２３ＤＭおよびダミーエミッタ電極２４ＤＭよりなる
ダミーパターン２４Ｍが形成されており、前記電極２５
Ｃ，２５Ｄは、前記ダミーパターン２４Ｍ中に形成され
た開口部２４Ｍａ，２４Ｍｂにそれぞれ対応して形成さ
れている。さらに前記ダミーエミッタ電極２４ＤＭ上に
は、前記導電層２５Ｂに対応して導電層２５ＤＭが形成
されている。かかる構成により、前記電極２５Ｃ，２５
Ｄの間には、前記ベース層２２を抵抗体とした抵抗素子
が形成される。
実施例では前記抵抗素子領域１０Ａ中に、前記能動素子
領域２０Ａ中に形成されるエミッタパターン２３Ｅおよ
びエミッタ電極２４Ｅに対応するダミーエミッタパター
ン２３ＤＭおよびダミーエミッタ電極２４ＤＭよりなる
ダミーパターン２４Ｍが形成されており、前記電極２５
Ｃ，２５Ｄは、前記ダミーパターン２４Ｍ中に形成され
た開口部２４Ｍａ，２４Ｍｂにそれぞれ対応して形成さ
れている。さらに前記ダミーエミッタ電極２４ＤＭ上に
は、前記導電層２５Ｂに対応して導電層２５ＤＭが形成
されている。かかる構成により、前記電極２５Ｃ，２５
Ｄの間には、前記ベース層２２を抵抗体とした抵抗素子
が形成される。
【００２９】図５（Ａ），（Ｂ）の構造は、さらに図５
（Ｃ）に示すマスク開口部ＭＡ，ＭＢを有するマスクに
より、前記マスク開口部ＭＡ，ＭＢにそれぞれ対応して
レジストパターン２６Ａ，２６Ｂが形成されており、前
記レジストパターン２６Ａ，２６Ｂをマスクに前記ベー
ス層２５上の導電層および前記ベース層２５、さらにそ
の下のコレクタ層２１Ａおよび基板２１をパターニング
することにより、前記能動素子領域２０Ａに対応して第
１のメサ構造が、また前記抵抗素子領域２０Ｂに対応し
て第２のメサ構造が形成される。以下の説明では、前記
第１のメサ領域を符号２０Ａで、第２のメサ領域を符号
２０Ｂで示す。
（Ｃ）に示すマスク開口部ＭＡ，ＭＢを有するマスクに
より、前記マスク開口部ＭＡ，ＭＢにそれぞれ対応して
レジストパターン２６Ａ，２６Ｂが形成されており、前
記レジストパターン２６Ａ，２６Ｂをマスクに前記ベー
ス層２５上の導電層および前記ベース層２５、さらにそ
の下のコレクタ層２１Ａおよび基板２１をパターニング
することにより、前記能動素子領域２０Ａに対応して第
１のメサ構造が、また前記抵抗素子領域２０Ｂに対応し
て第２のメサ構造が形成される。以下の説明では、前記
第１のメサ領域を符号２０Ａで、第２のメサ領域を符号
２０Ｂで示す。
【００３０】図５（Ｃ）のマスクを使った、かかる第１
および第２のメサ構造２０Ａ，２０Ｂの形成の結果、前
記メサ構造２０Ａ上においては前記ベース電極２５Ａ
が、図５（Ａ）の平面図に示すように前記エミッタ電極
２４を囲むリング状に形成される。また、前記メサ構造
２０Ｂ上においては、前記導電層のパターニングの結
果、前記メサ構造２０Ｂの側壁面に沿って、前記電極２
５Ｃ，２５Ｄと同一の組成・同一の厚さを有する導電パ
ターン２５Ｅが、リング状に形成される。
および第２のメサ構造２０Ａ，２０Ｂの形成の結果、前
記メサ構造２０Ａ上においては前記ベース電極２５Ａ
が、図５（Ａ）の平面図に示すように前記エミッタ電極
２４を囲むリング状に形成される。また、前記メサ構造
２０Ｂ上においては、前記導電層のパターニングの結
果、前記メサ構造２０Ｂの側壁面に沿って、前記電極２
５Ｃ，２５Ｄと同一の組成・同一の厚さを有する導電パ
ターン２５Ｅが、リング状に形成される。
【００３１】かかる構成の半導体集積回路装置２０で
は、前記ベース電極２５Ａおよび抵抗電極２５Ｃ，２５
Ｄがエミッタ電極２４あるいはダミーエミッタ電極２４
ＤＭを自己整合マスクに使って形成されるため、図５
（Ｃ）に示す、メサ構造２０Ａ，２０Ｂを形成するため
のマスク工程のほかには、別段のマスク工程を必要とし
ない。また、先に図１（Ａ），（Ｂ）で説明したような
マスク余裕を確保する必要もなく、このためＨＢＴが形
成されるメサ領域２０Ａの面積を可能な限り縮小するこ
とが可能である。
は、前記ベース電極２５Ａおよび抵抗電極２５Ｃ，２５
Ｄがエミッタ電極２４あるいはダミーエミッタ電極２４
ＤＭを自己整合マスクに使って形成されるため、図５
（Ｃ）に示す、メサ構造２０Ａ，２０Ｂを形成するため
のマスク工程のほかには、別段のマスク工程を必要とし
ない。また、先に図１（Ａ），（Ｂ）で説明したような
マスク余裕を確保する必要もなく、このためＨＢＴが形
成されるメサ領域２０Ａの面積を可能な限り縮小するこ
とが可能である。
【００３２】図５（Ａ），（Ｂ）の構造では、前記メサ
領域２０Ｂをイオンミリング法等で形成する場合に、メ
サ側壁面に前記電極２５Ｅのパターニングに付随して、
導電性のパターニング残渣が形成される恐れがあるが、
抵抗素子の電極は、メサ領域２０Ｂの内側に、メサ側壁
面から離間して形成された電極２５Ｃおよび２５Ｄであ
るので、抵抗素子の動作には関係しない。また、抵抗素
子を、前記電極２５Ｃあるいは２５Ｄと電極２５Ｅとの
間に形成することも可能である。
領域２０Ｂをイオンミリング法等で形成する場合に、メ
サ側壁面に前記電極２５Ｅのパターニングに付随して、
導電性のパターニング残渣が形成される恐れがあるが、
抵抗素子の電極は、メサ領域２０Ｂの内側に、メサ側壁
面から離間して形成された電極２５Ｃおよび２５Ｄであ
るので、抵抗素子の動作には関係しない。また、抵抗素
子を、前記電極２５Ｃあるいは２５Ｄと電極２５Ｅとの
間に形成することも可能である。
【００３３】図６（Ａ）〜（Ｃ）および図７（Ｄ），
（Ｅ）は、図５（Ａ），（Ｂ）の半導体集積回路装置２
０の製造工程を示す図である。図中先に説明した部分に
は同一の参照符号を付し、説明を省略する。
（Ｅ）は、図５（Ａ），（Ｂ）の半導体集積回路装置２
０の製造工程を示す図である。図中先に説明した部分に
は同一の参照符号を付し、説明を省略する。
【００３４】図６（Ａ）を参照するに、前記半絶縁性Ｇ
ａＡｓ基板２１上にはｎ型ＧａＡｓよりなる前期コレク
タ層２１Ａがエピタキシャルに形成され、その上にｐ型
ＧａＡｓよりなる前記ベース層２２が、同じくエピタキ
シャルに形成される。さらに前記ベース層２２上にはｎ
+型ＩｎＧａＰよりなるエミッタ層２３がエピタキシャ
ルに形成され、前記エミッタ層２３上には電極層２４が
形成される。
ａＡｓ基板２１上にはｎ型ＧａＡｓよりなる前期コレク
タ層２１Ａがエピタキシャルに形成され、その上にｐ型
ＧａＡｓよりなる前記ベース層２２が、同じくエピタキ
シャルに形成される。さらに前記ベース層２２上にはｎ
+型ＩｎＧａＰよりなるエミッタ層２３がエピタキシャ
ルに形成され、前記エミッタ層２３上には電極層２４が
形成される。
【００３５】次に図６（Ｂ）の工程において、前記電極
層２４上にレジストプロセスにより、前記能動素子領域
２０Ａに対応してレジストパターンＲＡを、また前記抵
抗素子領域２０ＢにレジストパターンＲＢを形成し、前
記レジストパターンＲＡ，ＲＢをマスクに前記電極層２
４およびその下のエミッタ層２３をパターニングし、前
記素子領域２０Ａにおいてはエミッタ電極２４Ｅおよび
エミッタパターン２３Ｅを、前記抵抗素子領域２０Ｂに
おいてはダミーエミッタ電極２４ＤＭおよびダミーエミ
ッタパターン２３ＤＭを形成する。
層２４上にレジストプロセスにより、前記能動素子領域
２０Ａに対応してレジストパターンＲＡを、また前記抵
抗素子領域２０ＢにレジストパターンＲＢを形成し、前
記レジストパターンＲＡ，ＲＢをマスクに前記電極層２
４およびその下のエミッタ層２３をパターニングし、前
記素子領域２０Ａにおいてはエミッタ電極２４Ｅおよび
エミッタパターン２３Ｅを、前記抵抗素子領域２０Ｂに
おいてはダミーエミッタ電極２４ＤＭおよびダミーエミ
ッタパターン２３ＤＭを形成する。
【００３６】図６（Ｂ）中、左側にこのようにして形成
されたダミーエミッタ電極２４ＤＭの平面図を示す。図
６（Ｂ）よりわかるように、前記ダミーエミッタ電極２
４ＤＭ中には前記開口部２４Ｍａ，２４Ｍｂが前記ベー
ス層２２を露出するように形成されている。
されたダミーエミッタ電極２４ＤＭの平面図を示す。図
６（Ｂ）よりわかるように、前記ダミーエミッタ電極２
４ＤＭ中には前記開口部２４Ｍａ，２４Ｍｂが前記ベー
ス層２２を露出するように形成されている。
【００３７】さらにこのようにして前記エミッタパター
ン２３Ｅおよびダミーエミッタパターン２３ＤＭを形成
した後、前記エミッタパターン２３Ｅをラテラルエッチ
ングし、前記エミッタパターン２３Ｅおよびダミーエミ
ッタパターン２３ＤＭを縮径する。
ン２３Ｅおよびダミーエミッタパターン２３ＤＭを形成
した後、前記エミッタパターン２３Ｅをラテラルエッチ
ングし、前記エミッタパターン２３Ｅおよびダミーエミ
ッタパターン２３ＤＭを縮径する。
【００３８】さらに図６（Ｃ）の工程において、前記レ
ジストパターンＲＡ，ＲＢを除去し、前記ベース層２２
上に導電層２５を、前記エミッタ電極２４Ｅおよびダミ
ーエミッタ電極２４ＤＭを自己整合マスクとして使って
堆積する。その結果、前記能動素子領域２０Ａにおいて
は前記導電層２５が前記ベース層上、前記エミッタ電極
２４Ｅの両側の領域に堆積されるのに対し、前記導電層
２５は、前記抵抗素子領域２０Ｂにおいては前記ダミー
エミッタ電極２４ＤＭの外側では一様な導電層を形成す
る。また前記ダミーエミッタ電極２４ＤＭの内側では、
図６（Ｂ）の開口部２４Ｍａ，２４Ｍｂに対応して前記
電極２５Ｃ，２５Ｄが、自己整合プロセスにより形成さ
れる。
ジストパターンＲＡ，ＲＢを除去し、前記ベース層２２
上に導電層２５を、前記エミッタ電極２４Ｅおよびダミ
ーエミッタ電極２４ＤＭを自己整合マスクとして使って
堆積する。その結果、前記能動素子領域２０Ａにおいて
は前記導電層２５が前記ベース層上、前記エミッタ電極
２４Ｅの両側の領域に堆積されるのに対し、前記導電層
２５は、前記抵抗素子領域２０Ｂにおいては前記ダミー
エミッタ電極２４ＤＭの外側では一様な導電層を形成す
る。また前記ダミーエミッタ電極２４ＤＭの内側では、
図６（Ｂ）の開口部２４Ｍａ，２４Ｍｂに対応して前記
電極２５Ｃ，２５Ｄが、自己整合プロセスにより形成さ
れる。
【００３９】また、かかる導電層２５の堆積に伴い、前
記エミッタ電極２４上には前記導電パターン２５Ｂが、
また前記ダミーエミッタ電極２４ＤＭ上には前記導電パ
ターン２５ＤＭが堆積する。
記エミッタ電極２４上には前記導電パターン２５Ｂが、
また前記ダミーエミッタ電極２４ＤＭ上には前記導電パ
ターン２５ＤＭが堆積する。
【００４０】次に図７（Ｄ）の工程において、先に図５
（Ｃ）のマスクを使い、前記能動素子領域２０Ａ上にレ
ジストパターン２６Ａを、前記抵抗素子領域２０Ｂ上に
レジストパターン２６Ｂを形成する。その際、図７
（Ｄ）の左の図に示すように、前記電極２５Ｃ，２５Ｄ
は、前記ダミーエミッタパターン２４ＤＭと共に、前記
レジストパターン２６Ｂ中に完全に含まれていることに
注意すべきである。
（Ｃ）のマスクを使い、前記能動素子領域２０Ａ上にレ
ジストパターン２６Ａを、前記抵抗素子領域２０Ｂ上に
レジストパターン２６Ｂを形成する。その際、図７
（Ｄ）の左の図に示すように、前記電極２５Ｃ，２５Ｄ
は、前記ダミーエミッタパターン２４ＤＭと共に、前記
レジストパターン２６Ｂ中に完全に含まれていることに
注意すべきである。
【００４１】さらに図７（Ｅ）の工程において、前記レ
ジストパターン２６Ａ，２６Ｂをマスクにイオンミリン
グ工程あるいはドライエッチング工程を行い、前記能動
素子領域２０Ａおよび抵抗素子領域２０Ｂに対応してメ
サ構造を形成する。かかるメサ構造の形成に伴って前記
導電層２５もパターニングされ、前記能動素子領域２０
Ａにおいて前記ベース電極２５Ａが、また前記抵抗素子
領域２０Ｂにおいて前記電極２５Ｅが形成される。
ジストパターン２６Ａ，２６Ｂをマスクにイオンミリン
グ工程あるいはドライエッチング工程を行い、前記能動
素子領域２０Ａおよび抵抗素子領域２０Ｂに対応してメ
サ構造を形成する。かかるメサ構造の形成に伴って前記
導電層２５もパターニングされ、前記能動素子領域２０
Ａにおいて前記ベース電極２５Ａが、また前記抵抗素子
領域２０Ｂにおいて前記電極２５Ｅが形成される。
【００４２】先にも説明したように、かかる構成の半導
体集積回路装置２０では、抵抗素子Ｒの端子となる電極
２５Ｃ，２５Ｄがメサ構造２０Ｂの内側に、メサ側壁面
から離間して形成されているため、仮にメサ構造２０Ｂ
の側壁面に導電性のパターニング残渣が付着していて
も、抵抗素子が短絡することはない。また、図７（Ｄ）
に示すように抵抗素子Ｒ’を、電極２５Ｃあるいは２５
Ｄと電極２５Ｅとの間に形成することも可能である。
体集積回路装置２０では、抵抗素子Ｒの端子となる電極
２５Ｃ，２５Ｄがメサ構造２０Ｂの内側に、メサ側壁面
から離間して形成されているため、仮にメサ構造２０Ｂ
の側壁面に導電性のパターニング残渣が付着していて
も、抵抗素子が短絡することはない。また、図７（Ｄ）
に示すように抵抗素子Ｒ’を、電極２５Ｃあるいは２５
Ｄと電極２５Ｅとの間に形成することも可能である。
【００４３】前記ベース電極２５Ａおよび電極２５Ｃ，
２５Ｄは自己整合的に形成されるため、先にも説明した
が、本実施例では図１（Ａ），（Ｂ）の従来の半導体集
積回路の製造の際のようにメサ構造を形成するマスク工
程の他に、電極２５Ａ，２５Ｃ，２５Ｄを形成するため
の別のマスク工程は必要なく、このためマスク合わせの
ための余裕を確保する必要がなく、特に能動素子領域２
０Ａにおいて、メサ領域の面積、従ってベース−コレク
タ間の寄生容量を最小化できる。 ［第２実施例］図８（Ａ），（Ｂ）は、本発明の第２実
施例による半導体集積回路装置３０のうち、抵抗素子領
域２０Ｂの構成を示す、それぞれ平面図および断面図で
ある。ただし図中、先に説明した部分には同一の参照符
号を付し、説明を省略する。また能動素子領域２０Ａに
形成されるＨＢＴの構成は先の実施例と同一であり、説
明を省略する。
２５Ｄは自己整合的に形成されるため、先にも説明した
が、本実施例では図１（Ａ），（Ｂ）の従来の半導体集
積回路の製造の際のようにメサ構造を形成するマスク工
程の他に、電極２５Ａ，２５Ｃ，２５Ｄを形成するため
の別のマスク工程は必要なく、このためマスク合わせの
ための余裕を確保する必要がなく、特に能動素子領域２
０Ａにおいて、メサ領域の面積、従ってベース−コレク
タ間の寄生容量を最小化できる。 ［第２実施例］図８（Ａ），（Ｂ）は、本発明の第２実
施例による半導体集積回路装置３０のうち、抵抗素子領
域２０Ｂの構成を示す、それぞれ平面図および断面図で
ある。ただし図中、先に説明した部分には同一の参照符
号を付し、説明を省略する。また能動素子領域２０Ａに
形成されるＨＢＴの構成は先の実施例と同一であり、説
明を省略する。
【００４４】図８（Ａ），（Ｂ）を参照するに、本実施
例では、前記メサ領域２０Ｂの内側に形成された前記電
極２５Ｃの他に、前記メサ領域２０Ｂの外周に沿って形
成された前記電極２５Ｅが抵抗素子の電極として使われ
る。これに伴い、前記ダミーエミッタ電極２４ＤＭの数
が、先の実施例と異なり、二つに減少されている。ま
た、前記ダミーエミッタ電極２４ＤＭ中の開口部の数
が、二つから一つに減少している。その結果、本実施例
では前記抵抗素子領域２０Ｂの面積を縮小することがで
きる。
例では、前記メサ領域２０Ｂの内側に形成された前記電
極２５Ｃの他に、前記メサ領域２０Ｂの外周に沿って形
成された前記電極２５Ｅが抵抗素子の電極として使われ
る。これに伴い、前記ダミーエミッタ電極２４ＤＭの数
が、先の実施例と異なり、二つに減少されている。ま
た、前記ダミーエミッタ電極２４ＤＭ中の開口部の数
が、二つから一つに減少している。その結果、本実施例
では前記抵抗素子領域２０Ｂの面積を縮小することがで
きる。
【００４５】本実施例では、前記ダミーエミッタ電極２
４ＤＭおよびその上の導電層２５ＤＭを覆うように層間
絶縁膜２７が形成され、前記層間絶縁膜２７中に形成さ
れたコンタクトホール２７Ａ，２７Ｂにおいて前記電極
２５Ｃおよび２５Ｅがそれぞれ露出され、前記コンタク
トホール２７Ａにおいて前記層間絶縁膜２７上に形成さ
れた導体パターン２８Ａが前記電極２５Ｃにコンタクト
する。また、前記層間絶縁膜２７上に形成された別の導
体パターン２８Ｂが、前記コンタクトホール２７Ｂにお
いて前記電極２５Ｅにコンタクトする。
４ＤＭおよびその上の導電層２５ＤＭを覆うように層間
絶縁膜２７が形成され、前記層間絶縁膜２７中に形成さ
れたコンタクトホール２７Ａ，２７Ｂにおいて前記電極
２５Ｃおよび２５Ｅがそれぞれ露出され、前記コンタク
トホール２７Ａにおいて前記層間絶縁膜２７上に形成さ
れた導体パターン２８Ａが前記電極２５Ｃにコンタクト
する。また、前記層間絶縁膜２７上に形成された別の導
体パターン２８Ｂが、前記コンタクトホール２７Ｂにお
いて前記電極２５Ｅにコンタクトする。
【００４６】かかる構成においても、前記抵抗素子の一
方の電極２５Ｃが前記メサ領域２０Ｂの内側に形成され
ているため、仮に前記メサ領域２０Ｂの側壁面に導電性
のパターニング残渣が付着していても、抵抗素子が短絡
を生じることはない。
方の電極２５Ｃが前記メサ領域２０Ｂの内側に形成され
ているため、仮に前記メサ領域２０Ｂの側壁面に導電性
のパターニング残渣が付着していても、抵抗素子が短絡
を生じることはない。
【００４７】図８（Ｃ）は、図８（Ａ），（Ｂ）の抵抗
素子の等価回路図である。
素子の等価回路図である。
【００４８】図８（Ｃ）に示すように、本実施例によ
り、電極２５Ｃと電極２５Ｅとを端子とする抵抗素子が
得られる。 ［第３実施例］図９（Ａ）は、本発明の第３実施例によ
る半導体集積回路装置４０のうち、抵抗素子領域２０Ｂ
の構成を、図９（Ｂ）は前記抵抗素子領域２０Ｂ中に形
成された抵抗素子の等価回路図を示す。ただし図中、先
に説明した部分に対応する部分には同一の参照符号を付
し、説明を省略する。
り、電極２５Ｃと電極２５Ｅとを端子とする抵抗素子が
得られる。 ［第３実施例］図９（Ａ）は、本発明の第３実施例によ
る半導体集積回路装置４０のうち、抵抗素子領域２０Ｂ
の構成を、図９（Ｂ）は前記抵抗素子領域２０Ｂ中に形
成された抵抗素子の等価回路図を示す。ただし図中、先
に説明した部分に対応する部分には同一の参照符号を付
し、説明を省略する。
【００４９】図９（Ａ）を参照するに、本実施例では前
記メサ構造の抵抗素子領域２０Ｂ上に、各々一つの開口
部を有する二つのダミーエミッタ電極２４ＤＭが形成さ
れており、各々の開口部に対応して、電極２５Ｃおよび
２５Ｄが形成されている。
記メサ構造の抵抗素子領域２０Ｂ上に、各々一つの開口
部を有する二つのダミーエミッタ電極２４ＤＭが形成さ
れており、各々の開口部に対応して、電極２５Ｃおよび
２５Ｄが形成されている。
【００５０】図９（Ａ）の抵抗素子も図８（Ｂ）に示し
たのと同様な層間絶縁膜（図示せず）で覆われ、前記層
間絶縁膜上に形成された図８（Ｂ）の導体パターン２８
Ａに対応する導体パターンがコンタクトホールを介して
前記電極２５Ｃに、また前記層間絶縁膜上に形成され
た、前記導体パターン２８Ｂに対応する導体パターンが
コンタクトホールを介して前記電極２５Ｅに、さらに前
記層間絶縁膜上に形成された別の導体パターン２８Ｃ
が、対応するコンタクトホールを介して前記電極２５Ｄ
にコンタクトする。
たのと同様な層間絶縁膜（図示せず）で覆われ、前記層
間絶縁膜上に形成された図８（Ｂ）の導体パターン２８
Ａに対応する導体パターンがコンタクトホールを介して
前記電極２５Ｃに、また前記層間絶縁膜上に形成され
た、前記導体パターン２８Ｂに対応する導体パターンが
コンタクトホールを介して前記電極２５Ｅに、さらに前
記層間絶縁膜上に形成された別の導体パターン２８Ｃ
が、対応するコンタクトホールを介して前記電極２５Ｄ
にコンタクトする。
【００５１】その結果、図９（Ｂ）の等価回路図に示す
ように、ベース層２２が構成する二つの抵抗を直列にし
た抵抗素子が得られる。 ［第４実施例］図１０（Ａ）は、本発明の第４実施例に
よる半導体集積回路装置５０のうち、抵抗素子領域２０
Ｂの構成を、図１０（Ｂ）は前記抵抗素子領域２０Ｂ中
に形成された抵抗素子の等価回路図を示す。ただし図
中、先に説明した部分に対応する部分には同一の参照符
号を付し、説明を省略する。
ように、ベース層２２が構成する二つの抵抗を直列にし
た抵抗素子が得られる。 ［第４実施例］図１０（Ａ）は、本発明の第４実施例に
よる半導体集積回路装置５０のうち、抵抗素子領域２０
Ｂの構成を、図１０（Ｂ）は前記抵抗素子領域２０Ｂ中
に形成された抵抗素子の等価回路図を示す。ただし図
中、先に説明した部分に対応する部分には同一の参照符
号を付し、説明を省略する。
【００５２】図１０（Ａ）を参照するに、本実施例では
前記メサ構造の抵抗素子領域２０Ｂ上に、内部に単一の
開口部を有するリング状の外側ダミーエミッタ電極（２
４ＤＭ）1が形成されており、さらに前記開口部中に、
内部に単一の開口部を有するリング状の内側ダミーエミ
ッタ電極（２４ＤＭ）2が、同心的に形成されている。
さらに、前記ダミーエミッタ電極（２４ＤＭ）1とダミ
ーエミッタ電極（２４ＤＭ）2との間の隙間には前記電
極２５Ｃがリング状に延在し、前記電極２５Ｄは前記ダ
ミーエミッタ電極（２４ＤＭ）2中の開口部に対応して
形成されている。
前記メサ構造の抵抗素子領域２０Ｂ上に、内部に単一の
開口部を有するリング状の外側ダミーエミッタ電極（２
４ＤＭ）1が形成されており、さらに前記開口部中に、
内部に単一の開口部を有するリング状の内側ダミーエミ
ッタ電極（２４ＤＭ）2が、同心的に形成されている。
さらに、前記ダミーエミッタ電極（２４ＤＭ）1とダミ
ーエミッタ電極（２４ＤＭ）2との間の隙間には前記電
極２５Ｃがリング状に延在し、前記電極２５Ｄは前記ダ
ミーエミッタ電極（２４ＤＭ）2中の開口部に対応して
形成されている。
【００５３】図１０（Ａ）の抵抗素子も図８（Ｂ）に示
したのと同様な層間絶縁膜（図示せず）で覆われ、前記
層間絶縁膜上に形成された導体パターン（図示せず）が
対応するコンタクトホールを介して前記電極２５Ｃに、
また前記層間絶縁膜上に形成された、別の導体パターン
（図示せず）が対応するコンタクトホールを介して前記
電極２５Ｅに、さらに前記層間絶縁膜上に形成されたさ
らに別の導体パターン（図示せず）が、対応するコンタ
クトホールを介して前記電極２５Ｄにコンタクトする。
したのと同様な層間絶縁膜（図示せず）で覆われ、前記
層間絶縁膜上に形成された導体パターン（図示せず）が
対応するコンタクトホールを介して前記電極２５Ｃに、
また前記層間絶縁膜上に形成された、別の導体パターン
（図示せず）が対応するコンタクトホールを介して前記
電極２５Ｅに、さらに前記層間絶縁膜上に形成されたさ
らに別の導体パターン（図示せず）が、対応するコンタ
クトホールを介して前記電極２５Ｄにコンタクトする。
【００５４】その結果、図１０（Ｂ）の等価回路図に示
すように、ベース層２２を抵抗とした二つの抵抗素子を
直列にした抵抗素子が得られる。 ［第５実施例］図１１（Ａ），（Ｂ）は、本発明の第５
実施例による半導体集積回路装置６０のうち、抵抗素子
領域２０Ｂの構造を示す。ただし図１１（Ａ）は抵抗素
子領域２０Ｂを示す平面図、図１１（Ｂ）は、図１１
（Ａ）中、ラインＸ−Ｘ’に沿った断面図を、図１１
（Ｃ）は、図１１（Ａ）中、ラインＹ−Ｙ’に沿った断
面図を示す。図中、先に説明した部分に対応する部分に
は同一の参照符号を付し、説明を省略する。
すように、ベース層２２を抵抗とした二つの抵抗素子を
直列にした抵抗素子が得られる。 ［第５実施例］図１１（Ａ），（Ｂ）は、本発明の第５
実施例による半導体集積回路装置６０のうち、抵抗素子
領域２０Ｂの構造を示す。ただし図１１（Ａ）は抵抗素
子領域２０Ｂを示す平面図、図１１（Ｂ）は、図１１
（Ａ）中、ラインＸ−Ｘ’に沿った断面図を、図１１
（Ｃ）は、図１１（Ａ）中、ラインＹ−Ｙ’に沿った断
面図を示す。図中、先に説明した部分に対応する部分に
は同一の参照符号を付し、説明を省略する。
【００５５】図１１（Ａ）を参照するに、本実施例では
前記ダミーエミッタ電極２４ＤＭは細長いリング状に形
成されており、その一部に、図１１（Ｂ）に示す断面構
造の、電極１５Ｃ，１５Ｄを有する第１の抵抗素子が、
また前記第１の抵抗素子から離間して、図１１（Ｃ）に
示す断面構造の、電極２５Ｃおよび２５Ｅを有する第２
の抵抗素子が形成されている。
前記ダミーエミッタ電極２４ＤＭは細長いリング状に形
成されており、その一部に、図１１（Ｂ）に示す断面構
造の、電極１５Ｃ，１５Ｄを有する第１の抵抗素子が、
また前記第１の抵抗素子から離間して、図１１（Ｃ）に
示す断面構造の、電極２５Ｃおよび２５Ｅを有する第２
の抵抗素子が形成されている。
【００５６】ここで、図１１（Ｃ）の断面構造は、先に
図８（Ｂ）で説明した断面構造に対応しているが、図１
１（Ｂ）の断面構造は、先に図３（Ｂ）で説明した抵抗
素子の断面構造に対応している。
図８（Ｂ）で説明した断面構造に対応しているが、図１
１（Ｂ）の断面構造は、先に図３（Ｂ）で説明した抵抗
素子の断面構造に対応している。
【００５７】図３（Ｂ）の抵抗素子では、先にも説明し
たように抵抗素子領域のメサ構造を形成する際に、メサ
側壁に導電性のパターニング残渣が付着すると、電極１
５Ｃと１５Ｄが短絡する恐れがあるが、図１１（Ａ）に
平面図を示す本実施例では前記ダミーエミッタ電極２４
ＤＭが細長い閉じたリングを形成しているため、仮にか
かる導電性のパターニング残渣が付着しても、これらは
リングの内周と外周とに空間的に分離されるため、電極
１５Ｃと１５Ｄとが短絡することはない。その結果図１
１（Ｄ）の等価回路図に示したように、単一の抵抗素子
が形成される。
たように抵抗素子領域のメサ構造を形成する際に、メサ
側壁に導電性のパターニング残渣が付着すると、電極１
５Ｃと１５Ｄが短絡する恐れがあるが、図１１（Ａ）に
平面図を示す本実施例では前記ダミーエミッタ電極２４
ＤＭが細長い閉じたリングを形成しているため、仮にか
かる導電性のパターニング残渣が付着しても、これらは
リングの内周と外周とに空間的に分離されるため、電極
１５Ｃと１５Ｄとが短絡することはない。その結果図１
１（Ｄ）の等価回路図に示したように、単一の抵抗素子
が形成される。
【００５８】図８（Ｂ）の断面構造と図１１（Ｃ）の断
面構造の違いは、前記ダミーエミッタ電極２４ＤＭが本
実施例では細長く延在していることに起因して、図８
（Ｂ）の構造ではリング状であった電極２５Ｅが第１の
電極パターン２５Ｅ1と第２の電極パターン２５Ｅ2に分
割されていることで、その結果、図１１（Ｄ）の等価回
路図に示したように、二つの抵抗素子を直列接続した抵
抗素子が得られる。
面構造の違いは、前記ダミーエミッタ電極２４ＤＭが本
実施例では細長く延在していることに起因して、図８
（Ｂ）の構造ではリング状であった電極２５Ｅが第１の
電極パターン２５Ｅ1と第２の電極パターン２５Ｅ2に分
割されていることで、その結果、図１１（Ｄ）の等価回
路図に示したように、二つの抵抗素子を直列接続した抵
抗素子が得られる。
【００５９】以上の実施例においては、能動素子を化合
物半導体を使ったＨＢＴとしたが、本発明はかかる特定
の実施例に限定されるものではなく、通常のバイポーラ
トランジスタ等、他の能動素子を使う半導体集積回路装
置についても適用が可能である。
物半導体を使ったＨＢＴとしたが、本発明はかかる特定
の実施例に限定されるものではなく、通常のバイポーラ
トランジスタ等、他の能動素子を使う半導体集積回路装
置についても適用が可能である。
【００６０】以上、本発明を好ましい実施例について説
明したが、本発明はかかる特定の実施例に限定されるも
のではなく、特許請求の範囲に記載した要旨内におい
て、様々な変形・変更が可能である。
明したが、本発明はかかる特定の実施例に限定されるも
のではなく、特許請求の範囲に記載した要旨内におい
て、様々な変形・変更が可能である。
【００６１】
【発明の効果】本発明によれば、前記抵抗素子領域中に
おいて抵抗要素の端子となる少なくとも一つの電極は、
前記ダミーパターンを自己整合マスクとして使うことに
より、前記抵抗素子領域を形成するメサ構造中に、メサ
側壁面から離間して形成されるため、前記抵抗素子領域
にメサ構造を形成した場合に、パターニング残渣がメサ
側壁面に残ったとしても、抵抗素子を構成する電極パタ
ーンが短絡することがなく、このため確実に電極パター
ンを形成することができる。その際、前記ダミーパター
ンを能動素子領域中に形成されるエミッタ電極と同時に
形成することにより、抵抗素子形成のために余計な工程
が追加されるのが回避される。
おいて抵抗要素の端子となる少なくとも一つの電極は、
前記ダミーパターンを自己整合マスクとして使うことに
より、前記抵抗素子領域を形成するメサ構造中に、メサ
側壁面から離間して形成されるため、前記抵抗素子領域
にメサ構造を形成した場合に、パターニング残渣がメサ
側壁面に残ったとしても、抵抗素子を構成する電極パタ
ーンが短絡することがなく、このため確実に電極パター
ンを形成することができる。その際、前記ダミーパター
ンを能動素子領域中に形成されるエミッタ電極と同時に
形成することにより、抵抗素子形成のために余計な工程
が追加されるのが回避される。
【図１】（Ａ），（Ｂ）は、従来の半導体集積回路装置
を示す図である。
を示す図である。
【図２】（Ａ），（Ｂ）は、図１の半導体集積回路装置
を製造する際に使われるマスクを示す図である。
を製造する際に使われるマスクを示す図である。
【図３】（Ａ）〜（Ｃ）は、図１の従来の半導体集積回
路装置の可能な改良例を示す図である。
路装置の可能な改良例を示す図である。
【図４】（Ａ）〜（Ｃ）は、図３の半導体集積回路装置
において予測される問題点を示す図である。
において予測される問題点を示す図である。
【図５】（Ａ）〜（Ｃ）は、本発明の第１実施例による
半導体集積回路装置の構成を示す図である。
半導体集積回路装置の構成を示す図である。
【図６】（Ａ）〜（Ｃ）は、本発明第１実施例による半
導体集積回路装置の製造工程を示す図（その１）であ
る。
導体集積回路装置の製造工程を示す図（その１）であ
る。
【図７】（Ｄ）〜（Ｅ）は、本発明第１実施例による半
導体集積回路装置の製造工程を示す図（その２）であ
る。
導体集積回路装置の製造工程を示す図（その２）であ
る。
【図８】（Ａ）〜（Ｃ）は、本発明の第２実施例による
半導体集積回路装置の構成を示す図である。
半導体集積回路装置の構成を示す図である。
【図９】（Ａ），（Ｂ）は、本発明の第３実施例による
半導体集積回路装置の構成を示す図である。
半導体集積回路装置の構成を示す図である。
【図１０】（Ａ），（Ｂ）は、本発明の第４実施例によ
る半導体集積回路装置の構成を示す図である。
る半導体集積回路装置の構成を示す図である。
【図１１】（Ａ）〜（Ｄ）は、本発明の第５実施例によ
る半導体集積回路装置の構成を示す図である。
る半導体集積回路装置の構成を示す図である。
１０，２０ 半導体集積回路装置
１０Ａ，２０Ａ 能動素子領域
１０Ｂ，２０Ｂ 抵抗素子領域
１１，２１ 基板
１１Ａ，２１Ａ コレクタ層
１１Ｂ，２１Ｂ 素子分離溝
１１Ｃ，２１Ｃ 注入アイソレーション領域
１２ ベース層
１３，１３Ａ エミッタパターン
１４ エミッタ電極
１５Ａ，２５Ａ ベース電極
１５Ｃ，１５Ｄ，２５Ｃ，２５Ｄ，２５Ｅ，２５Ｅ1，
２５Ｅ2 抵抗端子電極 １５Ｅ，２５Ｂ，２５ＤＭ 導電層 １５Ｘ 導電性パターニング残渣 １６Ａ，１６Ｂ，２６Ａ，２６Ｂ レジストパターン ２３ＤＭ ダミーエミッタパターン ２４ＤＭ，（２４ＤＭ）1，（２４ＤＭ）2 ダミーエミ
ッタ電極 ２４Ｍ ダミーパターン ２４Ｍａ，２４Ｍｂ 開口部 ２７ 層間絶縁膜 ２７Ａ，２７Ｂ コンタクトホール ２８Ａ，２８Ｂ，２８Ｃ 配線パターン
２５Ｅ2 抵抗端子電極 １５Ｅ，２５Ｂ，２５ＤＭ 導電層 １５Ｘ 導電性パターニング残渣 １６Ａ，１６Ｂ，２６Ａ，２６Ｂ レジストパターン ２３ＤＭ ダミーエミッタパターン ２４ＤＭ，（２４ＤＭ）1，（２４ＤＭ）2 ダミーエミ
ッタ電極 ２４Ｍ ダミーパターン ２４Ｍａ，２４Ｍｂ 開口部 ２７ 層間絶縁膜 ２７Ａ，２７Ｂ コンタクトホール ２８Ａ，２８Ｂ，２８Ｃ 配線パターン
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 29/737
(56)参考文献 特開 平３−133140（ＪＰ，Ａ)
特開 平７−273296（ＪＰ，Ａ)
特開 昭58−92272（ＪＰ，Ａ)
特開 平10−107042（ＪＰ，Ａ)
特開 平10−125695（ＪＰ，Ａ)
特開 昭62−176161（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8222 - 21/8228
H01L 21/8232
H01L 27/06
H01L 27/08
H01L 27/082
H01L 21/33 - 21/331
H01L 21/822
H01L 27/04
H01L 29/68 - 29/737
H01L 21/337 - 21/338
H01L 29/775 - 29/778
H01L 29/80 - 29/812
Claims (16)
- 【請求項１】 基板上に形成されたエピタキシャル層
と、 前記エピタキシャル層の第１の領域に形成された抵抗素
子と、前記エピタキシャル層の第２の領域に形成された
能動素子とよりなる半導体集積回路装置において、 前記第１の領域および第２の領域は、それぞれ第１およ
び第２のメサ構造により画成され、 前記第１の領域上には、互いに対向する第１および第２
の側壁面で画成された第１の電極と、互いに対向する第
３および第４の側壁面で画成された第２の電極とが少な
くとも形成されており、 前記第１の電極は、前記第１および第２の側壁面のいず
れもが、前記第１のメサ構造を囲むメサ側壁面から離間
するような関係をもって、また前記第２の電極は、前記
第４の側壁面が、前記第１のメサ構造の側壁面に対して
連続するように形成されていることを特徴とする半導体
集積回路装置。 - 【請求項２】 前記第１の領域には、前記第１の電極と
第２の電極との間に、前記エピタキシャル層の主面に対
して垂直な方向から見た場合に、前記第２の側壁面に一
致する第１の縁部と、前記第１の縁部に対向し、前記第
３の側壁面の一部に一致する第２の縁部とで画成された
ダミーパターンが形成されていることを特徴とする請求
項１記載の半導体集積回路装置。 - 【請求項３】 前記ダミーパターンは、前記エピタキシ
ャル層の表面から上方に離間して形成されることを特徴
とする請求項２記載の半導体集積回路装置。 - 【請求項４】 前記ダミーパターンは、前記第２の縁部
を含む外周縁により画成され、さらに前記第１の縁部
と、前記エピタキシャル層の主面に対して垂直な方向か
ら見た場合に前記第１の側壁面に一致する第３の縁部と
により画成される開口部を形成されていることを特徴と
する請求項２または３記載の半導体集積回路装置。 - 【請求項５】 前記ダミーパターンは、前記第１の領域
において、前記第２の縁部を一部として含む外周と前記
第１の縁部を一部として含む内周とにより画成された、
閉じた環状のパターンを形成することを特徴とする請求
項２または３記載の半導体集積回路装置。 - 【請求項６】 基板上に形成されたエピタキシャル層
と、 前記エピタキシャル層の第１の領域に形成された抵抗素
子と、前記エピタキシャル層の第２の領域に形成された
能動素子とよりなる半導体集積回路装置において、 前記第１の領域および第２の領域は、それぞれ第１およ
び第２のメサ構造により画成され、 前記第１の領域上には、前記第１のメサ構造の内側に含
まれるように、前記第１のメサ構造を画成するメサ側壁
面から離間して、内側に一または複数の開口部を有する
ダミーパターンが形成されており、 前記エピタキシャル層上には、前記開口部に対応して第
１の電極が、また前記ダミーパターンの外側に第２の電
極が形成されていることを特徴とする半導体集積回路装
置。 - 【請求項７】 前記ダミーパターンは、前記エピタキシ
ャル層の上方に、前記エピタキシャル層の表面から離間
して形成された金属パターンよりなり、前記第1の電極
は前記開口部の形状に一致した形状を有し、前記第２の
電極は前記ダミーパターンの外形に対応した形状を有す
ることを特徴とする請求項６記載の半導体集積回路装
置。 - 【請求項８】 前記第２の電極は、前記メサ側壁面から
連続する側壁面により画成されていることを特徴とする
請求項６または７記載の半導体集積回路装置。 - 【請求項９】 前記開口部内には、内側に別の開口部を
有する別のダミーパターンが、前記開口部の内縁から離
間して形成されており、前記エピタキシャル層上には、
前記別の開口部に対応して、第３の電極が形成されてい
ることを特徴とする請求項６〜８のうち、いずれか一項
記載の半導体集積回路装置。 - 【請求項１０】 基板上に形成されたエピタキシャル層
と、 前記エピタキシャル層の第１の領域に形成された抵抗素
子と、前記エピタキシャル層の第２の領域に形成された
能動素子とよりなる半導体集積回路装置において、 前記第１および第２の領域は、それぞれ第１および第２
のメサ構造により画成され、 前記第１の領域上には、前記第１のメサ構造を少なくと
も一箇所において横切るように、ダミーパターンが形成
されており、 前記ダミーパターンの一の側には第１の電極パターン
が、他の側には第２の電極パターンが形成されており、 前記ダミーパターンは、閉じた環状のパターンを形成す
ることを特徴とする半導体集積回路装置。 - 【請求項１１】 前記能動素子は、前記エピタキシャル
層をベース層とするヘテロバイポーラトランジスタであ
ることを特徴とする請求項１〜１０のうち、いずれか一
項記載の半導体集積回路装置。 - 【請求項１２】 前記ダミーパターンは、前記ヘテロバ
イポーラトランジスタのエミッタ電極と実質的に同一の
組成と厚さを有することを特徴とする請求項１１記載の
半導体集積回路装置。 - 【請求項１３】 基板上にエピタキシャルに形成された
ベース層上に、半導体層と第１の金属電極層とを順次形
成する工程と、 前記第１の金属層および前記半導体層を順次パターニン
グして、前記ベース層の第１の領域において、前記半導
体層に対応したエミッタ層と前記第１の金属電極層に対
応したエミッタ電極とよりなるバイポーラトランジスタ
を、また前記ベース層の第２の領域において、前記半導
体層に対応したダミーエミッタ層と前記第１の金属層に
対応したダミーエミッタ電極とよりなるダミーパターン
とを、同時に形成する工程と、 前記ベース層上に、第２の金属電極層を、前記第１およ
び第２の領域を覆うように、しかも前記第１の領域にお
いては前記エミッタ電極を自己整合マスクとして使い、
前記第２の領域においては前記ダミーパターンを自己整
合マスクとして使いながら堆積する工程と、 前記第１の領域に対応した第１のマスク開口部と前記第
２の領域に対応した第２のマスク開口部を有するマスク
を使い、前記第１の領域において第１のメサ構造を、前
記第２の領域において第２のメサ構造を形成する工程と
よりなる半導体集積回路装置の製造方法。 - 【請求項１４】 前記ダミーパターンを形成する工程
は、前記第２の金属電極層を形成した場合に、前記第２
の領域において、孤立した電極パターンが前記ベース層
上、前記第２のメサ構造の内側に、前記メサ構造の側壁
面から離間して形成されるように実行されることを特徴
とする請求項１３記載の半導体集積回路の製造方法。 - 【請求項１５】 前記ダミーパターンを形成する工程
は、一または複数の開口部が形成されるように実行され
ることを特徴とする請求項１４記載の半導体集積回路装
置の製造方法。 - 【請求項１６】 前記ダミーパターンを形成する工程
は、同心的に配列された複数の環状パターンが形成され
るように実行されることを特徴とする請求項１４記載の
半導体集積回路装置の製造方法。
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|---|---|---|---|
| JP2000085323A JP3421631B2 (ja) | 2000-03-24 | 2000-03-24 | 半導体集積回路装置およびその製造方法 |
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