JP3421631B2 - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
- Publication number
- JP3421631B2 JP3421631B2 JP2000085323A JP2000085323A JP3421631B2 JP 3421631 B2 JP3421631 B2 JP 3421631B2 JP 2000085323 A JP2000085323 A JP 2000085323A JP 2000085323 A JP2000085323 A JP 2000085323A JP 3421631 B2 JP3421631 B2 JP 3421631B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- electrode
- semiconductor integrated
- layer
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 72
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 239000000758 substrate Substances 0.000 claims description 21
- 238000000034 method Methods 0.000 claims description 19
- 238000000059 patterning Methods 0.000 claims description 19
- 239000002184 metal Substances 0.000 claims description 14
- 238000000151 deposition Methods 0.000 claims description 5
- 239000000203 mixture Substances 0.000 claims description 5
- 125000005842 heteroatom Chemical group 0.000 claims description 2
- 230000002093 peripheral effect Effects 0.000 claims 1
- 239000010410 layer Substances 0.000 description 85
- 238000010586 diagram Methods 0.000 description 15
- 239000004020 conductor Substances 0.000 description 13
- 239000011229 interlayer Substances 0.000 description 13
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 8
- 238000002955 isolation Methods 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- 230000003071 parasitic effect Effects 0.000 description 4
- 238000000992 sputter etching Methods 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000003467 diminishing effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/6631—Bipolar junction transistors [BJT] with an active layer made of a group 13/15 material
- H01L29/66318—Heterojunction transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
- H01L27/0647—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. vertical bipolar transistor and bipolar lateral transistor and resistor
- H01L27/0652—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
- H01L27/0658—Vertical bipolar transistor in combination with resistors or capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【0001】
【発明の属する技術分野】本発明は一般に半導体装置に
関し、特に基板上に能動素子と一体的に形成された抵抗
領域を備えた半導体集積回路装置およびその製造方法に
関する。
関し、特に基板上に能動素子と一体的に形成された抵抗
領域を備えた半導体集積回路装置およびその製造方法に
関する。
【0002】一般に半導体装置は基板上に形成されたト
ランジスタ等の能動素子の他に、基板に対してモノリシ
ックに形成された抵抗あるいはキャパシタ等の受動素子
を含んだ半導体集積回路の形で提供される。これらの受
動素子は、能動素子と同時に、可能な限り少ない工程で
形成できるのが好ましく、しかもその際には、前記能動
素子の大きさを最小化できるような工程を採用するのが
好ましい。
ランジスタ等の能動素子の他に、基板に対してモノリシ
ックに形成された抵抗あるいはキャパシタ等の受動素子
を含んだ半導体集積回路の形で提供される。これらの受
動素子は、能動素子と同時に、可能な限り少ない工程で
形成できるのが好ましく、しかもその際には、前記能動
素子の大きさを最小化できるような工程を採用するのが
好ましい。
【0003】
【従来の技術】図1(A),B)は、ヘテロバイポーラ
トランジスタ(HBT)と、これに協働する抵抗素子と
を集積した従来の化合物半導体集積回路装置10の構成
を示す、それぞれ平面図およびライン1−1’に沿った
断面図である。
トランジスタ(HBT)と、これに協働する抵抗素子と
を集積した従来の化合物半導体集積回路装置10の構成
を示す、それぞれ平面図およびライン1−1’に沿った
断面図である。
【0004】図1(B)の断面図を最初に参照するに、
n型GaAsよりなるコレクタ層11Aを含む半絶縁性
GaAs基板11上には薄いp型GaAsよりなるベー
ス層12がエピタキシャルに形成されており、さらに前
記ベース層12上にはn+型GaInPよりなるエミッ
タ層13がエピタキシャルに形成されている。
n型GaAsよりなるコレクタ層11Aを含む半絶縁性
GaAs基板11上には薄いp型GaAsよりなるベー
ス層12がエピタキシャルに形成されており、さらに前
記ベース層12上にはn+型GaInPよりなるエミッ
タ層13がエピタキシャルに形成されている。
【0005】前記基板11は素子分離溝11Bおよび注
入アイソレーション11Cにより、能動素子領域10A
と抵抗素子領域10Bとに分割されており、前記素子分
離溝11Bは前記能動素子領域10Aおよび抵抗素子領
域10Bに対応してメサ構造をそれぞれ形成する。
入アイソレーション11Cにより、能動素子領域10A
と抵抗素子領域10Bとに分割されており、前記素子分
離溝11Bは前記能動素子領域10Aおよび抵抗素子領
域10Bに対応してメサ構造をそれぞれ形成する。
【0006】前記能動素子領域10Aにおいては、前記
エミッタ層13は前記ベース層12上においてベース−
エミッタ間の寄生容量を最小化すべく縮径領域(以下の
説明ではエミッタパターン13と表記する)を形成し、
露出さされたベース層12表面には、図1(A)に示す
リング状のベース電極15Aが形成される。また前記エ
ミッタパターン13上にはエミッタ電極14が形成され
る。前記エミッタ電極14は、前記エミッタパターン1
3を縮径するラテラルエッチング工程の結果、前記エミ
ッタパターン13に対して側方に突出し、オーバーハン
グ構造を形成する。
エミッタ層13は前記ベース層12上においてベース−
エミッタ間の寄生容量を最小化すべく縮径領域(以下の
説明ではエミッタパターン13と表記する)を形成し、
露出さされたベース層12表面には、図1(A)に示す
リング状のベース電極15Aが形成される。また前記エ
ミッタパターン13上にはエミッタ電極14が形成され
る。前記エミッタ電極14は、前記エミッタパターン1
3を縮径するラテラルエッチング工程の結果、前記エミ
ッタパターン13に対して側方に突出し、オーバーハン
グ構造を形成する。
【0007】一方、前記抵抗素子領域10Bにおいては
前記同じベース層12上に電極15C,15Dが形成さ
れる。すなわち、前記抵抗素子領域10B中には、前記
ベース層12を抵抗体とし、電極15C,15Dを端子
とする抵抗素子が形成される。以下の説明では、このよ
うにして形成された抵抗素子を符号10Bで示す。同様
に、前記能動素子領域10A中に形成されるHBTを符
号10Aで示す。
前記同じベース層12上に電極15C,15Dが形成さ
れる。すなわち、前記抵抗素子領域10B中には、前記
ベース層12を抵抗体とし、電極15C,15Dを端子
とする抵抗素子が形成される。以下の説明では、このよ
うにして形成された抵抗素子を符号10Bで示す。同様
に、前記能動素子領域10A中に形成されるHBTを符
号10Aで示す。
【0008】
【発明が解決しようとする課題】ところで、このような
半導体集積回路においては前記抵抗素子を前記能動素子
と共通の工程により形成するのが好ましく、このため前
記HBT10Aのベース電極15Aと前記抵抗素子10
Bの電極15C,15Dとは同時に形成される。
半導体集積回路においては前記抵抗素子を前記能動素子
と共通の工程により形成するのが好ましく、このため前
記HBT10Aのベース電極15Aと前記抵抗素子10
Bの電極15C,15Dとは同時に形成される。
【0009】より具体的に説明すると、前記ベース層1
2上にエミッタパターン13およびエミッタ電極14が
形成された後、前記能動素子領域10Aにおいて前記エ
ミッタ電極14を自己整合マスクとして、前記ベース電
極15Aを形成する導体層の堆積が行われる。かかる前
記エミッタ電極14を自己整合マスクとした導体層の堆
積の結果、前記エミッタ電極14上にも、前記ベース電
極15Aと実質的に同一の組成の電極パターン15Bが
副次的に形成される。
2上にエミッタパターン13およびエミッタ電極14が
形成された後、前記能動素子領域10Aにおいて前記エ
ミッタ電極14を自己整合マスクとして、前記ベース電
極15Aを形成する導体層の堆積が行われる。かかる前
記エミッタ電極14を自己整合マスクとした導体層の堆
積の結果、前記エミッタ電極14上にも、前記ベース電
極15Aと実質的に同一の組成の電極パターン15Bが
副次的に形成される。
【0010】かかる導体層の堆積の結果、前記抵抗素子
領域10Bにおいても先に説明したように前記電極15
Cおよび15Dが同時に形成されるが、前記電極15C
および15Dは抵抗素子の異なった端子を形成するため
相互に離間させる必要があり、このためマスクを使った
パターニングが必要になる。
領域10Bにおいても先に説明したように前記電極15
Cおよび15Dが同時に形成されるが、前記電極15C
および15Dは抵抗素子の異なった端子を形成するため
相互に離間させる必要があり、このためマスクを使った
パターニングが必要になる。
【0011】このような事情で、前記HBT10Aのベ
ース電極15Aの形成には、前記エミッタ電極14が自
己整合マスクとして使われるので格別のマスクは必要な
いにもかかわらず、前記電極15Cおよび15Dをパタ
ーニングするために、従来は図2(A)に示す、前記電
極パターン15A、15Cおよび15Dに対応した開口
部P1〜P3を有するマスクが使われていた。
ース電極15Aの形成には、前記エミッタ電極14が自
己整合マスクとして使われるので格別のマスクは必要な
いにもかかわらず、前記電極15Cおよび15Dをパタ
ーニングするために、従来は図2(A)に示す、前記電
極パターン15A、15Cおよび15Dに対応した開口
部P1〜P3を有するマスクが使われていた。
【0012】一方、このような従来の半導体集積回路の
製造方法では、前記素子分離溝11Bを形成するために
図2(B)に示す、それぞれメサ領域10Aおよび10
Bに対応する開口部Q1およびQ2を有する別のマスクを
使ったメサ形成工程が必要であり、結局前記電極15A
および15C,15Dを形成するマスク工程と、前記メ
サ領域10Aおよび10Bを形成するマスク工程とを、
図2(A),(B)に示す別々のマスクを使って別々に
行う必要があった。しかし、このような別々のマスクを
使うパターニング工程では、マスクの位置ずれを許容す
るために、前記それぞれのメサ領域を必要以上に大きく
設定する必要があり、その結果特にHBT10Aにおい
てベース−コレクタ間の寄生容量が増大し、動作速度が
低下する問題が生じていた。図1(B)は、前記図2
(B)のマスクにより形成されたレジストパターン16
A,16Bをも示している。ただし、前記レジストパタ
ーン16Aは前記開口部Q1に対応し、前記レジストパ
ターン16Bは前記開口部Q 2に対応する。
製造方法では、前記素子分離溝11Bを形成するために
図2(B)に示す、それぞれメサ領域10Aおよび10
Bに対応する開口部Q1およびQ2を有する別のマスクを
使ったメサ形成工程が必要であり、結局前記電極15A
および15C,15Dを形成するマスク工程と、前記メ
サ領域10Aおよび10Bを形成するマスク工程とを、
図2(A),(B)に示す別々のマスクを使って別々に
行う必要があった。しかし、このような別々のマスクを
使うパターニング工程では、マスクの位置ずれを許容す
るために、前記それぞれのメサ領域を必要以上に大きく
設定する必要があり、その結果特にHBT10Aにおい
てベース−コレクタ間の寄生容量が増大し、動作速度が
低下する問題が生じていた。図1(B)は、前記図2
(B)のマスクにより形成されたレジストパターン16
A,16Bをも示している。ただし、前記レジストパタ
ーン16Aは前記開口部Q1に対応し、前記レジストパ
ターン16Bは前記開口部Q 2に対応する。
【0013】この問題を解決するために、例えば前記抵
抗素子領域10Bにおいても能動素子領域10Aと同じ
ような自己整合マスクを形成し、これにより前記電極1
5Cおよび15Dを分離させることにより、図2(A)
の電極15Cおよび15Dをパターニングするマスクを
省略することも考えられよう。この場合には、マスク工
程は図2(B)のメサ構造を形成するマスクを使った工
程だけですみ、その結果マスクのずれを考慮する必要が
なく、前記HBT10Aの面積を最小化することができ
ると考えられる。
抗素子領域10Bにおいても能動素子領域10Aと同じ
ような自己整合マスクを形成し、これにより前記電極1
5Cおよび15Dを分離させることにより、図2(A)
の電極15Cおよび15Dをパターニングするマスクを
省略することも考えられよう。この場合には、マスク工
程は図2(B)のメサ構造を形成するマスクを使った工
程だけですみ、その結果マスクのずれを考慮する必要が
なく、前記HBT10Aの面積を最小化することができ
ると考えられる。
【0014】図3(A)〜(C)は、かかる自己整合マ
スクを抵抗素子領域にも形成した場合の半導体集積回路
の製造方法を示す図である。ただし、図3(A)〜
(C)は、先にも説明したように、図1(A)、(B)
の従来の半導体集積回路の問題点を解決するために考え
られる選択肢の一つであり、従来より公知のものではな
い。図3(A)〜(C)中、先に説明した部分には同一
の参照符号を付し、説明を省略する。
スクを抵抗素子領域にも形成した場合の半導体集積回路
の製造方法を示す図である。ただし、図3(A)〜
(C)は、先にも説明したように、図1(A)、(B)
の従来の半導体集積回路の問題点を解決するために考え
られる選択肢の一つであり、従来より公知のものではな
い。図3(A)〜(C)中、先に説明した部分には同一
の参照符号を付し、説明を省略する。
【0015】図3(A),(B)を参照するに、前記抵
抗素子領域10B中には前記縮径エミッタ領域13に対
応した縮径ダミーエミッタ領域13Aが形成されてお
り、さらも前記縮径ダミーエミッタ領域13A上には前
記エミッタ電極14に対応したダミーエミッタ電極14
Aが形成されている。さらに前記ベース層12上におい
ては前記HBT10Aのベース電極15Aの形成と同時
に導電層が、前記ダミーエミッタ電極14Aを自己整合
マスクにして堆積され、その結果前記ダミーエミッタ電
極14Aの一方に電極15Cが、他方に電極15Dが形
成される。前記電極15Cと15Dとが確実に分離され
るように、前記ダミーエミッタ電極14Aは、前記電極
15C,15Dよりも多少大きい幅を有するように形成
される。また、前記ダミーエミッタ電極14A上には前
記電極15C,15Dと同一の組成のダミー電極パター
ン15Eが、副次的に形成される。
抗素子領域10B中には前記縮径エミッタ領域13に対
応した縮径ダミーエミッタ領域13Aが形成されてお
り、さらも前記縮径ダミーエミッタ領域13A上には前
記エミッタ電極14に対応したダミーエミッタ電極14
Aが形成されている。さらに前記ベース層12上におい
ては前記HBT10Aのベース電極15Aの形成と同時
に導電層が、前記ダミーエミッタ電極14Aを自己整合
マスクにして堆積され、その結果前記ダミーエミッタ電
極14Aの一方に電極15Cが、他方に電極15Dが形
成される。前記電極15Cと15Dとが確実に分離され
るように、前記ダミーエミッタ電極14Aは、前記電極
15C,15Dよりも多少大きい幅を有するように形成
される。また、前記ダミーエミッタ電極14A上には前
記電極15C,15Dと同一の組成のダミー電極パター
ン15Eが、副次的に形成される。
【0016】このようにしてベース電極15Aおよび抵
抗素子電極15C,15Dを形成した後、さらに図3
(C)に示す開口部Q1,Q2を有するマスクを使い、図
3(B)に示すようにレジストパターン16A,16B
をそれぞれ能動素子領域10Aおよび抵抗素子領域10
B上に形成し、前記レジストパターン16A,16Bを
マスクに典型的にはイオンミリングあるいはドライエッ
チングを行うことにより、メサ領域10A,10Bを形
成する。
抗素子電極15C,15Dを形成した後、さらに図3
(C)に示す開口部Q1,Q2を有するマスクを使い、図
3(B)に示すようにレジストパターン16A,16B
をそれぞれ能動素子領域10Aおよび抵抗素子領域10
B上に形成し、前記レジストパターン16A,16Bを
マスクに典型的にはイオンミリングあるいはドライエッ
チングを行うことにより、メサ領域10A,10Bを形
成する。
【0017】このような方法によれば、図2(A),
(B)に示すような二種類のマスクを別々に使う必要が
なくなり、その結果図3(C)のマスクを使ったメサ形
成工程において、前記能動素子形成領域10Aの面積、
すなわちHBTの面積を最小化することが可能になると
考えられる。
(B)に示すような二種類のマスクを別々に使う必要が
なくなり、その結果図3(C)のマスクを使ったメサ形
成工程において、前記能動素子形成領域10Aの面積、
すなわちHBTの面積を最小化することが可能になると
考えられる。
【0018】しかし、このようにして形成した抵抗素子
10Bにおいては、図4(A)〜(C)に示すように、
前記抵抗素子形成領域10Bにおけるメサ形成に伴っ
て、導電性パターン15Xが、前記メサ領域10Bの周
囲に形成され、前記電極15C,15Dを短絡させる恐
れがあると考えられる。ただし図4(A)〜(C)中、
先に説明した部分には同一の参照符号を付し、説明を省
略する。このうち図4(A)は前記抵抗素子領域10B
の平面図を、図4(B)は図4(A)中、線A−A’に
沿った断面を、また図4(C)は図4(A)中、線B−
B’に沿った断面を示す。
10Bにおいては、図4(A)〜(C)に示すように、
前記抵抗素子形成領域10Bにおけるメサ形成に伴っ
て、導電性パターン15Xが、前記メサ領域10Bの周
囲に形成され、前記電極15C,15Dを短絡させる恐
れがあると考えられる。ただし図4(A)〜(C)中、
先に説明した部分には同一の参照符号を付し、説明を省
略する。このうち図4(A)は前記抵抗素子領域10B
の平面図を、図4(B)は図4(A)中、線A−A’に
沿った断面を、また図4(C)は図4(A)中、線B−
B’に沿った断面を示す。
【0019】図4(A)〜(C)を参照するに、上記図
3(A)〜(C)の工程で形成した半導体集積回路で
は、前記レジストパターン16Bを使ったメサ構造のパ
ターニングが、図4(B)よりわかるように前記電極パ
ターン15C、15Dの一部を切るようになされる場合
があり、そのような場合には、導電性のパターニング残
渣15Xが図4(A),(C)に示すように前記メサ構
造10Bの側壁に付着する恐れがある。このようなパタ
ーニング残渣15Xは前記電極15C,15Dを短絡さ
せる可能性がある。
3(A)〜(C)の工程で形成した半導体集積回路で
は、前記レジストパターン16Bを使ったメサ構造のパ
ターニングが、図4(B)よりわかるように前記電極パ
ターン15C、15Dの一部を切るようになされる場合
があり、そのような場合には、導電性のパターニング残
渣15Xが図4(A),(C)に示すように前記メサ構
造10Bの側壁に付着する恐れがある。このようなパタ
ーニング残渣15Xは前記電極15C,15Dを短絡さ
せる可能性がある。
【0020】そこで、本発明は上記の課題を解決した、
新規で有用な半導体装置およびその製造方法を提供する
ことを概括的課題とする。
新規で有用な半導体装置およびその製造方法を提供する
ことを概括的課題とする。
【0021】本発明のより具体的な課題は、基板上に能
動素子と抵抗素子とをモノリシックに形成した半導体集
積回路装置において、能動素子の面積を最小化でき、さ
らにマスク工程の数を減らし、しかも抵抗素子の短絡の
危険を解消した製造方法、およびかかる製造方法により
製造される半導体集積回路装置を提供することにある。
動素子と抵抗素子とをモノリシックに形成した半導体集
積回路装置において、能動素子の面積を最小化でき、さ
らにマスク工程の数を減らし、しかも抵抗素子の短絡の
危険を解消した製造方法、およびかかる製造方法により
製造される半導体集積回路装置を提供することにある。
【0022】
【課題を解決するための手段】本発明は、上記の課題
を、基板上に形成されたエピタキシャル層と、前記エピ
タキシャル層の第1の領域に形成された抵抗素子と、前
記エピタキシャル層の第2の領域に形成された能動素子
とよりなる半導体集積回路装置において、前記第1の領
域および第2の領域は、それぞれ第1および第2のメサ
構造により画成され、前記第1の領域上には、互いに対
向する第1および第2の側壁面で画成された第1の電極
と、互いに対向する第3および第4の側壁面で画成され
た第2の電極とが少なくとも形成されており、前記第1
の電極は、前記第1および第2の側壁面のいずれもが、
前記第1のメサ構造を囲むメサ側壁面から離間するよう
な関係をもって、また前記第2の電極は、前記第4の側
壁面が、前記第1のメサ構造の側壁面に対して連続する
ように形成されていることを特徴とする半導体集積回路
装置により、または基板上に形成されたエピタキシャル
層と、前記エピタキシャル層の第1の領域に形成された
抵抗素子と、前記エピタキシャル層の第2の領域に形成
された能動素子とよりなる半導体集積回路装置におい
て、前記第1の領域および第2の領域は、それぞれ第1
および第2のメサ構造により画成され、前記第1の領域
上には、前記第1のメサ構造の内側に含まれるように、
前記第1のメサ構造を画成するメサ側壁面から離間し
て、内側に一または複数の開口部を有するダミーパター
ンが形成されており、前記エピタキシャル層上には、前
記開口部に対応して第1の電極が、また前記ダミーパタ
ーンの外側に第2の電極が形成されていることを特徴と
する半導体集積回路装置により、または基板上に形成さ
れたエピタキシャル層と、前記エピタキシャル層の第1
の領域に形成された抵抗素子と、前記エピタキシャル層
の第2の領域に形成された能動素子とよりなる半導体集
積回路装置において、前記第1および第2の領域は、そ
れぞれ第1および第2のメサ構造により画成され、前記
第1の領域上には、前記第1のメサ構造を少なくとも一
箇所において横切るように、ダミーパターンが形成され
ており、前記ダミーパターンの一の側には第1の電極パ
ターンが、他の側には第2の電極パターンが形成されて
おり、前記ダミーパターンは、閉じた環状のパターンを
形成することを特徴とする半導体集積回路装置により、
または基板上にエピタキシャルに形成されたベース層上
に、半導体層と第1の金属電極層とを順次形成する工程
と、前記第1の金属層および前記半導体層を順次パター
ニングして、前記ベース層の第1の領域において、前記
半導体層に対応したエミッタ層と前記第1の金属電極層
に対応したエミッタ電極とよりなるバイポーラトランジ
スタを、また前記ベース層層の第2の領域において、前
記半導体層に対応したダミーエミッタ層と前記第1の金
属層に対応したダミーエミッタ電極とよりなるダミーパ
ターンとを、同時に形成する工程と、前記ベース層上
に、第2の金属電極層を、前記第1および第2の領域を
覆うように、しかも前記第1の領域においては前記エミ
ッタ電極を自己整合マスクとして使い、前記第2の領域
においては前記ダミーパターンを自己整合マスクとして
使いながら堆積する工程と、前記第1の領域に対応した
第1のマスク開口部と前記第2の領域に対応した第2の
マスク開口部を有するマスクを使い、前記第1の領域に
おいて第1のメサ構造を、前記第2の領域において第2
のメサ構造を形成する工程とよりなる半導体集積回路装
置の製造方法により、解決する。[作用]本発明によれ
ば、前記抵抗素子領域中において抵抗要素の端子となる
少なくとも一つの電極は、前記ダミーパターンを自己整
合マスクとして使うことにより、前記抵抗素子領域を形
成するメサ構造中に、メサ側壁面から離間して形成され
るため、前記抵抗素子領域にメサ構造を形成した場合
に、パターニング残渣がメサ側壁面に残ったとしても、
抵抗素子を構成する電極パターンが短絡することがな
く、このため確実に電極パターンを形成することができ
る。その際、前記ダミーパターンを能動素子領域中に形
成されるエミッタ電極と同時に形成することにより、抵
抗素子形成のために余計な工程が追加されるのが回避さ
れる。
を、基板上に形成されたエピタキシャル層と、前記エピ
タキシャル層の第1の領域に形成された抵抗素子と、前
記エピタキシャル層の第2の領域に形成された能動素子
とよりなる半導体集積回路装置において、前記第1の領
域および第2の領域は、それぞれ第1および第2のメサ
構造により画成され、前記第1の領域上には、互いに対
向する第1および第2の側壁面で画成された第1の電極
と、互いに対向する第3および第4の側壁面で画成され
た第2の電極とが少なくとも形成されており、前記第1
の電極は、前記第1および第2の側壁面のいずれもが、
前記第1のメサ構造を囲むメサ側壁面から離間するよう
な関係をもって、また前記第2の電極は、前記第4の側
壁面が、前記第1のメサ構造の側壁面に対して連続する
ように形成されていることを特徴とする半導体集積回路
装置により、または基板上に形成されたエピタキシャル
層と、前記エピタキシャル層の第1の領域に形成された
抵抗素子と、前記エピタキシャル層の第2の領域に形成
された能動素子とよりなる半導体集積回路装置におい
て、前記第1の領域および第2の領域は、それぞれ第1
および第2のメサ構造により画成され、前記第1の領域
上には、前記第1のメサ構造の内側に含まれるように、
前記第1のメサ構造を画成するメサ側壁面から離間し
て、内側に一または複数の開口部を有するダミーパター
ンが形成されており、前記エピタキシャル層上には、前
記開口部に対応して第1の電極が、また前記ダミーパタ
ーンの外側に第2の電極が形成されていることを特徴と
する半導体集積回路装置により、または基板上に形成さ
れたエピタキシャル層と、前記エピタキシャル層の第1
の領域に形成された抵抗素子と、前記エピタキシャル層
の第2の領域に形成された能動素子とよりなる半導体集
積回路装置において、前記第1および第2の領域は、そ
れぞれ第1および第2のメサ構造により画成され、前記
第1の領域上には、前記第1のメサ構造を少なくとも一
箇所において横切るように、ダミーパターンが形成され
ており、前記ダミーパターンの一の側には第1の電極パ
ターンが、他の側には第2の電極パターンが形成されて
おり、前記ダミーパターンは、閉じた環状のパターンを
形成することを特徴とする半導体集積回路装置により、
または基板上にエピタキシャルに形成されたベース層上
に、半導体層と第1の金属電極層とを順次形成する工程
と、前記第1の金属層および前記半導体層を順次パター
ニングして、前記ベース層の第1の領域において、前記
半導体層に対応したエミッタ層と前記第1の金属電極層
に対応したエミッタ電極とよりなるバイポーラトランジ
スタを、また前記ベース層層の第2の領域において、前
記半導体層に対応したダミーエミッタ層と前記第1の金
属層に対応したダミーエミッタ電極とよりなるダミーパ
ターンとを、同時に形成する工程と、前記ベース層上
に、第2の金属電極層を、前記第1および第2の領域を
覆うように、しかも前記第1の領域においては前記エミ
ッタ電極を自己整合マスクとして使い、前記第2の領域
においては前記ダミーパターンを自己整合マスクとして
使いながら堆積する工程と、前記第1の領域に対応した
第1のマスク開口部と前記第2の領域に対応した第2の
マスク開口部を有するマスクを使い、前記第1の領域に
おいて第1のメサ構造を、前記第2の領域において第2
のメサ構造を形成する工程とよりなる半導体集積回路装
置の製造方法により、解決する。[作用]本発明によれ
ば、前記抵抗素子領域中において抵抗要素の端子となる
少なくとも一つの電極は、前記ダミーパターンを自己整
合マスクとして使うことにより、前記抵抗素子領域を形
成するメサ構造中に、メサ側壁面から離間して形成され
るため、前記抵抗素子領域にメサ構造を形成した場合
に、パターニング残渣がメサ側壁面に残ったとしても、
抵抗素子を構成する電極パターンが短絡することがな
く、このため確実に電極パターンを形成することができ
る。その際、前記ダミーパターンを能動素子領域中に形
成されるエミッタ電極と同時に形成することにより、抵
抗素子形成のために余計な工程が追加されるのが回避さ
れる。
【0023】
【発明の実施の形態】[第1実施例]図5(A)〜
(C)は、本発明の第1実施例による半導体集積回路装
置20の構成を示す。ただし図5(A)は前記半導体集
積回路装置20の平面図を、図5(B)は図5(A)
中、ライン5−5’に沿った断面図を示す。
(C)は、本発明の第1実施例による半導体集積回路装
置20の構成を示す。ただし図5(A)は前記半導体集
積回路装置20の平面図を、図5(B)は図5(A)
中、ライン5−5’に沿った断面図を示す。
【0024】図5(A)を参照するに、n型GaAsよ
りなるコレクタ層21Aを含む半絶縁性GaAs基板2
1上には薄いp型GaAsよりなるベース層22がエピ
タキシャルに形成されており、さらに前記ベース層22
上にはn+型GaInPよりなるエミッタパターン23
Eがエピタキシャルに形成されている。
りなるコレクタ層21Aを含む半絶縁性GaAs基板2
1上には薄いp型GaAsよりなるベース層22がエピ
タキシャルに形成されており、さらに前記ベース層22
上にはn+型GaInPよりなるエミッタパターン23
Eがエピタキシャルに形成されている。
【0025】前記基板21は素子分離溝21Bにより、
能動素子領域20Aと抵抗素子領域20Bとに分割され
ており、前記素子分離溝21Bは前記能動素子領域20
Aおよび抵抗素子領域20Bに対応してメサ構造をそれ
ぞれ形成する。前記能動素子領域20A直下には、図示
は省略するがn+型の埋め込みコレクタコンタクト層が
形成されている。
能動素子領域20Aと抵抗素子領域20Bとに分割され
ており、前記素子分離溝21Bは前記能動素子領域20
Aおよび抵抗素子領域20Bに対応してメサ構造をそれ
ぞれ形成する。前記能動素子領域20A直下には、図示
は省略するがn+型の埋め込みコレクタコンタクト層が
形成されている。
【0026】前記能動素子領域20Aにおいては、前記
エミッタパターン23Eは前記ベース層22上において
ベース−エミッタ間の寄生容量を最小化すべく縮径領域
(以下の説明ではエミッタパターン23と表記する)を
形成し、露出されたベース層22表面には、図2(A)
に示すリング状のベース電極25Aが形成される。また
前記エミッタパターン23E上にはエミッタ電極24E
が形成される。前記エミッタ電極24Eは、後で説明す
る前記エミッタパターン23Eを縮径するラテラルエッ
チング工程の結果、前記エミッタパターン23Eに対し
て側方に突出し、オーバーハング構造を形成する。前記
エミッタ電極24Eは、前記ベース電極25Aを形成す
る際の自己整合マスクとしても作用する。さらに、前記
ベース電極25Aを前記エミッタ電極24を自己整合マ
スクに使いながら形成する際に、前記エミッタ電極24
上にも、前記ベース電極25Aと実質的に同一の組成と
厚さを有する導電層25Bが形成される。
エミッタパターン23Eは前記ベース層22上において
ベース−エミッタ間の寄生容量を最小化すべく縮径領域
(以下の説明ではエミッタパターン23と表記する)を
形成し、露出されたベース層22表面には、図2(A)
に示すリング状のベース電極25Aが形成される。また
前記エミッタパターン23E上にはエミッタ電極24E
が形成される。前記エミッタ電極24Eは、後で説明す
る前記エミッタパターン23Eを縮径するラテラルエッ
チング工程の結果、前記エミッタパターン23Eに対し
て側方に突出し、オーバーハング構造を形成する。前記
エミッタ電極24Eは、前記ベース電極25Aを形成す
る際の自己整合マスクとしても作用する。さらに、前記
ベース電極25Aを前記エミッタ電極24を自己整合マ
スクに使いながら形成する際に、前記エミッタ電極24
上にも、前記ベース電極25Aと実質的に同一の組成と
厚さを有する導電層25Bが形成される。
【0027】一方、前記抵抗素子領域20Bにおいては
前記同じベース層22上に電極25C,25Dが形成さ
れる。すなわち、前記抵抗素子領域20B中には、前記
ベース層22を抵抗体とし、電極25C,25Dを端子
とする抵抗素子が形成される。以下の説明では、このよ
うにして形成された抵抗素子を符号20Bで示す。同様
に、前記能動素子領域20A中に形成されるHBTを符
号20Aで示す。
前記同じベース層22上に電極25C,25Dが形成さ
れる。すなわち、前記抵抗素子領域20B中には、前記
ベース層22を抵抗体とし、電極25C,25Dを端子
とする抵抗素子が形成される。以下の説明では、このよ
うにして形成された抵抗素子を符号20Bで示す。同様
に、前記能動素子領域20A中に形成されるHBTを符
号20Aで示す。
【0028】図5(A),(B)よりわかるように、本
実施例では前記抵抗素子領域10A中に、前記能動素子
領域20A中に形成されるエミッタパターン23Eおよ
びエミッタ電極24Eに対応するダミーエミッタパター
ン23DMおよびダミーエミッタ電極24DMよりなる
ダミーパターン24Mが形成されており、前記電極25
C,25Dは、前記ダミーパターン24M中に形成され
た開口部24Ma,24Mbにそれぞれ対応して形成さ
れている。さらに前記ダミーエミッタ電極24DM上に
は、前記導電層25Bに対応して導電層25DMが形成
されている。かかる構成により、前記電極25C,25
Dの間には、前記ベース層22を抵抗体とした抵抗素子
が形成される。
実施例では前記抵抗素子領域10A中に、前記能動素子
領域20A中に形成されるエミッタパターン23Eおよ
びエミッタ電極24Eに対応するダミーエミッタパター
ン23DMおよびダミーエミッタ電極24DMよりなる
ダミーパターン24Mが形成されており、前記電極25
C,25Dは、前記ダミーパターン24M中に形成され
た開口部24Ma,24Mbにそれぞれ対応して形成さ
れている。さらに前記ダミーエミッタ電極24DM上に
は、前記導電層25Bに対応して導電層25DMが形成
されている。かかる構成により、前記電極25C,25
Dの間には、前記ベース層22を抵抗体とした抵抗素子
が形成される。
【0029】図5(A),(B)の構造は、さらに図5
(C)に示すマスク開口部MA,MBを有するマスクに
より、前記マスク開口部MA,MBにそれぞれ対応して
レジストパターン26A,26Bが形成されており、前
記レジストパターン26A,26Bをマスクに前記ベー
ス層25上の導電層および前記ベース層25、さらにそ
の下のコレクタ層21Aおよび基板21をパターニング
することにより、前記能動素子領域20Aに対応して第
1のメサ構造が、また前記抵抗素子領域20Bに対応し
て第2のメサ構造が形成される。以下の説明では、前記
第1のメサ領域を符号20Aで、第2のメサ領域を符号
20Bで示す。
(C)に示すマスク開口部MA,MBを有するマスクに
より、前記マスク開口部MA,MBにそれぞれ対応して
レジストパターン26A,26Bが形成されており、前
記レジストパターン26A,26Bをマスクに前記ベー
ス層25上の導電層および前記ベース層25、さらにそ
の下のコレクタ層21Aおよび基板21をパターニング
することにより、前記能動素子領域20Aに対応して第
1のメサ構造が、また前記抵抗素子領域20Bに対応し
て第2のメサ構造が形成される。以下の説明では、前記
第1のメサ領域を符号20Aで、第2のメサ領域を符号
20Bで示す。
【0030】図5(C)のマスクを使った、かかる第1
および第2のメサ構造20A,20Bの形成の結果、前
記メサ構造20A上においては前記ベース電極25A
が、図5(A)の平面図に示すように前記エミッタ電極
24を囲むリング状に形成される。また、前記メサ構造
20B上においては、前記導電層のパターニングの結
果、前記メサ構造20Bの側壁面に沿って、前記電極2
5C,25Dと同一の組成・同一の厚さを有する導電パ
ターン25Eが、リング状に形成される。
および第2のメサ構造20A,20Bの形成の結果、前
記メサ構造20A上においては前記ベース電極25A
が、図5(A)の平面図に示すように前記エミッタ電極
24を囲むリング状に形成される。また、前記メサ構造
20B上においては、前記導電層のパターニングの結
果、前記メサ構造20Bの側壁面に沿って、前記電極2
5C,25Dと同一の組成・同一の厚さを有する導電パ
ターン25Eが、リング状に形成される。
【0031】かかる構成の半導体集積回路装置20で
は、前記ベース電極25Aおよび抵抗電極25C,25
Dがエミッタ電極24あるいはダミーエミッタ電極24
DMを自己整合マスクに使って形成されるため、図5
(C)に示す、メサ構造20A,20Bを形成するため
のマスク工程のほかには、別段のマスク工程を必要とし
ない。また、先に図1(A),(B)で説明したような
マスク余裕を確保する必要もなく、このためHBTが形
成されるメサ領域20Aの面積を可能な限り縮小するこ
とが可能である。
は、前記ベース電極25Aおよび抵抗電極25C,25
Dがエミッタ電極24あるいはダミーエミッタ電極24
DMを自己整合マスクに使って形成されるため、図5
(C)に示す、メサ構造20A,20Bを形成するため
のマスク工程のほかには、別段のマスク工程を必要とし
ない。また、先に図1(A),(B)で説明したような
マスク余裕を確保する必要もなく、このためHBTが形
成されるメサ領域20Aの面積を可能な限り縮小するこ
とが可能である。
【0032】図5(A),(B)の構造では、前記メサ
領域20Bをイオンミリング法等で形成する場合に、メ
サ側壁面に前記電極25Eのパターニングに付随して、
導電性のパターニング残渣が形成される恐れがあるが、
抵抗素子の電極は、メサ領域20Bの内側に、メサ側壁
面から離間して形成された電極25Cおよび25Dであ
るので、抵抗素子の動作には関係しない。また、抵抗素
子を、前記電極25Cあるいは25Dと電極25Eとの
間に形成することも可能である。
領域20Bをイオンミリング法等で形成する場合に、メ
サ側壁面に前記電極25Eのパターニングに付随して、
導電性のパターニング残渣が形成される恐れがあるが、
抵抗素子の電極は、メサ領域20Bの内側に、メサ側壁
面から離間して形成された電極25Cおよび25Dであ
るので、抵抗素子の動作には関係しない。また、抵抗素
子を、前記電極25Cあるいは25Dと電極25Eとの
間に形成することも可能である。
【0033】図6(A)〜(C)および図7(D),
(E)は、図5(A),(B)の半導体集積回路装置2
0の製造工程を示す図である。図中先に説明した部分に
は同一の参照符号を付し、説明を省略する。
(E)は、図5(A),(B)の半導体集積回路装置2
0の製造工程を示す図である。図中先に説明した部分に
は同一の参照符号を付し、説明を省略する。
【0034】図6(A)を参照するに、前記半絶縁性G
aAs基板21上にはn型GaAsよりなる前期コレク
タ層21Aがエピタキシャルに形成され、その上にp型
GaAsよりなる前記ベース層22が、同じくエピタキ
シャルに形成される。さらに前記ベース層22上にはn
+型InGaPよりなるエミッタ層23がエピタキシャ
ルに形成され、前記エミッタ層23上には電極層24が
形成される。
aAs基板21上にはn型GaAsよりなる前期コレク
タ層21Aがエピタキシャルに形成され、その上にp型
GaAsよりなる前記ベース層22が、同じくエピタキ
シャルに形成される。さらに前記ベース層22上にはn
+型InGaPよりなるエミッタ層23がエピタキシャ
ルに形成され、前記エミッタ層23上には電極層24が
形成される。
【0035】次に図6(B)の工程において、前記電極
層24上にレジストプロセスにより、前記能動素子領域
20Aに対応してレジストパターンRAを、また前記抵
抗素子領域20BにレジストパターンRBを形成し、前
記レジストパターンRA,RBをマスクに前記電極層2
4およびその下のエミッタ層23をパターニングし、前
記素子領域20Aにおいてはエミッタ電極24Eおよび
エミッタパターン23Eを、前記抵抗素子領域20Bに
おいてはダミーエミッタ電極24DMおよびダミーエミ
ッタパターン23DMを形成する。
層24上にレジストプロセスにより、前記能動素子領域
20Aに対応してレジストパターンRAを、また前記抵
抗素子領域20BにレジストパターンRBを形成し、前
記レジストパターンRA,RBをマスクに前記電極層2
4およびその下のエミッタ層23をパターニングし、前
記素子領域20Aにおいてはエミッタ電極24Eおよび
エミッタパターン23Eを、前記抵抗素子領域20Bに
おいてはダミーエミッタ電極24DMおよびダミーエミ
ッタパターン23DMを形成する。
【0036】図6(B)中、左側にこのようにして形成
されたダミーエミッタ電極24DMの平面図を示す。図
6(B)よりわかるように、前記ダミーエミッタ電極2
4DM中には前記開口部24Ma,24Mbが前記ベー
ス層22を露出するように形成されている。
されたダミーエミッタ電極24DMの平面図を示す。図
6(B)よりわかるように、前記ダミーエミッタ電極2
4DM中には前記開口部24Ma,24Mbが前記ベー
ス層22を露出するように形成されている。
【0037】さらにこのようにして前記エミッタパター
ン23Eおよびダミーエミッタパターン23DMを形成
した後、前記エミッタパターン23Eをラテラルエッチ
ングし、前記エミッタパターン23Eおよびダミーエミ
ッタパターン23DMを縮径する。
ン23Eおよびダミーエミッタパターン23DMを形成
した後、前記エミッタパターン23Eをラテラルエッチ
ングし、前記エミッタパターン23Eおよびダミーエミ
ッタパターン23DMを縮径する。
【0038】さらに図6(C)の工程において、前記レ
ジストパターンRA,RBを除去し、前記ベース層22
上に導電層25を、前記エミッタ電極24Eおよびダミ
ーエミッタ電極24DMを自己整合マスクとして使って
堆積する。その結果、前記能動素子領域20Aにおいて
は前記導電層25が前記ベース層上、前記エミッタ電極
24Eの両側の領域に堆積されるのに対し、前記導電層
25は、前記抵抗素子領域20Bにおいては前記ダミー
エミッタ電極24DMの外側では一様な導電層を形成す
る。また前記ダミーエミッタ電極24DMの内側では、
図6(B)の開口部24Ma,24Mbに対応して前記
電極25C,25Dが、自己整合プロセスにより形成さ
れる。
ジストパターンRA,RBを除去し、前記ベース層22
上に導電層25を、前記エミッタ電極24Eおよびダミ
ーエミッタ電極24DMを自己整合マスクとして使って
堆積する。その結果、前記能動素子領域20Aにおいて
は前記導電層25が前記ベース層上、前記エミッタ電極
24Eの両側の領域に堆積されるのに対し、前記導電層
25は、前記抵抗素子領域20Bにおいては前記ダミー
エミッタ電極24DMの外側では一様な導電層を形成す
る。また前記ダミーエミッタ電極24DMの内側では、
図6(B)の開口部24Ma,24Mbに対応して前記
電極25C,25Dが、自己整合プロセスにより形成さ
れる。
【0039】また、かかる導電層25の堆積に伴い、前
記エミッタ電極24上には前記導電パターン25Bが、
また前記ダミーエミッタ電極24DM上には前記導電パ
ターン25DMが堆積する。
記エミッタ電極24上には前記導電パターン25Bが、
また前記ダミーエミッタ電極24DM上には前記導電パ
ターン25DMが堆積する。
【0040】次に図7(D)の工程において、先に図5
(C)のマスクを使い、前記能動素子領域20A上にレ
ジストパターン26Aを、前記抵抗素子領域20B上に
レジストパターン26Bを形成する。その際、図7
(D)の左の図に示すように、前記電極25C,25D
は、前記ダミーエミッタパターン24DMと共に、前記
レジストパターン26B中に完全に含まれていることに
注意すべきである。
(C)のマスクを使い、前記能動素子領域20A上にレ
ジストパターン26Aを、前記抵抗素子領域20B上に
レジストパターン26Bを形成する。その際、図7
(D)の左の図に示すように、前記電極25C,25D
は、前記ダミーエミッタパターン24DMと共に、前記
レジストパターン26B中に完全に含まれていることに
注意すべきである。
【0041】さらに図7(E)の工程において、前記レ
ジストパターン26A,26Bをマスクにイオンミリン
グ工程あるいはドライエッチング工程を行い、前記能動
素子領域20Aおよび抵抗素子領域20Bに対応してメ
サ構造を形成する。かかるメサ構造の形成に伴って前記
導電層25もパターニングされ、前記能動素子領域20
Aにおいて前記ベース電極25Aが、また前記抵抗素子
領域20Bにおいて前記電極25Eが形成される。
ジストパターン26A,26Bをマスクにイオンミリン
グ工程あるいはドライエッチング工程を行い、前記能動
素子領域20Aおよび抵抗素子領域20Bに対応してメ
サ構造を形成する。かかるメサ構造の形成に伴って前記
導電層25もパターニングされ、前記能動素子領域20
Aにおいて前記ベース電極25Aが、また前記抵抗素子
領域20Bにおいて前記電極25Eが形成される。
【0042】先にも説明したように、かかる構成の半導
体集積回路装置20では、抵抗素子Rの端子となる電極
25C,25Dがメサ構造20Bの内側に、メサ側壁面
から離間して形成されているため、仮にメサ構造20B
の側壁面に導電性のパターニング残渣が付着していて
も、抵抗素子が短絡することはない。また、図7(D)
に示すように抵抗素子R’を、電極25Cあるいは25
Dと電極25Eとの間に形成することも可能である。
体集積回路装置20では、抵抗素子Rの端子となる電極
25C,25Dがメサ構造20Bの内側に、メサ側壁面
から離間して形成されているため、仮にメサ構造20B
の側壁面に導電性のパターニング残渣が付着していて
も、抵抗素子が短絡することはない。また、図7(D)
に示すように抵抗素子R’を、電極25Cあるいは25
Dと電極25Eとの間に形成することも可能である。
【0043】前記ベース電極25Aおよび電極25C,
25Dは自己整合的に形成されるため、先にも説明した
が、本実施例では図1(A),(B)の従来の半導体集
積回路の製造の際のようにメサ構造を形成するマスク工
程の他に、電極25A,25C,25Dを形成するため
の別のマスク工程は必要なく、このためマスク合わせの
ための余裕を確保する必要がなく、特に能動素子領域2
0Aにおいて、メサ領域の面積、従ってベース−コレク
タ間の寄生容量を最小化できる。 [第2実施例]図8(A),(B)は、本発明の第2実
施例による半導体集積回路装置30のうち、抵抗素子領
域20Bの構成を示す、それぞれ平面図および断面図で
ある。ただし図中、先に説明した部分には同一の参照符
号を付し、説明を省略する。また能動素子領域20Aに
形成されるHBTの構成は先の実施例と同一であり、説
明を省略する。
25Dは自己整合的に形成されるため、先にも説明した
が、本実施例では図1(A),(B)の従来の半導体集
積回路の製造の際のようにメサ構造を形成するマスク工
程の他に、電極25A,25C,25Dを形成するため
の別のマスク工程は必要なく、このためマスク合わせの
ための余裕を確保する必要がなく、特に能動素子領域2
0Aにおいて、メサ領域の面積、従ってベース−コレク
タ間の寄生容量を最小化できる。 [第2実施例]図8(A),(B)は、本発明の第2実
施例による半導体集積回路装置30のうち、抵抗素子領
域20Bの構成を示す、それぞれ平面図および断面図で
ある。ただし図中、先に説明した部分には同一の参照符
号を付し、説明を省略する。また能動素子領域20Aに
形成されるHBTの構成は先の実施例と同一であり、説
明を省略する。
【0044】図8(A),(B)を参照するに、本実施
例では、前記メサ領域20Bの内側に形成された前記電
極25Cの他に、前記メサ領域20Bの外周に沿って形
成された前記電極25Eが抵抗素子の電極として使われ
る。これに伴い、前記ダミーエミッタ電極24DMの数
が、先の実施例と異なり、二つに減少されている。ま
た、前記ダミーエミッタ電極24DM中の開口部の数
が、二つから一つに減少している。その結果、本実施例
では前記抵抗素子領域20Bの面積を縮小することがで
きる。
例では、前記メサ領域20Bの内側に形成された前記電
極25Cの他に、前記メサ領域20Bの外周に沿って形
成された前記電極25Eが抵抗素子の電極として使われ
る。これに伴い、前記ダミーエミッタ電極24DMの数
が、先の実施例と異なり、二つに減少されている。ま
た、前記ダミーエミッタ電極24DM中の開口部の数
が、二つから一つに減少している。その結果、本実施例
では前記抵抗素子領域20Bの面積を縮小することがで
きる。
【0045】本実施例では、前記ダミーエミッタ電極2
4DMおよびその上の導電層25DMを覆うように層間
絶縁膜27が形成され、前記層間絶縁膜27中に形成さ
れたコンタクトホール27A,27Bにおいて前記電極
25Cおよび25Eがそれぞれ露出され、前記コンタク
トホール27Aにおいて前記層間絶縁膜27上に形成さ
れた導体パターン28Aが前記電極25Cにコンタクト
する。また、前記層間絶縁膜27上に形成された別の導
体パターン28Bが、前記コンタクトホール27Bにお
いて前記電極25Eにコンタクトする。
4DMおよびその上の導電層25DMを覆うように層間
絶縁膜27が形成され、前記層間絶縁膜27中に形成さ
れたコンタクトホール27A,27Bにおいて前記電極
25Cおよび25Eがそれぞれ露出され、前記コンタク
トホール27Aにおいて前記層間絶縁膜27上に形成さ
れた導体パターン28Aが前記電極25Cにコンタクト
する。また、前記層間絶縁膜27上に形成された別の導
体パターン28Bが、前記コンタクトホール27Bにお
いて前記電極25Eにコンタクトする。
【0046】かかる構成においても、前記抵抗素子の一
方の電極25Cが前記メサ領域20Bの内側に形成され
ているため、仮に前記メサ領域20Bの側壁面に導電性
のパターニング残渣が付着していても、抵抗素子が短絡
を生じることはない。
方の電極25Cが前記メサ領域20Bの内側に形成され
ているため、仮に前記メサ領域20Bの側壁面に導電性
のパターニング残渣が付着していても、抵抗素子が短絡
を生じることはない。
【0047】図8(C)は、図8(A),(B)の抵抗
素子の等価回路図である。
素子の等価回路図である。
【0048】図8(C)に示すように、本実施例によ
り、電極25Cと電極25Eとを端子とする抵抗素子が
得られる。 [第3実施例]図9(A)は、本発明の第3実施例によ
る半導体集積回路装置40のうち、抵抗素子領域20B
の構成を、図9(B)は前記抵抗素子領域20B中に形
成された抵抗素子の等価回路図を示す。ただし図中、先
に説明した部分に対応する部分には同一の参照符号を付
し、説明を省略する。
り、電極25Cと電極25Eとを端子とする抵抗素子が
得られる。 [第3実施例]図9(A)は、本発明の第3実施例によ
る半導体集積回路装置40のうち、抵抗素子領域20B
の構成を、図9(B)は前記抵抗素子領域20B中に形
成された抵抗素子の等価回路図を示す。ただし図中、先
に説明した部分に対応する部分には同一の参照符号を付
し、説明を省略する。
【0049】図9(A)を参照するに、本実施例では前
記メサ構造の抵抗素子領域20B上に、各々一つの開口
部を有する二つのダミーエミッタ電極24DMが形成さ
れており、各々の開口部に対応して、電極25Cおよび
25Dが形成されている。
記メサ構造の抵抗素子領域20B上に、各々一つの開口
部を有する二つのダミーエミッタ電極24DMが形成さ
れており、各々の開口部に対応して、電極25Cおよび
25Dが形成されている。
【0050】図9(A)の抵抗素子も図8(B)に示し
たのと同様な層間絶縁膜(図示せず)で覆われ、前記層
間絶縁膜上に形成された図8(B)の導体パターン28
Aに対応する導体パターンがコンタクトホールを介して
前記電極25Cに、また前記層間絶縁膜上に形成され
た、前記導体パターン28Bに対応する導体パターンが
コンタクトホールを介して前記電極25Eに、さらに前
記層間絶縁膜上に形成された別の導体パターン28C
が、対応するコンタクトホールを介して前記電極25D
にコンタクトする。
たのと同様な層間絶縁膜(図示せず)で覆われ、前記層
間絶縁膜上に形成された図8(B)の導体パターン28
Aに対応する導体パターンがコンタクトホールを介して
前記電極25Cに、また前記層間絶縁膜上に形成され
た、前記導体パターン28Bに対応する導体パターンが
コンタクトホールを介して前記電極25Eに、さらに前
記層間絶縁膜上に形成された別の導体パターン28C
が、対応するコンタクトホールを介して前記電極25D
にコンタクトする。
【0051】その結果、図9(B)の等価回路図に示す
ように、ベース層22が構成する二つの抵抗を直列にし
た抵抗素子が得られる。 [第4実施例]図10(A)は、本発明の第4実施例に
よる半導体集積回路装置50のうち、抵抗素子領域20
Bの構成を、図10(B)は前記抵抗素子領域20B中
に形成された抵抗素子の等価回路図を示す。ただし図
中、先に説明した部分に対応する部分には同一の参照符
号を付し、説明を省略する。
ように、ベース層22が構成する二つの抵抗を直列にし
た抵抗素子が得られる。 [第4実施例]図10(A)は、本発明の第4実施例に
よる半導体集積回路装置50のうち、抵抗素子領域20
Bの構成を、図10(B)は前記抵抗素子領域20B中
に形成された抵抗素子の等価回路図を示す。ただし図
中、先に説明した部分に対応する部分には同一の参照符
号を付し、説明を省略する。
【0052】図10(A)を参照するに、本実施例では
前記メサ構造の抵抗素子領域20B上に、内部に単一の
開口部を有するリング状の外側ダミーエミッタ電極(2
4DM)1が形成されており、さらに前記開口部中に、
内部に単一の開口部を有するリング状の内側ダミーエミ
ッタ電極(24DM)2が、同心的に形成されている。
さらに、前記ダミーエミッタ電極(24DM)1とダミ
ーエミッタ電極(24DM)2との間の隙間には前記電
極25Cがリング状に延在し、前記電極25Dは前記ダ
ミーエミッタ電極(24DM)2中の開口部に対応して
形成されている。
前記メサ構造の抵抗素子領域20B上に、内部に単一の
開口部を有するリング状の外側ダミーエミッタ電極(2
4DM)1が形成されており、さらに前記開口部中に、
内部に単一の開口部を有するリング状の内側ダミーエミ
ッタ電極(24DM)2が、同心的に形成されている。
さらに、前記ダミーエミッタ電極(24DM)1とダミ
ーエミッタ電極(24DM)2との間の隙間には前記電
極25Cがリング状に延在し、前記電極25Dは前記ダ
ミーエミッタ電極(24DM)2中の開口部に対応して
形成されている。
【0053】図10(A)の抵抗素子も図8(B)に示
したのと同様な層間絶縁膜(図示せず)で覆われ、前記
層間絶縁膜上に形成された導体パターン(図示せず)が
対応するコンタクトホールを介して前記電極25Cに、
また前記層間絶縁膜上に形成された、別の導体パターン
(図示せず)が対応するコンタクトホールを介して前記
電極25Eに、さらに前記層間絶縁膜上に形成されたさ
らに別の導体パターン(図示せず)が、対応するコンタ
クトホールを介して前記電極25Dにコンタクトする。
したのと同様な層間絶縁膜(図示せず)で覆われ、前記
層間絶縁膜上に形成された導体パターン(図示せず)が
対応するコンタクトホールを介して前記電極25Cに、
また前記層間絶縁膜上に形成された、別の導体パターン
(図示せず)が対応するコンタクトホールを介して前記
電極25Eに、さらに前記層間絶縁膜上に形成されたさ
らに別の導体パターン(図示せず)が、対応するコンタ
クトホールを介して前記電極25Dにコンタクトする。
【0054】その結果、図10(B)の等価回路図に示
すように、ベース層22を抵抗とした二つの抵抗素子を
直列にした抵抗素子が得られる。 [第5実施例]図11(A),(B)は、本発明の第5
実施例による半導体集積回路装置60のうち、抵抗素子
領域20Bの構造を示す。ただし図11(A)は抵抗素
子領域20Bを示す平面図、図11(B)は、図11
(A)中、ラインX−X’に沿った断面図を、図11
(C)は、図11(A)中、ラインY−Y’に沿った断
面図を示す。図中、先に説明した部分に対応する部分に
は同一の参照符号を付し、説明を省略する。
すように、ベース層22を抵抗とした二つの抵抗素子を
直列にした抵抗素子が得られる。 [第5実施例]図11(A),(B)は、本発明の第5
実施例による半導体集積回路装置60のうち、抵抗素子
領域20Bの構造を示す。ただし図11(A)は抵抗素
子領域20Bを示す平面図、図11(B)は、図11
(A)中、ラインX−X’に沿った断面図を、図11
(C)は、図11(A)中、ラインY−Y’に沿った断
面図を示す。図中、先に説明した部分に対応する部分に
は同一の参照符号を付し、説明を省略する。
【0055】図11(A)を参照するに、本実施例では
前記ダミーエミッタ電極24DMは細長いリング状に形
成されており、その一部に、図11(B)に示す断面構
造の、電極15C,15Dを有する第1の抵抗素子が、
また前記第1の抵抗素子から離間して、図11(C)に
示す断面構造の、電極25Cおよび25Eを有する第2
の抵抗素子が形成されている。
前記ダミーエミッタ電極24DMは細長いリング状に形
成されており、その一部に、図11(B)に示す断面構
造の、電極15C,15Dを有する第1の抵抗素子が、
また前記第1の抵抗素子から離間して、図11(C)に
示す断面構造の、電極25Cおよび25Eを有する第2
の抵抗素子が形成されている。
【0056】ここで、図11(C)の断面構造は、先に
図8(B)で説明した断面構造に対応しているが、図1
1(B)の断面構造は、先に図3(B)で説明した抵抗
素子の断面構造に対応している。
図8(B)で説明した断面構造に対応しているが、図1
1(B)の断面構造は、先に図3(B)で説明した抵抗
素子の断面構造に対応している。
【0057】図3(B)の抵抗素子では、先にも説明し
たように抵抗素子領域のメサ構造を形成する際に、メサ
側壁に導電性のパターニング残渣が付着すると、電極1
5Cと15Dが短絡する恐れがあるが、図11(A)に
平面図を示す本実施例では前記ダミーエミッタ電極24
DMが細長い閉じたリングを形成しているため、仮にか
かる導電性のパターニング残渣が付着しても、これらは
リングの内周と外周とに空間的に分離されるため、電極
15Cと15Dとが短絡することはない。その結果図1
1(D)の等価回路図に示したように、単一の抵抗素子
が形成される。
たように抵抗素子領域のメサ構造を形成する際に、メサ
側壁に導電性のパターニング残渣が付着すると、電極1
5Cと15Dが短絡する恐れがあるが、図11(A)に
平面図を示す本実施例では前記ダミーエミッタ電極24
DMが細長い閉じたリングを形成しているため、仮にか
かる導電性のパターニング残渣が付着しても、これらは
リングの内周と外周とに空間的に分離されるため、電極
15Cと15Dとが短絡することはない。その結果図1
1(D)の等価回路図に示したように、単一の抵抗素子
が形成される。
【0058】図8(B)の断面構造と図11(C)の断
面構造の違いは、前記ダミーエミッタ電極24DMが本
実施例では細長く延在していることに起因して、図8
(B)の構造ではリング状であった電極25Eが第1の
電極パターン25E1と第2の電極パターン25E2に分
割されていることで、その結果、図11(D)の等価回
路図に示したように、二つの抵抗素子を直列接続した抵
抗素子が得られる。
面構造の違いは、前記ダミーエミッタ電極24DMが本
実施例では細長く延在していることに起因して、図8
(B)の構造ではリング状であった電極25Eが第1の
電極パターン25E1と第2の電極パターン25E2に分
割されていることで、その結果、図11(D)の等価回
路図に示したように、二つの抵抗素子を直列接続した抵
抗素子が得られる。
【0059】以上の実施例においては、能動素子を化合
物半導体を使ったHBTとしたが、本発明はかかる特定
の実施例に限定されるものではなく、通常のバイポーラ
トランジスタ等、他の能動素子を使う半導体集積回路装
置についても適用が可能である。
物半導体を使ったHBTとしたが、本発明はかかる特定
の実施例に限定されるものではなく、通常のバイポーラ
トランジスタ等、他の能動素子を使う半導体集積回路装
置についても適用が可能である。
【0060】以上、本発明を好ましい実施例について説
明したが、本発明はかかる特定の実施例に限定されるも
のではなく、特許請求の範囲に記載した要旨内におい
て、様々な変形・変更が可能である。
明したが、本発明はかかる特定の実施例に限定されるも
のではなく、特許請求の範囲に記載した要旨内におい
て、様々な変形・変更が可能である。
【0061】
【発明の効果】本発明によれば、前記抵抗素子領域中に
おいて抵抗要素の端子となる少なくとも一つの電極は、
前記ダミーパターンを自己整合マスクとして使うことに
より、前記抵抗素子領域を形成するメサ構造中に、メサ
側壁面から離間して形成されるため、前記抵抗素子領域
にメサ構造を形成した場合に、パターニング残渣がメサ
側壁面に残ったとしても、抵抗素子を構成する電極パタ
ーンが短絡することがなく、このため確実に電極パター
ンを形成することができる。その際、前記ダミーパター
ンを能動素子領域中に形成されるエミッタ電極と同時に
形成することにより、抵抗素子形成のために余計な工程
が追加されるのが回避される。
おいて抵抗要素の端子となる少なくとも一つの電極は、
前記ダミーパターンを自己整合マスクとして使うことに
より、前記抵抗素子領域を形成するメサ構造中に、メサ
側壁面から離間して形成されるため、前記抵抗素子領域
にメサ構造を形成した場合に、パターニング残渣がメサ
側壁面に残ったとしても、抵抗素子を構成する電極パタ
ーンが短絡することがなく、このため確実に電極パター
ンを形成することができる。その際、前記ダミーパター
ンを能動素子領域中に形成されるエミッタ電極と同時に
形成することにより、抵抗素子形成のために余計な工程
が追加されるのが回避される。
【図1】(A),(B)は、従来の半導体集積回路装置
を示す図である。
を示す図である。
【図2】(A),(B)は、図1の半導体集積回路装置
を製造する際に使われるマスクを示す図である。
を製造する際に使われるマスクを示す図である。
【図3】(A)〜(C)は、図1の従来の半導体集積回
路装置の可能な改良例を示す図である。
路装置の可能な改良例を示す図である。
【図4】(A)〜(C)は、図3の半導体集積回路装置
において予測される問題点を示す図である。
において予測される問題点を示す図である。
【図5】(A)〜(C)は、本発明の第1実施例による
半導体集積回路装置の構成を示す図である。
半導体集積回路装置の構成を示す図である。
【図6】(A)〜(C)は、本発明第1実施例による半
導体集積回路装置の製造工程を示す図(その1)であ
る。
導体集積回路装置の製造工程を示す図(その1)であ
る。
【図7】(D)〜(E)は、本発明第1実施例による半
導体集積回路装置の製造工程を示す図(その2)であ
る。
導体集積回路装置の製造工程を示す図(その2)であ
る。
【図8】(A)〜(C)は、本発明の第2実施例による
半導体集積回路装置の構成を示す図である。
半導体集積回路装置の構成を示す図である。
【図9】(A),(B)は、本発明の第3実施例による
半導体集積回路装置の構成を示す図である。
半導体集積回路装置の構成を示す図である。
【図10】(A),(B)は、本発明の第4実施例によ
る半導体集積回路装置の構成を示す図である。
る半導体集積回路装置の構成を示す図である。
【図11】(A)〜(D)は、本発明の第5実施例によ
る半導体集積回路装置の構成を示す図である。
る半導体集積回路装置の構成を示す図である。
10,20 半導体集積回路装置
10A,20A 能動素子領域
10B,20B 抵抗素子領域
11,21 基板
11A,21A コレクタ層
11B,21B 素子分離溝
11C,21C 注入アイソレーション領域
12 ベース層
13,13A エミッタパターン
14 エミッタ電極
15A,25A ベース電極
15C,15D,25C,25D,25E,25E1,
25E2 抵抗端子電極 15E,25B,25DM 導電層 15X 導電性パターニング残渣 16A,16B,26A,26B レジストパターン 23DM ダミーエミッタパターン 24DM,(24DM)1,(24DM)2 ダミーエミ
ッタ電極 24M ダミーパターン 24Ma,24Mb 開口部 27 層間絶縁膜 27A,27B コンタクトホール 28A,28B,28C 配線パターン
25E2 抵抗端子電極 15E,25B,25DM 導電層 15X 導電性パターニング残渣 16A,16B,26A,26B レジストパターン 23DM ダミーエミッタパターン 24DM,(24DM)1,(24DM)2 ダミーエミ
ッタ電極 24M ダミーパターン 24Ma,24Mb 開口部 27 層間絶縁膜 27A,27B コンタクトホール 28A,28B,28C 配線パターン
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 FI
H01L 29/737
(56)参考文献 特開 平3−133140(JP,A)
特開 平7−273296(JP,A)
特開 昭58−92272(JP,A)
特開 平10−107042(JP,A)
特開 平10−125695(JP,A)
特開 昭62−176161(JP,A)
(58)調査した分野(Int.Cl.7,DB名)
H01L 21/8222 - 21/8228
H01L 21/8232
H01L 27/06
H01L 27/08
H01L 27/082
H01L 21/33 - 21/331
H01L 21/822
H01L 27/04
H01L 29/68 - 29/737
H01L 21/337 - 21/338
H01L 29/775 - 29/778
H01L 29/80 - 29/812
Claims (16)
- 【請求項1】 基板上に形成されたエピタキシャル層
と、 前記エピタキシャル層の第1の領域に形成された抵抗素
子と、前記エピタキシャル層の第2の領域に形成された
能動素子とよりなる半導体集積回路装置において、 前記第1の領域および第2の領域は、それぞれ第1およ
び第2のメサ構造により画成され、 前記第1の領域上には、互いに対向する第1および第2
の側壁面で画成された第1の電極と、互いに対向する第
3および第4の側壁面で画成された第2の電極とが少な
くとも形成されており、 前記第1の電極は、前記第1および第2の側壁面のいず
れもが、前記第1のメサ構造を囲むメサ側壁面から離間
するような関係をもって、また前記第2の電極は、前記
第4の側壁面が、前記第1のメサ構造の側壁面に対して
連続するように形成されていることを特徴とする半導体
集積回路装置。 - 【請求項2】 前記第1の領域には、前記第1の電極と
第2の電極との間に、前記エピタキシャル層の主面に対
して垂直な方向から見た場合に、前記第2の側壁面に一
致する第1の縁部と、前記第1の縁部に対向し、前記第
3の側壁面の一部に一致する第2の縁部とで画成された
ダミーパターンが形成されていることを特徴とする請求
項1記載の半導体集積回路装置。 - 【請求項3】 前記ダミーパターンは、前記エピタキシ
ャル層の表面から上方に離間して形成されることを特徴
とする請求項2記載の半導体集積回路装置。 - 【請求項4】 前記ダミーパターンは、前記第2の縁部
を含む外周縁により画成され、さらに前記第1の縁部
と、前記エピタキシャル層の主面に対して垂直な方向か
ら見た場合に前記第1の側壁面に一致する第3の縁部と
により画成される開口部を形成されていることを特徴と
する請求項2または3記載の半導体集積回路装置。 - 【請求項5】 前記ダミーパターンは、前記第1の領域
において、前記第2の縁部を一部として含む外周と前記
第1の縁部を一部として含む内周とにより画成された、
閉じた環状のパターンを形成することを特徴とする請求
項2または3記載の半導体集積回路装置。 - 【請求項6】 基板上に形成されたエピタキシャル層
と、 前記エピタキシャル層の第1の領域に形成された抵抗素
子と、前記エピタキシャル層の第2の領域に形成された
能動素子とよりなる半導体集積回路装置において、 前記第1の領域および第2の領域は、それぞれ第1およ
び第2のメサ構造により画成され、 前記第1の領域上には、前記第1のメサ構造の内側に含
まれるように、前記第1のメサ構造を画成するメサ側壁
面から離間して、内側に一または複数の開口部を有する
ダミーパターンが形成されており、 前記エピタキシャル層上には、前記開口部に対応して第
1の電極が、また前記ダミーパターンの外側に第2の電
極が形成されていることを特徴とする半導体集積回路装
置。 - 【請求項7】 前記ダミーパターンは、前記エピタキシ
ャル層の上方に、前記エピタキシャル層の表面から離間
して形成された金属パターンよりなり、前記第1の電極
は前記開口部の形状に一致した形状を有し、前記第2の
電極は前記ダミーパターンの外形に対応した形状を有す
ることを特徴とする請求項6記載の半導体集積回路装
置。 - 【請求項8】 前記第2の電極は、前記メサ側壁面から
連続する側壁面により画成されていることを特徴とする
請求項6または7記載の半導体集積回路装置。 - 【請求項9】 前記開口部内には、内側に別の開口部を
有する別のダミーパターンが、前記開口部の内縁から離
間して形成されており、前記エピタキシャル層上には、
前記別の開口部に対応して、第3の電極が形成されてい
ることを特徴とする請求項6〜8のうち、いずれか一項
記載の半導体集積回路装置。 - 【請求項10】 基板上に形成されたエピタキシャル層
と、 前記エピタキシャル層の第1の領域に形成された抵抗素
子と、前記エピタキシャル層の第2の領域に形成された
能動素子とよりなる半導体集積回路装置において、 前記第1および第2の領域は、それぞれ第1および第2
のメサ構造により画成され、 前記第1の領域上には、前記第1のメサ構造を少なくと
も一箇所において横切るように、ダミーパターンが形成
されており、 前記ダミーパターンの一の側には第1の電極パターン
が、他の側には第2の電極パターンが形成されており、 前記ダミーパターンは、閉じた環状のパターンを形成す
ることを特徴とする半導体集積回路装置。 - 【請求項11】 前記能動素子は、前記エピタキシャル
層をベース層とするヘテロバイポーラトランジスタであ
ることを特徴とする請求項1〜10のうち、いずれか一
項記載の半導体集積回路装置。 - 【請求項12】 前記ダミーパターンは、前記ヘテロバ
イポーラトランジスタのエミッタ電極と実質的に同一の
組成と厚さを有することを特徴とする請求項11記載の
半導体集積回路装置。 - 【請求項13】 基板上にエピタキシャルに形成された
ベース層上に、半導体層と第1の金属電極層とを順次形
成する工程と、 前記第1の金属層および前記半導体層を順次パターニン
グして、前記ベース層の第1の領域において、前記半導
体層に対応したエミッタ層と前記第1の金属電極層に対
応したエミッタ電極とよりなるバイポーラトランジスタ
を、また前記ベース層の第2の領域において、前記半導
体層に対応したダミーエミッタ層と前記第1の金属層に
対応したダミーエミッタ電極とよりなるダミーパターン
とを、同時に形成する工程と、 前記ベース層上に、第2の金属電極層を、前記第1およ
び第2の領域を覆うように、しかも前記第1の領域にお
いては前記エミッタ電極を自己整合マスクとして使い、
前記第2の領域においては前記ダミーパターンを自己整
合マスクとして使いながら堆積する工程と、 前記第1の領域に対応した第1のマスク開口部と前記第
2の領域に対応した第2のマスク開口部を有するマスク
を使い、前記第1の領域において第1のメサ構造を、前
記第2の領域において第2のメサ構造を形成する工程と
よりなる半導体集積回路装置の製造方法。 - 【請求項14】 前記ダミーパターンを形成する工程
は、前記第2の金属電極層を形成した場合に、前記第2
の領域において、孤立した電極パターンが前記ベース層
上、前記第2のメサ構造の内側に、前記メサ構造の側壁
面から離間して形成されるように実行されることを特徴
とする請求項13記載の半導体集積回路の製造方法。 - 【請求項15】 前記ダミーパターンを形成する工程
は、一または複数の開口部が形成されるように実行され
ることを特徴とする請求項14記載の半導体集積回路装
置の製造方法。 - 【請求項16】 前記ダミーパターンを形成する工程
は、同心的に配列された複数の環状パターンが形成され
るように実行されることを特徴とする請求項14記載の
半導体集積回路装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000085323A JP3421631B2 (ja) | 2000-03-24 | 2000-03-24 | 半導体集積回路装置およびその製造方法 |
US09/774,583 US6639300B2 (en) | 2000-03-24 | 2001-02-01 | Semiconductor integrated circuit having an integrated resistance region |
TW090102403A TW478139B (en) | 2000-03-24 | 2001-02-05 | Semiconductor integrated circuit having an integrated resistance region |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000085323A JP3421631B2 (ja) | 2000-03-24 | 2000-03-24 | 半導体集積回路装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001274256A JP2001274256A (ja) | 2001-10-05 |
JP3421631B2 true JP3421631B2 (ja) | 2003-06-30 |
Family
ID=18601678
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000085323A Expired - Fee Related JP3421631B2 (ja) | 2000-03-24 | 2000-03-24 | 半導体集積回路装置およびその製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6639300B2 (ja) |
JP (1) | JP3421631B2 (ja) |
TW (1) | TW478139B (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1353384A3 (en) * | 2002-04-10 | 2005-01-12 | Hitachi, Ltd. | Heterojunction bipolar transistor, manufacturing thereof and power amplifier module |
JP4933024B2 (ja) * | 2003-11-26 | 2012-05-16 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5250174A (en) | 1975-10-20 | 1977-04-21 | Matsushita Electronics Corp | Negative resistance element |
JPS5469089A (en) | 1977-11-11 | 1979-06-02 | Mitsubishi Electric Corp | Semiconductor device |
US5479044A (en) * | 1993-06-25 | 1995-12-26 | Nec Corporation | Semiconductor circuit device capable of reducing influence of a parasitic capacitor |
JP3719618B2 (ja) * | 1996-06-17 | 2005-11-24 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
US6384433B1 (en) * | 2000-03-23 | 2002-05-07 | Rf Micro Devices, Inc. | Voltage variable resistor from HBT epitaxial layers |
-
2000
- 2000-03-24 JP JP2000085323A patent/JP3421631B2/ja not_active Expired - Fee Related
-
2001
- 2001-02-01 US US09/774,583 patent/US6639300B2/en not_active Expired - Fee Related
- 2001-02-05 TW TW090102403A patent/TW478139B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
US6639300B2 (en) | 2003-10-28 |
US20020013033A1 (en) | 2002-01-31 |
JP2001274256A (ja) | 2001-10-05 |
TW478139B (en) | 2002-03-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7569448B2 (en) | Semiconductor device including bipolar junction transistor with protected emitter-base junction | |
US5670801A (en) | Heterojunction bipolar transistor | |
JP2006303244A (ja) | ヘテロ接合バイポーラトランジスタ及びその製造方法 | |
JPH03131039A (ja) | バイポーラトランジスタ及びその製造方法 | |
JPS62111468A (ja) | バイポ−ラトランジスタ構造 | |
JP3421631B2 (ja) | 半導体集積回路装置およびその製造方法 | |
JPS6134972A (ja) | バイポ−ラトランジスタ構造体 | |
JPH09232458A (ja) | BiCMOS素子およびその製造方法 | |
US5744855A (en) | Single-poly-type bipolar transistor | |
US4509250A (en) | Process for manufacturing a monolithic integrated circuit comprising at least one bipolar planar transistor | |
JPS587862A (ja) | バイポ−ラ型トランジスタ−構造体及びその製造方法 | |
US6890826B2 (en) | Method of making bipolar transistor with integrated base contact and field plate | |
US4700456A (en) | Semiconductor device containing bipolar transistor formed by method including three photolithographic steps | |
KR20040092404A (ko) | 반도체 장치 및 그 제조방법 | |
EP0213352B1 (en) | Method of manufacturing a lateral transistor | |
JP2501317B2 (ja) | 半導体装置の製造方法 | |
JPS63503027A (ja) | セルフアライン半導体装置を製造する方法 | |
JP3197061B2 (ja) | 半導体装置の製造方法 | |
JP3300474B2 (ja) | 半導体装置およびその製造方法 | |
KR20000057826A (ko) | 반도체 장치 및 그 제조방법 | |
JP2783888B2 (ja) | 半導体装置およびその製造方法 | |
JPH0612777B2 (ja) | 半導体装置の製造方法 | |
JPH0571171B2 (ja) | ||
JPH06326050A (ja) | 半導体装置及びその製造方法 | |
JPH05326540A (ja) | バイポーラトランジスタ及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080418 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090418 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100418 Year of fee payment: 7 |
|
LAPS | Cancellation because of no payment of annual fees |