JP3417286B2 - 乗算器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、被乗数データと乗
数データとの積を求める乗算器に関するものであり、特
に、部分積の生成にブースのアルゴリズムを用いた乗算
器に関する。

【０００２】

【従来の技術】近年、ディジタル信号処理装置に対する
高速化の要求が高まっており、その構成要素の１つであ
る乗算器に対しても、高速な乗算動作が求められてい
る。ここで、一般に、乗算器は、被乗数データ（以下、
単に「被乗数」ともいう）と乗数データ（以下、単に
「乗数」ともいう）とから複数の部分積データ（以下、
単に「部分積」ともいう）を生成する部分積生成回路
と、その複数の部分積を加算して被乗数と乗数との積を
表すデータ（以下、単に「積」ともいう）を出力する加
算回路とで構成されるが、部分積の数が多くなるほど加
算回路の動作速度は遅くなり、それに応じて乗算器自体
の乗算速度も遅くなる。

【０００３】そこで、部分積の生成過程で部分積の数を
減らすことができる方法として、例えば電子情報通信学
会編の「ディジタル信号処理ハンドブック：第２４３頁
〜第２４４頁」等に記載されているブースのアルゴリズ
ムがある。ブースのアルゴリズムは、２の補数表示形式
の乗算を補正無しで実行できるという特徴があり、特に
２次のブースのアルゴリズムによれば、部分積の数を半
減させることができる。よって、２次のブースのアルゴ
リズムを用いて部分積を生成するように構成すれば、部
分積の加算過程を短くすることができ、その結果、乗算
速度を高速化することができる。

【０００４】尚、２次のブースのアルゴリズムは、被乗
数をＸとし乗数をＹとすると、図１０の真理値表に示す
法則を用いて部分積を生成するものである。つまり、乗
数Ｙのビットを、Ｙ[i+1] ，Ｙ[i] ，Ｙ[i-1] （ｉ＝
０，２，４，…）の連続する３ビットずつのグループに
分け、その各グループのビットの並びに応じて、「０×
Ｘ」，「＋Ｘ」，「−Ｘ」，「＋２Ｘ」，「−２Ｘ」の
うちの何れかを表すデータを部分積とする。但し、[]内
の値は、データにおける最下位ビットを０ビット目とし
た場合のビット位置を示しており、以下の説明において
も、ビット位置は、最下位ビットを０ビット目として数
えたものである。また、Ｙ[-1]は、実際には存在しない
ため“０”と見なされる。

【０００５】一方、部分積の加算を高速に行うのに好適
な加算回路としては、ツリー（ｔｒｅｅ）状に配置した
複数の加算器によって部分積を並列に加算するツリー型
加算回路がある。そして、このようなツリー型加算回路
を用いた乗算器（以下、ツリー型乗算器という）によれ
ば、乗算速度をより高速化することができる。

【０００６】ここで、２次のブースのアルゴリズムに基
づき部分積を生成して２の補数表示形式の乗算を行う従
来のツリー型乗算器の構成例について説明する。尚、２
の補数表示形式の乗算とは、符号付き乗算であり、２の
補数表示形式の被乗数Ｘと乗数Ｙとを入力して、２の補
数表示形式の積を導出するものである。また、本明細書
において、符号拡張とは、データの最上位ビット側にそ
の最上位ビットと同じビットを追加することを意味し、
０拡張とは、データの最上位ビット側に“０”のビット
を追加することを意味している。

【０００７】まず図１１は、２の補数表示形式の８ビッ
ト×８ビットの乗算を行う従来のツリー型乗算器Ｊ１を
表すブロック図であり、図１２は、その乗算器Ｊ１の乗
算動作を表す模式図である。図１１に示すように、乗算
器Ｊ１は、８ビットの被乗数Ｘと乗数Ｙを入力して、２
次のブースのアルゴリズムに基づき、４（＝８／２）個
の部分積Ｂ0 〜Ｂ3を生成して出力するブースエンコー
ダ１００と、ツリー状に配置された３個の加算器１０１
〜１０３からなる加算回路（ツリー型加算回路）とから
構成されている。そして、加算回路は、ブースエンコー
ダ１００で生成された４個の部分積Ｂ0 〜Ｂ3 を上記３
個の加算器１０１〜１０３により並列に加算して、最終
段の加算器１０３から被乗数Ｘと乗数Ｙとの積を表す１
５（＝２×８−１）ビットのデータを出力する。

【０００８】具体的に説明すると、ブースエンコーダ１
００は、図１２に示すように、乗数Ｙの０ビット目Ｙ
[0] に対応した１５ビットの第１部分積Ｂ0 と、乗数Ｙ
の２ビット目Ｙ[2] に対応した１３ビットの第２部分積
Ｂ1 と、乗数Ｙの４ビット目Ｙ[4] に対応した１１ビッ
トの第３部分積Ｂ2 と、乗数Ｙの６ビット目Ｙ[6] に対
応した９ビットの第４部分積Ｂ3 とを夫々出力する。

【０００９】例えば、乗数Ｙの１ビット目Ｙ[1] が
“１”であり、０ビット目Ｙ[0] が“０”であれば、ブ
ースエンコーダ１００は、第１部分積Ｂ0 として、「−
２Ｘ」を表す１５ビットのデータを出力することとな
る。また例えば、乗数Ｙの３ビット目Ｙ[3] と２ビット
目Ｙ[2] とが“０”であり、１ビット目Ｙ[1] が“１”
であれば、ブースエンコーダ１００は、第２部分積Ｂ1
として、「＋Ｘ」を表す１３ビットのデータを出力する
こととなる（図１０参照）。

【００１０】尚、２次のブースのアルゴリズムでは、図
１０の如く部分積が「−２Ｘ」或いは「２Ｘ」となる場
合があるため、ブースエンコーダ１００が最低限生成す
べき必須の部分積としては、図１２にて黒丸印（●）で
示したビットから右側の９（＝８＋１）ビットとなる。
よって、部分積生成過程におけるブースエンコーダ１０
０の最低限の動作としては、被乗数Ｘを１ビット符号拡
張した９ビットのデータと８ビットの乗数Ｙとから、９
ビットの部分積を４個生成すれば良いが、従来の乗算器
Ｊ１では、ブースエンコーダ１００が、全ての部分積Ｂ
0 〜Ｂ3 の最上位ビットのビット位置を一致させるため
に、上記必須の９ビットの部分積を図１２にて二重丸印
（◎）で示す如く符号拡張して加算回路へ出力し、これ
により、加算回路による部分積Ｂ0 〜Ｂ3 の加算が可能
となるようにしている。

【００１１】そして、乗算器Ｊ１における加算回路の１
段目に配置された２つの加算器１０１，１０２の各々
は、ブースエンコーダ１００から出力される上記４個の
部分積Ｂ0 〜Ｂ3 を乗数Ｙの下位ビットに対応するもの
から順に夫々２個１組とした部分積データ組（Ｂ0 とＢ
1 ，Ｂ2 とＢ3 ）を、互いに加算する。つまり、加算器
１０１は、第１部分積Ｂ0 の上位１３ビットと第２部分
積Ｂ1 とを加算し、その加算結果の最下位ビット側に第
１部分積Ｂ0 の下位２ビットを結合することにより、１
５ビットの加算データＥ0 （＝Ｂ0 ＋Ｂ1 ）を出力す
る。また、加算器１０２は、第３部分積Ｂ2 の上位９ビ
ットと第４部分積Ｂ3 とを加算し、その加算結果の最下
位ビット側に第３部分積Ｂ2 の下位２ビットを結合する
ことにより、１１ビットの加算データＥ1 （＝Ｂ2 ＋Ｂ
3 ）を出力する。

【００１２】そして同様に、加算回路の２段目（最終
段）に配置された加算器１０３は、前段の各加算器１０
１，１０２から出力される２個の加算データＥ0 ，Ｅ1
を加算して、被乗数Ｘと乗数Ｙとの積を表す１５ビット
のデータＦ0 を出力する。つまり、加算器１０３は、加
算器１０１からの加算データＥ0 の上位１１ビットと、
加算器１０２からの加算データＥ1 とを加算し、その加
算結果の最下位ビット側に上記加算データＥ0 の下位４
ビットを結合することにより、乗算結果である１５ビッ
トデータＦ0 を出力する。

【００１３】尚、図１１において、各加算器１０１〜１
０３の右側に配設した線は、各加算器１０１〜１０３の
加算動作のうち、前述した下位ビットの結合動作を表す
線であり、実際には各加算器１０１〜１０３の内部に含
まれている。そして、このことは、後述する他の乗算器
を表すブロック図についても同様である。

【００１４】以上のように、図１１の乗算器Ｊ１によれ
ば、２次のブースのアルゴリズムを用いて部分積を生成
するようにしているため、部分積の数を本来の８個から
４個に削減して、乗算速度を高速化することができる。

【００１５】

【発明が解決しようとする課題】しかしながら、上記従
来の乗算器Ｊ１では、図１１からも明らかなように、加
算回路の最終段以外の各加算段（但し、この例では１段
目のみ）において、各加算器１０１，１０２の加算ビッ
ト数（即ち、加算すべきデータのビット数）が夫々異な
ってしまい、半導体集積回路で実現する場合にチップレ
イアウト性が悪化するという大きな問題がある。そし
て、この問題は、被乗数Ｘと乗数Ｙのビット数が大きく
なるほど顕著になる。

【００１６】例えば、図１３に示すように、２の補数表
示形式の１６ビット×１６ビットの乗算を行うツリー型
乗算器Ｊ２は、１６ビットの被乗数Ｘと乗数Ｙを入力し
て、２次のブースのアルゴリズムに基づき８（＝１６／
２）個の部分積Ｂ0 〜Ｂ7 を出力するブースエンコーダ
１１０と、ツリー状に配置された７個の加算器１１１〜
１１７からなる加算回路とを備えることとなるが、この
乗算器Ｊ２では、加算回路の１段目の各加算器１１１〜
１１４の加算ビット数が夫々２９ビット，２５ビット，
２１ビット，１７ビットとなり、２段目の各加算器１１
５，１１６の加算ビット数が夫々２７ビット，１９ビッ
トとなってしまう。このため、半導体集積回路で実現す
る際のチップレイアウト性が更に悪化してしまう。

【００１７】一方、本発明者は、図１１，図１３に示し
た従来のツリー型乗算器Ｊ１，Ｊ２を改良して、２進数
表示の被乗数Ｘ及び乗数Ｙに対し符号付き乗算と符号無
し乗算とを択一的に実行可能なツリー型乗算器（以下、
この乗算器を「符号付き／無し乗算器」という）を新た
に考えた。

【００１８】以下、その符号付き／無し乗算器を構成す
るための考え方について、８ビット×８ビットの乗算を
行う場合を例に挙げて説明する。まず、ブースのアルゴ
リズムを用いて８ビット×８ビットの符号無し乗算を行
うためには、８ビットの被乗数Ｘと乗数Ｙの各々の最上
位ビットＸ[7] ，Ｙ[7]よりも上位側に、ダミーの符号
ビットとして、正を示す“０”の８ビット目Ｘ[8] ，Ｙ
[8] が存在していると見なす必要がある。これは、ブー
スのアルゴリズムが２の補数表示形式の乗算（符号付き
乗算）を前提とするものであるのに対して、符号無し乗
算を行う場合の被乗数Ｘと乗数Ｙの最上位ビットＸ[7]
，Ｙ[7] は符号ビットではないためである。

【００１９】また、符号付き乗算を行う場合には、元
々、被乗数Ｘと乗数Ｙの最上位ビットＸ[7] ，Ｙ[7] は
符号ビットであるが、その最上位ビットＸ[7] ，Ｙ[7]
よりも上位側に、更にその最上位ビットＸ[7] ，Ｙ[7]
と同じ値の８ビット目Ｘ[8] ，Ｙ[8] が存在していると
見なす必要がある。これは、共通のハードウェアで符号
付き乗算と符号無し乗算を行うためである。

【００２０】よって、８ビット×８ビットの符号付き乗
算と符号無し乗算とを共通のハードウェアで行うために
は、基本的には以下のようにすれば良い。まず、符号無
し乗算を行う場合には、８ビットの被乗数Ｘを２ビット
０拡張した（つまり、１ビット０拡張したデータを更に
１ビット符号拡張した）１０ビットの疑似被乗数Ｘ’
と、８ビットの乗数Ｙを１ビット０拡張した９ビットの
疑似乗数Ｙ’とから部分積を５個生成して、その部分積
を加算すれば良い。

【００２１】また、符号付き乗算を行う場合には、８ビ
ットの被乗数Ｘを２ビット符号拡張した（つまり、１ビ
ット符号拡張したデータを更に１ビット符号拡張した）
１０ビットの疑似被乗数Ｘ’と、８ビットの乗数Ｙを１
ビット符号拡張した９ビットの疑似乗数Ｙ’とから部分
積を５個生成して、その部分積を加算すれば良い。

【００２２】ところが、上記のようにした場合の疑似乗
数Ｙ’の最上位ビットＹ’[8] に対応する部分積（第５
部分積）は、以下の理由により、符号無し乗算の場合で
且つ元の乗数Ｙの最上位ビットＹ[7] が“１”である場
合にのみ「＋Ｘ」となり、それ以外の場合には、「０×
Ｘ」となる。

【００２３】まず、符号無し乗算の場合には、疑似乗数
Ｙ’の最上位ビットＹ’[8] が“０”となるが、それよ
り上位の９ビット目Ｙ’[9] も“０”と見なすことがで
きるため、疑似乗数Ｙ’の９ビット目Ｙ’[9] と８ビッ
ト目Ｙ’[8] と７ビット目Ｙ’[7] からなるグループの
並びは、「０，０，０」か「０，０，１」になる。そし
て、疑似乗数Ｙ’の７ビット目Ｙ’[7] は、元の乗数Ｙ
の最上位ビットＹ[7]であるため、結局、第５部分積
は、乗数Ｙの最上位ビットＹ[7] が“１”である場合に
「＋Ｘ」となり、上記最上位ビットＹ[7] が“０”であ
る場合に「０×Ｘ」となる。

【００２４】また、符号付き乗算の場合には、疑似乗数
Ｙ’の上位２ビットＹ’[8] ，Ｙ’[7] が、元の乗数Ｙ
の最上位ビットＹ[7] と同じ値になるが、それより上位
の９ビット目Ｙ’[9] も乗数Ｙの最上位ビットＹ[7] と
同じ値と見なすことができる。よって、疑似乗数Ｙ’の
９ビット目Ｙ’[9] と８ビット目Ｙ’[8] と７ビット目
Ｙ’[7] からなるグループの並びは、「０，０，０」か
「１，１，１」になり、第５部分積は常に「０×Ｘ」と
なる。

【００２５】このため、第５部分積は、符号無し乗算の
場合で且つ乗数Ｙの最上位ビットＹ[7] が“１”である
場合にのみ「＋Ｘ」となり、それ以外の場合には「０×
Ｘ」となるのである。よって、８ビット×８ビットの符
号付き乗算と符号無し乗算とを共通のハードウェアで切
り替えて行うためには、以下の（１）〜（３）ようにす
れば良いことが分かった。

【００２６】（１）まず、符号付き乗算を行う場合に
は、８ビットの被乗数Ｘを２ビット符号拡張した１０ビ
ットデータと８ビットの乗数Ｙとから、２次のブースの
アルゴリズムに基づき４個の部分積Ｂ0 〜Ｂ3 を生成
し、また、符号無し乗算を行う場合には、８ビットの被
乗数Ｘを２ビット０拡張した１０ビットデータと８ビッ
ト乗数Ｙとから、２次のブースのアルゴリズムに基づき
４個の部分積Ｂ0 〜Ｂ3 を生成する。

【００２７】（２）そして、上記生成した４個の部分積
Ｂ0 〜Ｂ3 を加算する。 （３）そして更に、符号無し乗算の場合で、且つ、乗数
Ｙの最上位ビットＹ[7] が“１”であれば、４個の部分
積Ｂ0 〜Ｂ3 を加算したデータに被乗数Ｘを加算するこ
とにより、被乗数Ｘと乗数Ｙとの積を表すデータを出力
し、それ以外の場合には、上記４個の部分積Ｂ0 〜Ｂ3
を加算したデータを、そのまま被乗数Ｘと乗数Ｙとの積
を表すデータとして出力する。

【００２８】以上の考え方を踏まえると、８ビット×８
ビットの符号付き／無し乗算器は、図１４のように構成
することができ、その乗算動作は図１５のようになる。
即ち、図１４に示す８ビット×８ビットの符号付き／無
し乗算器Ｊ３においては、符号拡張器１２０が、制御線
からの切替信号が符号付き乗算の実行を示す場合に、被
乗数Ｘを２ビット符号拡張した１０ビットデータを出力
し、また、上記切替信号が符号無し乗算の実行を示す場
合に、被乗数Ｘを２ビット０拡張した１０ビットデータ
を出力する。

【００２９】そして、ブースエンコーダ１２１は、符号
拡張器１２０から出力される１０ビットデータと８ビッ
トの乗数Ｙとから、２次のブースのアルゴリズムに基づ
き４個の部分積Ｂ0 〜Ｂ3 を生成する。具体的に説明す
ると、ブースエンコーダ１２１は、図１５に示すよう
に、乗数Ｙの０ビット目Ｙ[0] に対応した１６ビットの
第１部分積Ｂ0 と、乗数Ｙの２ビット目Ｙ[2] に対応し
た１４ビットの第２部分積Ｂ1 と、乗数Ｙの４ビット目
Ｙ[4] に対応した１２ビットの第３部分積Ｂ2 と、乗数
Ｙの６ビット目Ｙ[6] に対応した１０ビットの第４部分
積Ｂ3 とを夫々出力する。尚、このブースエンコーダ１
２１も、各部分積Ｂ0 〜Ｂ3 の最上位ビットのビット位
置を一致させるため、黒丸印（●）で示したビットから
右側の１０（＝８＋２）ビットからなる必須の部分積
を、二重丸印（◎）で示す如く符号拡張して出力する。

【００３０】そして更に、ブースエンコーダ１２１は、
上記切替信号が符号無し乗算の実行を示し、且つ、乗数
Ｙの最上位ビットＹ[7] が“１”であれば、第５部分積
Ｂ4として、８ビットの被乗数Ｘをそのまま出力し、そ
れ以外の場合には、第５部分積Ｂ4 として、全ビットが
“０”の８ビットデータを出力する。

【００３１】また、この符号付き／無し乗算器Ｊ３も、
図１１の乗算器Ｊ１と同様に、ツリー状に配置された３
個の加算器１２２〜１２４からなるツリー型加算回路を
備えている。そして、その加算回路の１段目に配置され
た２つの加算器１２２，１２３のうち、加算器１２２
が、第１部分積Ｂ0 と第２部分積Ｂ1 とを加算した１６
ビットの加算データＥ0 （＝Ｂ0 ＋Ｂ1 ）を出力し、加
算器１２３が、第３部分積Ｂ2 と第４部分積Ｂ3 とを加
算した１２ビットの加算データＥ1 （＝Ｂ2 ＋Ｂ3 ）を
出力する。そして更に、加算回路の２段目（最終段）に
配置された加算器１２４が、前段の各加算器１２２，１
２３から出力される２個の加算データＥ0，Ｅ1 を加算
して、１６ビットの加算データＦ0 を出力する。

【００３２】また更に、この符号付き／無し乗算器Ｊ３
は、乗算結果出力用の加算器１２５を備えており、その
加算器１２５は、上記加算器１２４からの加算データＦ
0 の上位８ビットと、ブースエンコーダ１２１からの上
記第５部分積Ｂ4 （「Ｘ」又は「０」）とを加算し、そ
の加算結果の最下位ビット側に上記加算データＦ0 の下
位８ビットを結合することにより、乗算結果である１６
ビットデータを出力する。

【００３３】このような図１４の符号付き／無し乗算器
Ｊ３によれば、符号付き乗算と符号無し乗算とを、共通
のハードウェアで切り替えて行うことができる。しか
し、図１１，図１３の乗算器Ｊ１，Ｊ２と同様に、加算
回路の最終段以外の各加算段において、各加算器の加算
ビット数が夫々異なってしまい、やはり、半導体集積回
路で実現する際のチップレイアウト性が悪化してしま
う。そして、この傾向は、被乗数Ｘと乗数Ｙのビット数
が大きくなるほど顕著になる。

【００３４】例えば、図１６に示すように、図１４の符
号付き／無し乗算器Ｊ３の規模を拡大した１６ビット×
１６ビットの符号付き／無し乗算器Ｊ４では、符号拡張
器１３０と、ブースエンコーダ１３１と、ツリー状に配
置された７個の加算器１３２〜１３８からなる加算回路
と、乗算結果出力用の加算器１３９とを備えることとな
るが、この図１６からも分かるように、被乗数Ｘと乗数
Ｙのビット数が大きくなるほど、チップレイアウト性が
悪化してしまうのである。

【００３５】本発明は、以上のような問題に鑑みなされ
たものであり、部分積の生成にブースのアルゴリズムを
用いたツリー型乗算器であって、集積回路化する際のチ
ップレイアウト性を向上させることのできるツリー型乗
算器を提供することを目的としている。

【００３６】

【課題を解決するための手段、及び発明の効果】まず、
上記目的を達成するためになされた請求項１に記載の第
１発明の乗算器は、ビット数がｎ（但し、ｎは偶数）の
２の補数表示形式の被乗数データと乗数データとを入力
して乗算を行うものである。

【００３７】そして、この請求項１に記載の乗算器で
は、１ビット拡張手段が、前記被乗数データを１ビット
符号拡張したｎ＋１ビットのデータを出力し、部分積生
成手段が、１ビット拡張手段から出力されるｎ＋１ビッ
トのデータと前記乗数データとから、２次のブースのア
ルゴリズムに基づきｎ＋１ビットの部分積データをｎ／
２個生成する。

【００３８】そして更に、ツリー状に配置された複数の
加算器を有する加算手段が、部分積生成手段にて生成さ
れたｎ／２個の部分積データを前記複数の加算器により
加算して、その加算器のうちの最終段の加算器から被乗
数データと乗数データとの積を表す２ｎ−１ビットのデ
ータを出力するのであるが、特に、加算手段には、前記
各加算器に夫々入力される２個１組のデータのうちで、
乗数データの下位ビットに対応する方のデータを夫々符
号拡張する複数の符号拡張手段が設けられている。

【００３９】つまり、請求項１に記載の乗算器では、部
分積生成手段が、ｎ／２個の部分積として、被乗数デー
タ及び乗数データのビット数ｎよりも１ビット多いｎ＋
１ビットの必須の部分積（例えば、図１２に示した例で
は、黒丸印（●）で示したビットから右側の９ビット）
だけを生成するようにしている。そして更に、加算手段
における各加算器の入力直前に符号拡張手段を夫々配設
し、その符号拡張手段により、加算器が加算すべき２個
１組のデータのうちで乗数データの下位ビットに対応す
る方のデータを符号拡張するようにしている。

【００４０】このため、請求項１に記載の乗算器によれ
ば、加算手段の最終段以外の各加算段において、各加算
器の加算ビット数（加算すべきデータのビット数）を統
一させることができるようになり、その結果、当該乗算
器を半導体集積回路で実現する場合のチップレイアウト
性を、格段に向上させることができる。しかも、加算器
の加算ビット数を従来の乗算器よりも小さくすることが
でき、回路規模を縮小することができるようになる。

【００４１】ここで、請求項１に記載の乗算器におい
て、例えば、被乗数データと乗数データとのビット数ｎ
が、２のＮ乗（但し、Ｎは３以上の整数）である場合に
は、請求項２に記載のように構成すれば良い。即ち、請
求項２に記載の乗算器において、加算手段の１段目に
は、ｎ／２個の部分積データを乗数データの下位ビット
に対応するものから順に夫々２個１組とした部分積デー
タ組毎に対応して、２^N-2 個の加算器が配置されてお
り、その２ ^N-2 個の加算器に夫々対応する各符号拡張手
段が、前記部分積データ組を成すデータのうち、乗数デ
ータの下位ビットに対応する方の部分積データを２ビッ
ト符号拡張してｎ＋３ビットの加算対象データを出力す
る。

【００４２】そして、前記２^N-2 個の各加算器は、前記
ｎ＋３ビットの加算対象データの上位ｎ＋１ビットと、
前記部分積データ組を成すデータのうちで乗数データの
上位ビットに対応する方の部分積データとを加算し、そ
の加算結果の最下位ビット側に前記ｎ＋３ビットの加算
対象データの下位２ビットを結合することにより、ｎ＋
３ビットの加算データを出力する。

【００４３】また、加算手段の２段目以降のＫ段目に
は、加算手段のＫ−１段目（前段）の各加算器から出力
される加算データを乗数データの下位ビットに対応する
ものから順に夫々２個１組とした加算データ組毎に対応
して、２^N-K-1 個の加算器が配置されており、その２
^N-K-1 個の加算器に夫々対応する各符号拡張手段が、前
記加算データ組を成すデータのうち、乗数データの下位
ビットに対応する方の加算データを２^K ビット符号拡張
してＰビット（但し、Ｐは請求項２に記載の式１により
表される数であり、Ｐ＝ｎ＋１＋２^K ＋２^K-1 ＋２^K-2
＋…＋２¹ である）の加算対象データを出力する。

【００４４】そして更に、前記２^N-K-1 個の各加算器
は、前記Ｐビットの加算対象データの上位Ｐ−２^K ビッ
トと、前記加算データ組を成すデータのうちで乗数デー
タの上位ビットに対応する方の加算データとを加算し、
その加算結果の最下位ビット側に前記Ｐビットの加算対
象データの下位２^K ビットを結合して、Ｐビットの加算
データを出力する。

【００４５】このような請求項２に記載の乗算器によれ
ば、例えば、被乗数データと乗数データとのビット数ｎ
が１６＝２⁴ である場合、即ち、２の補数表示形式の１
６ビット×１６ビットの乗算を行う構成の場合に、加算
手段の１段目には４個の加算器が配置され、加算手段の
２段目には２個の加算器が配置されることとなるが、１
段目の各加算器の加算ビット数を１７ビットに統一する
ことができ、また、２段目の各加算器の加算ビット数を
１９ビットに統一することができる。よって、当該乗算
器のチップレイアウト性を格段に向上させることができ
ると共に、図１３に示した従来の乗算器Ｊ２との対比か
ら明らかなように、加算器の加算ビット数を小さくする
ことができる。

【００４６】次に、請求項３に記載の第２発明の乗算器
は、ビット数がｎ（但し、ｎは偶数）の２進数表示の被
乗数データと乗数データとを入力して、符号付き乗算と
符号無し乗算とを切替信号に応じて択一的に行うもので
ある。そして、この請求項３に記載の乗算器では、２ビ
ット拡張手段が、前記切替信号が符号付き乗算の実行を
示す場合に、被乗数データをその最上位ビットで２ビッ
ト符号拡張したｎ＋２ビットのデータを出力し、前記切
替信号が符号無し乗算の実行を示す場合に、被乗数デー
タの最上位ビット側を２ビット０拡張したｎ＋２ビット
のデータを出力する。

【００４７】すると、部分積生成手段が、２ビット拡張
手段から出力されるｎ＋２ビットのデータと前記乗数デ
ータとから、２次のブースのアルゴリズムに基づきｎ＋
２ビットの部分積データをｎ／２個生成する。そして、
ツリー状に配置された複数の加算器を有する加算手段
が、部分積生成手段にて生成されたｎ／２個の部分積デ
ータを前記複数の加算器により加算して、その加算器の
うちの最終段の加算器から２ｎビットのデータを出力す
るのであるが、特に、加算手段には、前記各加算器に夫
々入力される２個１組のデータのうちで、乗数データの
下位ビットに対応する方のデータを夫々符号拡張する複
数の符号拡張手段が設けられている。

【００４８】そして更に、乗算結果出力手段が、前記切
替信号が符号無し乗算の実行を示し、且つ、乗数データ
の最上位ビットが“１”である場合に、加算手段の最終
段の加算器から出力される２ｎビットのデータの上位ｎ
ビットと被乗数データとを加算して、その加算結果の最
下位ビット側に前記２ｎビットのデータの下位ｎビット
を結合することにより、被乗数データと乗数データとの
積を表す２ｎビットのデータを出力し、それ以外の場合
には、加算手段の最終段の加算器から出力される２ｎビ
ットのデータを、被乗数データと乗数データとの積を表
すデータとして出力する。

【００４９】つまり、請求項３に記載の乗算器では、図
１４，図１６の符号付き／無し乗算器Ｊ３，Ｊ４と同様
に、前述した（１）〜（３）の考え方に基づき、符号付
き乗算と符号無し乗算とを切り替えて行うようにしてい
るのであるが、特に、部分積生成手段が、ｎ／２個の部
分積として、被乗数データ及び乗数データのビット数ｎ
よりも２ビット多いｎ＋２ビットの必須の部分積（例え
ば、図１５に示した例では、黒丸印（●）で示したビッ
トから右側の１０ビット）だけを生成するようにしてい
る。そして更に、加算手段における各加算器の入力直前
に符号拡張手段を夫々配設し、その符号拡張手段によ
り、加算器が加算すべき２個１組のデータのうちで乗数
データの下位ビットに対応する方のデータを符号拡張す
るようにしている。

【００５０】このため、請求項３に記載の乗算器によれ
ば、符号付き乗算と符号無し乗算とを共通のハードウェ
アで切り替えて行うことができるだけでなく、加算手段
の最終段以外の各加算段において、各加算器の加算ビッ
ト数を統一させることができるようになり、その結果、
当該乗算器を半導体集積回路で実現する場合のチップレ
イアウト性を、格段に向上させることができる。しか
も、加算器の加算ビット数を小さくすることができ、回
路規模を縮小することができるようになる。

【００５１】ここで、請求項３に記載の乗算器におい
て、例えば、被乗数データと乗数データとのビット数ｎ
が、２のＮ乗（但し、Ｎは３以上の整数）である場合に
は、請求項４に記載のように構成すれば良い。即ち、請
求項４に記載の乗算器において、加算手段の１段目に
は、ｎ／２個の部分積データを乗数データの下位ビット
に対応するものから順に夫々２個１組とした部分積デー
タ組毎に対応して、２^N-2 個の加算器が配置されてお
り、その２ ^N-2 個の加算器に夫々対応する各符号拡張手
段が、前記部分積データ組を成すデータのうち、乗数デ
ータの下位ビットに対応する方の部分積データを２ビッ
ト符号拡張してｎ＋４ビットの加算対象データを出力す
る。

【００５２】そして、前記２^N-2 個の各加算器は、前記
ｎ＋４ビットの加算対象データの上位ｎ＋２ビットと、
前記部分積データ組を成すデータのうちで乗数データの
上位ビットに対応する方の部分積データとを加算し、そ
の加算結果の最下位ビット側に前記ｎ＋４ビットの加算
対象データの下位２ビットを結合することにより、ｎ＋
４ビットの加算データを出力する。

【００５３】また、加算手段の２段目以降のＫ段目に
は、加算手段のＫ−１段目（前段）の各加算器から出力
される加算データを乗数データの下位ビットに対応する
ものから順に夫々２個１組とした加算データ組毎に対応
して、２^N-K-1 個の加算器が配置されており、その２
^N-K-1 個の加算器に夫々対応する各符号拡張手段が、前
記加算データ組を成すデータのうち、乗数データの下位
ビットに対応する方の加算データを２^K ビット符号拡張
してＱビット（但し、Ｑは請求項４に記載の式２により
表される数であり、Ｐ＝ｎ＋２＋２^K ＋２^K-1 ＋２^K-2
＋…＋２¹ である）の加算対象データを出力する。

【００５４】そして更に、前記２^N-K-1 個の各加算器
は、前記Ｑビットの加算対象データの上位Ｑ−２^K ビッ
トと、前記加算データ組を成すデータのうちで乗数デー
タの上位ビットに対応する方の加算データとを加算し、
その加算結果の最下位ビット側に前記Ｑビットの加算対
象データの下位２^K ビットを結合して、Ｑビットの加算
データを出力する。

【００５５】このような請求項４に記載の乗算器によれ
ば、例えば、被乗数データと乗数データとのビット数ｎ
が１６＝２⁴ である場合、即ち、１６ビット×１６ビッ
トの符号付き乗算と符号無し乗算とを切り替えて行う構
成の場合に、加算手段の１段目には４個の加算器が配置
され、加算手段の２段目には２個の加算器が配置される
こととなるが、１段目の各加算器の加算ビット数を１８
ビットに統一することができ、また、２段目の各加算器
の加算ビット数を２０ビットに統一することができる。
よって、当該乗算器のチップレイアウト性を格段に向上
させることができると共に、図１６に示した符号付き／
無し乗算器Ｊ４との対比から明らかなように、加算器の
加算ビット数を小さくすることができる。

【００５６】

【発明の実施の形態】以下、本発明が適用された実施形
態の乗算器について、図面を用いて説明する。まず図１
は、２の補数表示形式の１６（＝２⁴ ）ビットの被乗数
（被乗数データ）Ｘと乗数（乗数データ）Ｙを入力し
て、２の補数表示形式の１６ビット×１６ビットの乗算
を行う第１実施形態のツリー型乗算器Ｍ１の構成を表す
ブロック図である。

【００５７】図１に示すように、本第１実施形態のツリ
ー型乗算器Ｍ１は、１６ビットの被乗数Ｘを１ビット符
号拡張する１ビット拡張手段としての符号拡張器１と、
その符号拡張器１から出力される１７（＝１６＋１）ビ
ットのデータと１６ビットの乗数Ｙとから、２次のブー
スのアルゴリズムに基づき、各々が１７ビットの８（＝
１６／２）個の部分積Ｂ0 〜Ｂ7 を生成する部分積生成
手段としてのブースエンコーダ２とを備えている。

【００５８】例えば、図２に示すように、被乗数Ｘが
「1110011111001010」（１６進数表現では「Ｅ７Ｃ
Ａ」）であり、乗数Ｙが「1011100001000010」（１６進
数表現では「Ｂ８４２」）である場合には、符号拡張器
１が、被乗数Ｘを１ビット符号拡張した１７ビットデー
タ（「11110011111001010 」）を出力することとなる。

【００５９】そして、この例の場合には、乗数Ｙの１ビ
ット目Ｙ[1] が“１”であり、０ビット目Ｙ[0] が
“０”であることから、ブースエンコーダ２は、乗数Ｙ
の０ビット目Ｙ[0] に対応する第１部分積Ｂ0 として、
図１０の真理値表に従い「−２Ｘ」を表す１７ビットデ
ータ（「00011000001101100 」）を出力することとな
る。また、ブースエンコーダ２は、乗数Ｙの３ビット目
Ｙ[3] と２ビット目Ｙ[2] とが“０”であり、１ビット
目Ｙ[1] が“１”であることから、乗数Ｙの２ビット目
Ｙ[2] に対応する第２部分積Ｂ1 として、図１０の真理
値表に従い「＋Ｘ」を表す１７ビットデータ（「111100
11111001010」）を出力することとなる。

【００６０】そして同様に、図２に示す例の場合には、
ブースエンコーダ２は、乗数Ｙの４ビット目Ｙ[4] ，６
ビット目Ｙ[6] ，８ビット目Ｙ[8] ，１０ビット目Ｙ[1
0]，１２ビット目Ｙ[12] ，及び１４ビット目Ｙ[14]に
夫々対応する第３から第８までの部分積Ｂ2 〜Ｂ7 とし
て、夫々、「０×Ｘ」を表す１７ビットデータと、「＋
Ｘ」を表す１７ビットデータと、「０×Ｘ」を表す１７
ビットデータと、「−２Ｘ」を表す１７ビットデータ
と、「０×Ｘ」を表す１７ビットデータと、「−Ｘ」を
表す１７ビットデータとを出力することとなる。

【００６１】尚、符号拡張器１によって被乗数Ｘを予め
１ビット符号拡張しておくようにしているのは、「＋
Ｘ」，「−Ｘ」，「＋２Ｘ」，「−２Ｘ」を表す１７ビ
ットの部分積を生成するためのブースエンコーダ２内の
論理回路を、簡素化するためである。例えば、ブースエ
ンコーダ２が、「＋Ｘ」を表す部分積を生成して出力す
る場合には、符号拡張器１からの１７ビットデータを、
そのまま出力すれば良く、また、「−２Ｘ」を表す部分
積を生成して出力する場合には、符号拡張器１からの１
７ビットデータを２の補数化して１ビット左シフトした
１７ビットデータを、出力すれば良い。

【００６２】一方更に、本第１実施形態のツリー型乗算
器Ｍ１は、図１に示すように、ブースエンコーダ２から
出力される８個の部分積Ｂ0 〜Ｂ7 を並列に加算するた
めの加算回路として、ツリー状に配置された７個の加算
器１０〜１６と、その各加算器１０〜１６の一方側の入
力段に夫々設けられた７個の符号拡張器３〜９と、から
なるツリー型加算回路（以下、単に「加算回路」とい
う）を備えている。

【００６３】ここで、この加算回路について詳細に説明
すると、加算回路の１段目には、ブースエンコーダ２か
ら出力される８個の部分積Ｂ0 〜Ｂ7 を乗数Ｙの下位ビ
ットに対応するものから順に夫々２個１組とした部分積
データ組（Ｂ0 とＢ1 ，Ｂ2とＢ3 ，Ｂ4 とＢ5 ，Ｂ6
とＢ7 ）毎に対応して、４（＝２^4-2 ）個の１７ビット
加算器１０〜１３が配置されており、その４個の加算器
１０〜１３に夫々対応する各符号拡張器３〜６が、上記
部分積データ組を成す部分積のうちで乗数Ｙの下位ビッ
トに対応する方の部分積Ｂ0 ，Ｂ2 ，Ｂ4 ，Ｂ6 を、夫
々、２ビット符号拡張して、１９（＝１６＋３）ビット
の加算対象データを出力する。

【００６４】そして、上記４個の１７ビット加算器１０
〜１３の各々は、符号拡張器３〜６のうちで自己に対応
するものから出力される加算対象データの上位１７（＝
１６＋１）ビットと、自己に対応する部分積データ組を
成す部分積のうちで乗数Ｙの上位ビットに対応する方の
部分積（Ｂ1 ，Ｂ3 ，Ｂ5 ，Ｂ7 の何れか）とを加算
し、その加算結果の最下位ビット側に上記加算対象デー
タの下位２ビットを結合することにより、１９ビットの
加算データＥ0 〜Ｅ3 を出力する。

【００６５】例えば、部分積データ組のうちで最も下位
の部分積データ組（Ｂ0 とＢ1 ）に対応する１７ビット
加算器１０は、符号拡張器３から出力される加算対象デ
ータ（即ち、部分積Ｂ0 を２ビット符号拡張したデー
タ）の上位１７ビットと、１７ビットの部分積Ｂ1 とを
加算し、その加算結果の最下位ビット側に符号拡張器３
からの加算対象データの下位２ビットを結合することに
より、１９ビットの加算データＥ0 を出力する。尚、他
の３つの１７ビット加算器１１〜１３の動作についても
同様である。

【００６６】また同様に、加算回路の２段目には、上記
１段目（前段）の各加算器１０〜１３から出力される加
算データＥ0 〜Ｅ3 を乗数Ｙの下位ビットに対応するも
のから順に夫々２個１組とした加算データ組（Ｅ0 とＥ
1 ，Ｅ2 とＥ3 ）毎に対応して、２（＝２^4-2-1 ）個の
１９ビット加算器１４，１５が配置されており、その２
個の加算器１４，１５に夫々対応する各符号拡張器７，
８が、上記加算データ組を成すデータのうちで乗数Ｙの
下位ビットに対応する方の加算データＥ0 ，Ｅ2 を、夫
々、４（＝２² ）ビット符号拡張して、２３（＝１６＋
１＋２² ＋２¹）ビットの加算対象データを出力する。

【００６７】そして、上記２個の１９ビット加算器１
４，１５の各々は、符号拡張器７，８のうちで自己に対
応するものから出力される加算対象データの上位１９
（＝２３−２² ）ビットと、自己に対応する加算データ
組を成すデータのうちで乗数Ｙの上位ビットに対応する
方の加算データ（Ｅ1 ，Ｅ3 の何れか）とを加算し、そ
の加算結果の最下位ビット側に上記２３ビットの加算対
象データの下位４ビットを結合することにより、２３ビ
ットの加算データＦ0 ，Ｆ1 を出力する。

【００６８】例えば、加算データ組のうちで最も下位の
加算データ組（Ｅ0 とＥ1 ）に対応する１９ビット加算
器１４は、符号拡張器７から出力される加算対象データ
（加算データＥ0 を４ビット符号拡張したデータ）の上
位１９ビットと、１９ビットの加算データＥ1 とを加算
し、その加算結果の最下位ビット側に符号拡張器７から
の加算対象データの下位４ビットを結合することによ
り、２３ビットの加算データＦ0 を出力する。尚、他方
の１９ビット加算器１５の動作についても同様である。

【００６９】また更に、加算回路の３段目（最終段）に
は、上記２段目（前段）の各加算器１４，１５から出力
される加算データＦ0 ，Ｆ1 からなる加算データ組に対
応して、１（＝２^4-3-1 ）個の２３ビット加算器１６が
配置されており、その加算器１６に対応する符号拡張器
９が、上記加算データ組を成すデータのうちで乗数Ｙの
下位ビットに対応する方の加算データＦ0 を、８（＝２
³ ）ビット符号拡張して、３１（＝１６＋１＋２³ ＋２
² ＋２¹ ）ビットの加算対象データを出力する。

【００７０】そして、上記２３ビット加算器１６は、符
号拡張器９から出力される加算対象データの上位２３
（＝３１−２³ ）ビットと、上記加算データ組（Ｆ0 と
Ｆ1 ）を成すデータのうちで乗数Ｙの上位ビットに対応
する方の加算データＦ1 とを加算し、その加算結果の最
下位ビット側に上記３１ビットの加算対象データの下位
８ビットを結合することにより、被乗数Ｘと乗数Ｙとの
積を表す３１（＝２×１６−１）ビットのデータを出力
する。

【００７１】尚、本第１実施形態では、上記７個の加算
器１０〜１６及び符号拡張器３〜９からなる加算回路
が、加算手段に相当しており、その加算回路の符号拡張
器３〜９が、符号拡張手段に相当している。以上のよう
な本第１実施形態のツリー型乗算器Ｍ１においては、図
２における四角印（□）で示すように、前述の部分積デ
ータ組（Ｂ0 とＢ1 ，Ｂ2 とＢ3 ，Ｂ4 とＢ5 ，Ｂ6 と
Ｂ7 ）を成す部分積のうちで乗数Ｙの下位ビットに対応
する方の部分積Ｂ0 ，Ｂ2 ，Ｂ4 ，Ｂ6 が、４つの符号
拡張器３〜６によって夫々２ビット符号拡張される。

【００７２】そして、上記符号拡張器３〜６の各々から
出力される１９ビットの加算対象データと、それらに対
応する部分積Ｂ1 ，Ｂ3 ，Ｂ5 ，Ｂ7 の各々とが、加算
回路の１段目に配置された４つの加算器１０〜１３によ
り前述の手順で加算され、その各加算器１０〜１３か
ら、第１部分積Ｂ0 と第２部分積Ｂ1 を加算した１９ビ
ットの加算データＥ0 と、第３部分積Ｂ2 と第４部分積
Ｂ3 を加算した１９ビットの加算データＥ1 と、第５部
分積Ｂ4 と第６部分積Ｂ5 を加算した１９ビットの加算
データＥ2 と、第７部分積Ｂ6 と第８部分積Ｂ7 を加算
した１９ビットの加算データＥ3 とが、夫々出力される
こととなる。

【００７３】すると、図２における三角印（△）で示す
ように、前述の加算データ組（Ｅ0とＥ1 ，Ｅ2 とＥ3
）を成すデータのうちで乗数Ｙの下位ビットに対応す
る方の加算データＥ0 ，Ｅ2 が、２つの符号拡張器７，
８によって夫々４ビット符号拡張される。そして、上記
符号拡張器７，８の各々から出力される２３ビットの加
算対象データと、それらに対応する加算データＥ1 ，Ｅ
3 の各々とが、加算回路の２段目に配置された２つの加
算器１４，１５により前述の手順で加算され、その各加
算器１４，１５から、加算データＥ0 と加算データＥ1
を加算した２３ビットの加算データＦ0 と、加算データ
Ｅ2 と加算データＥ3 を加算した２３ビットの加算デー
タＦ1 とが、夫々出力されることとなる。

【００７４】すると更に、図２における星印（☆）で示
すように、上記２段目の各加算器１４，１５から出力さ
れる加算データＦ0 ，Ｆ1 のうちで乗数Ｙの下位ビット
に対応する方の加算データＦ0 が、符号拡張器９によっ
て８ビット符号拡張される。そして、上記符号拡張器９
から出力される３１ビットの加算対象データと、それに
対応する加算器１５からの加算データＦ1 とが、加算回
路の最終段に配置された加算器１６により前述の手順で
加算され、その加算器１６から、加算データＦ0 と加算
データＦ1 を加算した３１ビットのデータであって、被
乗数Ｘと乗数Ｙとの積（乗算結果）を表す３１ビットの
データＧ0 が出力されることとなる。

【００７５】尚、図２に示す例の場合には、乗算結果と
して、１６進数表現で「０６Ｃ８Ｆ２１４」を表す３１
ビットデータが出力されることとなる。以上のように本
第１実施形態のツリー型乗算器Ｍ１では、ブースエンコ
ーダ２が、８個の部分積Ｂ0 〜Ｂ7 として、被乗数Ｘ及
び乗数Ｙのビット数よりも１ビット多い必須の１７ビッ
トだけを生成して出力するようにしている。そして、加
算回路における各加算器１０〜１６の入力直前に符号拡
張器３〜９を夫々配設し、その符号拡張器３〜９によ
り、加算器１０〜１６が加算すべき２個１組のデータの
うちで乗数Ｙの下位ビットに対応する方のデータを符号
拡張するようにしている。

【００７６】このため、本第１実施形態のツリー型乗算
器Ｍ１によれば、加算回路の最終段以外の各加算段（１
段目及び２段目）において、各加算器の加算ビット数を
統一させることができる。具体的には、１段目の各加算
器１０〜１３の加算ビット数を１７ビットに統一するこ
とができ、２段目の各加算器１４，１５の加算ビット数
を１９ビットに統一することができる。

【００７７】よって、当該ツリー型乗算器Ｍ１を半導体
集積回路で実現する場合のチップレイアウト性を格段に
向上させることができる。しかも、図１３に示した従来
のツリー型乗算器Ｊ２との対比から明らかなように、加
算器１０〜１２，１４の加算ビット数を小さくすること
ができ、回路規模を縮小することができる。

【００７８】ところで、上記第１実施形態のツリー型乗
算器Ｍ１は、２の補数表示形式の１６ビット×１６ビッ
トの乗算を行うものであったが、本第１発明は、１６ビ
ット×１６ビット以外の乗算を行うツリー型乗算器に対
しても全く同様に適用することができる。

【００７９】例えば、２の補数表示形式の８ビット×８
ビットの乗算を行うツリー型乗算器は、図３のように構
成することができる。即ち、図３は、第２実施形態のツ
リー型乗算器Ｍ２の構成を表すブロック図であり、この
ツリー型乗算器Ｍ２も、被乗数Ｘを１ビット符号拡張す
る符号拡張器２１と、ブースエンコーダ２２とを備えて
いる。

【００８０】そして、ブースエンコーダ２２は、符号拡
張器２１から出力される９（＝８＋１）ビットのデータ
と８ビットの乗数Ｙとから、２次のブースのアルゴリズ
ムに基づき、各々が９ビットの４（＝８／２）個の部分
積Ｂ0 〜Ｂ3 を生成する。つまり、本第２実施形態のブ
ースエンコーダ２２も、４個の部分積Ｂ0 〜Ｂ3 とし
て、図４にて黒丸印（●）で示したビットから右側に示
すように、被乗数Ｘ及び乗数Ｙのビット数よりも１ビッ
ト多い必須の９ビットだけを生成して出力する。

【００８１】また更に、本第２実施形態のツリー型乗算
器Ｍ２も、第１実施形態のツリー型乗算器Ｍ１と同様
に、ツリー状に配置された３個の加算器２６〜２８と、
その各加算器２６〜２８の一方側の入力段に夫々設けら
れた３個の符号拡張器２３〜２５とからなる加算回路を
備えている。

【００８２】そして、このツリー型乗算器Ｍ２におい
て、加算回路の１段目には、上記４個の部分積Ｂ0 〜Ｂ
3 を乗数Ｙの下位ビットに対応するものから順に夫々２
個１組とした部分積データ組（Ｂ0 とＢ1 ，Ｂ2 とＢ3
）毎に対応して、２個の９ビット加算器２６，２７が
配置されており、その２個の加算器２６，２７に夫々対
応する各符号拡張器２３，２４が、上記部分積データ組
を成す部分積のうちで乗数Ｙの下位ビットに対応する方
の部分積Ｂ0 ，Ｂ2 を、図４の四角印（□）で示す如
く、夫々、２ビット符号拡張して、１１ビットの加算対
象データを出力する。

【００８３】そして更に、上記２個の９ビット加算器２
６，２７の各々は、符号拡張器２３，２４のうちで自己
に対応するものから出力される加算対象データの上位９
ビットと、自己に対応する部分積データ組を成す部分積
のうちで乗数Ｙの上位ビットに対応する方の部分積（Ｂ
1 ，Ｂ3 の何れか）とを加算し、その加算結果の最下位
ビット側に上記加算対象データの下位２ビットを結合す
ることにより、１１ビットの加算データＥ0 ，Ｅ1 を出
力する。

【００８４】また同様に、加算回路の２段目（最終段）
には、上記加算データＥ0 ，Ｅ1 からなる加算データ組
に対応して、１個の１１ビット加算器２８が配置されて
おり、その加算器２８に対応する符号拡張器２５が、上
記加算データ組を成すデータのうちで乗数Ｙの下位ビッ
トに対応する方の加算データＥ0 を、図４の三角印
（△）で示す如く４ビット符号拡張して、１５ビットの
加算対象データを出力する。

【００８５】そして、上記１１ビット加算器２８は、符
号拡張器２５から出力される加算対象データの上位１１
ビットと、上記加算データ組（Ｅ0 とＥ1 ）を成すデー
タのうちで乗数Ｙの上位ビットに対応する方の加算デー
タＥ1 とを加算し、その加算結果の最下位ビット側に上
記１５ビットの加算対象データの下位４ビットを結合す
ることにより、被乗数Ｘと乗数Ｙとの積を表す１５ビッ
トのデータＦ0 を出力する。

【００８６】このような本第２実施形態のツリー型乗算
器Ｍ２によれば、加算回路の最終段以外の１段目におい
て、各加算器２６，２７の加算ビット数を９ビットに統
一することができ、チップレイアウト性を向上させるこ
とができる。そして、図１１に示した従来のツリー型乗
算器Ｊ１との対比から明らかなように、加算器２６の加
算ビット数を小さくすることができ、回路規模を縮小す
ることができる。

【００８７】次に、第３実施形態として、１６ビットの
被乗数Ｘと乗数Ｙを入力して符号付き乗算と符号無し乗
算とを択一的に行うツリー型乗算器（符号付き／無し乗
算器）について説明する。まず図５は、本第３実施形態
の符号付き／無し乗算器Ｍ３の構成を表すブロック図で
ある。

【００８８】図５に示すように、本第３実施形態の符号
付き／無し乗算器Ｍ３は、制御線を介して与えられる切
替信号が符号付き乗算の実行を示す場合（本実施形態で
は、切替信号がロウレベルの場合）に、１６ビットの被
乗数Ｘを２ビット符号拡張し、上記切替信号が符号無し
乗算の実行を示す場合（本実施形態では、切替信号がハ
イレベルの場合）に、上記被乗数Ｘを２ビット０拡張す
る２ビット拡張手段としての符号拡張器３１と、部分積
生成手段としてのブースエンコーダ３２とを備えてい
る。

【００８９】そして、ブースエンコーダ３２は、符号拡
張器３１から出力される１８（＝１６＋２）ビットのデ
ータと１６ビットの乗数Ｙとから、２次のブースのアル
ゴリズムに基づき、各々が１８ビットの第１から第８ま
での８（＝１６／２）個の部分積Ｂ0 〜Ｂ7 を生成す
る。そして更に、ブースエンコーダ３２は、上記切替信
号が符号無し乗算の実行を示すハイレベルであり、且
つ、乗数Ｙの最上位ビットＹ[15]が“１”である場合に
は、第９部分積Ｂ8 として、１６ビットの被乗数Ｘをそ
のまま出力し、それ以外の場合には、第９部分積Ｂ8 と
して、全ビットが“０”の１６ビットデータを出力す
る。

【００９０】ここで、被乗数Ｘが「1110011111001010」
（１６進数表現では「Ｅ７ＣＡ」）であり、乗数Ｙが
「1011100001000010」（１６進数表現では「Ｂ８４
２」）である場合を例に挙げて説明すると、符号拡張器
１は、切替信号が符号付き乗算の実行を示すロウレベル
の場合に、被乗数Ｘを２ビット符号拡張した１８ビット
データ（「111110011111001010」）を出力することとな
り、また、切替信号が符号無し乗算の実行を示すハイレ
ベルの場合には、被乗数Ｘを２ビット０符号拡張した１
８ビットデータ（「001110011111001010」）を出力する
こととなる。

【００９１】そして、この例において、ブースエンコー
ダ３２は、切替信号がロウレベルの場合には、第１から
第８までの８個の部分積Ｂ0 〜Ｂ7 として、図６のＢ0
〜Ｂ7 の各欄に示す１８ビットデータを出力すると共
に、第９部分積Ｂ8 として、全ビットが“０”の１６ビ
ットデータを出力することとなる。尚、図６では、第９
部分積Ｂ8 の図示を省略している。

【００９２】また、この例において、ブースエンコーダ
３２は、切替信号がハイレベルの場合には、第１から第
８までの８個の部分積Ｂ0 〜Ｂ7 として、図７のＢ0 〜
Ｂ7の各欄に示す１８ビットデータを出力すると共に、
第９部分積Ｂ8 として、図７のＢ8 の欄に示す如く１６
ビットの被乗数Ｘをそのまま出力することとなる。尚、
切替信号がハイレベルの場合であっても、乗数Ｙの最上
位ビットＹ[15]が“０”ならば、ブースエンコーダ３２
は、第９部分積Ｂ8 として、全ビットが“０”の１６ビ
ットデータを出力することとなる。

【００９３】一方更に、本第３実施形態の符号付き／無
し乗算器Ｍ３は、図５に示すように、ブースエンコーダ
３２から出力される第１から第８までの８個の部分積Ｂ
0 〜Ｂ7 を並列に加算するために、ツリー状に配置され
た７個の加算器４０〜４６と、その各加算器４０〜４６
の一方側の入力段に夫々設けられた７個の符号拡張器３
３〜３９と、からなる加算回路を備えている。

【００９４】ここで、この加算回路について詳細に説明
すると、加算回路の１段目には、上記８個の部分積Ｂ0
〜Ｂ7 を乗数Ｙの下位ビットに対応するものから順に夫
々２個１組とした部分積データ組（Ｂ0 とＢ1 ，Ｂ2 と
Ｂ3 ，Ｂ4 とＢ5 ，Ｂ6 とＢ7 ）毎に対応して、４（＝
２^4-2 ）個の１８ビット加算器４０〜４３が配置されて
おり、その４個の加算器４０〜４３に夫々対応する各符
号拡張器３３〜３６が、上記部分積データ組を成す部分
積のうちで乗数Ｙの下位ビットに対応する方の部分積Ｂ
0 ，Ｂ2 ，Ｂ4 ，Ｂ6 を、夫々、２ビット符号拡張し
て、２０（＝１６＋４）ビットの加算対象データを出力
する。

【００９５】そして、上記４個の１８ビット加算器４０
〜４３の各々は、符号拡張器３３〜３６のうちで自己に
対応するものから出力される加算対象データの上位１８
（＝１６＋２）ビットと、自己に対応する部分積データ
組を成す部分積のうちで乗数Ｙの上位ビットに対応する
方の部分積（Ｂ1 ，Ｂ3 ，Ｂ5 ，Ｂ7 の何れか）とを加
算し、その加算結果の最下位ビット側に上記加算対象デ
ータの下位２ビットを結合することにより、２０ビット
の加算データＥ0 〜Ｅ3 を出力する。

【００９６】また同様に、加算回路の２段目には、上記
１段目（前段）の各加算器４０〜４３から出力される加
算データＥ0 〜Ｅ3 を乗数Ｙの下位ビットに対応するも
のから順に夫々２個１組とした加算データ組（Ｅ0 とＥ
1 ，Ｅ2 とＥ3 ）毎に対応して、２（＝２^4-2-1 ）個の
２０ビット加算器４４，４５が配置されており、その２
個の加算器４４，４５に夫々対応する各符号拡張器３
７，３８が、上記加算データ組を成すデータのうちで乗
数Ｙの下位ビットに対応する方の加算データＥ0，Ｅ2
を、夫々、４（＝２² ）ビット符号拡張して、２４（＝
１６＋２＋２² ＋２¹ ）ビットの加算対象データを出力
する。

【００９７】そして、上記２個の２０ビット加算器４
４，４５の各々は、符号拡張器３７，３８のうちで自己
に対応するものから出力される加算対象データの上位２
０（＝２４−２² ）ビットと、自己に対応する加算デー
タ組を成すデータのうちで乗数Ｙの上位ビットに対応す
る方の加算データ（Ｅ1 ，Ｅ3 の何れか）とを加算し、
その加算結果の最下位ビット側に上記２４ビットの加算
対象データの下位４ビットを結合することにより、２４
ビットの加算データＦ0 ，Ｆ1 を出力する。

【００９８】また更に、加算回路の３段目（最終段）に
は、上記各加算器４４，４５から出力される加算データ
Ｆ0 ，Ｆ1 からなる加算データ組に対応して、１（＝２
^{4-3- 1} ）個の２４ビット加算器４６が配置されており、
その加算器４６に対応する符号拡張器３９が、上記加算
データ組を成すデータのうちで乗数Ｙの下位ビットに対
応する方の加算データＦ0 を、８（＝２³ ）ビット符号
拡張して、３２（＝１６＋２＋２³ ＋２² ＋２¹ ）ビッ
トの加算対象データを出力する。

【００９９】そして、上記２４ビット加算器４６は、符
号拡張器３９から出力される加算対象データの上位２４
（＝３２−２³ ）ビットと、上記加算データ組（Ｆ0 と
Ｆ1）を成すデータのうちで乗数Ｙの上位ビットに対応
する方の加算データＦ1 とを加算し、その加算結果の最
下位ビット側に上記３２ビットの加算対象データの下位
８ビットを結合することにより、３２ビットの加算デー
タＧ0 を出力する。

【０１００】尚、本第３実施形態では、上記７個の加算
器４０〜４６及び符号拡張器３３〜３９からなる加算回
路が、加算手段に相当しており、その加算回路の符号拡
張器３３〜３９が、符号拡張手段に相当している。そし
て更に、本第３実施形態の符号付き／無し乗算器Ｍ３
は、図５に示すように、乗算結果出力手段としての１６
ビット加算器４７を備えている。そして、この加算器４
７は、上記加算器４６からの加算データＧ0 の上位１６
ビットと、ブースエンコーダ３２からの上記第９部分積
Ｂ8 （「Ｘ」又は「０」）とを加算し、その加算結果の
最下位ビット側に上記加算データＧ0 の下位１６ビット
を結合することにより、被乗数Ｘと乗数Ｙとの積（乗算
結果）を表す３２ビットデータを出力する。

【０１０１】以上のような本第３実施形態の符号付き／
無し乗算器Ｍ３においては、ブースエンコーダ３２から
出力される第１から第８までの部分積Ｂ0 〜Ｂ7 が、第
１実施形態のツリー型乗算器Ｍ１と同様の手順で加算さ
れる。即ち、まず図６及び図７における四角印（□）で
示すように、部分積Ｂ0 ，Ｂ2 ，Ｂ4 ，Ｂ6 の各々が、
４つの符号拡張器３３〜３６によって２ビット符号拡張
され、その符号拡張器３３〜３６の各々から出力される
２０ビットのデータと、それらに対応する部分積Ｂ1 ，
Ｂ3 ，Ｂ5 ，Ｂ7 の各々とが、加算回路の１段目に配置
された４つの加算器４０〜４３により前述の手順で加算
される。そして、その各加算器４０〜４３から、前述の
部分積データ組（Ｂ0 とＢ1 ，Ｂ2 とＢ3 ，Ｂ4 とＢ5
，Ｂ6 とＢ7 ）の各々を加算した２０ビットの加算デ
ータＥ0 〜Ｅ3 が出力されることとなる。

【０１０２】すると、図６及び図７における三角印
（△）で示すように、加算器４０，４２から出力される
加算データＥ0 ，Ｅ2 の各々が、２つの符号拡張器３
７，３８によって４ビット符号拡張され、その符号拡張
器３７，３８の各々から出力される２４ビットのデータ
と、それらに対応する加算データＥ1 ，Ｅ3 の各々と
が、加算回路の２段目に配置された２つの加算器４４，
４５により前述の手順で加算される。そして、その各加
算器４４，４５から、加算データＥ0 と加算データＥ1
を加算した２４ビットの加算データＦ0 と、加算データ
Ｅ2 と加算データＥ3 を加算した２４ビットの加算デー
タＦ1 とが、夫々出力されることとなる。

【０１０３】すると更に、図６及び図７における星印
（☆）で示すように、加算器４４から出力される加算デ
ータＦ0 が、符号拡張器３９によって８ビット符号拡張
され、その符号拡張器３９から出力される３２ビットの
データと、それに対応する加算器４５からの加算データ
Ｆ1 とが、加算回路の最終段に配置された加算器４６に
より前述の手順で加算される。そして、その加算器４６
から、加算データＦ0 と加算データＦ1 を加算した（即
ち、第１から第８までの８個の部分積Ｂ0 〜Ｂ7を加算
した）３２ビットのデータＧ0 が出力されることとな
る。

【０１０４】そして、本第３実施形態の符号付き／無し
乗算器Ｍ３において、上記切替信号が符号無し乗算の実
行を示すハイレベルであり、且つ、乗数Ｙの最上位ビッ
トＹ[15]が“１”である場合には、上記加算器４６から
出力される３２ビットデータＧ0 の上位１６ビットに１
６ビットの被乗数Ｘを加算した３２ビットデータが、乗
算結果出力手段としての加算器４７から、被乗数Ｘと乗
数Ｙとの積を表す３２ビットデータとして出力される。

【０１０５】また、それ以外の場合（即ち、上記切替信
号が符号付き乗算の実行を示すロウレベルの場合、或い
は、上記切替信号が符号無し乗算の実行を示すハイレベ
ルであり、且つ、乗数Ｙの最上位ビットＹ[15]が“０”
である場合）には、上記加算器４６から出力される３２
ビットデータＧ0 が、そのまま加算器４７から被乗数Ｘ
と乗数Ｙとの積を表す３２ビットデータとして出力され
る。

【０１０６】よって、例えば前述した例の場合（つま
り、被乗数Ｘが１６進数表現で「Ｅ７ＣＡ」であり、乗
数Ｙが１６進数表現で「Ｂ８４２」である場合）におい
て、切替信号が符号付き乗算の実行を示すロウレベルで
あれば、図６に示すように、被乗数Ｘと乗数Ｙに対して
符号付き乗算（即ち、２の補数表示形式の乗算）を行っ
た乗算結果であって、１６進数表現にて「０６Ｃ８Ｆ２
１４」を表す３２ビットデータが、上記加算器４７から
出力されることとなる。

【０１０７】また、例えば前述した例の場合において、
切替信号が符号無し乗算の実行を示すハイレベルであれ
ば、図７に示すように、被乗数Ｘと乗数Ｙに対して符号
無し乗算（即ち、絶対値表示形式の乗算）を行った乗算
結果であって、１６進数表現にて「Ａ６Ｄ４Ｆ２１４」
を表す３２ビットデータが出力されることとなる。

【０１０８】以上のように本第３実施形態の符号付き／
無し乗算器Ｍ３では、図１６の符号付き／無し乗算器Ｊ
４と同様に、前述した（１）〜（３）の考え方に基づ
き、符号付き乗算と符号無し乗算とを切り替えて行うよ
うにしているのであるが、特に、ブースエンコーダ３２
が、第１から第８までの８個の部分積Ｂ0 〜Ｂ7 とし
て、被乗数Ｘ及び乗数Ｙのビット数よりも２ビット多い
必須の１８ビットだけを生成して出力するようにしてい
る。そして、加算回路における各加算器４０〜４６の入
力直前に符号拡張器３３〜３９を夫々配設し、その符号
拡張器３３〜３９により、加算器４０〜４６が加算すべ
き２個１組のデータのうちで乗数Ｙの下位ビットに対応
する方のデータを符号拡張するようにしている。

【０１０９】このため、本第３実施形態の符号付き／無
し乗算器Ｍ３によれば、符号付き乗算と符号無し乗算と
を、外部から与える切替信号により切り替えて行うこと
ができるだけでなく、加算回路の最終段以外の各加算段
（１段目及び２段目）において、各加算器の加算ビット
数を統一させることができる。具体的には、１段目の各
加算器４０〜４３の加算ビット数を１８ビットに統一す
ることができ、２段目の各加算器４４，４５の加算ビッ
ト数を２０ビットに統一することができる。

【０１１０】よって、当該符号付き／無し乗算器Ｍ３を
半導体集積回路で実現する場合のチップレイアウト性を
格段に向上させることができる。しかも、図１６に示し
た符号付き／無し乗算器Ｊ４との対比から明らかなよう
に、加算器４０〜４２，４４の加算ビット数を小さくす
ることができ、回路規模を縮小することができる。

【０１１１】ところで、上記第３実施形態の符号付き／
無し乗算器Ｍ３は、１６ビット×１６ビットの乗算を行
うものであったが、本第２発明は、１６ビット×１６ビ
ット以外の乗算を行う符号付き／無し乗算器に対しても
全く同様に適用することができる。

【０１１２】例えば、８ビット×８ビットの符号付き乗
算と符号無し乗算とを択一的に行う符号付き／無し乗算
器は、図８のように構成することができる。即ち、図８
は、第４実施形態の符号付き／無し乗算器Ｍ４の構成を
表すブロック図であり、この乗算器Ｍ４も、８ビットの
被乗数Ｘを第３実施形態の符号拡張器３１と全く同様に
２ビット拡張する（最上位ビット側に２ビット増加させ
る）符号拡張器５１と、ブースエンコーダ５２とを備え
ている。

【０１１３】そして、ブースエンコーダ５２は、符号拡
張器５１からの１０（＝８＋２）ビットデータと８ビッ
トの乗数Ｙとから、２次のブースのアルゴリズムに基づ
き、各々が１０ビットの第１から第４までの４（＝８／
２）個の部分積Ｂ0 〜Ｂ3 を生成する。つまり、本第４
実施形態のブースエンコーダ５２も、第１から第４まで
の４個の部分積Ｂ0 〜Ｂ3 として、図９にて黒丸印
（●）で示したビットから右側に示すように、被乗数Ｘ
及び乗数Ｙのビット数よりも２ビット多い必須の１０ビ
ットだけを生成して出力する。そして更に、ブースエン
コーダ５２は、切替信号が符号無し乗算の実行を示すハ
イレベルであり、且つ、乗数Ｙの最上位ビットＹ[8]が
“１”である場合には、第５部分積Ｂ4 として、８ビッ
トの被乗数Ｘをそのまま出力し、それ以外の場合には、
第５部分積Ｂ4 として、全ビットが“０”の８ビットデ
ータを出力する。

【０１１４】また更に、本第４実施形態の符号付き／無
し乗算器Ｍ４も、第３実施形態の乗算器Ｍ３と同様に、
ツリー状に配置された３個の加算器５６〜５８と、その
各加算器５６〜５８の一方側の入力段に夫々設けられた
３個の符号拡張器５３〜５５とからなる加算回路を備え
ている。

【０１１５】そして、この符号付き／無し乗算器Ｍ４に
おいて、加算回路の１段目には、上記第１から第４まで
の部分積Ｂ0 〜Ｂ3 を乗数Ｙの下位ビットに対応するも
のから順に夫々２個１組とした部分積データ組（Ｂ0 と
Ｂ1 ，Ｂ2 とＢ3 ）毎に対応して、２個の１０ビット加
算器５６，５７が配置されており、その２個の加算器５
６，５７に夫々対応する各符号拡張器５３，５４が、上
記部分積データ組を成す部分積のうちで乗数Ｙの下位ビ
ットに対応する方の部分積Ｂ0 ，Ｂ2 を、図９の四角印
（□）で示す如く、夫々、２ビット符号拡張して、１２
ビットの加算対象データを出力する。

【０１１６】そして更に、上記２個の１０ビット加算器
５６，５７の各々は、符号拡張器５３，５４のうちで自
己に対応するものから出力される加算対象データの上位
１０ビットと、自己に対応する部分積データ組を成す部
分積のうちで乗数Ｙの上位ビットに対応する方の部分積
（Ｂ1 ，Ｂ3 の何れか）とを加算し、その加算結果の最
下位ビット側に上記加算対象データの下位２ビットを結
合することにより、１２ビットの加算データＥ0 ，Ｅ1
を出力する。

【０１１７】また同様に、加算回路の２段目（最終段）
には、上記加算データＥ0 ，Ｅ1 からなる加算データ組
に対応して、１個の１２ビット加算器５８が配置されて
おり、その加算器５８に対応する符号拡張器５５が、上
記加算データ組を成すデータのうちで乗数Ｙの下位ビッ
トに対応する方の加算データＥ0 を、図９の三角印
（△）で示す如く４ビット符号拡張して、１６ビットの
加算対象データを出力する。

【０１１８】そして、上記１２ビット加算器５８は、符
号拡張器５５から出力される加算対象データの上位１２
ビットと、上記加算データ組（Ｅ0 とＥ1 ）を成すデー
タのうちで乗数Ｙの上位ビットに対応する方の加算デー
タＥ1 とを加算し、その加算結果の最下位ビット側に上
記１６ビットの加算対象データの下位４ビットを結合す
ることにより、上記４個の部分積Ｂ0 〜Ｂ3 を加算した
１６ビットの加算データＦ0 を出力する。

【０１１９】そして更に、図８に示す如く、本第４実施
形態の符号付き／無し乗算器Ｍ４も、第３実施形態の乗
算器Ｍ３と同様に、乗算結果出力手段としての８ビット
加算器５９を備えている。そして、この加算器５９は、
上記加算器５８からの加算データＦ0 の上位８ビット
と、ブースエンコーダ５２からの上記第５部分積Ｂ4
（「Ｘ」又は「０」）とを加算し、その加算結果の最下
位ビット側に上記加算データＦ0 の下位８ビットを結合
することにより、被乗数Ｘと乗数Ｙとの積（乗算結果）
を表す１６ビットデータを出力する（図９参照）。

【０１２０】このような第４実施形態の符号付き／無し
乗算器Ｍ４によれば、加算回路の最終段以外の１段目に
おいて、各加算器５６，５７の加算ビット数を１０ビッ
トに統一することができ、チップレイアウト性を向上さ
せることができる。そして、図１４に示した符号付き／
無し乗算器Ｊ３との対比から明らかなように、加算器５
６の加算ビット数を小さくすることができ、回路規模を
縮小することができる。

【０１２１】以上、本発明の一実施形態について説明し
たが、本発明は、上記各実施形態に限定されるものでは
なく、種々の形態を採り得ることは言うまでもない。例
えば、上記各実施形態の乗算器Ｍ１〜Ｍ４は、２のＮ乗
ビット（第１及び第３実施形態ではＮ＝４，第２及び第
４実施形態ではＮ＝３）の被乗数Ｘと乗数Ｙを入力し
て、２のＮ乗ビット×２のＮ乗ビットの乗算を行うもの
であったが、本第１及び第２発明は、２のＮ乗以外の偶
数ビット×偶数ビットの乗算を行う乗算器に対して適用
することができる。

【０１２２】一例を挙げると、例えば、２の補数表示形
式の１４ビットの被乗数Ｘと乗数Ｙを入力して１４ビッ
ト×１４ビットの乗算を行う乗算器の場合には、図１に
示した第１実施形態のツリー型乗算器Ｍ１を以下の〜
のように変更すれば良い。 ：符号拡張器１が、１４ビットの被乗数Ｘを１ビット
符号拡張する。

【０１２３】：ブースエンコーダ２が、符号拡張器１
から出力される１５（＝１４＋１）ビットのデータと１
４ビットの乗数Ｙとから、２次のブースのアルゴリズム
に基づき、各々が１５ビットの７（＝１４／２）個の部
分積Ｂ0 〜Ｂ6 を生成する。 ：加算回路の１段目において、１７ビット加算器１３
と符号拡張器６を削除すると共に、１７ビット加算器１
０〜１２に代えて１５ビット加算器を設ける。

【０１２４】そして、３個の符号拡張器３〜５が、部分
積Ｂ0 ，Ｂ2 ，Ｂ4 を、夫々、２ビット符号拡張して１
７ビットの加算対象データを出力する。そして更に、上
記加算器１０〜１２に代わる１５ビット加算器の各々
が、符号拡張器３〜５のうちで自己に対応するものから
出力される加算対象データの上位１５ビットと、自己に
対応する１５ビットの部分積（Ｂ1 ，Ｂ3 ，Ｂ5 の何れ
か）とを加算し、その加算結果の最下位ビット側に上記
１７ビットの加算対象データの下位２ビットを結合する
ことにより、１７ビットの加算データＥ0 ，Ｅ1 ，Ｅ2
を出力する。

【０１２５】：加算回路の２段目において、１９ビッ
ト加算器１４に代えて１７ビット加算器を設ける。そし
て、その１７ビット加算器が、１７ビットの上記加算デ
ータＥ0 （＝Ｂ0＋Ｂ1 ）を符号拡張器７で４ビット符
号拡張した後の２１ビットデータの上位１７ビットと、
１７ビットの上記加算データＥ1 （＝Ｂ2 ＋Ｂ3 ）とを
加算し、その加算結果の最下位ビット側に上記２１ビッ
トデータの下位４ビットを結合することにより、２１ビ
ットの加算データＦ0 を出力する。

【０１２６】また更に、加算回路の２段目において、４
ビットの符号拡張器８に代えて２ビットの符号拡張器を
設けると共に、１９ビット加算器１５に代えて１５ビッ
ト加算器を設ける。そして、上記符号拡張器８に代わる
符号拡張器が、上記１７ビットの加算データＥ2 （＝Ｂ
4 ＋Ｂ5 ）を２ビット符号拡張した１９ビットデータを
出力する。そして更に、上記加算器１５に代わる１５ビ
ット加算器が、上記１９ビットデータの上位１５ビット
と、ブースエンコーダ２からの１５ビットの第７部分積
Ｂ6とを加算し、その加算結果の最下位ビット側に上記
１９ビットデータの下位４ビットを結合することによ
り、１９ビットの加算データＦ1 を出力する。

【０１２７】：加算回路の３段目において、８ビット
の符号拡張器９に代えて６ビットの符号拡張器を設ける
と共に、２３ビット加算器１６に代えて１９ビット加算
器を設ける。そして、上記符号拡張器９に代わる符号拡
張器が、上記２１ビットの加算データＦ0 を６ビット符
号拡張した２７ビットデータを出力する。そして更に、
上記加算器１６に代わる１９ビット加算器が、上記２７
ビットデータの上位１９ビットと、１９ビットの上記加
算データＦ1 とを加算し、その加算結果の最下位ビット
側に上記２７ビットデータの下位８ビットを結合するこ
とにより、被乗数Ｘと乗数Ｙとの積を表す２７（＝２×
１４−１）ビットのデータを出力する。

【０１２８】上記〜のように変更すれば、２の補数
表示形式の１４ビット×１４ビットの乗算器が得られ
る。そして、加算回路の１段目において、３つの加算器
の加算ビット数を１５ビットに統一することができ、チ
ップレイアウト性を向上させることができる。尚、上記
〜のような変更は、第３及び第４実施形態の符号付
き／無し乗算器Ｍ３，Ｍ４に対しても同様に行うことが
できる。

【０１２９】一方、上記第３及び第４実施形態の符号付
き／無し乗算器Ｍ３，Ｍ４では、切替信号がロウレベル
の場合に符号付き乗算を行い、切替信号がハイレベルの
場合に符号無し乗算を行うようにしたが、切替信号のレ
ベルは逆にしても良い。また、切替信号として、複数ビ
ットの信号を用いても良い。

【図面の簡単な説明】

【図１】 ２の補数表示形式の１６ビット×１６ビット
の乗算を行う第１実施形態のツリー型乗算器の構成を表
すブロック図である。

【図２】 図１のツリー型乗算器の乗算動作を表す説明
図である。

【図３】 ２の補数表示形式の８ビット×８ビットの乗
算を行う第２実施形態のツリー型乗算器の構成を表すブ
ロック図である。

【図４】 図３のツリー型乗算器の乗算動作を説明する
説明図である。

【図５】 １６ビット×１６ビットの符号付き乗算と符
号無し乗算とを行う第３実施形態の符号付き／無し乗算
器の構成を表すブロック図である。

【図６】 図５の符号付き／無し乗算器が符号付き乗算
を行う場合の動作を表す説明図である。

【図７】 図５の符号付き／無し乗算器が符号無し乗算
を行う場合の動作を表す説明図である。

【図８】 ８ビット×８ビットの符号付き乗算と符号無
し乗算とを行う第４実施形態の符号付き／無し乗算器の
構成を表すブロック図である。

【図９】 図８の符号付き／無し乗算器の乗算動作を説
明する説明図である。

【図１０】 ２次のブースのアルゴリズムを説明する真
理値表である。

【図１１】 ２次のブースのアルゴリズムを用いて２の
補数表示形式の８ビット×８ビットの乗算を行う従来の
ツリー型乗算器を表すブロック図である。

【図１２】 図１１の乗算器の乗算動作を表す模式図で
ある。

【図１３】 ２次のブースのアルゴリズムを用いて２の
補数表示形式の１６ビット×１６ビットの乗算を行う従
来のツリー型乗算器を表すブロック図である。

【図１４】 第２発明の前提となる、８ビット×８ビッ
トの符号付き乗算と符号無し乗算とを行う符号付き／無
し乗算器を表すブロック図である。

【図１５】 図１４の乗算器の乗算動作を表す模式図で
ある。

【図１６】 第２発明の前提となる、１６ビット×１６
ビットの符号付き乗算と符号無し乗算とを行う符号付き
／無し乗算器を表すブロック図である。

【符号の説明】

Ｍ１，Ｍ２…２の補数表示形式の乗算を行うツリー型乗
算器 Ｍ３，Ｍ４…符号付き／無し乗算器（符号付き乗算と符
号無し乗算とを択一的に行うツリー型乗算器） ２，２２，３２，５２・・・ブースエンコーダ １，２１…符号拡張器（１ビット拡張手段） ３１，５１…符号拡張器（２ビット拡張手段） ３〜９，２３〜２５，３３〜３９，５３〜５５…符号拡
張器（符号拡張手段） １０〜１６，２６〜２８，４０〜４７，５６〜５９…加
算器

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−305550（ＪＰ，Ａ) 特開 平５−108308（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 7/52 310

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 ビット数がｎ（但し、ｎは偶数）である
   ２の補数表示形式の被乗数データと乗数データとを入力
   して乗算を行う乗算器であって、 前記被乗数データを１ビット符号拡張したｎ＋１ビット
   のデータを出力する１ビット拡張手段と、 該１ビット拡張手段から出力されるｎ＋１ビットのデー
   タと前記乗数データとから、２次のブースのアルゴリズ
   ムに基づきｎ＋１ビットの部分積データをｎ／２個生成
   する部分積生成手段と、 ツリー状に配置された複数の加算器を有し、前記部分積
   生成手段にて生成されたｎ／２個の部分積データを前記
   複数の加算器により加算して、該加算器のうちの最終段
   の加算器から前記被乗数データと前記乗数データとの積
   を表す２ｎ−１ビットのデータを出力する加算手段とを
   備え、 更に、前記加算手段には、前記各加算器に夫々入力され
   る２個１組のデータのうち、前記乗数データの下位ビッ
   トに対応する方のデータを夫々符号拡張する複数の符号
   拡張手段が設けられていること、 を特徴とする乗算器。
2. 【請求項２】 請求項１に記載の乗算器において、 前記被乗数データと前記乗数データとのビット数ｎは、
   ２のＮ乗（但し、Ｎは３以上の整数）であり、 前記加算手段の１段目には、前記ｎ／２個の部分積デー
   タを前記乗数データの下位ビットに対応するものから順
   に夫々２個１組とした部分積データ組毎に対応して、２
   ^N-2 個の加算器が配置されていると共に、その２^N-2 個
   の加算器に夫々対応する前記各符号拡張手段は、前記部
   分積データ組を成すデータのうち、前記乗数データの下
   位ビットに対応する方の部分積データを２ビット符号拡
   張してｎ＋３ビットの加算対象データを出力するように
   構成されており、 更に、前記２^N-2 個の各加算器は、前記ｎ＋３ビットの
   加算対象データの上位ｎ＋１ビットと、前記部分積デー
   タ組を成すデータのうちで前記乗数データの上位ビット
   に対応する方の部分積データとを加算し、その加算結果
   の最下位ビット側に前記ｎ＋３ビットの加算対象データ
   の下位２ビットを結合することにより、ｎ＋３ビットの
   加算データを出力するように構成されており、 前記加算手段の２段目以降のＫ段目には、前記加算手段
   のＫ−１段目の各加算器から出力される加算データを前
   記乗数データの下位ビットに対応するものから順に夫々
   ２個１組とした加算データ組毎に対応して、２^N-K-1 個
   の加算器が配置されていると共に、その２^N-K-1 個の加
   算器に夫々対応する前記各符号拡張手段は、前記加算デ
   ータ組を成すデータのうち、前記乗数データの下位ビッ
   トに対応する方の加算データを２^K ビット符号拡張して
   Ｐビット（但し、Ｐは下記の式１により表される数であ
   る）の加算対象データを出力するように構成されてお
   り、 【数１】 更に、前記２^N-K-1 個の各加算器は、前記Ｐビットの加
   算対象データの上位Ｐ−２^K ビットと、前記加算データ
   組を成すデータのうちで前記乗数データの上位ビットに
   対応する方の加算データとを加算し、その加算結果の最
   下位ビット側に前記Ｐビットの加算対象データの下位２
   ^K ビットを結合して、Ｐビットの加算データを出力する
   ように構成されていること、 を特徴とする乗算器。
3. 【請求項３】 ビット数がｎ（但し、ｎは偶数）である
   被乗数データと乗数データとを入力して、符号付き乗算
   と符号無し乗算とを切替信号に応じて択一的に行う乗算
   器であって、 前記切替信号が符号付き乗算の実行を示す場合に、前記
   被乗数データをその最上位ビットで２ビット符号拡張し
   たｎ＋２ビットのデータを出力し、前記切替信号が符号
   無し乗算の実行を示す場合に、前記被乗数データの最上
   位ビット側を２ビット０拡張したｎ＋２ビットのデータ
   を出力する２ビット拡張手段と、 該２ビット拡張手段から出力されるｎ＋２ビットのデー
   タと前記乗数データとから、２次のブースのアルゴリズ
   ムに基づきｎ＋２ビットの部分積データをｎ／２個生成
   する部分積生成手段と、 ツリー状に配置された複数の加算器を有し、前記部分積
   生成手段にて生成されたｎ／２個の部分積データを前記
   複数の加算器により加算して、該加算器のうちの最終段
   の加算器から２ｎビットのデータを出力する加算手段
   と、 前記切替信号が符号無し乗算の実行を示し、且つ、前記
   乗数データの最上位ビットが１である場合に、前記加算
   手段の最終段の加算器から出力される２ｎビットのデー
   タの上位ｎビットと前記被乗数データとを加算して、そ
   の加算結果の最下位ビット側に前記２ｎビットのデータ
   の下位ｎビットを結合することにより、前記被乗数デー
   タと前記乗数データとの積を表す２ｎビットのデータを
   出力し、それ以外の場合には、前記加算手段の最終段の
   加算器から出力される２ｎビットのデータを、前記被乗
   数データと前記乗数データとの積を表すデータとして出
   力する乗算結果出力手段とを備え、 更に、前記加算手段には、前記各加算器に夫々入力され
   る２個１組のデータのうち、前記乗数データの下位ビッ
   トに対応する方のデータを夫々符号拡張する複数の符号
   拡張手段が設けられていること、 を特徴とする乗算器。
4. 【請求項４】 請求項３に記載の乗算器において、 前記被乗数データと前記乗数データとのビット数ｎは、
   ２のＮ乗（但し、Ｎは３以上の整数）であり、 前記加算手段の１段目には、前記ｎ／２個の部分積デー
   タを前記乗数データの下位ビットに対応するものから順
   に夫々２個１組とした部分積データ組毎に対応して、２
   ^N-2 個の加算器が配置されていると共に、その２^N-2 個
   の加算器に夫々対応する前記各符号拡張手段は、前記部
   分積データ組を成すデータのうち、前記乗数データの下
   位ビットに対応する方の部分積データを２ビット符号拡
   張してｎ＋４ビットの加算対象データを出力するように
   構成されており、 更に、前記２^N-2 個の各加算器は、前記ｎ＋４ビットの
   加算対象データの上位ｎ＋２ビットと、前記部分積デー
   タ組を成すデータのうちで前記乗数データの上位ビット
   に対応する方の部分積データとを加算し、その加算結果
   の最下位ビット側に前記ｎ＋４ビットの加算対象データ
   の下位２ビットを結合することにより、ｎ＋４ビットの
   加算データを出力するように構成されており、 前記加算手段の２段目以降のＫ段目には、前記加算手段
   のＫ−１段目の各加算器から出力される加算データを前
   記乗数データの下位ビットに対応するものから順に夫々
   ２個１組とした加算データ組毎に対応して、２^N-K-1 個
   の加算器が配置されていると共に、その２^N-K-1 個の加
   算器に夫々対応する前記各符号拡張手段は、前記加算デ
   ータ組を成すデータのうち、前記乗数データの下位ビッ
   トに対応する方の加算データを２^K ビット符号拡張して
   Ｑビット（但し、Ｑは下記の式２により表される数であ
   る）の加算対象データを出力するように構成されてお
   り、 【数２】 更に、前記２^N-K-1 個の各加算器は、前記Ｑビットの加
   算対象データの上位Ｑ−２^K ビットと、前記加算データ
   組を成すデータのうちで前記乗数データの上位ビットに
   対応する方の加算データとを加算し、その加算結果の最
   下位ビット側に前記Ｑビットの加算対象データの下位２
   ^K ビットを結合して、Ｑビットの加算データを出力する
   ように構成されていること、 を特徴とする乗算器。