JP3415606B2 - 表示装置 - Google Patents
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Description
分に薄膜トランジスタが存在し、これら薄膜トランジス
タが画素の駆動装置として機能する表示装置、およびこ
のような形態の表示装置を利用した各種装置に関する。
すなわち、本発明は、ネマチック、コレスチック、スメ
クチック等の方式を利用した液晶ディスプレーや、液晶
ディスプレーと同様な表示装置を有する投射型装置(液
晶プロジェクター等)、あるいは液晶以外に電気的な信
号によって、光学特性を制御できる材料を用いて静的
な、あるいは動的な映像や信号を表示する装置に関す
る。
薄膜トランジスタ等の駆動装置が存在し、画素を制御す
るという、いわゆるアクティブマトリックス方式を採用
している。各画素に割り当てられる薄膜トランジスタの
数は図1に示されるものでは1個であり、また図2ない
し図4に示されるものでは、2個もしくは必要によって
はそれ以上の数の薄膜トランジスタが使用される。ま
た、方式によっては、複数の画素を1つもしくはそれ以
上の数の薄膜トランジスタが使用される場合もある。い
ずれの場合でも、各画素は縦方向と横方向に複数の信号
線を配置し、これらの交点に液晶素子のごとき電気光学
素子を配置し、薄膜トランジスタによって、縦横の信号
線によって送られたデータをもとに電気光学素子を制御
する。
ス方式の回路を説明するために、1画素の回路を示し
た。縦方向のデータ駆動回路101からは、複数の信号
線103a〜dが延びている。また、横方向のデータ駆
動回路102からも、同様に、複数の信号線104a〜
dが延びている。図1には信号線103aと104aが
交差する部分の電気光学素子を駆動する回路について書
かれている。すなわち、両信号線の交差する部分の近傍
に薄膜トランジスタが設けられ、信号線103aは薄膜
トランジスタのゲイト電極105に接続され、また、信
号線104aは薄膜トランジスタのドレイン電極106
に接続されている。そして、薄膜トランジスタのソース
電極107は、液晶のごとき電気光学素子108に接続
されている。図1では、薄膜トランジスタは、Nチャネ
ル型薄膜トランジスタを使用しているが、Pチャネル型
薄膜トランジスタを使用しても構わない。
マトリックス方式で、図1のアクティブマトリックス方
式と同様に、縦方向のデータ駆動回路201からは、複
数の信号線203a〜dが延びている。また、横方向の
データ駆動回路202からも、同様に、複数の信号線2
04a〜dが延びている。図1の場合とは異なり、信号
線204に平行して、配線204’が走っている。そし
て、図1と同様に、両信号線の交差する部分の電気光学
素子を駆動するために2個の薄膜トランジスタが使用さ
れる。図に示されているように薄膜トランジスタはPチ
ャネル型トランジスタとNチャネル型トランジスタであ
り、信号線203aは、両トランジスタのゲイト電極2
05pおよび205nに接続されている。また、Pチャ
ネル薄膜トランジスタのドレイン電極206pは信号線
204aに接続され、Nチャネル薄膜トランジスタのド
レイン電極206nは配線204’に接続されている。
さらに、PおよびNチャネル型薄膜トランジスタのソー
ス電極207pおよびnはどちらも液晶等の電気光学素
子208に接続されている。
マトリックス方式で、図2のアクティブマトリックス方
式と同様に、縦方向のデータ駆動回路301からは、複
数の信号線303a〜dが延びている。また、横方向の
データ駆動回路302からも、同様に、複数の信号線3
04a〜dおよび配線204’a〜dが走っている。そ
して、図2と同様に、両信号線の交差する部分の電気光
学素子を駆動するためにPチャネル型トランジスタとN
チャネル型トランジスタが使用され、信号線303a
は、両トランジスタのゲイト電極305pおよび305
nに接続されている。また、Nチャネル薄膜トランジス
タのドレイン電極306nは信号線304aに接続さ
れ、Pチャネル薄膜トランジスタのドレイン電極306
pは配線304’に接続されている。さらに、Pおよび
Nチャネル型薄膜トランジスタのソース電極307pお
よびnはどちらも液晶等の電気光学素子308に接続さ
れている。
アクティブマトリックス方式で、図1のアクティブマト
リックス方式と同様に、縦方向のデータ駆動回路401
からは、複数の信号線403a〜dが延びている。ま
た、横方向のデータ駆動回路402からも、同様に、複
数の信号線404a〜dが延びている。そして、図2お
よび図3と同様に、両信号線の交差する部分の電気光学
素子を駆動するためにPチャネル型トランジスタとNチ
ャネル型トランジスタが設けられ、信号線403aは、
両トランジスタのソース電極406pおよび406nに
接続されている。また、両薄膜トランジスタのゲイト電
極405pおよび405nは信号線404aに接続さ
れ、両薄膜トランジスタのドレイン電極407pおよび
nはどちらも液晶等の電気光学素子408に接続されて
いる。
と薄膜トランジスタの間にサージ(静電気)電圧が発生
した場合に、薄膜トランジスタを保護する為の回路が設
けられていないことである。特に、薄膜トランジスタの
ゲイト電極に高い電圧が加わると、ゲイト絶縁膜が破壊
され、素子として機能しなくなる。
ン間に過大な電圧がかかることによっても、それはゲイ
ト電極とチャネル形成領域との間の電圧が大きくなり、
間接的にゲイト絶縁膜の破壊につながるため、薄膜トラ
ンジスタは大きなダメージを受け、場合によっては破壊
に到る。このような過大な電圧の源泉としては何らかの
理由によって生じた静電気が主な理由であり、電流量自
体は決して大きくないことがほとんどであり、過大な電
圧が発生した場合には速やかに取り除くことが望まれ
る。
スタを保護するための回路を適切な位置に適切な作製方
法によって設け、薄膜トランジスタを保護し、上記表示
素子の信頼性、寿命を高めることを目的とする。
護回路は、装置の表示部分の周辺に設けられることが望
まれ、また、表示部分の薄膜トランジスタの作製と同時
に作製されることが望まれる。さらに、正常な駆動電圧
は通過させるが、過大な電圧は通過させず、適切にバイ
パスさせる必要がある。薄膜トランジスタにおいて過大
な電圧とは通常、ゲイト電圧のしきい値電圧の10倍程
度であり、50V以上を指すが、この値は薄膜トランジ
スタの構造によって大きく変化する。一方、通常の駆動
電圧は、大きくてもゲイト電圧のしきい値電圧の数倍で
あり、大抵の場合、10〜40Vであるが、この値も薄
膜トランジスタの構造によって大きく変化する。
では、図5に示すように、表示素子部とその周辺の駆動
回路部に保護回路を設ける。保護回路としては、例え
ば、図8および図9に示されるダイオードの持つツェナ
ー特性を利用して回路を用いることができる。ダイオー
ドとしては、P型とN型の接合であるPN接合以外に、
I型(真性)とP型(もしくはN型)の接合であるPI
接合(NI接合)、あるいはP型、I型、N型の接合で
あるPIN接合、さらにこれらを複数組み合わせて得ら
れる、PIPI・・・接合やNINI・・・接合、PI
NIPIN・・・接合等を用いることができる。また、
半導体と金属とのショットキー接合を利用したダイオー
ドを使用することも可能である。
路の例を示す。この例ではVDDは正であり、例えば5〜
50Vの電圧である。一般にダイオードは図8(B)で
示されるような電流ー電圧特性を示し、一定以上の逆方
向電圧を加えることによって、急激に電流が流れるよう
になる。このときの特性をツェナー特性という。この急
激に電流が流れるようになるしきい電圧Vthの値は、例
えば5〜20Vである。また、ダイオードを複数個直列
に接続することによって、Vthの値をより大きくするこ
とが可能である。
きには、ダイオードのうち、D1とD3は通常の導体に
近い抵抗として機能し、一方、D2とD4は極めて高い
抵抗として機能する。したがって、B点の電位はVDDと
ほぼ同じ電位となる。同様にA点の電位が適切な負の値
であるときには、B点の電位は接地電位と同じ電位とな
る。
正の電圧がかかった場合には、いずれのダイオードも低
い抵抗として機能する。そして、D1とD2の抵抗値が
ほぼ同じで、R1よりもはるかに小さければ、この電流
はほとんどがD2の方向に流れてゆく。過大な負の電圧
がかかった場合も同様で、ほとんどの電流がD1を経由
し、B点の電位は低く保たれる。このような回路を複数
直列に接続することによってより効果的に過大電流を阻
止することができる。
の例を示す。図中に示されるダイオードはツェナーダイ
オードと呼ばれ、構造としては2つの互いに逆向きのダ
イオードをつないだもので、例えば、PNP(NPN)
接合、NIN(PIP)接合、PINIP(NIPI
N)接合、あるいはこれらを組み合わせた接合によって
作られる。ツェナーダイオードの特性は図9(B)に示
すように、−Vth以上+Vth以下の電圧では極めて大き
な抵抗として機能するが、それを越えるような過大な電
圧がかかった場合には、抵抗値が下がるというものであ
る。
あるとすれば、このツェナーダイオードD1は極めて大
きな抵抗として機能し、B点の電位はA点の電位とほと
んどかわらない。しかしながら、A点の電位がVthを越
える過大な正または負の値であれば、D1は大きな抵抗
として機能し、その抵抗がR1に比べて、十分大きけれ
ば、電流はほとんどがD1を経由して流れ、B点の電位
は低いままに保たれる。このような回路を複数直列に接
続することによって、より効果的に過大電圧を阻止する
ことができる。
スタを利用しても作製することが可能である。その例を
図6および図7に示す。図6(A)は、正の過大電圧が
かかったときにのみ動作して過大電圧をバイパスする回
路である。抵抗R1およびR2を選択することによっ
て、Nチャネル型薄膜トランジスタのゲイト電圧およ
び、ソース・ドレイン間の電圧を適当な値となるように
設計する。例えば、R1/R2=10とすれば、図中の
A点における電位が(B点における電位を基準として)
+50Vであるときに、ゲイトの電位を+5Vとするこ
とができる。そして、この薄膜トランジスタのしきい値
電圧が+5Vならば、この薄膜トランジスタは動作し、
ソース・ドレイン間に電流が流れる。A点における電位
が+50V以上であれば、ゲイト電極の電位は+5V以
上であるので、薄膜トランジスタは動作して、過大な電
圧を除去する効果を示す。ここで、薄膜トランジスタと
して、Pチャネル型トランジスタとすれば、負の過大電
圧がかかった場合にのみ動作する。一方、A点における
電位が+50V以下であれば、薄膜トランジスタは高い
抵抗として機能し、電圧はあまり低下しない。したがっ
て、正常な信号電圧はバイパスされない。
た場合にのみ動作し、負の過大電圧がかかった場合には
動作しなかった。しかしながら、実際には正の過大電圧
がかかる場合もあれば、負の過大電圧がかかる場合もあ
り、どの場合にも対応できる必要がある。図6(B)
は、そのための回路を示し、8つの抵抗R1、R2、R
3およびR4の値を選択することによって、2つのNチ
ャネル型トランジスタのソース・ドレイン間電圧および
ゲイト電極の電圧を適切に制御できる。例えば、R1/
R2=10、R4/R3=10とすれば、A点の電位が
+50Vであれば、薄膜トランジスタT1のゲイト電極
の電位は+5Vであり、T2の電位は+45Vである。
このとき、T1にはソース・ドレイン電流が流れること
は先に示した通りであるが、T2では、ゲイト絶縁膜を
はさんで、チャネル形成領域の電位の方がゲイト電極の
電位よりも低いため、バイパス電流は流れない。
1のゲイト電極の電位は−5Vであり、チャネル形成領
域の電位(0V)よりも低いため、バイパス電流は流れ
ない。しかしながら、T2のゲイト電極の電位は−45
Vであり、チャネル形成領域の電位(−50V)よりも
高いため、バイパス電流が流れる。そして、A点の電位
が−50Vと+50Vの間であれば、電流はどちらの薄
膜トランジスタも電流は流れず、したがって、正常な信
号電流はほとんど障害を受けない。
のであり、第1の保護回路(図上部)において減衰した
過大電圧を抵抗R5を経たのちに、さらに第2の保護回
路(図下部)によって減衰せしめる。
しくはPチャネル型薄膜トランジスタのどちらか一方を
使用して構成された保護回路に関するものであった。P
チャネル型薄膜トランジスタとNチャネル型薄膜トラン
ジスタを両方とも用いることによっても図7に示すよう
に保護回路を構成することができる。図7(A)を用い
て、この方法による保護回路の基本動作を説明する。
1、R2を選択することによって、ソース・ドレイン間
の電圧とゲイト電極の電位を適切な値にすることができ
る。例えば、R1/R2=10とすることによって、A
点における電位が、B点を基準としたときに+50であ
ったとすると、薄膜トランジスタのゲイト電極の電圧は
いずれも+5Vとである。そして、薄膜トランジスタの
うち、Nチャネル薄膜トランジスタであるT1のみがバ
イパスとして機能する。
には、両薄膜トランジスタのゲイト電極の電位は−5V
であるが、このときにはPチャネル型薄膜トランジスタ
であるT2のみがバイパスとして機能する。図7(B)
は、以上の回路を組み合わせたものである。
回路で使用される薄膜トランジスタの耐圧が保護回路の
耐圧を決定する。薄膜トランジスタにおいて、ゲイト電
極とソース電極との電圧の許容値が50Vであれば、以
上の回路は±500Vまでの電圧に対して耐えることが
でき、かつ、保護回路として機能する。もちろん、抵抗
の値を選択することによってこの値を変えることは容易
にできる。
抵抗については何ら記述がないが、この値を考慮するこ
とはソース・ドレイン間の電圧を決定する上で重要であ
る。一般的な薄膜型トランジスタにおける値としては、
例えば、チャネル長が10μm、チャネル幅が10μm
のNチャネル型薄膜トランジスタで108〜1011Ωが
得られている。この値はかなり大きいように思えるが、
抵抗率106Ω・cmの高抵抗多結晶シリコン、あるい
はアモルファス(セミアモルファス)シリコンを用い
て、長さ10μm、幅1μm、厚さ0.1μmの線状体
の抵抗は1012Ωとなり、上記の薄膜トランジスタの抵
抗はほとんど無視できる。
は、このように珪素を主とする材料を用いてもよいし、
金属材料や金属と珪素との合金、各種化合物半導体(例
えば酸化錫、酸化インジウム、酸化錫インジウム等)を
用いてもよい。
路の作製方法について述べる。本発明の保護回路の特色
としては、回路の作製が、駆動回路(図1〜図4で示さ
れる薄膜トランジターを含む回路)の作製と平行してお
こなえるということであり、その例を以下に示す。
ンジスターと、周辺に設けられるツェナーダイオードの
作製方法の1例を示す。まず、表示素子を実装するため
の適切な基板上に、厚さ10nm〜10μm、このまし
くは50nm〜1μmの半導体被膜を設け、これを選択
的にエッチングして、半導体領域1001と1002を
形成する。半導体領域の大きさは、後に形成される素子
の大きさによって決定される。通常の薄膜トランッジス
タの場合であれば、1辺の長さは100nm〜100μ
mが使用される。このときの基板の材料としては石英ガ
ラス、ANガラス等のガラス材料が選択され、また、必
要によっては、基板上に別な被膜が形成されたものが使
用される。さらに、半導体被膜の形成方法としては、減
圧CVD(LPCVD)法、プラズマCVD法、光CV
D法等が使用される。さらに、この成膜の終了直後、も
しくは他のプロセスを経たのち、半導体膜は、400〜
800度C、好ましくは500〜650度Cにおいて、
熱処理され、あるいは、レーザー光等の強光を照射する
ことによって結晶性を高め、半導体としての特性の向上
を計ってもよい。
域上にゲイト絶縁膜として機能する被膜1003と10
04が、厚さ10nm〜1μm、このましくは10nm
〜200nm形成される。この被膜としては酸化珪素、
窒化珪素等が使用され、その作製方法は、LPCVD
法、プラズマCVD法、光CVD法、熱酸化(窒化)
法、光照射酸化(窒化)法、プラズマ酸化(窒化)法等
の方法が目的とする被膜の厚さ、特性に応じて選択され
る。最後にゲイト電極の材料となる厚さ50nm〜10
μm、好ましくは100nm〜2μmの被膜1005が
これらを覆って形成される。ゲイト電極の材料として
は、アモルファスシリコン(ゲルマニウム)、セミアモ
ルファスシリコン(ゲルマニウム)、多結晶シリコン
(ゲルマニウム)等の半導体材料、タングステンシリサ
イド、アルミニウムシリサイド、モリブテンシリサイド
等の珪化物、タングステンやモリブテン、アルミニウム
といった金属あるいは合金の単層、もしくはこれらの材
料を多層に構成したものが用いられる。例えば、厚さ1
0〜100nmのリンがドープされたアモルファスシリ
コン層の上に厚さ100nm〜2μmのタングステン層
が設けられた構造とすることも可能である。このように
して図10(A)を得る。
に残置せしめ、領域1006および1007を形成す
る。この領域は後にゲイト電極となる場合がある。さら
に、公知の不純物導入方法、例えばイオン打ち込み法、
熱拡散法、によって半導体領域1001および1002
内に選択的に不純物を多く含有し、導電率の大きな領
域、いわゆる不純物領域1008〜1011を形成す
る。このとき、領域1006および1007あるいはそ
の上に存在するフォトレジスト等が、不純物導入の際の
マスクとして機能するため、その下部には不純物はあま
り侵入しない。これは、通常、セルフアライン工程とよ
ばれる工程である。さらに、イオン打ち込み法によって
不純物が導入された場合には、半導体領域の結晶性が著
しく損なわれるので、400〜800度C、好ましくは
500〜650度Cにおいて、熱処理され、あるいは、
レーザー光等の強光を表面から、あるいは裏面から照射
することによって結晶性を高め、半導体としての特性の
向上を計る必要がある。このようにして図10(B)を
得る。
て絶縁膜を形成したのち、領域1007および不純物領
域1008〜1011に電極形成用の穴を開け、電極1
012〜1016を形成する。このようにして、ツェナ
ーダイオード1017およびNチャネル型薄膜トランジ
スタ1018が作製される。このようにして図10
(C)を得る。このような、ツェナーダイオードと薄膜
トランジスタの混在した装置は、例えば図9で示される
保護回路を有する装置である。
06には電極が設けられず、外部からの信号によって、
半導体領域1002の導電性が制御されることがないの
で、素子1017は薄膜トランジスタとしては機能しな
いが、最後の工程で電極を設ければ薄膜トランジスタと
なる。したがって、図10(B)で示される(未完成)
素子を多量に基板上に作製しておき、後に必要に応じ
て、表示装置領域あるいは周辺領域のこれら素子に電極
を設け、あるものは薄膜トランジスタとして、あるもの
はダイオードとして機能するように設計できる自由度が
ある。
ンジスターと、周辺に設けられる薄膜トランジスタの作
製方法の1例を示す。まず、基板上に、厚さ10nm〜
10μm、好ましくは50nm〜1μmの半導体被膜を
設け、これを選択的にエッチングして、半導体領域11
01〜1104を形成する。
域上にゲイト絶縁膜として機能する被膜1105が形成
される。最後にゲイト電極の材料となる被膜1006が
これらを覆って形成される。このようにして図11
(A)を得る。
に残置せしめ、ゲイト電極1107〜1110を形成す
る。このようにして図11(B)を得る。
4はフォトレッジスト等によってマスクし、半導体領域
1102および1103のみを露出させ、公知の不純物
導入方法によって半導体領域1102と1103にセル
フアライン的にP型の不純物領域1111〜1114を
形成する(図11(C))。さらに、同様に今度は半導
体領域1102と1103にマスクをし、半導体領域1
101と1104を露出させ、不純物の導入をおこな
い、N型の不純物領域1115〜1118を形成する。
こうして図11(D)を得る。
って絶縁膜を形成したのち、各ゲイト電極および不純物
領域に電極形成用の穴を開け、電極1119〜1112
8形成する。このようにして、Pチャネル型薄膜トラン
ジスタとNチャネル型薄膜トランジスタの混在した回路
が作製される。このようにして図11(E)を得る。こ
のような、Pチャネル型薄膜トランジスタとNチャネル
型薄膜トランジスタの混在した回路は、例えば図7で示
される保護回路を有する装置で使用される。
作製される保護回路の例である。この作製方法として
は、まず、半導体領域1301と1302を形成し、ゲ
イト絶縁膜として機能する被膜(図には示されていな
い)を形成したあと、両半導体領域にまたがるゲイト電
極1303を形成し、半導体領域1301にP型不純物
領域を、半導体領域1302にN型不純物をそれぞれ形
成した後、さらに層間絶縁膜(図には示されていない)
を形成する。そして、良導電体であるアルミニウム等の
金属材料によって、両半導体領域にまたがる金属電極1
304と1305、および信号線1306とを同時に形
成する。その後、例えば酸化錫・インジウム等の抵抗性
材料、あるいは高抵抗アモルファスシリコ等によって抵
抗として機能する配線1307と1308を形成して、
保護回路が形成される。
ンジスターと、周辺に設けられるダイオードの作製方法
の1例を示す。まず、基板上に半導体被膜を設け、これ
を選択的にエッチングして、半導体領域1201〜12
04を形成する。
域上にゲイト絶縁膜として機能する被膜1205が形成
される。最後にゲイト電極の材料となる被膜1206が
これらを覆って形成される。このようにして図12
(A)を得る。
に残置せしめ、ゲイト電極1207と1208を形成す
る。このようにして図12(B)を得る。
2の一部、および1204の全部はフォトレジスト等に
よってマスクし、半導体領域1201および1202の
他の一部、および1203のみを露出させ、公知の不純
物導入方法によって、半導体領域1201と1202の
一部にP型の不純物領域1209および1210、さら
に半導体領域1203にセルフアライン的にP型の不純
物領域1211と1212を形成する(図12
(C))。さらに、同様に今度は半導体領域1201と
1202の不純物領域を含む領域と1203の全部にマ
スクをし、半導体領域1201と1202の他の一部と
1204全部を露出させ、不純物の導入をおこない、N
型の不純物領域1213〜1216を形成する。こうし
て図12(D)を得る。
って絶縁膜を形成したのち、各ゲイト電極および不純物
領域に電極形成用の穴を開け、電極1217〜1124
を形成する。このようにして、PINダイオード122
5と1226、Pチャネル型薄膜トランジスタ122
7、Nチャネル型薄膜トランジスタ1228の混在した
回路が作製される。このようにして図12(E)を得
る。このような、ダイオードとPチャネル型薄膜トラン
ジスタとNチャネル型薄膜トランジスタの混在した回路
は、例えば図8で示される保護回路を有する装置で使用
される。特に電極1218はそれを延在せしめることに
よって、図8において示される抵抗を含む配線として使
用できる。
膜トランジスタとNチャネル型薄膜トランジスタとを有
する装置の作製方法を示す。図10〜図12に示した方
法を利用して、まず、基板上にN型の不純物領域を有す
る半導体領域1405、1406、さらに、それらの上
にゲイト絶縁膜を介して設けられたゲイト電極140
3、1404を作製し、Nチャネル型薄膜トランジスタ
1401と1402を得る。この薄膜トランジスタのゲ
イト電極になる部分を電気的に外部と接続しなかった場
合にはこれらの素子はダイオードとして機能することは
先に述べたとおりである。こうして、図14(A)を得
る。
上にP型の不純物領域を有する半導体領域1408、1
409、さらに、それらの上にゲイト絶縁膜を介して設
けられたゲイト電極1410、1411を作製し、Pチ
ャネル型薄膜トランジスタ1412と1413を得る。
こうして、図14(B)を得る。
要な電極、例えば1414〜1423を形成する。こう
して図14(C)に示されるような、Pチャネル型薄膜
トランジスタとNチャネル型薄膜トランジスタの混在し
た回路が得られる。
タの作製方法を中心に説明する。作製方法は図11をも
とに説明する。まず、石英ガラス等の高価でない700
度C以下、例えば約600度Cの熱処理に耐えうるガラ
ス基板上に、マグネトロンRF(高周波)スパッタ法を
用いてブロッキングとしての酸化珪素膜を基板上に、1
00〜300nmの厚さに作製する。プロセス条件は実
質的に酸素100%、99.9%以上の酸素雰囲気、成
膜温度15度C、出力400〜800W、圧力0.5P
aとした。ターゲットに石英または単結晶シリコンを用
いた成膜速度は3〜10nm/分であった。
ッタ法またはプラズマCVD法によって形成した。LP
CVD法で形成する場合、結晶化温度よりも100〜2
00度C低い450〜550度C、例えば530度Cで
ジシラン(Si2H6)またはトリシラン(Si3H8)を
CVD装置に供給して成膜した。反応炉内圧力は30〜
300Paとした。成膜速度は5〜25nm/分であっ
た。Nチャネル型薄膜トランジスタとPチャネル型薄膜
トランジスタのスレシュホールド電圧(Vth)を概略同
一に制御するためにホウソをジボランを混入して1×1
015〜1×10 18cm-3の濃度として成膜中に添加して
もよい。
圧を1×10-5Pa以下とし、単結晶シリコンをターゲ
ットとして、アルゴンに水素を20〜80%混入した雰
囲気でおこなった。例えばアルゴン20%、水素80%
とした。成膜温度は150度C、周波数は13.56M
Hz、スパッタ出力は400〜800W、成膜時圧力は
0.5Paであった。
る場合、温度は例えば300度Cとし、モノシラン(S
iH4)またはジシラン(Si2H6)を用いた。これら
をPCVD装置内に導入し、13.56MHzの高周波
電力を加えて成膜した。
酸素が5×1021cm-3以下であることが好ましい。こ
の酸素濃度が高いと結晶化させにくく、熱アニール温度
を高く、または熱アニール時間を長くしなければならな
い。また、少なすぎると、バックライト(表示素子の後
方に配置された光源)により、薄膜トランジスタがオフ
状態であるにも関わらず、ソース・ドレイン間に電流が
流れるというリークが発生する。そのため、酸素の濃度
は4×1019〜4×1020cm-3の範囲とした。水素の
濃度は4×1020cm-3り、珪素の4×1022cm-3と
比較すると、1原子%であった。また、ソース、ドレイ
ンに対してより結晶化を助長させるため、酸素濃度を7
×1019cm-3以下、好ましくは1×1019cm-3以下
とし、表示素子を構成する薄膜トランジスタのチャネル
形成領域にのみ酸素をイオン注入法によって5×1020
〜5×1021cm-3となるように添加してもよい。その
とき、周辺回路を構成する薄膜トランジスタには光照射
がされないため、この酸素の混入をより少なくし、より
大きいキャリヤ移動度を得ることによって、装置の高周
波動作をさせることが可能である。
00nm、例えば150nmの厚さに作製の後、450
〜700度Cの温度にて12〜70時間非酸化性雰囲気
にて中温度の加熱処理、例えば水素雰囲気下にて600
度Cの温度で保持した。珪素膜の下の基板表面にアモル
ファス構造の酸化珪素膜が形成されているため、この熱
処理で特定の核が発生せず、全体に均一に加熱アニール
される。すなわち、成膜時はアモルファス構造を有し、
また水素は単に混入しているのみである。
造から秩序性の高い状態に移り、一部には結晶状態を呈
する。特にシリコンの成膜後の状態で比較的秩序性の高
い領域では特に結晶化して結晶状態になろうとする。し
かしこれらの領域間に存在する珪素により互いの結合が
なされるため、珪素同士は互いにひっぱりあう。レーザ
ーラマン分光法による測定の結果、単結晶の珪素のラマ
ンピーク521cm-1より低波数がわいシフトした、例
えば、515cm-1程度に中心を有するピークが得られ
る。それの見掛け上の結晶粒径は、ラマンピークの半値
幅から計算すると5〜50nmで、マイクロクリスタル
と同じ程度であるが、実際にはこの結晶性の高い領域は
多数存在して、クラスタ状の構造を形成し、各クラスタ
間は互いに珪素同士で結合(アンカリング)されたセミ
アモルファス構造の被膜を形成させることができた。
ンバウンダリー、以下GBという)がない状態となる。
キャリヤは各クラスタ間をアンカリングされた箇所を通
じて互いに容易に移動しうるため、いわゆるGBの明確
に存在する多結晶珪素よりも高いキャリヤ移動度を呈す
る。すなわち、ホール移動度として、10〜200cm
2/Vs、電子移動度として、15〜300cm2/Vs
が得られた。
はなく、900〜1200度Cの高温でのアニールによ
り被膜を多結晶化すると、核からの固相成長により被膜
中の不純物の偏析がおきて、GBには酸素、窒素、炭素
等の不純物が多くなり、結晶中の移動度は大きいが、G
Bでのバリヤ(障壁)を作ってそこでのキャリヤの移動
を阻害し、あるいはキャリヤをトラップし、結果として
10cm2/Vs以下のキャリヤ移動度しか得られな
い。すなわち、本実施例ではかくのごとき理由により、
セミアモルファスまたはセミクリスタル構造を有するシ
リコン半導体を用いている。して、この半導体膜を第1
のフォトマスクを用いてパターニングし、半導体領域1
101〜1104を形成した。1つの半導体領域の大き
さとしては、例えば10μm×50μmとした。
膜として50〜200nm、例えば100nmの厚さに
形成した。これはブロッキング層としての酸化珪素膜の
作製と同じ条件で作製した。この成膜時にフッ素もしく
はその化合物(フッ化水素やフッ化珪素等)を混入する
ことにより、被膜中に、1015〜1019cm-3、例えば
5×1016cm-3の濃度のフッ素を添加し、ナトリウム
イオン等の固定化をさせてもよい。
cm-3の濃度に入ったシリコン膜またはこのシリコン膜
とその上にモリブテン、タングステン、モリブテンシリ
サイド、タングステンシリサイドとの多層構造膜110
6を形成した。これを第2のフォトマスクにてパターニ
ングし、ゲイト電極1107〜1110を形成した。こ
のときのゲイト電極の幅は、例えば10μmとし、その
厚さは、リンドープされた珪素膜0,2μmとモリブテ
ン膜0.3μmの計0.5μmとした。
第3のフォトマスクを用いて、フォトレジストのパター
ニングをおこない、イオン注入をした際に半導体領域1
102と1103のみにイオンが注入されるように、半
導体領域1101と1104を隠し、ホウソを1〜5×
1015cm-2のドーズ量でイオン注入法によって添加し
てP型の不純物領域1111〜1114を形成した。同
じく、新たに全体にフォトレジストを塗布し、第4のフ
ォトマスクを用いて、フォトレジストのパターニングを
おこない、イオン注入をした際に半導体領域1101と
1104のみにイオンが注入されるように、半導体領域
1102と1103を隠し、リンを1〜5×1015cm
-2のドーズ量でイオン注入法によって添加して、N型の
不純物領域1115〜1118を形成した。
ておこなった。しかし、ゲイト電極をマスクとしてシリ
コン上の酸化珪素膜を取り除き、その後、ホウソ、リン
を直接珪素膜中にイオン注入してもよい。
加熱アニールをおこなった。各薄膜トランジスタのソー
ス、ドレイン領域の不純物を活性化して、P+、N+とし
て作製した。また、ゲイト電極の下にはチャネル形成領
域が実質的に真性(I型)のセミアモルファス半導体と
して形成されている。
がらも、700度C以上に全ての工程で温度を加えるこ
となく、Pチャネル型あるいはNチャネル型、あるいは
その両方の薄膜トランジスタを作製することができる。
そのため、基板材料として高価な石英等を用いることな
く装置を作製することができる。よって、例えば、液晶
の大型表示装置には極めて適したプロセスであるといえ
る。
成時(図11(A))およびソース、ドレイン領域への
イオン注入後(図11(D))の2回おこなった。しか
し、半導体領域形成前後でのアニールは、求める薄膜ト
ランジスターの特性によって省略し、また、この2回の
アニールをイオン注入工程の後の1回で兼ねることによ
り、製造工程の簡略化、製造時間の短縮を図ってもよ
い。
ように、全体に前記したスパッタ法により酸化珪素膜を
形成し、これを層間絶縁膜とした。この層間絶縁膜は、
酸化珪素以外にも、リンガラス、ボロガタラス、あるい
はリン・ボロンガラス等を用いてもよい。また、その形
成方法はLPCVD法、光CVD法、常圧CVD法のご
とき気相成長法が適していたが、ゾルゲル法のごとき、
液体・固体の化学反応を利用する方法によって十分な特
性を示す材料が得られた。特に後者の方法は、コストの
低減と、大面積化に適していることが判明した。この層
間絶縁膜の厚さとしては、例えば、0.2〜0.6μm
を形成したが、これは、薄膜トランジスタの大きさによ
って決定されるため、これより厚い場合も、また薄い場
合もあり得る。
マスクを用いて、電極用の窓を形成し、さらに、これら
全体にアルミニウムをスパッタ法によって形成した。ア
ルミニウムのかわりにクロムのような耐熱性の金属を用
いることも可能である。そして、第6のフォトマスクに
よって、アルミニウムをパターニングし、電極・リード
1119〜1128を形成した。こうして、図11
(E)が得られた。このとき、図11には示されていな
いが、駆動回路と薄膜トランジスタとを結ぶ、信号線も
同時に形成することが可能である。
Ωcm、好ましくは104〜108Ωcmのアモルファス
シリコン膜を、例えば、30〜200nmの厚さで形成
した。そして、第7のフォトマスクを用いてパターニン
グをおこない、抵抗として機能する配線1307、13
08を形成した。図13において、斜線部は配線間のコ
ンタクトの有ることを示す。図15には、上記の工程に
よって作製された素子の断面が示されている。図15
(A)において、1502は上記のアモルファスシリコ
ンによって形成された抵抗配線を示す。
1、例えば透光性ポリイミド樹脂を塗布形成し、表示素
子領域の必要な部分に第8のフォトマスクによって電極
用穴を形成し、さらに、透明導電性材料の被膜、例え
ば、酸化錫、酸化インジウム、酸化ニッケル、酸化亜
鉛、あるいはそれらの合金・化合物、例えば、酸化イン
ジウム・錫(ITO)の被膜を、スパッタ法によって形
成した。そして、これをフォトマスクを使用しない、例
えば、レーザースクライブ(レーザーエッチング)法に
よってパターニングをおこなった。もちろん、通常のよ
うにマスクを用いて、パターニングをおこなうことも可
能であるが、特に表示装置の面積が大きな場合にはマス
ク合わせは高度の技術を要し、マスク合わせの回数が増
えることは歩留りの低下につながるため出来れば避ける
ことが望ましい。レーザースクライブ法ではマスク合わ
せは不必要であり、また、透明導電膜のパターニングは
レーザースクライブ法によって可能な最小パターン幅の
0.3μmに比べればその10倍以上であるため、歩留
りを低下させずにパターニングできる理想的な方法であ
る。このようにしてパターニングして、画素電極150
3を形成した。
成膜し、200〜400度Cの酸素、または大気中での
アニールをおこなった。
作製に必要な各種の工程、例えば対向電極の形成や、液
晶表示装置であれば液晶の注入等、を経て、表示装置が
作製されたが、本発明とは直接関係ないので詳細につい
ては述べない。
て、図11(E)を得た。その後、図15(B)に示さ
れるように表面に平坦化用有機樹脂1504、例えば透
光性ポリイミド樹脂を塗布形成し、周辺の保護回路を含
む領域、および表示素子領域の必要な部分に第8のフォ
トマスクによって電極用穴を形成し、さらに、透明導電
性材料の被膜、例えば、酸化錫、酸化インジウム、酸化
ニッケル、酸化亜鉛、あるいはそれらの合金・化合物、
例えば、酸化インジウム・錫(ITO)の被膜を、スパ
ッタ法によって形成した。そして、これを第9のフォト
マスクを使用して、パターニングをおこなった。そし
て、表示素子領域において、画素電極1505を、周辺
領域において、抵抗として機能する配線(図13におい
ては、1307や1308に対応する)を形成した。
成膜し、200〜400度Cの酸素、または大気中での
アニールをおこなった。
作製に必要な各種の工程、例えば対向電極の形成や、液
晶表示装置であれば液晶の注入等、を経て、表示装置が
作製されたが、本発明とは直接関係ないので詳細につい
ては述べない。
誘電体、その他、電気光学的な効果を有する材料を用い
た表示装置で、表示素子を薄膜トランジスタを用いた方
法によって駆動するものにおいて、薄膜トランジスタ等
の素子をサージ電圧から保護することができ、よって、
上記表示装置の信頼性の向上、耐久性の向上、および長
寿命化を達成することができた。
ド 1305・・・不純物領域間を接続する金属電極・リー
ド 1306・・・信号線 1307、1308・・・抵抗として機能する配線
Claims (8)
- 【請求項1】薄膜トランジスタ及び該薄膜トランジスタ
に電気的に接続された画素電極を有する表示装置におい
て、 前記薄膜トランジスタ及び前記画素電極は、該画素電極
に接した金属電極を介して電気的に接続され、 前記画素電極は、前記薄膜トランジスタ上に塗布形成さ
れた平坦化用有機樹脂膜の上に設けられた、酸化インジ
ウムと酸化亜鉛の化合物を含む酸化物導電膜であること
を特徴とする表示装置。 - 【請求項2】薄膜トランジスタ及び該薄膜トランジスタ
に電気的に接続された画素電極を有する表示装置におい
て、 前記薄膜トランジスタ及び前記画素電極は、該画素電極
に接したアルミニウムを含む金属電極を介して電気的に
接続され、 前記画素電極は、前記薄膜トランジスタ上に塗布形成さ
れた平坦化用有機樹脂膜の上に設けられた、酸化インジ
ウムと酸化亜鉛の化合物を含む酸化物導電膜であること
を特徴とする表示装置。 - 【請求項3】薄膜トランジスタ及び該薄膜トランジスタ
に電気的に接続された画素電極を有する表示装置におい
て、 前記薄膜トランジスタ及び前記画素電極は、該画素電極
に接した金属電極を介して電気的に接続され、 前記金属電極は、アルミニウムを含む金属膜を含み、 前記画素電極は、前記薄膜トランジスタ上に塗布形成さ
れた平坦化用有機樹脂膜の上に設けられた、酸化インジ
ウムと酸化亜鉛の化合物を含む酸化物導電膜であること
を特徴とする表示装置。 - 【請求項4】請求項1乃至請求項3のいずれか一におい
て、前記有機樹脂膜は、ポリイミド膜であることを特徴
とする表示装置。 - 【請求項5】請求項1乃至請求項4のいずれか一におい
て、前記表示装置は、液晶ディスプレイであることを特
徴とする表示装置。 - 【請求項6】請求項1乃至請求項4のいずれか一におい
て、前記表示装置は、電気的な信号によって光学特性を
制御できる材料を用いた表示装置であることを特徴とす
る表示装置。 - 【請求項7】請求項1乃至請求項6のいずれか一に記載
の表示装置を用いたことを特徴とする投写型装置。 - 【請求項8】請求項1乃至請求項6のいずれか一に記載
の表示装置を用いたことを特徴とするプロジェクター。
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---|---|---|---|
JP2001214625A JP3415606B2 (ja) | 2001-07-16 | 2001-07-16 | 表示装置 |
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---|---|---|---|
JP2000238616A Division JP3241708B2 (ja) | 2000-08-07 | 2000-08-07 | アクティブマトリクス型表示装置 |
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JP2002131769A JP2002131769A (ja) | 2002-05-09 |
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Application Number | Title | Priority Date | Filing Date |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7884365B2 (en) | 2002-11-20 | 2011-02-08 | Samsung Electronic S Co., Ltd. | Thin film transistor array panel and manufacturing method thereof |
-
2001
- 2001-07-16 JP JP2001214625A patent/JP3415606B2/ja not_active Expired - Lifetime
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