JP3412558B2 - Clock frequency control method and receiving device used therefor - Google Patents
Clock frequency control method and receiving device used thereforInfo
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Description
【０００１】[0001]
【発明の属する技術分野】本発明はクロック周波数制御
方法及びこれに用いる受信装置に係り、特に直交周波数
分割多重（ＯＦＤＭ：Orthgonal Frequency Division M
ultiplexing ）方式で変調された変調波を復調するため
に復調器のクロック周波数を自動制御する同期信号を利
用したクロック周波数制御方法及びこれに用いる受信装
置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clock frequency control method and a receiver used for the same, and more particularly to orthogonal frequency division multiplexing (OFDM).
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clock frequency control method using a synchronization signal for automatically controlling a clock frequency of a demodulator for demodulating a modulated wave modulated by the ultiplexing) method and a receiver used for the same.
【０００２】[0002]
【従来の技術】ＯＦＤＭ方式の受信装置では、高周波数
の受信信号を周波数変換器において局部発振周波数と周
波数変換してベースバンドへ周波数変換した後、送信装
置と同じサンプルレートでサンプルしてサンプル値系列
を得、それを演算回路で離散フーリエ変換（ＤＦＴ）し
て周波数軸上の信号とし、複数のキャリア成分のそれぞ
れの位相と振幅を計算して受信データの値を求める。こ
こで、受信信号を正確に復調するためには、上記の周波
数変換に使用する局部発振周波数と、演算回路で使用す
るフレームクロック、サンプリングクロック、シンボル
クロックなどのクロックを発生する局部発振器の発振周
波数の基となる装置のクロック周波数を、受信信号のク
ロック周波数に一致させる必要がある。また、受信信号
のフレーム周期やシンボル周期が時間的に変動する場合
には、受信装置のクロック周波数をその変動に追従させ
る必要がある。2. Description of the Related Art In an OFDM receiver, a high frequency received signal is frequency-converted into a local oscillation frequency by a frequency converter and frequency-converted to a baseband, and then sampled at the same sample rate as that of the transmitter. A sequence is obtained, and the signal is subjected to discrete Fourier transform (DFT) by an arithmetic circuit to obtain a signal on the frequency axis, and the phase and amplitude of each of a plurality of carrier components are calculated to obtain the value of received data. Here, in order to accurately demodulate the received signal, the local oscillation frequency used for the above frequency conversion and the oscillation frequency of the local oscillator that generates the clock such as the frame clock, sampling clock, and symbol clock used in the arithmetic circuit. It is necessary to match the clock frequency of the device which is the base of the above with the clock frequency of the received signal. Further, when the frame period or the symbol period of the received signal fluctuates with time, it is necessary to make the clock frequency of the receiving device follow the fluctuation.
【０００３】そこで、従来は２本のパイロットキャリア
を用いて、その位相変動からサンプリングクロック用局
部発振器及び周波数変換用局部発振器の発振周波数ずれ
を検出し、発振周波数の制御を行うクロック周波数自動
制御方法が知られている（特表平５−５０４０３７
号）。Therefore, conventionally, two pilot carriers are used, and the oscillation frequency deviation of the sampling clock local oscillator and the frequency conversion local oscillator is detected from the phase fluctuations, and the clock frequency automatic control method is performed to control the oscillation frequency. Is known (Table 5-504037
issue).
【０００４】[0004]
【発明が解決しようとする課題】しかるに、上記の従来
のクロック周波数制御方法では、パイロットキャリアの
送受信処理が余分に必要である。また、ＯＦＤＭ方式
は、ガードインターバルと呼ばれる冗長な期間を伝送シ
ンボル期間に設けることができることから、マルチパス
フェージングやゴーストに強いという特徴があるため、
移動体通信に適している。しかしながら、移動体通信に
使用している場合、マルチパスによるガードインターバ
ル期間を越える遅延波や移動距離により入力電界の低下
の影響のために受信信号が途切れてしまい、瞬間的に同
期が外れる場合がある。従来のクロック制御方法では、
フレーム内でクロック周波数を制御する期間を限定し
て、１フレーム内でクロック周波数を制御する期間を限
定して、１フレーム内で数回〜十回程度しか行っていな
いため、１シンボル内のデータ数が数百〜千個あるよう
な構造の場合は、相関アドレスとリファレンスアドレス
が一致するまでに数十フレーム（時間にして数秒）を要
し、迅速な周波数追従制御が困難であるという問題があ
る。However, the above-mentioned conventional clock frequency control method requires extra transmission / reception processing of pilot carriers. In addition, since the OFDM method can provide a redundant period called a guard interval in the transmission symbol period, it has a characteristic of being resistant to multipath fading and ghosts.
Suitable for mobile communication. However, when used for mobile communication, there is a case where the reception signal is interrupted due to the influence of the delay wave exceeding the guard interval period due to multipath or the moving distance due to the decrease of the input electric field, and the synchronization is momentarily lost. is there. In the conventional clock control method,
Since the period for controlling the clock frequency within the frame is limited and the period for controlling the clock frequency within the frame is limited, the data within one symbol is processed only several times to ten times within one frame. In the case of a structure with a few hundreds to a thousand, it takes several tens of frames (several seconds in time) until the correlation address and the reference address match, which makes rapid frequency tracking control difficult. is there.
【０００５】本発明は以上の点に鑑みなされたもので、
送受信装置に余分な処理回路が必要となるパイロット信
号方式を用いることなく、受信装置のクロック周波数を
受信信号のクロック周波数に迅速に追従制御し得るクロ
ック周波数制御方法及びこれに用いる受信装置を提供す
ることを目的とする。The present invention has been made in view of the above points,
Provided is a clock frequency control method capable of rapidly tracking and controlling the clock frequency of a receiving device to the clock frequency of a received signal without using a pilot signal system which requires an extra processing circuit in the transmitting / receiving device, and a receiving device used for the same. The purpose is to
【０００６】[0006]
【課題を解決するための手段】上記の目的を達成するた
め、本発明方法は複数のシンボルからなる同期用シンボ
ルと、複数のシンボルからなるデータ用シンボルとから
１フレームを構成し、同期用シンボル中の所定番目のシ
ンボルに固定パターンの同期シンボルが配置されてお
り、フレーム単位で送信された直交周波数分割多重変調
方式のディジタル信号を受信し、受信信号中から同期用
シンボルの最初のシンボルを検出し、該最初のシンボル
から少なくとも同期シンボルが配置されているシンボル
までの期間の同期用シンボルをメモリに書き込み、予め
記憶装置に記憶されている同期シンボルの値とメモリか
ら１シンボルずつ読み出した値との相関値が最大である
シンボルを検出し、該検出シンボルに対応するメモリの
アドレスである相関アドレスと予め定めたリファレンス
アドレスとを比較し、該比較結果に基づいて相関アドレ
スとリファレンスアドレスとが一致するように、装置の
基準のクロックの周波数を制御することを特徴とする。In order to achieve the above-mentioned object, the method of the present invention forms one frame from a synchronization symbol composed of a plurality of symbols and a data symbol composed of a plurality of symbols. A fixed-pattern synchronization symbol is placed in the predetermined symbol in the symbol, receives the digital signal of the orthogonal frequency division multiplexing modulation method transmitted in frame units, and detects the first symbol of the synchronization symbol from the received signal. Then, the synchronization symbols in the period from the first symbol to at least the symbols in which the synchronization symbols are arranged are written in the memory, and the value of the synchronization symbol previously stored in the storage device and the value read from the memory one symbol at a time are stored. Of the symbol whose correlation value is maximum is detected, and the correlation which is the address of the memory corresponding to the detected symbol Comparing the predetermined reference address and address, as a correlation address and the reference address matches based on the comparison result, and controlling the frequency of the clock reference of the device.
【０００７】また、上記の目的を達成するため、本発明
装置は、複数のシンボルからなる同期用シンボルと、複
数のシンボルからなるデータ用シンボルとから１フレー
ムを構成し、同期用シンボル中の所定番目のシンボルに
固定パターンの同期シンボルが配置されており、フレー
ム単位で送信された直交周波数分割多重変調方式のディ
ジタル信号を受信する受信手段と、装置内の各部にクロ
ックを供給するクロック発生手段と、受信手段からの受
信信号中から同期用シンボルの最初のシンボルを検出す
る第１の検出手段と、受信手段により受信された信号
を、クロック発生器からのクロックに基づいてサンプリ
ングするＡ／Ｄ変換器と、第１の検出手段の出力検出信
号に基づき、Ａ／Ｄ変換器の出力信号のうち、同期用シ
ンボル中の最初のシンボルから少なくとも同期シンボル
が配置されているシンボルまでの期間の信号をメモリに
書き込んだ後読み出す記憶手段と、同期シンボルと同一
の値を予め記憶している同期シンボル用メモリと、同期
シンボル用メモリからの同期シンボルの値と記憶手段か
ら１シンボルずつ読み出した値との相関値が最大である
シンボルを検出する第２の検出手段と、第２の検出手段
により検出されたシンボルに対応する記憶手段の読み出
しアドレスである相関アドレスと予め定めたリファレン
スアドレスとを比較し、該比較結果に基づいて相関アド
レスとリファレンスアドレスとが一致するように、クロ
ック発生手段の出力クロック周波数を可変制御する制御
手段とを有する構成としたものである。Further, in order to achieve the above object, the device of the present invention forms one frame from a synchronization symbol composed of a plurality of symbols and a data symbol composed of a plurality of symbols, and a predetermined one of the synchronization symbols. A fixed pattern synchronization symbol is arranged in the second symbol, a receiving means for receiving a digital signal of the orthogonal frequency division multiplexing modulation method transmitted in frame units, and a clock generating means for supplying a clock to each part in the device. First detection means for detecting the first symbol of the synchronizing symbol from the reception signal from the reception means, and A / D conversion for sampling the signal received by the reception means based on the clock from the clock generator Of the output signal of the A / D converter based on the output detection signal of the converter and the first detection means. From a memory for writing a signal in the period from the pulse to at least the symbol in which the sync symbol is arranged in the memory and then reading the signal, a memory for the sync symbol that stores the same value as the sync symbol in advance, and a memory for the sync symbol. Of the second detection means for detecting the symbol having the maximum correlation value between the value of the synchronization symbol and the value read one symbol at a time from the storage means, and the storage means corresponding to the symbol detected by the second detection means. A control means for variably controlling the output clock frequency of the clock generation means is compared with the reference address which is a read address and a predetermined reference address so that the correlation address and the reference address match based on the comparison result. It is configured to have.
【０００８】本発明方法及び受信装置では、相関アドレ
スがリファレンスアドレスからどの方向におおよそどれ
だけ離れているかを検出し、クロック周波数の制御信号
を発生することができる。The method and receiving apparatus of the present invention can detect how far the correlation address is apart from the reference address in which direction and generate the control signal of the clock frequency.
【０００９】ここで、相関アドレスとリファレンスアド
レスとの差分が所定値よりも大きいときは、クロックの
周波数を制御するための制御信号の発性頻度を、差分が
所定値以下のときよりも多くすることが、クロック周波
数の制御信号の発生頻度に反映できるので望ましい。Here, when the difference between the correlation address and the reference address is larger than a predetermined value, the generation frequency of the control signal for controlling the frequency of the clock is made larger than when the difference is less than the predetermined value. Is desirable because it can be reflected in the frequency of generation of the clock frequency control signal.
【００１０】[0010]
【発明の実施の形態】次に、本発明の一実施の形態につ
いて図面と共に説明する。図１は本発明になるクロック
周波数制御方法及びこれに用いる受信装置の一実施の形
態のブロック図を示す。同図において、受信装置は受信
信号をベースバンド信号に変換する周波数変換器１１
と、周波数変換器１１の出力ベースバンド信号をサンプ
リングするＡ／Ｄ変換器１２と、フレームの先頭のおお
よその位置を検出する第１シンボル検出回路１３と、第
１シンボル検出回路１３により検出された信号を基にフ
レームの周期を数えるフレームカウンタ１４と、Ａ／Ｄ
変換器１２により変換されたディジタル信号を記憶する
メモリ１５と、そのメモリ１５の書き込みアドレスを制
御する書き込みアドレス発生回路１６と、フレーム内の
１シンボル分を数える１シンボルカウンタ１７と、メモ
リ１５の読み出しアドレスを制御する読み出しアドレス
発生回路１８と、相関値検出回路１９と、同期シンボル
波形を記憶している同期シンボル用リードオンリメモリ
（ＲＯＭ）２０と、同期用シンボル位置検出器２１と、
同期用シンボル判定器２２と、発振周波数制御信号発生
器２３と、発振周波数制御信号発生器２３の出力制御信
号に基づいて出力局部発振周波数が可変制御される局部
発振器２４と、局部発振器２４の出力局部発振周波数に
基づいて各種のクロックを発生するクロック発生器２５
とより構成されている。BEST MODE FOR CARRYING OUT THE INVENTION Next, an embodiment of the present invention will be described with reference to the drawings. FIG. 1 shows a block diagram of an embodiment of a clock frequency control method and a receiver used for the same according to the present invention. In the figure, a receiver is a frequency converter 11 for converting a received signal into a baseband signal.
An A / D converter 12 that samples the output baseband signal of the frequency converter 11, a first symbol detection circuit 13 that detects the approximate position of the beginning of the frame, and a first symbol detection circuit 13 A frame counter 14 for counting the frame period based on the signal, and an A / D
A memory 15 that stores the digital signal converted by the converter 12, a write address generation circuit 16 that controls the write address of the memory 15, a 1-symbol counter 17 that counts one symbol in a frame, and a read of the memory 15. A read address generation circuit 18 for controlling an address, a correlation value detection circuit 19, a sync symbol read only memory (ROM) 20 for storing a sync symbol waveform, a sync symbol position detector 21,
A symbol determination unit for synchronization 22, an oscillation frequency control signal generator 23, a local oscillator 24 whose output local oscillation frequency is variably controlled based on an output control signal of the oscillation frequency control signal generator 23, and an output of the local oscillator 24. Clock generator 25 for generating various clocks based on the local oscillation frequency
It is composed of
【００１１】相関値検出回路１９は、メモリ１５から読
み出された情報と同期シンボル用ＲＯＭ２０から読み出
された情報（第３シンボルにのみ存在する同期シンボル
の本来の値）の相関値を計算する。Ａ／Ｄ変換器１２の
出力信号は図示しない演算回路に入力されて離散フーリ
エ変換（ＤＦＴ）される。The correlation value detection circuit 19 calculates the correlation value between the information read from the memory 15 and the information read from the sync symbol ROM 20 (the original value of the sync symbol existing only in the third symbol). . The output signal of the A / D converter 12 is input to an arithmetic circuit (not shown) and subjected to discrete Fourier transform (DFT).
【００１２】次に、この実施の形態の動作について図１
及び図２を参照して説明する。受信信号は、図１の周波
数変換器１１に入力され、ここでベースバンド信号に変
換された後、Ａ／Ｄ変換器１２に供給されてクロック発
生器２５により発生されたサンプリングクロックに基づ
いてサンプリングされる。例えば、各サンプル点毎に１
２ビットのサンプル値として出力される。ＯＦＤＭ方式
の１フレームは数十個〜数百個のシンボルからなり、そ
の１フレームの中には図２に示すように、データ用シン
ボルＩと同期用シンボルIIがある。Next, the operation of this embodiment will be described with reference to FIG.
2 and FIG. 2. The received signal is input to the frequency converter 11 of FIG. 1, converted into a baseband signal here, and then supplied to the A / D converter 12 and sampled based on the sampling clock generated by the clock generator 25. To be done. For example, 1 for each sample point
It is output as a 2-bit sample value. One frame of the OFDM system is composed of several tens to several hundreds of symbols, and one frame includes a data symbol I and a synchronization symbol II as shown in FIG.
【００１３】本実施の形態では、フレームの先頭のおお
よその位置の検出を、第１シンボルがヌル信号（無信
号）であることを利用して、周波数変換器１１から取り
出されたベースバンド信号が入力される第１シンボル検
出回路１３で行っている。第１シンボル検出回路１３で
検出された第１シンボル検出信号に基づいて、フレーム
カウンタ１４がフレーム同期を数え始める。この実施の
形態では、第３シンボルにのみ同期用シンボルが存在す
るシステムに適用するものとしているため、フレームカ
ウンタ１４により発生したフレーム信号を基準にして、
Ａ／Ｄ変換器１２の出力データの約３シンボル分がメモ
リ１５に書き込まれる。その際、メモリ１５に書き込ま
れるデータのアドレスは、フレームカウンタ１４から発
生するフレーム同期信号に基づいて書き込みアドレス発
生回路１６が発生する。書き込みアドレス発生回路１６
は、約３シンボル分の書き込みアドレスを発生した後、
書き込みアドレス発生を停止する。In the present embodiment, the approximate position of the beginning of the frame is detected by using the fact that the first symbol is a null signal (no signal), and the baseband signal extracted from the frequency converter 11 is This is performed by the input first symbol detection circuit 13. Based on the first symbol detection signal detected by the first symbol detection circuit 13, the frame counter 14 starts counting frame synchronization. In this embodiment, since it is applied to the system in which the synchronizing symbol exists only in the third symbol, the frame signal generated by the frame counter 14 is used as a reference,
About 3 symbols of the output data of the A / D converter 12 are written in the memory 15. At this time, the address of the data written in the memory 15 is generated by the write address generation circuit 16 based on the frame synchronization signal generated from the frame counter 14. Write address generation circuit 16
Generates a write address for about 3 symbols, then
Stop write address generation.
【００１４】フレームカウンタ１４が発生するフレーム
同期信号は、また１シンボルカウンタ１７にも入力さ
れ、ここで１シンボル分の同期信号を発生させる。この
１シンボルカウンタ１７から出力された１シンボル分の
同期信号は、読み出しアドレス発生回路１８及び同期シ
ンボル用ＲＯＭ２０にそれぞれ入力される。読み出しア
ドレス発生回路１８の出力読み出しアドレスに基づいて
メモリ１５から読み出された１シンボル分のデータと、
１シンボル分の同期信号に基づいて同期シンボル用ＲＯ
Ｍ２０から読み出された１シンボル分の本来の既知の同
期シンボルデータは、相関値検出回路１９に供給され、
ここで両１シンボル分のデータの相関計算が行われる。The frame sync signal generated by the frame counter 14 is also input to the 1-symbol counter 17 to generate a sync signal for 1 symbol. The 1-symbol sync signal output from the 1-symbol counter 17 is input to the read address generation circuit 18 and the sync symbol ROM 20, respectively. 1-symbol data read from the memory 15 based on the output read address of the read address generation circuit 18,
RO for synchronization symbol based on the synchronization signal for one symbol
The originally known synchronization symbol data for one symbol read from M20 is supplied to the correlation value detection circuit 19,
Here, the correlation calculation of both 1-symbol data is performed.
【００１５】相関値検出回路１９により検出（算出）さ
れた相関値は、メモリ１５から読み出された１シンボル
分のデータが、同期シンボル用ＲＯＭ２０から読み出さ
れた同期シンボルに一致するときに最大値を示す。そこ
で、相関値検出回路１９により検出（算出）された相関
値は、同期用シンボル判定器２１によりある一定のしき
い値より大きいか否かを比較される。同期用シンボル位
置検出器２２は、同期用シンボル判定器２１よりの比較
結果を受け、一定のしきい値よりも大きく、かつ、最も
高い相関値が得られるシンボルが同期シンボルである確
率が高いと判断して、そのシンボルを同期シンボル位置
と検出してその検出シンボルに対応するアドレスを出力
する。The correlation value detected (calculated) by the correlation value detection circuit 19 is maximum when the data for one symbol read from the memory 15 matches the sync symbol read from the ROM 20 for sync symbol. Indicates a value. Therefore, the correlation value detected (calculated) by the correlation value detection circuit 19 is compared by the synchronization symbol determiner 21 to determine whether it is larger than a certain threshold value. The synchronization symbol position detector 22 receives the comparison result from the synchronization symbol determiner 21, and determines that the symbol having a correlation value larger than a certain threshold value and the highest correlation value is a synchronization symbol. After making a determination, the symbol is detected as the sync symbol position and the address corresponding to the detected symbol is output.
【００１６】次段の発振周波数制御信号発生器２３は図
３に示すように、比較器３１と制御信号発生部３２とよ
り大略構成されており、予め実験により定めた内部で発
生しているリファレンスアドレスと、同期用シンボル位
置検出器２２から取り出された、検出同期シンボル位置
に対応するアドレス（ビークが出たときのアドレス）と
を比較器３１において比較して、両アドレスの差に応じ
てクロックを遅くするための第１の信号ＡＤＶとクロッ
クを速くするための第２の信号ＲＥＴのいずれかを制御
信号発生部３２に供給する。また、これと同時に、比較
器３１は相関アドレスとリファレンスアドレスの差分を
検出し、その差分が一定値よりも大きいときには、リフ
ァレンスアドレスから一定値離れたアドレスまで早く到
着するように、局部発振器２４の出力周波数を制御する
信号の発生頻度を制御する第３の信号ＳＰＥＥＤを発生
して制御信号発生部３２に供給する。As shown in FIG. 3, the oscillating frequency control signal generator 23 in the next stage is roughly composed of a comparator 31 and a control signal generating section 32, and has an internally generated reference determined in advance by experiments. The comparator 31 compares the address with the address (the address when the beak is generated) corresponding to the detected synchronization symbol position extracted from the synchronization symbol position detector 22, and the clock is generated according to the difference between the two addresses. The control signal generator 32 is supplied with either the first signal ADV for delaying the clock signal or the second signal RET for speeding up the clock signal. At the same time, the comparator 31 detects the difference between the correlation address and the reference address, and when the difference is larger than a fixed value, the local oscillator 24 of the local oscillator 24 is controlled so as to arrive early at an address separated from the reference address by a fixed value. A third signal SPEED that controls the frequency of generation of the signal that controls the output frequency is generated and supplied to the control signal generator 32.
【００１７】制御信号発生部３２は、上記の信号ＳＰＥ
ＥＤが入力されている期間、上記の信号ＡＤＶ又はＲＥ
Ｔの入力を受け付ける構成となっており、信号ＡＤＶ又
はＲＥＴに基づいて相関アドレスとリファレンスアドレ
スが一致するような制御信号を発生する。このとき、相
関アドレスがリファレンスアドレスより小さい場合は、
近付くまで局部発振器２４の出力発振周波数を大きくす
る方向に、相関アドレスがリファレンスアドレスより大
きい場合は、近付くまで局部発振器２４の出力発振周波
数を小さくする方向に制御する信号を発生する。また、
相関アドレスとリファレンスアドレスの差分が大きいと
きは、信号ＳＰＥＥＤの入力される頻度が高くなるの
で、制御信号の発生頻度が高くなり、リファレンスアド
レスに相関アドレスが早く到着するような制御が行われ
る。The control signal generating section 32 is provided with the above-mentioned signal SPE.
While the ED is being input, the above signal ADV or RE
It is configured to accept the input of T, and generates a control signal such that the correlation address and the reference address match based on the signal ADV or RET. At this time, if the correlation address is smaller than the reference address,
When the correlation address is larger than the reference address in the direction of increasing the output oscillation frequency of the local oscillator 24 until approaching, a signal for controlling the direction of decreasing the output oscillation frequency of the local oscillator 24 until approaching is generated. Also,
When the difference between the correlation address and the reference address is large, the frequency of inputting the signal SPEED is high, so that the frequency of generation of the control signal is high and control is performed so that the correlation address arrives at the reference address early.
【００１８】制御信号発生部３２から出力された制御信
号は、図１の局部発振器２４にクロック発生の周波数及
び位相の基準となる信号として供給される。制御信号発
生部３２は、例えば位相同期ループ回路（ＰＬＬ回路）
により構成されており、発振周波数制御信号発生器２３
からの制御信号に位相同期した周波数及び位相の信号を
局部発振周波数として発生出力する。クロック発生器２
５は、上記の局部発振周波数を入力として受け、この局
部発振周波数に位相ロックして分周などして受信装置の
動作に必要となるサンプリングクロック、データクロッ
ク、フレームクロック等の各種のクロックを発生する。
また、このクロックは、読み出しアドレス発生回路１８
にも入力される。The control signal output from the control signal generator 32 is supplied to the local oscillator 24 shown in FIG. 1 as a reference signal for the frequency and phase of clock generation. The control signal generator 32 is, for example, a phase locked loop circuit (PLL circuit).
And the oscillation frequency control signal generator 23.
A signal having a frequency and a phase that are phase-locked with the control signal from is generated and output as a local oscillation frequency. Clock generator 2
Reference numeral 5 receives the above-mentioned local oscillation frequency as an input, and phase-locks to this local oscillation frequency to divide it to generate various clocks such as a sampling clock, a data clock, and a frame clock necessary for the operation of the receiving apparatus. To do.
Further, this clock is used as the read address generation circuit 18
Is also entered.
【００１９】このようにして、受信装置のサンプリング
クロック、データクロック、フレームクロック等の各種
のクロックを局部発振器２４の出力発振周波数に位相ロ
ックさせて発生することにより、受信装置のサンプリン
グクロック、データクロック、フレームクロック等の各
種のクロック周波数が、受信信号のクロック周波数と一
致するように受信装置の局部発振器２４の発振周波数を
自動的に制御することができる。すなわち、この実施の
形態では、同期シンボルの位置を第１シンボルを基準に
して検出するようにしているため、瞬間的に同期が外れ
る場合でも、パイロット信号を用いることなく、受信装
置のクロック周波数が、受信信号のクロック周波数と一
致するように局部発振器２４の発振周波数を自動的に制
御することができる。In this manner, various clocks such as the sampling clock, the data clock, and the frame clock of the receiving apparatus are phase-locked to the output oscillation frequency of the local oscillator 24 to generate the sampling clock and the data clock of the receiving apparatus. The oscillation frequency of the local oscillator 24 of the receiving apparatus can be automatically controlled so that various clock frequencies such as the frame clock and the clock frequency of the received signal match. That is, in this embodiment, since the position of the synchronization symbol is detected with reference to the first symbol, even if the synchronization is momentarily lost, the clock frequency of the receiving device can be changed without using the pilot signal. The oscillation frequency of the local oscillator 24 can be automatically controlled so as to match the clock frequency of the received signal.
【００２０】[0020]
【発明の効果】以上説明したように、本発明によれば、
相関アドレスがリファレンスアドレスからどの方向にお
およそどれだけ離れているかを検出し、クロック周波数
の制御信号を発生するようにしたため、１フレーム内で
数回〜十回程度しかクロック周波数の制御を行わないた
めに、１シンボル内のデータ数が数百〜数千個あるよう
なフレーム構造では、相関アドレスとリファレンスアド
レスが一致するまでに長時間要する従来方法に比し、短
時間で相関アドレスとリファレンスアドレスを一致させ
ることができる。As described above, according to the present invention,
Since it is configured to generate the control signal of the clock frequency by detecting how far and in which direction the correlation address is from the reference address, the clock frequency is controlled only several times to ten times in one frame. In a frame structure in which the number of data in one symbol is several hundreds to several thousands, the correlation address and the reference address can be obtained in a short time as compared with the conventional method that requires a long time until the correlation address and the reference address match. Can be matched.
【００２１】また、本発明によれば、相関アドレスとリ
ファレンスアドレスとの差分が所定値よりも大きいとき
は、クロックの周波数を制御するための制御信号の発性
頻度を、差分が所定値以下のときよりも多くするように
しているため、クロック周波数の制御信号の発生頻度に
反映でき、従来方式に比し復帰（同期をとること）が早
くなり、受信装置をより移動体通信に適応した構成とす
ることができる。Further, according to the present invention, when the difference between the correlation address and the reference address is larger than a predetermined value, the generation frequency of the control signal for controlling the frequency of the clock is less than the predetermined value. Since it is set to a larger number than before, it can be reflected in the generation frequency of the control signal of the clock frequency, the recovery (synchronization) becomes faster than the conventional method, and the receiving device is more adapted to mobile communication. Can be
【図１】本発明の一実施の形態のブロック図である。FIG. 1 is a block diagram of an embodiment of the present invention.
【図２】本発明が適用されるＯＦＤＭ信号の１フレーム
の構成を示す図である。FIG. 2 is a diagram showing the structure of one frame of an OFDM signal to which the present invention is applied.
【図３】図１中の発振周波数制御信号発生器の一例のブ
ロック図である。FIG. 3 is a block diagram of an example of an oscillation frequency control signal generator in FIG.
１１ 周波数変換器 １２ Ａ／Ｄ変換器 １３ 第１シンボル検出回路 １４ フレームカウンタ １５ メモリ １６ 書き込みアドレス発生回路 １７ １シンボルカウンタ １８ 読み出しアドレス発生回路 １９ 相関値検出回路 ２０ 同期シンボル用ＲＯＭ ２１ 同期用シンボル判定器 ２２ 同期用シンボル位置検出器 ２３ 発振周波数制御信号発生器 ２４ 局部発振器 ２５ クロック発生器 ３１ 比較器 ３２ 制御信号発生部 11 Frequency converter 12 A / D converter 13 First Symbol Detection Circuit 14 frame counter 15 memory 16 Write address generation circuit 17 1 symbol counter 18 Read address generation circuit 19 Correlation value detection circuit 20 ROM for synchronization symbols 21 Synchronous symbol determiner 22 Synchronous symbol position detector 23 Oscillation frequency control signal generator 24 local oscillator 25 clock generator 31 Comparator 32 Control signal generator
フロントページの続き (56)参考文献 特開 平６−244818（ＪＰ，Ａ) 特開 平７−321762（ＪＰ，Ａ) 特開 平８−265291（ＪＰ，Ａ) 特開 平９−130363（ＪＰ，Ａ) 特開 平９−200176（ＪＰ，Ａ) 特開 平10−190610（ＪＰ，Ａ) 特表 平５−504037（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04J 11/00 Continuation of the front page (56) Reference JP-A-6-244818 (JP, A) JP-A-7-321762 (JP, A) JP-A-8-265291 (JP, A) JP-A-9-130363 (JP , A) JP-A-9-200176 (JP, A) JP-A-10-190610 (JP, A) JP-A-5-504037 (JP, A) (58) Fields investigated (Int.Cl. 7 , DB) Name) H04J 11/00
Claims (6)
と、複数のシンボルからなるデータ用シンボルとから１
フレームを構成し、前記同期用シンボル中の所定番目の
シンボルに固定パターンの同期シンボルが配置されてお
り、フレーム単位で送信された直交周波数分割多重変調
方式のディジタル信号を受信し、 受信信号中から前記同期用シンボルの最初のシンボルを
検出し、該最初のシンボルから少なくとも前記同期シン
ボルが配置されているシンボルまでの期間の同期用シン
ボルをメモリに書き込み、予め記憶装置に記憶されてい
る前記同期シンボルの値と前記メモリから１シンボルず
つ読み出した値との相関値が最大であるシンボルを検出
し、該検出シンボルに対応する前記メモリのアドレスで
ある相関アドレスと予め定めたリファレンスアドレスと
を比較し、該比較結果に基づいて前記相関アドレスと前
記リファレンスアドレスとが一致するように、装置の基
準のクロックの周波数を制御することを特徴とするクロ
ック周波数制御方法。1. A synchronization symbol composed of a plurality of symbols and a data symbol composed of a plurality of symbols.
A frame is formed, and a synchronization symbol of a fixed pattern is arranged in a predetermined number symbol of the synchronization symbols, receives a digital signal of the orthogonal frequency division multiplexing modulation method transmitted in frame units, and The first symbol of the synchronization symbols is detected, the synchronization symbols in the period from the first symbol to at least the symbols in which the synchronization symbols are arranged are written in the memory, and the synchronization symbols previously stored in the storage device. A symbol having the maximum correlation value between the value of 1 and the value read from the memory one symbol at a time is detected, and the correlation address, which is the address of the memory corresponding to the detected symbol, is compared with a predetermined reference address, The correlation address and the reference address match based on the comparison result. As described above, a clock frequency control method comprising controlling the frequency of a reference clock of the device.
ドレスとの差分が所定値よりも大きいときは、前記クロ
ックの周波数を制御するための制御信号の発性頻度を、
前記差分が前記所定値以下のときよりも多くすることを
特徴とする請求項１記載のクロック周波数制御方法。2. When the difference between the correlation address and the reference address is larger than a predetermined value, the frequency of generation of a control signal for controlling the frequency of the clock,
The clock frequency control method according to claim 1, wherein the difference is made larger than when the difference is equal to or less than the predetermined value.
と、複数のシンボルからなるデータ用シンボルとから１
フレームを構成し、前記同期用シンボル中の所定番目の
シンボルに固定パターンの同期シンボルが配置されてお
り、フレーム単位で送信された直交周波数分割多重変調
方式のディジタル信号を受信する受信手段と、 装置内の各部にクロックを供給するクロック発生手段
と、 前記受信手段からの受信信号中から前記同期用シンボル
の最初のシンボルを検出する第１の検出手段と、 前記受信手段により受信された信号を、前記クロック発
生手段からのクロックに基づいてサンプリングするＡ／
Ｄ変換器と、 前記第１の検出手段の出力検出信号に基づき、前記Ａ／
Ｄ変換器の出力信号のうち、前記同期用シンボル中の最
初のシンボルから少なくとも前記同期シンボルが配置さ
れているシンボルまでの期間の信号をメモリに書き込ん
だ後読み出す記憶手段と、 前記同期シンボルと同一の値を予め記憶している同期シ
ンボル用メモリと、 前記同期シンボル用メモリからの前記同期シンボルの値
と前記記憶手段から１シンボルずつ読み出した値との相
関値が最大であるシンボルを検出する第２の検出手段
と、 前記第２の検出手段により検出されたシンボルに対応す
る前記記憶手段の読み出しアドレスである相関アドレス
と予め定めたリファレンスアドレスとを比較し、該比較
結果に基づいて前記相関アドレスと前記リファレンスア
ドレスとが一致するように、前記クロック発生手段の出
力クロック周波数を可変制御する制御手段とを有するこ
とを特徴とする受信装置。3. A synchronization symbol composed of a plurality of symbols and a data symbol composed of a plurality of symbols.
A receiver for receiving a digital signal of the orthogonal frequency division multiplex modulation method transmitted in frame units, in which a synchronization symbol having a fixed pattern is arranged in a predetermined number of the synchronization symbols in a frame. A clock generating means for supplying a clock to each part of the inside, a first detecting means for detecting the first symbol of the synchronizing symbols from the received signal from the receiving means, and a signal received by the receiving means, A / for sampling based on the clock from the clock generating means
The A / D converter based on the output detection signal of the D converter and the first detection means.
Of the output signals of the D converter, a storage unit that writes a signal in a period from the first symbol in the synchronizing symbols to at least the symbol in which the synchronizing symbol is arranged in the memory and then reads the same, and the same as the synchronizing symbol. Detecting a symbol having a maximum correlation value between the value of the synchronization symbol from the synchronization symbol memory and the value read from the storage means one symbol at a time. 2 detection means and a correlation address, which is a read address of the storage means corresponding to the symbol detected by the second detection means, is compared with a predetermined reference address, and the correlation address is based on the comparison result. The output clock frequency of the clock generation means so that the reference address and the reference address match. Receiving apparatus characterized by a control means for controlling.
記リファレンスアドレスとの差分が所定値よりも大きい
ときは、前記クロックの周波数を制御するための制御信
号の発性頻度を、前記差分が前記所定値以下のときより
も多くすることを特徴とする請求項３記載の受信装置。4. The control means, when the difference between the correlation address and the reference address is larger than a predetermined value, the control unit determines the frequency of occurrence of a control signal for controlling the frequency of the clock, and the difference is the The receiving device according to claim 3, wherein the receiving device is set to be larger than the predetermined value or less.
より検出されたシンボルに対応する前記記憶手段の読み
出しアドレスである相関アドレスを検出する同期シンボ
ル用検出器と、前記相関アドレスと予め定めたリファレ
ンスアドレスとを比較し、該比較結果に応じた制御信号
を発生する制御信号発生器とよりなり、前記クロック発
生手段は前記制御信号を出力信号の位相及び周波数の基
準信号として受ける位相同期ループ回路構成の局部発振
器と、該局部発振器の出力信号に位相ロックした各種の
クロックを発生出力するクロック発生器とよりなること
を特徴とする請求項３記載の受信装置。5. The synchronization symbol detector for detecting a correlation address, which is a read address of the storage unit corresponding to the symbol detected by the second detection unit, and the correlation address is predetermined. And a reference address, and a control signal generator for generating a control signal according to the comparison result, wherein the clock generating means receives the control signal as a reference signal of the phase and frequency of the output signal. 4. The receiving apparatus according to claim 3, comprising a local oscillator having a circuit configuration and a clock generator for generating and outputting various clocks phase-locked with an output signal of the local oscillator.
スと予め定めたリファレンスアドレスとを比較する比較
器と、該比較器の比較結果に応じて前記相関アドレスと
前記リファレンスアドレスとが一致するように前記制御
信号を発生する制御信号発生部とよりなることを特徴と
する請求項５記載の受信装置。6. The control signal generator is configured to compare a comparator for comparing the correlation address with a predetermined reference address, and to match the correlation address with the reference address according to a comparison result of the comparator. The receiving apparatus according to claim 5, further comprising a control signal generating unit that generates the control signal.
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