JP3410809B2 - Semiconductor memory - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、ＭＣＵ内部の大容量メ
モリテスト回路に関するもので、特にＭＯＳメモリ回路
を内蔵する１チップＭＣＵ・ＬＳＩに使用されるもので
ある。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a large-capacity memory test circuit inside an MCU, and more particularly to a one-chip MCU / LSI incorporating a MOS memory circuit.

【０００２】[0002]

【従来の技術】図１２は、従来の１チップＭＣＵ・ＬＳ
Ｉを示している。ＸＩＮは、入力端子、ＸＯＵＴは、出
力端子である。ＸＩＮ端子１１から入力したクロック
は、内部クロック発生回路１３に入力される。内部クロ
ック発生回路１３は、このクロックに基づいて、ＦＰＨ
信号、ＰＨ１信号及びＰＨ２信号をそれぞれ生成する。2. Description of the Related Art FIG. 12 shows a conventional one-chip MCU / LS.
I is shown. XIN is an input terminal and XOUT is an output terminal. The clock input from the XIN terminal 11 is input to the internal clock generation circuit 13. Based on this clock, the internal clock generation circuit 13 outputs the FPH
Signal, PH1 signal, and PH2 signal, respectively.

【０００３】ＣＰＵ１７は、ＢＴＯ信号及びＴＥ信号を
出力する。プリチャ−ジ生成回路１４は、ＰＨ１信号、
ＰＨ２信号、ＢＴＯ信号及びＴＥ信号に基づいて、Ａ２
信号を生成する。Ａ２信号は、行デコ−ダ回路１５及び
列セレクタ／プリチャ−ジ回路２２に入力される。The CPU 17 outputs a BTO signal and a TE signal. The precharge generation circuit 14 uses the PH1 signal,
A2 based on PH2 signal, BTO signal and TE signal
Generate a signal. The A2 signal is input to the row decoder circuit 15 and the column selector / precharge circuit 22.

【０００４】セレクタ１８には、ＣＰＵ１７内のプログ
ラムカウンタのＣＡＬｎ信号、及び外部端子１９のＴＡ
Ｌｎ信号がポ−ト２０を介して、それぞれ入力される。
セレクタ１８は、ＣＰＵモ−ド時においては、ＣＰＵ１
７内のプログラムカウンタのＣＡＬｎ信号を選択し、メ
モリテストモ−ド時においては、外部端子１９のＴＡＬ
ｎ信号を選択する。The selector 18 has a CALn signal from a program counter in the CPU 17 and a TA from an external terminal 19.
The Ln signal is input via the port 20.
The selector 18 is the CPU 1 in the CPU mode.
The CALn signal of the program counter in 7 is selected, and in the memory test mode, TAL of the external terminal 19 is selected.
Select the n signal.

【０００５】ＣＡＬｎ信号又はＴＡＬｎ信号が内部アド
レスＡＬｎとなり、この内部アドレスＡＬｎが行デコ−
ダ回路１６及び列デコ−ダ回路１７にそれぞれ入力され
る。行デコ−ダ回路１６は、選択ゲ−ト信号ＳＬｎ，Ｓ
Ｒｎ及びワ−ド線信号ＷＬ０〜ＷＬｎをメモリセル回路
／ディスチャ−ジ回路１６に供給する。列デコ−ダ１７
は、カラム選択信号ＣＬ０〜ＣＬｎを列セレクタ／プリ
チャ−ジ回路２２に供給する。The CALn signal or the TALn signal becomes the internal address ALn, and this internal address ALn is used for the row decoding.
The data is input to the decoder circuit 16 and the column decoder circuit 17, respectively. The row decoder circuit 16 has selection gate signals SLn and S.
The Rn and word line signals WL0 to WLn are supplied to the memory cell circuit / discharge circuit 16. Row decoder 17
Supplies the column selection signals CL0 to CLn to the column selector / precharge circuit 22.

【０００６】メモリセル回路／ディスチャ−ジ回路１６
から読み出されたビットデ−タＢＩＴ０〜ＢＩＴｎは、
列セレクタ／プリチャ−ジ回路２２により選択され、読
み出し回路２７に入力される。Memory cell circuit / discharging circuit 16
The bit data BIT0 to BITn read from
It is selected by the column selector / precharge circuit 22 and input to the read circuit 27.

【０００７】セレクタ２３には、ＣＰＵ１７からＣＲＤ
信号、及び外部端子２４のＴＲＤ信号がポ−ト２５を介
して、それぞれ入力される。セレクタ２３は、ＣＰＵモ
−ド時においては、ＣＰＵ１７内のＣＲＤ信号を選択
し、メモリテストモ−ド時においては、外部端子２４の
ＴＲＤ信号を選択する。From the CPU 17 to the CRD, the selector 23
The signal and the TRD signal from the external terminal 24 are input via the port 25, respectively. The selector 23 selects the CRD signal in the CPU 17 in the CPU mode, and selects the TRD signal of the external terminal 24 in the memory test mode.

【０００８】ＣＲＤ信号又はＴＲＤ信号は、読み出し制
御回路２６に入力される。読み出し制御回路２６は、ラ
ッチ信号ＭＬＡＴＣＨ及び出力イネ−ブル信号ＯＥを読
み出し回路２７に供給する。読み出し回路２７から出力
されたデ−タは、デ−タバスＭＢＵＳｎ、ポ−ト２８及
び出力端子２９を介して外部に出力される。図１３は、
図１２のプリチャ−ジ生成回路１４の構成を詳細に示す
回路図である。このプリチャ−ジ生成回路１４は、クロ
ックドインバ−タ１１４，１１５、ＡＮＤ１１２、ＮＯ
Ｒ１１３，１１８、ＮＡＮＤ１１７及びインバ−タ１１
３，１１６，１１９，１２０，１２１から構成されてい
る。ＣＬＫＯＵＴ信号及びＲＯＭＴＥＳＴ信号は、ＡＮ
Ｄ１１２のに入力される。ＢＴＯ信号及びＡＮＤ１１２
の出力信号は、ＮＯＲ１１３に入力されている。The CRD signal or TRD signal is input to the read control circuit 26. The read control circuit 26 supplies the latch signal MLATCH and the output enable signal OE to the read circuit 27. The data output from the read circuit 27 is output to the outside through the data bus MBUSn, the port 28 and the output terminal 29. Figure 13
FIG. 13 is a circuit diagram showing in detail the configuration of precharge generation circuit 14 of FIG. 12. The precharge generation circuit 14 includes clocked inverters 114 and 115, an AND 112 and a NO.
R113, 118, NAND 117 and inverter 11
3, 116, 119, 120, 121. The CLKOUT signal and the ROMTEST signal are AN
It is input to D112. BTO signal and AND112
The output signal of is input to the NOR 113.

【０００９】ＮＯＲ１１３の出力信号は、クロックドイ
ンバ−タ１１４，１１５及びインバ−タ１１６を介して
ＮＡＮＤ１１７に入力されている。クロックドインバ−
タ１１４は、ＰＨ２信号により制御され、クロックドイ
ンバ−タ１１５は、ＰＨ１信号により制御されている。The output signal of the NOR 113 is input to the NAND 117 via the clocked inverters 114 and 115 and the inverter 116. Clocked Inver
The controller 114 is controlled by the PH2 signal, and the clocked inverter 115 is controlled by the PH1 signal.

【００１０】ＲＯＭＴＥＳＴ信号及びＲＯＭＣＳ信号
は、ＮＯＲ１１８に入力され、ＮＯＲ１１８の出力信号
は、インバ−タ１１９を介してＮＡＮＤ１１７に入力さ
れている。ＮＡＮＤ１１７には、ＴＥ信号も入力されて
いる。ＮＡＮＤ１１７の出力信号は、インバ−タ１２
０，１２１を介すことによりＡ２信号となる。図１４
は、図１２の読み出し制御回路（ラッチ制御回路を含
む）の構成を詳細に示すものである。ラッチ制御回路
は、ＮＡＮＤ１２２及びインバ−タ１２３から構成され
ている。ＰＨ２信号は、ＮＡＮＤ１２２の一方の入力端
に入力され、ＴＥ信号は、ＮＡＮＤ１２２の他方の入力
端に入力されている。ＮＡＮＤ１２２は、インバ−タ１
２３を介してＭＬＡＴＣＨ信号を出力する。The ROMTEST signal and the ROMCS signal are input to the NOR 118, and the output signal of the NOR 118 is input to the NAND 117 via the inverter 119. The TE signal is also input to the NAND 117. The output signal of the NAND 117 is the inverter 12
An A2 signal is obtained through 0 and 121. 14
12 shows the configuration of the read control circuit (including the latch control circuit) in FIG. 12 in detail. The latch control circuit is composed of a NAND 122 and an inverter 123. The PH2 signal is input to one input end of the NAND 122, and the TE signal is input to the other input end of the NAND 122. The NAND 122 is an inverter 1
The MLATCH signal is output via 23.

【００１１】読み出し制御回路は、ＮＡＮＤ１２４，１
２６及びインバ−タ１２５，１２７により構成されてい
る。ＲＯＭＣＳ信号及びＲＤ信号は、ＮＡＮＤ１２４に
入力される。ＮＡＮＤ１２４の出力信号は、インバ−タ
１２５を介してＮＡＮＤ１２６に入力される。Ｐｈ１信
号も、ＮＡＮＤ１２６に入力される。ＮＡＮＤ１２６
は、インバ−タ１２７を介して読み出し制御信号ＯＥを
出力する。図１５は、図１２の回路においてＣＰＵモ−
ド時のタイミングチャ−トを示し、図１６は、図１２の
回路においてメモリテストモ−ド時のタイミングチャ−
トを示している。The read control circuit is composed of NANDs 124, 1
26 and inverters 125 and 127. The ROMCS signal and the RD signal are input to the NAND 124. The output signal of the NAND 124 is input to the NAND 126 via the inverter 125. The Ph1 signal is also input to the NAND 126. NAND126
Outputs the read control signal OE via the inverter 127. FIG. 15 shows a CPU mode in the circuit of FIG.
FIG. 16 shows a timing chart at the time of memory test mode in the circuit of FIG.
Is showing

【００１２】図１５の回路の動作について詳細に説明す
る。まず、ＣＰＵモ−ド時のメモリデ−タの読み出し動
作について、図１５を参照しながら説明する。The operation of the circuit of FIG. 15 will be described in detail. First, the read operation of the memory data in the CPU mode will be described with reference to FIG.

【００１３】ＸＩＮ端子１１から入力したクロックは、
内部クロック発生回路１３に入力される。内部クロック
発生回路１３は、このクロックに基づいて、ＦＰＨ信
号、ＰＨ１信号及びＰＨ２信号をそれぞれ生成する。The clock input from the XIN terminal 11 is
It is input to the internal clock generation circuit 13. The internal clock generation circuit 13 generates the FPH signal, the PH1 signal, and the PH2 signal, respectively, based on this clock.

【００１４】ＣＰＵ１７は、ＢＴＯ信号及びＴＥ信号を
出力する。プリチャ−ジ生成回路１４は、ＰＨ１信号、
ＰＨ２信号、ＢＴＯ信号及びＴＥ信号に基づいて、Ａ２
信号を生成する。The CPU 17 outputs a BTO signal and a TE signal. The precharge generation circuit 14 uses the PH1 signal,
A2 based on PH2 signal, BTO signal and TE signal
Generate a signal.

【００１５】また、ＣＰＵモ−ド時においては、ＣＰＵ
１７内のプログラムカウンタのＣＡＬｎ信号がセレクタ
１８により選択され、このＣＡＬｎ信号が内部アドレス
ＡＬｎとなり、行デコ−ダ回路１５及び列デコ−ダ回路
２１に入力される。ＣＡＬｎ信号は、ＰＨ１信号を２分
周した立ち上がりエッジで変化する信号である。In the CPU mode, the CPU
The CALn signal of the program counter in 17 is selected by the selector 18, and this CALn signal becomes the internal address ALn and is input to the row decoder circuit 15 and the column decoder circuit 21. The CALn signal is a signal that changes at the rising edge obtained by dividing the PH1 signal by two.

【００１６】ＡＬｎ信号がメモリアドレスエリアに設定
された時、ＰＨ２信号の立ち上がりで、ＲＯＭＣＳ（メ
モリエリアイネ−ブル）信号がプリチャ−ジ生成回路１
４、行デコ−ダ回路１５、列デコ−ダ回路２１及び読み
出し制御回路２６にそれぞれ入力され、メモリ回路が動
作可能となる。When the ALn signal is set in the memory address area, the ROMCS (memory area enable) signal is sent to the precharge generation circuit 1 at the rising edge of the PH2 signal.
4, the row decoder circuit 15, the column decoder circuit 21, and the read control circuit 26 are respectively input, and the memory circuit becomes operable.

【００１７】期間Ｔ１（Ｔｓ）では、ＣＰＵ１７内のプ
ログラムカウンタ値が変化し、ＡＬｎ信号がメモリアド
レスとなる。期間Ｔ２では、ＲＯＭＣＳ信号が“１”と
なると共に、ＰＲＣＶ（プリチャ−ジ）信号が“０”と
なる。メモリセル回路／ディスチャ−ジ回路１６には、
行デコ−ダ回路１５からワ−ド線信号ＷＬ０〜ＷＬｎが
入力される。列セレクタ／プリチャ−ジ回路２２には、
列デコ−ダ回路２１からカラム選択信号ＣＬ０〜ＣＬｎ
が入力される。また、ディスチャ−ジ信号ＳＬｎ（ＳＲ
ｎ）が“０”となり、ビット線が“１”にプリチャ−ジ
される。During the period T1 (Ts), the program counter value in the CPU 17 changes and the ALn signal becomes a memory address. In the period T2, the ROMCS signal becomes "1" and the PRCV (precharge) signal becomes "0". The memory cell circuit / discharge circuit 16 includes
Word line signals WL0 to WLn are input from the row decoder circuit 15. In the column selector / precharge circuit 22,
Column select signals CL0 to CLn from the column decoder circuit 21
Is entered. In addition, the discharge signal SLn (SR
n) becomes "0" and the bit line is precharged to "1".

【００１８】期間Ｔ３では、ＰＲＣＶ信号が“１”にな
ると共に、メモリセル回路／ディスチャ−ジ回路１６に
は、行デコ−ダ回路１５から選択ゲ−ト信号ＳＬｎ（Ｓ
Ｒｎ）信号が入力される。ビット線が、メモリセルのオ
ン・オフ状態により“１”又は“０”へ遷移し、列セレ
クタ／プリチャ−ジ回路２２からメモリデ−タの反転信
号ＭＯＴＶが出力される。During the period T3, the PRCV signal becomes "1", and the memory cell circuit / discharge circuit 16 causes the row decoder circuit 15 to select the gate signal SLn (S).
Rn) signal is input. The bit line transits to "1" or "0" depending on the on / off state of the memory cell, and the column selector / precharge circuit 22 outputs the inverted signal MOTV of the memory data.

【００１９】期間Ｔ４では、読み出し制御信号ＣＲＤ
が、ＣＰＵ１７から出力されると共に、セレクタ２３か
ら出力されるＲＤ信号が“１”になる。また、ＲＯＭＣ
Ｓ信号が“１”になり、メモリセルデ−タのラッチ信号
ＭＬＡＴＣＨが“１”となるため、読み出し回路２７内
のラッチ回路にメモリセルデ−タがラッチされる。In the period T4, the read control signal CRD
However, the RD signal outputted from the CPU 23 and the selector 23 becomes "1". Also, ROMC
Since the S signal becomes "1" and the latch signal MLATCH of the memory cell data becomes "1", the memory cell data is latched by the latch circuit in the read circuit 27.

【００２０】期間Ｔ５では、メモリセルデ−タの読み出
し制御信号ＯＥが“１”となり、ラッチ回路内のメモリ
セルデ−タがデ−タバスＭＢＵＳｎに出力される。な
お、期間Ｔ５は、次のメモリアドレスにおける読み出し
サイクルの期間Ｔ１でもある。次に、メモリテストモ−
ド時のメモリデ−タの読み出し動作について、図１６を
参照しながら説明する。メモリテストモ−ド時において
は、ＣＡＬｎ信号に変って外部端子１９からのＴＡＬｎ
信号がセレクタ１８により選択され、このＴＡＬｎ信号
が内部アドレスＡＬｎとなり、行デコ−ダ回路１５及び
列デコ−ダ回路２１に入力される。また、ＣＲＤ信号に
変って外部端子２４からのＴＲＤ信号がセレクタ２３に
より選択され、このＴＲＤ信号が内部読み出し制御信号
ＲＤとなり、読み出し制御回路２６に入力される。In the period T5, the read control signal OE of the memory cell data becomes "1", and the memory cell data in the latch circuit is output to the data bus MBUSn. The period T5 is also the period T1 of the read cycle at the next memory address. Next, the memory test mode
The read operation of the memory data at the read time will be described with reference to FIG. In the memory test mode, the TALn signal from the external terminal 19 is changed to the CALn signal.
The signal is selected by the selector 18, and this TALn signal becomes the internal address ALn and is input to the row decoder circuit 15 and the column decoder circuit 21. Further, the TRD signal from the external terminal 24 is selected by the selector 23 in place of the CRD signal, and this TRD signal becomes the internal read control signal RD and is input to the read control circuit 26.

【００２１】メモリテストモ−ド時は、ＣＰＵ１７から
出力されているＢＴＯ信号が“０”に固定される。プリ
チャ−ジ生成回路１４から出力されるＡ２信号は、ＣＬ
ＫＯＵＴ信号（ＰＨ１を２分周した信号）により、ＣＰ
Ｕモ−ド時と全く同じタイミングで“１”になる。な
お、メモリテストモ−ドでは、ＣＰＵモ−ド時には存在
しなかったアドレスラッチの期間Ｔ０が必要となる。In the memory test mode, the BTO signal output from the CPU 17 is fixed to "0". The A2 signal output from the precharge generation circuit 14 is CL
CP by KOUT signal (PH1 divided signal by 2)
It becomes "1" at exactly the same timing as in U mode. In the memory test mode, the address latch period T0 which does not exist in the CPU mode is required.

【００２２】期間Ｔ０では、アドレスラッチ信号ＰＨＡ
ＤＲが入力され、ポ−ト２０において外部アドレスデ−
タがラッチされ、ＴＡＬｎ信号が変化する。期間Ｔ１で
は、セレクタ１８からＡＬｎ信号（＝ＴＡＬｎ信号）が
メモリアドレスとして出力される。In the period T0, the address latch signal PHA
DR is input, and the external address data is input at port 20.
Data is latched and the TALn signal changes. In the period T1, the ALn signal (= TALn signal) is output from the selector 18 as a memory address.

【００２３】期間Ｔ２では、ＲＯＭＣＳ信号が“１”と
なると共に、ＰＲＣＶ（プリチャ−ジ）信号が“０”と
なる。メモリセル回路／ディスチャ−ジ回路１６には、
行デコ−ダ回路１５からワ−ド線信号ＷＬ０〜ＷＬｎが
入力される。列セレクタ／プリチャ−ジ回路２２には、
列デコ−ダ回路２１からカラム選択信号ＣＬ０〜ＣＬｎ
が入力される。また、ディスチャ−ジ信号ＳＬｎ（ＳＲ
ｎ）が“０”となり、ビット線が“１”にプリチャ−ジ
される。In the period T2, the ROMCS signal becomes "1" and the PRCV (precharge) signal becomes "0". The memory cell circuit / discharge circuit 16 includes
Word line signals WL0 to WLn are input from the row decoder circuit 15. In the column selector / precharge circuit 22,
Column select signals CL0 to CLn from the column decoder circuit 21
Is entered. In addition, the discharge signal SLn (SR
n) becomes "0" and the bit line is precharged to "1".

【００２４】期間Ｔ３では、ＰＲＣＶ信号が“１”にな
ると共に、メモリセル回路／ディスチャ−ジ回路１６に
は、行デコ−ダ回路１５から選択ゲ−ト信号ＳＬｎ（Ｓ
Ｒｎ）信号が入力される。ビット線が、メモリセルのオ
ン・オフ状態により“１”又は“０”へ遷移し、列セレ
クタ／プリチャ−ジ回路２２からメモリデ−タの反転信
号ＭＯＴＶが出力される。In the period T3, the PRCV signal becomes "1" and the memory cell circuit / discharge circuit 16 causes the row decoder circuit 15 to select the gate signal SLn (S).
Rn) signal is input. The bit line transits to "1" or "0" depending on the on / off state of the memory cell, and the column selector / precharge circuit 22 outputs the inverted signal MOTV of the memory data.

【００２５】期間Ｔ４では、ポ−ト２５のデ−タを
“１”に設定し、セレクタ２３からのＲＤ信号（＝ＴＲ
Ｄ信号）を“１”にすると共に、ＲＯＭＣＳ信号も
“１”にする。これにより、メモリセルデ−タのラッチ
信号ＭＬＡＴＣＨが“１”となるため、読み出し回路２
７内のラッチ回路にメモリセルデ−タがラッチされる。In the period T4, the data of the port 25 is set to "1" and the RD signal (= TR) from the selector 23 is set.
D signal) is set to "1" and the ROMCS signal is also set to "1". As a result, the latch signal MLATCH of the memory cell data becomes "1", so that the read circuit 2
The memory cell data is latched in the latch circuit in 7.

【００２６】期間Ｔ５では、メモリセルデ−タの読み出
し制御信号ＯＥが“１”となり、ラッチ回路内のメモリ
セルデ−タがデ−タバスＭＢＵＳｎに出力されると共
に、ポ−ト２８にメモリセルデ−タの情報が伝達され
る。In the period T5, the read control signal OE of the memory cell data becomes "1", the memory cell data in the latch circuit is output to the data bus MBUSn, and the information of the memory cell data is output to the port 28. Transmitted.

【００２７】なお、期間Ｔ４の後半のタイミングは、次
のメモリアドレスにおけるラッチ期間となり、期間Ｔ５
は、次のメモリアドレスにおける内部アドレスが入力さ
れる期間となる。The latter half of the period T4 is the latch period for the next memory address, and the period T5
Is a period during which the internal address in the next memory address is input.

【００２８】[0028]

【発明が解決しようとする課題】上述の１チップＭＣＵ
・ＬＳＩでは、ＣＰＵモ−ド時とメモリテスト時におけ
るメモリセルデ−タの読み出しサイクル時間が全く同じ
になっている。このため、メモリ容量が増大することに
より、ＭＣＵの１チップの評価項目（動作機能評価、Ａ
Ｃマ−ジン評価、ＤＣマ−ジン評価、メモリテスト評価
など）の中で、メモリテスト評価の占める割合が増大
し、チップコストを上昇させる欠点がある。The above-mentioned one-chip MCU
In the LSI, the read cycle time of the memory cell data is the same in the CPU mode and the memory test. Therefore, as the memory capacity increases, evaluation items (operation function evaluation, A
Among the C-margin evaluation, DC-margin evaluation, memory test evaluation, etc.), the ratio of the memory test evaluation increases, which has the drawback of increasing the chip cost.

【００２９】例えば、メモリテスト評価の低周波動作評
価では、ＸＩＮ端子１１から入力するクロックサイクル
Ｘｔａｌ＝３３ｋＨｚ、メモリ容量６４ｋバイト（６５
５３６個）とすると、メモリテスト時間は、１アドレス
のサイクル時間（１２０μｓ）×６５５３６個＝７．９
ｓとなる。For example, in the low frequency operation evaluation of the memory test evaluation, the clock cycle Xtal = 33 kHz input from the XIN terminal 11 and the memory capacity 64 kbyte (65
536), the memory test time is the cycle time of one address (120 μs) × 65536 = 7.9.
s.

【００３０】従って、メモリテストに約８秒もの時間を
費やしてしまう欠点がある。即ち、通常のＭＣＵテスト
の１チップ評価テスト時間が約１０秒程度であるので、
上記メモリテスト時間が追加されると、全評価時間は、
約１０秒から約１８秒へと増大する。Therefore, there is a drawback that the memory test takes about 8 seconds. That is, since the one-chip evaluation test time of a normal MCU test is about 10 seconds,
When the above memory test time is added, the total evaluation time is
It increases from about 10 seconds to about 18 seconds.

【００３１】このように、従来は、ＣＰＵモ−ド時とメ
モリテスト時におけるメモリセルデ−タの読み出しサイ
クル時間が同じであるため、メモリテスト評価の占める
割合が増大し、チップコストを上昇させる欠点がある。As described above, since the read cycle time of the memory cell data in the CPU mode is the same as that in the memory test, the ratio of the memory test evaluation increases and the chip cost increases. is there.

【００３２】本発明は、上記欠点を解決すべくなされた
もので、その目的は、ＭＯＳメモリ回路を内蔵する１チ
ップＭＣＵ・ＬＳＩにおいて、メモリテスト時間を大幅
に削減することである。The present invention has been made to solve the above-mentioned drawbacks, and an object thereof is to significantly reduce the memory test time in a one-chip MCU / LSI incorporating a MOS memory circuit.

【００３３】[0033]

【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体メモリは、メモリセル回路と、前記
メモリセル回路のビット線をプリチャ−ジするためのプ
リチャ−ジ回路と、前記プリチャ−ジ回路の動作を制御
するプリチャ−ジ制御回路と、ＣＰＵモ−ド時にはＣＰ
Ｕからのアドレス信号に基づいて前記メモリセル回路の
メモリセルを選択し、メモリテストモ−ド時には外部か
らのアドレス信号に基づいて前記メモリセル回路のメモ
リセルを選択する手段と、前記メモリセル回路からのデ
−タを読み出すための読み出し回路と、前記読み出し回
路の動作を制御する読み出し制御回路と、前記読み出し
回路から出力さされたデ−タを外部へ取り出すための手
段とを備えており、さらに、前記プリチャ−ジ制御回路
は、ＣＰＵモ−ド時に前記プリチャ−ジ回路を制御する
低速プリチャ−ジ制御回路と、前記低速プリチャ−ジ制
御回路よりも高速に動作し、メモリテストモ−ド時に前
記プリチャ−ジ回路を制御する高速プリチャ−ジ制御回
路とを有し、前記読み出し制御回路は、ＣＰＵモ−ド時
に前記読み出し回路を制御する低速読み出し制御回路
と、前記低速読み出し制御回路よりも高速に動作し、メ
モリテストモ−ド時に前記読み出し回路を制御する高速
読み出し制御回路を有している。To achieve the above object, a semiconductor memory according to the present invention comprises a memory cell circuit, a precharge circuit for precharging a bit line of the memory cell circuit, and the precharge circuit. -A precharge control circuit for controlling the operation of the charge circuit, and a CP in the CPU mode
Means for selecting a memory cell of the memory cell circuit based on an address signal from U, and selecting a memory cell of the memory cell circuit based on an address signal from the outside in the memory test mode; A read circuit for reading the data from the read circuit, a read control circuit for controlling the operation of the read circuit, and means for taking the data output from the read circuit to the outside. Further, the precharge control circuit operates at a higher speed than the low speed precharge control circuit and the low speed precharge control circuit for controlling the precharge circuit in the CPU mode, and the memory test mode. And a high-speed precharge control circuit for controlling the precharge circuit, and the read control circuit reads the read time in the CPU mode. And slow readout control circuit for controlling the operating faster than the low speed read control circuit, a memory test mode - and a high-speed read control circuit for controlling the read-out circuit during de.

【００３４】前記プリチャ−ジ制御回路は、前記低速プ
リチャ−ジ制御回路から出力される低速プリチャ−ジ信
号と前記高速プリチャ−ジ制御回路から出力される高速
プリチャ−ジ信号とを切り替え、ＣＰＵモ−ド時には前
記低速プリチャ−ジ信号を前記プリチャ−ジ回路に供給
し、メモリテストモ−ド時には前記高速プリチャ−ジ信
号を前記プリチャ−ジ回路に供給するセレクタを有し、
前記読み出し制御回路は、前記低速読み出し制御回路か
ら出力される低速読み出し制御信号と前記高速読み出し
制御回路から出力される高速読み出し制御信号とを切り
替え、ＣＰＵモ−ド時には前記低速読み出し制御信号を
前記読み出し回路に供給し、メモリテストモ−ド時には
前記高速読み出し制御信号を前記読み出し回路に供給す
るセレクタを有している。The precharge control circuit switches between the low speed precharge signal output from the low speed precharge control circuit and the high speed precharge signal output from the high speed precharge control circuit, and the CPU mode is controlled. A selector for supplying the low-speed precharge signal to the precharge circuit at the time of memory mode and for supplying the high-speed precharge signal to the precharge circuit at the time of the memory test mode,
The read control circuit switches between a low speed read control signal output from the low speed read control circuit and a high speed read control signal output from the high speed read control circuit, and reads the low speed read control signal in the CPU mode. It has a selector which supplies it to the circuit and supplies the high-speed read control signal to the read circuit in the memory test mode.

【００３５】[0035]

【作用】上記構成によれば、プリチャ−ジ制御回路及び
読み出し制御回路に低速用回路と、低速用回路よりも高
速に動作する高速用回路を設け、メモリテスト時におい
ては、高速プリチャ−ジ制御回路及び高速読み出し制御
回路を使用することにより、メモリアドレスのアクセス
タイムを大幅に高速化できる。特に、大容量メモリを内
蔵する１チップＭＣＵ・ＬＳＩのメモリテスト時間を大
幅に削減することができる。According to the above structure, the precharge control circuit and the read control circuit are provided with the low speed circuit and the high speed circuit which operates at a higher speed than the low speed circuit, and the high speed precharge control is performed during the memory test. By using the circuit and the high-speed read control circuit, the access time of the memory address can be significantly shortened. In particular, the memory test time of a 1-chip MCU / LSI incorporating a large capacity memory can be significantly reduced.

【００３６】[0036]

【実施例】以下、図面を参照しながら、本発明のＭＣＵ
内部の大容量メモリテスト装置について詳細に説明す
る。図１は、本発明の一実施例に係わる１チップＭＣＵ
・ＬＳＩを示している。ＸＩＮは、入力端子、ＸＯＵＴ
は、出力端子である。ＸＩＮ端子１１から入力したクロ
ックは、内部クロック発生回路１３に入力される。内部
クロック発生回路１３は、このクロックに基づいて、Ｆ
ＰＨ信号、ＰＨ１信号及びＰＨ２信号をそれぞれ生成す
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The MCU of the present invention will be described below with reference to the drawings.
The internal large-capacity memory test device will be described in detail. FIG. 1 shows a one-chip MCU according to an embodiment of the present invention.
-Indicates LSI. XIN is an input terminal, XOUT
Is an output terminal. The clock input from the XIN terminal 11 is input to the internal clock generation circuit 13. Based on this clock, the internal clock generation circuit 13 outputs F
The PH signal, the PH1 signal, and the PH2 signal are generated respectively.

【００３７】ＣＰＵ１７は、ＢＴＯ信号及びＴＥ信号を
出力する。プリチャ−ジ生成回路１４は、低速プリチャ
−ジ制御回路１４ａ、高速プリチャ−ジ制御回路１４ｂ
及びセレクタ１４ｃから構成されている。The CPU 17 outputs the BTO signal and the TE signal. The precharge generation circuit 14 includes a low speed precharge control circuit 14a and a high speed precharge control circuit 14b.
And a selector 14c.

【００３８】高速プリチャ−ジ制御回路１４ｂは、低速
プリチャ−ジ生成回路１４ａよりも高速に動作する。セ
レクタ１４ｃは、ＣＰＵモ−ド時に低速プリチャ−ジ生
成回路１４ａのＡ２Ａ信号を選択し、メモリテスト時に
高速プリチャ−ジ制御回路１４ｂのＡ２Ｂ信号を選択す
る。The high speed precharge control circuit 14b operates at a higher speed than the low speed precharge generation circuit 14a. The selector 14c selects the A2A signal of the low speed precharge generation circuit 14a in the CPU mode, and selects the A2B signal of the high speed precharge control circuit 14b in the memory test.

【００３９】即ち、低速プリチャ−ジ生成回路１４ａ
は、ＰＨ１信号、ＰＨ２信号及びＢＴＯ信号に基づい
て、Ａ２Ａ信号を生成する。高速プリチャ−ジ生成回路
１４ｂは、ＦＰＨ信号、ＲＯＭＣＳ信号に基づいて、Ａ
２Ｂ信号を生成する。セレクタ１４ｃは、Ａ２Ａ信号及
びＡ２Ｂ信号を選択し、Ａ２信号を行デコ−ダ回路１５
及び列セレクタ／プリチャ−ジ回路２２に供給する。That is, the low-speed precharge generation circuit 14a
Generates an A2A signal based on the PH1 signal, the PH2 signal, and the BTO signal. The high-speed precharge generation circuit 14b, based on the FPH signal and ROMCS signal,
Generate a 2B signal. The selector 14c selects the A2A signal and the A2B signal and outputs the A2 signal to the row decoder circuit 15
And the column selector / precharge circuit 22.

【００４０】セレクタ１８には、ＣＰＵ１７内のプログ
ラムカウンタのＣＡＬｎ信号、及び外部端子１９のＴＡ
Ｌｎ信号がポ−ト２０を介して、それぞれ入力される。
セレクタ１８は、ＣＰＵモ−ド時においては、ＣＰＵ１
７内のプログラムカウンタのＣＡＬｎ信号を選択し、メ
モリテストモ−ド時においては、外部端子１９のＴＡＬ
ｎ信号を選択する。The selector 18 has a CALn signal of a program counter in the CPU 17 and a TA of the external terminal 19.
The Ln signal is input via the port 20.
The selector 18 is the CPU 1 in the CPU mode.
The CALn signal of the program counter in 7 is selected, and in the memory test mode, TAL of the external terminal 19 is selected.
Select the n signal.

【００４１】ＣＡＬｎ信号又はＴＡＬｎ信号が内部アド
レスＡＬｎとなり、この内部アドレスＡＬｎが行デコ−
ダ回路１６及び列デコ−ダ回路１７にそれぞれ入力され
る。行デコ−ダ回路１６は、選択ゲ−ト信号ＳＬｎ，Ｓ
Ｒｎ及びワ−ド線信号ＷＬ０〜ＷＬｎをメモリセル回路
／ディスチャ−ジ回路１６に供給する。列デコ−ダ１７
は、カラム選択信号ＣＬ０〜ＣＬｎを列セレクタ／プリ
チャ−ジ回路２２に供給する。The CALn signal or the TALn signal becomes the internal address ALn, and this internal address ALn is used for the row decoding.
The data is input to the decoder circuit 16 and the column decoder circuit 17, respectively. The row decoder circuit 16 has selection gate signals SLn and S.
The Rn and word line signals WL0 to WLn are supplied to the memory cell circuit / discharge circuit 16. Row decoder 17
Supplies the column selection signals CL0 to CLn to the column selector / precharge circuit 22.

【００４２】メモリセル回路／ディスチャ−ジ回路１６
から読み出されたビットデ−タＢＩＴ０〜ＢＩＴｎは、
列セレクタ／プリチャ−ジ回路２２により選択され、読
み出し回路２７に入力される。Memory cell circuit / discharge circuit 16
The bit data BIT0 to BITn read from
It is selected by the column selector / precharge circuit 22 and input to the read circuit 27.

【００４３】ＣＰＵ１７は、ＢＴＯ信号及びＴＥ信号を
出力する。読み出し制御回路２６は、低速読み出し制御
回路２６ａ、高速読み出し制御回路２６ｂ及びセレクタ
２６ｃから構成されている。The CPU 17 outputs the BTO signal and the TE signal. The read control circuit 26 includes a low speed read control circuit 26a, a high speed read control circuit 26b, and a selector 26c.

【００４４】高速読み出し制御回路２６ｂは、低速読み
出し制御回路２６ａよりも高速に動作する。セレクタ２
６ｃは、ＣＰＵモ−ド時に低速読み出し制御回路２６ａ
のＣＲＤ１信号を選択し、メモリテスト時に高速読み出
し制御回路２６ｂのＴＲＤ１信号を選択する。The high speed read control circuit 26b operates at a higher speed than the low speed read control circuit 26a. Selector 2
6c is a low speed read control circuit 26a in the CPU mode.
CRD1 signal is selected, and the TRD1 signal of the high-speed read control circuit 26b is selected during the memory test.

【００４５】即ち、低速読み出し制御回路２６ａは、Ｃ
ＲＤ信号、ＰＨ２信号及びＴＥ信号に基づいて、ＣＲＤ
１信号を生成する。高速読み出し制御回路２６ｂは、Ｔ
ＲＤ信号、ＦＰＨ信号、ＰＨ１信号、ＰＨ２信号及びＡ
２信号に基づいて、ＴＲＤ１信号を生成する。セレクタ
２６ｃは、ＣＲＤ１信号及びＴＲＤ１信号を選択し、ラ
ッチ信号ＭＬＡＴＣＨ及び出力イネ−ブル信号ＯＥを読
み出し回路２７に供給する。読み出し回路２７から出力
されたデ−タは、デ−タバスＭＢＵＳｎ、ポ−ト２８及
び出力端子２９を介して外部に出力される。図２は、図
１のプリチャ−ジ制御回路１４の構成を詳細に示すもの
である。低速プリチャ−ジ制御回路１４ａは、クロック
ドインバ−タ３０，３１、ＮＡＮＤ３２及びインバ−タ
３３から構成されている。ＲＯＭＣＳ信号は、ＮＡＮＤ
３２の一方の入力端に入力され、ＢＴＯ信号は、クロッ
クドインバ−タ３０，３１を介してＮＡＮＤ３２の他方
の入力端に入力されている。ＮＡＮＤ３２は、Ａ２Ａ信
号を出力し、Ａ２Ａ信号は、インバ−タ３３を介してセ
レクタ１４ｃに入力されている。That is, the low-speed read control circuit 26a is C
CRD based on RD signal, PH2 signal and TE signal
1 signal is generated. The high-speed read control circuit 26b is
RD signal, FPH signal, PH1 signal, PH2 signal and A
The TRD1 signal is generated based on the two signals. The selector 26c selects the CRD1 signal and the TRD1 signal, and supplies the latch signal MLATCH and the output enable signal OE to the read circuit 27. The data output from the read circuit 27 is output to the outside through the data bus MBUSn, the port 28 and the output terminal 29. FIG. 2 shows the configuration of the precharge control circuit 14 of FIG. 1 in detail. The low-speed precharge control circuit 14a is composed of clocked inverters 30, 31, a NAND 32 and an inverter 33. ROMCS signal is NAND
The BTO signal is input to one input terminal of the NAND 32, and is input to the other input terminal of the NAND 32 via the clocked inverters 30 and 31. The NAND 32 outputs the A2A signal, and the A2A signal is input to the selector 14c via the inverter 33.

【００４６】高速プリチャ−ジ制御回路１４ｂは、イン
バ−タ３４，３５、ＡＮＤ３６及びＮＯＲ３７から構成
されている。ＰＨ１信号は、ＡＮＤ３６の一方の入力端
に入力され、ＦＰＨ信号は、インバ−タ３５を介してＡ
ＮＤ３６の他方の入力端に入力されている。ＡＮＤ３２
の出力は、ＮＯＲ３７の一方の入力端に入力され、ＲＯ
ＭＣＳ信号は、インバ−タ３４を介してＮＯＲ３７の他
方の入力端に入力されている。ＮＯＲ３７は、／Ａ２Ｂ
信号を出力し、この／Ａ２Ｂ信号は、セレクタ１４ｃに
入力されている。The high-speed precharge control circuit 14b comprises inverters 34, 35, AND 36 and NOR 37. The PH1 signal is input to one input terminal of the AND 36, and the FPH signal is input to the A through the inverter 35.
It is input to the other input terminal of the ND 36. AND32
The output of is input to one input end of the NOR 37 and RO
The MCS signal is input to the other input end of the NOR 37 via the inverter 34. NOR37 is / A2B
A signal is output, and this / A2B signal is input to the selector 14c.

【００４７】セレクタ１４ｃは、クロックドインバ−タ
３９，４０、インバ−タ４０〜４２，４３及びＮＯＲ４
３により構成されている。ＲＯＭＴＥＳＴ信号は、クロ
ックドインバ−タ３９，４０の動作を制御している。ク
ロックドインバ−タ３９，４０の出力信号（Ａ２Ａ信号
又はＡ２Ｂ信号）は、ＮＯＲ４３の一方の入力端に入力
され、ＴＥ信号は、インバ−タ４２を介してＮＯＲ４３
の他方の入力端に入力されている。ＮＯＲ４３の出力
は、インバ−タ４４に入力され、インバ−タ４４は、Ａ
２信号を出力する。図３は、図１の読み出し制御回路
（ラッチ制御回路を含む）の構成を詳細に示すものであ
る。低速読み出し制御回路２６ａは、ＮＡＮＤ４５によ
り構成されている。ＣＲＤ信号は、ＮＡＮＤ４５の一方
の入力端に入力され、ＰＨ１信号は、ＮＡＮＤ４５の他
方の入力端に入力されている。ＮＡＮＤ４５は、／ＣＲ
Ｄ１信号を出力する。The selector 14c includes clocked inverters 39 and 40, inverters 40 to 42 and 43, and NOR4.
It is composed of three. The ROMTEST signal controls the operation of the clocked inverters 39 and 40. The output signals (A2A signal or A2B signal) of the clocked inverters 39 and 40 are input to one input terminal of the NOR 43, and the TE signal is transmitted to the NOR 43 via the inverter 42.
Is input to the other input terminal of. The output of the NOR 43 is input to the inverter 44, and the inverter 44 outputs A
2 signals are output. FIG. 3 shows the configuration of the read control circuit (including the latch control circuit) of FIG. 1 in detail. The low-speed read control circuit 26a is composed of a NAND 45. The CRD signal is input to one input end of the NAND 45, and the PH1 signal is input to the other input end of the NAND 45. NAND45 is / CR
Output the D1 signal.

【００４８】高速読み出し制御回路２６ｂは、ＡＮＤ４
６、ＮＯＲ４７及びＮＡＮＤ４８により構成されてい
る。ＦＰＨ信号は、ＡＮＤ４６の一方の入力端に入力さ
れ、ＰＨ２信号は、ＡＮＤ４６の他方の入力端に入力さ
れている。ＡＮＤ４６の出力は、ＮＯＲ４７の一方の入
力端に入力されている。Ａ２信号は、ＮＯＲ４７の他方
の入力端に入力されている。ＮＯＲ４７の出力は、ＮＡ
ＮＤ４８の一方の入力端に入力され、ＴＲＤ信号は、Ｎ
ＡＮＤ４８の他方の入力端に入力されている。ＮＡＮＤ
４８は、／ＴＲＤ１を出力する。The high-speed read control circuit 26b is AND4
6, NOR 47 and NAND 48. The FPH signal is input to one input terminal of the AND 46, and the PH2 signal is input to the other input terminal of the AND 46. The output of the AND 46 is input to one input terminal of the NOR 47. The A2 signal is input to the other input terminal of the NOR 47. The output of NOR47 is NA
The TRD signal input to one input terminal of the ND 48 is
It is input to the other input terminal of the AND 48. NAND
48 outputs / TRD1.

【００４９】セレクタ２６ｃは、クロックドインバ−タ
４９，５０、インバ−タ５１〜５３，５５及びＮＡＮＤ
５４により構成されている。ＲＯＭＴＥＳＴ信号は、ク
ロックドインバ−タ４９，５０の動作を制御している。
クロックドインバ−タ４９，５０の出力信号（／ＣＲＤ
１信号又は／ＴＲＤ１信号）は、ＮＡＮＤ５４の一方の
入力端に入力され、ＲＯＭＣＳ信号は、インバ−タ５３
を介してＮＡＮＤ５４の他方の入力端に入力されてい
る。ＮＡＮＤ５４の出力は、インバ−タ５５に入力され
る。インバ−タ５５は、メモリセルデ−タの読み出し制
御信号ＯＥを出力する。The selector 26c includes a clocked inverter 49, 50, an inverter 51-53, 55 and a NAND.
It is constituted by 54. The ROMTEST signal controls the operation of the clocked inverters 49 and 50.
Output signals of clocked inverters 49 and 50 (/ CRD
1 signal or / TRD1 signal) is input to one input terminal of the NAND 54, and the ROMCS signal is the inverter 53.
It is input to the other input terminal of the NAND 54 via. The output of the NAND 54 is input to the inverter 55. The inverter 55 outputs a read control signal OE for the memory cell data.

【００５０】低速ラッチ制御回路２６ａ´は、インバ−
タ５６により構成されている。ＰＨ２信号は、インバ−
タ５６を介してセレクタ２６ｃ´に入力されている。高
速ラッチ制御回路２６ｂ´は、ＮＡＮＤ５７により構成
されている。ＦＰＨ信号は、ＮＡＮＤ５７の一方の入力
端に入力され、ＰＨ１信号は、ＮＡＮＤ５７の他方の入
力端に入力されている。ＮＡＮＤ５７の出力は、セレク
タ２６ｃ´に入力されている。The low speed latch control circuit 26a 'includes an inverter.
It is constituted by the data 56. PH2 signal is INVER
It is input to the selector 26c 'via the controller 56. The high speed latch control circuit 26b 'is composed of a NAND 57. The FPH signal is input to one input end of the NAND 57, and the PH1 signal is input to the other input end of the NAND 57. The output of the NAND 57 is input to the selector 26c '.

【００５１】セレクタ２６ｃ´は、クロックドインバ−
タ５８，５９、インバ−タ６０〜６２，６４及びＮＡＮ
Ｄ６３により構成されている。ＲＯＭＴＥＳＴ信号は、
クロックドインバ−タ５８，５９の動作を制御してい
る。クロックドインバ−タ５８の出力信号又はクロック
ドインバ−タ５９の出力信号は、ＮＡＮＤ６３の一方の
入力端に入力され、ＴＥ信号は、インバ−タ６２を介し
てＮＡＮＤ６３の他方の入力端に入力されている。ＮＡ
ＮＤ６３の出力は、インバ−タ６４に入力される。イン
バ−タ６４は、メモリセルデ−タのラッチ信号ＭＬＡＴ
ＣＨを出力する。The selector 26c 'is a clocked inverter.
58, 59, inverters 60-62, 64 and NAN
It is composed of D63. ROMTEST signal is
The operation of the clocked inverters 58 and 59 is controlled. The output signal of the clocked inverter 58 or the output signal of the clocked inverter 59 is input to one input terminal of the NAND 63, and the TE signal is input to the other input terminal of the NAND 63 via the inverter 62. Has been done. NA
The output of the ND 63 is input to the inverter 64. The inverter 64 is a latch signal MLAT of the memory cell data.
Output CH.

【００５２】図４は、図１の内部クロック発生回路の構
成を詳細に示すものである。ＸＩＮ信号は、インバ−タ
６５，６６を介して２分周回路６９に入力されている。
また、ＸＩＮ信号は、インバ−タ６５〜６８を介すこと
によりＦＰＨ信号となる。２分周回路６９の出力信号
は、ＮＯＲ７０の一方の入力端に入力されると共に、イ
ンバ−タ７６を介してＮＯＲ７５の一方の入力端に入力
されている。FIG. 4 shows in detail the structure of the internal clock generating circuit of FIG. The XIN signal is input to the divide-by-two frequency dividing circuit 69 via the inverters 65 and 66.
Further, the XIN signal becomes an FPH signal through the inverters 65 to 68. The output signal of the divide-by-2 circuit 69 is input to one input end of the NOR 70 and also to one input end of the NOR 75 via the inverter 76.

【００５３】ＮＯＲ７０の出力信号は、インバ−タ７
１，７２を介すことによりＰＨ１信号となる。また、Ｎ
ＯＲ７０の出力信号は、インバ−タ７１〜７４を介して
ＮＯＲ７５の他方の入力端に入力されている。ＮＯＲ７
５の出力信号は、インバ−タ７７，７８を介すことによ
りＰＨ２信号となる。また、ＮＯＲ７５の出力信号は、
インバ−タ７７〜８０を介してＮＯＲ７０の他方の入力
端に入力されている。The output signal of the NOR 70 is the inverter 7
The PH1 signal is obtained via 1 and 72. Also, N
The output signal of the OR 70 is input to the other input terminal of the NOR 75 via the inverters 71 to 74. NOR7
The output signal of No. 5 becomes the PH2 signal through the inverters 77 and 78. The output signal of NOR75 is
It is input to the other input end of the NOR 70 via the inverters 77-80.

【００５４】また、ＸＩＮ信号は、ＮＡＮＤ８１の一方
の入力端に入力されている。ＮＡＮＤ８１の他方の入力
端と出力端との間には、Ｎチャネル型ＭＯＳトランジス
タ８２及びＰチャネル型ＭＯＳトランジスタ８３のソ−
ス・ドレインが接続されている。ＯＳＣＥ信号は、イン
バ−タ８４，８５を介してＭＯＳトランジスタ８２のゲ
−トに入力され、インバ−タ８４を介してＭＯＳトラン
ジスタ８３のゲ−トに入力されている。図５は、図１の
メモリセル回路／ディスチャ−ジ回路１６及び列セレク
タ／プリチャ−ジ回路２２の構成を詳細に示すものであ
る。メモリセル回路は、例えば互いに直列に接続された
８つのメモリセルＭ０〜Ｍ７を有している。直列接続さ
れたメモリセルＭ０〜Ｍ７の一端は、接地点に接続さ
れ、他端は、選択トランジスタＴ１，Ｔ２を介してビッ
ト線ＢＩＴ０〜ＢＩＴｎに接続されている。The XIN signal is input to one input terminal of the NAND 81. Between the other input terminal and the output terminal of the NAND 81, the sources of the N-channel type MOS transistor 82 and the P-channel type MOS transistor 83 are connected.
Drain is connected. The OSCE signal is input to the gate of the MOS transistor 82 via the inverters 84 and 85, and is input to the gate of the MOS transistor 83 via the inverter 84. FIG. 5 shows in detail the configurations of the memory cell circuit / discharge circuit 16 and the column selector / precharge circuit 22 of FIG. The memory cell circuit has, for example, eight memory cells M0 to M7 connected in series with each other. One end of the memory cells M0 to M7 connected in series is connected to the ground point, and the other end is connected to the bit lines BIT0 to BITn via the selection transistors T1 and T2.

【００５５】列セレクタ回路２２ａは、カラム選択トラ
ンジスタＣＴ１〜ＣＴｎを有している。各々のビット線
ＢＩＴ０〜ＢＩＴｎは、カラム選択トランジスタＣＴ１
〜ＣＴｎを介して互いに接続され、その共通接続点は、
プリチャ−ジ回路２２ｂに接続されている。The column selector circuit 22a has column selection transistors CT1 to CTn. Each of the bit lines BIT0 to BITn has a column selection transistor CT1.
~ CTn are connected to each other, and their common connection point is
It is connected to the precharge circuit 22b.

【００５６】プリチャ−ジ回路２２ｂは、クロックドイ
ンバ−タ８６及びＮＡＮＤ８７を有している。ビット線
ＢＩＴ０〜ＢＩＴｎの共通接続点は、クロックドインバ
−タ８６に接続されると共に、Ｐチャネル型ＭＯＳトラ
ンジスタ８８を介して電源端子に接続されている。Ａ２
信号は、ＮＡＮＤ８７の一方の入力端に入力されてい
る。ＡＳＥＬ０信号は、ＮＡＮＤ８７の他方の入力端に
入力されると共に、クロックドインバ−タ８６を制御し
ている。ＮＡＮＤ８７の出力信号は、ＭＯＳトランジス
タ８８のゲ−トに入力されている。The precharge circuit 22b has a clocked inverter 86 and a NAND 87. The common connection point of the bit lines BIT0 to BITn is connected to the clocked inverter 86 and also to the power supply terminal via the P-channel MOS transistor 88. A2
The signal is input to one input terminal of the NAND 87. The ASEL0 signal is input to the other input terminal of the NAND 87 and controls the clocked inverter 86. The output signal of the NAND 87 is input to the gate of the MOS transistor 88.

【００５７】メモリセル回路／ディスチャ−ジ回路１６
及び列セレクタ／プリチャ−ジ回路２２ａ，２２ｂから
構成されるｍ個のブロックは、互いに接続され、ＭＯＴ
Ｖ信号を出力する。図６は、図１の読み出し回路の構成
を詳細に示すものである。この読み出し回路は、クロッ
クドインバ−タ８９，９２及びラッチ回路から構成され
ている。ラッチ回路は、インバ−タ９０及びクロックド
インバ−タ９１から構成されている。ＭＯＴＶ信号は、
クロックドインバ−タ８９を介してラッチ回路に入力さ
れている。クロックドインバ−タ８９は、ＭＬＡＴＣＨ
信号により制御されている。ラッチ回路の出力信号は、
クロックドインバ−タ９２に入力されている。クロック
ドインバ−タ９２は、ＯＥ信号により制御されている。
クロックドインバ−タ９２からは、ＭＢＵＳｎ信号が出
力される。図７は、図１のメモリテスト用アドレス入力
ポ−ト２０の構成を詳細に示すものである。このメモリ
テスト用アドレス入力ポ−ト２０は、バッファ９３、９
７、ＡＮＤ９４，９９、出力ラッチ回路９５、方向制御
回路９６及びインバ−タ９８により構成されている。Memory Cell Circuit / Discharge Circuit 16
And the m number of blocks composed of the column selector / precharge circuits 22a and 22b are connected to each other, and the MOT
Output V signal. FIG. 6 shows the configuration of the read circuit of FIG. 1 in detail. This read circuit is composed of clocked inverters 89 and 92 and a latch circuit. The latch circuit is composed of an inverter 90 and a clocked inverter 91. The MOTV signal is
It is input to the latch circuit via the clocked inverter 89. The clocked inverter 89 is MLATCH.
It is controlled by a signal. The output signal of the latch circuit is
It is input to the clocked inverter 92. The clocked inverter 92 is controlled by the OE signal.
The MBUSn signal is output from the clocked inverter 92. FIG. 7 shows the structure of the memory test address input port 20 of FIG. 1 in detail. The memory test address input port 20 is provided with buffers 93, 9
7, AND 94 and 99, an output latch circuit 95, a direction control circuit 96, and an inverter 98.

【００５８】外部端子１９からの入力信号は、バッファ
９３を介してＴＡＬｎ信号となる。バッファ９３は、Ｐ
ＨＡＤＲ信号により制御されている。ＡＮＤ９４は、Ｒ
ＯＭＴＥＳＴ信号及びＰＨＰ（＝ＦＰＨ＊ＰＨ２）信号
を入力し、ＰＨＡＤＲ信号を出力する。The input signal from the external terminal 19 becomes the TALn signal via the buffer 93. The buffer 93 is P
It is controlled by the HADR signal. AND94 is R
The OMTEST signal and the PHP (= FPH * PH2) signal are input and the PHADR signal is output.

【００５９】ＭＢＵＳｎ信号は、出力ラッチ回路９５及
び方向制御回路９６に入力されている。出力ラッチ回路
９５の出力信号は、バッファ９７を介して外部端子１９
に伝達される。方向制御回路９６の出力信号は、ＡＮＤ
９９の一方の入力端に入力されている。ＲＯＭＴＥＳＴ
信号は、インバ−タ９８を介してＡＮＤ９９の他方の入
力端に入力されている。ＡＮＤ９９の出力信号は、バッ
ファ９７を制御している。図８は、ＲＯＭテストモ−ド
時のデ−タ出力（ＭＢＵＳ出力）用ポ−ト２８の構成を
詳細に示すものである。このデ−タ出力用ポ−ト２８
は、出力ラッチ回路１００、方向制御回路１０１、バッ
ファ１０２〜１０４、インバ−タ１０５及びＯＲ１０６
により構成されている。The MBUSn signal is input to the output latch circuit 95 and the direction control circuit 96. The output signal of the output latch circuit 95 is sent to the external terminal 19 via the buffer 97.
Be transmitted to. The output signal of the direction control circuit 96 is AND
It is input to one input terminal of 99. ROMTEST
The signal is input to the other input terminal of the AND 99 via the inverter 98. The output signal of AND99 controls the buffer 97. FIG. 8 shows the structure of the data output (MBUS output) port 28 in the ROM test mode in detail. This data output port 28
Is an output latch circuit 100, a direction control circuit 101, buffers 102 to 104, an inverter 105, and an OR 106.
It is composed by.

【００６０】ＭＢＵＳｎ信号は、出力ラッチ回路１０
０、方向制御回路１０１及びバッファ１０２に入力され
ている。出力ラッチ回路１００の出力信号は、バッファ
１０３．１０４を介して外部端子２９に伝達される。バ
ッファ１０２の出力信号は、バッファ１０４を介して外
部端子２９に伝達される。バッファ１０２は、ＲＯＭＴ
ＥＳＴ信号により制御され、バッファ１０３は、／ＲＯ
ＭＴＥＳＴ信号により制御されている。ＯＲ１０６に
は、方向制御回路１０１の出力信号及びＲＯＭＴＥＳＴ
信号が入力される。バッファ１０４は、ＯＲ１０６の出
力信号により制御されている。図９は、ＲＯＭテストモ
−ド時の読み出し制御信号入力（ＴＲＤ）用ポ−ト２５
の構成を詳細に示すものである。この読み出し制御信号
入力（ＴＲＤ）用ポ−ト２５は、バッファ１０７、１１
０、ＡＮＤ１１１、出力ラッチ回路１０８、方向制御回
路１０９及びインバ−タ１１２により構成されている。The MBUSn signal is output to the output latch circuit 10.
0, the direction control circuit 101 and the buffer 102. The output signal of the output latch circuit 100 is transmitted to the external terminal 29 via the buffers 103.104. The output signal of the buffer 102 is transmitted to the external terminal 29 via the buffer 104. The buffer 102 is ROMT
Controlled by the EST signal, the buffer 103 is / RO
It is controlled by the MTEST signal. The output signal of the direction control circuit 101 and ROMTEST are connected to the OR 106.
A signal is input. The buffer 104 is controlled by the output signal of the OR 106. FIG. 9 shows a read control signal input (TRD) port 25 in the ROM test mode.
3 shows the configuration of the above in detail. The read control signal input (TRD) port 25 has buffers 107, 11
0, AND 111, output latch circuit 108, direction control circuit 109, and inverter 112.

【００６１】外部端子２４からの入力信号は、バッファ
１０７を介してＴＲＤ信号となる。バッファ１０７は、
ＲＯＭＴＥＳＴ信号により制御されている。ＭＢＵＳ０
信号は、出力ラッチ回路１０８及び方向制御回路１０９
に入力されている。出力ラッチ回路１０８の出力信号
は、バッファ１１０を介して外部端子２４に伝達され
る。方向制御回路１０９の出力信号は、ＡＮＤ１１１の
一方の入力端に入力されている。ＲＯＭＴＥＳＴ信号
は、インバ−タ１１２を介してＡＮＤ１１１の他方の入
力端に入力されている。ＡＮＤ１１１の出力信号は、バ
ッファ１１０を制御している。次に、図１の回路の動作
について詳細に説明する。まず、ＣＰＵモ−ド時のメモ
リデ−タの読み出し動作について、図１０を参照しなが
ら説明する。The input signal from the external terminal 24 becomes the TRD signal via the buffer 107. The buffer 107 is
It is controlled by the ROMTEST signal. MBUS0
The signals are output latch circuit 108 and direction control circuit 109.
Has been entered in. The output signal of the output latch circuit 108 is transmitted to the external terminal 24 via the buffer 110. The output signal of the direction control circuit 109 is input to one input terminal of the AND 111. The ROMTEST signal is input to the other input terminal of the AND 111 via the inverter 112. The output signal of the AND 111 controls the buffer 110. Next, the operation of the circuit of FIG. 1 will be described in detail. First, the read operation of the memory data in the CPU mode will be described with reference to FIG.

【００６２】ＸＩＮ端子１１から入力したクロックは、
内部クロック発生回路１３に入力される。内部クロック
発生回路１３は、このクロックに基づいて、ＦＰＨ信
号、ＰＨ１信号及びＰＨ２信号をそれぞれ生成する。The clock input from the XIN terminal 11 is
It is input to the internal clock generation circuit 13. The internal clock generation circuit 13 generates the FPH signal, the PH1 signal, and the PH2 signal, respectively, based on this clock.

【００６３】ＣＰＵ１７は、ＢＴＯ信号及びＴＥ信号を
出力する。プリチャ−ジ生成回路１４は、ＰＨ１信号、
ＰＨ２信号、ＢＴＯ信号及びＴＥ信号に基づいて、Ａ２
信号を生成する。The CPU 17 outputs the BTO signal and the TE signal. The precharge generation circuit 14 uses the PH1 signal,
A2 based on PH2 signal, BTO signal and TE signal
Generate a signal.

【００６４】なお、プリチャ−ジ生成回路１４内におい
ては、メモリテスト信号ＲＯＭＴＥＳＴが“０”である
ため、低速プリチャ−ジ制御回路１４ａのＡ２Ａ信号が
選択される。このＡ２Ａ信号は、Ａ２信号としてプリチ
ャ−ジ生成回路１４から出力される。Since the memory test signal ROMTEST is "0" in the precharge generation circuit 14, the A2A signal of the low speed precharge control circuit 14a is selected. This A2A signal is output from the precharge generation circuit 14 as an A2 signal.

【００６５】読み出し制御回路２６内においても、メモ
リテスト信号ＲＯＭＴＥＳＴが“０”であるため、低速
読み出し制御回路２６ａのＣＲＤ１信号が選択され、こ
のＣＲＤ１信号が、ＯＥ信号として読み出し制御回路２
６から出力される。また、メモリテスト信号ＲＯＭＴＥ
ＳＴが“０”であるため、低速ラッチ回路２６ａ´の出
力信号が選択され、この出力信号が、ＭＬＡＴＣＨ信号
として読み出し制御回路２６から出力される。Since the memory test signal ROMTEST is "0" also in the read control circuit 26, the CRD1 signal of the low speed read control circuit 26a is selected, and this CRD1 signal is used as the OE signal in the read control circuit 2.
It is output from 6. Also, the memory test signal ROMTE
Since ST is "0", the output signal of the low-speed latch circuit 26a 'is selected, and this output signal is output from the read control circuit 26 as the MLATCH signal.

【００６６】また、ＣＰＵモ−ド時においては、ＣＰＵ
１７内のプログラムカウンタのＣＡＬｎ信号がセレクタ
１８により選択され、このＣＡＬｎ信号が内部アドレス
ＡＬｎとなり、行デコ−ダ回路１５及び列デコ−ダ回路
２１に入力される。ＣＡＬｎ信号は、ＰＨ１信号を２分
周した立ち上がりエッジで変化する信号である。In the CPU mode, the CPU
The CALn signal of the program counter in 17 is selected by the selector 18, and this CALn signal becomes the internal address ALn and is input to the row decoder circuit 15 and the column decoder circuit 21. The CALn signal is a signal that changes at the rising edge obtained by dividing the PH1 signal by two.

【００６７】ＡＬｎ信号がメモリアドレスエリアに設定
された時、ＰＨ２信号の立ち上がりで、ＲＯＭＣＳ（メ
モリエリアイネ−ブル）信号がプリチャ−ジ生成回路１
４、行デコ−ダ回路１５、列デコ−ダ回路２１及び読み
出し制御回路２６にそれぞれ入力され、メモリ回路が動
作可能となる。When the ALn signal is set in the memory address area, the ROMCS (memory area enable) signal is sent to the precharge generation circuit 1 at the rising edge of the PH2 signal.
4, the row decoder circuit 15, the column decoder circuit 21, and the read control circuit 26 are respectively input, and the memory circuit becomes operable.

【００６８】期間Ｔ１（Ｔｓ）では、ＣＰＵ１７内のプ
ログラムカウンタ値が変化し、ＡＬｎ信号がメモリアド
レスとなる。期間Ｔ２では、ＲＯＭＣＳ信号が“１”と
なると共に、ＰＲＣＶ（プリチャ−ジ）信号が“０”と
なる。メモリセル回路／ディスチャ−ジ回路１６には、
行デコ−ダ回路１５からワ−ド線信号ＷＬ０〜ＷＬｎが
入力される。列セレクタ／プリチャ−ジ回路２２には、
列デコ−ダ回路２１からカラム選択信号ＣＬ０〜ＣＬｎ
が入力される。また、ディスチャ−ジ信号ＳＬｎ（ＳＲ
ｎ）が“０”となり、ビット線が“１”にプリチャ−ジ
される。In the period T1 (Ts), the program counter value in the CPU 17 changes and the ALn signal becomes a memory address. In the period T2, the ROMCS signal becomes "1" and the PRCV (precharge) signal becomes "0". The memory cell circuit / discharge circuit 16 includes
Word line signals WL0 to WLn are input from the row decoder circuit 15. In the column selector / precharge circuit 22,
Column select signals CL0 to CLn from the column decoder circuit 21
Is entered. In addition, the discharge signal SLn (SR
n) becomes "0" and the bit line is precharged to "1".

【００６９】期間Ｔ３では、ＰＲＣＶ信号が“１”にな
ると共に、メモリセル回路／ディスチャ−ジ回路１６に
は、行デコ−ダ回路１５から選択ゲ−ト信号ＳＬｎ（Ｓ
Ｒｎ）信号が入力される。ビット線が、メモリセルのオ
ン・オフ状態により“１”又は“０”へ遷移し、列セレ
クタ／プリチャ−ジ回路２２からメモリデ−タの反転信
号ＭＯＴＶが出力される。During the period T3, the PRCV signal becomes "1", and the memory cell circuit / discharge circuit 16 causes the row decoder circuit 15 to select the gate signal SLn (S).
Rn) signal is input. The bit line transits to "1" or "0" depending on the on / off state of the memory cell, and the column selector / precharge circuit 22 outputs the inverted signal MOTV of the memory data.

【００７０】期間Ｔ４では、読み出し制御信号ＣＲＤ
が、ＣＰＵ１７から出力されると共に、セレクタ２３か
ら出力されるＲＤ信号が“１”になる。また、ＲＯＭＣ
Ｓ信号が“１”になり、メモリセルデ−タのラッチ信号
ＭＬＡＴＣＨが“１”となるため、読み出し回路２７内
のラッチ回路にメモリセルデ−タがラッチされる。In the period T4, the read control signal CRD
However, the RD signal outputted from the CPU 23 and the selector 23 becomes "1". Also, ROMC
Since the S signal becomes "1" and the latch signal MLATCH of the memory cell data becomes "1", the memory cell data is latched by the latch circuit in the read circuit 27.

【００７１】期間Ｔ５では、メモリセルデ−タの読み出
し制御信号ＯＥが“１”となり、ラッチ回路内のメモリ
セルデ−タがデ−タバスＭＢＵＳｎに出力される。な
お、期間Ｔ５は、次のメモリアドレスにおける読み出し
サイクルの期間Ｔ１でもある。次に、メモリテストモ−
ド時のメモリデ−タの読み出し動作について、図１１を
参照しながら説明する。メモリテストモ−ド時において
は、ＣＡＬｎ信号に変って外部端子１９からのＴＡＬｎ
信号がセレクタ１８により選択され、このＴＡＬｎ信号
が内部アドレスＡＬｎとなり、行デコ−ダ回路１５及び
列デコ−ダ回路２１に入力される。また、ＣＲＤ信号に
変って外部端子２４からのＴＲＤ信号がセレクタ２３に
より選択され、このＴＲＤ信号が内部読み出し制御信号
となり、読み出し制御回路２６に入力される。In the period T5, the read control signal OE of the memory cell data becomes "1", and the memory cell data in the latch circuit is output to the data bus MBUSn. The period T5 is also the period T1 of the read cycle at the next memory address. Next, the memory test mode
The read operation of the memory data at the time of reading will be described with reference to FIG. In the memory test mode, the TALn signal from the external terminal 19 is changed to the CALn signal.
The signal is selected by the selector 18, and this TALn signal becomes the internal address ALn and is input to the row decoder circuit 15 and the column decoder circuit 21. Further, the TRD signal from the external terminal 24 is selected by the selector 23 in place of the CRD signal, and this TRD signal becomes the internal read control signal and is input to the read control circuit 26.

【００７２】また、メモリテストモ−ド時においては、
メモリテスト信号ＲＯＭＴＥＳＴが“１”であるため、
プリチャ−ジ制御回路１４内では、高速プリチャ−ジ制
御回路１４ｂのＡ２Ｂ信号が選択され、このＡ２Ｂ信号
が、Ａ２信号としてプリチャ−ジ制御回路１４から出力
される。In the memory test mode,
Since the memory test signal ROMTEST is "1",
In the precharge control circuit 14, the A2B signal of the high speed precharge control circuit 14b is selected, and this A2B signal is output from the precharge control circuit 14 as the A2 signal.

【００７３】また、読み出し制御回路２６内では、メモ
リテスト信号ＲＯＭＴＥＳＴが“１”であるため、高速
読み出し制御回路２６ｂのＴＲＤ１信号が選択される。
このＴＲＤ１信号は、読み出し制御信号ＯＥとして、読
み出し制御回路２６から出力される。なお、メモリセル
デ−タをラッチするタイミングは、ＰＨ２信号に基づく
タイミングからＰＨＰ（＝ＦＰＨ＊ＰＨ１）信号に基づ
くタイミングに切り替える。なお、メモリテストモ−ド
では、ＣＰＵモ−ド時には存在しなかったアドレスラッ
チの期間Ｔ０が必要となる。Since the memory test signal ROMTEST is "1" in the read control circuit 26, the TRD1 signal of the high speed read control circuit 26b is selected.
The TRD1 signal is output from the read control circuit 26 as the read control signal OE. The timing of latching the memory cell data is switched from the timing based on the PH2 signal to the timing based on the PHP (= FPH * PH1) signal. In the memory test mode, the address latch period T0 which does not exist in the CPU mode is required.

【００７４】期間Ｔ０では、外部端子１９から入力され
た外部アドレスデ−タがポ−ト２０においてラッチさ
れ、ＴＡＬｎ信号が変化する。期間Ｔ１／２では、内部
アドレスＡＬｎが確定すると共に、行デコ−ダ回路１５
の出力信号ＷＬ０〜ＷＬｎ及び列デコ−ダ回路２１の出
力信号ＣＬ０〜ＣＬｎが確定する。また、高速プリチャ
−ジ制御回路１４ｂから出力されたプリチャ−ジ制御信
号Ａ２Ｂが選択されると共に、ビット線プリチャ−ジ制
御信号ＰＲＣＶが“０”になり、ビット線が“１”にプ
リチャ−ジされる。In the period T0, the external address data input from the external terminal 19 is latched in the port 20 and the TALn signal changes. In the period T1 / 2, the internal address ALn is determined and the row decoder circuit 15
Output signals WL0 to WLn and output signals CL0 to CLn of the column decoder circuit 21 are determined. Further, the precharge control signal A2B output from the high speed precharge control circuit 14b is selected, the bit line precharge control signal PRCV becomes "0", and the bit line is precharged to "1". To be done.

【００７５】期間Ｔ２／２では、ビット線プリチャ−ジ
制御信号ＰＲＣＶが“１”になると共に、ディスチャ−
ジ制御信号ＳＬｎ又はＳＲｎが選択される。従って、メ
モリセルのオン・オフ状態により、ビット線が“０”又
は“１”になり、列セレクタ回路からメモリセルの反転
信号ＭＯＴＶが得られる。In the period T2 / 2, the bit line precharge control signal PRCV becomes "1" and the discharge
The control signal SLn or SRn is selected. Therefore, the bit line becomes "0" or "1" depending on the on / off state of the memory cell, and the inverted signal MOTV of the memory cell is obtained from the column selector circuit.

【００７６】この期間は、外部端子１９から入力される
信号を“１”に固定しているため、読み出し制御信号
は、アドレスラッチタイミング及びビット線プリチャ−
ジタイミング以外の時においては、“１”となる。よっ
て、メモリセルデ−タラッチ信号ＭＬＡＴＣＨが“１”
となり、メモリセルデ−タがラッチされる。During this period, since the signal input from the external terminal 19 is fixed at "1", the read control signal is the address latch timing and the bit line precharger.
It becomes "1" at times other than the timing. Therefore, the memory cell data latch signal MLATCH is "1".
And the memory cell data is latched.

【００７７】期間Ｔ２／２及びＴ３／２において、メモ
リセルのデ−タ読み出し制御信号ＯＥが“１”となるた
め、メモリセルデ−タは、デ−タバスＭＢＵＳｎに読み
出される。即ち、期間Ｔ２／２、Ｔ３／２及びＴ４／２
を通じて、メモリセルデ−タは、外部端子２９に読み出
される。なお、期間Ｔ４／２は、次のメモリアドレスに
おける期間Ｔ０（ラッチ期間）となる。上述のように、
本発明では、メモリセルのデ−タの読み出しについて、
ＣＰＵモ−ド時においては、プイチャ−ジ制御回路及び
読み出し制御回路（ラッチ制御回路を含む）に低速用回
路（システム標準サイクル）を使用し、メモリテスト時
においては、プイチャ−ジ制御回路及び読み出し制御回
路（ラッチ制御回路を含む）に高速用回路（システム標
準サイクルより１／２以上短いサイクル）を使用してお
り、メモリテスト時間の大幅な削減が可能である。In the periods T2 / 2 and T3 / 2, the data read control signal OE of the memory cell becomes "1", so that the memory cell data is read to the data bus MBUSn. That is, the periods T2 / 2, T3 / 2 and T4 / 2
Through, the memory cell data is read to the external terminal 29. The period T4 / 2 is the period T0 (latch period) at the next memory address. As mentioned above,
In the present invention, regarding the reading of the data of the memory cell,
In the CPU mode, a low speed circuit (system standard cycle) is used for the charge control circuit and the read control circuit (including the latch control circuit), and in the memory test, the charge control circuit and the read circuit. The control circuit (including the latch control circuit) uses a high-speed circuit (a cycle shorter than the system standard cycle by ½ or more), and the memory test time can be significantly reduced.

【００７８】[0078]

【発明の効果】以上、説明したように、ＭＣＵ内部の大
容量メモイテスト装置によれば、次のような効果を奏す
る。プリチャ−ジ制御回路及び読み出し制御回路（ラッ
チ制御回路を含む）に低速用回路と高速用回路を設け、
メモリテスト時においては、高速プリチャ−ジ制御回路
及び高速読み出し制御回路を使用することにより、メモ
リアドレスのアクセスタイムを大幅に高速化できる。As described above, the large-capacity memory test device inside the MCU has the following effects. The precharge control circuit and the read control circuit (including the latch control circuit) are provided with a low speed circuit and a high speed circuit,
At the time of the memory test, the access time of the memory address can be significantly shortened by using the high speed precharge control circuit and the high speed read control circuit.

【００７９】特に、大容量メモリを内蔵する１チップＭ
ＣＵ・ＬＳＩのメモリテスト時間が大幅に削減できる。
例えばメモリ容量が６４ｋバイト（６５５３６個）を有
するＭＣＵのメモリテスト評価の低周波動作評価では、
クロックサイクルＸｔａｌが３３ｋＨｚ時の読み出しテ
ストにおいて、メモリテスト時間ＴＭＴＥＳＴは、１ア
ドレスのサイクル時間（１２０μｓ）×６５５３６個＝
３．９５ｓとなる。このメモリテスト時間ＴＭＴＥＳＴ
は、従来のメモリテスト時間（約８秒）に比べて、半分
（４秒短縮）になっている。In particular, one chip M containing a large capacity memory
CU / LSI memory test time can be significantly reduced.
For example, in a low frequency operation evaluation of a memory test evaluation of an MCU having a memory capacity of 64 kbytes (65536 pieces),
In the read test when the clock cycle Xtal is 33 kHz, the memory test time TMTEST is the cycle time of one address (120 μs) × 65536 pieces =
It will be 3.95s. This memory test time TMTEST
Is half (4 seconds shorter) than the conventional memory test time (about 8 seconds).

【００８０】量産時では、追加評価時間が１００時間以
上必要になっていたが、本発明により追加評価時間が５
０時間程度で済むようになった。即ち、大容量メモリを
内蔵する１チップＭＣＵの全評価時間の増大を抑えるこ
とができ、チップコストの低減に貢献できる。At the time of mass production, the additional evaluation time was required to be 100 hours or more.
It took about 0 hours. That is, it is possible to suppress an increase in the total evaluation time of a one-chip MCU having a large-capacity memory built therein, which can contribute to a reduction in chip cost.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施例に係わる１チップＭＣＵ・Ｌ
ＳＩを示すブロック図。FIG. 1 is a one-chip MCU / L according to one embodiment of the present invention.
The block diagram which shows SI.

【図２】図１のプリチャ−ジ制御回路を示す回路図。FIG. 2 is a circuit diagram showing the precharge control circuit of FIG.

【図３】図１の読み出し制御回路を示す回路図。FIG. 3 is a circuit diagram showing a read control circuit of FIG.

【図４】図１の内部クロック発生回路を示す回路図。FIG. 4 is a circuit diagram showing an internal clock generation circuit of FIG.

【図５】図１のメモリセル回路、列セレクタ回路及びプ
リチャ−ジ回路を示す図。5 is a diagram showing a memory cell circuit, a column selector circuit and a precharge circuit of FIG. 1. FIG.

【図６】図１の読み出し回路を示す回路図。FIG. 6 is a circuit diagram showing the readout circuit of FIG.

【図７】図１のテストモ−ド時のアドレス入力用ポ−ト
を示す回路図。FIG. 7 is a circuit diagram showing an address input port in the test mode of FIG.

【図８】図１のテストモ−ド時のデ−タ出力用ポ−トを
示す回路図。FIG. 8 is a circuit diagram showing a data output port in the test mode of FIG.

【図９】図１のテストモ−ド時の読み出し制御信号入力
用ポ−トを示す回路図。FIG. 9 is a circuit diagram showing a read control signal input port in the test mode of FIG.

【図１０】図１の回路のＣＰＵモ−ド時の動作を示すタ
イミング図。10 is a timing chart showing an operation of the circuit of FIG. 1 in a CPU mode.

【図１１】図１の回路のテストモ−ド時の動作を示すタ
イミング図。FIG. 11 is a timing diagram showing the operation of the circuit of FIG. 1 in a test mode.

【図１２】従来の１チップＭＣＵ・ＬＳＩを示すブロッ
ク図。FIG. 12 is a block diagram showing a conventional 1-chip MCU / LSI.

【図１３】図１２のプリチャ−ジ制御回路を示す回路
図。13 is a circuit diagram showing the precharge control circuit of FIG.

【図１４】図１２の読み出し制御回路を示す回路図。14 is a circuit diagram showing the read control circuit of FIG.

【図１５】図１２の回路のＣＰＵモ−ド時の動作を示す
タイミング図。FIG. 15 is a timing chart showing an operation of the circuit of FIG. 12 in a CPU mode.

【図１６】図１２の回路のテストモ−ド時の動作を示す
タイミング図。16 is a timing chart showing the operation of the circuit of FIG. 12 in a test mode.

【符号の説明】[Explanation of symbols]

１１ …入力端子、 １２ …出力端子、 １３ …内部クロック発生回路、 １４ …プリチャ−ジ制御回路、 １４ａ …低速プリチャ−ジ制御回路、 １４ｂ …高速プリチャ−ジ制御回路、 １４ｃ …セレクタ、 １５ …行デコ−ダ回路、 １６ …メモリセル回路／ディスチャ−ジ
回路、 １７ …ＣＰＵ（プログラムカウンタ）、 １８，２３ …セレクタ、 １９，２４，２９ …外部端子、 ２０ …アドレス入力用ポ−ト、 ２１ …列デコ−ダ回路、 ２２ …列セレクタ／プリチャ−ジ回路、 ２５ …読み出し制御信号入力用ポ−ト、 ２６ …読み出し制御回路、 ２６ａ …低速読み出し制御回路、 ２６ｂ …高速読み出し制御回路、 ２６ｃ …セレクタ、 ２７ …読み出し回路、 ２８ …デ−タ出力用ポ−ト、 ３０，３１，３８，３９，４９，５０，５８，５９，８
６，８９，９１，９２，１１４，１１５ …クロッ
クドインバ−タ、 ３２，４５，４８，５４，５７，６３，８１，８７，１
１７，１２２，１２４，１２６ …ＮＡＮ
Ｄ、 ３３，３４，３５，４０〜４２，４４，５１〜５３，５
５，５６，６０〜６２，６４〜６８，７１〜７４，７６
〜８０，８４，８５，９０，９８，１０５，１１２，１
１６，１１９〜１２１，１２３，１２５，１２７…イン
バ−タ、 ３６，４６，９４，９９，１１１，１１２…ＡＮＤ、 ３７，４３，４７，７０，７５，１１３，１１８…ＮＯ
Ｒ、 １０６ …ＯＲ、 ６９ …２分周回路、 ８２ …Ｎチャネル型ＭＯＳトランジス
タ、 ８３，８８ …Ｐチャネル型ＭＯＳトランジス
タ、 ９３，９７，１０２〜１０４，１０７，１１０…バッフ
ァ、 ９５，１００，１０８ …出力ラッチ回路、 ９６，１０１，１０９ …方向制御回路、 Ｍ０〜Ｍ７ …メモリセル、 Ｔ１，Ｔ２ …選択トランジスタ、 ＣＴ１〜ＣＴｎ …カラム選択トランジスタ、 ＢＩＴ０〜ＢＩＴｎ …ビット線。11 ... Input terminal, 12 ... Output terminal, 13 ... Internal clock generation circuit, 14 ... Precharge control circuit, 14a ... Low speed precharge control circuit, 14b ... High speed precharge control circuit, 14c ... Selector, 15 ... Row Decoder circuit, 16 ... Memory cell circuit / discharging circuit, 17 ... CPU (program counter), 18, 23 ... Selector, 19, 24, 29 ... External terminal, 20 ... Address input port, 21 ... Column decoder circuit, 22 ... Column selector / precharge circuit, 25 ... Read control signal input port, 26 ... Read control circuit, 26a ... Low speed read control circuit, 26b ... High speed read control circuit, 26c ... Selector , 27 ... Read-out circuit, 28 ... Data output port, 30, 31, 38, 39, 49, 50, 58, 9,8
6, 89, 91, 92, 114, 115 ... Clocked inverter, 32, 45, 48, 54, 57, 63, 81, 87, 1
17,122,124,126 ... NAN
D, 33, 34, 35, 40-42, 44, 51-53, 5
5, 56, 60-62, 64-68, 71-74, 76
~ 80, 84, 85, 90, 98, 105, 112, 1
16, 119 to 121, 123, 125, 127 ... Inverter, 36, 46, 94, 99, 111, 112 ... AND, 37, 43, 47, 70, 75, 113, 118 ... NO
R, 106 ... OR, 69 ... Dividing circuit, 82 ... N-channel type MOS transistor, 83, 88 ... P-channel type MOS transistor, 93, 97, 102-104, 107, 110 ... Buffer, 95, 100, 108 Output latch circuit, 96, 101, 109 Direction control circuit, M0 to M7 Memory cells, T1, T2 Select transistors, CT1 to CTn Column select transistors, BIT0 to BITn Bit lines.

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 メモリセル回路と、前記メモリセル回路
のビット線をプリチャージするためのプリチャージ回路
と、前記プリチャージ回路の動作を制御するプリチャー
ジ制御回路と、ＣＰＵモード時には、ＣＰＵからのアド
レス信号に基づいて前記メモリセル回路のメモリセルを
選択し、メモリテストモード時には、チップ外部からの
アドレス信号に基づいて前記メモリセル回路のメモリセ
ルを選択する手段と、前記メモリセル回路からのデータ
を読み出すための読み出し回路と、前記読み出し回路の
動作を制御する読み出し制御回路と、前記読み出し回路
から出力されたデータをチップ外部へ取り出すための手
段と、第１のクロック信号及び前記第１のクロック信号
よりも短いサイクルで変化する第２クロック信号を発生
するクロック発生回路とを備え、 前記プリチャージ制御回路は、ＣＰＵモード時に、前記
第１のクロック信号に基づいて前記プリチャージ回路に
よる前記ビット線のプリチャージタイミングを制御する
低速プリチャージ制御回路と、メモリテストモード時
に、前記第２クロック信号に基づいて前記プリチャージ
回路による前記ビット線のプリチャージタイミングを制
御する高速プリチャージ制御回路とを有し、 前記読み出し制御回路は、ＣＰＵモード時に、前記第１
のクロック信号に基づいて前記読み出し回路による前記
データの読み出しタイミングを制御する低速読み出し制
御回路と、メモリテストモード時に、前記第２クロック
信号に基づいて前記読み出し回路による前記データの読
み出しタイミングを制御する高速読み出し制御回路とを
有していることを特徴とする半導体メモリ。1. A memory cell circuit, a precharge circuit for precharging a bit line of the memory cell circuit, a precharge control circuit for controlling the operation of the precharge circuit, and a CPU from the CPU in the CPU mode. Means for selecting a memory cell of the memory cell circuit based on an address signal, and selecting a memory cell of the memory cell circuit based on an address signal from the outside of the chip in the memory test mode; and data from the memory cell circuit. Circuit for reading the data, a read control circuit for controlling the operation of the read circuit, a means for taking out the data output from the read circuit to the outside of the chip , a first clock signal and the first clock signal
Generates a second clock signal that changes in a shorter cycle than
And a clock generation circuit for the precharge control circuit, when the CPU mode, the
Said precharge circuit based on the first clock signal
And a low-speed precharge control circuit for controlling the precharge timing of the bit line, and a high-speed precharge control for controlling the precharge timing of the bit line by the precharge circuit based on the second clock signal in the memory test mode. And a read control circuit in the CPU mode .
Wherein by said read circuit on the basis of the clock signal
And slow read control circuit for controlling the read timing of data, the memory test mode, the second clock
Read of the data by the read circuit based on a signal
A semiconductor memory having a high-speed read control circuit for controlling a projection timing . 【請求項２】 前記プリチャージ制御回路は、前記低速
プリチャージ制御回路から出力され、前記ビット線のプ
リチャージタイミングを制御する低速プリチャージ信号
と、前記高速プリチャージ制御回路から出力され、前記
ビット線のプリチャージタイミングを制御する高速プリ
チャージ信号とを切り替え、ＣＰＵモード時には、前記
低速プリチャージ信号を前記プリチャージ回路に供給
し、メモリテストモード時には、前記高速プリチャージ
信号を前記プリチャージ回路に供給するセレクタを有
し、 前記読み出し制御回路は、前記低速読み出し制御回路か
ら出力され、前記データの読み出しタイミングを制御す
る低速読み出し制御信号と、前記高速読み出し制御回路
から出力され、前記データの読み出しタイミングを制御
する高速読み出し制御信号とを切り替え、ＣＰＵモード
時には、前記低速読み出し制御信号を前記読み出し回路
に供給し、メモリテストモード時には、前記高速読み出
し制御信号を前記読み出し回路に供給するセレクタを有
していることを特徴とする請求項１に記載の半導体メモ
リ。2. The precharge control circuit outputs from the low speed precharge control circuit, and outputs the bit line
And slow precharge signal that controls the recharge timing, output from the high-speed pre-charge control circuit, wherein
Switching the precharge timing fast precharge signal that controls the bit line, when the CPU mode, the low speed by supplying a precharge signal to the precharge circuit, the memory test mode, the precharge said fast precharge signal A low-speed read control signal that is output from the low-speed read control circuit and that controls the data read timing, and a high-speed read control circuit that outputs the low-speed read control signal. Control the read timing of the data
Switching between the high-speed read control signal you, at the time of CPU mode, and supplies the low-speed read control signal to the read circuit, the memory test mode, and a selector for supplying the high-speed read control signal to the read circuit The semiconductor memory according to claim 1, wherein: