JP3409309B2 - Thin film semiconductor integrated circuit - Google Patents
Thin film semiconductor integrated circuitInfo
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、高信頼性を要求さ
れる薄膜半導体集積回路において、Ｎチャネル型薄膜ト
ランジスタの劣化を防止する薄膜半導体集積回路に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film semiconductor integrated circuit which prevents deterioration of an N-channel type thin film transistor in a thin film semiconductor integrated circuit required to have high reliability.
【０００２】[0002]
【従来の技術】図４に示すように、薄膜トランジスタで
構成されるインバータ回路は、Ｐチャネル型薄膜トラン
ジスタ（４０１）とＮチャネル型薄膜トランジスタ（４
０２）の各々のドレイン電極を接続したものである。こ
の場合、前記Ｎチャネル型薄膜トランジスタ（４０２）
のドレイン電極に過大な電流が流れる。2. Description of the Related Art As shown in FIG. 4, an inverter circuit composed of thin film transistors includes a P channel type thin film transistor (401) and an N channel type thin film transistor (4).
02) in which each drain electrode is connected. In this case, the N-channel thin film transistor (402)
An excessive current flows through the drain electrode of.
【０００３】図５に示すように、図４のＮチャネル型薄
膜トランジスタ（４０２）のドレイン電圧が高い場合、
前記Ｎチャネル型薄膜トランジスタ（４０２）のゲート
電極内の電子が、ドレイン近傍の絶縁膜である酸化膜内
に捕獲されることになり、ドレインとチャネル形成領域
の境界部分に、弱いＰ型領域が形成される。これは、前
記Ｎチャネル型薄膜トランジスタ（４０２）にとって
は、ドレイン電流を妨げることになる。従って、図６に
示すようにＶDSを通常の場合より大きくして、前記Ｎチ
ャネル型薄膜トランジスタ（４０２）のチャネル形成領
域の厚さを増して、弱いＰ型領域の影響を小さくする必
要がある。As shown in FIG. 5, when the drain voltage of the N-channel type thin film transistor (402) of FIG. 4 is high,
Electrons in the gate electrode of the N-channel thin film transistor (402) are trapped in the oxide film which is an insulating film near the drain, and a weak P-type region is formed at the boundary between the drain and the channel formation region. To be done. For the N-channel type thin film transistor (402), this impedes the drain current. Therefore, as shown in FIG. 6, it is necessary to make V DS larger than usual to increase the thickness of the channel forming region of the N-channel type thin film transistor (402) and reduce the influence of the weak P-type region. .
【０００４】そのため、Ｎチャネル型薄膜トランジスタ
の特性が変化し、Ｐチャネル型薄膜トランジスタより劣
化し易くなり、この特性の劣化が薄膜半導体集積回路の
信頼性を落とすことになっている。このことは、他の基
本回路、例えばＮＡＮＤ回路でも同様である。即ち、こ
の場合にも、インバータ回路と同様にＧＮＤに接地され
ているＮチャネル型薄膜トランジスタが劣化し易くなる
原因になっている。Therefore, the characteristics of the N-channel type thin film transistor change and are more easily deteriorated than those of the P-channel type thin film transistor, and the deterioration of the characteristics lowers the reliability of the thin film semiconductor integrated circuit. This also applies to other basic circuits such as NAND circuits. That is, also in this case, the N-channel type thin film transistor, which is grounded to GND similarly to the inverter circuit, is likely to be deteriorated.
【０００５】[0005]
【発明が解決しようとする課題】前述のように、ドレイ
ン電圧が高い場合、ドレイン近傍に強い電界が発生し、
そのことによりチャネル形成領域内に弱いＰ型領域が形
成され、ドレイン電流を妨げている。このため、Ｐチャ
ネル型薄膜トランジスタに比較してＮチャネル型薄膜ト
ランジスタの方が特性の劣化が早く問題になっていた。As described above, when the drain voltage is high, a strong electric field is generated near the drain,
As a result, a weak P-type region is formed in the channel forming region, which hinders the drain current. For this reason, the N-channel thin film transistor has a problem of deterioration in characteristics earlier than the P-channel thin film transistor.
【０００６】[0006]
【課題を解決するための手段】図１（ａ）に示すよう
に、薄膜トランジスタで構成されるインバータ回路につ
いて、Ｐチャネル型薄膜トランジスタ（１０１）とＮチ
ャネル型薄膜トランジスタ（１０２）の間に、トランス
ミッションゲート回路（１０３）を挿入して、挿入した
前記トランスミッションゲート回路（１０３）により電
圧降下させて、Ｎチャネル型薄膜トランジスタ（１０
２）のドレイン近傍の電界を弱めて、特性の劣化を防止
する。As shown in FIG. 1A, in an inverter circuit composed of thin film transistors, a transmission gate circuit is provided between a P-channel thin film transistor (101) and an N-channel thin film transistor (102). (103) is inserted, and a voltage is dropped by the inserted transmission gate circuit (103), and an N-channel thin film transistor (10
The deterioration of the characteristics is prevented by weakening the electric field near the drain of 2).
【０００７】また図３（ａ）に示すように、薄膜トラン
ジスタで構成されるインバータ回路について、Ｐチャネ
ル型薄膜トランジスタ（３０１）とＮチャネル型薄膜ト
ランジスタ（３０２）の間に、Ｎチャネル型薄膜トラン
ジスタ（３０３）とＰチャネル型薄膜トランジスタ（３
０４）を挿入して、挿入した前記Ｎチャネル型薄膜トラ
ンジタ（３０３）とＰチャネル型薄膜トランジスタ（３
０４）により電圧降下させて、Ｎチャネル型薄膜トラン
ジスタ（３０２）のドレイン近傍の電界を弱めて、特性
の劣化を防止する。Further, as shown in FIG. 3A, in an inverter circuit composed of thin film transistors, an N channel type thin film transistor (303) is provided between a P channel type thin film transistor (301) and an N channel type thin film transistor (302). P-channel thin film transistor (3
04) is inserted to insert the N-channel thin film transistor (303) and the P-channel thin film transistor (3).
The voltage is lowered by 04) to weaken the electric field in the vicinity of the drain of the N-channel thin film transistor (302) and prevent deterioration of characteristics.
【０００８】また図３（ｃ）に示すように、薄膜トラン
ジスタで構成されるインバータ回路について、Ｐチャネ
ル型薄膜トランジスタ（３０１）とＮチャネル型薄膜ト
ランジスタ（３０２）の間に、Ｎチャネル型薄膜トラン
ジスタ（３０６）を挿入して、挿入した前記Ｎチャネル
型薄膜トランジタ（３０６）により電圧降下させて、Ｎ
チャネル型薄膜トランジスタ（３０２）のドレイン近傍
の電界を弱めて、特性の劣化を防止する。Further, as shown in FIG. 3C, in an inverter circuit composed of thin film transistors, an N channel type thin film transistor (306) is provided between a P channel type thin film transistor (301) and an N channel type thin film transistor (302). Then, the voltage is dropped by the inserted N-channel type thin film transistor (306),
An electric field near the drain of the channel type thin film transistor (302) is weakened to prevent deterioration of characteristics.
【０００９】また図２（ａ）に示すように、薄膜トラン
ジスタで構成されるＮＡＮＤ回路について、Ｎチャネル
型薄膜トランジスタ（２０３）のソース電極がＧＮＤに
接地されている場合、前記Ｎチャネル型薄膜トランジス
タ（２０３）のドレイン電極に、Ｎチャネル型薄膜トラ
ンジスタ（２０４）とＰチャネル型薄膜トランジスタ
（２０５）を接続することにより電圧降下させて、前記
ＧＮＤに接地されている前記Ｎチャネル型薄膜トランジ
スタ（２０３）のドレイン近傍の電界を弱めて、特性の
劣化を防止する。Further, as shown in FIG. 2A, in a NAND circuit composed of thin film transistors, when the source electrode of the N channel type thin film transistor (203) is grounded to GND, the N channel type thin film transistor (203) is used. The N-channel type thin film transistor (204) and the P-channel type thin film transistor (205) are connected to the drain electrode thereof to cause a voltage drop, and an electric field near the drain of the N-channel type thin film transistor (203) grounded to the GND. To prevent deterioration of characteristics.
【００１０】[0010]
【発明の実施の形態】以下、本発明の実施例を説明す
る。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below.
【００１１】[0011]
【実施例】〔実施例１〕図１（ａ）に示すのは、薄膜ト
ランジスタで構成されるインバータ回路において、トラ
ンスミッションゲート回路（１０２）を入力と接続し、
Ｐチャネル型薄膜トランジスタ（１０１）とＮチャネル
型薄膜トランジスタ（１０３）の間に挿入した例であ
る。前記トランスミッションゲート回路（１０２）は、
入力信号のレベルに関わらず導通するスイッチ回路であ
り、なおかつ電圧降下があるため、Ｎチャネル型薄膜ト
ランジスタ（１０３）のドレイン近傍の電界を弱める効
果がある。よって、Ｎチャネル型薄膜トランジスタ（１
０３）の特性の劣化を防止することができる。尚、前記
トランスミッションゲート回路（１０２）の数は複数個
接続しても構わない。EXAMPLE 1 FIG. 1A shows an inverter circuit composed of thin film transistors, in which a transmission gate circuit (102) is connected to an input,
This is an example of being inserted between a P-channel type thin film transistor (101) and an N-channel type thin film transistor (103). The transmission gate circuit (102) is
Since it is a switch circuit that conducts regardless of the level of the input signal and has a voltage drop, it has the effect of weakening the electric field near the drain of the N-channel thin film transistor (103). Therefore, the N-channel thin film transistor (1
It is possible to prevent the deterioration of the characteristics of 03). A plurality of transmission gate circuits (102) may be connected.
【００１２】図１０に本実施例１のレイアウトの図を示
す。特徴的なことは、ゲート電極に接続する配線は十文
字型をしているこである。そして、この十文字型のゲー
ト電極・配線を横断するように、トランジスタが設けら
れている。配線（１）はドレイン電圧を供給するドレイ
ン配線、配線（２）は接地電位を供給する接地配線であ
る。ゲート電極・配線は大きく４つの部分に分けられ
る。すなわち、入力配線（３）、第１のゲート電極・配
線（４）、第２のゲート電極・配線（５）、第３のゲー
ト電極・配線（６）である。このうち、ゲート電極・配
線（４）、（６）と、ゲート電極・配線（５）、入力配
線（３）はそれぞれ、同一直線上に存在する。また、ゲ
ート電極・配線（４）、（６）とゲート電極・配線
（５）、入力配線（３）は概略直交する。FIG. 10 shows a layout diagram of the first embodiment. Characteristically, the wiring connected to the gate electrode is in a cross shape. A transistor is provided so as to cross the cross-shaped gate electrode / wiring. The wiring (1) is a drain wiring for supplying a drain voltage, and the wiring (2) is a ground wiring for supplying a ground potential. The gate electrode / wiring is roughly divided into four parts. That is, the input wiring (3), the first gate electrode / wiring (4), the second gate electrode / wiring (5), and the third gate electrode / wiring (6). Of these, the gate electrodes / wirings (4) and (6) and the gate electrodes / wirings (5) and input wirings (3) are on the same straight line. Further, the gate electrodes / wirings (4) and (6) are substantially orthogonal to the gate electrodes / wirings (5) and the input wirings (3).
【００１３】第１のゲート電極・配線（４）を横断し
て、Ｎ型半導体領域対（７）が設けられ、すなわち、Ｎ
チャネル型の薄膜トランジスタが形成される。同様に、
第３のゲート電極・配線（６）を横断して、Ｐ型半導体
領域対（１０）が設けられ、Ｎチャネル型の薄膜トラン
ジスタが形成される。また、第２のゲート電極・配線
（５）に関しては、これを横断して、Ｎ型半導体領域対
（８）およびＰ型半導体領域対（９）が各１つ設けら
れ、Ｎチャネル型およびＰチャネル型薄膜トランジスタ
が各１つ形成される。An N-type semiconductor region pair (7) is provided across the first gate electrode / wiring (4), that is, N
A channel type thin film transistor is formed. Similarly,
A P-type semiconductor region pair (10) is provided across the third gate electrode / wiring (6) to form an N-channel type thin film transistor. Regarding the second gate electrode / wiring (5), one N-type semiconductor region pair (8) and one P-type semiconductor region pair (9) are provided across the second gate electrode / wiring (5), respectively. One channel type thin film transistor is formed.
【００１４】Ｎ型半導体領域対（７）の一方は接地配線
（２）に、また、Ｐ型半導体領域対（１０）の一方はド
レイン配線（１）に接続される。さらに、第２のゲート
電極・配線（５）と概略平行に配線（１１）および（１
２）が設けられる。配線（１１）は、Ｎ型半導体領域対
（７）、（８）およびＰ型半導体領域対（９）を結び、
配線（１２）は、Ｐ型半導体領域対（９）、（１０）お
よびＮ型半導体領域対（８）を結ぶ。配線（１２）から
は出力配線（１３）が延在する。なお、図１０には、Ｐ
型半導体領域対（９）が存在するが、これが存在しい場
合が、図３（ｃ）である。また、図３（ａ）および
（ｂ）は、図３（ｃ）の変形でありため、図１０から、
Ｐ型半導体領域対（９）を除いたものが、その基本とな
る。One of the N-type semiconductor region pair (7) is connected to the ground wiring (2), and one of the P-type semiconductor region pair (10) is connected to the drain wiring (1). Furthermore, the wirings (11) and (1
2) is provided. The wiring (11) connects the N-type semiconductor region pair (7), (8) and the P-type semiconductor region pair (9),
The wiring (12) connects the P-type semiconductor region pair (9), (10) and the N-type semiconductor region pair (8). An output wiring (13) extends from the wiring (12). In addition, in FIG.
The type semiconductor region pair (9) exists, but the case where this does not exist is shown in FIG. Further, since FIGS. 3A and 3B are modifications of FIG. 3C, from FIG.
The one excluding the P-type semiconductor region pair (9) is the basis thereof.
【００１５】〔実施例２〕図１（ｂ）に示すのは、薄膜
トランジスタで構成されるインバータ回路において、前
記トランスミッションゲート回路（１０２）とＮチャネ
ル型薄膜トランジスタ（１０３）の間にＮチャネル型薄
膜トランジスタ（１０４）を挿入し、前記Ｎチャネル型
薄膜トランジスタ（１０４）に該インバータ回路の入力
信号を印加した例である。この場合では図１（ａ）の場
合と比較して電圧降下が大きい分だけ、ＧＮＤにソース
電極を接地したＮチャネル型薄膜トランジスタ（１０
３）のドレイン近傍の電界を弱める効果は大きくなり、
特性の劣化を防止することができる。尚、挿入するＮチ
ャネル型薄膜トランジスタ（１０４）の数は複数個接続
しても構わない。本実施例では、図１（ａ）にＮチャネ
ル型薄膜トランジスタ（１０４）が挿入されたものであ
るので、図１０に示す構造を基本としたものであること
に違いはない。[Embodiment 2] FIG. 1B shows an inverter circuit composed of thin film transistors, in which an N channel type thin film transistor (102) is provided between the transmission gate circuit (102) and the N channel type thin film transistor (103). 104) is inserted and an input signal of the inverter circuit is applied to the N-channel type thin film transistor (104). In this case, as compared with the case of FIG. 1A, the voltage drop is large, so that the N-channel thin film transistor (10) in which the source electrode is grounded to GND is connected.
The effect of weakening the electric field near the drain in 3) becomes greater,
It is possible to prevent deterioration of characteristics. A plurality of N-channel thin film transistors (104) to be inserted may be connected. In this embodiment, since the N-channel type thin film transistor (104) is inserted in FIG. 1 (a), there is no difference that it is based on the structure shown in FIG.
【００１６】〔実施例３〕図１（ｃ）に示すのは、薄膜
トランジスタで構成されるインバータ回路において、図
１（ａ）で示す前記トランスミッションゲート回路（１
０２）とＮチャネル型薄膜トランジスタ（１０３）の間
に、常時ＯＮ状態にしたＮチャネル型薄膜トランジスタ
（１０５）を挿入した例である。図１（ａ）の場合と比
較して、挿入したＮチャネル型薄膜トランジスタの電圧
降下分だけ、ＧＮＤにソース電極を接地したＮチャネル
型薄膜トランジスタ（１０３）の特性の劣化を防止する
ことができる。尚、挿入するＮチャネル型薄膜トランジ
スタ（１０５）の数は複数個接続しても構わない。本実
施例では、図１（ａ）にＮチャネル型薄膜トランジスタ
（１０５）が挿入されたものであるので、図１０に示す
構造を基本としたものであることに違いはない。[Embodiment 3] FIG. 1C shows an inverter circuit composed of thin film transistors, in which the transmission gate circuit (1) shown in FIG.
02) and the N-channel type thin film transistor (103), an N-channel type thin film transistor (105) which is always ON is inserted. As compared with the case of FIG. 1A, the deterioration of the characteristics of the N-channel type thin film transistor (103) in which the source electrode is grounded can be prevented by the amount of the voltage drop of the inserted N-channel type thin film transistor. A plurality of N-channel type thin film transistors (105) to be inserted may be connected. In this embodiment, since the N-channel type thin film transistor (105) is inserted in FIG. 1A, there is no difference that it is based on the structure shown in FIG.
【００１７】〔実施例４〕図１（ｄ）に示すのは、薄膜
トランジスタで構成されるインバータ回路において、図
１（ａ）で示す前記トランスミッションゲート回路（１
０２）とＮチャネル型薄膜トランジスタ（１０３）の間
に、常時ＯＮ状態にしたＰチャネル型薄膜トランジスタ
（１０６）を挿入した例である。図１（ａ）の場合と比
較して、挿入したＰチャネル型薄膜トランジスタの電圧
降下分だけ、ＧＮＤにソース電極を接地したＮチャネル
型薄膜トランジスタ（１０３）の特性の劣化を防止する
ことができる。尚、挿入するＰチャネル型薄膜トランジ
スタ（１０６）の数は複数個接続しても構わない。本実
施例では、図１（ａ）にＰチャネル型薄膜トランジスタ
（１０６）が挿入されたものであるので、図１０に示す
構造を基本としたものであることに違いはない。[Embodiment 4] FIG. 1D shows an inverter circuit composed of thin film transistors, in which the transmission gate circuit (1) shown in FIG.
02) and the N-channel type thin film transistor (103), the P-channel type thin film transistor (106) kept in the ON state is inserted. Compared with the case of FIG. 1A, it is possible to prevent the deterioration of the characteristics of the N-channel thin film transistor (103) in which the source electrode is grounded to GND by the voltage drop of the inserted P-channel thin film transistor. A plurality of P-channel type thin film transistors (106) to be inserted may be connected. In this embodiment, since the P-channel type thin film transistor (106) is inserted in FIG. 1 (a), there is no difference that it is based on the structure shown in FIG.
【００１８】〔実施例５〕図２（ａ）に示すのは、薄膜
トランジスタで構成されるインバータ回路において、図
１（ｂ）で示すインバータ回路の２個のＮチャネル型薄
膜トランジスタ（１０４、１０３）の間に、常時ＯＮ状
態にしたＰチャネル型薄膜トランジスタ（２０５）を挿
入した例である。この該Ｐチャネル型薄膜トランジスタ
により電圧降下をし、ＧＮＤにソース電極を接地したＮ
チャネル型薄膜トランジスタ（２０３）の特性の劣化を
防止することができる。尚、挿入するＰチャネル型薄膜
トランジスタ（２０５）の数は複数個接続しても構わな
い。本実施例では、図１（ａ）にＮチャネル型薄膜トラ
ンジスタ（２０４）およびＰチャネル型薄膜トランジス
タ（２０５）が挿入されたものであるので、図１０に示
す構造を基本としたものであることに違いはない。[Embodiment 5] FIG. 2A shows an inverter circuit composed of thin film transistors, in which two N-channel thin film transistors (104, 103) of the inverter circuit shown in FIG. This is an example in which a P-channel thin film transistor (205) which is always in the ON state is inserted between them. The P-channel type thin film transistor causes a voltage drop, and the source electrode is grounded to GND.
It is possible to prevent deterioration of the characteristics of the channel type thin film transistor (203). A plurality of P-channel type thin film transistors (205) to be inserted may be connected. In this embodiment, since the N-channel type thin film transistor (204) and the P-channel type thin film transistor (205) are inserted in FIG. 1A, it is different from the one shown in FIG. There is no.
【００１９】〔実施例６〕図２（ｂ）に示すのは、薄膜
トランジスタで構成されるインバータ回路において、図
１（ｃ）で示すインバータ回路の２個のＮチャネル型薄
膜トランジスタ（１０５、１０３）の間に、常時ＯＮ状
態にしたＰチャネル型薄膜トランジスタ（２０５）を挿
入した例である。この該Ｐチャネル型薄膜トランジスタ
により電圧降下をし、ＧＮＤにソース電極を接地したＮ
チャネル型薄膜トランジスタ（２０３）の特性の劣化を
防止することができる。尚、挿入するＰチャネル型薄膜
トランジスタ（２０５）の数は複数個接続しても構わな
い。本実施例では、図１（ａ）にＮチャネル型薄膜トラ
ンジスタ（２０６）およびＰチャネル型薄膜トランジス
タ（２０５）が挿入されたものであるので、図１０に示
す構造を基本としたものであることに違いはない。[Embodiment 6] FIG. 2B shows an inverter circuit composed of thin film transistors, in which two N-channel thin film transistors (105, 103) of the inverter circuit shown in FIG. 1C are used. This is an example in which a P-channel thin film transistor (205) which is always in the ON state is inserted between them. The P-channel type thin film transistor causes a voltage drop, and the source electrode is grounded to GND.
It is possible to prevent deterioration of the characteristics of the channel type thin film transistor (203). A plurality of P-channel type thin film transistors (205) to be inserted may be connected. In this embodiment, since the N-channel type thin film transistor (206) and the P-channel type thin film transistor (205) are inserted in FIG. 1A, it is different from the one shown in FIG. There is no.
【００２０】〔実施例７〕図２（ｃ）に示すのは、薄膜
トランジスタで構成されるインバータ回路において、図
１（ｄ）で示すインバータ回路のＰチャネル型薄膜トラ
ンジスタ（１０６）とＮチャネル型薄膜トランジスタ
（１０３）の間に、該インバータ回路の入力信号を印加
したＮチャネル型薄膜トランジスタ（２０８）を挿入し
た例である。このＮチャネル型薄膜トランジスタにより
電圧降下をし、ＧＮＤにソース電極を接地したＮチャネ
ル型薄膜トランジスタ（２０３）の特性の劣化を防止す
ることができる。尚、挿入するＮチャネル型薄膜トラン
ジスタ（２０８）の数は複数個接続しても構わない。本
実施例では、図１（ａ）にＮチャネル型薄膜トランジス
タ（２０８）およびＰチャネル型薄膜トランジスタ（２
０７）が挿入されたものであるので、図１０に示す構造
を基本としたものであることに違いはない。[Embodiment 7] FIG. 2 (c) shows an inverter circuit composed of thin film transistors. In the inverter circuit shown in FIG. 1 (d), the P channel type thin film transistor 106 and the N channel type thin film transistor ( This is an example in which an N-channel thin film transistor (208) to which an input signal of the inverter circuit is applied is inserted between 103). This N-channel type thin film transistor causes a voltage drop, and it is possible to prevent deterioration of the characteristics of the N-channel type thin film transistor (203) in which the source electrode is grounded to GND. A plurality of N-channel type thin film transistors (208) to be inserted may be connected. In this embodiment, FIG. 1A shows an N-channel thin film transistor (208) and a P-channel thin film transistor (2).
07) is inserted, there is no difference that it is based on the structure shown in FIG.
【００２１】〔実施例８〕図２（ｄ）に示すのは、薄膜
トランジスタで構成されるインバータ回路において、図
１（ｄ）で示すインバータ回路のＰチャネル型薄膜トラ
ンジスタ（１０６）とＮチャネル型薄膜トランジスタ
（１０３）の間に、常時ＯＮ状態にしたＮチャネル型薄
膜トランジスタ（２０８）を挿入した例である。この該
Ｎチャネル型薄膜トランジスタにより電圧降下をし、Ｇ
ＮＤにソース電極を接地したＮチャネル型薄膜トランジ
スタ（２０３）の特性の劣化を防止することができる。
尚、挿入するＮチャネル型薄膜トランジスタ（２０８）
の数は複数個接続しても構わない。本実施例では、図１
（ａ）にＮチャネル型薄膜トランジスタ（２０８）およ
びＰチャネル型薄膜トランジスタ（２０７）が挿入され
たものであるので、図１０に示す構造を基本としたもの
であることに違いはない。[Embodiment 8] FIG. 2D shows an inverter circuit composed of thin film transistors. In the inverter circuit shown in FIG. 1D, the P-channel type thin film transistor 106 and the N-channel type thin film transistor of the inverter circuit shown in FIG. This is an example in which an N-channel thin film transistor (208) that is always in the ON state is inserted between 103). This N-channel type thin film transistor causes a voltage drop and G
It is possible to prevent the deterioration of the characteristics of the N-channel type thin film transistor (203) whose source electrode is grounded to ND.
The N-channel thin film transistor (208) to be inserted
A plurality of may be connected. In this embodiment, FIG.
Since the N-channel type thin film transistor (208) and the P-channel type thin film transistor (207) are inserted in (a), there is no difference that it is based on the structure shown in FIG.
【００２２】〔実施例９〕図３（ａ）に示すのは、薄膜
トランジスタで構成されるインバータ回路において、Ｐ
チャネル型薄膜トランジスタ（３０１）とＮチャネル型
薄膜トランジスタ（３０２）の間にＮチャネル型薄膜ト
ランジスタ（３０３）とＰチャネル型薄膜トランジスタ
（３０４）を挿入した例である。前記Ｎチャネル型薄膜
トランジスタ（３０３）は、該インバータ回路の入力信
号が印加され、前記Ｐチャネル型薄膜トランジスタ（３
０４）は常時ＯＮ状態にされている。そのため、上記２
個の挿入された薄膜トランジスタの電圧降下により、Ｇ
ＮＤにソース電極を接地したＮチャネル形薄膜トランジ
スタ（３０２）の特性の劣化を防止することができる。
尚、挿入するＮチャネル型薄膜トランジスタ（３０
３）、Ｐチャネル型薄膜トランジスタ（３０４）の数は
複数個接続しても構わない。[Embodiment 9] FIG. 3A shows an inverter circuit composed of thin film transistors, in which P
In this example, an N-channel type thin film transistor (303) and a P-channel type thin film transistor (304) are inserted between the channel type thin film transistor (301) and the N channel type thin film transistor (302). An input signal of the inverter circuit is applied to the N-channel thin film transistor (303), and the P-channel thin film transistor (3) is applied.
04) is always on. Therefore, the above 2
Due to the voltage drop of the inserted thin film transistors, G
It is possible to prevent deterioration of the characteristics of the N-channel thin film transistor (302) whose source electrode is grounded to ND.
The N-channel thin film transistor (30
3) The number of P-channel type thin film transistors (304) may be plural.
【００２３】〔実施例１０〕図３（ｂ）に示すのは、薄
膜トランジスタで構成されるインバータ回路において、
Ｐチャネル型薄膜トランジスタ（３０１）とＮチャネル
形薄膜トランジスタ（３０２）の間にＮチャネル型薄膜
トランジスタ（３０５）とＰチャネル型薄膜トランジス
タ（３０４）を挿入した例である。前記Ｎチャネル型・
Ｐチャネル型両薄膜トランジスタ（３０５、３０４）
は、常時ＯＮ状態にされている。そのため、上記２個の
挿入された薄膜トランジスタの電圧降下により、ＧＮＤ
にソース電極を接地したＮチャネル形薄膜トランジスタ
（３０２）の特性の劣化を防止することができる。尚、
挿入するＮチャネル型薄膜トランジスタ（３０５）、Ｐ
チャネル型薄膜トランジスタ（３０４）の数は複数個接
続しても構わない。[Embodiment 10] FIG. 3B shows an inverter circuit composed of thin film transistors.
In this example, an N-channel thin film transistor (305) and a P-channel thin film transistor (304) are inserted between a P-channel thin film transistor (301) and an N-channel thin film transistor (302). The N channel type
Both P-channel type thin film transistors (305, 304)
Is always on. Therefore, due to the voltage drop of the two inserted thin film transistors, the GND
It is possible to prevent deterioration of the characteristics of the N-channel thin film transistor (302) whose source electrode is grounded. still,
N-channel type thin film transistor (305) to be inserted, P
A plurality of channel type thin film transistors (304) may be connected.
【００２４】〔実施例１１〕図３（ｃ）に示すのは、薄
膜トランジスタで構成されるインバータ回路において、
Ｐチャネル型薄膜トランジスタ（３０１）とＮチャネル
型薄膜トランジスタ（３０２）の間にＮチャネル型薄膜
トランジスタ（３０６）を挿入した例である。前記Ｎチ
ャネル型薄膜トランジスタ（３０６）は、該インバータ
回路の入力信号が印加されている。そのため上記挿入さ
れた薄膜トランジスタの電圧降下により、ＧＮＤにソー
ス電極を接地したＮチャネル型薄膜トランジスタ（３０
２）の特性の劣化を防止することができる。尚、挿入す
るＮチャネル型薄膜トランジスタ（３０６）の数は複数
個接続しても構わない。[Embodiment 11] FIG. 3C shows an inverter circuit composed of thin film transistors.
In this example, an N-channel thin film transistor (306) is inserted between a P-channel thin film transistor (301) and an N-channel thin film transistor (302). An input signal of the inverter circuit is applied to the N-channel thin film transistor (306). Therefore, due to the voltage drop of the inserted thin film transistor, an N channel type thin film transistor (30
It is possible to prevent the deterioration of the characteristics of 2). A plurality of N-channel thin film transistors (306) to be inserted may be connected.
【００２５】〔実施例１２〕図７（ａ）に示すのは、薄
膜トランジスタで構成されるＮＡＮＤ回路において、２
個のＮチャネル型薄膜トランジスタ（７０１、７０２）
の間に、常時ＯＮ状態にされたＮチャネル型薄膜トラン
ジスタ（７０３）を挿入した例である。この場合では、
Ｎチャネル型薄膜トランジスタ（７０３）の電圧降下に
より、ＧＮＤにソース電極を接地したＮチャネル型薄膜
トランジスタ（７０２）の特性の劣化を防止することが
できる。尚、挿入するＮチャネル型薄膜トランジスタ
（７０３）の数は複数個接続しても構わない。[Embodiment 12] FIG. 7A shows a NAND circuit composed of thin film transistors.
N-channel thin film transistors (701, 702)
In this example, an N-channel thin film transistor (703) that is always turned on is inserted between the two. In this case,
Due to the voltage drop of the N-channel type thin film transistor (703), it is possible to prevent the deterioration of the characteristics of the N-channel type thin film transistor (702) in which the source electrode is grounded to GND. A plurality of N-channel thin film transistors (703) to be inserted may be connected.
【００２６】〔実施例１３〕図７（ｂ）に示すのは、薄
膜トランジスタで構成されるＮＡＮＤ回路において、２
個のＮチャネル型薄膜トランジスタ（７０４、７０２）
の間に、Ｎチャネル型薄膜トランジスタ（７０５）を挿
入し、該挿入したＮチャネル型薄膜トランジスタ（７０
５）と入力端子Ａ、即ちＮチャネル型薄膜トランジスタ
（７０４）と接続した例である。この場合では、Ｎチャ
ネル型薄膜トランジスタ（７０５）の電圧降下により、
ＧＮＤにソース電極を接地したＮチャネル型薄膜トラン
ジスタ（７０２）の特性の劣化を防止することができ
る。尚、挿入するＮチャネル型薄膜トランジスタ（７０
５）の数は複数個接続しても構わない。[Embodiment 13] FIG. 7B shows a NAND circuit composed of thin film transistors.
N-channel thin film transistors (704, 702)
An N-channel thin film transistor (705) is inserted between the two, and the inserted N-channel thin film transistor (70)
5) is connected to the input terminal A, that is, the N-channel type thin film transistor (704). In this case, due to the voltage drop of the N-channel thin film transistor (705),
It is possible to prevent deterioration of the characteristics of the N-channel thin film transistor (702) in which the source electrode is grounded to GND. The N-channel thin film transistor (70
A plurality of 5) may be connected.
【００２７】〔実施例１４〕図７（ｃ）に示すのは、薄
膜トランジスタで構成されるＮＡＮＤ回路において、２
個のＮチャネル型薄膜トランジスタ（７０１、７０６）
の間に、Ｎチャネル型薄膜トランジスタ（７０７）を挿
入し、該挿入したＮチャネル型薄膜トランジスタ（７０
７）と入力端子Ｂ、即ちＮチャネル型薄膜トランジスタ
（７０６）と接続した例である。この場合では、Ｎチャ
ネル型薄膜トランジスタ（７０７）の電圧降下により、
ＧＮＤにソース電極を接地したＮチャネル型薄膜トラン
ジスタ（７０６）の特性の劣化を防止することができ
る。尚、挿入するＮチャネル型薄膜トランジスタ（７０
７）の数は複数個接続しても構わない。[Embodiment 14] FIG. 7C shows a NAND circuit composed of thin film transistors.
N-channel thin film transistors (701, 706)
An N-channel thin film transistor (707) is inserted between the two, and the inserted N-channel thin film transistor (70)
7) is connected to the input terminal B, that is, the N-channel thin film transistor (706). In this case, due to the voltage drop of the N-channel thin film transistor (707),
It is possible to prevent the deterioration of the characteristics of the N-channel thin film transistor (706) in which the source electrode is grounded to GND. The N-channel thin film transistor (70
A plurality of 7) may be connected.
【００２８】〔実施例１５〕図７（ｄ）に示すのは、薄
膜トランジスタで構成されるＮＡＮＤ回路において、２
個のＮチャネル型薄膜トランジスタ（７０１、７０２）
の間に、常時ＯＮ状態にされたＰチャネル型薄膜トラン
ジスタ（７０８）を挿入した例である。この場合では、
Ｐチャネル型薄膜トランジスタ（７０８）の電圧降下に
より、ＧＮＤにソース電極を接地したＮチャネル型薄膜
トランジスタ（７０２）の特性の劣化を防止することが
できる。尚、挿入するＰチャネル型薄膜トランジスタ
（７０８）の数は複数個接続しても構わない。[Embodiment 15] FIG. 7D shows a NAND circuit composed of thin film transistors.
N-channel thin film transistors (701, 702)
In this example, a P-channel thin film transistor (708) that is always turned on is inserted between the two. In this case,
Due to the voltage drop of the P-channel type thin film transistor (708), it is possible to prevent the deterioration of the characteristics of the N-channel type thin film transistor (702) in which the source electrode is grounded to GND. A plurality of P-channel type thin film transistors (708) to be inserted may be connected.
【００２９】〔実施例１６〕図８（ａ）に示すのは、薄
膜トランジスタで構成されるＮＡＮＤ回路において、図
７（ｂ）で示すＮＡＮＤ回路の２個のＮチャネル型薄膜
トランジスタ（７０４、７０５）の間に、常時ＯＮ状態
にされたＮチャネル型薄膜トランジスタ（８０３）を挿
入した例である。この場合では、Ｎチャネル型薄膜トラ
ンジスタ（８０３、８０４）の電圧降下により、ＧＮＤ
にソース電極を接地したＮチャネル型薄膜トランジスタ
（８０２）の特性の劣化を防止することができる。尚、
挿入するＮチャネル型薄膜トランジスタ（８０３）の数
は複数個接続しても構わない。[Embodiment 16] FIG. 8A shows a NAND circuit composed of thin film transistors, in which two N-channel thin film transistors (704, 705) of the NAND circuit shown in FIG. 7B are used. This is an example in which an N-channel thin film transistor (803) which is always turned on is inserted between them. In this case, due to the voltage drop of the N-channel thin film transistors (803, 804), the GND
It is possible to prevent the deterioration of the characteristics of the N-channel thin film transistor (802) whose source electrode is grounded. still,
A plurality of N-channel thin film transistors (803) to be inserted may be connected.
【００３０】〔実施例１７〕図８（ｂ）に示すのは、薄
膜トランジスタで構成されるＮＡＮＤ回路において、図
７（ｂ）で示すＮＡＮＤ回路の２個のＮチャネル型薄膜
トランジスタ（７０４、７０５）の間に、常時ＯＮ状態
にされたＰチャネル型薄膜トランジスタ（８０５）を挿
入した例である。この場合では、Ｎチャネル型薄膜トラ
ンジスタ（８０４）・Ｐチャネル型薄膜トランジスタ
（８０５）の電圧降下により、ＧＮＤにソース電極を接
地したＮチャネル型薄膜トランジスタ（８０２）の特性
の劣化を防止することができる。尚、挿入するＰチャネ
ル型薄膜トランジスタ（８０５）の数は複数個接続して
も構わない。[Embodiment 17] FIG. 8B shows a NAND circuit composed of thin film transistors, in which two N-channel thin film transistors (704, 705) of the NAND circuit shown in FIG. 7B are used. This is an example in which a P-channel type thin film transistor (805) which is always turned on is inserted between them. In this case, the voltage drop of the N-channel type thin film transistor (804) and the P-channel type thin film transistor (805) can prevent deterioration of the characteristics of the N-channel type thin film transistor (802) in which the source electrode is grounded to GND. A plurality of P-channel type thin film transistors (805) to be inserted may be connected.
【００３１】〔実施例１８〕図８（ｃ）に示すのは、薄
膜トランジスタで構成されるＮＡＮＤ回路において、図
７（ｃ）で示すＮＡＮＤ回路の２個のＮチャネル型薄膜
トランジスタ（７０６、７０７）の間に、常時ＯＮ状態
にされたＮチャネル型薄膜トランジスタ（８０８）を挿
入した例である。この場合では、Ｎチャネル型薄膜トラ
ンジスタ（８０７、８０８）の電圧降下により、ＧＮＤ
にソース電極を接地したＮチャネル型薄膜トランジスタ
（８０６）の特性の劣化を防止することができる。尚、
挿入するＮチャネル型薄膜トランジスタ（８０８）の数
は複数個接続しても構わない。[Embodiment 18] FIG. 8C shows a NAND circuit composed of thin film transistors, in which two N-channel thin film transistors (706, 707) of the NAND circuit shown in FIG. 7C are used. In this example, an N-channel thin film transistor (808) that is always turned on is inserted between them. In this case, the voltage drop of the N-channel type thin film transistors (807, 808) causes the GND.
It is possible to prevent the deterioration of the characteristics of the N-channel thin film transistor (806) whose source electrode is grounded. still,
A plurality of N-channel thin film transistors (808) to be inserted may be connected.
【００３２】〔実施例１９〕図８（ｄ）に示すのは、薄
膜トランジスタで構成されるＮＡＮＤ回路において、図
７（ｃ）で示すＮＡＮＤ回路の２個のＮチャネル型薄膜
トランジスタ（７０６、７０７）の間に、常時ＯＮ状態
にされたＰチャネル型薄膜トランジスタ（８０９）を挿
入した例である。この場合では、Ｎチャネル型薄膜トラ
ンジスタ（８０７）・Ｐチャネル型薄膜トランジスタ
（８０９）の電圧降下により、ＧＮＤにソース電極を接
地したＮチャネル型薄膜トランジスタ（８０６）の特性
の劣化を防止することができる。尚、挿入するＰチャネ
ル型薄膜トランジスタ（８０９）の数は複数個接続して
も構わない。[Embodiment 19] FIG. 8D shows a NAND circuit composed of thin film transistors, in which two N-channel thin film transistors (706, 707) of the NAND circuit shown in FIG. 7C are used. This is an example in which a P-channel type thin film transistor (809) which is always turned on is inserted between them. In this case, the voltage drop of the N-channel type thin film transistor (807) and the P-channel type thin film transistor (809) can prevent deterioration of the characteristics of the N-channel type thin film transistor (806) in which the source electrode is grounded to GND. A plurality of P-channel type thin film transistors (809) to be inserted may be connected.
【００３３】〔実施例２０〕図９に示すのは、薄膜トラ
ンジスタで構成されるＮＡＮＤ回路において、２個のＮ
チャネル型薄膜トランジスタ（９０１、９０２）の間
に、２個のＮチャネル型薄膜トランジスタ（９０３、９
０４）を挿入した例である。この場合、入力Ａ、Ｂに対
して薄膜トランジスタを交差して接続（Ｎチャネル型薄
膜トランジスタ９０１と９０４、Ｎチャネル型薄膜トラ
ンジスタ９０２と９０３）している。Ｎチャネル型薄膜
トランジスタ（９０３、９０４）の電圧降下により、Ｇ
ＮＤにソース電極を接地したＮチャネル型薄膜トランジ
スタ（９０２）の特性の劣化を防止することができる。
尚、挿入するＮチャネル型薄膜トランジスタの数は複数
個接続しても構わない。[Embodiment 20] FIG. 9 shows that in a NAND circuit composed of thin film transistors, two N
Two N-channel type thin film transistors (903, 9) are provided between the channel type thin film transistors (901, 902).
04) is inserted. In this case, the thin film transistors are connected to the inputs A and B by crossing (N-channel thin film transistors 901 and 904, N-channel thin film transistors 902 and 903). Due to the voltage drop of the N-channel type thin film transistors (903, 904), G
It is possible to prevent deterioration of the characteristics of the N-channel thin film transistor (902) in which the source electrode is grounded to ND.
The number of N-channel thin film transistors to be inserted may be plural.
【００３４】[0034]
【発明の効果】本発明に示されるように、ＧＮＤにソー
ス電極を接地したＮチャネル型薄膜トランジスタのドレ
イン電極にＮチャネル型またはＰチャネル型の薄膜トラ
ンジスタを接続することにより、電圧降下を生じさせ、
前記ＧＮＤにソース電極を接地したＮチャネル型薄膜ト
ランジスタのドレイン近傍の電界が弱めることができ
る。そして、該Ｎチャネル型薄膜トランジスタの特性の
劣化を防止できる。そして、それに伴い、薄膜半導体集
積回路の信頼性も向上させることができる。As shown in the present invention, a voltage drop is caused by connecting an N-channel or P-channel thin film transistor to the drain electrode of an N-channel thin film transistor whose source electrode is grounded to GND.
The electric field near the drain of the N-channel thin film transistor having the source electrode grounded to the GND can be weakened. Then, deterioration of the characteristics of the N-channel thin film transistor can be prevented. Along with this, the reliability of the thin film semiconductor integrated circuit can be improved.
【図１】 本発明による薄膜半導体集積回路における薄
膜トランジスタによるトランスミッションゲート回路を
使用したインバータ回路図の例を示す。FIG. 1 shows an example of an inverter circuit diagram using a transmission gate circuit using thin film transistors in a thin film semiconductor integrated circuit according to the present invention.
【図２】 本発明による薄膜半導体集積回路における薄
膜トランジスタによるトランスミッションゲート回路を
使用し構成したインバータ回路図の例を示す。FIG. 2 shows an example of an inverter circuit diagram configured using a transmission gate circuit using thin film transistors in a thin film semiconductor integrated circuit according to the present invention.
【図３】 本発明による薄膜半導体集積回路における薄
膜トランジスタによるＮチャネル型薄膜トランジスタま
たはＰチャネル型薄膜トランジスタを挿入して構成した
インバータ回路図の例を示す。FIG. 3 shows an example of an inverter circuit diagram configured by inserting an N-channel type thin film transistor or a P-channel type thin film transistor by a thin film transistor in a thin film semiconductor integrated circuit according to the present invention.
【図４】 従来の薄膜半導体集積回路におけるインバー
タ回路図の例を示す。FIG. 4 shows an example of an inverter circuit diagram in a conventional thin film semiconductor integrated circuit.
【図５】 従来の薄膜半導体集積回路におけるＮチャネ
ル型薄膜トランジスタのチャネルの劣化の例を示す。FIG. 5 shows an example of channel deterioration of an N-channel thin film transistor in a conventional thin film semiconductor integrated circuit.
【図６】 従来の薄膜半導体集積回路におけるＮチャネ
ル型薄膜トランジスタの特性の劣化が生じた場合のＶDS
−ＩD を示す。FIG. 6 shows V DS when the characteristics of an N-channel thin film transistor in a conventional thin film semiconductor integrated circuit are deteriorated.
-Indicates I D.
【図７】 本発明による薄膜半導体集積回路における薄
膜トランジスタによるＮチャネル型薄膜トランジスタと
Ｐチャネル型薄膜トランジスタを挿入して構成したＮＡ
ＮＤ回路図の例を示す。FIG. 7 is an NA formed by inserting an N-channel type thin film transistor and a P-channel type thin film transistor using thin film transistors in a thin film semiconductor integrated circuit according to the present invention.
An example of an ND circuit diagram is shown.
【図８】 本発明による薄膜半導体集積回路における薄
膜トランジスタによるＮチャネル型薄膜トランジスタと
Ｐチャネル型薄膜トランジスタを挿入して構成したＮＡ
ＮＤ回路図の例を示す。FIG. 8 is an NA formed by inserting an N-channel type thin film transistor and a P-channel type thin film transistor using thin film transistors in a thin film semiconductor integrated circuit according to the present invention.
An example of an ND circuit diagram is shown.
【図９】 本発明による薄膜半導体集積回路における薄
膜トランジスタによるＮチャネル型薄膜トランジスタ挿
入して構成したＮＡＮＤ回路図の例を示す。FIG. 9 shows an example of a NAND circuit diagram configured by inserting an N-channel type thin film transistor by a thin film transistor in a thin film semiconductor integrated circuit according to the present invention.
【図１０】 本発明による薄膜半導体集積回路における
薄膜トランジスタによるトランスミッションゲート回路
を使用し構成したインバータ回路のレイアウトの例を示
す。FIG. 10 shows an example of the layout of an inverter circuit configured using a transmission gate circuit using thin film transistors in a thin film semiconductor integrated circuit according to the present invention.
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/336 H01L 21/8238 H01L 27/08 331 H01L 27/092 H03K 19/0948 ─────────────────────────────────────────────────── ─── Continuation of front page (58) Fields surveyed (Int.Cl. 7 , DB name) H01L 29/786 H01L 21/336 H01L 21/8238 H01L 27/08 331 H01L 27/092 H03K 19/0948
Claims (9)
と、Ｎチャネル型の第２の薄膜トランジスタとを有する
インバータ回路を有し、 前記第１の薄膜トランジスタのソースは前記インバータ
回路の第１の電源端子に接続され、 前記第１の薄膜トランジスタのドレインは前記インバー
タ回路の出力端子に接続され、 前記第２の薄膜トランジスタのソースは前記インバータ
回路の第２の電源端子に接続され、 前記第２の薄膜トランジスタのドレインはＮチャネル型
の第３の薄膜トランジスタのソースに接続され、 前記第３の薄膜トランジスタのドレインは前記インバー
タ回路の出力端子と接続され、 前記第２の電源端子には前記第１の電源端子よりも低い
電位が与えられる 薄膜半導体集積回路であって、 前記第１の薄膜トランジスタのゲート、前記第２の薄膜
トランジスタのゲート及び前記第３の薄膜トランジスタ
のゲートは、前記インバータ回路の入力端子に接続され
ていることを特徴とする薄膜半導体集積回路。1. An inverter circuit having a P-channel first thin film transistor and an N-channel second thin film transistor, wherein a source of the first thin film transistor is connected to a first power supply terminal of the inverter circuit. The drain of the first thin film transistor is connected to the output terminal of the inverter circuit, the source of the second thin film transistor is connected to the second power supply terminal of the inverter circuit, and the drain of the second thin film transistor is connected. is connected to the N-channel type third source of the thin film transistor, the drain of the third thin film transistor is connected to the output terminal of the inverter circuit, wherein the second power supply terminal is lower than the first power supply terminal
A thin film semiconductor integrated circuit to which a potential is applied , wherein the gate of the first thin film transistor, the gate of the second thin film transistor and the gate of the third thin film transistor are connected to an input terminal of the inverter circuit. Characteristic thin film semiconductor integrated circuit.
と、Ｎチャネル型の第２の薄膜トランジスタとを有する
インバータ回路を有し、 前記第１の薄膜トランジスタのソースは前記インバータ
回路の第１の電源端子に接続され、 前記第１の薄膜トランジスタのドレインは前記インバー
タ回路の出力端子に接続され、 前記第２の薄膜トランジスタのソースは前記インバータ
回路の第２の電源端子に接続され、 前記第２の薄膜トランジスタのドレインはＮチャネル型
の第３の薄膜トランジスタのソースに接続され、 前記第３の薄膜トランジスタのドレインは前記インバー
タ回路の出力端子と接続され、 前記第１の電源端子には接地電位より高い電位が与えら
れ、 前記第２の電源端子には接地電位が与えられる薄膜半導
体集積回路であって、前記第１の薄膜トランジスタのゲ
ート、前記第２の薄膜トランジスタのゲート及び前記第
３の薄膜トランジスタのゲートは、前記インバータ回路
の入力端子に接続されていることを特徴とする薄膜半導
体集積回路。2. An inverter circuit having a P-channel first thin film transistor and an N-channel second thin film transistor, wherein a source of the first thin film transistor is connected to a first power supply terminal of the inverter circuit. The drain of the first thin film transistor is connected to the output terminal of the inverter circuit, the source of the second thin film transistor is connected to the second power supply terminal of the inverter circuit, and the drain of the second thin film transistor is connected. A source of an N-channel type third thin film transistor is connected, a drain of the third thin film transistor is connected to an output terminal of the inverter circuit, and a potential higher than a ground potential is applied to the first power supply terminal, A thin film semiconductor integrated circuit in which a ground potential is applied to the second power supply terminal, First thin film transistor of the gate, the second thin film transistor and the gate of the third thin film transistor gate, a thin film semiconductor integrated circuit, characterized in that connected to the input terminal of the inverter circuit.
と、Ｎチャネル型の第２の薄膜トランジスタとを有する
インバータ回路を有し、 前記第１の薄膜トランジスタのドレインは前記インバー
タ回路の出力端子に接続され、 前記第２の薄膜トランジスタのドレインは、直列に接続
されたＰチャネル型の第３の薄膜トランジスタとＮチャ
ネル型の第４の薄膜トランジスタとを順に介して、前記
インバータ回路の出力端子と接続され、 前記第１の薄膜トランジスタのソースは第１の電源端子
に接続され、前記第２の薄膜トランジスタのソースは第
２の電源端子に接続され、前記第２の電源端子には前記
第１の電源端子よりも低い電位が与えられる 薄膜半導体
集積回路であって、 前記第１の薄膜トランジスタのゲート、前記第２の薄膜
トランジスタのゲート及び前記第４の薄膜トランジスタ
のゲートは、前記インバータ回路の入力端子に接続さ
れ、 前記第３の薄膜トランジスタのゲートは、所定の電位を
与える端子に接続され、 前記所定の電位によって、前記第３の薄膜トランジスタ
は常時ＯＮ状態となることを特徴とする薄膜半導体集積
回路。3. An inverter circuit having a P-channel first thin film transistor and an N-channel second thin film transistor, wherein a drain of the first thin film transistor is connected to an output terminal of the inverter circuit, the drain of the second thin film transistor, and a fourth thin film transistor of the third thin film transistor and the N-channel P-channel type connected in series through sequentially connected to the output terminal of the inverter circuit, the first The source of the thin film transistor is the first power supply terminal
And the source of the second thin film transistor is
2 is connected to the power supply terminal, and the second power supply terminal is connected to
A thin film semiconductor integrated circuit to which a potential lower than that of a first power supply terminal is applied , wherein the gate of the first thin film transistor, the gate of the second thin film transistor and the gate of the fourth thin film transistor are input to the inverter circuit. A thin film semiconductor integrated circuit connected to a terminal, a gate of the third thin film transistor is connected to a terminal for applying a predetermined potential, and the third thin film transistor is always turned on by the predetermined potential. .
と、Ｎチャネル型の第２の薄膜トランジスタとを有する
インバータ回路を有し、 前記第１の薄膜トランジスタのドレインは前記インバー
タ回路の出力端子に接続され、 前記第２の薄膜トランジスタのドレインは、直列に接続
されたＰチャネル型の第３の薄膜トランジスタとＮチャ
ネル型の第４の薄膜トランジスタとを順に介して、前記
インバータ回路の出力端子と接続され、 前記第１の薄膜トランジスタのソースは第１の電源端子
に接続され、前記第２の薄膜トランジスタのソースは第
２の電源端子に接続され、前記第２の電源端子には前記
第１の電源端子よりも低い電位が与えられる 薄膜半導体
集積回路であって、 前記第１の薄膜トランジスタのゲート及び前記第２の薄
膜トランジスタのゲートは、前記インバータ回路の入力
端子に接続され、 前記第３の薄膜トランジスタのゲートは、第１の電位を
与える第１の端子に接続され、 前記第４の薄膜トランジスタのゲートは、第２の電位を
与える第２の端子に接続され、 前記第１の電位によって、前記第３の薄膜トランジスタ
は常時ＯＮ状態となり、 前記第２の電位によって、前記第４の薄膜トランジスタ
は常時ＯＮ状態となることを特徴とする薄膜半導体集積
回路。4. An inverter circuit having a P-channel first thin film transistor and an N-channel second thin film transistor, wherein the drain of the first thin film transistor is connected to an output terminal of the inverter circuit. the drain of the second thin film transistor, and a fourth thin film transistor of the third thin film transistor and the N-channel P-channel type connected in series through sequentially connected to the output terminal of the inverter circuit, the first The source of the thin film transistor is the first power supply terminal
And the source of the second thin film transistor is
2 is connected to the power supply terminal, and the second power supply terminal is connected to
A thin film semiconductor integrated circuit to which a potential lower than that of a first power supply terminal is applied , wherein a gate of the first thin film transistor and a gate of the second thin film transistor are connected to an input terminal of the inverter circuit, The gate of the thin film transistor is connected to a first terminal that provides a first potential, the gate of the fourth thin film transistor is connected to a second terminal that provides a second potential, and the first potential causes: The thin film semiconductor integrated circuit, wherein the third thin film transistor is always turned on, and the fourth thin film transistor is always turned on by the second potential.
と、Ｐチャネル型の第２の薄膜トランジスタと、Ｎチャ
ネル型の第３の薄膜トランジスタと、Ｎチャネル型の第
４の薄膜トランジスタとを有するＮＡＮＤ回路を有し、 前記第１の薄膜トランジスタのドレイン及び前記第２の
薄膜トランジスタのドレインは前記ＮＡＮＤ回路の出力
端子に接続され、 前記第３の薄膜トランジスタのドレインは、前記ＮＡＮ
Ｄ回路の出力端子に接続され、 前記第４の薄膜トランジスタのドレインは、Ｎチャネル
型またはＰチャネル型の第５の薄膜トランジスタを介し
て、前記第３の薄膜トランジスタのソースと接続され、 前記第１の薄膜トランジスタのソース及び前記第２の薄
膜トランジスタのソースは第１の電源端子に接続され、
前記第４の薄膜トランジスタのソースは第２の電源端子
に接続され、前記第２の電源端子には前記第１の電源端
子よりも低い電 位が与えられる 薄膜半導体集積回路であ
って、 前記第１の薄膜トランジスタのゲート及び前記第３の薄
膜トランジスタのゲートは、前記ＮＡＮＤ回路の第１の
入力端子に接続され、 前記第２の薄膜トランジスタのゲート及び前記第４の薄
膜トランジスタのゲートは、前記ＮＡＮＤ回路の第２の
入力端子に接続され、 前記第５の薄膜トランジスタのゲートは、所定の電位を
与える端子に接続され、 前記所定の電位によって、前記第５の薄膜トランジスタ
は常時ＯＮ状態となることを特徴とする薄膜半導体集積
回路。5. A NAND circuit having a P-channel first thin film transistor, a P-channel second thin film transistor, an N-channel third thin film transistor, and an N-channel fourth thin film transistor is provided. The drain of the first thin film transistor and the drain of the second thin film transistor are connected to the output terminal of the NAND circuit, and the drain of the third thin film transistor is connected to the NAN.
Is connected to the output terminal of the D circuit, the drain of the fourth thin film transistor via the fifth TFT of N-channel or P-channel type, is connected to the source of the third thin film transistor, the first thin film transistor Sauce and the second thin
The source of the membrane transistor is connected to the first power supply terminal,
The source of the fourth thin film transistor is the second power supply terminal.
And the second power supply terminal is connected to the first power supply end.
A thin film semiconductor integrated circuit low electric level is given than the child, the first thin film transistor and the gate of the third thin film transistor gate is connected to a first input terminal of the NAND circuit, the second The gate of the thin film transistor and the gate of the fourth thin film transistor are connected to the second input terminal of the NAND circuit, and the gate of the fifth thin film transistor is connected to a terminal for applying a predetermined potential, According to the fifth thin film transistor, the fifth thin film transistor is always turned on.
と、Ｐチャネル型の第２の薄膜トランジスタと、Ｎチャ
ネル型の第３の薄膜トランジスタと、Ｎチャネル型の第
４の薄膜トランジスタとを有するＮＡＮＤ回路を有し、 前記第１の薄膜トランジスタのドレイン及び前記第２の
薄膜トランジスタのドレインは前記ＮＡＮＤ回路の出力
端子に接続され、 前記第３の薄膜トランジスタのドレインは、前記ＮＡＮ
Ｄ回路の出力端子に接続され、 前記第４の薄膜トランジスタのドレインは、Ｎチャネル
型の第５の薄膜トランジスタを介して、前記第３の薄膜
トランジスタのソースと接続され、 前記第１の薄膜トランジスタのソース及び前記第２の薄
膜トランジスタのソースは第１の電源端子に接続され、
前記第４の薄膜トランジスタのソースは第２の電源端子
に接続され、前記第２の電源端子には前記第１の電源端
子よりも低い電位が与えられる 薄膜半導体集積回路であ
って、 前記第１の薄膜トランジスタのゲート、前記第３の薄膜
トランジスタのゲート及び第５の薄膜トランジスタのゲ
ートは、前記ＮＡＮＤ回路の第１の入力端子に接続さ
れ、 前記第２の薄膜トランジスタのゲート及び前記第４の薄
膜トランジスタのゲートは、前記ＮＡＮＤ回路の第２の
入力端子に接続されることを特徴とする薄膜半導体集積
回路。6. A NAND circuit having a P-channel first thin film transistor, a P-channel second thin film transistor, an N-channel third thin film transistor, and an N-channel fourth thin film transistor is provided. The drain of the first thin film transistor and the drain of the second thin film transistor are connected to the output terminal of the NAND circuit, and the drain of the third thin film transistor is connected to the NAN.
Is connected to the output terminal of the D circuit, the drain of the fourth thin film transistor via the fifth TFT of the N-channel type, is connected to the source of the third thin film transistor, the source and said first thin film transistor Second thin
The source of the membrane transistor is connected to the first power supply terminal,
The source of the fourth thin film transistor is the second power supply terminal.
And the second power supply terminal is connected to the first power supply end.
A thin film semiconductor integrated circuit to which a potential lower than that of a child is applied , wherein the gate of the first thin film transistor, the gate of the third thin film transistor, and the gate of the fifth thin film transistor are connected to a first input terminal of the NAND circuit. The thin film semiconductor integrated circuit is connected, and the gate of the second thin film transistor and the gate of the fourth thin film transistor are connected to the second input terminal of the NAND circuit.
と、Ｐチャネル型の第２の薄膜トランジスタと、Ｎチャ
ネル型の第３の薄膜トランジスタと、Ｎチャネル型の第
４の薄膜トランジスタとを有するＮＡＮＤ回路を有し、 前記第１の薄膜トランジスタのドレイン及び前記第２の
薄膜トランジスタのドレインは前記ＮＡＮＤ回路の出力
端子に接続され、 前記第３の薄膜トランジスタのドレインは、前記ＮＡＮ
Ｄ回路の出力端子に接続され、 前記第４の薄膜トランジスタのドレインは、Ｎチャネル
型の第５の薄膜トランジスタを介して、前記第３の薄膜
トランジスタのソースと接続され、 前記第１の薄膜トランジスタのソース及び前記第２の薄
膜トランジスタのソースは第１の電源端子に接続され、
前記第４の薄膜トランジスタのソースは第２の電源端子
に接続され、前記第２の電源端子には前記第１の電源端
子よりも低い電位が与えられる 薄膜半導体集積回路であ
って、 前記第１の薄膜トランジスタのゲート及び第３の薄膜ト
ランジスタのゲートは、前記ＮＡＮＤ回路の第１の入力
端子に接続され、 前記第２の薄膜トランジスタのゲート、前記第４の薄膜
トランジスタのゲート及び前記第５の薄膜トランジスタ
のゲートは、前記ＮＡＮＤ回路の第２の入力端子に接続
されることを特徴とする薄膜半導体集積回路。7. A NAND circuit having a P-channel first thin film transistor, a P-channel second thin film transistor, an N-channel third thin film transistor, and an N-channel fourth thin film transistor is provided. The drain of the first thin film transistor and the drain of the second thin film transistor are connected to the output terminal of the NAND circuit, and the drain of the third thin film transistor is the NAN.
Is connected to the output terminal of the D circuit, the drain of the fourth thin film transistor via the fifth TFT of the N-channel type, is connected to the source of the third thin film transistor, the source and said first thin film transistor Second thin
The source of the membrane transistor is connected to the first power supply terminal,
The source of the fourth thin film transistor is the second power supply terminal.
And the second power supply terminal is connected to the first power supply end.
A thin film semiconductor integrated circuit to which a potential lower than that of a child is applied , wherein the gate of the first thin film transistor and the gate of the third thin film transistor are connected to a first input terminal of the NAND circuit, The gate, the gate of the fourth thin film transistor, and the gate of the fifth thin film transistor are connected to the second input terminal of the NAND circuit.
と、Ｐチャネル型の第２の薄膜トランジスタと、Ｎチャ
ネル型の第３の薄膜トランジスタと、Ｎチャネル型の第
４の薄膜トランジスタとを有するＮＡＮＤ回路を有し、 前記第１の薄膜トランジスタのドレイン及び前記第２の
薄膜トランジスタのドレインは前記ＮＡＮＤ回路の出力
端子に接続され、 前記第３の薄膜トランジスタのドレインは、前記ＮＡＮ
Ｄ回路の出力端子に接続され、 前記第４の薄膜トランジスタのドレインは、直列に接続
されたＮチャネル型の第５の薄膜トランジスタとＮチャ
ネル型またはＰチャネル型の第６の薄膜トランジスタと
を順に介して、前記第３の薄膜トランジスタのソースと
接続され、 前記第１の薄膜トランジスタのソース及び前記第２の薄
膜トランジスタのソースは第１の電源端子に接続され、
前記第４の薄膜トランジスタのソースは第２の 電源端子
に接続され、前記第２の電源端子には前記第１の電源端
子よりも低い電位が与えられる 薄膜半導体集積回路であ
って、 前記第１の薄膜トランジスタのゲート、前記第３の薄膜
トランジスタのゲート及び前記第５の薄膜トランジスタ
のゲートは、前記ＮＡＮＤ回路の第１の入力端子に接続
され、 前記第２の薄膜トランジスタのゲート及び前記第４の薄
膜トランジスタのゲートは、前記ＮＡＮＤ回路の第２の
入力端子に接続され、前記第６の薄膜トランジスタのゲ
ートは、所定の電位を与える端子に接続され、 前記所定の電位によって、前記第６の薄膜トランジスタ
は常時ＯＮ状態となることを特徴とする薄膜半導体集積
回路。8. A NAND circuit having a P-channel first thin film transistor, a P-channel second thin film transistor, an N-channel third thin film transistor, and an N-channel fourth thin film transistor is provided. The drain of the first thin film transistor and the drain of the second thin film transistor are connected to the output terminal of the NAND circuit, and the drain of the third thin film transistor is connected to the NAN.
The drain of the fourth thin film transistor is connected to the output terminal of the D circuit, and the drain of the fourth thin film transistor is connected in series with the fifth thin film transistor of N channel type and the sixth thin film transistor of N channel type or P channel type, It is connected to the source of the third thin film transistor, the source and the second thin of the first thin film transistor
The source of the membrane transistor is connected to the first power supply terminal,
The source of the fourth thin film transistor is the second power supply terminal.
And the second power supply terminal is connected to the first power supply end.
A thin film semiconductor integrated circuit to which a potential lower than that of a child is applied , wherein the gate of the first thin film transistor, the gate of the third thin film transistor, and the gate of the fifth thin film transistor are the first input terminal of the NAND circuit. The gate of the second thin film transistor and the gate of the fourth thin film transistor are connected to the second input terminal of the NAND circuit, and the gate of the sixth thin film transistor is connected to a terminal for applying a predetermined potential. A thin film semiconductor integrated circuit connected to the sixth thin film transistor, the sixth thin film transistor being always turned on by the predetermined potential.
と、Ｐチャネル型の第２の薄膜トランジスタと、Ｎチャ
ネル型の第３の薄膜トランジスタと、Ｎチャネル型の第
４の薄膜トランジスタとを有するＮＡＮＤ回路を有し、 前記第１の薄膜トランジスタのドレイン及び前記第２の
薄膜トランジスタのドレインは前記ＮＡＮＤ回路の出力
端子に接続され、 前記第３の薄膜トランジスタのドレインは、前記ＮＡＮ
Ｄ回路の出力端子に接続され、 前記第４の薄膜トランジスタのドレインは、直列に接続
されたＮチャネル型またはＰチャネル型の第５の薄膜ト
ランジスタとＮチャネル型の第６の薄膜トランジスタと
を順に介して、前記第３の薄膜トランジスタのソースと
接続され、 前記第１の薄膜トランジスタのソース及び前記第２の薄
膜トランジスタのソースは第１の電源端子に接続され、
前記第４の薄膜トランジスタのソースは第２の電源端子
に接続され、前記第２の電源端子には前記第１の電源端
子よりも低い電位が与えられる 薄膜半導体集積回路であ
って、 前記第１の薄膜トランジスタのゲート及び前記第３の薄
膜トランジスタのゲートは、前記ＮＡＮＤ回路の第１の
入力端子に接続され、 前記第２の薄膜トランジスタのゲート、前記第４の薄膜
トランジスタのゲート及び前記第６の薄膜トランジスタ
のゲートは、前記ＮＡＮＤ回路の第２の入力端子に接続
され、 前記第５の薄膜トランジスタのゲートは、所定の電位を
与える端子に接続され、 前記所定の電位によって、前記第５の薄膜トランジスタ
は常時ＯＮ状態となることを特徴とする薄膜半導体集積
回路。9. A NAND circuit having a P-channel first thin film transistor, a P-channel second thin film transistor, an N-channel third thin film transistor, and an N-channel fourth thin film transistor. The drain of the first thin film transistor and the drain of the second thin film transistor are connected to the output terminal of the NAND circuit, and the drain of the third thin film transistor is connected to the NAN.
The drain of the fourth thin film transistor is connected to the output terminal of the D circuit, and the fifth thin film transistor of the N channel type or the P channel type and the sixth thin film transistor of the N channel type, which are connected in series, are sequentially provided, It is connected to the source of the third thin film transistor, the source and the second thin of the first thin film transistor
The source of the membrane transistor is connected to the first power supply terminal,
The source of the fourth thin film transistor is the second power supply terminal.
And the second power supply terminal is connected to the first power supply end.
A thin film semiconductor integrated circuit to which a potential lower than that of a child is applied , wherein a gate of the first thin film transistor and a gate of the third thin film transistor are connected to a first input terminal of the NAND circuit, The gate of the thin film transistor, the gate of the fourth thin film transistor, and the gate of the sixth thin film transistor are connected to the second input terminal of the NAND circuit, and the gate of the fifth thin film transistor is connected to a terminal that applies a predetermined potential. A thin film semiconductor integrated circuit which is connected and in which the fifth thin film transistor is always turned on by the predetermined potential.
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Family Applications (1)
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