JP3408345B2 - Etching apparatus and etching method - Google Patents
Etching apparatus and etching methodInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、プラズマを有するエッ
チング装置及び方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an etching apparatus and method having a plasma.
【０００２】[0002]
【従来の技術】近年、半導体装置の高密度化や高集積化
に伴い、その高度の加工精度がますます求められるよう
になってきた。そのため、特にパターン精度が求められ
る工程では、陰極降下電位（セルフバイアス）を利用し
た反応性イオンエッチングが用いられている。2. Description of the Related Art In recent years, with the high density and high integration of semiconductor devices, high processing precision has been increasingly required. Therefore, reactive ion etching using a cathode fall potential (self-bias) is used particularly in a process in which pattern accuracy is required.
【０００３】図３に平行平板型の反応性イオンエッチン
グ装置を示す。反応ガスが供給されるチャンバ３４内に
は下部電極３１が設置され、この下部電極３１には、ブ
ロッキングキャパシタ３６を介して例えば１３．５６Ｍ
Ｈｚの高周波電力ＲＦを印加している。また、ウエハー
３３は前記下部電極３１上に配置されている。３５は下
部電極３１周りに配置された周辺リングである。上部電
極３２は前記下部電極３１上方にそれと平行に設置され
てアースされている。そして、チャンバー３４内に反応
ガスを流し、高周波電力を印加してウエハー３３に対す
るエッチングを行うと、プラズマ３７中で陰極降下電位
（セルフバイアスという）が発生する。FIG. 3 shows a parallel plate type reactive ion etching apparatus. A lower electrode 31 is installed in a chamber 34 to which a reaction gas is supplied, and the lower electrode 31 is connected to the lower electrode 31 via a blocking capacitor 36, for example, 13.56M.
A high frequency power RF of Hz is applied. The wafer 33 is arranged on the lower electrode 31. Reference numeral 35 is a peripheral ring arranged around the lower electrode 31. The upper electrode 32 is installed above the lower electrode 31 in parallel therewith and is grounded. Then, when a reaction gas is flown into the chamber 34 and high-frequency power is applied to etch the wafer 33, a cathode fall potential (called self-bias) is generated in the plasma 37.
【０００４】[0004]
【発明が解決しようとする課題】ところが、前記従来の
ものでは、エッチング状態で下部電極３１は上部電極３
２に対して負に帯電し、ウエハー３３に直流電圧が印加
される。その結果、ＭＯＳトランジスタ等に電荷が蓄積
され、その劣化や破壊を引き起こすことが問題になって
いる。However, in the above-mentioned conventional one, the lower electrode 31 becomes the upper electrode 3 in the etching state.
It is negatively charged with respect to 2, and a DC voltage is applied to the wafer 33. As a result, there is a problem in that charges are accumulated in the MOS transistor or the like and cause deterioration or destruction thereof.
【０００５】本発明は斯かる点に鑑みてなされたもの
で、その目的は、前記の問題を解決しようとすることに
ある。The present invention has been made in view of the above problems, and an object thereof is to solve the above problems.
【０００６】[0006]
【課題を解決するための手段】本発明は前記目的を達成
するため、平行平板型の反応性イオンエッチング装置に
おいて、ウエハーを空間を介して下部電極と平行に配置
することとした。In order to achieve the above object, the present invention provides a parallel plate type reactive ion etching apparatus in which a wafer is arranged in parallel with a lower electrode through a space.
【０００７】すなわち、請求項１の発明では、ブロッキ
ングコンデンサを介して高周波電力が供給される下部電
極の上方に、ＭＯＳトランジスタが形成されたウエハー
を設置し、このウエハーをプラズマを用いてエッチング
するようにしたエッチング装置として、前記下部電極と
前記ウエハーとの間に、静電容量を形成するための一定
の間隔を有する空間が設けられ、この空間は真空とされ
ていることを特徴とする。That is, according to the first aspect of the present invention, a wafer having a MOS transistor formed thereon is placed above the lower electrode to which high-frequency power is supplied via the blocking capacitor, and the wafer is etched using plasma. as an etching apparatus which, between the lower electrode and the wafer, the space having a predetermined distance to form an electrostatic capacitance is provided, this space is characterized by a Turkey is a vacuum.
【０００８】請求項２の発明では、前記請求項１の発明
と同様に、ブロッキングコンデンサを介して高周波電力
が供給される下部電極の上方に、ＭＯＳトランジスタが
形成されたウエハーを設置し、このウエハーをプラズマ
を用いてエッチングするようにしたエッチング装置とし
て、前記下部電極と前記ウエハーとの間に、静電容量を
形成するための一定の間隔を有する空間が設けられてい
る。 According to the invention of claim 2, the invention of claim 1
High frequency power through a blocking capacitor as well
Above the lower electrode where the
Place the formed wafer and plasma this wafer.
As an etching device for etching using
The capacitance between the lower electrode and the wafer.
There is a space with a constant spacing for forming
It
【０００９】そして、前記空間はＨｅガスが充填されて
おり、かつ前記下部電極とウエハーとの間隔は１０μｍ
〜２ｍｍ（１０μｍ以上でかつ２ｍｍ以下）の範囲とす
る。The space is filled with He gas.
Cage, and distance between the lower electrode and the wafer 10μm
˜2 mm (10 μm or more and 2 mm or less) .
【００１０】請求項３の発明では、前記請求項１の発明
において、ウエハーは、セラミックで構成された周辺リ
ングにより支持されていることとする。According to the invention of claim 3, the invention of claim 1
At, the wafer is supported by a peripheral ring made of ceramic.
【００１１】請求項４の発明では、ブロッキングコンデ
ンサを介して高周波電力が供給される下部電極の上方
に、ＭＯＳトランジスタが形成されたウエハーを前記下
部電極と一定の間隔を有する空間を介して平行に設置し
て、該ウエハーをドライエッチングするための方法とし
て、前記ドライエッチングは、前記プラズマ中で発生す
る直流電圧を、前記下部電極及び前記ウエハーの間の静
電容量と、前記ブロッキングコンデンサと、前記ウエハ
ーとに分散させて行い、前記空間を真空とすることを特
徴とする。In a fourth aspect of the present invention, a wafer having a MOS transistor formed above a lower electrode to which high-frequency power is supplied via a blocking capacitor is parallel to the lower electrode via a space having a constant distance. As a method for installing and dry-etching the wafer, the dry-etching includes direct current voltage generated in the plasma, capacitance between the lower electrode and the wafer, the blocking capacitor, and conducted by dispersing in the wafer, and wherein the vacuum and to Turkey the space.
【００１２】また、請求項５の発明では、前記請求項４
の発明と同様に、ブロッキングコンデンサを介して高周
波電力が供給される下部電極の上方に、ＭＯＳトランジ
スタが形成されたウエハーを前記下部電極と一定の間隔
を有する空間を介して平行に設置して、該ウエハーをド
ライエッチングするための方法として、前記ドライエッ
チングは、前記プラズマ中で発生する直流電圧を、前記
下部電極及び前記ウエハーの間の静電容量と、前記ブロ
ッキングコンデンサと、前記ウエハーとに分散させて行
う。 According to the invention of claim 5, said claim 4
Similar to the invention of
Above the lower electrode to which wave power is supplied,
The wafer on which the star is formed is spaced from the lower electrode by a predetermined distance.
The wafers are placed in parallel through a space having
As a method for dry etching, the dry etch is used.
The ching is a direct current voltage generated in the plasma,
The capacitance between the lower electrode and the wafer, and the
And the wafer and the wafer.
U
【００１３】そして、前記空間をＨｅガスが充填されて
いる状態とし、前記間隔を１０μｍ〜２ｍｍの範囲とす
る。 The space is filled with He gas.
And the distance is set in the range of 10 μm to 2 mm.
It
【００１４】その場合、請求項６の発明では、前記ウエ
ハーを、セラミックで構成された周辺リングにより支持
する。In this case, according to the invention of claim 6 , the wafer is supported by a peripheral ring made of ceramic.
【００１５】[0015]
【作用】前記の構成により、請求項１〜６の発明では、
プラズマ中で発生する直流電圧が下部電極とウエハーと
の間の空間の静電容量と、ブロッキングコンデンサとウ
エハーとに分散される。その結果、ウエハー上の半導体
装置のチャージアップダメージの発生が防止される。 With the above construction, in the inventions of claims 1 to 6 ,
The DC voltage generated in the plasma is distributed to the capacitance of the space between the lower electrode and the wafer, the blocking capacitor and the wafer. As a result, the occurrence of charge-up damage to the semiconductor device on the wafer is prevented .
【００１６】[0016]
【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。図１は本発明の一実施例に係る平行平
板型反応性イオンエッチング装置を断面構造で示す。図
１において、１４はチャンバで、その側壁には反応ガス
が供給されるガス供給部１４ａと、反応後の排気が排出
される排気口１４ｂとが開口されている。１１はチャン
バ１４内下部に設置された下部電極で、アルミニウム合
金（例えばＪＩＳ合金番号５０５２）等からなり、この
下部電極１１に対しブロッキングキャパシタ１６（ブロ
ッキングコンデンサ）を介して高周波出力ＲＦ（１３．
５６ＭＨｚ）が印加される。チャンバ１４内上部には前
記下部電極１１上方に上部電極１２が下部電極１１と平
行になるように設置され、この上部電極１２はアースさ
れている。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a sectional view showing a parallel plate type reactive ion etching apparatus according to an embodiment of the present invention. In FIG. 1, 14 is a chamber, and a side wall of the chamber is provided with a gas supply part 14a for supplying a reaction gas and an exhaust port 14b for exhausting exhaust gas after the reaction. Reference numeral 11 denotes a lower electrode installed in the lower portion of the chamber 14, which is made of an aluminum alloy (for example, JIS alloy number 5052) or the like, and a high frequency output RF (13.
56 MHz) is applied. An upper electrode 12 is installed above the lower electrode 11 in the upper part of the chamber 14 so as to be parallel to the lower electrode 11, and the upper electrode 12 is grounded.
【００１７】前記下部電極１１の周辺には、セラミック
等からなる周辺リング１５が設置されている。この周辺
リング１５上にウエハー１３が設置され、この周辺リン
グ１５によりウエハー１３は下部電極１１に対し所定の
間隔Ｄを有する空間１８を介して平行に配置されるよう
に構成されている。このとき、ウエハー１３と下部電極
１１との間隔Ｄにより、ウエハー１３に印加される電圧
が変化する。また、ウエハー１３と下部電極１１との間
は真空である。１７は反応ガスにより形成されるプラズ
マである。A peripheral ring 15 made of ceramic or the like is installed around the lower electrode 11. The wafer 13 is placed on the peripheral ring 15, and the peripheral ring 15 is configured to arrange the wafer 13 in parallel with the lower electrode 11 via a space 18 having a predetermined distance D. At this time, the voltage applied to the wafer 13 changes depending on the distance D between the wafer 13 and the lower electrode 11. A vacuum is formed between the wafer 13 and the lower electrode 11. Reference numeral 17 is a plasma formed by the reaction gas.
【００１８】図２は、１３．５６ＭＨｚの高周波電力を
印加したときにウエハー１３にかかる印加電圧を示して
いる。尚、このとき、シリコン酸化膜のエッチング条件
として一般的な以下の条件を用いた。反応ガスとして、
ＣＨＦ３ガスを９０ｓｃｃｍ、またＯ２ガスを３０ｓｃ
ｃｍをそれぞれ流し、その圧力は２５０ｍＴｏｒｒと
し、印加した高周波電力（１３．５６ＭＨｚ）は４００
Ｗとした。このとき、高周波電力が大きければ大きいほ
ど、ウエハー１３への印加電圧が大きくなる。また、ウ
エハー１３は６インチを用いた。FIG. 2 shows an applied voltage applied to the wafer 13 when high frequency power of 13.56 MHz is applied. At this time, the following general conditions were used as the etching conditions for the silicon oxide film. As a reaction gas,
CHF3 gas 90sccm, O2 gas 30sccm
cm, respectively, the pressure is 250 mTorr, and the applied high frequency power (13.56 MHz) is 400
W. At this time, the higher the high frequency power, the higher the voltage applied to the wafer 13. The wafer 13 used was 6 inches.
【００１９】この図２をみると、ウエハー１３と下部電
極１１との間隔Ｄが０μｍのときには印加電圧が１２〜
１４Ｖ、また同間隔Ｄが１０μｍで印加電圧は６〜７
Ｖ、さらに２０μｍ以上で印加電圧は０Ｖというよう
に、ウエハー１３と下部電極１１との間隔Ｄの増加に従
ってウエハー１３に印加される電圧が低減している。ま
た、このとき、ウエハー１３と下部電極１１とで形成さ
れるキャパシタの静電容量は、その間隔Ｄが１０μｍの
ときに８８．６ｐＦ／ｃｍ２（１５６４８ｐＦ／６イン
チウエハー）、また間隔Ｄが２０μｍのときに４４．３
ｐＦ／ｃｍ２（７８２４ｐＦ／６インチウエハー）とな
る（真空の誘電率は８．８５×１０−１２Ｃ２／Ｎｍ２
とする）。Referring to FIG. 2, when the distance D between the wafer 13 and the lower electrode 11 is 0 μm, the applied voltage is 12 to
14V, the interval D is 10 μm, and the applied voltage is 6 to 7
The applied voltage to the wafer 13 decreases as the distance D between the wafer 13 and the lower electrode 11 increases, such that the applied voltage is 0 V at V, and 20 μm or more. At this time, the capacitance of the capacitor formed by the wafer 13 and the lower electrode 11 is 88.6 pF / cm 2 (15648 pF / 6 inch wafer) when the distance D is 10 μm, and the distance D is 20 μm. Sometimes 44.3
pF / cm2 (7824 pF / 6 inch wafer) (vacuum dielectric constant is 8.85 × 10 −12 C 2 / Nm 2
And).
【００２０】つまり、ウエハー１３と下部電極１１との
間隔Ｄを２０μｍ以上にすると、ウエハー１３への印加
電圧が略０Ｖになることが判る。これは、プラズマ１７
中で発生する直流電圧を下部電極１１とウエハー１３と
の間の空間１８の静電容量と、ブロッキングコンデンサ
１６とウエハー１３とに分散させるためであると考えら
れる。That is, it can be seen that when the distance D between the wafer 13 and the lower electrode 11 is set to 20 μm or more, the voltage applied to the wafer 13 becomes approximately 0V. This is plasma 17
It is considered that this is because the DC voltage generated therein is dispersed in the capacitance of the space 18 between the lower electrode 11 and the wafer 13, and the blocking capacitor 16 and the wafer 13.
【００２１】ＭＯＳトランジスタ等の半導体装置が、製
造工程で直流電圧が印加されて電荷が蓄積されると、劣
化や破壊を引き起こすことは知られている。特に、ゲー
ト酸化膜の膜厚が１０ｎｍ以下のＭＯＳトランジスタで
は、５〜１０Ｖの印加電圧でも劣化や破壊が生じる。半
導体装置の劣化や破壊を防ぐためには、ウエハーへの印
可電圧を５Ｖ以下にしなくてはならない。そこで、この
実施例では、ウエハー１３と下部電極１１との間隔Ｄを
１０μｍ以上にするように平行に設置することにより、
半導体装置の劣化や破壊を防止することができる。It is known that a semiconductor device such as a MOS transistor is deteriorated or destroyed when a DC voltage is applied and electric charges are accumulated in a manufacturing process. In particular, in a MOS transistor having a gate oxide film thickness of 10 nm or less, deterioration or destruction occurs even with an applied voltage of 5 to 10V. In order to prevent deterioration or destruction of the semiconductor device, the applied voltage to the wafer must be 5V or less. Therefore, in this embodiment, by disposing the wafer 13 and the lower electrode 11 in parallel so that the distance D is 10 μm or more,
It is possible to prevent deterioration or destruction of the semiconductor device.
【００２２】尚、前記実施例では、下部電極１１とウエ
ハー１３との間を真空としたが、下部電極１１とウエハ
ー１３との間にＨｅ等のガスを入れてもよく、同様の作
用効果が得られることは言うまでもない。In the above-mentioned embodiment, the space between the lower electrode 11 and the wafer 13 is set to be vacuum, but a gas such as He may be introduced between the lower electrode 11 and the wafer 13 to obtain the same effect. It goes without saying that you can get it.
【００２３】また、前記実施例では、下部電極１１とウ
エハー１３との間隔Ｄを１０μｍから３０μｍとした
が、周辺リング１５の加工精度から０．５ｍｍから２ｍ
ｍ程度としても同様の効果が得られる。Further, in the above embodiment, the distance D between the lower electrode 11 and the wafer 13 is set to 10 μm to 30 μm, but it is 0.5 mm to 2 m due to the processing accuracy of the peripheral ring 15.
The same effect can be obtained even when m is set.
【００２４】[0024]
【発明の効果】以上説明したように、請求項１又は４の
発明では、イオンエッチングを用いたウエハーのエッチ
ング装置又はエッチング方法において、プラズマ上で発
生する印加電圧を下部電極とウエハーとの間の真空状態
の空間の静電容量と、ブロッキングコンデンサとウエハ
ーとに分散させるようにした。また、請求項２又は５の
発明では、前記印加電圧を、下部電極とウエハーとの間
のＨｅ充填状態にあってかつ１０μｍ〜２ｍｍの間隔を
有する空間の静電容量と、ブロッキングコンデンサとウ
エハーとに分散させるようにした。さらに、請求項３又
は６の発明では、ウエハーを、セラミックで構成された
周辺リングにより支持した。これらの発明によると、ウ
エハー上の半導体装置のチャージアップダメージを低減
することができる。 As described above, in the invention of claim 1 or 4 , in the wafer etching apparatus or etching method using ion etching, the applied voltage generated on the plasma is applied between the lower electrode and the wafer. Vacuum state
The capacitance of the space was dispersed in the blocking capacitor and the wafer. In addition, in claim 2 or 5
In the invention, the applied voltage is applied between the lower electrode and the wafer.
In the He filled state of 10 μm to 2 mm
The capacitance of the space it has, the blocking capacitor and
I tried to disperse it in Eher. Further, in the invention of claim 3 or 6 , the wafer is supported by a peripheral ring made of ceramic. According to these inventions, the charge-up damage of the semiconductor device on the wafer can be reduced .
【図面の簡単な説明】[Brief description of drawings]
【図１】本発明の一実施例における平行平板型の反応性
イオンエッチング装置の断面図である。FIG. 1 is a sectional view of a parallel plate type reactive ion etching apparatus according to an embodiment of the present invention.
【図２】実施例における下部電極及びウエハー間の間隔
とウエハーへの印加電圧との関係を示す特性図である。FIG. 2 is a characteristic diagram showing a relationship between an interval between a lower electrode and a wafer and a voltage applied to the wafer in an example.
【図３】従来の平行平板型の反応性イオンエッチング装
置の断面図である。FIG. 3 is a sectional view of a conventional parallel plate type reactive ion etching apparatus.
１１ 下部電極 １２ 上部電極 １３ ウエハー １４ チャンバー １５ 周辺リング １６ ブロッキングコンデンサ １７ プラズマ １８ 空間 Ｄ 間隔 11 Lower electrode 12 Upper electrode 13 wafers 14 chambers 15 peripheral ring 16 blocking capacitors 17 plasma 18 spaces D interval
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−29222（ＪＰ，Ａ) 特開 平３−97869（ＪＰ，Ａ) 特開 平５−235339（ＪＰ，Ａ) 特開 昭63−133632（ＪＰ，Ａ) 特開 昭56−158874（ＪＰ，Ａ) 特開 昭61−267326（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3065 C23F 4/00 H01J 37/07 H01L 21/265 ─────────────────────────────────────────────────── --Continued from the front page (56) Reference JP-A-5-29222 (JP, A) JP-A-3-97869 (JP, A) JP-A-5-235339 (JP, A) JP-A-63- 133632 (JP, A) JP-A-56-158874 (JP, A) JP-A-61-267326 (JP, A) (58) Fields investigated (Int.Cl. 7 , DB name) H01L 21/3065 C23F 4 / 00 H01J 37/07 H01L 21/265
Claims (6)
電力が供給される下部電極の上方に、ＭＯＳトランジス
タが形成されたウエハーを設置し、 前記ウエハーをプラズマを用いてエッチングするように
したエッチング装置であって、 前記下部電極と前記ウエハーとの間に、静電容量を形成
するための一定の間隔を有する空間が設けられ、 前記空間は真空とされていることを特徴とするエッチン
グ装置。1. An etching apparatus in which a wafer having a MOS transistor formed thereon is placed above a lower electrode to which high-frequency power is supplied via a blocking capacitor, and the wafer is etched using plasma. , between the lower electrode and the wafer, the space having a predetermined distance to form an electrostatic capacitance is provided, the space is an etching apparatus, wherein the benzalkonium been vacuum.
電力が供給される下部電極の上方に、ＭＯＳトランジス
タが形成されたウエハーを設置し、 前記ウエハーをプラズマを用いてエッチングするように
したエッチング装置であって、 前記下部電極と前記ウエハーとの間に、静電容量を形成
するための一定の間隔を有する空間が設けられ、 前記空間はＨｅガスが充填されており、かつ 前記間隔が
１０μｍ〜２ｍｍの範囲であることを特徴とするエッチ
ング装置。2. High frequency through a blocking capacitor
Above the lower electrode to which power is supplied, a MOS transistor
The wafer on which the data is formed is set, and the wafer is etched using plasma.
The etching device , the electrostatic capacitance is formed between the lower electrode and the wafer.
Constant space having a distance is provided, the space is He gas is filled, and wherein the to Rue pitch <br/> ring device that the interval is in the range of 10μm~2mm for .
た周辺リングにより支持されていることを特徴とする請
求項１記載のエッチング装置。3. The etching apparatus according to claim 1, wherein the wafer is supported by a peripheral ring made of ceramic.
電力が供給される下部電極の上方に、ＭＯＳトランジス
タが形成されたウエハーを前記下部電極と一定の間隔を
有する空間を介して平行に設置して、該ウエハーをドラ
イエッチングするための方法であって、 前記ドライエッチングは、前記プラズマ中で発生する直
流電圧を、前記下部電極及び前記ウエハーの間の静電容
量と、前記ブロッキングコンデンサと、前記ウエハーと
に分散させて行い、 前記空間を真空とすることを特徴とするエッチング方
法。4. A wafer, on which a MOS transistor is formed, is installed above a lower electrode to which high-frequency power is supplied via a blocking capacitor, in parallel with the lower electrode via a space having a constant space, A method for dry-etching a wafer, wherein the dry-etching comprises applying a DC voltage generated in the plasma to a capacitance between the lower electrode and the wafer, the blocking capacitor, and the wafer. performed by dispersing, etching wherein a vacuum and to Turkey the space.
電力が供給される下部 電極の上方に、ＭＯＳトランジス
タが形成されたウエハーを前記下部電極と一定の間隔を
有する空間を介して平行に設置して、該ウエハーをドラ
イエッチングするための方法であって、 前記ドライエッチングは、前記プラズマ中で発生する直
流電圧を、前記下部電極及び前記ウエハーの間の静電容
量と、前記ブロッキングコンデンサと、前記ウエハーと
に分散させて行い、 前記空間をＨｅガスが充填されている状態とし、前記間
隔を１０μｍ〜２ｍｍの範囲とすることを特徴とするエ
ッチング方法。 5. High frequency through a blocking capacitor
Above the lower electrode to which power is supplied , a MOS transistor
The wafer on which
The wafers are placed in parallel through the space
A method for etching, wherein the dry etching is performed directly in the plasma.
The applied voltage is a capacitance between the lower electrode and the wafer.
Quantity, the blocking capacitor, and the wafer
And the space is filled with He gas.
The distance is in the range of 10 μm to 2 mm.
How to touch.
た周辺リングにより支持することを特徴とする請求項４
又は５記載のエッチング方法。6. The wafer is supported by a peripheral ring made of ceramic.
Alternatively, the etching method according to item 5 .
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| JP31792194A JP3408345B2 (en) | 1994-12-21 | 1994-12-21 | Etching apparatus and etching method |
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|---|---|
| JPH08181107A JPH08181107A (en) | 1996-07-12 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100502268B1 (en) | 2000-03-01 | 2005-07-22 | 가부시끼가이샤 히다치 세이사꾸쇼 | Plasma processing apparatus and method |
| TW478026B (en) | 2000-08-25 | 2002-03-01 | Hitachi Ltd | Apparatus and method for plasma processing high-speed semiconductor circuits with increased yield |
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|---|---|
| JPH08181107A (en) | 1996-07-12 |
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