JP3407861B2 - Demultiplexer - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体集積回路装
置において単一チャネル光入力データ信号を速度変換し
て同時に多チャネル電気信号に分離出力するデマルチプ
レクサに係り、特に高周波入力信号に対して動作可能
で、低消費電力、少素子数で直列並列変換機能を実現で
きるデマルチプレクサに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a demultiplexer for speed-converting a single-channel optical input data signal and simultaneously separating and outputting it into a multi-channel electric signal in a semiconductor integrated circuit device, and more particularly to a demultiplexer operating on a high frequency input signal. The present invention relates to a demultiplexer capable of realizing a serial-parallel conversion function with low power consumption and a small number of elements.

【０００２】[0002]

【従来の技術】従来技術によるデマルチプレクサの回路
を図７に示す。この回路は並列に配置されたn個の識別
回路２１(1)〜２１(n)と光入力データ信号を電気信号に
変換するn個のフォトダイオード２２(1)〜２２(n)から
構成される。2. Description of the Related Art FIG. 7 shows a conventional demultiplexer circuit. This circuit is composed of n identification circuits 21 (1) to 21 (n) arranged in parallel and n photodiodes 22 (1) to 22 (n) for converting an optical input data signal into an electric signal. It

【０００３】光入力データ信号は、光分岐回路２３によ
り１：ｎに分離された後に光遅延回路２４(1)〜２４(n)
により所定の遅延を加えられ、この後にフォトダイオー
ド２２(1)〜２２(n)に入力される。The optical input data signal is separated into 1: n by the optical branching circuit 23, and then the optical delay circuits 24 (1) to 24 (n).
Then, a predetermined delay is added, and thereafter, the light is input to the photodiodes 22 (1) to 22 (n).

【０００４】フォトダイオード２２(1)〜２２(n)は入力
された光信号に応じた電気信号を生成し、この電気信号
は識別回路２１(1)〜２１(n)へ供給される。The photodiodes 22 (1) to 22 (n) generate electric signals corresponding to the inputted optical signals, and the electric signals are supplied to the discrimination circuits 21 (1) to 21 (n).

【０００５】一方、識別回路２１(1)〜２１(n)は、共通
のクロック入力端子２５から光入力データ信号のビット
レートの1/nの周波数を有するクロック信号がそこに入
力し、そのクロック信号の立ち上がり又は立ち下がりエ
ッジでもって電気信号に変換された入力データ信号の
「１」レベル又は「０」レベルを判定して出力する。On the other hand, in the identification circuits 21 (1) to 21 (n), a clock signal having a frequency of 1 / n of the bit rate of the optical input data signal is input thereto from the common clock input terminal 25, and the clocks thereof are input. The "1" level or "0" level of the input data signal converted into an electric signal is determined and output at the rising or falling edge of the signal.

【０００６】クロック信号は光入力データ信号のビット
レートの1／nの周波数を有するため、出力端子２６(1)
〜２６(n)に得られる出力電気信号の速度は1/nに速度変
換されることとなる。ここで、各識別回路２１(1)〜２
１(n)に入力されるクロック信号は位相が揃っているた
め、光遅延回路２４(1)〜２４(n)において入力信号をそ
れぞれ１ビットずつずらせるだけの遅延量が必要とな
る。Since the clock signal has a frequency of 1 / n of the bit rate of the optical input data signal, the output terminal 26 (1)
The speed of the output electric signal obtained at .about.26 (n) is speed-converted to 1 / n. Here, the identification circuits 21 (1) to 2
Since the clock signals input to 1 (n) have the same phase, the optical delay circuits 24 (1) to 24 (n) need a delay amount enough to shift the input signals by one bit.

【０００７】[0007]

【発明が解決しようとする課題】ところが、先に述べた
従来回路構成では、光入力データ信号が入力するフォト
ダイオードが複数（ｎ個）存在するために光分岐回路２
３や光遅延回路２４(1)〜２４(n)が必要となり、特に光
分岐回路２３での損失により分岐比以上の損失が生じ回
路動作に大きな影響を与える。この損失を補償するため
にさらに光増幅器が必要となる場合がある。However, in the above-mentioned conventional circuit configuration, the optical branch circuit 2 has a plurality (n) of photodiodes to which the optical input data signal is input.
3 and the optical delay circuits 24 (1) to 24 (n) are required, and in particular, the loss in the optical branching circuit 23 causes a loss larger than the branching ratio, which greatly affects the circuit operation. Additional optical amplifiers may be needed to compensate for this loss.

【０００８】一方、光遅延回路２４(1)〜２４(n)におい
ては、信号ビットレートの1ビット分の遅延精度が要求
されることとなるが、この要求条件は入力信号のビット
レートが上昇するに伴い厳しいものとなる。また、汎用
性が高くかつ小型の安定性に優れた光遅延回路は入手困
難である。当然のことながら光部品が外付けとなること
により回路を小型化することができない。On the other hand, the optical delay circuits 24 (1) to 24 (n) are required to have a delay accuracy of one bit of the signal bit rate. This requirement is that the bit rate of the input signal increases. As it does, it becomes more severe. In addition, it is difficult to obtain an optical delay circuit that is highly versatile, compact, and excellent in stability. As a matter of course, since the optical components are externally attached, the circuit cannot be downsized.

【０００９】また、動作速度および消費電力の観点から
は以下のような問題点が生ずる。識別回路は、通常では
トランジスタで構成される電子回路が用いられ、特に１
０Ｇbit/sを超えるような高速動作を実現するために
は、電流切り替え型の回路が通常用いられることとなる
（例えば、T．Otsuji et．al., "４６Ｇbit/s multiple
xer and ４０Ｇbit/s demultiplexer IC modules using
InAlAs/InGaAs/InP HEMTs，" IEE Electron.Lett.,Vo
l.32,No.7,pp.685-686,1996．)が、このような回路構成
において、回路動作速度はトランジスタの高周波性能に
大きく依存することが知られている（例えば、E.Sano e
t.al., "Lightwave−comunication ICs for １０Ｇbit/
s and beyond" ,in OFC'95 Tech.Dig.,pp.36−37,199
5．）。Further, the following problems arise from the viewpoint of operating speed and power consumption. The identification circuit is usually an electronic circuit composed of transistors.
In order to realize a high speed operation exceeding 0 Gbit / s, a current switching type circuit is usually used (for example, T. Otsuji et. Al., "46 Gbit / s multiple.
xer and 40Gbit / s demultiplexer IC modules using
InAlAs / InGaAs / InP HEMTs, "IEE Electron. Lett., Vo
l.32, No.7, pp.685-686, 1996. ), It is known that in such a circuit configuration, the circuit operating speed largely depends on the high frequency performance of the transistor (for example, E.Sano e
t.al., "Lightwave-comunication ICs for 10Gbit /
s and beyond ", in OFC'95 Tech.Dig., pp.36−37,199
Five. ).

【００１０】そこで、トランジスタの高周波性能を向上
させるためには素子の微細化が必要となるが、微細化に
伴いデバイスの寄生素子の影響が大きくなり、ある程度
まで微細化されるとトランジスタの性能は伸びなくな
る。Therefore, in order to improve the high-frequency performance of the transistor, it is necessary to miniaturize the element. However, with the miniaturization, the influence of the parasitic element of the device becomes large, and when the miniaturization is performed to some extent, the performance of the transistor will be improved. It will not grow.

【００１１】一方、回路規模の観点からは識別回路を構
成するトランジスタとしては３０個程度必要となり、そ
の消費電力は１Ｗ以上と大きくなる。On the other hand, from the viewpoint of the circuit scale, about 30 transistors are required to form the identification circuit, and the power consumption thereof is as large as 1 W or more.

【００１２】本発明はこのような点に鑑みてなされたも
のであり、光入力インタフェースを具備し、小型、超高
速、低消費電力、少素子数で実現可能なデマルチプレク
サを提供することを目的とする。The present invention has been made in view of the above circumstances, and an object thereof is to provide a demultiplexer having an optical input interface, which can be realized with a small size, an ultrahigh speed, a low power consumption, and a small number of elements. And

【００１３】[0013]

【課題を解決するための手段】上記目的を達成するため
に第１の発明は、一端が第１の直流電源端子に接続され
た第１のトンネルダイオードの他端に出力端子および第
２のトンネルダイオードの一端が接続され、該第２のト
ンネルダイオードの他端にクロック入力端子が接続され
る構成を有するｎ個（ｎは整数）の単安定−双安定遷移
論理素子と、該ｎ個の各単安定−双安定遷移論理素子の
個々の出力端子にドレイン又はコレクタが個々に接続さ
れ、ソース又はエミッタが共通に接続されるn個のトラ
ンジスタと、該ｎ個のトランジスタのソース又はエミッ
タの共通接続点にカソードが接続され、アノードが第２
の直流電源に接続されるフォトダイオードとからなり、
前記フォトダイオードに光データ信号を入力し、前記ｎ
個のトランジスタのゲート又はベースに該各トランジス
タを動作状態にするための電圧を印加し、前記各単安定
−双安定遷移論理素子のクロック入力端子に前記光入力
データ信号に対して互いに位相が1ビット分ずれ、かつ
前記光入力データ信号のビットレートに対して1/nの周
波数を有するｎ個のクロック信号を印加し、前記各単安
定−双安定遷移論理素子の出力端子から出力電気信号を
取り出すよう構成した。In order to achieve the above object, a first invention is to provide an output terminal and a second tunnel at the other end of a first tunnel diode whose one end is connected to a first DC power supply terminal. N (n is an integer) monostable-bistable transition logic element having a configuration in which one end of a diode is connected and a clock input terminal is connected to the other end of the second tunnel diode; N transistors in which the drains or collectors are individually connected to the output terminals of the monostable-bistable transition logic element and the sources or emitters are commonly connected, and the common connection of the sources or emitters of the n transistors The cathode is connected to the point and the anode is the second
Consisting of a photodiode connected to the DC power supply of
When an optical data signal is input to the photodiode, the n
A voltage for operating each transistor is applied to the gate or base of each transistor, and the clock input terminal of each monostable-bistable transition logic element has a phase of 1 relative to the optical input data signal. Applying n clock signals having a bit shift and a frequency of 1 / n with respect to the bit rate of the optical input data signal, an output electric signal is output from the output terminal of each monostable-bistable transition logic element. Configured to take out.

【００１４】第２の発明は、第１の発明において、前記
ｎ個の各トランジスタのゲート又はベースに当該トラン
ジスタのドレイン又はコレクタに接続される前記単安定
−双安定遷移論理素子に入力される前記クロック信号に
対し共通かつ一定の位相差を有するクロック信号を入力
するよう構成した。In a second aspect based on the first aspect, the gate or base of each of the n transistors is input to the monostable-bistable transition logic element connected to the drain or collector of the transistor. A clock signal having a common and constant phase difference with respect to the clock signal is input.

【００１５】第３の発明は、第２の発明において、前記
各クロック信号のデューテイ比を1：n−1とした。In a third aspect based on the second aspect, the duty ratio of each clock signal is set to 1: n-1.

【００１６】[0016]

【発明の実施の形態】まず、本発明のデマルチプレクサ
を構成する回路の基本単位となる図８に示す回路の動作
について説明する。この回路は直列接続された一対の共
鳴トンネルダイオード（Resonant Tunneling Diode：RT
D）１，２と、一方の共鳴トンネルダイオード２に並列
接続されるフォトダイオード（Photo Diode：PD）３に
より構成される。一方の共鳴トンネルダイオード１は負
荷用であり、他方の共鳴トンネルダイオード２はドライ
ブ用である。負荷用共鳴トンネルダイオード１の片端は
制御電圧入力端子４に接続され、両共鳴トンネルダイオ
ード１，２の共通接続点は電気出力端子５に接続され、
フォトダイオード３には光入力データ信号が入射され
る。BEST MODE FOR CARRYING OUT THE INVENTION First, the operation of the circuit shown in FIG. 8 which is a basic unit of a circuit constituting the demultiplexer of the present invention will be described. This circuit consists of a pair of resonant tunneling diodes (RT) connected in series.
D) 1, 2 and a photodiode (PD) 3 connected in parallel with one of the resonant tunnel diodes 2. One resonance tunnel diode 1 is for a load, and the other resonance tunnel diode 2 is for a drive. One end of the load resonant tunneling diode 1 is connected to the control voltage input terminal 4, and the common connection point of both resonant tunneling diodes 1 and 2 is connected to the electric output terminal 5.
An optical input data signal is incident on the photodiode 3.

【００１７】共鳴トンネルダイオードは、厚さ数ｎｍの
極薄量子井戸がポテンシャル障壁により挟まれた構造を
有する素子で、量子井戸内のエネルギー順位が外部から
注入される電子のエネルギーと一致するとトンネル効果
（共鳴トンネル現象）が生じる。A resonant tunnel diode is an element having a structure in which an ultrathin quantum well having a thickness of several nm is sandwiched by potential barriers, and the tunnel effect occurs when the energy level in the quantum well matches the energy of electrons injected from the outside. (Resonant tunnel phenomenon) occurs.

【００１８】また、フォトダイオードは光／電気変換素
子であり、一般的にはＰＩＮ構造を有し、光吸収層であ
る絶縁層（Ｉ層）に光が入射されると電子が価電子帯に
励起され、電解により電極に到達するため電流（光電
流）が流れる。通常では、逆バイアスをかけた状態で使
用される。The photodiode is a light-to-electricity conversion element, generally has a PIN structure, and when light is incident on an insulating layer (I layer) which is a light absorption layer, electrons are in a valence band. Since it is excited and reaches the electrode by electrolysis, a current (photocurrent) flows. Normally, it is used in the state of being reverse biased.

【００１９】本回路の動作を図９に示す負荷特性曲線
（電圧／電流特性曲線）を基に概説する。縦軸は各共鳴
トンネルダイオード１，２に流れる電流、横軸は制御端
子４に印加される制御電圧及び出力端子５に現れる電圧
である。また、Ａは負荷用共鳴トンネルダイオード１の
負荷特性曲線、Ｂはドライブ用共鳴トンネルダイオード
２の負荷特性曲線である。曲線Ａの横軸と交わる点の電
圧が制御電圧である。The operation of this circuit will be outlined based on the load characteristic curve (voltage / current characteristic curve) shown in FIG. The vertical axis represents the current flowing through the resonant tunneling diodes 1 and 2, and the horizontal axis represents the control voltage applied to the control terminal 4 and the voltage appearing at the output terminal 5. Further, A is a load characteristic curve of the load resonant tunnel diode 1, and B is a load characteristic curve of the drive resonant tunnel diode 2. The voltage at the point where the horizontal axis of the curve A intersects is the control voltage.

【００２０】まず、制御電圧入力端子４に印加される制
御電圧がドライブ用共鳴トンネルダイオード２のバレー
電圧（Ｖ−Valley）よりも小さい場合には、図９の(a)
に示すように、光入力の有無にかかわらず回路は単安定
状態となり、取り得る動作点はただ一つ点Ｐ１に決ま
り、出力端子５の電圧はLowレベルとなる。First, when the control voltage applied to the control voltage input terminal 4 is smaller than the valley voltage (V-Valley) of the drive resonance tunnel diode 2, (a) of FIG.
As shown in, the circuit is in a monostable state regardless of the presence or absence of light input, the only operating point that can be taken is the point P1, and the voltage of the output terminal 5 is at the Low level.

【００２１】なお、バレー電圧とは、負荷特性曲線にお
いて最も電流が小さくなるときの電圧であり、負性微分
抵抗領域が終わる点の電圧である。なお、これと反対に
最も電流値が大きくなるときの電圧をピーク電圧と呼
ぶ。両パラメータともに回路を設計する際の重要なパラ
メータである。The valley voltage is the voltage at which the current becomes the smallest in the load characteristic curve, and is the voltage at the end of the negative differential resistance region. On the contrary, the voltage at which the current value becomes maximum is called the peak voltage. Both parameters are important parameters when designing a circuit.

【００２２】一方、制御電圧入力端子４にドライブ用共
鳴トンネルダイオード２のバレー電圧よりも高い制御電
圧が印加された場合、本回路は安定点が２つ存在する双
安定状態となる。この時の動作点は両共鳴トンネルダイ
オード１，２のピーク電流の値により決定され、ピーク
電流値の大きな方に動作点が落ち着く。On the other hand, when a control voltage higher than the valley voltage of the drive resonance tunnel diode 2 is applied to the control voltage input terminal 4, this circuit is in a bistable state in which there are two stable points. The operating point at this time is determined by the peak current values of the resonant tunneling diodes 1 and 2, and the operating point settles toward the larger peak current value.

【００２３】今、フォトダイオード３に光信号が入射さ
れないときは、ドライブ用共鳴トンネルダイオード２の
ピーク電流は負荷用共鳴トンネルダイオード１のピーク
電流より小さいので、図９の（ｂ）に示すように、回路
の動作点は右側のＰ２となり、出力端子５の電圧はHigh
レベルとなる。Now, when the optical signal is not incident on the photodiode 3, the peak current of the drive resonance tunnel diode 2 is smaller than that of the load resonance tunnel diode 1, and as shown in FIG. 9B. , The operating point of the circuit is P2 on the right side, and the voltage of the output terminal 5 is High.
It becomes a level.

【００２４】一方、フォトダイオード３に光信号が入射
されたときは、このフォトダイオード３の光電流により
ドライブ用共鳴トンネルダイオード２の電流が変調さ
れ、負荷用共鳴トンネルダイオード１のピーク電流より
も大きくなると、その動作点は、図９の(c)に示すよう
に、左側のＰ３となり、出力端子５の電圧はLowレベル
となる。On the other hand, when an optical signal is incident on the photodiode 3, the photocurrent of the photodiode 3 modulates the current of the drive resonant tunneling diode 2, which is larger than the peak current of the load resonant tunneling diode 1. Then, the operating point becomes P3 on the left side, as shown in (c) of FIG. 9, and the voltage of the output terminal 5 becomes Low level.

【００２５】以上まとめると、制御電圧入力端子４に印
加する制御電圧がLowレベルの場合には、出力端子５の
電圧は必ずLowレベルとなり、制御電圧がHighレベルの
場合においては、光信号が入力されていない時はHighレ
ベルとなり、入力されているときはLowレベルとなる。In summary, when the control voltage applied to the control voltage input terminal 4 is low level, the voltage of the output terminal 5 is always low level, and when the control voltage is high level, the optical signal is input. When not input, it becomes High level, and when input, it becomes Low level.

【００２６】ここで、双安定状常においてひとたび動作
点が決定された後に光入力データ信号に変動があった場
合には、その変動量に応じてドライブ用共鳴トンネルダ
イオード２の負荷特性曲線が上下方向に変動する。Here, when the optical input data signal fluctuates once the operating point is determined in the bistable state, the load characteristic curve of the drive resonant tunneling diode 2 rises and falls depending on the fluctuation amount. Fluctuates in the direction.

【００２７】しかしながら、その変動量が動作点のある
側の共鳴トンネルダイオード（図９の(b)においては負
荷用共鳴トンネルダイオード１、図９の(c)においては
ドライブ用共鳴トンネルダイオード１）のピーク電流値
を越えない限りにおいて出力端子５の電圧レベルは反転
しない。つまり、入力されたデータは保持されることと
なる。However, the fluctuation amount of the resonance tunnel diode (the resonance tunnel diode 1 for load in FIG. 9B, the resonance tunnel diode 1 for drive in FIG. 9C) on the side where the operating point is present. The voltage level of the output terminal 5 is not inverted unless the peak current value is exceeded. That is, the input data will be retained.

【００２８】以上のような直列接続された２つの共鳴ト
ンネルダイオード１，２において、ドライブ用共鳴トン
ネルダイオード２の動作電流を外部から変調し、かつ負
荷用共鳴トンネルダイオード１のアノード端子（制御電
圧入力端子４）に印加する制御電圧により単安定状態と
双安定状態を切り替えて動作させ、両共鳴トンネルダイ
オード１，２の共通接続点から出力電圧を取り出す回路
は、文献（K．Maezawaet.al., "A New Resonant Tunnel
ing Logic Gate Employing Monostable-Bistable Trans
ition," Jpn.J.Appl.Phys.,Vol.32,pp．L42−L44,199
3.）にもあるように、単安定−双安定遷移論理素子（Mo
nostable-Bistable transition Logic Element：MOBIL
E）、略して「モービル」と呼ばれており、以下の記述
ではこの名称で統一することとする。In the two resonance tunnel diodes 1 and 2 connected in series as described above, the operating current of the drive resonance tunnel diode 2 is externally modulated, and the anode terminal of the load resonance tunnel diode 1 (control voltage input A circuit for extracting and outputting an output voltage from a common connection point of both resonant tunneling diodes 1 and 2 by switching between a monostable state and a bistable state by a control voltage applied to a terminal 4) is disclosed in the literature (K. Maezawaet.al., "A New Resonant Tunnel
ing Logic Gate Employing Monostable-Bistable Trans
ition, "Jpn.J.Appl.Phys., Vol.32, pp. L42-L44,199.
As described in 3.), monostable-bistable transition logic element (Mo
nostable-Bistable transition Logic Element: MOBIL
E) is abbreviated as “mobile” and will be unified under this name in the following description.

【００２９】図１０の(a)はリターントゥゼロ（ＲＺ）
形式の光入力データ信号を使用する場合において、制御
電圧を光入力データ信号と同じ周波数のクロック信号と
した場合の動作タイムチャートである。FIG. 10A shows a return to zero (RZ).
7 is an operation time chart when a control voltage is a clock signal having the same frequency as an optical input data signal when an optical input data signal of a format is used.

【００３０】ＲＺ形式の信号とは、論理値の１，０にか
かわらず、１ビット周期内に必ず０に戻る形式の信号で
ある。図からわかるように、本回路は光入力データ信号
を反転して電気信号で出力する識別回路として動作す
る。ただし、出力信号はＲＺ信号となる。The RZ format signal is a format signal that always returns to 0 within a 1-bit period regardless of the logical value of 1 or 0. As can be seen from the figure, this circuit operates as an identification circuit which inverts an optical input data signal and outputs it as an electric signal. However, the output signal is the RZ signal.

【００３１】また、図１０(b)は同様のＲＺ形式の光入
力データ信号を使用し、クロック信号を光入力データ信
号のビットレートに対して1/2の周波数で入力した場合
の動作タイムチャートである。本回路は光入力データ信
号を１ビット置きに反転分離し、速度を1/2とするデマ
ルチプレクサとして機能することがわかる。また、先の
例と同様に出力信号はＲＺ信号となる。FIG. 10 (b) is an operation time chart when the same RZ format optical input data signal is used and the clock signal is input at a frequency half the bit rate of the optical input data signal. Is. It can be seen that this circuit functions as a demultiplexer for inverting and separating the optical input data signal every other bit and halving the speed. Further, the output signal becomes the RZ signal as in the previous example.

【００３２】［第１の実施の形態］図１は本発明による
第一の実施の形態のデマルチプレクサを示す図である。
ここでは、負荷用共鳴トンネルダイオード１とドライブ
用共鳴トンネルダイオード２の直列接続により、第１〜
第ｎのモービル６(1)〜６(n)が構成されている。そして
各モービル６(1)〜６(n)の各負荷用共鳴トンネルダイオ
ード１のアノードにクロック入力端子７(1)〜７(n)が接
続され、各ドライブ用共鳴トンネルダイオード２のカソ
ードがグランドに接続され、両共鳴トンネルダイオード
１，２の共通接続点が出力端子８(1)〜８(n)に接続され
ている。[First Embodiment] FIG. 1 is a diagram showing a demultiplexer according to a first embodiment of the present invention.
Here, by connecting the load resonance tunnel diode 1 and the drive resonance tunnel diode 2 in series,
The nth mobiles 6 (1) to 6 (n) are configured. The clock input terminals 7 (1) to 7 (n) are connected to the anodes of the load resonance tunnel diodes 1 of the mobiles 6 (1) to 6 (n), and the cathodes of the drive resonance tunnel diodes 2 are grounded. , And the common connection point of both resonance tunnel diodes 1 and 2 is connected to the output terminals 8 (1) to 8 (n).

【００３３】９(1)〜９(n)はＦＥＴ（電界効果トランジ
スタ）であり、そのドレインは各モービル６(1)〜６(n)
の出力端子８(1)〜8(n)に接続され、ゲートは共通のバ
イアス入力端子１０に接続され、ソースは共通接続され
ている。１１はフォトダイオードであり、カソードが各
ＦＥＴ９(1)〜９(n)のソースに共通接続され、アノード
は電源端子１２に接続されている。9 (1) to 9 (n) are FETs (field effect transistors), and their drains are mobiles 6 (1) to 6 (n).
Are connected to the output terminals 8 (1) to 8 (n), the gates are connected to the common bias input terminal 10, and the sources are commonly connected. Reference numeral 11 denotes a photodiode, the cathode of which is commonly connected to the sources of the FETs 9 (1) to 9 (n) and the anode of which is connected to the power supply terminal 12.

【００３４】バイアス入力端子１０には各ＦＥＴ９(1)
〜９(n)が飽和領域でかつ動作状態となるようなバイア
ス電位が印加され、フォトダイオード１１には逆バイア
スとなるような条件の電圧が電源端子１２から印加され
る。Each FET 9 (1) is connected to the bias input terminal 10.
A bias potential is applied such that 9 to 9 (n) is in the saturation region and is in an operating state, and a voltage under the condition that a reverse bias is applied to the photodiode 11 is applied from the power supply terminal 12.

【００３５】光入力データ信号はフォトダイオード１１
に照射され、クロック入力端子７(1)〜７(n)には、光入
力データ信号のビットレートの1/nの周波数を有し、且
つ位相が1ビットずつづれたクロック信号ＣＬＫ(1)〜Ｃ
ＬＫ(n)が印加される。The optical input data signal is the photodiode 11
To the clock input terminals 7 (1) to 7 (n), the clock signal CLK (1) having a frequency of 1 / n of the bit rate of the optical input data signal and having a phase of 1 bit at a time. ~ C
LK (n) is applied.

【００３６】次に、本回路の動作について説明する。光
入力データ信号がフォトダイオード１１に入力されると
光電流が励起され、そのフォトダイオード１１のカソー
ドからアノードの方向へ光入力データ信号に応じた電流
が流れる。このとき、フォトダイオード１１のカソード
に接続された各ＦＥＴ９(1)〜９(n)は、そのゲートバイ
アス電圧により動作状態にあるため、フォトダイオード
１１で励起された光電流は各ＦＥＴ９(1)〜９(n)を介し
てｎ分岐されて全てのモービル６(1)〜６(n)に供給さ
れ、それらのドライバ用共鳴トンネルダイオード２の電
流を変調する。Next, the operation of this circuit will be described. When an optical input data signal is input to the photodiode 11, a photocurrent is excited and a current corresponding to the optical input data signal flows from the cathode of the photodiode 11 to the anode thereof. At this time, since the FETs 9 (1) to 9 (n) connected to the cathode of the photodiode 11 are in the operating state by the gate bias voltage thereof, the photocurrent excited by the photodiode 11 is the FET 9 (1). 9 (n) is branched into n and supplied to all the mobiles 6 (1) to 6 (n), and the currents of the driver resonant tunneling diodes 2 are modulated.

【００３７】先にも述べたように、各モービル６(1)〜
６(n)はクロック信号入力端子７(1)〜７(n)に印加する
クロック信号がLowレベルの場合には出力端子８(1)〜８
(n)に常にLowレベルの信号を出力し、クロック信号がHi
ghレベルの場合には光入力データ信号の反転信号を保持
して出力する。As described above, each mobile 6 (1)-
6 (n) is an output terminal 8 (1) -8 when the clock signal applied to the clock signal input terminals 7 (1) -7 (n) is at a low level.
A low level signal is always output to (n) and the clock signal is Hi
In the case of gh level, the inverted signal of the optical input data signal is held and output.

【００３８】そこで、クロック信号の位相条件を、光入
力データ信号のビットレートに対して１ビットずつづら
した条件で入力すると、各モービル６(1)〜６(n)の出力
端子８(1)〜８(n)には1/nに速度変換され、ｎビット毎
に分離された信号が反転されて同時に出力されることと
なる。図２に、ｎ＝４とした場合のタイムチャートを示
した。Therefore, if the phase condition of the clock signal is inputted under the condition that the bit rate of the optical input data signal is divided by 1 bit, the output terminal 8 (1) of each mobile 6 (1) to 6 (n) is input. In 8 to 8 (n), the speed is converted to 1 / n, and the signals separated every n bits are inverted and simultaneously output. FIG. 2 shows a time chart when n = 4.

【００３９】ここで、ソース接地ＦＥＴ９(1)〜９(n)を
用いることの利点について概説する。本回路構成はｎ個
のソース接地ＦＥＴ９(1)〜９(n)を用いてフォトダイオ
ード１１の光電流を各モービル６(1)〜６(n)に分配する
構成である。電流源がその複数のＦＥＴの共通なソース
に接続されたソース接地ＦＥＴにおいては、各ＦＥＴの
ドレインでの出力電流の総和は電流源の電流値に一致す
る。さらに、一般的にモービルは電流駆動能力が低いた
めに、出力ノードに低インビーダンス素子が接続された
場合、外部インビーダンスの影響を受け易いが、ソース
接地ＦＥＴはドレインから見たインビーダンスが高いた
めに、各モービルでの保持動作に与える影響を小さく抑
えることが可能である。Here, the advantages of using the source-grounded FETs 9 (1) to 9 (n) will be outlined. This circuit configuration is a configuration in which the photocurrent of the photodiode 11 is distributed to the mobiles 6 (1) to 6 (n) by using n source-grounded FETs 9 (1) to 9 (n). In a source-grounded FET in which the current source is connected to the common source of the plurality of FETs, the sum of the output currents at the drains of the FETs matches the current value of the current source. In addition, since mobiles generally have low current drive capability, if a low impedance element is connected to the output node, they are easily affected by external impedance, but a source-grounded FET has an impedance as seen from the drain. Since the dance is high, it is possible to suppress the influence on the holding operation of each mobile.

【００４０】次に、正常動作に必要な入力光パワー及び
回路の消費電力について考察する。モービルは、双安定
状態においてドライブ用共鳴トンネルダイオード２の変
調された電流値が負荷用共鳴トンネルダイオード１のピ
ーク電流値を越える程度の変調電流が必要となる。従っ
て、フォトダイオード１１の光電流の総和は分離チャネ
ル数に比例して大きくなる。つまり分離チヤネル数に比
例して入力光パワーは増大することになる。よって、正
常動作に必要な光入力パワーは図８の回路を独立に並列
配置した場合の完全なデマルチプレクサの回路構成と同
一である。Next, the input optical power required for normal operation and the power consumption of the circuit will be considered. The mobile requires a modulation current such that the modulated current value of the drive resonance tunnel diode 2 exceeds the peak current value of the load resonance tunnel diode 1 in the bistable state. Therefore, the total photocurrent of the photodiode 11 increases in proportion to the number of separation channels. That is, the input light power increases in proportion to the number of separation channels. Therefore, the optical input power required for normal operation is the same as the circuit configuration of a complete demultiplexer when the circuits of FIG. 8 are independently arranged in parallel.

【００４１】一方、本実施の形態においては、ＦＥＴを
飽和領域で動作状態とするためのバイアス電圧が必要と
なる。従って、消費電力的にはこの電圧値分だけ大きく
なるが、ＦＥＴのバイアス電圧を従来回路の約３〜５倍
程度と仮定しても、従来回路における消費電力は１０ｍ
Ｗ程度と低いため、消費電力は約５０ｍＷ程度と低く抑
えられる。On the other hand, in the present embodiment, a bias voltage is required to operate the FET in the saturation region. Therefore, although the power consumption increases by this voltage value, even if the bias voltage of the FET is assumed to be about 3 to 5 times that of the conventional circuit, the power consumption in the conventional circuit is 10 m.
Since it is as low as about W, the power consumption can be suppressed to about 50 mW.

【００４２】例えば、４０Ｇbit/sで動作するトランジ
スタ回路（例として、T．Otsuji et.al., "４６Ｇbit/s
multiplexer and ４０Ｇbit/s demultiplexer IC modu
les using InA1As/InGaAs/InP HEMTs，" IEE Electron.
Lett.,Vol.32,No.7,pp.685-686,1996．）と比較した場
合、依然として1/50程度と極めて低い。For example, a transistor circuit operating at 40 Gbit / s (as an example, T. Otsuji et.al., "46 Gbit / s
multiplexer and 40Gbit / s demultiplexer IC modu
les using InA1As / InGaAs / InP HEMTs, "IEE Electron.
Lett., Vol.32, No.7, pp.685-686, 1996. ) Is still extremely low at about 1/50.

【００４３】本実施例においてｎ＝２の場合におけるデ
マルチプレクサの回路及びシミュレーションの結果を図
３、図４に示す。本シミュレーションでは光入力データ
信号は８０Ｇbit/sのＲＺ信号、入力クロック信号は４
０ＧHzであり、第１のモービル６(1)には正相信号のク
ロック信号ＣＬＫ(1)を、第２のモービル６(2)には１８
０度位相の異なる逆相信号（光入力データ信号に対して
1ビット分の位相差に相当）ＣＬＫ(2)を入力している。
図４から明らかなように、８０Ｇbit/sという高速な入
力信号に対して、１ビットおきに２つの４０Ｇbit/sの
信号が同時に反転分離する完全なデマルチプレクサが実
現できていることがわかる。The circuit of the demultiplexer and the result of the simulation when n = 2 in this embodiment are shown in FIGS. In this simulation, the optical input data signal is 80 Gbit / s RZ signal and the input clock signal is 4
0 GHz, the first mobile 6 (1) receives the positive-phase clock signal CLK (1), and the second mobile 6 (2) receives 18 clocks.
Opposite phase signal with different 0 degree phase (for optical input data signal
CLK (2) is input).
As is apparent from FIG. 4, a complete demultiplexer in which two 40 Gbit / s signals are alternately inverted and separated every other bit for an input signal as high as 80 Gbit / s can be realized.

【００４４】このように本実施の形態による回路では、
１対の共鳴トンネルダイオードにより構成される識別回
路として機能する各モービルとフォトダイオードの間に
ソース接地ＦＥＴを挿入することによって、完全なデマ
ルチプレクサ機能を有する回路を１つのフォトダイオー
ドを用いて構成することができ、外付けの光分岐回路お
よび光遅延回路無しに、小さな回路規模でデマルチプレ
クサを実現することができる。As described above, in the circuit according to the present embodiment,
A circuit having a complete demultiplexer function is formed by using one photodiode by inserting a source-grounded FET between each mobile that functions as an identification circuit configured by a pair of resonance tunnel diodes and the photodiode. Therefore, the demultiplexer can be realized with a small circuit scale without using an external optical branch circuit and an optical delay circuit.

【００４５】すなわち、ソース接地トランジスタを介し
て１つのフォトダイオードの光電流を複数のモービルに
供給することにより、各モービルの出力ノードを分離す
ることができ、これにより各モービルはそのフォトダイ
オードからの変調電流により独立に動作することが可能
となり、複数チャネルヘの同時分離動作、つまり完全な
デマルチプレクサ動作が可能となる。That is, by supplying the photocurrent of one photodiode to a plurality of mobiles through the source-grounded transistor, the output node of each mobile can be isolated, and thus each mobile can be isolated from the photodiode. It becomes possible to operate independently by the modulation current, and simultaneous demultiplexing operation for a plurality of channels, that is, complete demultiplexer operation becomes possible.

【００４６】また、一般的に共鳴トンネルダイオードに
よるモービルは電流駆動能力が低いために出力ノードに
低インビーダンス素子が接続されると正常な動作が得ら
れないが、ソース接地トランジスタはドレインから見た
インビーダンスが高いという特徴を有するために、各モ
ービルにおける保持動作に与える影響を小さく抑えるこ
とができる。In addition, since a mobile using a resonant tunnel diode generally has a low current driving capability, normal operation cannot be obtained when a low impedance element is connected to the output node, but the source-grounded transistor is seen from the drain. Further, since the impedance is high, the influence on the holding operation in each mobile can be suppressed to a small level.

【００４７】さらに、本回路はトランジスタの応答時間
よりも速い応答時間、つまりスイッチング時間の短い共
鳴トンネルダイオードやフォトダイオードを使用してい
ることから高速動作に優れている。Furthermore, this circuit is excellent in high-speed operation because it uses a resonance tunnel diode or a photodiode whose response time is shorter than that of the transistor, that is, whose switching time is short.

【００４８】さらに、例えばｎ＝２の場合では、従来の
トランジスタ回路において同等の機能を実現するために
は６０〜７０個程度の素子が必要とされていたが、本回
路においては図３に示したように７個の素子で構成が可
能となり、回路規模ばかりか消費電力についても大幅に
小さくできるという特徴がある。Further, in the case of n = 2, for example, about 60 to 70 elements were required to realize the equivalent function in the conventional transistor circuit, but in this circuit, it is shown in FIG. As described above, it is possible to configure with seven elements, and it is possible to significantly reduce not only the circuit scale but also the power consumption.

【００４９】［第２の実施の形態］図５は本発明による
第２の実施の形態のデマルチプレクサの回路構成を示す
回路図である。本回路は図１に示したデマルチプレクサ
の回路における各ＦＥＴ９(1)〜９(n)のゲートを個々に
独立させ、各ゲートに当該ゲートをもつＦＥＴに対応す
るモービルへのクロック入力信号と共通で且つ一定の位
相差をもつクロック信ＣＬＫ(1)'〜ＣＬＫ(n)'を入力さ
せるようにしたものである。他は図１に示したものと同
じである。[Second Embodiment] FIG. 5 is a circuit diagram showing a circuit configuration of a demultiplexer according to a second embodiment of the present invention. In this circuit, the gates of the FETs 9 (1) to 9 (n) in the circuit of the demultiplexer shown in FIG. 1 are made independent, and common to the clock input signal to the mobile corresponding to the FET having the gate at each gate. Further, the clock signals CLK (1) 'to CLK (n)' having a constant phase difference are input. Others are the same as those shown in FIG.

【００５０】本回路の動作について説明する。光入力デ
ータ信号がフォトダイオード１１に入力されると光電流
が励起され、そのフォトダイオード１１のカソードから
アノードの方向へ光信号に応じた電流が流れる。このフ
ォトダイオード１１のカソードに接続されたＦＥＴ９
(1)〜９(n)については、そのゲートに入力されるクロッ
ク信号ＣＬＫ(1)'〜ＣＬＫ(n)'がHighレベルになってい
るＦＥＴのみが導通して、対応するモービルにのみフォ
トダイオード１１の光電流を供給する。The operation of this circuit will be described. When an optical input data signal is input to the photodiode 11, a photocurrent is excited and a current corresponding to the optical signal flows from the cathode of the photodiode 11 to the anode thereof. FET 9 connected to the cathode of this photodiode 11
For (1) to 9 (n), only the FETs whose clock signals CLK (1) 'to CLK (n)' that are input to their gates are at high level are conductive, and only the corresponding mobiles have photo signals. It supplies the photocurrent of the diode 11.

【００５１】ここで、ＦＥＴ９(1)〜９(n)のゲートに与
えられるクロック信号ＣＬＫ(1)'〜ＣＬＫ(n)'とモービ
ル６(1)〜６(n)に与えられるクロック信号ＣＬＫ(1)〜
ＣＬＫ(n)との間には共通かつ一定の位相差が与えられ
る必要がある。つまりＣＬＫ(1)'はＣＬＫ(1)よりも若
干位相が進んでいる必要がある。他のＣＬＫ(2)'とＣＬ
Ｋ(2)の関係、・・・・、ＣＬＫ(n)'とＣＬＫ(n)の関係
も同じである。この理由は、モービル６(1)〜６(n)がク
ロック信号ＣＬＫ(1)〜ＣＬＫ(n)の立ち上がりエッジで
動作する、つまりクロック信号ＣＬＫ(1)〜ＣＬＫ(n)が
Highレベルになった時のデータ信号を読み込むのに対し
て、モービル６(1)〜６(n)ヘの光電流の供給はその前に
おこなわれる必要があるためである。Here, the clock signals CLK (1) 'to CLK (n)' given to the gates of the FETs 9 (1) to 9 (n) and the clock signal CLK given to the mobiles 6 (1) to 6 (n). (1) ~
It is necessary to provide a common and constant phase difference with CLK (n). That is, CLK (1) 'needs to be slightly advanced in phase from CLK (1). Other CLK (2) 'and CL
The relationship between K (2), ..., And CLK (n) 'and CLK (n) is the same. The reason is that the mobiles 6 (1) to 6 (n) operate at the rising edges of the clock signals CLK (1) to CLK (n), that is, the clock signals CLK (1) to CLK (n) are
This is because, while the data signal at the time of becoming the high level is read, the supply of the photocurrent to the mobiles 6 (1) to 6 (n) needs to be performed before that.

【００５２】このような条件にあるクロック信号ＣＬＫ
(1)〜ＣＬＫ(n)、ＣＬＫ(1)'〜ＣＬＫ(n)'を入力し、双
安定状態にあるモービルにのみフォトダイオード１１の
光電流を供給して、当該モービルのドライブ用共鳴トン
ネルダイオード２の電流を変調する。The clock signal CLK under these conditions
(1) to CLK (n) and CLK (1) 'to CLK (n)' are input, and the photocurrent of the photodiode 11 is supplied only to the mobile in the bistable state to drive the resonant tunnel for driving the mobile. Modulate the current in diode 2.

【００５３】従来回路技術あるいは第１の実施の形態で
も述べたように、モービル６(1)〜６(n)はクロック信号
ＣＬＫ(1)〜ＣＬＫ(n)がLowレベルの場合には常にLowレ
ベルを出力することになり、そのクロック信号ＣＬＫ
(1)〜ＣＬＫ(n)がHighレベルの場合にのみ入力光信号の
反転信号を保持して出力することとなるため、回路動作
としては第１の実施の形態と同様の動作をする。As described in the conventional circuit technique or the first embodiment, the mobiles 6 (1) to 6 (n) are always low when the clock signals CLK (1) to CLK (n) are low level. Will output the level, and the clock signal CLK
Since the inverted signal of the input optical signal is held and output only when (1) to CLK (n) are at the high level, the circuit operation is the same as that of the first embodiment.

【００５４】ただし、本回路構成においては入力光パワ
ーにおいて第１の実施の形態と大きく異なる特徴を有す
る。第１の実施の形態においては、クロック信号によら
ず常に全てのモービル６(1)〜６(n)にフォトダイオード
１１の光電流を供給していたが、本実施の形態において
は各ＦＥＴ９(1)〜９(n)をクロック信号ＣＬＫ(1)’〜
ＣＬＫ(n)’により制御することによって双安定状態に
あるモービルに対して選択的にフォトダイオード１１の
光電流を供給する。However, this circuit configuration has a feature in input light power that is greatly different from that of the first embodiment. In the first embodiment, the photocurrent of the photodiode 11 is always supplied to all the mobiles 6 (1) to 6 (n) regardless of the clock signal. However, in the present embodiment, each FET 9 ( 1) to 9 (n) are clock signals CLK (1) 'to
By controlling with CLK (n) ', the photocurrent of the photodiode 11 is selectively supplied to the mobile in the bistable state.

【００５５】いま、各ＦＥＴのゲートに印加するクロッ
ク信号のデューテイ比（HighとLowレベルの時間紬上で
の比率）を１：１と仮定すると、ｎ個のＦＥＴのうち半
分だけが常に動作状態となるため、回路動作に必要な入
射光パワーを第１の実施の形態の回路に比較して原理的
に1/2に抑えることができる。さらに、図６（ｎ＝４の
場合）に示すようにデューテイ比が１：ｎ−１（１：
３）となるようなクロック信号ＣＬＫ(1)〜ＣＬＫ(n)、
ＣＬＫ(1)’〜ＣＬＫ(n)’（但し、ＣＬＫ(1)’〜ＣＬ
Ｋ(n)’は図示せず）を印加すると、クロックがHighレ
ベルの時に双安定となるモービルは常に１個であるた
め、モービル1個分の動作に必要な入力光パワーで動作
させることが可能となる。ただし、この場合、出力のＲ
Ｚ信号のデューテイは１：ｎ−１となる。Assuming that the duty ratio of clock signals applied to the gates of the respective FETs (the ratio of High and Low levels in terms of time pongee) is 1: 1, only half of the n FETs are always in the operating state. Therefore, in principle, the incident light power required for the circuit operation can be suppressed to 1/2 as compared with the circuit of the first embodiment. Further, as shown in FIG. 6 (when n = 4), the duty ratio is 1: n-1 (1:
3) clock signals CLK (1) to CLK (n),
CLK (1) '~ CLK (n)' (however, CLK (1) '~ CL
If K (n) 'is not shown), there is always one mobile that is bistable when the clock is at high level, so it is possible to operate with the input optical power required to operate one mobile. It will be possible. However, in this case, the output R
The duty of the Z signal is 1: n-1.

【００５６】このように、本実施の形態の回路では、共
鳴トンネルダイオードの対により構成される複数のモー
ビルとフォトダイオードの間に、ゲート入力端子にクロ
ック信号が入力されるソース接地ＦＥＴを挿入すること
によって、完全なデマルチプレクサ機能を有する回路を
第１の実施の形態と同様に、１つのフォトダイオードを
用いて構成することができる。本回路構成では、第１の
実施の形態で得られる効果に加えて、回路動作に必要な
入射光パワーをさらに低減することができるということ
を挙げることができる。As described above, in the circuit of this embodiment, the source-grounded FET, to which the clock signal is input to the gate input terminal, is inserted between the plurality of mobiles constituted by the pair of resonant tunneling diodes and the photodiode. As a result, a circuit having a complete demultiplexer function can be configured by using one photodiode as in the first embodiment. With this circuit configuration, in addition to the effects obtained in the first embodiment, it is possible to further reduce the incident light power required for circuit operation.

【００５７】［その他の実施の形態］なお、上述したデ
マルチプレクサではトランジスタとしてＦＥＴを用いた
場合を例にして説明したが、パイポーラトランジスタを
もちいても同様の機能が実現できる。このときはエミッ
タ接地となり、ドレインがコレクタに、ソースがエミッ
タに、ゲートがベースに置換される。また、共鳴トンネ
ルダイオード１，２に代えて、通常のトンネルダイオー
ドを使用することもできる。さらに、電源電圧条件を相
対的に調整することにより入出力レベルを調整し、既存
のインタフェースのレベルへ整合させることが可能であ
ることは言うまでもない。この例として、ＳＣＦＬイン
タフェースを挙げることができる。このＳＣＦＬインタ
フェースは、Highレベルが０Ｖ、Lowレベルが-0.9Ｖ
で、１０Ｇbit/sを超えるような超高インターフェース
として一般的である（例えば、T.Takada and M.Ohhata,
"A new interfacing method 'SCFL-interfacing' for
ultra high-speed logic IC's," in Tech. Dig. GaAs I
C Symp.,pp.211-214,1990.)。[Other Embodiments] In the demultiplexer described above, the case where the FET is used as the transistor has been described as an example, but the same function can be realized by using a bipolar transistor. At this time, the emitter is grounded, the drain is replaced by the collector, the source by the emitter, and the gate by the base. Further, instead of the resonance tunnel diodes 1 and 2, a normal tunnel diode can be used. Further, it goes without saying that it is possible to adjust the input / output level by adjusting the power supply voltage condition relatively and to match with the level of the existing interface. An example of this is the SCFL interface. This SCFL interface has a high level of 0V and a low level of -0.9V.
It is common as an ultra-high interface exceeding 10 Gbit / s (eg, T.Takada and M.Ohhata,
"A new interfacing method 'SCFL-interfacing' for
ultra high-speed logic IC's, "in Tech. Dig. GaAs I
C Symp., Pp. 211-214, 1990.).

【００５８】[0058]

【発明の効果】以上述べてきたように本発明によれば、
１つのフォトダイオードにより単一チャネルの高速光入
力データ信号から多チャネルの低速電気信号への同時分
離動作、つまり完全なデマルチプレクサ動作が、外付け
の光分岐装置や光遅延回路無しに、超高速かつ少素子
数、低消費電力、低光入力パワーで実現できるという大
きな利点がある。As described above, according to the present invention,
Simultaneous demultiplexing operation from single-channel high-speed optical input data signal to multi-channel low-speed electrical signal by one photodiode, that is, complete demultiplexer operation, is extremely fast without external optical branching device or optical delay circuit. Moreover, there are great advantages that it can be realized with a small number of elements, low power consumption, and low optical input power.

【図面の簡単な説明】[Brief description of drawings]

【図１】 本発明の第１の実施の形態のデマルチプレク
サの回路図である。FIG. 1 is a circuit diagram of a demultiplexer according to a first embodiment of this invention.

【図２】 図１の回路においてｎ＝４としたときのタイ
ムチャートである。FIG. 2 is a time chart when n = 4 in the circuit of FIG.

【図３】 図１の回路のおいてｎ＝２としたときの回路
図である。FIG. 3 is a circuit diagram when n = 2 in the circuit of FIG.

【図４】 図３の回路のシミュレーション結果の波形図
である。FIG. 4 is a waveform diagram of simulation results of the circuit of FIG.

【図５】 本発明の第２の実施の形態のデマルチプレク
サの回路図である。FIG. 5 is a circuit diagram of a demultiplexer according to a second embodiment of the present invention.

【図６】 図５の回路においてｎ＝４としたときのタイ
ムチャートである。FIG. 6 is a time chart when n = 4 in the circuit of FIG.

【図７】 従来のデマルチプレクサのブロック図であ
る。FIG. 7 is a block diagram of a conventional demultiplexer.

【図８】 本発明で使用する基本回路の回路図である。FIG. 8 is a circuit diagram of a basic circuit used in the present invention.

【図９】 (a)〜(c)は図８の回路の動作説明のための負
荷特性曲線を示す図である。9 (a) to 9 (c) are diagrams showing load characteristic curves for explaining the operation of the circuit of FIG.

【図１０】 (a)は図８の回路を識別動作させたときの
タイムチャート、(b)は分離動作させたときのタイムチ
ャートである。10A is a time chart when the circuit of FIG. 8 is operated for identification, and FIG. 10B is a time chart when the circuit of FIG. 8 is operated for separation.

【符号の説明】[Explanation of symbols]

１：負荷用共鳴トンネルダイオード ２：ドライブ用共鳴トンネルダイオード ３：フォトダイオード ４：制御電圧入力端子 ５：電気信号出力端子 ６(1)〜６(n)：モービル（単安定−双安定遷移論理素
子） ７(1)〜７(n)：クロック信号入力端子 ８(1)〜８(n)：出力端子 ９(1)〜９(n)：ＦＥＴ １０：バイアス電圧入力端子 １０(1)〜１０(n)：クロック信号入力端子 １１：フォトダイオード1: Resonant tunneling diode for load 2: Resonant tunneling diode for drive 3: Photodiode 4: Control voltage input terminal 5: Electric signal output terminal 6 (1) to 6 (n): Mobile (monostable-bistable transition logic element ) 7 (1) to 7 (n): clock signal input terminals 8 (1) to 8 (n): output terminals 9 (1) to 9 (n): FET 10: bias voltage input terminals 10 (1) to 10 (n): Clock signal input terminal 11: Photo diode

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04J 3/04 ─────────────────────────────────────────────────── ─── Continuation of front page (58) Fields surveyed (Int.Cl. ⁷ , DB name) H04J 3/04

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】一端が第１の直流電源端子に接続された第
１のトンネルダイオードの他端に出力端子および第２の
トンネルダイオードの一端が接続され、該第２のトンネ
ルダイオードの他端にクロック入力端子が接続される構
成を有するｎ個（ｎは整数）の単安定−双安定遷移論理
素子と、 該ｎ個の各単安定−双安定遷移論理素子の個々の出力端
子にドレイン又はコレクタが個々に接続され、ソース又
はエミッタが共通に接続されるn個のトランジスタと、 該ｎ個のトランジスタのソース又はエミッタの共通接続
点にカソードが接続され、アノードが第２の直流電源に
接続されるフォトダイオードとからなり、 前記フォトダイオードに光データ信号を入力し、前記ｎ
個のトランジスタのゲート又はベースに該各トランジス
タを動作状態にするための電圧を印加し、前記各単安定
−双安定遷移論理素子のクロック入力端子に前記光入力
データ信号に対して互いに位相が1ビット分ずれ、かつ
前記光入力データ信号のビットレートに対して1/nの周
波数を有するｎ個のクロック信号を印加し、前記各単安
定−双安定遷移論理素子の出力端子から出力電気信号を
取り出すことを特徴とするデマルチプレクサ。1. An output terminal and one end of a second tunnel diode are connected to the other end of a first tunnel diode whose one end is connected to a first DC power supply terminal, and to the other end of the second tunnel diode. N (n is an integer) monostable-bistable transition logic element having a configuration in which clock input terminals are connected, and a drain or collector at each output terminal of each of the n monostable-bistable transition logic elements Are individually connected to each other, and the source or emitter is commonly connected to n transistors, and the cathode is connected to the common connection point of the sources or emitters of the n transistors, and the anode is connected to the second DC power supply. And a photo diode for inputting an optical data signal to the photo diode.
A voltage for operating each transistor is applied to the gate or base of each transistor, and the clock input terminal of each monostable-bistable transition logic element has a phase of 1 relative to the optical input data signal. Applying n clock signals having a bit shift and a frequency of 1 / n with respect to the bit rate of the optical input data signal, an output electric signal is output from the output terminal of each monostable-bistable transition logic element. Demultiplexer characterized by taking out. 【請求項２】前記ｎ個の各トランジスタのゲート又はベ
ースに当該トランジスタのドレイン又はコレクタに接続
される前記単安定−双安定遷移論理素子に入力される前
記クロック信号に対し共通かつ一定の位相差を有するク
ロック信号を入力することを特徴とする請求項１に記載
のデマルチプレクサ。2. A common and constant phase difference with respect to the clock signal input to the monostable-bistable transition logic element connected to the gate or base of each of the n transistors and the drain or collector of the transistor. The demultiplexer according to claim 1, wherein a clock signal having the following is input. 【請求項３】前記各クロック信号のデューテイ比を1：n
−1としたことを特徴とする請求項２に記載のデマルチ
プレクサ。3. The duty ratio of each clock signal is set to 1: n.
3. The demultiplexer according to claim 2, wherein the demultiplexer is -1.