JP3406049B2 - Semiconductor device - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置に係り、特
に、半導体装置において基板の電位を所定値に保つため
のバイアス電圧を発生する回路（以下、基板バイアス発
生回路と称する）に通常含まれる発振回路の発振周波数
を制御するための技術に関する。近年の半導体装置にお
いては、動作の高速化に対する要求と共に消費電力の低
減化に対する要求が高まっている。しかし、これら２つ
の条件は相反する条件であり、高速化を実現すると、信
号の媒体となる電流量が多くなるので消費電力が増大し
てしまい、一方、低消費電力化を実現すると、逆に電流
量が少なくなるので信号の伝搬速度が遅くなり、動作速
度が低下してしまう。また、その一方で、動作マージン
の広い半導体装置はあらゆるニーズに対応できる。その
ため、高速且つ低消費電力で、しかも動作マージンの広
い半導体装置が要望されている。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a circuit for generating a bias voltage for keeping the potential of a substrate at a predetermined value in the semiconductor device (hereinafter referred to as a substrate bias generating circuit). The present invention relates to a technique for controlling the oscillation frequency of an oscillating circuit. 2. Description of the Related Art In recent semiconductor devices, there is an increasing demand for faster operation and lower power consumption. However, these two conditions are contradictory conditions. When speeding up, power consumption increases because the amount of current serving as a signal medium increases. On the other hand, when low power consumption is realized, conversely. Since the amount of current is reduced, the signal propagation speed becomes slower and the operating speed becomes lower. On the other hand, a semiconductor device having a wide operation margin can meet all needs. Therefore, there is a demand for a semiconductor device which has high speed and low power consumption and has a wide operation margin.
【０００２】[0002]
【従来の技術】従来知られている典型的な基板バイアス
発生回路においては、発振回路の出力電圧を所定の基板
バイアス電圧のレベルまで高めるためにいわゆるポンピ
ング動作を行う必要があり、このポンピング動作を実現
するために一般にリング・オシレータを使用することが
多い。2. Description of the Related Art In a conventionally known typical substrate bias generating circuit, it is necessary to perform a so-called pumping operation in order to raise the output voltage of the oscillator circuit to a predetermined substrate bias voltage level. Ring oscillators are often used to achieve this.
【０００３】図１１には、リング・オシレータを使用し
た従来の基板バイアス発生回路の一構成例が示される。
同図において、１はリング・オシレータ、２はポンピン
グ回路を示す。リング・オシレータ１は、高電位の電源
ラインＶＣＣ（例えば＋５Ｖ）と低電位の電源ラインＶ
ＳＳ（例えば０Ｖ）の間に接続されたｐチャネルトラン
ジスタ及びｎチャネルトランジスタから成るＣＭＯＳイ
ンバータが奇数段（図示の例では、それぞれトランジス
タＱ１及びＱ２、Ｑ３及びＱ４、Ｑ５及びＱ６、Ｑ７及
びＱ８、Ｑ９及びＱ１０から成る５段）直列に接続され
た構成を有し、最終段のインバータＱ９，Ｑ１０の出力
を初段のインバータＱ１，Ｑ２の入力にフィードバック
することで発振を得るようにしている。一方、ポンピン
グ回路２は、一端がリング・オシレータ１の出力端に接
続されたＭＯＳキャパシタＭＣと、該ＭＯＳキャパシタ
の他端と低電位の電源ラインＶＳＳの間に接続され且つ
ゲートがそのドレインに接続されたｎチャネルトランジ
スタＱ１１と、ＭＯＳキャパシタＭＣの他端と回路出力
端（基板バイアス電圧ＶＢＢの出力端）の間に接続され
且つゲートがそのドレインに接続されたｎチャネルトラ
ンジスタＱ１２とを有している。リング・オシレータ１
で発振された電圧信号は、ポンピング回路２を通して、
基板バイアス電圧ＶＢＢのレベルまで高められる。FIG. 11 shows an example of the structure of a conventional substrate bias generating circuit using a ring oscillator.
In the figure, 1 is a ring oscillator and 2 is a pumping circuit. The ring oscillator 1 has a high-potential power supply line VCC (for example, + 5V) and a low-potential power supply line V
A CMOS inverter composed of a p-channel transistor and an n-channel transistor connected between SS (for example, 0V) has an odd number of stages (in the illustrated example, transistors Q1 and Q2, Q3 and Q4, Q5 and Q6, Q7 and Q8, Q9, respectively). And Q10, which are connected in series, and the outputs of the final stage inverters Q9 and Q10 are fed back to the inputs of the first stage inverters Q1 and Q2 to obtain oscillation. On the other hand, the pumping circuit 2 is connected between the MOS capacitor MC having one end connected to the output end of the ring oscillator 1, the other end of the MOS capacitor and the low-potential power supply line VSS, and the gate connected to the drain thereof. And an n-channel transistor Q12 connected between the other end of the MOS capacitor MC and the circuit output end (the output end of the substrate bias voltage VBB) and the gate of which is connected to its drain. There is. Ring oscillator 1
The voltage signal oscillated by is passed through the pumping circuit 2,
The substrate bias voltage VBB is raised to the level.
【０００４】上記構成において、リング・オシレータ１
の発振周波数は、ＣＭＯＳ構成の各インバータの駆動能
力によって決定される。また、各インバータの駆動能力
は、電源電圧や各インバータを構成するトランジスタの
バックバイアス効果等のトランジスタの特性に依存して
決定される。In the above structure, the ring oscillator 1
The oscillation frequency of is determined by the driving capability of each inverter of CMOS configuration. The drive capability of each inverter is determined depending on the characteristics of the transistor such as the power supply voltage and the back bias effect of the transistor forming each inverter.
【０００５】[0005]
【発明が解決しようとする課題】上述した従来の基板バ
イアス発生回路においては、リング・オシレータを構成
する各インバータの駆動能力は電源電圧やトランジスタ
の特性変化に依存して変化するため、電源電圧が一定の
場合には、装置外部からリング・オシレータの発振周波
数を制御できないといった不都合がある。従って、装置
内部では、リング・オシレータが不必要に発振を繰り返
したり、或いは不必要に動作している場合があり、その
ために消費電力が増大するといった問題があった。In the above-mentioned conventional substrate bias generating circuit, the drive capability of each inverter forming the ring oscillator changes depending on the power supply voltage and the characteristic change of the transistor, so that the power supply voltage is changed. If it is constant, there is a disadvantage that the oscillation frequency of the ring oscillator cannot be controlled from outside the device. Therefore, inside the device, the ring oscillator may unnecessarily repeat oscillation or operate unnecessarily, which causes a problem that power consumption increases.
【０００６】また、電源電圧と基板バイアス発生回路に
含まれるリング・オシレータの発振周波数は正比例の関
係を持っているため、電源電圧が上がると、リング・オ
シレータの各インバータを構成するトランジスタのバッ
クバイアスレベルの絶対値が増大し、これによってｎチ
ャネルトランジスタのしきい値（スレッショルドレベ
ル）も上がり、最終的には各トランジスタ、ひいてはリ
ング・オシレータが正常に動作しなくなるといった問題
もあった。つまり、電源電圧の増大に応じて各トランジ
スタの動作マージンが相対的に狭くなり、そのために基
板バイアス発生回路が正常に機能しなくなるといった課
題があった。これは、動作信頼性の低下につながり、好
ましいとは言えない。Further, since the power supply voltage and the oscillation frequency of the ring oscillator included in the substrate bias generation circuit have a direct proportional relationship, when the power supply voltage rises, the back bias of the transistors constituting each inverter of the ring oscillator is increased. There is also a problem that the absolute value of the level increases, which raises the threshold value (threshold level) of the n-channel transistor, and eventually each transistor, and eventually the ring oscillator, does not operate normally. In other words, the operating margin of each transistor becomes relatively narrow as the power supply voltage increases, which causes a problem that the substrate bias generating circuit does not function normally. This leads to a decrease in operational reliability and is not preferable.
【０００７】本発明は、かかる従来技術における課題に
鑑み創作されたもので、消費電力を低減すると共に、動
作マージンを拡大して動作信頼性を高めることができる
基板バイアス発生回路を備えた半導体装置を提供するこ
とを目的とする。The present invention was created in view of the above problems in the prior art, and is a semiconductor device having a substrate bias generating circuit capable of reducing power consumption and expanding an operation margin to improve operation reliability. The purpose is to provide.
【０００８】[0008]
【課題を解決するための手段】半導体装置が非動作状態
の時に装置内部の各回路から発生する基板電流は、半導
体装置が動作状態の時と比べて、非常に少量である。従
って、その基板電流を吸収して基板電位を所定値に保つ
ための基板バイアス発生回路の能力は、半導体装置が動
作状態の時と比べて低くてもよい（つまり十分であ
る）。When the semiconductor device is in a non-operating state, the substrate current generated from each circuit inside the device is very small compared to when the semiconductor device is in the operating state. Therefore, the ability of the substrate bias generating circuit to absorb the substrate current and maintain the substrate potential at a predetermined value may be lower (that is, sufficient) than when the semiconductor device is in the operating state.
【０００９】また、電源電圧が上昇すると、基板バイア
ス発生回路に含まれる発振回路（例えばリング・オシレ
ータ）の発振周波数もそれに応じて増大し、これによっ
てトランジスタのバックバイアスレベルの絶対値が上が
り、前述したような問題点が生じる。そこで、これを防
止するためには、電源電圧があるレベル以上になった
時、発振回路の発振周波数を下げるように制御すればよ
い。Further, when the power supply voltage rises, the oscillation frequency of the oscillator circuit (eg, ring oscillator) included in the substrate bias generating circuit also increases accordingly, which raises the absolute value of the back bias level of the transistor. There are some problems. Therefore, in order to prevent this, the oscillation frequency of the oscillation circuit may be controlled to be lowered when the power supply voltage exceeds a certain level.
【００１０】従って、本発明によれば、その基本的な形
態として、半導体基板の電位を所定値に保つためのバイ
アス電圧を発生する基板バイアス発生回路を備えた半導
体装置において、前記基板バイアス発生回路が、前記バ
イアス電圧の発生に必要な電圧信号を発生する発振回路
と、前記半導体装置の動作／非動作を制御する外部から
の制御信号に基づいて、前記発振回路の動作／非動作を
制御すると共に、該発振回路の発振周波数を制御する制
御回路とを具備することを特徴とする半導体装置が提供
される。Therefore, according to the present invention, as a basic form thereof, in a semiconductor device including a substrate bias generating circuit for generating a bias voltage for keeping the potential of the semiconductor substrate at a predetermined value, the substrate bias generating circuit Controls the operation / non-operation of the oscillation circuit based on an oscillation circuit that generates a voltage signal necessary for generating the bias voltage and a control signal from the outside that controls the operation / non-operation of the semiconductor device. At the same time, a semiconductor device is provided which is provided with a control circuit for controlling the oscillation frequency of the oscillation circuit.
【００１１】また、本発明の好適な実施態様において
は、前記発振回路は、直列に接続された奇数段のインバ
ータで構成され且つ最終段のインバータの出力が初段の
インバータの入力にフィードバックされるよう構成され
たリング・オシレータを有している。そして、各インバ
ータは、ｐチャネルトランジスタ及びｎチャネルトラン
ジスタを有するＣＭＯＳ構成のインバータで構成され
る。Further, in a preferred embodiment of the present invention, the oscillation circuit is composed of an odd number of stages of inverters connected in series, and the output of the final stage inverter is fed back to the input of the first stage inverter. It has a configured ring oscillator. Each inverter is composed of a CMOS inverter having a p-channel transistor and an n-channel transistor.
【００１２】[0012]
【作用】上述した本発明の構成によれば、半導体装置の
動作／非動作を制御する外部からの制御信号に基づい
て、制御回路が、発振回路（例えばリング・オシレー
タ）の動作／非動作を制御し、またその発振周波数を制
御するようにしている。従って、従来形に見られたよう
な発振回路の不必要な発振動作を防止し、低消費電力で
且つ動作マージンの広い半導体装置を実現することがで
きる。According to the above-described configuration of the present invention, the control circuit controls the operation / non-operation of the oscillation circuit (for example, the ring oscillator) based on the control signal from the outside which controls the operation / non-operation of the semiconductor device. The oscillation frequency is controlled. Therefore, it is possible to realize the semiconductor device with low power consumption and a wide operation margin by preventing the unnecessary oscillation operation of the oscillation circuit as seen in the conventional type.
【００１３】なお、本発明の他の構成上の特徴及び作用
の詳細については、添付図面を参照しつつ以下に記述さ
れる実施例を用いて説明する。Details of other structural features and operations of the present invention will be described with reference to the accompanying drawings with reference to the embodiments described below.
【００１４】[0014]
【実施例】図１には本発明に係る半導体装置の第１実施
例における基板バイアス発生回路の構成が示される。同
図において、１はリング・オシレータ、２はポンピング
回路、３はリング・オシレータ１の発振周波数を制御す
るための制御回路を示す。なお、リング・オシレータ１
及びポンピング回路２の構成については、図１１に示し
た回路構成と同じであるので、その説明は省略する。1 shows the structure of a substrate bias generating circuit in a first embodiment of a semiconductor device according to the present invention. In the figure, 1 is a ring oscillator, 2 is a pumping circuit, and 3 is a control circuit for controlling the oscillation frequency of the ring oscillator 1. In addition, ring oscillator 1
Since the pumping circuit 2 and the pumping circuit 2 have the same configuration as that shown in FIG. 11, the description thereof will be omitted.
【００１５】制御回路３において、１０は半導体装置の
動作／非動作を制御するために外部から供給されるアク
ティブ・ローのチップ選択信号ＣＳＸのレベル（ＴＴＬ
レベル）を内部回路に必要なＣＭＯＳレベルに変換する
ための初段回路部、２０はそのレベル変換されたチップ
選択信号ＣＳＸと電源電圧ＶＣＣに基づいてリング・オ
シレータ１の発振周波数を制御するための周波数制御回
路部２０を示す。In the control circuit 3, 10 is a level (TTL) of an active-low chip select signal CSX supplied from the outside for controlling the operation / non-operation of the semiconductor device.
Level) to a CMOS level required for the internal circuit, and 20 is a frequency for controlling the oscillation frequency of the ring oscillator 1 based on the level-converted chip selection signal CSX and the power supply voltage VCC. The control circuit unit 20 is shown.
【００１６】初段回路部１０は、電源ラインＶＣＣとＶ
ＳＳの間に接続され且つ外部からのチップ選択信号ＣＳ
Ｘに応答するＣＭＯＳインバータ（ｐチャネルトランジ
スタＱ２１及びｎチャネルトランジスタＱ２２）と、同
様に電源ラインＶＣＣとＶＳＳの間に接続され且つＣＭ
ＯＳインバータＱ２１，Ｑ２２の出力に応答するＣＭＯ
Ｓインバータ（ｐチャネルトランジスタＱ２３及びｎチ
ャネルトランジスタＱ２４）とを有している。The first-stage circuit section 10 includes power supply lines VCC and V
Chip selection signal CS connected between SS and externally
A CMOS inverter (p-channel transistor Q21 and n-channel transistor Q22) responsive to X, and also connected between the power supply lines VCC and VSS and CM
CMO that responds to the outputs of the OS inverters Q21 and Q22
It has an S inverter (p-channel transistor Q23 and n-channel transistor Q24).
【００１７】一方、周波数制御回路部２０は、電源ライ
ンＶＣＣとリング・オシレータ１の電源ラインＰＬの間
に接続され且つ初段回路部１０の出力（ＣＭＯＳレベル
のチップ選択信号ＣＳＸ）に応答するスイッチング用の
ｐチャネルトランジスタＱ２５と、ドレインが電源ライ
ンＶＣＣに接続され且つ初段回路部１０の出力に応答す
るスイッチング用のｎチャネルトランジスタＱ２６と、
該トランジスタＱ２６のソースとリング・オシレータ１
の電源ラインＰＬの間に直列に接続され、それぞれゲー
トが自己のドレインに接続された負荷用の３個のｎチャ
ネルトランジスタＱ２７〜Ｑ２９とを有している。On the other hand, the frequency control circuit section 20 is connected between the power supply line VCC and the power supply line PL of the ring oscillator 1 and is for switching in response to the output of the first-stage circuit section 10 (CMOS level chip selection signal CSX). P-channel transistor Q25, and a switching n-channel transistor Q26 whose drain is connected to the power supply line VCC and which responds to the output of the first-stage circuit unit 10.
The source of the transistor Q26 and the ring oscillator 1
The power supply line PL has three n-channel transistors Q27 to Q29 for load, each of which has a gate connected to its own drain and is connected in series.
【００１８】上記構成において、外部からのチップ選択
信号ＣＳＸが“Ｌ”レベルの時（つまり半導体装置が動
作状態の時）、初段回路部１０の２段のインバータを介
して周波数制御回路部２０の各スイッチング用トランジ
スタＱ２５，Ｑ２６にそれぞれ“Ｌ”レベルの制御信号
が入力される。これによって、ｐチャネルトランジスタ
Ｑ２５はオン、ｎチャネルトランジスタＱ２６はオフと
なり、リング・オシレータ１の電源ラインＰＬには、オ
ン状態のトランジスタＱ２５を通して、半導体装置に与
えられる電源電圧ＶＣＣとほぼ同じ電圧が供給される。
この結果、リング・オシレータ１は、この電源電圧ＶＣ
Ｃの大きさに応じた発振周波数で発振する。In the above configuration, when the chip selection signal CSX from the outside is at the "L" level (that is, when the semiconductor device is in the operating state), the frequency control circuit section 20 of the first stage circuit section 10 is provided with the two-stage inverter. An "L" level control signal is input to each of the switching transistors Q25 and Q26. As a result, the p-channel transistor Q25 is turned on and the n-channel transistor Q26 is turned off, and the power supply line PL of the ring oscillator 1 is supplied with a voltage substantially the same as the power supply voltage VCC applied to the semiconductor device through the transistor Q25 in the on state. To be done.
As a result, the ring oscillator 1 receives the power supply voltage VC
It oscillates at an oscillation frequency according to the magnitude of C.
【００１９】一方、外部からのチップ選択信号ＣＳＸが
“Ｈ”レベルの時（つまり半導体装置が非動作状態の
時）、初段回路部１０の２段のインバータを介して周波
数制御回路部２０の各スイッチング用トランジスタＱ２
５，Ｑ２６にそれぞれ“Ｈ”レベルの制御信号が入力さ
れる。これによって、ｐチャネルトランジスタＱ２５は
オフ、ｎチャネルトランジスタＱ２６はオンとなり、リ
ング・オシレータ１の電源ラインＰＬには、オン状態の
トランジスタＱ２６及び負荷用トランジスタＱ２７〜Ｑ
２９を通して電源電圧が供給される。この場合、電源ラ
インＰＬに供給される電源電圧の大きさは、各負荷用の
トランジスタＱ２７〜Ｑ２９のスレッショルドレベルを
Ｖthとすると、半導体装置に与えられる電源電圧ＶＣＣ
のレベルよりも３Ｖthの分だけ低い電圧、すなわち、
（ＶＣＣ−３Ｖth）となる。リング・オシレータ１は、
この電源電圧（ＶＣＣ−３Ｖth）の大きさに応じた発振
周波数で発振する。従って、半導体装置が非動作状態の
時のリング・オシレータ１の発振周波数は、半導体装置
が動作状態の時と比べて低くなる。On the other hand, when the external chip selection signal CSX is at the "H" level (that is, when the semiconductor device is in the non-operating state), each of the frequency control circuit units 20 is passed through the two-stage inverter of the first stage circuit unit 10. Switching transistor Q2
An "H" level control signal is input to each of Q5 and Q26. As a result, the p-channel transistor Q25 is turned off, the n-channel transistor Q26 is turned on, and the power supply line PL of the ring oscillator 1 has a transistor Q26 in an on state and load transistors Q27 to Q27.
A power supply voltage is supplied through 29. In this case, the magnitude of the power supply voltage supplied to the power supply line PL is the power supply voltage VCC supplied to the semiconductor device, where the threshold level of the transistors Q27 to Q29 for each load is Vth.
Voltage lower than the level of 3Vth, that is,
(VCC-3Vth). Ring oscillator 1
It oscillates at an oscillation frequency according to the magnitude of the power supply voltage (VCC-3Vth). Therefore, the oscillation frequency of the ring oscillator 1 when the semiconductor device is in the non-operating state is lower than that when the semiconductor device is in the operating state.
【００２０】このように本実施例においては、半導体装
置の動作／非動作状態に応じて周波数制御回路部２０が
リング・オシレータ１の電源電圧（電源ラインＰＬの電
位）を制御し、それによってリング・オシレータ１の発
振周波数を制御し、ひいては基板バイアス発生回路の能
力を制御するようにしている。これにより、基板バイア
ス発生回路の低消費電力化、ひいては半導体装置の低消
費電力化を実現することができ、同時に、動作マージン
の広い半導体装置を実現することができる。As described above, in the present embodiment, the frequency control circuit section 20 controls the power supply voltage of the ring oscillator 1 (potential of the power supply line PL) according to the operating / non-operating state of the semiconductor device, whereby the ring -The oscillation frequency of the oscillator 1 is controlled, which in turn controls the capacity of the substrate bias generation circuit. As a result, it is possible to reduce the power consumption of the substrate bias generation circuit, and thus to reduce the power consumption of the semiconductor device, and at the same time, it is possible to realize a semiconductor device having a wide operation margin.
【００２１】なお、本実施例では周波数制御回路部２０
に設けられる負荷用のトランジスタの個数は３個（Ｑ２
７〜Ｑ２９）の場合について説明したが、この個数は、
リング・オシレータ１に必要とされる電源電圧の大きさ
に応じて、適宜変更可能であることはもちろんである。
図２には本発明に係る半導体装置の第２実施例における
基板バイアス発生回路の構成が示される。In this embodiment, the frequency control circuit section 20
The number of load transistors provided in is 3 (Q2
7 to Q29), but this number is
It goes without saying that the ring oscillator 1 can be appropriately changed according to the magnitude of the power supply voltage required for the ring oscillator 1.
FIG. 2 shows the structure of a substrate bias generating circuit in a second embodiment of the semiconductor device according to the present invention.
【００２２】同図において、１０ａは前述した初段回路
部１０と同様の機能を有する初段回路部、２０ａは前述
した周波数制御回路部２０と同様の機能を有する周波数
制御回路部を示す。周波数制御回路部２０ａは、所定電
位の電源ラインＶｏとリング・オシレータ１の各ＣＭＯ
Ｓインバータの出力端の間に設けられており、ソース
（又はドレイン）が対応するインバータの出力端に接続
され且つ初段回路部１０ａの出力（ＣＭＯＳレベルのチ
ップ選択信号ＣＳＸ）に応答するスイッチング用のｎチ
ャネルトランジスタＱ３０と、該トランジスタＱ３０の
ドレイン（又はソース）と電源ラインＶｏの間に接続さ
れた負荷用のキャパシタＣとを有している。In the figure, reference numeral 10a denotes a first-stage circuit section having the same function as that of the above-mentioned first-stage circuit section 10, and 20a denotes a frequency control circuit section having the same function as that of the above-mentioned frequency control circuit section 20. The frequency control circuit unit 20a includes a power supply line Vo having a predetermined potential and each CMO of the ring oscillator 1.
It is provided between the output terminals of the S-inverter, and has a source (or drain) connected to the output terminal of the corresponding inverter and is used for switching in response to the output (CMOS level chip selection signal CSX) of the first-stage circuit section 10a. It has an n-channel transistor Q30 and a load capacitor C connected between the drain (or source) of the transistor Q30 and the power supply line Vo.
【００２３】本実施例において、初段回路部１０ａは、
チップ選択信号ＣＳＸが“Ｌ”レベルの時（つまり半導
体装置が動作状態の時）にトランジスタＱ３０をオフ状
態とし、チップ選択信号ＣＳＸが“Ｈ”レベルの時（つ
まり半導体装置が非動作状態の時）にトランジスタＱ３
０をオン状態とするように制御を行う。上記構成におい
て、外部からのチップ選択信号ＣＳＸが“Ｌ”レベルの
時（つまり半導体装置が動作状態の時）、初段回路部１
０ａの制御出力により各周波数制御回路部２０ａのスイ
ッチング用トランジスタＱ３０はオフとなる。従ってこ
の場合には、各周波数制御回路部２０ａはリング・オシ
レータ１に対して何の影響も及ぼさないので、リング・
オシレータ１は、半導体装置に与えられる電源電圧ＶＣ
Ｃの大きさに応じた発振周波数で発振する。In this embodiment, the first-stage circuit section 10a is
The transistor Q30 is turned off when the chip selection signal CSX is at "L" level (that is, when the semiconductor device is in the operating state), and when the chip selection signal CSX is at the "H" level (that is, when the semiconductor device is in the non-operating state). ) To transistor Q3
Control is performed so that 0 is turned on. In the above configuration, when the chip selection signal CSX from the outside is at the "L" level (that is, when the semiconductor device is in the operating state), the first stage circuit unit 1
The control output of 0a turns off the switching transistor Q30 of each frequency control circuit section 20a. Therefore, in this case, since each frequency control circuit unit 20a has no influence on the ring oscillator 1, the ring
The oscillator 1 has a power supply voltage VC applied to the semiconductor device.
It oscillates at an oscillation frequency according to the magnitude of C.
【００２４】一方、外部からのチップ選択信号ＣＳＸが
“Ｈ”レベルの時（つまり半導体装置が非動作状態の
時）、初段回路部１０ａの制御出力により各周波数制御
回路部２０ａのスイッチング用トランジスタＱ３０がオ
ンとなる。これによって、リング・オシレータ１におけ
る各ＣＭＯＳインバータの出力端にそれぞれ負荷として
のキャパシタＣが並列に接続される。この結果、リング
・オシレータ１の発振周波数は、半導体装置が動作状態
の時と比べて相対的に低くなる。On the other hand, when the chip selection signal CSX from the outside is at the "H" level (that is, when the semiconductor device is in a non-operating state), the switching output Q30 of each frequency control circuit section 20a is controlled by the control output of the first-stage circuit section 10a. Turns on. As a result, the capacitors C as loads are connected in parallel to the output terminals of the CMOS inverters in the ring oscillator 1. As a result, the oscillation frequency of the ring oscillator 1 becomes relatively lower than when the semiconductor device is in the operating state.
【００２５】このように本実施例においては、半導体装
置の動作／非動作状態に応じて周波数制御回路部２０ａ
がリング・オシレータ１の負荷容量を制御し、それによ
ってリング・オシレータ１の発振周波数を制御するよう
にしている。これにより、基板バイアス発生回路の低消
費電力化、ひいては半導体装置の低消費電力化を実現す
ることができ、同時に、動作マージンの広い半導体装置
を実現することができる。As described above, in this embodiment, the frequency control circuit section 20a is selected according to the operating / non-operating state of the semiconductor device.
Controls the load capacity of the ring oscillator 1, and thereby controls the oscillation frequency of the ring oscillator 1. As a result, it is possible to reduce the power consumption of the substrate bias generation circuit, and thus to reduce the power consumption of the semiconductor device, and at the same time, it is possible to realize a semiconductor device having a wide operation margin.
【００２６】図３には本発明に係る半導体装置の第３実
施例における基板バイアス発生回路の構成が示される。
本実施例の特徴は、発振周波数が異なる複数のリング
・オシレータ（図示の例では説明の簡単化のため、２個
のリング・オシレータ１Ａ，１Ｂのみが示される）を設
けたこと、外部からのチップ選択信号ＣＳＸに応答す
る制御回路３ａにより、各リング・オシレータ１Ａ，１
Ｂの動作／非動作を制御するようにしたこと、各リン
グ・オシレータ１Ａ，１Ｂの出力端とポンピング回路２
の間に、制御回路３ａの制御出力に応答してオンオフす
るスイッチング用のｎチャネルトランジスタＱ３１，Ｑ
３２をそれぞれ設けたこと、である。なお、本実施例で
は各スイッチング用トランジスタとしてｎチャネル型を
用いているが、制御回路３ａの制御出力の論理レベルを
反転させることにより、ｐチャネルトランジスタで代用
することも可能である。FIG. 3 shows the structure of a substrate bias generating circuit in a third embodiment of the semiconductor device according to the present invention.
The feature of this embodiment is that a plurality of ring oscillators having different oscillation frequencies (only two ring oscillators 1A and 1B are shown for simplification of description in the example shown) are provided. The ring oscillators 1A, 1A are controlled by the control circuit 3a which responds to the chip selection signal CSX.
The operation / non-operation of B is controlled, the output end of each ring oscillator 1A, 1B and the pumping circuit 2
N channel transistors Q31, Q for switching which are turned on / off in response to the control output of the control circuit 3a
32 are provided respectively. Although the n-channel type is used as each switching transistor in the present embodiment, a p-channel transistor can be substituted by inverting the logic level of the control output of the control circuit 3a.
【００２７】本実施例において、制御回路３ａは、チッ
プ選択信号ＣＳＸが“Ｌ”レベルの時（つまり半導体装
置が動作状態の時）にトランジスタＱ３１のみをオン状
態とし、チップ選択信号ＣＳＸが“Ｈ”レベルの時（つ
まり半導体装置が非動作状態の時）にトランジスタＱ３
２のみをオン状態とするように制御を行う。つまり、所
望とする発振周波数を持つリング・オシレータのみが択
一的に選択されて、ポンピング回路２に接続されるよう
に制御が行われる。なお、本実施例ではリング・オシレ
ータ１Ａの発振周波数ｆA はリング・オシレータ１Ｂの
発振周波数ｆBよりも高く設定されている。In the present embodiment, the control circuit 3a turns on only the transistor Q31 when the chip selection signal CSX is at "L" level (that is, when the semiconductor device is in operation), and the chip selection signal CSX is "H". At the "level" (that is, when the semiconductor device is in a non-operating state)
Control is performed so that only 2 is turned on. In other words, control is performed so that only the ring oscillator having the desired oscillation frequency is selectively selected and connected to the pumping circuit 2. In this embodiment, the oscillation frequency f A of the ring oscillator 1A is set higher than the oscillation frequency f B of the ring oscillator 1B.
【００２８】上記構成において、外部からのチップ選択
信号ＣＳＸが“Ｌ”レベルの時（つまり半導体装置が動
作状態の時）、制御回路３ａの制御出力によりトランジ
スタＱ３１はオン、トランジスタＱ３２はオフとなる。
これによって、発振周波数が高い方のリング・オシレー
タ１Ａ（発振周波数ｆA ）がポンピング回路２に接続さ
れる。一方、外部からのチップ選択信号ＣＳＸが“Ｈ”
レベルの時（つまり半導体装置が非動作状態の時）、制
御回路３ａの制御出力によりトランジスタＱ３１はオ
フ、トランジスタＱ３２はオンとなる。これによって、
発振周波数が低い方のリング・オシレータ１Ｂ（発振周
波数ｆB ）がポンピング回路２に接続される。この結
果、基板バイアス発生回路の消費電力は、半導体装置が
動作状態の時と比べて相対的に低減される。In the above structure, when the external chip selection signal CSX is at "L" level (that is, when the semiconductor device is in operation), the control output of the control circuit 3a turns on the transistor Q31 and turns off the transistor Q32. .
As a result, the ring oscillator 1A (oscillation frequency f A ) having the higher oscillation frequency is connected to the pumping circuit 2. On the other hand, the chip selection signal CSX from the outside is "H".
At the level (that is, when the semiconductor device is in the non-operation state), the transistor Q31 is turned off and the transistor Q32 is turned on by the control output of the control circuit 3a. by this,
The ring oscillator 1B (oscillation frequency f B ) having the lower oscillation frequency is connected to the pumping circuit 2. As a result, the power consumption of the substrate bias generation circuit is relatively reduced as compared to when the semiconductor device is in the operating state.
【００２９】このように本実施例においては、半導体装
置の動作／非動作状態に応じて、発振周波数が異なる複
数のリング・オシレータのうちいずれか１つを選択し、
それによってリング・オシレータの発振周波数を制御す
るようにしている。これにより、基板バイアス発生回路
の消費電力を低減し、ひいては半導体装置の低消費電力
化を実現することができる。また、同時に、動作マージ
ンの広い半導体装置を実現することができる。As described above, in this embodiment, any one of the plurality of ring oscillators having different oscillation frequencies is selected according to the operating / non-operating state of the semiconductor device,
Thereby, the oscillation frequency of the ring oscillator is controlled. As a result, it is possible to reduce the power consumption of the substrate bias generation circuit, and eventually realize the low power consumption of the semiconductor device. At the same time, a semiconductor device having a wide operation margin can be realized.
【００３０】図４〜図７にはそれぞれ第３実施例（図３
参照）で使用されるリング・オシレータ１Ａ，１Ｂの各
構成例が示される。図４に示す構成例では、図１に示す
リング・オシレータ１の構成に加えて、ｐチャネルトラ
ンジスタＱ１，Ｑ３，Ｑ５，Ｑ７及びＱ９の各ソースと
電源ラインＶＣＣの間にそれぞれ接続されたｐチャネル
トランジスタＱ４１，Ｑ４３，Ｑ４５，Ｑ４７及びＱ４
９と、ｎチャネルトランジスタＱ２，Ｑ４，Ｑ６，Ｑ８
及びＱ１０の各ソースと電源ラインＶＳＳの間にそれぞ
れ接続されたｎチャネルトランジスタＱ４２，Ｑ４４，
Ｑ４６，Ｑ４８及びＱ５０が設けられている。この付加
されたトランジスタＱ４１〜Ｑ５０は、それぞれ制御回
路３ａの制御出力に応答してオンオフ制御されるように
なっている。FIGS. 4 to 7 each show a third embodiment (FIG. 3).
Each of the configuration examples of the ring oscillators 1A and 1B used in (see) is shown. In the configuration example shown in FIG. 4, in addition to the configuration of the ring oscillator 1 shown in FIG. 1, p-channel transistors connected between the sources of the p-channel transistors Q1, Q3, Q5, Q7 and Q9 and the power supply line VCC, respectively. Transistors Q41, Q43, Q45, Q47 and Q4
9 and n-channel transistors Q2, Q4, Q6, Q8
N-channel transistors Q42, Q44, which are connected between the sources of Q10 and Q10 and the power supply line VSS, respectively.
Q46, Q48 and Q50 are provided. The added transistors Q41 to Q50 are on / off controlled in response to the control output of the control circuit 3a.
【００３１】図５に示す構成例では、図１に示すリング
・オシレータ１の構成に加えて、最終段のインバータＱ
９，Ｑ１０の出力端と初段のインバータＱ１，Ｑ２の入
力端の間に接続されたスイッチング用のｎチャネルトラ
ンジスタＱ５１と、初段のインバータＱ１，Ｑ２の入力
端と所定電位の電源ラインＶ1 の間に接続された抵抗器
Ｒが設けられている。トランジスタＱ５１は、制御回路
３ａの制御出力に応答してオンオフ制御されるようにな
っている。In the configuration example shown in FIG. 5, in addition to the configuration of the ring oscillator 1 shown in FIG.
N, a switching n-channel transistor Q51 connected between the output terminals of the inverters Q1 and Q2 and the input terminals of the inverters Q1 and Q2 of the first stage, and the input terminals of the inverters Q1 and Q2 of the first stage and the power supply line V 1 of a predetermined potential. A resistor R connected to is provided. The transistor Q51 is ON / OFF controlled in response to the control output of the control circuit 3a.
【００３２】図６に示す構成例では、図５におけるｎチ
ャネルトランジスタＱ５１の代わりに、並列に接続され
たｎチャネルトランジスタＱ５２及びｐチャネルトラン
ジスタＱ５３から成るトランスミッションゲートが設け
られている。各トランジスタＱ５２，Ｑ５３は、それぞ
れ制御回路３ａの制御出力に応答して同時にオンオフ制
御されるようになっている。In the configuration example shown in FIG. 6, instead of the n-channel transistor Q51 in FIG. 5, a transmission gate including an n-channel transistor Q52 and a p-channel transistor Q53 connected in parallel is provided. The transistors Q52 and Q53 are controlled to be turned on / off at the same time in response to the control output of the control circuit 3a.
【００３３】図７に示す構成例では、図６における抵抗
器Ｒの代わりに、制御回路３ａの制御出力に応答してオ
ンオフ制御されるｎチャネルトランジスタＱ５４が設け
られている。図８には本発明に係る半導体装置の第４実
施例における基板バイアス発生回路の構成が示される。In the configuration example shown in FIG. 7, instead of the resistor R in FIG. 6, an n-channel transistor Q54 which is on / off controlled in response to the control output of the control circuit 3a is provided. FIG. 8 shows the structure of the substrate bias generating circuit in the fourth embodiment of the semiconductor device according to the present invention.
【００３４】同図において、１ａはリング・オシレー
タ、１０ｂは前述した初段回路部１０と同様の機能を有
する初段回路部を示す。本実施例の特徴は、初段回路部
１０ｂの出力（ＣＭＯＳレベルのチップ選択信号ＣＳ
Ｘ）のレベルに応じてリング・オシレータ１ａが異なる
発振周波数（本実施例では２種類の発振周波数）で発振
を行えるように構成したことである。このために、リン
グ・オシレータ１ａにおける発振信号の伝搬経路中に、
互いに並列に接続された２つの遅延回路ＤＬ１及びＤＬ
２を設けると共に、各遅延回路ＤＬ１，ＤＬ２の出力に
応答するノアゲートＮＲを設けている。更に、初段回路
部１０ｂの出力に応答して遅延回路ＤＬ１又はＤＬ２を
選択するＣＭＯＳインバータ（ｐチャネルトランジスタ
ＱＰ及びｎチャネルトランジスタＱＮ）が設けられる。
なお、各遅延回路ＤＬ１，ＤＬ２とノアゲートＮＲとＣ
ＭＯＳインバータＱＰ，ＱＮにより、リング・オシレー
タ１ａの発振周波数を制御するための周波数制御回路部
（図１の周波数制御回路部２０参照）が構成される。In the figure, reference numeral 1a denotes a ring oscillator, and 10b denotes a first-stage circuit section having the same function as the first-stage circuit section 10 described above. The feature of this embodiment is that the output of the first-stage circuit portion 10b (the CMOS level chip selection signal CS
That is, the ring oscillator 1a is configured to oscillate at different oscillation frequencies (two types of oscillation frequencies in this embodiment) depending on the level of (X). For this reason, in the propagation path of the oscillation signal in the ring oscillator 1a,
Two delay circuits DL1 and DL connected in parallel to each other
2, and a NOR gate NR that responds to the outputs of the delay circuits DL1 and DL2. Further, a CMOS inverter (p-channel transistor QP and n-channel transistor QN) that selects the delay circuit DL1 or DL2 in response to the output of the initial stage circuit unit 10b is provided.
The delay circuits DL1 and DL2 and the NOR gates NR and C
The MOS inverters QP and QN form a frequency control circuit unit (see the frequency control circuit unit 20 in FIG. 1) for controlling the oscillation frequency of the ring oscillator 1a.
【００３５】遅延回路ＤＬ１は、リング・オシレータ１
ａにおける初段のＣＭＯＳインバータＱ６１，Ｑ６２の
出力と初段回路部１０ｂの出力に応答するナンドゲート
ＮＤ１と、該ナンドゲートの出力に順次応答する３段構
成のＣＭＯＳインバータ（それぞれトランジスタＱ６７
及びＱ６８、Ｑ６９及びＱ７０、Ｑ７１及びＱ７２）と
を有している。一方、遅延回路ＤＬ２は、リング・オシ
レータ１ａにおける初段のＣＭＯＳインバータＱ６１，
Ｑ６２の出力とＣＭＯＳインバータＱＰ，ＱＮの出力に
応答するナンドゲートＮＤ２と、該ナンドゲートの出力
に応答するＣＭＯＳインバータＱ７７，Ｑ７８とを有し
ている。また、各ナンドゲートＮＤ１，ＮＤ２は同じ構
成を有している。すなわち、ナンドゲートＮＤ１（ＮＤ
２）は、ソースが電源ラインＶＣＣに接続され且つＣＭ
ＯＳインバータＱ６１，Ｑ６２の出力に応答するｐチャ
ネルトランジスタＱ６３（Ｑ７３）と、該トランジスタ
と直列に接続され且つＣＭＯＳインバータＱ６１，Ｑ６
２の出力に応答するｎチャネルトランジスタＱ６４（Ｑ
７４）と、該トランジスタのソースと電源ラインＶＳＳ
の間に接続され且つ初段回路部１０ｂの出力（初段回路
部１０ｂの出力の反転信号）に応答するｎチャネルトラ
ンジスタＱ６５（Ｑ７５）と、トランジスタＱ６３（Ｑ
７３）と並列に接続され且つ初段回路部１０ｂの出力
（初段回路部１０ｂの出力の反転信号）に応答するｐチ
ャネルトランジスタＱ６６（Ｑ７６）とを有している。The delay circuit DL1 is a ring oscillator 1
a, a NAND gate ND1 that responds to the outputs of the first-stage CMOS inverters Q61 and Q62 and the output of the first-stage circuit unit 10b, and a 3-stage CMOS inverter that responds sequentially to the output of the NAND gate (each transistor Q67.
And Q68, Q69 and Q70, Q71 and Q72). On the other hand, the delay circuit DL2 includes the first-stage CMOS inverter Q61 in the ring oscillator 1a.
It has a NAND gate ND2 responsive to the output of Q62 and the outputs of the CMOS inverters QP and QN, and CMOS inverters Q77 and Q78 responsive to the output of the NAND gate. The NAND gates ND1 and ND2 have the same structure. That is, the NAND gate ND1 (ND
2) shows that the source is connected to the power line VCC and CM
A p-channel transistor Q63 (Q73) responsive to the outputs of the OS inverters Q61 and Q62, and CMOS inverters Q61 and Q6 connected in series with the transistor
N-channel transistor Q64 (Q
74), the source of the transistor and the power supply line VSS
And an n-channel transistor Q65 (Q75) that is connected between the two and responds to the output of the first-stage circuit unit 10b (the inverted signal of the output of the first-stage circuit unit 10b) and the transistor Q63 (Q
73) and a p-channel transistor Q66 (Q76) which is connected in parallel with the output circuit of the first-stage circuit section 10b (inverted signal of the output of the first-stage circuit section 10b).
【００３６】また、ノアゲートＮＲは、ソースが電源ラ
インＶＣＣに接続され且つ遅延回路ＤＬ２の出力に応答
するｐチャネルトランジスタＱ７９と、該トランジスタ
のドレインと電源ラインＶＳＳの間に直列に接続され且
つそれぞれ遅延回路ＤＬ１の出力に応答するｐチャネル
トランジスタＱ８０及びｎチャネルトランジスタＱ８１
と、該ｎチャネルトランジスタＱ８１と並列に接続され
且つ遅延回路ＤＬ２の出力に応答するｎチャネルトラン
ジスタＱ８２とを有している。このノアゲートＮＲの出
力端は、リング・オシレータ１ａにおける最終段のＣＭ
ＯＳインバータＱ８３，Ｑ８４の入力端に接続されてい
る。The NOR gate NR has a source connected to the power supply line VCC and a p-channel transistor Q79 which responds to the output of the delay circuit DL2, and is connected in series between the drain of the transistor and the power supply line VSS and has a delay. P-channel transistor Q80 and n-channel transistor Q81 responsive to the output of the circuit DL1
And an n-channel transistor Q82 connected in parallel with the n-channel transistor Q81 and responding to the output of the delay circuit DL2. The output end of the NOR gate NR is the CM of the final stage in the ring oscillator 1a.
It is connected to the input terminals of the OS inverters Q83 and Q84.
【００３７】本実施例では、初段回路部１０ｂは、チッ
プ選択信号ＣＳＸが“Ｌ”レベルの時（つまり半導体装
置が動作状態の時）に“Ｌ”レベルの制御信号を出力
し、チップ選択信号ＣＳＸが“Ｈ”レベルの時（つまり
半導体装置が非動作状態の時）に“Ｈ”レベルの制御信
号を出力する。なお、図８の構成から明らかなように、
遅延回路ＤＬ１の遅延時間は遅延回路ＤＬ２の遅延時間
よりも長く設定されている。In this embodiment, the first-stage circuit section 10b outputs the "L" level control signal when the chip selection signal CSX is at the "L" level (that is, when the semiconductor device is in the operating state), and outputs the chip selection signal. When CSX is at "H" level (that is, when the semiconductor device is in the non-operating state), the "H" level control signal is output. In addition, as is clear from the configuration of FIG.
The delay time of the delay circuit DL1 is set longer than the delay time of the delay circuit DL2.
【００３８】上記構成において、外部からのチップ選択
信号ＣＳＸが“Ｌ”レベルの時（つまり半導体装置が動
作状態の時）、ナンドゲートＮＤ１のｎチャネルトラン
ジスタＱ６５に“Ｌ”レベルの制御信号が入力され、ま
たＣＭＯＳインバータＱＰ，ＱＮを通してナンドゲート
ＮＤ２のｎチャネルトランジスタＱ７５に“Ｈ”レベル
の制御信号が入力される。これによって、トランジスタ
Ｑ６５はオフ、トランジスタＱ７５はオンとなり、ナン
ドゲートＮＤ２の方が有効となる。従って、リング・オ
シレータ１ａの内部発振信号は、遅延時間の短い遅延回
路ＤＬ２を通過する。この結果、リング・オシレータ１
ａの発振周波数は相対的に高くなる。In the above structure, when the external chip select signal CSX is at "L" level (that is, when the semiconductor device is in operation), the "L" level control signal is input to the n-channel transistor Q65 of the NAND gate ND1. The control signal of "H" level is input to the n-channel transistor Q75 of the NAND gate ND2 through the CMOS inverters QP and QN. As a result, the transistor Q65 is turned off, the transistor Q75 is turned on, and the NAND gate ND2 becomes more effective. Therefore, the internal oscillation signal of the ring oscillator 1a passes through the delay circuit DL2 having a short delay time. As a result, ring oscillator 1
The oscillation frequency of a becomes relatively high.
【００３９】一方、外部からのチップ選択信号ＣＳＸが
“Ｈ”レベルの時（つまり半導体装置が非動作状態の
時）、ナンドゲートＮＤ１のｎチャネルトランジスタＱ
６５に“Ｈ”レベルの制御信号が入力され、またＣＭＯ
ＳインバータＱＰ，ＱＮを通してナンドゲートＮＤ２の
ｎチャネルトランジスタＱ７５に“Ｌ”レベルの制御信
号が入力される。これによって、トランジスタＱ６５は
オン、トランジスタＱ７５はオフとなり、ナンドゲート
ＮＤ１の方が有効となる。従って、リング・オシレータ
１ａの内部発振信号は、遅延時間の長い遅延回路ＤＬ１
を通過する。この結果、リング・オシレータ１ａの発振
周波数は相対的に低くなる。これによって基板バイアス
発生回路の消費電力は、半導体装置が動作状態の時と比
べて相対的に低減される。On the other hand, when the chip select signal CSX from the outside is at "H" level (that is, when the semiconductor device is in the non-operating state), the n-channel transistor Q of the NAND gate ND1.
An "H" level control signal is input to 65, and CMO
An "L" level control signal is input to the n-channel transistor Q75 of the NAND gate ND2 through the S inverters QP and QN. As a result, the transistor Q65 is turned on, the transistor Q75 is turned off, and the NAND gate ND1 becomes more effective. Therefore, the internal oscillation signal of the ring oscillator 1a is the delay circuit DL1 having a long delay time.
Pass through. As a result, the oscillation frequency of the ring oscillator 1a becomes relatively low. As a result, the power consumption of the substrate bias generating circuit is relatively reduced as compared with that when the semiconductor device is in the operating state.
【００４０】このように本実施例においては、半導体装
置の動作／非動作状態に応じて、周波数制御回路部（遅
延回路ＤＬ１，ＤＬ２、ノアゲートＮＲ及びＣＭＯＳイ
ンバータＱＰ，ＱＮ）がリング・オシレータ１ａの内部
発振信号の伝搬遅延時間を制御し、それによってリング
・オシレータ１ａの発振周波数を制御するようにしてい
る。これにより、基板バイアス発生回路の消費電力を低
減し、ひいては半導体装置の低消費電力化を実現するこ
とができる。また、同時に、動作マージンの広い半導体
装置を実現することができる。As described above, in this embodiment, the frequency control circuit section (the delay circuits DL1 and DL2, the NOR gates NR and the CMOS inverters QP and QN) corresponds to the ring oscillator 1a according to the operating / non-operating state of the semiconductor device. The propagation delay time of the internal oscillation signal is controlled, and thereby the oscillation frequency of the ring oscillator 1a is controlled. As a result, it is possible to reduce the power consumption of the substrate bias generation circuit, and eventually realize the low power consumption of the semiconductor device. At the same time, a semiconductor device having a wide operation margin can be realized.
【００４１】図９には本発明に係る半導体装置の第５実
施例における基板バイアス発生回路の構成が示される。
同図において、１ｂはＣＭＯＳインバータが３段（それ
ぞれトランジスタＱ１及びＱ２、Ｑ３及びＱ４、Ｑ５及
びＱ６）直列に接続されて成るリング・オシレータ、１
０ｃは前述した初段回路部１０と同様の機能を有する初
段回路部、２０ｂは前述した周波数制御回路部２０と同
様の機能を有する周波数制御回路部を示す。FIG. 9 shows the structure of the substrate bias generating circuit in the fifth embodiment of the semiconductor device according to the present invention.
In the figure, 1b is a ring oscillator in which three CMOS inverters (transistors Q1 and Q2, Q3 and Q4, Q5 and Q6, respectively) are connected in series.
Reference numeral 0c denotes a first-stage circuit section having the same function as that of the first-stage circuit section 10 described above, and reference numeral 20b denotes a frequency control circuit section having the same function as that of the above-described frequency control circuit section 20.
【００４２】周波数制御回路部２０ｂは、リング・オシ
レータ１ｂの各ＣＭＯＳインバータに対応してその入出
力端間に設けられており、対応するＣＭＯＳインバータ
と同じＣＭＯＳ構成の駆動インバータ（ｐチャネルトラ
ンジスタＱ９１及びｎチャネルトランジスタＱ９２）
と、該駆動インバータの入力端とリング・オシレータ１
ｂの対応するＣＭＯＳインバータの入力端の間に接続さ
れ且つ初段回路部１０ｃの制御出力（ＣＭＯＳレベルの
チップ選択信号ＣＳＸ）に応答するスイッチング用のｎ
チャネルトランジスタＱ９３と、駆動インバータＱ９
１，Ｑ９２の出力端とリング・オシレータ１ｂの対応す
るＣＭＯＳインバータの出力端の間に接続され且つ初段
回路部１０ｃの制御出力に応答するスイッチング用のｎ
チャネルトランジスタＱ９４と、駆動インバータＱ９
１，Ｑ９２の入力端と所定電位の電源ラインＶ2 の間に
接続され且つ初段回路部１０ｃの制御出力に応答するス
イッチング用のｎチャネルトランジスタＱ９５とを有し
ている。The frequency control circuit section 20b is provided between the input and output ends of each CMOS inverter of the ring oscillator 1b, and has the same CMOS configuration as the corresponding CMOS inverter (p-channel transistor Q91 and p-channel transistor Q91). n-channel transistor Q92)
And the input end of the drive inverter and the ring oscillator 1
n for switching that is connected between the input terminals of the corresponding CMOS inverters of b and responds to the control output (CMOS level chip selection signal CSX) of the first-stage circuit unit 10c.
Channel transistor Q93 and drive inverter Q9
N for switching in response to the control output of the first-stage circuit unit 10c, which is connected between the output end of the Q1, Q92 and the output end of the corresponding CMOS inverter of the ring oscillator 1b.
Channel transistor Q94 and drive inverter Q9
1 and Q92, and an n-channel transistor Q95 for switching which is connected between the power supply line V 2 of a predetermined potential and responds to the control output of the first stage circuit section 10c.
【００４３】本実施例において、初段回路部１０ｃは、
チップ選択信号ＣＳＸが“Ｌ”レベルの時（つまり半導
体装置が動作状態の時）、トランジスタＱ９３，Ｑ９４
をオン状態とし且つトランジスタＱ９５をオフ状態とす
るように制御を行い、チップ選択信号ＣＳＸが“Ｈ”レ
ベルの時（つまり半導体装置が非動作状態の時）、トラ
ンジスタＱ９３，Ｑ９４をオフ状態とし且つトランジス
タＱ９５をオン状態とするように制御を行う。In this embodiment, the first-stage circuit section 10c is
When the chip selection signal CSX is at "L" level (that is, when the semiconductor device is in operation), the transistors Q93 and Q94 are provided.
Is controlled to turn on and the transistor Q95 is turned off. When the chip selection signal CSX is at "H" level (that is, when the semiconductor device is in the non-operation state), the transistors Q93 and Q94 are turned off. Control is performed so that the transistor Q95 is turned on.
【００４４】上記構成において、外部からのチップ選択
信号ＣＳＸが“Ｌ”レベルの時（つまり半導体装置が動
作状態の時）、初段回路部１０ｃの制御出力により各周
波数制御回路部２０ｂのトランジスタＱ９３，Ｑ９４は
オン、トランジスタＱ９５はオフとなる。これによっ
て、駆動インバータＱ９１，Ｑ９２が対応するＣＭＯＳ
インバータ（例えばＱ１，Ｑ２とする）と並列に接続さ
れ、リング・オシレータ１ｂの次段のＣＭＯＳインバー
タＱ３，Ｑ４を駆動する能力が増大する。In the above structure, when the chip selection signal CSX from the outside is at the "L" level (that is, when the semiconductor device is in the operating state), the transistor Q93 of each frequency control circuit section 20b is controlled by the control output of the first-stage circuit section 10c. Q94 turns on and transistor Q95 turns off. As a result, the CMOS corresponding to the drive inverters Q91 and Q92 is
It is connected in parallel with an inverter (for example, Q1 and Q2), and the ability to drive the CMOS inverters Q3 and Q4 at the next stage of the ring oscillator 1b increases.
【００４５】一方、外部からのチップ選択信号ＣＳＸが
“Ｈ”レベルの時（つまり半導体装置が非動作状態の
時）、初段回路部１０ｃの制御出力により各トランジス
タＱ９３，Ｑ９４はオフ、トランジスタＱ９５はオンと
なる。これによって、各周波数制御回路部２０ｂの駆動
インバータＱ９１，Ｑ９２がリング・オシレータ１ｂか
ら切り離される。この結果、リング・オシレータ１ｂの
次段のＣＭＯＳインバータを駆動する能力が相対的に下
がる。また、トランジスタＱ９５のオンにより駆動イン
バータＱ９１，Ｑ９２の入力端に電源（電圧Ｖ2 ）が接
続され、これによってｎチャネルトランジスタＱ９２が
オンとなり、当該駆動インバータの出力をＶＳＳのレベ
ルにクランプする。これは、駆動インバータの誤動作を
防止するのに寄与する。On the other hand, when the chip selection signal CSX from the outside is at the "H" level (that is, when the semiconductor device is in the non-operating state), the transistors Q93 and Q94 are turned off and the transistor Q95 is turned on by the control output of the first stage circuit section 10c. It turns on. As a result, the drive inverters Q91 and Q92 of each frequency control circuit unit 20b are separated from the ring oscillator 1b. As a result, the ability to drive the CMOS inverter in the next stage of the ring oscillator 1b is relatively lowered. When the transistor Q95 is turned on, the power supply (voltage V 2 ) is connected to the input terminals of the drive inverters Q91 and Q92, which turns on the n-channel transistor Q92 and clamps the output of the drive inverter to the VSS level. This contributes to prevent malfunction of the drive inverter.
【００４６】このように本実施例においては、半導体装
置の動作／非動作状態に応じて、周波数制御回路部２０
ｂがリング・オシレータ１ｂの各ＣＭＯＳインバータの
駆動能力を制御し、それによってリング・オシレータ１
ｂの発振周波数を制御するようにしている。これによ
り、基板バイアス発生回路の消費電力を低減し、ひいて
は半導体装置の低消費電力化を実現することができる。
また、同時に、動作マージンの広い半導体装置を実現す
ることができる。図１０には本発明に係る半導体装置の
第６実施例における基板バイアス発生回路の構成が示さ
れる。As described above, in this embodiment, the frequency control circuit section 20 is selected according to the operating / non-operating state of the semiconductor device.
b controls the drivability of each CMOS inverter of the ring oscillator 1b, so that the ring oscillator 1b
The oscillation frequency of b is controlled. As a result, it is possible to reduce the power consumption of the substrate bias generation circuit, and eventually realize the low power consumption of the semiconductor device.
At the same time, a semiconductor device having a wide operation margin can be realized. FIG. 10 shows the structure of the substrate bias generating circuit in the sixth embodiment of the semiconductor device according to the present invention.
【００４７】同図において、１０ｄは前述した初段回路
部１０と同様の機能を有する初段回路部、２０ｃは前述
した周波数制御回路部２０と同様の機能を有する周波数
制御回路部を示す。周波数制御回路部２０ｃは、リング
・オシレータ１ｂの隣り合う２つのＣＭＯＳインバータ
の入出力端間に設けられ、オン抵抗がそれぞれ異なる複
数の負荷用のトランジスタ（図示の例では説明の簡単化
のため、２個のｎチャネルトランジスタＱ９６，Ｑ９７
のみが示される）を有し、初段回路部１０ｄの制御出力
により各トランジスタＱ９６，Ｑ９７がオンオフ制御さ
れるようになっている。In the figure, reference numeral 10d denotes a first-stage circuit section having the same function as that of the above-mentioned first-stage circuit section, and 20c denotes a frequency control circuit section having the same function as that of the above-mentioned frequency control circuit section 20. The frequency control circuit unit 20c is provided between the input and output ends of two adjacent CMOS inverters of the ring oscillator 1b, and has a plurality of load transistors having different on-resistances (in the illustrated example, for simplification of description, Two n-channel transistors Q96 and Q97
(Only shown), and the transistors Q96 and Q97 are on / off controlled by the control output of the first-stage circuit section 10d.
【００４８】本実施例において、初段回路部１０ｄは、
チップ選択信号ＣＳＸが“Ｌ”レベルの時（つまり半導
体装置が動作状態の時）にトランジスタＱ９６をオン状
態とし、チップ選択信号ＣＳＸが“Ｈ”レベルの時（つ
まり半導体装置が非動作状態の時）にトランジスタＱ９
７をオン状態とするように制御を行う。つまり、リング
・オシレータ１ｂにおいて隣り合う２つのＣＭＯＳイン
バータ間の負荷抵抗を増減するように制御が行われる。
なお、本実施例では、トランジスタＱ９６のオン抵抗は
トランジスタＱ９７のオン抵抗よりも小さく選定されて
いる。In this embodiment, the first-stage circuit section 10d is
The transistor Q96 is turned on when the chip selection signal CSX is at "L" level (that is, when the semiconductor device is in the operating state), and when the chip selection signal CSX is at the "H" level (that is, when the semiconductor device is in the non-operating state). ) To transistor Q9
Control is performed so that 7 is turned on. That is, control is performed so as to increase or decrease the load resistance between two adjacent CMOS inverters in the ring oscillator 1b.
In this embodiment, the on resistance of the transistor Q96 is selected to be smaller than the on resistance of the transistor Q97.
【００４９】上記構成において、外部からのチップ選択
信号ＣＳＸが“Ｌ”レベルの時（つまり半導体装置が動
作状態の時）、初段回路部１０ｄの制御出力によりトラ
ンジスタＱ９６はオン、トランジスタＱ９７はオフとな
る。これによって、オン抵抗の小さいトランジスタＱ９
６がリング・オシレータ１ｂの隣り合うＣＭＯＳインバ
ータ間に負荷として接続される。この結果、リング・オ
シレータ１ｂの発振周波数は相対的に高くなる。In the above structure, when the external chip selection signal CSX is at "L" level (that is, when the semiconductor device is in operation), the transistor Q96 is turned on and the transistor Q97 is turned off by the control output of the first stage circuit section 10d. Become. As a result, the transistor Q9 having a small on-resistance
6 is connected as a load between the adjacent CMOS inverters of the ring oscillator 1b. As a result, the oscillation frequency of the ring oscillator 1b becomes relatively high.
【００５０】一方、外部からのチップ選択信号ＣＳＸが
“Ｈ”レベルの時（つまり半導体装置が非動作状態の
時）、初段回路部１０ｄの制御出力によりトランジスタ
Ｑ９６はオフ、トランジスタＱ９７はオンとなる。これ
によって、オン抵抗の大きいトランジスタＱ９７がリン
グ・オシレータ１ｂの隣り合うＣＭＯＳインバータ間に
負荷として接続される。この結果、リング・オシレータ
１ｂの発振周波数は、半導体装置が動作状態の時と比べ
て相対的に低くなる。On the other hand, when the chip selection signal CSX from the outside is at the "H" level (that is, when the semiconductor device is in the non-operating state), the transistor Q96 is turned off and the transistor Q97 is turned on by the control output of the first stage circuit portion 10d. . As a result, the transistor Q97 having a large ON resistance is connected as a load between the adjacent CMOS inverters of the ring oscillator 1b. As a result, the oscillation frequency of the ring oscillator 1b becomes relatively lower than when the semiconductor device is in operation.
【００５１】このように本実施例においては、半導体装
置の動作／非動作状態に応じて、周波数制御回路部２０
ｃがリング・オシレータ１ｂの隣り合うＣＭＯＳインバ
ータ間の負荷抵抗を制御し、それによってリング・オシ
レータ１ｂの発振周波数を制御するようにしている。こ
れによって、基板バイアス発生回路の消費電力を低減
し、ひいては半導体装置の低消費電力化を実現すること
ができる。同時に、動作マージンの広い半導体装置を実
現することができる。As described above, in this embodiment, the frequency control circuit section 20 is selected according to the operating / non-operating state of the semiconductor device.
c controls the load resistance between the adjacent CMOS inverters of the ring oscillator 1b, thereby controlling the oscillation frequency of the ring oscillator 1b. As a result, it is possible to reduce the power consumption of the substrate bias generation circuit, and eventually realize the low power consumption of the semiconductor device. At the same time, a semiconductor device having a wide operation margin can be realized.
【００５２】[0052]
【発明の効果】以上説明したように本発明によれば、半
導体装置の動作／非動作を制御する外部からの制御信号
に基づいて、基板バイアス発生回路に含まれる発振回路
（例えばリング・オシレータ）の発振周波数を制御し、
これによって基板バイアス発生回路の能力を制御してい
るので、消費電力の低減化を図ることができると共に、
動作マージンを拡大することが可能となる。これは、半
導体装置の動作信頼性の向上に大いに寄与する。As described above, according to the present invention, an oscillation circuit (for example, a ring oscillator) included in the substrate bias generation circuit is generated based on a control signal from the outside for controlling the operation / non-operation of the semiconductor device. Control the oscillation frequency of
Since this controls the ability of the substrate bias generation circuit, it is possible to reduce power consumption and
It is possible to expand the operation margin. This greatly contributes to the improvement of the operational reliability of the semiconductor device.
【図１】本発明に係る半導体装置の第１実施例における
基板バイアス発生回路の構成図である。FIG. 1 is a configuration diagram of a substrate bias generating circuit in a first embodiment of a semiconductor device according to the present invention.
【図２】本発明に係る半導体装置の第２実施例における
基板バイアス発生回路の構成図である。FIG. 2 is a configuration diagram of a substrate bias generation circuit in a second embodiment of a semiconductor device according to the present invention.
【図３】本発明に係る半導体装置の第３実施例における
基板バイアス発生回路の構成図である。FIG. 3 is a configuration diagram of a substrate bias generating circuit in a third embodiment of a semiconductor device according to the present invention.
【図４】図３におけるリング・オシレータの第１構成例
を示す回路図である。FIG. 4 is a circuit diagram showing a first configuration example of the ring oscillator in FIG.
【図５】図３におけるリング・オシレータの第２構成例
を示す回路図である。5 is a circuit diagram showing a second configuration example of the ring oscillator in FIG.
【図６】図３におけるリング・オシレータの第３構成例
を示す回路図である。6 is a circuit diagram showing a third configuration example of the ring oscillator in FIG.
【図７】図３におけるリング・オシレータの第４構成例
を示す回路図である。7 is a circuit diagram showing a fourth configuration example of the ring oscillator in FIG.
【図８】本発明に係る半導体装置の第４実施例における
基板バイアス発生回路の構成図である。FIG. 8 is a configuration diagram of a substrate bias generating circuit in a fourth embodiment of the semiconductor device according to the present invention.
【図９】本発明に係る半導体装置の第５実施例における
基板バイアス発生回路の構成図である。FIG. 9 is a configuration diagram of a substrate bias generating circuit in a fifth embodiment of a semiconductor device according to the present invention.
【図１０】本発明に係る半導体装置の第６実施例におけ
る基板バイアス発生回路の構成図である。FIG. 10 is a configuration diagram of a substrate bias generating circuit in a sixth embodiment of the semiconductor device according to the present invention.
【図１１】従来形の一例としての基板バイアス発生回路
の構成図である。FIG. 11 is a configuration diagram of a substrate bias generation circuit as an example of a conventional type.
１…発振回路（リング・オシレータ）
２…ポンピング回路
３…制御回路（初段回路部及び周波数制御回路部）
ＶＢＢ…基板バイアス電圧
ＶＣＣ…電源電圧
ＣＳＸ…半導体装置の動作／非動作を制御する外部から
の制御信号1 ... Oscillation circuit (ring oscillator) 2 ... Pumping circuit 3 ... Control circuit (first stage circuit section and frequency control circuit section) VBB ... Substrate bias voltage VCC ... Power supply voltage CSX ... Controlling operation / non-operation of semiconductor device Control signal
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/822 H01L 27/04 H03K 3/354 ─────────────────────────────────────────────────── ─── Continuation of the front page (58) Fields surveyed (Int.Cl. 7 , DB name) H01L 21/822 H01L 27/04 H03K 3/354
Claims (5)
バイアス電圧（ＶＢＢ）を発生する基板バイアス発生回
路を備えた半導体装置において、 前記基板バイアス発生回路が、 前記バイアス電圧の発生に必要な電圧信号を発生する発
振回路と、 前記半導体装置の動作／非動作を制御する外部からの制
御信号（ＣＳＸ）に基づいて、前記発振回路の動作／非
動作を制御すると共に、該発振回路の発振周波数を制御
する制御回路とを具備し、 前記発振回路は、直列に接続された奇数段のインバータ
で構成され且つ最終段のインバータの出力が初段のイン
バータの入力にフィードバックされるよう構成されたリ
ング・オシレータを有し、 前記制御回路は、前記外部からの制御信号（ＣＳＸ）を
電源電圧（ＶＣＣ）の大きさに依存したレベルを持つ内
部制御信号に変換して前記リング・オシレータに供給す
る周波数制御回路部（２０）を有し、該内部制御信号の
電圧レベルに依存した周波数で該リング・オシレータを
発振させるようにしたことを特徴とする半導体装置。1. A semiconductor device comprising a substrate bias generating circuit for generating a bias voltage (VBB) for maintaining a potential of a semiconductor substrate at a predetermined value, wherein the substrate bias generating circuit is necessary for generating the bias voltage. An oscillation circuit for generating a voltage signal, and an operation / non-operation of the oscillation circuit based on an external control signal (CSX) for controlling the operation / non-operation of the semiconductor device, and oscillation of the oscillation circuit. And a control circuit for controlling the frequency, wherein the oscillation circuit is composed of an odd number of stages of inverters connected in series, and the output of the final stage inverter is fed back to the input of the first stage inverter. An oscillator is provided, and the control circuit has a level of the external control signal (CSX) depending on the magnitude of the power supply voltage (VCC). And a frequency control circuit unit (20) for converting the signal to a control signal for supplying to the ring oscillator and for oscillating the ring oscillator at a frequency depending on the voltage level of the internal control signal. Semiconductor device.
バイアス電圧（ＶＢＢ）を発生する基板バイアス発生回
路を備えた半導体装置において、 前記基板バイアス発生回路が、 前記バイアス電圧の発生に必要な電圧信号を発生する発
振回路と、 前記半導体装置の動作／非動作を制御する外部からの制
御信号（ＣＳＸ）に基づいて、前記発振回路の動作／非
動作を制御すると共に、該発振回路の発振周波数を制御
する制御回路とを具備し、 前記発振回路は、直列に接続された奇数段のインバータ
で構成され且つ最終段のインバータの出力が初段のイン
バータの入力にフィードバックされるよう構成されたリ
ング・オシレータを有し、 前記制御回路は、前記外部からの制御信号（ＣＳＸ）に
基づいて前記リング・オシレータの各インバータの出力
端における負荷容量を制御する周波数制御回路部（２０
ａ）を有し、該負荷容量を増減することで該リング・オ
シレータの発振周波数を制御するようにしたことを特徴
とする半導体装置。2. A semiconductor device comprising a substrate bias generating circuit for generating a bias voltage (VBB) for maintaining a potential of a semiconductor substrate at a predetermined value, wherein the substrate bias generating circuit is necessary for generating the bias voltage. An oscillation circuit for generating a voltage signal, and an operation / non-operation of the oscillation circuit based on an external control signal (CSX) for controlling the operation / non-operation of the semiconductor device, and oscillation of the oscillation circuit. And a control circuit for controlling the frequency, wherein the oscillation circuit is composed of an odd number of stages of inverters connected in series, and the output of the final stage inverter is fed back to the input of the first stage inverter. An oscillator is provided, and the control circuit outputs the output of each inverter of the ring oscillator based on the control signal (CSX) from the outside. Frequency control circuit unit for controlling the load capacitance at the end (20
A semiconductor device having a), wherein the oscillation frequency of the ring oscillator is controlled by increasing or decreasing the load capacitance.
バイアス電圧（ＶＢＢ）を発生する基板バイアス発生回
路を備えた半導体装置において、 前記基板バイアス発生回路が、 前記バイアス電圧の発生に必要な電圧信号を発生する発
振回路と、 前記半導体装置の動作／非動作を制御する外部からの制
御信号（ＣＳＸ）に基づいて、前記発振回路の動作／非
動作を制御すると共に、該発振回路の発振周波数を制御
する制御回路とを具備し、 前記発振回路は、直列に接続された奇数段のインバータ
で構成され且つ最終段のインバータの出力が初段のイン
バータの入力にフィードバックされるよう構成されたリ
ング・オシレータを有し、 前記発振回路は発振周波数が異なる複数のリング・オシ
レータ（１Ａ，１Ｂ）を有し、前記制御回路（３ａ）
は、前記外部からの制御信号（ＣＳＸ）に基づいて前記
複数のリング・オシレータのうちいずれか１つを選択
し、前記発振回路の発振周波数を制御することを特徴と
する半導体装置。3. A semiconductor device comprising a substrate bias generating circuit for generating a bias voltage (VBB) for maintaining a potential of a semiconductor substrate at a predetermined value, wherein the substrate bias generating circuit is necessary for generating the bias voltage. An oscillation circuit for generating a voltage signal, and an operation / non-operation of the oscillation circuit based on an external control signal (CSX) for controlling the operation / non-operation of the semiconductor device, and oscillation of the oscillation circuit. And a control circuit for controlling the frequency, wherein the oscillation circuit is composed of an odd number of stages of inverters connected in series, and the output of the final stage inverter is fed back to the input of the first stage inverter. An oscillator, the oscillation circuit has a plurality of ring oscillators (1A, 1B) having different oscillation frequencies, and the control circuit (3a)
Is a semiconductor device, wherein any one of the plurality of ring oscillators is selected based on a control signal (CSX) from the outside, and the oscillation frequency of the oscillation circuit is controlled.
バイアス電圧（ＶＢＢ）を発生する基板バイアス発生回
路を備えた半導体装置において、 前記基板バイアス発生回路が、 前記バイアス電圧の発生に必要な電圧信号を発生する発
振回路と、 前記半導体装置の動作／非動作を制御する外部からの制
御信号（ＣＳＸ）に基づいて、前記発振回路の動作／非
動作を制御すると共に、該発振回路の発振周波数を制御
する制御回路とを具備し、 前記発振回路は、直列に接続された奇数段のインバータ
で構成され且つ最終段のインバータの出力が初段のイン
バータの入力にフィードバックされるよう構成されたリ
ング・オシレータを有し、 前記制御回路は、前記リング・オシレータ（１ｂ）の各
インバータに対応してその入出力端間に接続可能に設け
られた駆動用インバータ（Ｑ９１，Ｑ９２）を含む周波
数制御回路部（２０ｂ）を有し、前記外部からの制御信
号（ＣＳＸ）に基づいて前記駆動用インバータの接続又
は切り離しを制御することで対応するインバータの駆動
能力を制御し、該リング・オシレータの発振周波数を制
御するようにしたことを特徴とする半導体装置。4. A semiconductor device comprising a substrate bias generating circuit for generating a bias voltage (VBB) for maintaining a potential of a semiconductor substrate at a predetermined value, wherein the substrate bias generating circuit is necessary for generating the bias voltage. An oscillation circuit for generating a voltage signal, and an operation / non-operation of the oscillation circuit based on an external control signal (CSX) for controlling the operation / non-operation of the semiconductor device, and oscillation of the oscillation circuit. And a control circuit for controlling the frequency, wherein the oscillation circuit is composed of an odd number of stages of inverters connected in series, and the output of the final stage inverter is fed back to the input of the first stage inverter. An oscillator is provided, and the control circuit is provided so as to be connectable between the input and output terminals of each inverter of the ring oscillator (1b). It has a frequency control circuit section (20b) including the driven inverters (Q91, Q92) and controls connection or disconnection of the driving inverters based on a control signal (CSX) from the outside. A semiconductor device characterized in that the drive capability of an inverter is controlled to control the oscillation frequency of the ring oscillator.
バイアス電圧（ＶＢＢ）を発生する基板バイアス発生回
路を備えた半導体装置において、 前記基板バイアス発生回路が、 前記バイアス電圧の発生に必要な電圧信号を発生する発
振回路と、 前記半導体装置の動作／非動作を制御する外部からの制
御信号（ＣＳＸ）に基づいて、前記発振回路の動作／非
動作を制御すると共に、該発振回路の発振周波数を制御
する制御回路とを具備し、 前記発振回路は、直列に接続された奇数段のインバータ
で構成され且つ最終段のインバータの出力が初段のイン
バータの入力にフィードバックされるよう構成されたリ
ング・オシレータを有し、 前記制御回路は、前記リング・オシレータ（１ｂ）の隣
り合うインバータの入出力端間に接続可能に且つ並列に
設けられたオン抵抗が異なる複数の負荷用トランジスタ
（Ｑ９６，Ｑ９７）を含む周波数制御回路部（２０ｃ）
を有し、前記外部からの制御信号（ＣＳＸ）に基づいて
前記複数の負荷用トランジスタのうちいずれか１つを選
択することで該リング・オシレータの発振周波数を制御
するようにしたことを特徴とする半導体装置。5. A semiconductor device comprising a substrate bias generating circuit for generating a bias voltage (VBB) for maintaining the potential of a semiconductor substrate at a predetermined value, wherein the substrate bias generating circuit is necessary for generating the bias voltage. An oscillation circuit for generating a voltage signal, and an operation / non-operation of the oscillation circuit based on an external control signal (CSX) for controlling the operation / non-operation of the semiconductor device, and oscillation of the oscillation circuit. And a control circuit for controlling the frequency, wherein the oscillation circuit is composed of an odd number of stages of inverters connected in series, and the output of the final stage inverter is fed back to the input of the first stage inverter. An oscillator is provided, and the control circuit is connectable and parallel between input and output terminals of adjacent inverters of the ring oscillator (1b). Provided on-resistance different load transistors (Q96, Q97) the frequency control circuit unit including (20c)
And the oscillation frequency of the ring oscillator is controlled by selecting any one of the plurality of load transistors based on a control signal (CSX) from the outside. Semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04260094A JP3406049B2 (en) | 1994-03-14 | 1994-03-14 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04260094A JP3406049B2 (en) | 1994-03-14 | 1994-03-14 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07249743A JPH07249743A (en) | 1995-09-26 |
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Family Applications (1)
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|---|---|---|---|
| JP04260094A Expired - Lifetime JP3406049B2 (en) | 1994-03-14 | 1994-03-14 | Semiconductor device |
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|---|---|
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|---|---|---|---|---|
| US7667549B2 (en) | 2007-04-26 | 2010-02-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and driving method thereof |
-
1994
- 1994-03-14 JP JP04260094A patent/JP3406049B2/en not_active Expired - Lifetime
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| JPH07249743A (en) | 1995-09-26 |
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