JP3405333B2 - Voltage supply device, semiconductor device, electro-optical device, and electronic apparatus using the same - Google Patents
Voltage supply device, semiconductor device, electro-optical device, and electronic apparatus using the sameInfo
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、電圧供給装置を用
いた半導体装置並びにそれを用いた電気光学装置及び電
子機器に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device using a voltage supply device, and an electro-optical device and electronic equipment using the semiconductor device.
【０００２】[0002]
【背景技術】現在、高精度な供給電圧が要求される機器
として、例えば液晶表示装置が挙げられる。BACKGROUND ART At present, a liquid crystal display device can be cited as an example of equipment that requires a highly accurate supply voltage.
【０００３】アクティブマトリックス型液晶表示装置ま
たは単純マトリックス型液晶表示装置では、液晶パネル
の多階調化（多色化）、印加電圧の高精度化が進んでい
る。In the active matrix type liquid crystal display device or the simple matrix type liquid crystal display device, the number of gradations (multicoloring) of the liquid crystal panel and the precision of the applied voltage are increasing.
【０００４】液晶パネルの多階調化のため、例えば、ア
クティブマトリックス型液晶表示装置であるＴＦＴ（Ｔ
ｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）液晶装置で
は、ＲＧＢ（赤・緑・青）３色のデータ信号の各データ
が、例えば６ビットデータ（６４階調表示、約２６万
色）または８ビットデータ（２５６階調表示、約１６７
７万色）で構成される。In order to increase the number of gradations in a liquid crystal panel, for example, a TFT (T
In a thin film transistor liquid crystal device, each data of RGB (red, green, blue) three color data signal is, for example, 6-bit data (64 gradation display, about 260,000 colors) or 8-bit data (256 gradation display). , About 167
70,000 colors).
【０００５】また、上述の多階調化に伴い、それに比例
して、多段階の電圧レベルが必要とされるため、各電圧
レベルをより高精度に設定する技術が求められている。Further, with the increase in the number of gradations described above, multiple levels of voltage levels are required in proportion to it, and therefore there is a demand for a technique for setting each voltage level with higher accuracy.
【０００６】液晶パネルにおける印加電圧−パネル透過
率の特性によれば、透過率が５０％に近い中間レベルで
は、印加電圧に対するパネル透過率の変化が大きく、パ
ネル透過率が１００％または０％に近づくほど、印加電
圧に対するパネル透過率の変化が小さくなる。したがっ
て、パネル透過率が中間レベルのところでは、特に印加
電圧の僅かなズレによる階調変化が顕著に表れる。この
パネル透過率のズレを抑えるためにも、より高精度な液
晶印加電圧の供給が求められる。According to the characteristics of applied voltage-panel transmittance in the liquid crystal panel, at an intermediate level where the transmittance is close to 50%, the change in panel transmittance with respect to the applied voltage is large, and the panel transmittance becomes 100% or 0%. The closer it is, the smaller the change in the panel transmittance with respect to the applied voltage. Therefore, when the panel transmittance is at an intermediate level, a gradation change due to a slight deviation of the applied voltage appears remarkably. In order to suppress the deviation of the panel transmittance, more accurate supply of the liquid crystal applied voltage is required.
【０００７】この求められる液晶印加電圧のばらつきの
許容値は、例えば、６４階調表示では±５ｍＶ、２５６
階調表示では±１〜２ｍＶとなっており、多階調表示に
なるにつれ、より精度の高い液晶印加電圧が求められる
ことになる。一般のＩＣチップにおけるしきい値電圧Ｖ
ＴＨのばらつきが、数十ｍＶ〜数百ｍＶの許容範囲があ
るのにも比べて、多階調表示を行う液晶表示装置では許
容範囲をさらに厳しく設定しなければならない。また、
今後のさらなる多階調化によっても、より高精度な液晶
印加電圧への調整方法が必要になってくると思われる。The allowable value of the variation of the liquid crystal applied voltage obtained is ± 5 mV and 256 in 64 gradation display, for example.
The gradation display is ± 1 to 2 mV, and as the multi-gradation display is performed, a more accurate liquid crystal applied voltage is required. Threshold voltage V in general IC chip
In contrast to the variation of TH having an allowable range of several tens of mV to several hundreds of mV, in a liquid crystal display device which performs multi-gradation display, the allowable range must be set more strictly. Also,
It is thought that a more accurate method for adjusting the liquid crystal applied voltage will be required as the number of gradations increases in the future.
【０００８】このような状況に鑑みて、従来より、例え
ば液晶パネルの駆動回路における複数の階調発生電圧の
生成方法については、電圧選択方式や時分割方式、デジ
タル−アナログ変換方式等による液晶印加電圧生成法が
公知である。In view of such a situation, conventionally, as a method of generating a plurality of gradation generation voltages in a drive circuit of a liquid crystal panel, for example, a liquid crystal application by a voltage selection method, a time division method, a digital-analog conversion method, etc. Voltage generation methods are known.
【０００９】上述のデジタル−アナログ変換器を用いた
方式（以下、ＤＡＣ方式）の従来の電圧供給装置を図４
に示す。FIG. 4 shows a conventional voltage supply device of the system (hereinafter, DAC system) using the above-mentioned digital-analog converter.
Shown in.
【００１０】ＤＡＣ７０からの出力が入力されるボルテ
ージフォロア回路７２は、インピーダンス変換器として
働き、理想的なボルテージフォロア回路７２の場合で
は、非反転入力端子に入力されるノード２０１の電圧
は、反転入力端子に入力されるノード２０２の電圧と等
しくなる。しかし、従来、オフセットキャンセル回路に
よる補正をしていないボルテージフォロア回路７２の動
作においては、主にトランジスタ個々の性能のばらつき
等に起因して、入出力間にオフセットが生じるため、ノ
ード２０１とノード２０２との間の電圧に差が生じるこ
とになる。The voltage follower circuit 72 to which the output from the DAC 70 is input functions as an impedance converter, and in the case of the ideal voltage follower circuit 72, the voltage of the node 201 input to the non-inverting input terminal is the inverting input. It becomes equal to the voltage of the node 202 input to the terminal. However, in the operation of the voltage follower circuit 72 that has not been conventionally corrected by the offset cancel circuit, an offset occurs between the input and output, mainly due to variations in the performance of each transistor, and so on. There will be a difference in voltage between and.
【００１１】図４は上記の課題を解決するための電圧供
給装置を示している。ボルテージフォロア回路７２の非
反転入力端子２０１にはＤＡＣ７０からの出力が供給さ
れ、反転入力端子２０２にボルテージフォロア回路７２
の出力が帰還される。ボルテージフォロア回路７２の出
力線と非反転入力端子２０１とを結ぶ配線途中には、ス
イッチング素子Ｑ１０、容量Ｃ１０及びスイッチング素
子Ｑ１２が直列に接続されている。反転入力端子２０２
に接続された負帰還線途中には、スイッチング素子Ｑ１
のみが存在している。また、容量Ｃ１０とスイッチング
素子Ｑ１１とに対して、スイッチング素子Ｑ１０が並列
に接続されている。FIG. 4 shows a voltage supply device for solving the above problems. The output from the DAC 70 is supplied to the non-inverting input terminal 201 of the voltage follower circuit 72, and the inverting input terminal 202 is supplied to the voltage follower circuit 72.
The output of is fed back. A switching element Q10, a capacitor C10, and a switching element Q12 are connected in series in the middle of the wiring connecting the output line of the voltage follower circuit 72 and the non-inverting input terminal 201. Inversion input terminal 202
In the middle of the negative feedback line connected to
Only exists. The switching element Q10 is connected in parallel with the capacitor C10 and the switching element Q11.
【００１２】第１の期間にスイッチング素子Ｑ１１がオ
フし、スイッチング素子Ｑ１０及びスイッチング素子Ｑ
１２がオンすることにより、ボルテージフォロア回路７
２の入出力間のオフセット電圧が、容量Ｃ１０にチャー
ジされる。第２の期間にスイッチング素子Ｑ１１がオン
し、スイッチング素子Ｑ１０及びスイッチング素子Ｑ１
２がオフすることにより、容量Ｃ１０にチャージされた
オフセットキャンセル分の電荷がボルテージフォロア回
路７２の反転入力端子２０２に重畳されて帰還される。During the first period, the switching element Q11 is turned off, and the switching element Q10 and the switching element Q are turned on.
By turning on 12, the voltage follower circuit 7
The offset voltage between the two inputs and outputs is charged in the capacitor C10. During the second period, the switching element Q11 is turned on, and the switching element Q10 and the switching element Q1
When 2 is turned off, the charge of the offset cancellation charged in the capacitor C10 is superimposed on the inverting input terminal 202 of the voltage follower circuit 72 and fed back.
【００１３】このように、ボルテージフォロア回路７２
の出力線と非反転入力端子２０１とを結ぶ配線途中に、
オフセットキャンセル用の容量Ｃ１０を設けて、オフセ
ット分の逆の電圧を与えることにより、オフセットを相
殺する方法が採られていた。As described above, the voltage follower circuit 72
In the middle of the wiring connecting the output line of and the non-inverting input terminal 201,
A method of canceling the offset by providing a capacitor C10 for offset cancellation and applying a reverse voltage for the offset has been adopted.
【００１４】[0014]
【発明が解決しようとする課題】上述の図４に示す従来
のＤＡＣ方式でのデータドライバでは、オフセットキャ
ンセル回路として、容量Ｃ１０をチップに内蔵する必要
があった。しかし、ボルテージフォロア回路７２の入力
容量よりも十分に大きい容量Ｃ１０が必要になるため
に、大きな面積が必要となる。このオフセットキャンセ
ル容量が小さすぎると、ボルテージフォロア回路７２内
の入力容量にはノイズとしてみなされ、出力電圧にノイ
ズが重畳してしまうからである。In the conventional data driver of the DAC system shown in FIG. 4, it is necessary to incorporate the capacitor C10 in the chip as an offset cancel circuit. However, since a capacitance C10 that is sufficiently larger than the input capacitance of the voltage follower circuit 72 is required, a large area is required. This is because if the offset canceling capacitance is too small, the input capacitance in the voltage follower circuit 72 is regarded as noise, and noise is superimposed on the output voltage.
【００１５】また、オフセット電圧をオフセットキャン
セル容量Ｃ１０にチャージするのには、通常３〜５μｓ
程度を要してしまう。In order to charge the offset cancel capacitor C10 with the offset voltage, it is usually 3 to 5 μs.
It takes a degree.
【００１６】この種のアクティブマトリックス型液晶装
置では、一ラインの画素数を増やして、高精細な表示を
行なうと、一水平走査期間（選択期間）を短く設定せざ
るを得ない。例えば、ＳＸＧＡの高精細表示では選択期
間が８〜１２μｓと短くなる。In this type of active matrix type liquid crystal device, if the number of pixels in one line is increased and high-definition display is performed, one horizontal scanning period (selection period) must be set short. For example, in the high definition display of SXGA, the selection period becomes as short as 8 to 12 μs.
【００１７】この場合、上述のオフセットキャンセル用
の容量Ｃ１０にチャージする期間が、選択期間中に占有
されると、オフセットキャンセルするための時間を確保
することが困難となる。In this case, if the period for charging the offset canceling capacitor C10 is occupied during the selection period, it becomes difficult to secure a time for offset canceling.
【００１８】本発明は、上述のような問題点に鑑みてな
されたものであり、その目的は、オフセットキャンセル
回路を必要とせずに、高精度かつ迅速に、必要な充電電
圧を得ることができる電圧供給装置並びにそれを用いた
半導体装置、電気光学装置及び電子機器を提供すること
にある。The present invention has been made in view of the above-mentioned problems, and an object thereof is to obtain a required charging voltage with high accuracy and speed without requiring an offset cancel circuit. An object of the present invention is to provide a voltage supply device and a semiconductor device, an electro-optical device, and an electronic device using the same.
【００１９】[0019]
【課題を解決するための手段】本発明の一態様に係る電
圧供給装置は、負荷容量に電圧を供給して、所定の充電
期間内に前記負荷容量に所定の電圧を充電させるもので
ある。この電圧供給装置は、電圧供給源と、前記電圧供
給源からの電圧をインピーダンス変換して出力するイン
ピーダンス変換回路と、前記インピーダンス変換回路と
前記負荷容量との間に接続された第１のスイッチング素
子と、前記電圧供給源からの電圧を、前記インピーダン
ス変換回路及び前記第１のスイッチング素子を経由せず
に前記負荷容量に供給するバイパス線と、前記バイパス
線途中に接続された第２のスイッチング素子とを有す
る。そして、前記充電期間の前半期間に前記第１のスイ
ッチング素子をオン、前記第２のスイッチング素子をオ
フさせ、前記充電時間の後半期間に前記第１のスイッチ
ング素子をオフ、前記第２のスイッチング素子をオンさ
せている。A voltage supply device according to one aspect of the present invention supplies a voltage to a load capacity to charge the load capacity with a predetermined voltage within a predetermined charging period. This voltage supply device includes a voltage supply source, an impedance conversion circuit that impedance-converts and outputs a voltage from the voltage supply source, and a first switching element connected between the impedance conversion circuit and the load capacitance. And a bypass line for supplying the voltage from the voltage supply source to the load capacitance without passing through the impedance conversion circuit and the first switching element, and a second switching element connected in the middle of the bypass line. Have and. Then, the first switching element is turned on and the second switching element is turned off during the first half period of the charging period, and the first switching element is turned off and the second switching element is turned off during the latter half period of the charging time. Is turned on.
【００２０】本発明によれば、充電期間の前半期間にて
インピーダンス変換回路からの出力電圧を第１のスイッ
チング素子を介して負荷容量に供給している。このと
き、インピーダンス変換回路の入力電圧、出力電圧間に
オフセットがあった場合、インピーダンス変換回路から
の出力電圧を負荷容量に供給し続けても、負荷容量には
所定の電圧が充電されないことになる。According to the present invention, the output voltage from the impedance conversion circuit is supplied to the load capacitance via the first switching element in the first half of the charging period. At this time, if there is an offset between the input voltage and the output voltage of the impedance conversion circuit, even if the output voltage from the impedance conversion circuit is continuously supplied to the load capacitance, the load capacitance is not charged with a predetermined voltage. .
【００２１】そこで、充電期間の後半期間では、電圧供
給経路をバイパス経路に切り換え、電圧出力源からの電
圧を、インピーダンス変換回路を経由せずに直接に負荷
容量に供給している。このため、負荷容量にはオフセッ
ト分だけ不足していた電圧が補われて供給され、所定の
電圧になるように充電することが可能となる。なお、電
圧出力源から負荷容量に供給される単位時間当たりの電
荷量は、インピーダンス変換されないため少なくなる。
しかし、インピーダンス変換回路からの出力電圧によっ
て充分な電圧まで負荷容量を充電させておけば、充電期
間内に負荷容量を所定の電圧になるまで充電させること
が可能となる。Therefore, in the latter half of the charging period, the voltage supply path is switched to the bypass path and the voltage from the voltage output source is directly supplied to the load capacitance without passing through the impedance conversion circuit. For this reason, the load capacitor is supplied with the voltage that is insufficient by the offset amount and is supplied, so that the load capacitor can be charged to a predetermined voltage. The amount of charge supplied from the voltage output source to the load capacitance per unit time is small because impedance conversion is not performed.
However, if the load capacitance is charged to a sufficient voltage by the output voltage from the impedance conversion circuit, the load capacitance can be charged to a predetermined voltage within the charging period.
【００２２】また本発明によれば、従来技術にて用いて
いたオフセットキャンセル用の容量が不要になるため、
その分の面積が不要となり、オフセットキャンセル用の
容量にオフセット電圧をチャージする時間も不要とな
る。Further, according to the present invention, the capacity for offset cancellation used in the prior art becomes unnecessary,
The area for that amount becomes unnecessary, and the time for charging the offset canceling capacitor with the offset voltage becomes unnecessary.
【００２３】本発明においては、前記第１のスイッチン
グ素子及び前記第２のスイッチング素子は、共にオフす
る期間が設定されていることが好ましい。こうすると、
バイパス線を経由した電圧出力源からの電圧が、インピ
ーダンス変換回路に正帰還されることを防止できる。In the present invention, it is preferable that both the first switching element and the second switching element have a period in which they are turned off. This way
It is possible to prevent the voltage from the voltage output source via the bypass line from being positively fed back to the impedance conversion circuit.
【００２４】本発明においては、インピーダンス変換回
路に電源電圧を供給する電源線に接続された第３のスイ
ッチング素子をさらに設けることが好ましい。この第３
のスイッチング素子は、第１のスイッチング素子のオフ
動作と同期してオフされる。こうすると、インピーダン
ス変換回路の出力が不要な時には、それへの電源供給を
遮断することができ、消費電力を低減できる。In the present invention, it is preferable that a third switching element connected to a power supply line for supplying a power supply voltage to the impedance conversion circuit is further provided. This third
The switching element is turned off in synchronization with the off operation of the first switching element. In this way, when the output of the impedance conversion circuit is unnecessary, the power supply to it can be cut off, and the power consumption can be reduced.
【００２５】本発明に用いられるインピーダンス変換回
路は、ボルテージフォロア回路にて構成されることがで
きる。このボルテージフォロア回路に供給される電源電
位をＶＤＤ、接地電位をＶＥＥとし、電源電位ＶＤＤに
近い入力電圧または、接地電位ＶＥＥに近い電圧が入力
された時に、この種のボルテージフォロア回路は入力電
圧に対して出力電圧がリニアな特性を示さない、出力電
圧が飽和する特性を有するものがある。この場合、ボル
テージフォロア回路の出力電圧の飽和領域では、第１の
スイッチング素子をオフ、第２のスイッチング素子をオ
ンさせて、バイパス線を経由して電圧出力源の電圧を負
荷容量に供給することが好ましい。こうすると、ボルテ
ージフォロア回路において、低い入力電圧または高い入
力電圧に対して出力電圧が飽和する飽和領域では、電圧
出力源からの電圧を直接出力することで、リニアな出力
電圧を供給することができるようなる。The impedance conversion circuit used in the present invention can be composed of a voltage follower circuit. When the power supply potential supplied to the voltage follower circuit is VDD and the ground potential is VEE, and when an input voltage close to the power supply potential VDD or a voltage close to the ground potential VEE is input, this type of voltage follower circuit changes the input voltage to the input voltage. On the other hand, there is one having a characteristic in which the output voltage does not show a linear characteristic and the output voltage is saturated. In this case, in the saturation region of the output voltage of the voltage follower circuit, the first switching element is turned off and the second switching element is turned on to supply the voltage of the voltage output source to the load capacitance via the bypass line. Is preferred. Thus, in the voltage follower circuit, in a saturation region where the output voltage is saturated with respect to a low input voltage or a high input voltage, a linear output voltage can be supplied by directly outputting the voltage from the voltage output source. It will be.
【００２６】上記のようなボルテージフォロア回路を用
いながらリニアな出力電圧を生成するには、電圧出力源
の出力電圧とボルテージフォロア回路の出力電圧とを比
較する比較器を有することが好ましい。この比較器の比
較結果に基づいて、第１、第２のスイッチング素子の状
態を制御でき、飽和電圧に代えて電圧出力源の電圧を出
力することができる。In order to generate a linear output voltage while using the voltage follower circuit as described above, it is preferable to have a comparator that compares the output voltage of the voltage output source with the output voltage of the voltage follower circuit. Based on the comparison result of this comparator, the states of the first and second switching elements can be controlled, and the voltage of the voltage output source can be output instead of the saturation voltage.
【００２７】本発明の他の態様は、上述した電圧供給装
置を有する半導体装置を定義している。この半導体装置
は、オフセットキャンセル用の容量が不要であるので、
その面積分だけチップサイズを縮小できるか、あるいは
その面積分に他の素子を集積することで高集積化が果た
せる。Another aspect of the present invention defines a semiconductor device having the voltage supply device described above. Since this semiconductor device does not require a capacitance for offset cancellation,
The chip size can be reduced by the area, or high integration can be achieved by integrating other elements in the area.
【００２８】本発明のさらに他の態様は、上述の電圧供
給装置が搭載された半導体装置と、電気光学素子を用い
た表示部とを有する電気光学装置であり、半導体装置を
表示部の信号線を駆動する駆動ＩＣとして用いている。
電圧供給装置から出力される電圧を表示部の信号線を介
して電気光学素子に供給することで、正確な駆動電圧を
電気光学素子に供給できる。Still another aspect of the present invention is an electro-optical device having a semiconductor device on which the above-described voltage supply device is mounted and a display section using an electro-optical element, wherein the semiconductor device is a signal line of the display section. It is used as a drive IC for driving the.
By supplying the voltage output from the voltage supply device to the electro-optical element via the signal line of the display unit, an accurate drive voltage can be supplied to the electro-optical element.
【００２９】この場合、電気光学素子を電圧供給装置か
らの段階的な電圧に基づいて階調駆動してもよい。この
とき、電圧出力源は、ディジタル階調信号をアナログ電
圧に変換するＤＡコンバータにて構成することができ
る。このような場合、電気光学素子に供給されるべき所
望の階調電圧値に対して（ＬＳＢ）／２に相当する電圧
幅の範囲内の電圧であって、かつ所望の階調電圧値の９
０％以上の電圧が負荷容量に充電された時以降に、充電
期間の前半期間を終了させることが好ましい。この前半
期間にて上述の充分な電圧を電気光学素子に供給してお
けば、その後半期間にＤＡコンバータからの電圧を直接
に負荷容量に供給しても、電気光学素子への印加電圧を
所望の階調電圧まで到達させることができ、しかも電気
光学素子での階調が異なってしまうことも防止される。In this case, the electro-optical element may be gradation driven based on the stepwise voltage from the voltage supply device. At this time, the voltage output source can be configured by a DA converter that converts a digital gradation signal into an analog voltage. In such a case, the voltage is within the range of the voltage width corresponding to (LSB) / 2 with respect to the desired gradation voltage value to be supplied to the electro-optical element, and 9 times the desired gradation voltage value.
It is preferable to end the first half period of the charging period after the load capacity is charged with 0% or more of the voltage. If the above-mentioned sufficient voltage is supplied to the electro-optical element in the first half period, the voltage applied to the electro-optical element is desired even if the voltage from the DA converter is directly supplied to the load capacitance in the latter half period. It is possible to reach the gradation voltage of, and it is also possible to prevent the gradation in the electro-optical element from being different.
【００３０】本発明のさらに他の態様は、上述した電気
光学装置を有する電子機器を定義している。この電気光
学装置を電子機器の表示部として用いれば、画質の改善
を図ることができる。Yet another aspect of the present invention defines an electronic apparatus having the electro-optical device described above. If this electro-optical device is used as a display unit of an electronic device, the image quality can be improved.
【００３１】[0031]
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して説明する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings.
【００３２】＜第１の実施形態＞
（液晶装置の説明）図１は液晶パネル装置とその周辺回
路を含めた全体の構成図を示している。<First Embodiment> (Explanation of Liquid Crystal Device) FIG. 1 is a block diagram showing the entire structure including a liquid crystal panel device and its peripheral circuits.
【００３３】図１において、液晶パネル２０は、例えば
ＴＦＴ型液晶パネルである。In FIG. 1, the liquid crystal panel 20 is, for example, a TFT type liquid crystal panel.
【００３４】この液晶パネル２０を駆動する回路とし
て、アドレス線（走査線）に接続されたゲートドライバ
ＩＣ４０（走査線ドライバＩＣ）と、データ線（信号
線）に接続されたデータドライバＩＣ３０（信号線ドラ
イバＩＣ）とが設けられている。これらのゲートドライ
バＩＣ４０、データドライバＩＣ３０は、電源回路４６
から所定の電圧が供給されるとともに、信号制御回路４
２から供給される信号に基づいて、データ線２１、ゲー
ト線２２を駆動するものである。実際はデータドライバ
ＩＣ３０、ゲートドライバＩＣ４０ともに、複数のＩＣ
にて構成されている。また、階調電圧回路部４４は、デ
ータドライバＩＣ３０での階調駆動に必要な基準電圧を
供給する。液晶容量２５は、画素電極２４とコモン電極
２３との間に液晶を封入することで形成されている。コ
モン電極駆動回路４８は、コモン電極２３にコモン電圧
を供給する。As a circuit for driving the liquid crystal panel 20, a gate driver IC 40 (scanning line driver IC) connected to an address line (scanning line) and a data driver IC 30 (signal line) connected to a data line (signal line). Driver IC). The gate driver IC 40 and the data driver IC 30 are connected to the power supply circuit 46.
Is supplied with a predetermined voltage from the signal control circuit 4
The data line 21 and the gate line 22 are driven based on the signal supplied from the signal line 2. Actually, both the data driver IC 30 and the gate driver IC 40 have a plurality of ICs.
It is composed of. Further, the gradation voltage circuit section 44 supplies a reference voltage necessary for gradation driving in the data driver IC 30. The liquid crystal capacitor 25 is formed by enclosing liquid crystal between the pixel electrode 24 and the common electrode 23. The common electrode drive circuit 48 supplies a common voltage to the common electrode 23.
【００３５】なお本発明は、ＴＦＴ型液晶パネルに適用
されるものに限らず、液晶を含む電気光学素子を用い
た、他の表示パネルにも用いることができる。The present invention is not limited to the application to the TFT type liquid crystal panel, but can be applied to other display panels using an electro-optical element containing liquid crystal.
【００３６】（データ線駆動回路の説明）図２は図１の
液晶パネル２０を駆動するためのデータドライバＩＣ３
０の構成図を示しており、図３は図１の液晶パネル２０
中のデータ線２１を駆動する駆動波形の一例を示してい
る。(Description of Data Line Driving Circuit) FIG. 2 shows a data driver IC 3 for driving the liquid crystal panel 20 of FIG.
0 is a block diagram of the liquid crystal panel 20 shown in FIG.
An example of a drive waveform for driving the inner data line 21 is shown.
【００３７】図２は、データ線出力２１として例えば３
００本の出力線を有する、３色６４階調表示用のデータ
ドライバＩＣ３０の内部ブロック図を示している。FIG. 2 shows, for example, 3 as the data line output 21.
The internal block diagram of the data driver IC30 for three-color 64 gradation display which has 00 output lines is shown.
【００３８】図２に示すデータドライバＩＣ３０は、信
号制御回路４２から供給されるＲＧＢ信号の各６ビット
の表示データを、同様に信号制御回路４２から供給され
るクロック信号φ１のタイミングに基づき、順次、入力
ラッチ回路５０にてラッチする。１００クロック分のク
ロック信号φ１の表示データ（ＲＧＢ×６ビット×１０
０クロック分の信号）は、１００ビットのシフトレジス
タ５１を介して、ラインラッチ回路５２の内部に取込ま
れる。さらに上記の表示データはラッチ回路５３にラッ
チパルスＬＰのタイミングで取込まれる。そして、この
ラッチ回路５３の表示データは６ビットのＤＡＣ５４に
よってアナログ信号に変換され、さらにボルテージフォ
ロア回路５５によってインピーダンス変換されて液晶パ
ネル２０のデータ線２１に供給される。The data driver IC 30 shown in FIG. 2 sequentially displays each 6-bit display data of the RGB signal supplied from the signal control circuit 42 on the basis of the timing of the clock signal φ1 similarly supplied from the signal control circuit 42. Latch by the input latch circuit 50. Display data of clock signal φ1 for 100 clocks (RGB × 6 bits × 10
A signal of 0 clock) is taken into the line latch circuit 52 via the 100-bit shift register 51. Further, the above display data is taken into the latch circuit 53 at the timing of the latch pulse LP. Then, the display data of the latch circuit 53 is converted into an analog signal by the 6-bit DAC 54, further impedance converted by the voltage follower circuit 55, and supplied to the data line 21 of the liquid crystal panel 20.
【００３９】ここで、図３に示すように、６ビットのＤ
ＡＣ５４では６４レベルの階調電圧を発生するが、外部
から例えば１０レベルの電圧Ｖ１〜Ｖ１０が供給され
る。この基準電圧Ｖ１〜Ｖ１０は、階調電圧回路部４４
から供給される。ＤＡＣ５４では例えば、ＲＧＢの各６
ビットの表示データの中で上位の３ビットデータで、１
０レベルの基準電圧Ｖ１〜Ｖ１０によって分割された電
圧範囲のうちの一つを選択する。例えば、基準電圧Ｖ４
とＶ５の間を選択する。次に、下位３ビットデータによ
り、上位３ビットデータによって特定されたある電圧の
範囲、例えばＶ４〜Ｖ５レベルの間の８つの電圧レベル
の一つであるＶ３４レベルを選択する。Here, as shown in FIG. 3, 6-bit D
The AC 54 generates a gradation voltage of 64 levels, but for example, voltages V1 to V10 of 10 levels are supplied from the outside. The reference voltages V1 to V10 are applied to the gradation voltage circuit section 44.
Supplied from In the DAC 54, for example, each of RGB 6
1 of the upper 3 bits of the bit display data
One of the voltage ranges divided by the 0-level reference voltages V1 to V10 is selected. For example, the reference voltage V4
Between V5 and V5. Next, the low-order 3 bit data selects a certain voltage range specified by the high-order 3 bit data, for example, the V34 level which is one of eight voltage levels between the V4 and V5 levels.
【００４０】（電圧供給装置について）図５は、ＤＡＣ
７０による出力をボルテージフォロア回路７２を介して
ＴＦＴ型液晶パネルのデータ線に出力する電圧供給装置
５８の回路図を示している。(Regarding Voltage Supply Device) FIG.
The circuit diagram of the voltage supply device 58 which outputs the output from 70 to the data line of the TFT type liquid crystal panel via the voltage follower circuit 72 is shown.
【００４１】なお、図５に示すＤＡＣ７０は、一つのデ
ータ線２１に接続されており、図２に示すＤＡコンバー
タ５４は、複数のＤＡＣ７０から構成されている。ボル
テージフォロア回路７２とボルテージフォロア回路５５
との関係も同様である。The DAC 70 shown in FIG. 5 is connected to one data line 21, and the DA converter 54 shown in FIG. 2 is composed of a plurality of DACs 70. Voltage follower circuit 72 and voltage follower circuit 55
The relationship with is similar.
【００４２】図５の回路では、ボルテージフォロア回路
７２は非反転入力端子２０１にＤＡＣ７０からの出力が
供給され、反転入力端子２０２には、ボルテージフォロ
ア回路７２の出力が帰還して供給される。ボルテージフ
ォロア回路７２と負荷容量（データ線２１の配線容量、
液晶容量２５等）との間の出力線上には、第１のスイッ
チング素子Ｑ１が設けられている。また、ＤＡＣ７０か
らの電圧を、ボルテージフォロア回路７２及び前記第１
のスイッチング素子Ｑ１を経由せずに負荷容量供給する
バイパス線２０５上に、第２のスイッチング素子Ｑ２が
接続されている。In the circuit of FIG. 5, the voltage follower circuit 72 is supplied with the output from the DAC 70 at the non-inverting input terminal 201, and is fed back to the inverting input terminal 202 with the output of the voltage follower circuit 72. The voltage follower circuit 72 and the load capacitance (the wiring capacitance of the data line 21,
A first switching element Q1 is provided on the output line between the liquid crystal capacitor 25 and the like. In addition, the voltage from the DAC 70 is supplied to the voltage follower circuit 72 and the first follower circuit.
The second switching element Q2 is connected on the bypass line 205 which supplies the load capacitance without passing through the switching element Q1.
【００４３】第２のスイッチング素子Ｑ２には、第１の
コントロール信号発生回路７４からコントロール信号が
供給されオンオフ制御される。第１のスイッチング素子
Ｑ１にはインバータＩＮＶ１が接続され、第１のコント
ロール信号発生回路７４からの出力が反転して供給さ
れ、第１のスイッチング素子Ｑ１がオンオフ制御され
る。このコントロール信号は、例えば、後述する図６
（ｂ）に示すように、データのラッチパルスＬＰに同期
したタイミングに基づいて出力される信号ＣＮＴ１であ
る。The second switching element Q2 is supplied with a control signal from the first control signal generating circuit 74 and is on / off controlled. An inverter INV1 is connected to the first switching element Q1, the output from the first control signal generation circuit 74 is inverted and supplied, and the first switching element Q1 is on / off controlled. This control signal is, for example, as shown in FIG.
As shown in (b), the signal CNT1 is output based on the timing synchronized with the data latch pulse LP.
【００４４】図６（ａ）は、従来のＤＡＣ方式による電
圧供給に用いられるラッチパルスＬＰ、ゲート線への供
給電圧ＶＸ１、ＶＸ２、データ線への出力電圧の波形図
を示している。１フレーム期間において、ゲート線２２
の選択期間にデータ線２１を介して液晶容量２５にチャ
ージされる電圧波形は出力ＶＹ１のようになっている。FIG. 6A shows waveform diagrams of the latch pulse LP used for voltage supply by the conventional DAC method, the supply voltages VX1 and VX2 to the gate lines, and the output voltage to the data lines. In one frame period, the gate line 22
The voltage waveform charged in the liquid crystal capacitor 25 via the data line 21 during the selection period is as in the output VY1.
【００４５】このデータ線２１に印加される電圧は、今
日の液晶パネルの多階調化・多色化に伴い、より高精度
な電圧が求められている。しかし、図６（ａ）に示すよ
うに、ボルテージフォロア回路を介して出力される電圧
には、オフセットによる入出力電圧のばらつきにより、
必要な階調電位に達しないために、高精度な階調電位の
設定が困難であることがしばしばであった。The voltage applied to the data line 21 is required to be more accurate as the number of gray scales and colors of today's liquid crystal panels increases. However, as shown in FIG. 6A, in the voltage output through the voltage follower circuit, due to variations in input / output voltage due to offset,
It is often difficult to set the gradation potential with high accuracy because the necessary gradation potential is not reached.
【００４６】すなわち、図６（ａ）に示すように、選択
期間ｔの間に階調電位に達せず、δ電位だけ不足する電
位が、液晶容量２５にチャージされてしまうことにな
る。なお、図４のようにオフセットキャンセル回路を設
けることにより、オフセットによる入出力変化を補正で
きるが、そのための容量Ｃ１０の面積の拡大、必要階調
電位に到達させる速さの点等で問題があった。That is, as shown in FIG. 6A, the liquid crystal capacitor 25 is charged with a potential which does not reach the grayscale potential and is insufficient by the δ potential during the selection period t. Although the input / output change due to the offset can be corrected by providing the offset cancel circuit as shown in FIG. 4, there is a problem in that the area of the capacitor C10 for that purpose is enlarged, and the speed of reaching the necessary gradation potential is reached. It was
【００４７】そこで本実施の形態では、このボルテージ
フォロア回路による出力能力の限界に着目し、階調電位
出力がある程度保たれる時点で、ボルテージフォロア回
路の出力に代えて、ＤＡＣ７０からの出力を液晶容量２
５に供給するように切換えている。Therefore, in the present embodiment, paying attention to the limit of the output capability of the voltage follower circuit, when the gradation potential output is maintained to some extent, instead of the output of the voltage follower circuit, the output from the DAC 70 is replaced by the liquid crystal. Capacity 2
It has been switched to supply to 5.
【００４８】以下、図６（ｂ）において、本実施の形態
に係るＴＦＴ型液晶パネル装置のデータドライバの動作
を、図５を参照しながら説明する。The operation of the data driver of the TFT type liquid crystal panel device according to the present embodiment in FIG. 6B will be described below with reference to FIG.
【００４９】ここで、仕様上一定ではないが、ＴＦＴ型
液晶装置おけるＤＡＣ方式によるボルテージフォロア回
路７２の出力は、必要電圧値の９９％超まで増幅される
のに、選択期間のほぼ半分の時間が要される。例えば、
１２Ｖを必要とする液晶ドライバーでは、ボルテージフ
ォロア回路７２の出力によって、Ｑ＝１２×Ｃ（Ｃは負
荷容量）の電荷量をチャージしなければならない。選択
期間の前半期間の終端までに入力電圧と出力電圧の差が
１０ｍＶまでになっていたとすると、選択期間の後半期
間でチャージしなければならない負荷容量（電荷量）
は、Ｑ＝０．０１×Ｃとなる。結局、ＤＡＣ７０の出力
に切換えた場合、必要電荷量Ｑに対して、１／１２００
（約０．１％）の電荷量を供給することで、必要な階調
を得ることができる。選択期間ｔはパネルによっても異
なるが、高精細なＳＸＧＡの表示だと通常８〜１２μｓ
程度である。Here, although the specifications are not constant, the output of the voltage follower circuit 72 of the DAC type in the TFT type liquid crystal device is amplified to more than 99% of the required voltage value, but almost half the time of the selection period. Is required. For example,
In the liquid crystal driver requiring 12V, the amount of charge of Q = 12 × C (C is a load capacitance) must be charged by the output of the voltage follower circuit 72. If the difference between the input voltage and the output voltage is up to 10 mV by the end of the first half of the selection period, the load capacitance (charge amount) that must be charged in the second half of the selection period.
Becomes Q = 0.01 × C. After all, when switching to the output of the DAC 70, 1/1200 of the required charge amount Q is obtained.
By supplying a charge amount (about 0.1%), a required gradation can be obtained. Although the selection period t varies depending on the panel, it is usually 8 to 12 μs in the case of high-definition SXGA display.
It is a degree.
【００５０】ラッチパルスＬＰ間の選択期間ｔに亘っ
て、ゲートドライバＩＣ４０により、一本のゲート線２
１に電圧ＶＸ１が印加され、トランジスタがオンする。
これにより、液晶パネル２０内の液晶容量２５に充電可
能な状態になる。データドライバＩＣ３０では、ラッチ
パルスＬＰと同期して出力されるコントロール信号ＣＮ
Ｔ１によって、第１のスイッチング素子Ｑ１がオンし、
第２のスイッチング素子Ｑ２がオフする。このため、ボ
ルテージフォロア回路７２からデータ線２１へ電圧ＶＹ
２が出力される。この電圧ＶＹ２は、データ線２１を介
して液晶容量２５にチャージされ、その液晶容量２５へ
のチャージの経時的変化は、第１の期間ｔ１では例えば
必要電圧の９９％を超える点Ａにまで達している。During the selection period t between the latch pulses LP, the gate driver IC 40 causes one gate line 2
The voltage VX1 is applied to 1 to turn on the transistor.
As a result, the liquid crystal capacitor 25 in the liquid crystal panel 20 becomes chargeable. In the data driver IC 30, the control signal CN output in synchronization with the latch pulse LP
The first switching element Q1 is turned on by T1,
The second switching element Q2 is turned off. Therefore, the voltage VY is applied from the voltage follower circuit 72 to the data line 21.
2 is output. The voltage VY2 is charged in the liquid crystal capacitor 25 via the data line 21, and the change with time of the charge in the liquid crystal capacitor 25 reaches, for example, the point A that exceeds 99% of the required voltage in the first period t1. ing.
【００５１】第２の期間ｔ２では、第１のスイッチング
素子Ｑ１がオフし、第２のスイッチング素子Ｑ２がオン
し、ボルテージフォロア回路７２の出力が遮断されるこ
とにより、ＤＡＣ７０の出力が直接、データ線２１を介
して液晶容量２５にチャージされる。このときＤＡＣ７
０では、供給できる単位時間当りの電荷量が少ないが、
出力電圧に影響を及ぼす能動負荷が小さく、液晶容量２
５へのチャージもほとんど完了されているため、選択期
間ｔ内に、十分な電圧を液晶容量２５にチャージするこ
とが可能となる。In the second period t2, the first switching element Q1 is turned off, the second switching element Q2 is turned on, and the output of the voltage follower circuit 72 is cut off, so that the output of the DAC 70 is directly output. The liquid crystal capacitor 25 is charged via the line 21. At this time DAC7
At 0, the amount of charge that can be supplied per unit time is small, but
The active load that affects the output voltage is small, and the liquid crystal capacitance 2
Since the charging to 5 is almost completed, it is possible to charge the liquid crystal capacitor 25 with a sufficient voltage within the selection period t.
【００５２】ここで、ボルテージフォロア回路７２の入
出力間のオフセットとして、例えば、１０ｍＶが発生し
た場合、必要階調電圧の１０ｍＶ手前で切換える必要が
生じる。ボルテージフォロア回路７２とＤＡＣ７０の電
流駆動能力の比率の設計にもよるが、その比が１／１０
０だと、図６（ｂ）の点Ａが必要電圧の９９％に達した
時に切換タイミングを設定することが妥当である。If, for example, 10 mV is generated as the offset between the input and output of the voltage follower circuit 72, it is necessary to switch before and after the required gradation voltage of 10 mV. Although it depends on the design of the ratio of the current drive capabilities of the voltage follower circuit 72 and the DAC 70, the ratio is 1/10.
If it is 0, it is appropriate to set the switching timing when the point A in FIG. 6B reaches 99% of the required voltage.
【００５３】このように、選択期間ｔの前半期間ｔ１で
は、ボルテージフォロア回路７２の出力によって、単位
時間当りの電荷量を多く供給して、ある程度の電圧まで
液晶容量２５を充電させる。選択期間ｔの後半期間ｔ２
では、ＤＡＣ７０の出力を直接に液晶容量２５に供給す
ることによって、オフセットキャンセル回路を必要とせ
ずに、高精度な出力電圧を迅速に得ることが可能となっ
た。As described above, in the first half period t1 of the selection period t, a large amount of electric charge per unit time is supplied by the output of the voltage follower circuit 72, and the liquid crystal capacitor 25 is charged to a certain voltage. The second half period t2 of the selection period t
Then, by directly supplying the output of the DAC 70 to the liquid crystal capacitor 25, it is possible to quickly obtain a highly accurate output voltage without the need for an offset cancel circuit.
【００５４】また、ボルテージフォロア回路７２の出力
と、ＤＡＣ７０の出力を切換えるタイミングについて、
必要階調電圧の９０％以上の電圧が液晶容量２５に充電
され、かつ必要電圧との電圧差が１／２ＬＳＢ（Ｌｅａ
ｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）の電圧幅の範
囲内に設定した場合の動作について、図７を用いて説明
する。Regarding the timing of switching the output of the voltage follower circuit 72 and the output of the DAC 70,
90% or more of the required gradation voltage is charged in the liquid crystal capacitor 25, and the voltage difference from the required voltage is 1/2 LSB (Lea).
The operation when the voltage is set within the range of the voltage width of the st Significant Bit) will be described with reference to FIG.
【００５５】図７は、図３に示す液晶印加電圧の波形図
の基準電圧Ｖ３とＶ４の間の拡大図を示している。FIG. 7 shows an enlarged view between the reference voltages V3 and V4 of the waveform diagram of the liquid crystal applied voltage shown in FIG.
【００５６】所要の液晶表示を得るために、例えば、電
圧ＶＡだけの液晶印加電圧が必要な場合を想定する。本
実施の形態では、ボルテージフォロア回路７２によっ
て、必要電圧ＶＡに対して１／２ＬＳＢに相当する電圧
ＶＬＳＢの幅の範囲（電圧ＶＬＳＢからＶＡの範囲）で
あって、かつ、電圧ＶＡの９０％以上にあたる電圧を、
液晶印加電圧として得る必要がある。図７は、必要電圧
ＶＡの９０％にあたるＶＡＤにおける電圧を満たし、か
つ、電圧ＶＡに対して（ＬＳＢ）／２の電圧幅の範囲内
にある電圧ＶＬＳＢが前半期間ｔ１にチャージされ、後
半期間ｔ２に電圧ＶＡまでチャージされる例を示してい
る。In order to obtain the required liquid crystal display, for example, assume that a liquid crystal applied voltage of only the voltage VA is required. In the present embodiment, the voltage follower circuit 72 allows the voltage VLSB to have a width range (a voltage range from VLSB to VA) corresponding to 1/2 LSB of the required voltage VA, and 90% or more of the voltage VA. The voltage corresponding to
It must be obtained as a liquid crystal applied voltage. In FIG. 7, the voltage VLSB that satisfies the voltage at VAD that is 90% of the required voltage VA and that is within the range of the voltage width of (LSB) / 2 with respect to the voltage VA is charged in the first half period t1 and the second half period t2. In the example shown in FIG.
【００５７】これにより、必要な液晶表示が保証され、
不足電圧分をＤＡＣ７０による出力で補い、精度の高い
出力電圧が選択期間ｔ内に得られるようになる。This ensures the required liquid crystal display,
The undervoltage is compensated by the output from the DAC 70, and a highly accurate output voltage can be obtained within the selection period t.
【００５８】なお、ボルテージフォロア７２の出力と、
電圧出力源７０の出力を切換える切換タイミングについ
て、例えば、階調をある程度保証する点を、切換タイミ
ングとして設定すること等が考えられる。The output of the voltage follower 72 and
Regarding the switching timing for switching the output of the voltage output source 70, it is possible to set, for example, a point at which gradation is guaranteed to some extent as the switching timing.
【００５９】＜第２の実施形態＞図８は、図５に示す構
成を有する電圧供給装置の変形例を示している。<Second Embodiment> FIG. 8 shows a modification of the voltage supply device having the configuration shown in FIG.
【００６０】図８に示すように、第１のスイッチング素
子Ｑ１を制御する第１のコントロール信号発生回路７４
と、第２のスイッチング素子Ｑ２を制御する第２のコン
トロール信号発生回路７５を有し、第１のスイッチング
素子Ｑ１と第２のスイッチング素子Ｑ２とが独立に制御
される構成となっている。As shown in FIG. 8, a first control signal generation circuit 74 for controlling the first switching element Q1.
And a second control signal generating circuit 75 for controlling the second switching element Q2, and the first switching element Q1 and the second switching element Q2 are independently controlled.
【００６１】図８の実施による波形図を図９に示す。A waveform diagram of the implementation of FIG. 8 is shown in FIG.
【００６２】図９において、データドライバＩＣ３０か
らラッチパルスＬＰと同期して出力されるコントロール
信号ＣＮＴ１によって、第１のスイッチング素子Ｑ１が
オンする。コントロール信号ＣＮＴ２によって第２のス
イッチング素子Ｑ２がオフされる。このとき、第１のス
イッチング素子Ｑ１と第２のスイッチング素子Ｑ２に、
同時にオフとなる期間θが設定されるように、コントロ
ール信号ＣＮＴ２は制御されている。In FIG. 9, the control signal CNT1 output from the data driver IC 30 in synchronization with the latch pulse LP turns on the first switching element Q1. The second switching element Q2 is turned off by the control signal CNT2. At this time, the first switching element Q1 and the second switching element Q2,
At the same time, the control signal CNT2 is controlled so that the period θ during which it is turned off is set.
【００６３】コントロール信号ＣＮＴ１，ＣＮＴ２によ
りボルテージフォロア７２の出力からＤＡＣ７０の出力
に切換り、出力ＶＹ２のような液晶印加電圧の波形を示
すことになる。The output of the voltage follower 72 is switched to the output of the DAC 70 by the control signals CNT1 and CNT2, and the waveform of the liquid crystal applied voltage like the output VY2 is shown.
【００６４】図８に示す構成によれば、第１のスイッチ
ング素子Ｑ１と第２のスイッチング素子Ｑ２が、同時に
オンする状態に設定されることを防止できる。これによ
り、さらに、ボルテージフォロア回路７２の出力が第２
のスイッチング素子Ｑ２を介してボルテージフォロア回
路７２の非反転入力端子２０１に帰還し、発振してしま
う現象を未然に防ぐことができるようになる。According to the configuration shown in FIG. 8, it is possible to prevent the first switching element Q1 and the second switching element Q2 from being set to the ON state at the same time. As a result, the output of the voltage follower circuit 72 is further changed to the second value.
It is possible to prevent the phenomenon in which the current is fed back to the non-inverting input terminal 201 of the voltage follower circuit 72 via the switching element Q2 and oscillates.
【００６５】＜第３の実施形態＞図１０の回路では、図
５における回路に加えて、ボルテージフォロア回路７２
の電源端子間に第３のスイッチング素子Ｑ３を設けてい
る。この第３のスイッチング素子Ｑ３は、第１のスイッ
チング素子Ｑ１と同期したコントロール信号ＣＮＴ１の
制御を受ける構成になっている。なお、ＤＡＣ７０及び
ボルテージフォロア回路７２の動作は図５の回路と同様
である。<Third Embodiment> In the circuit of FIG. 10, in addition to the circuit of FIG. 5, a voltage follower circuit 72 is provided.
The third switching element Q3 is provided between the power supply terminals. The third switching element Q3 is configured to be controlled by the control signal CNT1 synchronized with the first switching element Q1. The operations of the DAC 70 and the voltage follower circuit 72 are similar to those of the circuit of FIG.
【００６６】ここで、ボルテージフォロア回路７２の出
力からＤＡＣ７０の出力に切換ることによって、第１の
スイッチング素子Ｑ１がオフすることによりボルテージ
フォロア回路７２の出力は遮断されてしまう。そこで、
第１のスイッチング素子Ｑ１がオフするタイミングに同
期して、第３のスイッチング素子Ｑ３をオフさせて、ボ
ルテージフォロア回路７２への電源供給を遮断する。Here, by switching from the output of the voltage follower circuit 72 to the output of the DAC 70, the first switching element Q1 is turned off, and the output of the voltage follower circuit 72 is cut off. Therefore,
The third switching element Q3 is turned off in synchronization with the timing when the first switching element Q1 is turned off, and the power supply to the voltage follower circuit 72 is cut off.
【００６７】これにより、ボルテージフォロア回路７２
の出力を利用しない期間には、電源供給を遮断すること
によって消費電力を低減することができる。As a result, the voltage follower circuit 72
The power consumption can be reduced by cutting off the power supply during the period in which the output of 1 is not used.
【００６８】＜第４の実施形態＞ボルテージフォロア回
路７２の回路構成として、例えば図１２に示すような回
路を挙げることができる。図１２の回路は、ＡＢ級演算
増幅をするボルテージフォロア回路７２の回路図を示し
ており、主に差動増幅部９１、出力増幅部９２、入力部
９３とから構成されている。図１２は、Ｎ型ＭＯＳトラ
ンジスタＱＮ１からＱＮ３１を、Ｐ型ＭＯＳトランジス
タＱＰ１からＱＰ３１を有して構成されている。ＤＡＣ
７０から供給される電圧が、入力部９３の入力電圧ＶＩ
Ｎとして入力される。出力増幅部９２では最終段の増幅
を行ない、出力電圧ＶＯＵＴを負荷容量に供給する。<Fourth Embodiment> As a circuit configuration of the voltage follower circuit 72, for example, a circuit as shown in FIG. 12 can be cited. The circuit of FIG. 12 shows a circuit diagram of a voltage follower circuit 72 for performing class AB operational amplification, which is mainly composed of a differential amplification section 91, an output amplification section 92, and an input section 93. FIG. 12 includes N-type MOS transistors QN1 to QN31 and P-type MOS transistors QP1 to QP31. DAC
The voltage supplied from 70 is the input voltage VI of the input section 93.
Input as N. The output amplifier 92 performs the final stage amplification and supplies the output voltage VOUT to the load capacitance.
【００６９】ボルテージフォロア回路７２の入力電圧Ｖ
ＩＮに対する出力電圧ＶＯＵＴの入出力特性を図１１に
示す。Input voltage V of the voltage follower circuit 72
FIG. 11 shows the input / output characteristic of the output voltage VOUT with respect to IN.
【００７０】図中のＶＤＤはボルテージフォロア回路７
２の電源電位を、ＶＥＥは接地電位を示している。VDD in the figure is a voltage follower circuit 7
2 indicates the power supply potential, and VEE indicates the ground potential.
【００７１】図１１では、図１２の出力増幅段９２にお
ける、しきい値電圧ＶＴＨＮであるＮ型ＭＯＳトランジ
スタＱＮ３１の動作に起因して、入力電圧ＶＩＮが０か
らＶＴＨＮの範囲内で、リニアな入出力特性２２７が得
られず、飽和出力特性２２５を示してしまう。同様に、
出力増幅段９２におけるしきい値電圧ＶＴＨＰ（負電
圧）のＰ型ＭＯＳトランジスタＱＰ３１の動作に起因し
て、入力電圧ＶＩＮが（ＶＤＤ＋ＶＴＨＰ）からＶＤＤ
の範囲内で、リニアな入出力特性２２３が得られず、飽
和出力特性２２１を示してしまう。In FIG. 11, due to the operation of the N-type MOS transistor QN31 having the threshold voltage VTHN in the output amplification stage 92 of FIG. 12, a linear input voltage VIN is in the range of 0 to VTHN. The output characteristic 227 is not obtained and the saturated output characteristic 225 is shown. Similarly,
Due to the operation of the P-type MOS transistor QP31 having the threshold voltage VTHP (negative voltage) in the output amplification stage 92, the input voltage VIN changes from (VDD + VTHP) to VDD.
Within the range, the linear input / output characteristic 223 cannot be obtained and the saturated output characteristic 221 is shown.
【００７２】これは、図１２において、入力電圧ＶＩＮ
が０Ｖからしきい値電圧ＶＴＨＮの範囲で変化すると
き、出力増幅部９２におけるＮ型ＭＯＳトランジスタＱ
Ｎ３１のゲートに接続されている、Ｐ型ＭＯＳトランジ
スタＱＰ２１のドレインとなるノード２１２では、ノー
ド２１２の電位が、ソースにあたるノード２１３の電位
よりも低くなる。結果として、しきい値電圧ＶＴＨＮ以
下ではＮ型ＭＯＳトランジスタＱＮ３１がオフする方向
に動作し、電流を流すことができなくなる。このため、
出力電圧ＶＯＵＴが飽和してしまう。This corresponds to the input voltage VIN in FIG.
Of the N-type MOS transistor Q in the output amplifying section 92 when changes from 0V to the threshold voltage VTHN.
At the node 212 connected to the gate of N31 and serving as the drain of the P-type MOS transistor QP21, the potential of the node 212 becomes lower than the potential of the node 213 serving as the source. As a result, below the threshold voltage VTHN, the N-type MOS transistor QN31 operates in the direction of turning off and current cannot flow. For this reason,
The output voltage VOUT will be saturated.
【００７３】また、入力電圧ＶＩＮが（ＶＤＤ＋ＶＴＨ
Ｐ）から電源電位ＶＤＤの範囲で変化するとき、出力増
幅部９２におけるＰ型ＭＯＳトランジスタＱＰ３１のゲ
ートに接続されている、Ｎ型ＭＯＳトランジスタＱＮ１
のドレインとなるノード２１０では、ノード２１２の電
位が、ソースにあたるノード２１１の電位よりも高くな
る。結果として、しきい値電圧（ＶＤＤ＋ＶＴＨＰ）以
上ではＰ型ＭＯＳトランジスタＱＰ３１がオフする方向
に動作し、電流を流すことができなくなる。このため、
出力電圧ＶＯＵＴが飽和してしまう。Further, if the input voltage VIN is (VDD + VTH
P) to the power supply potential VDD, the N-type MOS transistor QN1 connected to the gate of the P-type MOS transistor QP31 in the output amplification section 92.
The potential of the node 212 at the node 210, which is the drain of, is higher than the potential of the node 211, which is the source. As a result, at the threshold voltage (VDD + VTHP) or more, the P-type MOS transistor QP31 operates in the direction of turning off and current cannot flow. For this reason,
The output voltage VOUT will be saturated.
【００７４】このしきい値電圧ＶＴＨＮ、ＶＴＨＰに起
因して出力電圧が飽和する入出力特性の改善した回路を
図１３に示す。FIG. 13 shows a circuit having an improved input / output characteristic in which the output voltage is saturated due to the threshold voltages VTHN and VTHP.
【００７５】なお、このしきい値電圧ＶＴＨＮ、ＶＴＨ
Ｐは、ＭＯＳトランジスタ素子固有のしきい値電圧に加
えて、ボルテージフォロア回路７２内の定電流回路の影
響等を受けて変化している。Ｎ型ＭＯＳトランジスタＱ
Ｎ１１、ＱＮ１２、Ｐ型ＭＯＳトランジスタＱＰ１１、
ＱＰ１２により、定電流が流れているためにオフセット
分の電圧が重畳することになる。このため、本実施の形
態では、このオフセット分の電圧を考慮したしきい値電
圧ＶＴＨＮ、ＶＴＨＰを想定する。The threshold voltages VTHN and VTH
P changes due to the influence of the constant current circuit in the voltage follower circuit 72 and the like in addition to the threshold voltage peculiar to the MOS transistor element. N-type MOS transistor Q
N11, QN12, P-type MOS transistor QP11,
Due to the constant current flowing through the QP 12, the offset voltage is superimposed. Therefore, in the present embodiment, threshold voltages VTHN and VTHP in consideration of the offset voltage are assumed.
【００７６】図１３の回路では、ボルテージフォロア回
路７２のノード２０３における入力電圧と、ノード２０
４における出力電圧とを比較する比較器７６が追加され
ている。この比較器７６の比較結果に基づき、第１のコ
ントロール信号発生回路７４を介して、第１のスイッチ
ング素子Ｑ１、第２のスイッチング素子Ｑ２のゲートに
コントロール信号を供給する。In the circuit of FIG. 13, the input voltage at the node 203 of the voltage follower circuit 72 and the node 20.
A comparator 76 for comparing the output voltage at 4 is added. Based on the comparison result of the comparator 76, a control signal is supplied to the gates of the first switching element Q1 and the second switching element Q2 via the first control signal generating circuit 74.
【００７７】比較器７６は、ノード２０４における出力
電圧ＶＯＵＴが、ノード２０３における、入力電圧（Ｖ
ＩＮ±ΔＶ）（ΔＶ：任意の誤差設定値）の範囲に入っ
たかどうかを比較する。第１のコントロール信号発生回
路７４を介してコントロール信号が発信される。これに
より、第１のスイッチング素子Ｑ１はオフ、第２のスイ
ッチング素子Ｑ２はオンとなり、ＤＡＣ７０の出力が出
力電圧ＶＯＵＴとなる。なお、出力電圧ＶＯＵＴが入力
電圧ＶＩＮに対して、オーバーシュートまたはアンダー
シュートし、誤差設定値±ΔＶの許容範囲を上回るまた
は下回ることがある。この場合、これを考慮した許容範
囲（ＶＩＮ±ΔＶ）を設定するか、出力電圧ＶＯＵＴの
ゲインを大きくとり、出力電圧ＶＯＵＴが、ある一定の
電圧を交差した回数をカウントすることにより、コント
ロール信号が発信されるタイミングを設定できる。In the comparator 76, the output voltage VOUT at the node 204 is equal to the input voltage (V
IN ± ΔV) (ΔV: arbitrary error setting value) is compared to see if it is within the range. A control signal is transmitted via the first control signal generation circuit 74. As a result, the first switching element Q1 is turned off, the second switching element Q2 is turned on, and the output of the DAC 70 becomes the output voltage VOUT. The output voltage VOUT may overshoot or undershoot the input voltage VIN, and may exceed or fall below the allowable range of the error set value ± ΔV. In this case, the control signal is set by setting the allowable range (VIN ± ΔV) in consideration of this or by increasing the gain of the output voltage VOUT and counting the number of times the output voltage VOUT crosses a certain voltage. You can set the transmission timing.
【００７８】また、本実施の形態の変形例として、図１
４のような検出方法が考えられる。As a modification of the present embodiment, FIG.
A detection method such as 4 can be considered.
【００７９】図１４は、第１の比較器７７、第２の比較
器７８、ＯＲ回路７９を含んで構成されている。ボルテ
ージフォロア回路７２の入力電圧ＶＩＮを、ノード２０
３での電圧と、第１の比較器７７、第２の比較器７８で
設定された各基準電圧との比較信号を、ＯＲ回路７９に
供給する。ＯＲ回路７９は少なくとも第１の比較器７７
または第２の比較器７８の一方のハイレベルの信号を受
けた時、第１のコントロール信号発生回路７４を介し
て、第１のスイッチング素子Ｑ１、第２のスイッチング
素子Ｑ２にコントロール信号を供給する。FIG. 14 includes a first comparator 77, a second comparator 78, and an OR circuit 79. The input voltage VIN of the voltage follower circuit 72 is applied to the node 20.
An OR circuit 79 is supplied with a comparison signal of the voltage at 3 and each reference voltage set by the first comparator 77 and the second comparator 78. The OR circuit 79 includes at least the first comparator 77.
Alternatively, when one of the high level signals of the second comparator 78 is received, a control signal is supplied to the first switching element Q1 and the second switching element Q2 via the first control signal generating circuit 74. .
【００８０】ここで、例えば、第１の比較器７７の基準
電圧として、図１１のボルテージフォロア回路７２の入
出力特性において、ノード２０３における入力電圧ＶＩ
Ｎが、しきい値電圧（ＶＤＤ＋ＶＴＨＰ）となる境界点
が設定される。しきい値電圧（ＶＤＤ＋ＶＴＨＰ）以上
の電圧が入力されると、第１の比較器７７からハイレベ
ルの信号が出力され、ＯＲ回路７９に供給される。第２
の比較器７８からはロウレベルの信号が出力され、ＯＲ
回路７９に供給される。ＯＲ回路７９からはハイレベル
の信号が出力され、第１のコントロール信号発生回路７
４を介して、コントロール信号を発信する。第１のスイ
ッチング素子Ｑ１はオフ、第２のスイッチング素子Ｑ２
はオンとなり、ＤＡＣ７０の出力が出力電圧ＶＯＵＴと
なる。同様に、第２の比較器７８の基準電圧として、図
１１のボルテージフォロア回路７２の入出力特性におい
て、ノード２０３における入力電圧ＶＩＮが、しきい値
電圧ＶＴＨＮとなる境界点に設定される。しきい値電圧
ＶＴＨＮ以下の電圧が入力されると、第２の比較器７８
からハイレベルの信号が出力され、第１の比較器７７か
らはロウレベルの信号が出力される。ＯＲ回路７９から
はハイレベルの信号が出力され、第１のコントロール信
号発生回路７４を介して、コントロール信号を発信す
る。第１のスイッチング素子Ｑ１はオフ、第２のスイッ
チング素子Ｑ２はオンとなり、ＤＡＣ７０の出力が出力
電圧ＶＯＵＴとなる。Here, for example, as the reference voltage of the first comparator 77, in the input / output characteristic of the voltage follower circuit 72 of FIG.
A boundary point at which N becomes the threshold voltage (VDD + VTHP) is set. When a voltage equal to or higher than the threshold voltage (VDD + VTHP) is input, a high level signal is output from the first comparator 77 and supplied to the OR circuit 79. Second
A low-level signal is output from the comparator 78 of
It is supplied to the circuit 79. A high level signal is output from the OR circuit 79, and the first control signal generation circuit 7
A control signal is transmitted via 4. The first switching element Q1 is off, the second switching element Q2
Is turned on, and the output of the DAC 70 becomes the output voltage VOUT. Similarly, in the input / output characteristic of the voltage follower circuit 72 of FIG. 11, as the reference voltage of the second comparator 78, the input voltage VIN at the node 203 is set at the boundary point at which the threshold voltage VTHN is reached. When a voltage equal to or lower than the threshold voltage VTHN is input, the second comparator 78
Outputs a high level signal from the first comparator 77 and outputs a low level signal from the first comparator 77. A high level signal is output from the OR circuit 79, and a control signal is transmitted via the first control signal generation circuit 74. The first switching element Q1 is turned off, the second switching element Q2 is turned on, and the output of the DAC 70 becomes the output voltage VOUT.
【００８１】これらの動作により、入力電圧が０からＶ
ＴＨＮの範囲内で、または、（ＶＤＤ＋ＶＴＨＰ）から
ＶＤＤの範囲内で、比較器７６の出力を変化させ、この
タイミングでボルテージフォロア回路７２の出力を遮断
し、ＤＡＣ７０の出力に切換えれば、出力電圧が飽和す
る出力特性２２１に代えてリニアな出力特性２２３を、
または、出力特性２２５に代えて出力特性２２７を確保
することができるようになる。By these operations, the input voltage is 0 to V
If the output of the comparator 76 is changed within the range of THN or within the range of (VDD + VTHP) to VDD, the output of the voltage follower circuit 72 is cut off at this timing, and the output of the DAC 70 is switched, the output voltage is changed. Is replaced by a linear output characteristic 223 instead of the output characteristic 221
Alternatively, the output characteristic 227 can be secured instead of the output characteristic 225.
【００８２】この電圧供給装置５８をＤＡＣ方式を有す
るＴＦＴ液晶装置に用いた場合、オフセットキャンセル
回路を必要とせずに、高精度な出力電圧を得ることが可
能となる。さらに、入力電圧が０Ｖから電源電圧ＶＤＤ
の範囲までを、飽和せずに出力電圧として得ることがで
きるようになり、より広い範囲での電圧利用が図れる。When this voltage supply device 58 is used in a TFT liquid crystal device having a DAC system, it is possible to obtain a highly accurate output voltage without the need for an offset cancel circuit. In addition, the input voltage from 0V to the power supply voltage VDD
It becomes possible to obtain the output voltage up to the range of 1 without being saturated, and it is possible to use the voltage in a wider range.
【００８３】＜第５の実施形態＞図１５は、図１３に示
す構成を有する電圧供給装置に、さらにボルテージフォ
ロア回路７２の電源電圧をオンオフさせる、第３のスイ
ッチング素子を含んだ回路を示している。<Fifth Embodiment> FIG. 15 shows a circuit including a voltage switching device having the configuration shown in FIG. 13 and further including a third switching element for turning on / off the power supply voltage of the voltage follower circuit 72. There is.
【００８４】図１５に示すように、ＤＡＣ７０の出力を
出力電圧として供給する期間中、ボルテージフォロア回
路７２自体の電源をオフさせることができる。これによ
り低消費電力化が図ることができる。As shown in FIG. 15, the power supply of the voltage follower circuit 72 itself can be turned off during the period in which the output of the DAC 70 is supplied as the output voltage. As a result, low power consumption can be achieved.
【００８５】また本発明は、例えば、携帯電話、ゲーム
機器、電子手帳、パーソナルコンピュータ、ワードプロ
セッサ、テレビ、カーナビゲーション装置など各種の電
子機器に適用することができる。Further, the present invention can be applied to various electronic devices such as a mobile phone, a game device, an electronic notebook, a personal computer, a word processor, a television and a car navigation device.
【図１】図１は、本発明が適用される液晶装置を示す概
略説明図である。FIG. 1 is a schematic explanatory view showing a liquid crystal device to which the present invention is applied.
【図２】図２は、従来のデータドライバＩＣのブロック
図である。FIG. 2 is a block diagram of a conventional data driver IC.
【図３】図３は、図２に示す従来のデータドライバＩＣ
の出力特性図である。FIG. 3 is a conventional data driver IC shown in FIG.
It is an output characteristic diagram of.
【図４】図４は、図２に示す従来のボルテージフォロア
回路を用いた電圧供給装置の構成例を示す図である。FIG. 4 is a diagram showing a configuration example of a voltage supply device using the conventional voltage follower circuit shown in FIG. 2.
【図５】図５は、本発明の第１の実施形態に係る電圧供
給装置を示す図である。FIG. 5 is a diagram showing a voltage supply device according to the first embodiment of the present invention.
【図６】図６（ａ）は図４に示す電圧供給装置の動作波
形図、図６（ｂ）は図５に示す電圧供給装置の動作波形
図である。6 (a) is an operation waveform diagram of the voltage supply device shown in FIG. 4, and FIG. 6 (b) is an operation waveform diagram of the voltage supply device shown in FIG.
【図７】図７は、選択期間の前半、後半期間と、液晶容
量に充電される電圧との関係を示す図である。FIG. 7 is a diagram showing the relationship between the first half and the second half of the selection period and the voltage charged in the liquid crystal capacitance.
【図８】図８は、本発明の第２の実施形態に係る電圧供
給装置を示す図である。FIG. 8 is a diagram showing a voltage supply device according to a second embodiment of the present invention.
【図９】図９は、図８に示す電圧供給装置の動作波形図
である。9 is an operation waveform diagram of the voltage supply device shown in FIG.
【図１０】図１０は、本発明の第３の実施形態に係る電
圧供給装置を示す図である。FIG. 10 is a diagram showing a voltage supply device according to a third embodiment of the present invention.
【図１１】図１１は、本発明の第４の実施形態に用いら
れるボルテージフォロアの入出力特性を示す図である。FIG. 11 is a diagram showing an input / output characteristic of a voltage follower used in the fourth embodiment of the present invention.
【図１２】図１２は、図１１に示す特性を有するボルテ
ージフォロアの回路図である。12 is a circuit diagram of a voltage follower having the characteristics shown in FIG.
【図１３】図１３は、図１２に示すボルテージフォロア
を含む本発明の第４の実施形態に係る電圧供給装置を示
す図である。13 is a diagram showing a voltage supply device according to a fourth embodiment of the present invention including the voltage follower shown in FIG.
【図１４】図１４は、図１３に示す電圧供給装置の変形
例を示す図である。14 is a diagram showing a modification of the voltage supply device shown in FIG.
【図１５】図１５は、本発明の第５の実施形態に係る電
圧供給装置を示す図である。FIG. 15 is a diagram showing a voltage supply device according to a fifth embodiment of the present invention.
１０ 表示装置 ２０ 液晶パネル ２１ データ線 ２２ ゲート線 ２３ コモン電極 ２４ 液晶電極 ２５ 液晶容量 ３０ データドライバＩＣ ４０ ゲートドライバＩＣ ４２ 信号制御回路 ４４ 階調電圧回路 ４６ 電源回路 ４８ コモン電極駆動回路 ５０ 入力ラッチ回路 ５１ シフトレジスタ ５２ ラインラッチ回路 ５３ ラッチ回路 ５４ ＤＡコンバータ ５５ ボルテージフォロア回路 ５８ 電圧供給装置 ７０ ＤＡコンバータ ７２ ボルテージフォロア回路 ７３ コントロール信号発生回路 ７４ 第１のコントロール信号発生回路 ７５ 第２のコントロール信号発生回路 ７６ 比較器 ７７ 第１の比較器 ７８ 第２の比較器 10 Display 20 LCD panel 21 data lines 22 gate line 23 Common electrode 24 Liquid crystal electrode 25 Liquid crystal capacity 30 data driver IC 40 gate driver IC 42 Signal control circuit 44 gradation voltage circuit 46 power supply circuit 48 common electrode drive circuit 50 input latch circuit 51 shift register 52 line latch circuit 53 Latch circuit 54 DA converter 55 Voltage Follower Circuit 58 Voltage supply device 70 DA converter 72 Voltage follower circuit 73 Control signal generation circuit 74 First Control Signal Generation Circuit 75 Second control signal generation circuit 76 comparator 77 First Comparator 78 Second comparator
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G05F 1/10 G09G 3/20 G09G 3/36 ─────────────────────────────────────────────────── ─── Continuation of front page (58) Fields surveyed (Int.Cl. 7 , DB name) G05F 1/10 G09G 3/20 G09G 3/36
Claims (10)
期間内に前記負荷容量に所定の電圧を充電させる電圧供
給装置において、 電圧供給源と、 前記電圧供給源からの電圧をインピーダンス変換して出
力するインピーダンス変換回路と、 前記インピーダンス変換回路と前記負荷容量との間に接
続された第１のスイッチング素子と、 前記電圧供給源からの電圧を、前記インピーダンス変換
回路及び前記第１のスイッチング素子を経由せずに前記
負荷容量に供給するバイパス線と、 前記バイパス線途中に接続された第２のスイッチング素
子と、を有し、 前記充電期間の前半期間に前記第１のスイッチング素子
をオン、前記第２のスイッチング素子をオフさせ、前記
充電時間の後半期間に前記第１のスイッチング素子をオ
フ、前記第２のスイッチング素子をオンさせることを特
徴とする電圧供給装置。1. A voltage supply device for supplying a voltage to a load capacitance to charge the load capacitance with a predetermined voltage within a predetermined charging period, comprising: a voltage supply source; and an impedance conversion of the voltage from the voltage supply source. An impedance conversion circuit for outputting the voltage, a first switching element connected between the impedance conversion circuit and the load capacitance, a voltage from the voltage supply source, the impedance conversion circuit and the first switching element. A bypass line that supplies the load capacitance without passing through an element, and a second switching element connected in the middle of the bypass line, and turns on the first switching element during the first half of the charging period. , Turning off the second switching element, turning off the first switching element during the second half of the charging time, the second switch A voltage supply device characterized by turning on a switching element.
グ素子は、共にオフする状態が設定されていることを特
徴とする電圧供給装置。2. The voltage supply device according to claim 1, wherein both the first switching element and the second switching element are set in a state of being turned off.
線に接続された第３のスイッチング素子を有し、 前記第３のスイッチング素子は、前記第１のスイッチン
グ素子のオフ動作と同期してオフされることを特徴とす
る電圧供給装置。3. The third switching element according to claim 1, further comprising a third switching element connected to a power supply line that supplies a power supply voltage to the impedance conversion circuit, wherein the third switching element is the first switching element. A voltage supply device, which is turned off in synchronization with an off operation of an element.
路にて構成され、 前記ボルテージフォロア回路に供給される電源電圧の電
源電位をＶＤＤ、接地電位をＶＥＥとし、前記電源電位
ＶＤＤに近い入力電圧が入力された時に、前記ボルテー
ジフォロア回路は、前記入力電圧に対して出力電圧がリ
ニアな特性を示さない、前記出力電圧が飽和する特性を
有し、 前記ボルテージフォロア回路の前記出力電圧の飽和領域
では、前記第１のスイッチング素子をオフ、前記第２の
スイッチング素子をオンさせて、前記バイパス線を経由
して前記電圧出力源の電圧を前記負荷容量に供給するこ
とを特徴とする電圧供給装置。4. The impedance conversion circuit according to claim 1, comprising a voltage follower circuit, wherein a power supply potential of a power supply voltage supplied to the voltage follower circuit is VDD and a ground potential is VEE. When the input voltage close to the power supply potential VDD is input, the voltage follower circuit has a characteristic that the output voltage does not show a linear characteristic with respect to the input voltage and the output voltage saturates. In the saturation region of the output voltage of the follower circuit, the first switching element is turned off and the second switching element is turned on to supply the voltage of the voltage output source to the load capacitance via the bypass line. A voltage supply device characterized by:
路にて構成され、 前記ボルテージフォロア回路に供給される電源電圧の電
源電位をＶＤＤ、接地電位をＶＥＥとし、前記接地電位
ＶＥＥに近い入力電圧が入力された時に、前記ボレテー
ジフォロア回路は、前記入力電圧に対して出力電圧がリ
ニアな特性を示さない、前記出力電圧が飽和する特性を
有し、 前記ボルテージフォロア回路の前記出力電圧の飽和領域
では、前記第１のスイッチング素子をオフ、前記第２の
スイッチング素子をオンさせて、前記バイパス線を経由
して前記電圧出力源の電圧を前記負荷容量に供給するこ
とを特徴とする電圧供給装置。5. The impedance conversion circuit according to claim 1, comprising a voltage follower circuit, wherein a power supply potential of a power supply voltage supplied to the voltage follower circuit is VDD and a ground potential is VEE. When the input voltage close to the ground potential VEE is input, the voltage follower circuit has a characteristic that the output voltage does not exhibit a linear characteristic with respect to the input voltage, and the output voltage is saturated. in the saturation region of the output voltage of the voltage follower circuit, before Symbol first turns off the switching element, wherein the second switching element is turned on, the voltage of the load capacitance of the voltage output source via the bypass line A voltage supply device, characterized in that
路の出力電圧とを比較する比較器を有し、 前記比較器の比較結果に基づいて、前記第１、第２のス
イッチング素子の状態を制御することを特徴とする電圧
供給装置。6. The comparator according to claim 4 or 5, further comprising a comparator that compares an output voltage of the voltage output source with an output voltage of the voltage follower circuit, and the first voltage converter is based on a comparison result of the comparator. , A voltage supply device characterized by controlling the state of the second switching element.
供給装置を有することを特徴とする半導体装置。7. A semiconductor device comprising the voltage supply device according to claim 1. Description:
示部の信号線を駆動する駆動ＩＣとを有し、 前記駆動ＩＣは、負荷容量に電圧を供給して、所定の充
電期間内に前記負荷容量に所定の電圧を充電させる電圧
供給装置を有し、 前記電圧供給装置は、 電圧供給源と、 前記電圧供給源からの電圧をインピーダンス変換して出
力するインピーダンス変換回路と、 前記インピーダンス変換回路と前記負荷容量との間に接
続された第１のスイッチング素子と、 前記電圧供給源からの電圧を、前記インピーダンス変換
回路及び前記第１のスイッチング素子を経由せずに前記
負荷容量に供給するバイパス線と、 前記バイパス線途中に接続された第２のスイッチング素
子と、を有し、 前記充電期間の前半期間に前記第１のスイッチング素子
をオン、前記第２のスイッチング素子をオフさせ、前記
充電時間の後半期間に前記第１のスイッチング素子をオ
フ、前記第２のスイッチング素子をオンさせることを特
徴とする電気光学装置。8. A display unit using an electro-optical element, and a drive IC for driving a signal line of the display unit, wherein the drive IC supplies a voltage to a load capacitance within a predetermined charging period. A voltage supply device for charging the load capacitance with a predetermined voltage, the voltage supply device, a voltage supply source, an impedance conversion circuit for impedance-converting and outputting the voltage from the voltage supply source, the impedance A first switching element connected between the conversion circuit and the load capacitance, and a voltage from the voltage supply source are supplied to the load capacitance without passing through the impedance conversion circuit and the first switching element. And a second switching element connected in the middle of the bypass line, the first switching element being turned on during the first half of the charging period, Turns off the second switching element, wherein the latter period of the charging time first off the switching element, an electro-optical device, characterized in that turning on the second switching element.
圧に基づいて階調駆動され、 前記電圧出力源は、ディジタル階調信号をアナログ電圧
に変換するＤＡコンバータにて構成され、 前記電気光学素子に供給されるべき所望の階調電圧値に
対して（ＬＳＢ）／２に相当する電圧幅の範囲内の電圧
であって、かつ前記所望の階調電圧値の９０％以上の電
圧が前記負荷容量に充電された時以降に、前記前半期間
が終了されることを特徴とする電気光学装置。9. The DA device according to claim 8, wherein the electro-optical element is gradation driven based on a stepwise voltage from the voltage supply device, and the voltage output source converts a digital gradation signal into an analog voltage. A voltage within a range of a voltage width corresponding to (LSB) / 2 with respect to a desired gradation voltage value to be supplied to the electro-optical element, and the desired gradation voltage. The electro-optical device, wherein the first half period is ended after the load capacitance is charged with a voltage of 90% or more of the value.
置を有することを特徴とする電子機器。10. An electronic apparatus comprising the electro-optical device according to claim 8.
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