JP3403031B2 - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置の製造
方法、特に詳しくは、不揮発性メモリ素子やＤＲＡＭ用
キャパシタ等に用いられる、白金または白金を含む合金
から成る下地金属膜を有する強誘電体膜のエッチング方
法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, platinum or an alloy containing platinum used in a nonvolatile memory element, a capacitor for DRAM, or the like.
The present invention relates to a method for etching a ferroelectric film having a base metal film made of .
【０００２】[0002]
【従来の技術】自発分極を有する強誘電体薄膜をキャパ
シタに用いたメモリデバイスの研究開発が活発である。
強誘電体材料としては、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ
3／チタン酸ジルコン酸鉛）、ＰＬＺＴ（（Ｐｂ，Ｌ
ａ）（Ｚｒ，Ｔｉ）Ｏ3／チタン酸ジルコン酸ランタン
鉛）、ＢＴＯ（Ｂｉ4Ｔｉ3Ｏ12／チタン酸ビスマス）
や、Ｙ１と呼ばれるビスマス系ペロブスカイト化合物等
の酸化物が多く用いられている。中でもＹ１材料の１
つ、ＳＢＴ（Ｂｉ−Ｓｒ−Ｔａ−Ｏ系）は有望視されて
いる。強誘電体薄膜を不揮発性メモリに応用する場合、
微細加工が重要である。強誘電体薄膜のドライエッチン
グ方法として、Ａｒを用いたイオンミリングやＨＣｌ／
ＣＦ4混合ガスを用いたプラズマエッチングＣＣｌ4を用
いた反応性イオンエッチング、Ａｒ／ＣnＦm／ＣＨ4混
合ガスを用いたＥＣＲエッチング等の方法が用いられて
いる。2. Description of the Related Art Research and development of a memory device using a ferroelectric thin film having spontaneous polarization as a capacitor is active.
As the ferroelectric material, PZT (Pb (Zr, Ti) O
3 / lead zirconate titanate), PLZT ((Pb, L
a) (Zr, Ti) O 3 / lead lanthanum zirconate titanate), BTO (Bi 4 Ti 3 O 12 / bismuth titanate)
Alternatively, an oxide such as a bismuth-based perovskite compound called Y1 is often used. One of the Y1 materials
On the other hand, SBT (Bi-Sr-Ta-O system) is regarded as promising. When applying a ferroelectric thin film to a non-volatile memory,
Fine processing is important. As a dry etching method for a ferroelectric thin film, ion milling using Ar or HCl /
Plasma etching using CF 4 mixed gas Reactive ion etching using CCl 4 and ECR etching using Ar / C n F m / CH 4 mixed gas are used.
【０００３】以下、図３を用いて、従来の半導体装置の
製造方法について説明する。A conventional method of manufacturing a semiconductor device will be described below with reference to FIG.
【０００４】まず、シリコン基板２１上にシリコン酸化
膜２２を１０００Å乃至１００００Å程度形成する。こ
のシリコン酸化膜は熱酸化膜でも、ＣＶＤ法による酸化
膜でも、これらの組み合わせの積層膜でもよい。First, a silicon oxide film 22 is formed on the silicon substrate 21 to a thickness of about 1000 liters to 10000 liters. This silicon oxide film may be a thermal oxide film, an oxide film formed by a CVD method, or a laminated film of a combination thereof.
【０００５】次に、シリコン酸化膜２２上にシリコン酸
化膜と下部電極となるＰｔとの密着性を向上させるため
にＴｉ／ＴｉＮ膜からなる密着層２３を形成する。ここ
では、Ｔｉ膜を２５０Å程度、ＴｉＮ膜を２０００Å程
度形成する。Next, an adhesion layer 23 made of a Ti / TiN film is formed on the silicon oxide film 22 in order to improve the adhesion between the silicon oxide film and Pt to be the lower electrode. Here, a Ti film of about 250 Å and a TiN film of about 2000 Å are formed.
【０００６】次に、密着層２３上に下部電極２４となる
金属膜を形成する。この金属膜には、強誘電体膜の結晶
化のためのアニール時に密着層２３が酸化されるのを防
ぐため、Ｐｔ膜を用いる。尚、このＰｔ膜はスパッタ法
を用いて形成する。また、本発明においては、白金を含
む合金、例えばＰｔＲｈ等を用いても同様の効果を得ら
れる。Next, a metal film to be the lower electrode 24 is formed on the adhesion layer 23. For this metal film, a Pt film is used in order to prevent the adhesion layer 23 from being oxidized during annealing for crystallization of the ferroelectric film. The Pt film is formed by the sputtering method. Further, in the present invention, the same effect can be obtained by using an alloy containing platinum, such as PtRh.
【０００７】次に、下部電極２４上にＭＯＤ法を用いて
ＳｒＢｉ2Ｔａ2Ｏ9（以下、「ＳＢＴ」とする。）から
なる強誘電体膜２５を形成する。すなわち、Ｓｒ、Ｂ
ｉ、Ｔａを含む塩若しくはアルコキシド化合物を含んだ
有機溶媒の混合溶液、例えば、２−エチルヘキサン酸ス
トロンチウムと２−エチルヘキサン酸ビスマスと２−エ
チルヘキサン酸タンタルと酢酸ブチルとからなる混合溶
液やこの混合液に安定剤を含んだ混合溶液を基板上に塗
布し、約２００℃でベークして乾燥させた後、ＲＴＡ装
置を用いて６００℃で５分間アニールを行う。この塗布
からアニール間での工程を４回繰り返し、２０００Åの
強誘電体膜２５を得る（図３（ａ））。Next, a ferroelectric film 25 made of SrBi 2 Ta 2 O 9 (hereinafter referred to as “SBT”) is formed on the lower electrode 24 by the MOD method. That is, Sr, B
i, a mixed solution of an organic solvent containing a salt containing Ta or an alkoxide compound, for example, a mixed solution of strontium 2-ethylhexanoate, bismuth 2-ethylhexanoate, tantalum 2-ethylhexanoate, and butyl acetate, A mixed solution containing a stabilizer in a mixed solution is applied on a substrate, baked at about 200 ° C. and dried, and then annealed at 600 ° C. for 5 minutes using an RTA apparatus. The process from coating to annealing is repeated 4 times to obtain a 2000 Å ferroelectric film 25 (FIG. 3A).
【０００８】次に、この強誘電体膜２５上にレジストパ
ターン２６を形成し、このレジストパターン２６をマス
クにドライエッチングにより、強誘電体膜２５のパター
ニングを行う。このドライエッチングの方法として、Ｅ
ＣＲエッチングを用いる。エッチングガスには、Ａｒと
Ｃｌ2とＣＨ4とをそれぞれ流量が４２．５ＳＣＣＭ、４
２．５ＳＣＣＭ、５．０ＳＣＣＭとなるように導入し、
トータル圧力を０．１８〜０．２７Ｐａとする。また、
マイクロ波パワーは１０００Ｗ、ＲＦパワーは１０００
Ｗでエッチング時間を約４分３０秒程度とする（図３
（ｂ））。Next, a resist pattern 26 is formed on the ferroelectric film 25, and the ferroelectric film 25 is patterned by dry etching using the resist pattern 26 as a mask. As a method of this dry etching, E
CR etching is used. Ar, Cl 2, and CH 4 were used as etching gases at flow rates of 42.5 SCCM and 4 respectively.
Introduced to be 2.5 SCCM, 5.0 SCCM,
The total pressure is 0.18 to 0.27 Pa. Also,
Microwave power is 1000W, RF power is 1000
The etching time is set to about 4 minutes and 30 seconds with W (Fig. 3
(B)).
【０００９】次に、シリコン基板２１を純水中に温度２
５℃程度として２０分間浸した後、スピンドライする。
これにより、強誘電体膜のエッチングにより生じる不純
物３３が除去される。Next, the silicon substrate 21 is immersed in pure water at a temperature of 2
After soaking at about 5 ° C. for 20 minutes, spin drying is performed.
As a result, the impurities 33 generated by etching the ferroelectric film are removed.
【００１０】[0010]
【発明が解決しようとする課題】しかしながら、上述の
従来技術によるエッチングでは、残渣が発生するために
キャパシタ電極間でリークが発生したり、要求通りの加
工ができないなどの問題点があった。この残渣には、下
部電極のＰｔがオーバーエッチングされるため、スパッ
タされて生じる堆積物が含まれる。Ｐｔのエッチングで
残渣の発生を防ぐ方法として、ＰｔとＴｉとを積層し、
Ｔｉをレジストマスクでパターニングした後、Ｔｉをマ
スクに用いてＰｔをエッチングする方法や、Ｓ2Ｆ2ガス
を用いてエッチングする方法があるが、これらはいずれ
も白金をエッチングすることを主たる目的としており、
強誘電体をエッチングする際のオーバーエッチングによ
る残渣の発生を防ぐ方法への適用は難しい。すなわち、
これら、現状の技術においては、下部電極（Ｐｔ等）上
に形成された強誘電体材料をエッチングする際には、プ
ロセスや設計上のマージンを確保するために、オーバー
エッチングはどうしても必要となる。したがって、オー
バーエッチングをすることが前提となっており、残渣発
生は必然的に生じてしまうものである。However, in the above-described conventional etching, there are problems that a residue is generated and thus a leak occurs between the capacitor electrodes, and the processing as required cannot be performed. This residue contains deposits generated by sputtering because Pt of the lower electrode is over-etched. As a method of preventing the generation of residues by etching Pt, Pt and Ti are laminated,
There are a method of etching Pt using Ti as a mask after patterning Ti with a resist mask, and a method of etching using S 2 F 2 gas, but these are mainly for the purpose of etching platinum. Cage,
It is difficult to apply it to a method of preventing the generation of residues due to over-etching when etching a ferroelectric substance. That is,
In these existing technologies, when etching the ferroelectric material formed on the lower electrode (Pt or the like), overetching is absolutely necessary in order to secure a process or design margin. Therefore, it is premised that over-etching is performed, and the residue is inevitably generated.
【００１１】また、図３（ｃ）に示すように、強誘電体
膜のパターニングによってパターン側壁に不純物が付着
するが、シリコン基板を純水中に浸しただけでは、不純
物は完全には除去されていない可能性がある。これは、
強誘電体膜のパターニング時に、下部電極となる金属膜
Ｐｔもエッチングされることで、純水中に浸しただけで
は除去されないＰｔを含む不純物３４がパターン側壁に
付着する不純物３３中に含まれているためである。Further, as shown in FIG. 3C, impurities are attached to the pattern sidewalls by patterning the ferroelectric film. However, the impurities are completely removed by immersing the silicon substrate in pure water. May not have. this is,
When the ferroelectric film is patterned, the metal film Pt serving as the lower electrode is also etched, so that the impurities 34 containing Pt which are not removed only by being immersed in pure water are included in the impurities 33 attached to the pattern sidewalls. This is because
【００１２】本発明は、強誘電体材料のエッチングによ
り生じる反応生成物と、下部電極のスパッタによる堆積
物との両方を効果的に除去する手段を提供することを目
的とするものである。An object of the present invention is to provide a means for effectively removing both a reaction product generated by etching a ferroelectric material and a deposit formed by sputtering a lower electrode.
【００１３】[0013]
【課題を解決するための手段】請求項１記載の半導体装
置の製造方法は、白金または白金を含む合金から成る金
属膜上に形成された強誘電体膜をパターニングする工程
を有する半導体装置の製造方法において、上記金属膜及
び上記強誘電体膜を順次形成した後、該強誘電体膜上に
所定の形状のレジストパターンを形成する工程と、上記
レジストパターンをマスクにドライエッチングにより、
上記強誘電体膜をエッチングする工程と、少なくとも上
記金属膜及び上記強誘電体膜を純水に浸すことにより、
上記強誘電体膜のエッチングの際に生じる上記強誘電体
膜とエッチングガスとの反応生成物を除去する工程と、
少なくとも上記金属膜及び上記強誘電体膜をヒドロキシ
ルアミンを含む有機剥離剤に浸すことにより、上記ドラ
イエッチングの際のオーバーエッチングにより生じる上
記金属膜とエッチングガスとの反応生成物を除去する工
程とを有することを特徴とするものである。According to a first aspect of the present invention, there is provided a method of manufacturing a semiconductor device, which comprises a step of patterning a ferroelectric film formed on a metal film made of platinum or an alloy containing platinum. In the method for manufacturing a semiconductor device, which has the steps of forming the resist film having a predetermined shape on the ferroelectric film after sequentially forming the metal film and the ferroelectric film, and performing dry etching using the resist pattern as a mask. Due to
By the step of etching the ferroelectric film and immersing at least the metal film and the ferroelectric film in pure water,
A step of removing a reaction product of the ferroelectric film and an etching gas, which occurs during the etching of the ferroelectric film,
By immersing at least the metal film and the ferroelectric film in an organic stripping agent containing hydroxylamine, the reaction product of the metal film and etching gas caused by overetching in the dry etching is removed. It is characterized by having.
【００１４】また、請求項２記載の半導体装置の製造方
法は、上記純水に浸した後、アッシングにより上記レジ
ストパターンを除去し、その後、上記有機剥離剤に浸す
ことを行う工程を有することを特徴とする、請求項１に
記載の半導体装置の製造方法である。The method of manufacturing a semiconductor device according to a second aspect of the present invention includes a step of immersing in the pure water, removing the resist pattern by ashing, and then immersing in the organic stripping agent. The method of manufacturing a semiconductor device according to claim 1, which is characterized in that.
【００１５】[0015]
【発明の実施の形態】以下、実施の形態に基づいて本発
明について詳細に説明する。BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, the present invention will be described in detail based on the embodiments.
【００１６】図１は本発明の一実施の形態の半導体装置
の製造工程図、図２はエッチング装置の構成図である。
図１及び図２において、１はシリコン基板、２はシリコ
ン酸化膜、３はＴｉ／ＴｉＮ密着層、４はＰｔからなる
下部電極（金属膜）、５はＳＢＴ膜からなる強誘電体
膜、６はレジスト、７はマイクロ波、８は高周波電源、
９はソレノイドコイル、１０は試料ウエハ、１１は電
極、１２はガス導入口、１３は強誘電体膜のエッチング
による反応生成物、１４はＰｔ膜のスパッタエッチによ
る堆積物を示す。FIG. 1 is a manufacturing process diagram of a semiconductor device according to an embodiment of the present invention, and FIG. 2 is a configuration diagram of an etching device.
1 and 2, 1 is a silicon substrate, 2 is a silicon oxide film, 3 is a Ti / TiN adhesion layer, 4 is a lower electrode (metal film) made of Pt, 5 is a ferroelectric film made of an SBT film, 6 Is a resist, 7 is a microwave, 8 is a high frequency power source,
9 is a solenoid coil, 10 is a sample wafer, 11 is an electrode, 12 is a gas inlet, 13 is a reaction product by etching the ferroelectric film, and 14 is a deposit by sputtering etching of the Pt film.
【００１７】以下、図１及び図２を用いて、本発明の一
実施の形態の半導体装置の製造方法について説明する。A method of manufacturing a semiconductor device according to an embodiment of the present invention will be described below with reference to FIGS.
【００１８】まず、シリコン基板１上にシリコン酸化膜
２を１０００Å乃至１００００Å程度形成する。このシ
リコン酸化膜は熱酸化膜でも、ＣＶＤ法による酸化膜で
も、これらの組み合わせの積層膜でもよい。First, the silicon oxide film 2 is formed on the silicon substrate 1 to a thickness of about 1000 Å to 10000 Å. This silicon oxide film may be a thermal oxide film, an oxide film formed by a CVD method, or a laminated film of a combination thereof.
【００１９】次に、シリコン酸化膜２上にシリコン酸化
膜と下部電極となるＰｔとの密着性を向上させるために
Ｔｉ／ＴｉＮ膜からなる密着層３を形成する。ここで
は、Ｔｉ膜を２５０Å程度、ＴｉＮ膜を２０００Å程度
形成する。Next, an adhesion layer 3 made of a Ti / TiN film is formed on the silicon oxide film 2 in order to improve the adhesion between the silicon oxide film and Pt to be the lower electrode. Here, a Ti film of about 250 Å and a TiN film of about 2000 Å are formed.
【００２０】次に、密着層３上に下部電極４となる金属
膜を形成する。この金属膜には、強誘電体膜の結晶化の
ためのアニール時に密着層３が酸化されるのを防ぐた
め、Ｐｔ膜を用いる。尚、このＰｔ膜はスパッタ法を用
いて形成する。また、本発明においては、白金を含む合
金、例えばＰｔＲｈ等を用いても同様の効果を得られ
る。Next, a metal film to be the lower electrode 4 is formed on the adhesion layer 3. A Pt film is used for this metal film in order to prevent the adhesion layer 3 from being oxidized during annealing for crystallization of the ferroelectric film. The Pt film is formed by the sputtering method. Further, in the present invention, the same effect can be obtained by using an alloy containing platinum, such as PtRh.
【００２１】次に、下部電極４上にＭＯＤ法を用いてＳ
ｒＢｉ2Ｔａ2Ｏ9（以下、「ＳＢＴ」とする。）からな
る強誘電体膜５を形成する。すなわち、Ｓｒ、Ｂｉ、Ｔ
ａを含む塩若しくはアルコキシド化合物を含んだ有機溶
媒の混合溶液、例えば、２−エチルヘキサン酸ストロン
チウムと２−エチルヘキサン酸ビスマスと２−エチルヘ
キサン酸タンタルと酢酸ブチルとからなる混合溶液やこ
の混合液に安定剤を含んだ混合液を基板上に塗布し、約
２００℃でベークして乾燥させた後、ＲＴＡ装置を用い
て６００℃で５分間アニールを行う。この塗布からアニ
ール間での工程を４回繰り返し、２０００Åの強誘電体
膜５を得る。尚、本発明において、強誘電体膜５はＳＢ
Ｔ膜に限定されるものではなく、ＰＺＴ膜、ＰＬＺＴ膜
等を用いてもよい。また、強誘電体膜の成膜法には、Ｍ
ＯＤ法の他、ゾル−ゲル法、ＭＯＣＶＤ法、スパッタ法
などがあるが、いずれの成膜法を用いても、エッチング
残渣の除去は可能である。Next, S is formed on the lower electrode 4 by the MOD method.
A ferroelectric film 5 made of rBi 2 Ta 2 O 9 (hereinafter referred to as “SBT”) is formed. That is, Sr, Bi, T
A mixed solution of an organic solvent containing a salt containing a or an alkoxide compound, for example, a mixed solution of strontium 2-ethylhexanoate, bismuth 2-ethylhexanoate, tantalum 2-ethylhexanoate, and butyl acetate, or a mixed solution thereof. A mixed solution containing a stabilizer is coated on a substrate, baked at about 200 ° C. and dried, and then annealed at 600 ° C. for 5 minutes using an RTA apparatus. The process from this coating to the annealing is repeated four times to obtain a 2000 Å ferroelectric film 5. In the present invention, the ferroelectric film 5 is SB
The PZT film is not limited to the T film, and a PLZT film or the like may be used. Further, the method of forming the ferroelectric film includes M
In addition to the OD method, there are a sol-gel method, a MOCVD method, a sputtering method, and the like, and any of the film forming methods can remove the etching residue.
【００２２】次に、この強誘電体膜５上にレジストパタ
ーン６を形成し、このレジストパターン６をマスクにド
ライエッチングにより、強誘電体膜５のパターニングを
行う。このドライエッチングの方法として、ＥＣＲエッ
チングを用いる。図２に示すエッチング装置を用い、エ
ッチングガスには、ＡｒとＣｌ2とＣＨ4とをそれぞれ流
量が４２．５ＳＣＣＭ、４２．５ＳＣＣＭ、５．０ＳＣ
ＣＭとなるように導入し、トータル圧力を０．１８〜
０．２７Ｐａとする。また、マイクロ波パワーは１００
０Ｗ、ＲＦパワーは１０００Ｗでエッチング時間を約４
分３０秒程度とする。尚、本発明は上記条件に限定され
るものではない。Next, a resist pattern 6 is formed on the ferroelectric film 5, and the ferroelectric film 5 is patterned by dry etching using the resist pattern 6 as a mask. ECR etching is used as this dry etching method. Using the etching apparatus shown in FIG. 2, Ar, Cl 2, and CH 4 were used as etching gases at flow rates of 42.5 SCCM, 42.5 SCCM, 5.0 SC, respectively.
Introduced to be CM, total pressure 0.18 ~
It is set to 0.27 Pa. The microwave power is 100
0W, RF power is 1000W and etching time is about 4
It is about 30 seconds. The present invention is not limited to the above conditions.
【００２３】次に、シリコン基板１を純水中に温度２５
℃程度として２０分間浸した後、スピンドライする。そ
して、レジストパターンを以下の条件でアッシングす
る。Next, the silicon substrate 1 is immersed in pure water at a temperature of 25.
After soaking for 20 minutes at about ℃, spin dry. Then, the resist pattern is ashed under the following conditions.
【００２４】アッシング条件として、チャンバー温度を
３００℃、Ｏ3のガス流量を１０（ｌ／分）、プリヒー
ト時間を１０秒、アッシング時間を１２０秒、バージ時
間を２０秒とする。As the ashing conditions, the chamber temperature is 300 ° C., the gas flow rate of O 3 is 10 (l / min), the preheating time is 10 seconds, the ashing time is 120 seconds, and the barge time is 20 seconds.
【００２５】次に、シリコン基板１を有機剥離剤に温度
７０℃として２０分間浸す。この有機剥離剤には、ヒド
ロキシルアミンを有するものが好ましく、本実施の形態
では、ヒドロキシルアミンと緩衝アルカリ溶剤とを配合
した、米イーケーシー テクノロジー社の商品名「ＥＫ
Ｃ２６５」を用いる。ここで、Ｐｔとヒドロキシルアミ
ンとが反応して、堆積物１４が除去される。そして、最
後にレジスト剥離液により、レジストパターン６を完全
に除去する。Next, the silicon substrate 1 is immersed in an organic release agent at a temperature of 70 ° C. for 20 minutes. It is preferable that the organic release agent has hydroxylamine. In the present embodiment, a product name “EK” manufactured by EK Technology Co., Ltd. in which hydroxylamine and a buffered alkaline solvent are blended is used.
C265 "is used. Here, Pt reacts with hydroxylamine to remove the deposit 14. Then, finally, the resist pattern 6 is completely removed by a resist stripping solution.
【００２６】この有機剥離剤は、レジストの除去作用も
有する溶剤であるが、レジストを予めアッシングしてお
く方が、良好な残渣除去効果が得られる。最後にＯＭＲ
剥離液により、レジストパターン６を完全に除去する。
尚、水洗を省略した場合、アッシングによりＳＢＴ残渣
が固着し、その後の有機剥離剤による処理のみでは完全
に除去することができない。This organic stripping agent is a solvent which also has a resist removing action, but if the resist is ashed in advance, a good residue removing effect can be obtained. Finally OMR
The resist pattern 6 is completely removed by a stripping solution.
When the water washing is omitted, the SBT residue is fixed by ashing and cannot be completely removed only by the subsequent treatment with the organic stripping agent.
【００２７】また、本発明において、有機剥離剤とし
て、ＥＫＣ２６５の代わりに、モノエタノールアミンと
ヒドロキシルアミンとを主成分とする、米アシュランド
ケミカル社の有機剥離剤である商品名「ＡＣＴ−９３
５」を用いてもよい。Further, in the present invention, as the organic stripping agent, a trade name "ACT-93" which is an organic stripping agent of Ashland Chemical Co., USA, which contains monoethanolamine and hydroxylamine as main components instead of EKC265.
5 "may be used.
【００２８】[0028]
【発明の効果】以上、詳細に説明したように、本発明を
用いることにより、レジストマスク除去後の強誘電体膜
側壁に残渣がなく、高精度な強誘電体薄膜の微細加工が
可能となり、例えば、白金からなる下部電極と上部電極
との間に強誘電体膜を有するキャパシタを備えた不揮発
性半導体記憶素子を形成することができる。As described above in detail, by using the present invention, there is no residue on the side wall of the ferroelectric film after removing the resist mask, and it is possible to perform fine processing of the ferroelectric thin film with high accuracy. For example, it is possible to form a nonvolatile semiconductor memory element including a capacitor having a ferroelectric film between a lower electrode and an upper electrode made of platinum.
【００２９】更に、請求項２記載の本発明を用いること
により、より良好な残渣除去効果が得られる。Further, by using the present invention according to claim 2, a better residue removing effect can be obtained.
【図１】本発明の実施の形態の半導体装置の製造工程図
である。FIG. 1 is a manufacturing process diagram of a semiconductor device according to an embodiment of the present invention.
【図２】エッチング装置の構成図である。FIG. 2 is a configuration diagram of an etching apparatus.
【図３】従来技術における半導体装置の製造工程図であ
る。FIG. 3 is a manufacturing process diagram of a semiconductor device in the related art.
１ シリコン基板 ２ シリコン酸化膜 ３ Ｔｉ／ＴｉＮ密着層 ４ Ｐｔからなる下部電極 ５ 強誘電体膜 ６ レジストパターン ７ マイクロ波 ８ 高周波電源 ９ ソレノイドコイル １０ 試料ウエハ １１ 電極 １２ ガス導入口 １３ 強誘電体膜のエッチングによる反応生成物 １４ Ｐｔ膜のスパッタエッチによる堆積物 1 Silicon substrate 2 Silicon oxide film 3 Ti / TiN adhesion layer 4 Pt lower electrode 5 Ferroelectric film 6 resist pattern 7 microwave 8 high frequency power supply 9 solenoid coil 10 Sample wafer 11 electrodes 12 gas inlet 13 Reaction products from etching of ferroelectric films 14 Pt film deposited by sputter etching
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8242 H01L 27/105 H01L 27/108 Front page continued (58) Fields surveyed (Int.Cl. 7 , DB name) H01L 21/8242 H01L 27/105 H01L 27/108
Claims (2)
膜上に形成された強誘電体膜をパターニングする工程を
有する半導体装置の製造方法において、 上記金属膜及び上記強誘電体膜を順次形成した後、該強
誘電体膜上に所定の形状のレジストパターンを形成する
工程と、 上記レジストパターンをマスクにドライエッチングによ
り、上記強誘電体膜をエッチングする工程と、 少なくとも上記金属膜及び上記強誘電体膜を純水に浸す
ことにより、上記強誘電体膜のエッチングの際に生じる
上記強誘電体膜とエッチングガスとの反応生成物を除去
する工程と、 少なくとも上記金属膜及び上記強誘電体膜をヒドロキシ
ルアミンを含む有機剥離剤に浸すことにより、上記ドラ
イエッチングの際のオーバーエッチングにより生じる上
記金属膜とエッチングガスとの反応生成物を除去する工
程とを有することを特徴とする半導体装置の製造方法。1. A method of manufacturing a semiconductor device, comprising a step of patterning a ferroelectric film formed on a metal film made of platinum or an alloy containing platinum, wherein the metal film and the ferroelectric film are sequentially formed. After that, a step of forming a resist pattern having a predetermined shape on the ferroelectric film, a step of etching the ferroelectric film by dry etching using the resist pattern as a mask, at least the metal film and the ferroelectric film Immersing the body film in pure water to remove the reaction product of the ferroelectric film and the etching gas generated during the etching of the ferroelectric film; at least the metal film and the ferroelectric film By immersing the metal film in an organic stripper containing hydroxylamine, the metal film and etch And a step of removing a reaction product with the gas.
上記レジストパターンを除去し、その後、上記有機剥離
剤に浸すことを行う工程を有することを特徴とする、請
求項１に記載の半導体装置の製造方法。2. The semiconductor device according to claim 1, further comprising a step of removing the resist pattern by ashing after immersing in the pure water, and then immersing in the organic stripping agent. Manufacturing method.
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| JPH11126882A JPH11126882A (en) | 1999-05-11 |
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