JP3402259B2 - Boost circuit - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置及び半導体集積回路装置における昇圧回路に関す
るものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a non-volatile semiconductor memory device and a booster circuit in a semiconductor integrated circuit device.

【０００２】[0002]

【従来の技術】近年、不揮発性半導体記憶装置、たとえ
ばフラッシュＥＥＰＲＯＭでは、書き込み/消去及び読
み出し時において、種々の高電圧を供給できる昇圧回路
が広く利用されている。2. Description of the Related Art In recent years, a booster circuit capable of supplying various high voltages at the time of writing / erasing and reading has been widely used in a nonvolatile semiconductor memory device such as a flash EEPROM.

【０００３】この種の昇圧回路は、昇圧セルの段数を切
り替えることにより、選択的に所望の高電圧を供給で
き、不揮発性半導体記憶装置の単一電源動作に非常に貢
献している。This type of booster circuit can selectively supply a desired high voltage by switching the number of booster cell stages, which greatly contributes to the single power supply operation of the nonvolatile semiconductor memory device.

【０００４】このような外部の電源電圧を内部で昇圧し
て選択的に所望の高電圧を供給する昇圧回路として、た
とえば、特開平10-304653号公報に開示された図１６に
示すようなチャージポンプ型昇圧回路が知られている。
なお、図１６のチャージポンプ型昇圧回路は正昇圧回路
である。As a booster circuit for internally boosting such an external power supply voltage and selectively supplying a desired high voltage, for example, a charge circuit as shown in FIG. 16 disclosed in Japanese Patent Laid-Open No. 10-304653. A pump type booster circuit is known.
The charge pump type booster circuit of FIG. 16 is a positive booster circuit.

【０００５】以下、従来の昇圧回路である図１６につい
て説明する。１はチャージポンプ手段、２は出力端子、
３はクロック生成手段、４は出力整流部である。The conventional booster circuit shown in FIG. 16 will be described below. 1 is a charge pump means, 2 is an output terminal,
Reference numeral 3 is a clock generation means, and 4 is an output rectification unit.

【０００６】図１６に示すチャージポンプ型昇圧回路
は、直列に接続された昇圧セル群Ｐ1〜Ｐｎからなるチ
ャージポンプ手段１と、チャージポンプ手段の各昇圧セ
ル群Ｐ1〜Ｐｎに供給されるクロックを生成するクロッ
ク生成手段３、チャージポンプ手段の出力を整流する出
力整流部から構成される。The charge pump type booster circuit shown in FIG. 16 includes a charge pump means 1 comprising booster cell groups P1 to Pn connected in series and a clock supplied to each booster cell group P1 to Pn of the charge pump means. The clock generating means 3 for generating and the output rectifying section for rectifying the output of the charge pump means.

【０００７】従来のチャージポンプ型昇圧回路は、昇圧
用クロックＣＬＫ１〜ＣＬＫｎを入力して、チャージポ
ンプ手段１を構成する少なくとも１つの昇圧セルで構成
されている各昇圧セル群Ｐ1〜Ｐｎ（この場合１つの昇
圧セルを昇圧セル群と呼んでいる）を選択的に駆動し、
昇圧セル群Ｐ1〜Ｐｎの段数を切り替えることにより、
電源電圧Vddから昇圧される電圧を所望の電圧に切り替
え、その電圧Vppを出力端子２から得るものであって、
ダイオードＤｏ１〜Ｄｏｎが直列接続され、各々のダイ
オードＤ１〜Ｄｎのカソードに対しては、昇圧用の容量
性素子Ｃ１〜Ｃｎを介してクロック生成手段３から生成
される昇圧用のクロックＣＬＫ１〜ＣＬＫｎが供給され
る。出力整流部４は整流用ダイオードＤo１〜Ｄoｎと容
量性素子Ｃoから構成され、各昇圧セル群Ｐ1〜Ｐｎの出
力がそれぞれ整流用ダイオードＤo１〜Ｄoｎと容量性素
子Ｃoを介して共通の出力端子２に接続されている。ク
ロック生成手段３からは、各昇圧セル群Ｐ1〜Ｐｎの個
数に応じた昇圧用クロックＣＬＫ１〜ＣＬＫｎが供給さ
れ、各クロックＣＬＫ１〜ＣＬＫｎがそれぞれ個別に各
昇圧セル群Ｐ1〜Ｐｎに与えられている。また、クロッ
ク生成手段３から出力される昇圧用クロックＣＬＫ１〜
ＣＬＫｎの内、奇数番目のクロックＣＬＫ１、ＣＬＫ３
・・・と、偶数番目のクロックＣＬＫ２、ＣＬＫ４・・
・とは、同一周波数でかつ逆位相の関係であって、各ク
ロックＣＬＫ１〜ＣＬＫｎはすべてＬレベルの時にはＧ
ＮＤレベルに、Ｈレベルの時には電源電圧のVddレベル
になるように設定されている。The conventional charge pump type booster circuit receives the boosting clocks CLK1 to CLKn and receives each of the booster cell groups P1 to Pn (in this case, each of the booster cell groups P1 to Pn) which is composed of at least one booster cell constituting the charge pump means 1. One boosting cell is called a boosting cell group) is selectively driven,
By switching the number of stages of the boosting cell groups P1 to Pn,
The voltage boosted from the power supply voltage Vdd is switched to a desired voltage, and the voltage Vpp is obtained from the output terminal 2.
Diodes Do1 to Don are connected in series, and boosting clocks CLK1 to CLKn generated from the clock generating means 3 via the boosting capacitive elements C1 to Cn are connected to the cathodes of the respective diodes D1 to Dn. Supplied. The output rectifying unit 4 is composed of rectifying diodes Do1 to Don and a capacitive element Co, and the output of each boosting cell group P1 to Pn is a common output terminal 2 via the rectifying diodes Do1 to Don and the capacitive element Co, respectively. It is connected to the. The clock generating means 3 supplies boosting clocks CLK1 to CLKn according to the number of the boosting cell groups P1 to Pn, and the clocks CLK1 to CLKn are individually applied to the boosting cell groups P1 to Pn. . Further, the boosting clocks CLK1 to CLK1 output from the clock generation means 3
Of CLKn, odd-numbered clocks CLK1 and CLK3
... and even-numbered clocks CLK2, CLK4 ...
And have the same frequency and opposite phase. When all the clocks CLK1 to CLKn are at L level,
The power supply voltage is set to the Vdd level at the ND level and the H level.

【０００８】以上のように構成された昇圧回路につい
て、以下その動作を説明する。The operation of the booster circuit configured as described above will be described below.

【０００９】始めに、クロック生成手段３から昇圧用ク
ロックＣＬＫ１〜ＣＬＫｎが全て出力されている場合を
考える。First, consider a case where the clock generation means 3 outputs all the boosting clocks CLK1 to CLKn.

【００１０】まず、奇数番目のクロックＣＬＫ１、ＣＬ
Ｋ３・・・がＬレベル、偶数番目のクロックＣＬＫ２、
ＣＬＫ４・・・がＨレベルのとき、ダイオードＤ１には
順バイアスが加わり、容量性素子Ｃ１が充電されるの
で、初段の昇圧セル群Ｐ1のノードＮ１の電位は、Vddか
らダイオードＤ１の電圧降下分(＝Vd)を引いた(Vdd-Vd)
の値になる。次に、奇数番目のクロックＣＬＫ１、ＣＬ
Ｋ３・・・がＨレベル、偶数番目のクロックＣＬＫ２、
ＣＬＫ４・・・がＬレベルになると、ノードＮ１の電位
は(Vdd-Vd)からVdd分だけ昇圧されて(2Vdd-Vd)の値とな
る。First, odd-numbered clocks CLK1 and CL
K3 ... is L level, even-numbered clock CLK2,
When CLK4 ... Is at H level, forward bias is applied to the diode D1 and the capacitive element C1 is charged. Therefore, the potential of the node N1 of the first-stage booster cell group P1 is equal to the voltage drop of Vdd from the diode D1. (= Vd) is subtracted (Vdd-Vd)
Becomes the value of. Next, odd-numbered clocks CLK1 and CL
K3 ... is at H level, even-numbered clocks CLK2,
When CLK4 ... Becomes L level, the potential of the node N1 is boosted from (Vdd-Vd) by Vdd to become the value of (2Vdd-Vd).

【００１１】また、このとき、次段の昇圧セル群Ｐ2の
ダイオードＤ２に順バイアスが加わり、容量性素子Ｃ２
が充電されるので、そのノードＮ２の電位は、前段の昇
圧セル群Ｐ１のノードＮ１の電位からダイオードＤ２に
よる電圧降下分(＝Vd)を引いた(2Vdd-Vd)-Vd=2(Vdd-Vd)
の値になる。続いて、奇数番目のクロックＣＬＫ１、Ｃ
ＬＫ３・・・がＬレベル、偶数番目のクロックＣＬＫ
２、ＣＬＫ４・・・がＨレベルになると、ノードＮ２の
電位は2(Vdd-Vd)からVdd分だけ昇圧されて(3Vdd-2Vd)の
値となる。At this time, forward bias is applied to the diode D2 of the boosting cell group P2 in the next stage, and the capacitive element C2
Is charged, the potential of the node N2 is obtained by subtracting the voltage drop (= Vd) due to the diode D2 from the potential of the node N1 of the preceding boosting cell group P1 (2Vdd-Vd) -Vd = 2 (Vdd- Vd)
Becomes the value of. Then, odd-numbered clocks CLK1 and C
LK3 ... is L level, even-numbered clock CLK
2, when CLK4 ... H level, the potential of the node N2 is boosted by Vdd from 2 (Vdd-Vd) to a value of (3Vdd-2Vd).

【００１２】また、このとき、次段の昇圧セル群Ｐ３の
ダイオードＤ３に順バイアスが加わり、容量性素子Ｃ３
が充電されるので、そのノードＮ３の電位は、前段の昇
圧セル群Ｐ２のノードＮ２の電位からダイオードＤ３に
よる電圧降下分(＝Vd)を引いた(3Vdd-2Vd)-Vd=3(Vdd-V
d)の値になる。At this time, forward bias is applied to the diode D3 of the boosting cell group P3 of the next stage, and the capacitive element C3 is generated.
Is charged, the potential of the node N3 is obtained by subtracting the voltage drop (= Vd) due to the diode D3 from the potential of the node N2 of the preceding boosting cell group P2 (3Vdd-2Vd) -Vd = 3 (Vdd- V
It becomes the value of d).

【００１３】以下、同様の動作を繰り返すことにより、
各昇圧セル群Ｐ1〜Ｐｎの段数分だけ昇圧され、ｎ段目
の昇圧セル群ＰnのノードＮｎの電位は、n・(Vdd-Vd)と
なる。そして、出力端子２で得られる最終的な出力電圧
Vppは、出力整流部４でノードＮｎの電位を保持するの
で、(n+1)・(Vdd-Vd)の値となる。Thereafter, by repeating the same operation,
The voltage is boosted by the number of stages of the boosting cell groups P1 to Pn, and the potential of the node Nn of the nth boosting cell group Pn becomes n. (Vdd-Vd). And the final output voltage obtained at output terminal 2
Since Vpp holds the potential of the node Nn in the output rectification unit 4, it has a value of (n + 1) · (Vdd-Vd).

【００１４】ただし、このような最終的な出力電圧Vpp=
(n+1)・(Vdd-Vd)に到達するまでの過渡的な動作は、出
力電圧Vppが低い場合、まず、昇圧セル群Ｐ1のノードＮ
１からダイオードDo1を介してVppに電荷を供給する。出
力端子２の電位Vppが徐々に上がっていくと、ダイオー
ドDo1は逆バイアスとなるため、その動作が停止する。
その後、ノードＮ１より昇圧されるノードＮ２からダイ
オードDo２を介してVppに電荷を供給する。出力端子２
の電位Vppが徐々に上がっていくと、ダイオードDo２は
逆バイアスとなるため、その動作が停止する。However, such a final output voltage Vpp =
When the output voltage Vpp is low, the transient operation until the voltage reaches (n + 1) · (Vdd−Vd) is first set to the node N of the boosting cell group P1.
The electric charge is supplied from 1 to Vpp through the diode Do1. When the potential Vpp of the output terminal 2 gradually rises, the diode Do1 is reverse-biased and its operation is stopped.
After that, the electric charge is supplied to Vpp from the node N2 boosted by the node N1 through the diode Do2. Output terminal 2
When the potential Vpp of the diode Do2 gradually rises, the diode Do2 is reverse-biased and its operation is stopped.

【００１５】以上の動作を繰り返し、出力端子２の最終
的な出力電圧Vppは(n+1)・(Vdd-Vd)の値となる。By repeating the above operation, the final output voltage Vpp of the output terminal 2 becomes a value of (n + 1). (Vdd-Vd).

【００１６】ここで、たとえば、ある動作モードで出力
電圧Vppとしてn・(Vdd-Vd)の電圧が必要となった場合、
図示されていないマイクロコンピュータ等の制御回路か
らクロック制御信号を与えて、クロック生成手段３から
出力されている昇圧用クロックＣＬＫ１〜ＣＬＫｎの
内、ｎ段目の昇圧セル群Ｐｎに供給されているクロック
ＣＬＫｎの出力のみを停止する。すると、この昇圧セル
群Ｐｎにおける昇圧動作が停止するが、それより前段側
にある各昇圧セル群Ｐ1〜Ｐ(n-1)にはクロックＣＬＫ１
〜ＣＬＫ(n-1)が継続的に供給されるので、(n-1)段目の
昇圧セル群Ｐ(n-1)のノードＮ(n-1)の電位は昇圧されて
(n-1)・(Vdd-Vd)となる。Here, for example, when a voltage of n (Vdd-Vd) is required as the output voltage Vpp in a certain operation mode,
A clock control signal is supplied from a control circuit (not shown) such as a microcomputer, and among the boosting clocks CLK1 to CLKn output from the clock generating means 3, the clock supplied to the n-th boosting cell group Pn. Only the output of CLKn is stopped. Then, the boosting operation in the boosting cell group Pn is stopped, but the clock CLK1 is supplied to each of the boosting cell groups P1 to P (n-1) on the preceding stage side.
Since ~ CLK (n-1) is continuously supplied, the potential of the node N (n-1) of the (n-1) th stage boosting cell group P (n-1) is boosted.
(n-1) ・ (Vdd-Vd).

【００１７】このとき、整流用ダイオードＤo(n-1)と容
量性素子Ｃoからなる出力整流部４によって、この(n-1)
段目の昇圧セル群Ｐ(n-1)のノードＮ(n-1)の電位を保持
するので、出力端子２で得られる最終的な出力電圧Vpp
は、n・(Vdd-Vd)の値となる。なお、この場合、他の整
流用ダイオードＤo1〜Ｄo(n-2)は逆バイアスになるので
動作はしない。At this time, the output rectifying unit 4 including the rectifying diode Do (n-1) and the capacitive element Co causes the (n-1)
Since the potential of the node N (n-1) of the boosting cell group P (n-1) of the stage is held, the final output voltage Vpp obtained at the output terminal 2
Is the value of n · (Vdd-Vd). In this case, the other rectifying diodes Do1 to Do (n-2) do not operate because they are reverse biased.

【００１８】以上の動作から明らかなように、クロック
番号の大きな昇圧用クロックから順次クロックを停止し
ていくことで、出力端子２で得られる最終的な出力電圧
Vppの電位は減少していくことになる。As is apparent from the above operation, the final output voltage obtained at the output terminal 2 is obtained by sequentially stopping the clocks from the boosting clock having a large clock number.
The potential of Vpp will decrease.

【００１９】すなわち、クロック生成手段３から与えら
れる昇圧用クロックＣＬＫ１〜ＣＬＫｎを供給するか、
停止するかを制御することによって、出力電圧Vppの値
として(Vdd-Vd)の整数倍の出力を任意に得ることができ
る。That is, the boosting clocks CLK1 to CLKn supplied from the clock generating means 3 are supplied,
By controlling whether to stop, it is possible to arbitrarily obtain an output that is an integral multiple of (Vdd-Vd) as the value of the output voltage Vpp.

【００２０】[0020]

【発明が解決しようとする課題】しかしながら、上記従
来の構成では、同時に１種類の出力電圧しか取り出せ
ず、さらに、電流負荷の変動に応じて電流駆動能力を変
更することができなかったので、同時に数種類の高電圧
が必要な場合に、もう１つ昇圧回路を用意する必要があ
り、またフラッシュＥＥＰＲＯＭ等の読み出しモードの
ように高い電流駆動能力が必要な場合に、最大の電流負
荷を考慮に入れて、電流駆動能力を設定しなければなら
ないため、容量性素子の面積が大きくなり、電流負荷が
小さい動作モードの場合にはその面積が非効率的に利用
されているという問題があった。However, in the above-mentioned conventional configuration, only one kind of output voltage can be taken out at the same time, and further, the current driving capacity cannot be changed according to the fluctuation of the current load. When several kinds of high voltage are required, it is necessary to prepare another booster circuit, and when the high current drive capacity is required such as the read mode of flash EEPROM, the maximum current load is taken into consideration. Then, since the current driving capability must be set, the area of the capacitive element becomes large, and there is a problem that the area is used inefficiently in the operation mode in which the current load is small.

【００２１】本発明は上記従来の問題点を解決するもの
で、動作モードに応じて、数種類の高電圧の同時供給お
よび電流駆動能力の変更を可能とし、さらに回路規模削
減により低コスト化できるとともに効率良く安定した出
力電圧を供給できる高信頼性の昇圧回路を提供すること
を目的としている。The present invention solves the above-mentioned conventional problems. It is possible to simultaneously supply several kinds of high voltages and change the current driving capability according to the operation mode, and further reduce the cost by reducing the circuit scale. It is an object of the present invention to provide a highly reliable booster circuit that can efficiently and stably supply an output voltage.

【００２２】[0022]

【課題を解決するための手段】この目的を達成するため
に、本発明における昇圧回路は以下のように構成されて
いる。In order to achieve this object, the booster circuit according to the present invention is constructed as follows.

【００２３】請求項１に対応する発明は、入力電圧を昇
圧して出力する少なくとも１つの昇圧セルで構成された
複数個の昇圧セル群と、動作モードに応じて制御信号に
より少なくとも２つの前記昇圧セル群を直列または並列
または直並列の組み合わせのいずれの形態にでも接続す
るよう切り替える昇圧セル群切替手段と、前記昇圧セル
群の出力を入力とし半波整流して出力する整流手段とを
備え、前記整流手段の出力は全て共通の出力端子に出力
されることを特徴とする昇圧回路である。この構成によ
って、前記昇圧セル群を直列または並列または直並列の
組み合わせのいずれの形態にでも自在に接続できるた
め、動作モードに対応した電流駆動能力を実現させつつ
前記昇圧セル群の最終段目の出力電圧を供給できる。According to the first aspect of the invention, a plurality of boosting cell groups each including at least one boosting cell for boosting and outputting an input voltage and a control signal depending on an operation mode are provided.
More specifically, at least two boosting cell groups are switched so as to be connected in any form of a combination of series, parallel or series-parallel, and half-wave rectification is output using the output of the boosting cell group as an input. And a rectifying means, and all outputs of the rectifying means are output to a common output terminal. With this configuration, the boosting cell group can be freely connected in any form of a combination of series, parallel, or series-parallel, so that the final stage of the boosting cell group can be realized while realizing the current driving capability corresponding to the operation mode. Can supply output voltage.

【００２４】請求項２に対応する発明は、請求項１に記
載の昇圧回路において、出力切替制御信号に応じて前記
ダイオード素子の出力の少なくとも１つを少なくとも１
つの出力端子に接続するよう切り替える出力切替手段と
を備えたことを特徴とする昇圧回路である。この構成に
よって、請求項１に対応する作用と同様の作用を奏する
ことができ、さらに、最終段以外の前記昇圧セル群の出
力も同時に出力電圧として供給できる。The invention corresponding to claim 2 is described in claim 1.
In the above booster circuit, at least one of the outputs of the diode elements is set to at least 1 in accordance with the output switching control signal.
A booster circuit, comprising: an output switching unit that switches to connect to one output terminal. With this configuration, the same operation as that of the first aspect can be achieved, and the output of the boosting cell group other than the final stage can be simultaneously supplied as the output voltage.

【００２５】請求項３に対応する発明は、請求項１ない
し請求項２いずれか一項に記載の昇圧回路において、少
なくとも１つの出力電圧を入力としその電圧レベルを検
知する電圧レベル検知手段を備え、前記電圧レベル検知
手段の検知レベルに応じて前記昇圧セル群切替手段を制
御する前記制御信号を調整し、前記昇圧セル群を直列ま
たは並列または直並列に接続するよう切り替えることを
特徴とする昇圧回路である。この構成によって、請求項
１ないし請求項２に対応する作用と同様の作用を奏する
ことができ、さらに、出力電圧の電圧値を判定して前記
昇圧セル群切替手段を制御する前記制御信号を調整する
ことにより、前記昇圧セル群の接続を所望の接続に切り
替えることができるので、出力電圧を最適化できる。The invention corresponding to claim 3 is the booster circuit according to any one of claims 1 and 2, further comprising voltage level detection means for receiving at least one output voltage and detecting the voltage level thereof. Adjusting the control signal for controlling the boosting cell group switching means in accordance with the detection level of the voltage level detecting means, and switching the boosting cell group to be connected in series or in parallel or in series-parallel. Circuit. With this configuration, the same operation as the operation corresponding to claim 1 or 2 can be achieved, and further, the control signal for controlling the boosting cell group switching means is determined by determining the voltage value of the output voltage. By doing so, the connection of the boosting cell group can be switched to a desired connection, so that the output voltage can be optimized.

【００２６】請求項４に対応する発明は、請求項１ない
し請求項２いずれか一項に記載の昇圧回路において、少
なくとも１つの出力端子から流れる負荷電流の電流レベ
ルを検知する電流レベル検知手段を備え、前記電流レベ
ル検知手段の検知レベルに応じて前記昇圧セル群切替手
段を制御する前記制御信号を調整し、前記昇圧セル群を
直列または並列または直並列に接続するよう切り替える
ことを特徴とする昇圧回路である。この構成によって、
請求項１ないし請求項２に対応する作用と同様の作用を
奏することができ、さらに、負荷電流の電流値を判定し
て前記昇圧セル群切替手段を制御する前記制御信号を調
整することにより、前記昇圧セル群の接続を所望の接続
に切り替えることができるので、電流駆動能力を最適化
できる。The invention corresponding to claim 4 is the booster circuit according to any one of claims 1 and 2, further comprising a current level detecting means for detecting a current level of a load current flowing from at least one output terminal. The control signal for controlling the boosting cell group switching means is adjusted according to the detection level of the current level detecting means, and the boosting cell group is switched to be connected in series, in parallel, or in series / parallel. It is a booster circuit. With this configuration,
The same operation as the operation corresponding to claim 1 or 2 can be achieved, and further, by determining the current value of the load current and adjusting the control signal for controlling the boosting cell group switching means, Since the connection of the boosting cell group can be switched to a desired connection, the current driving capacity can be optimized.

【００２７】[0027]

【００２８】請求項５に対応する発明は、請求項１〜４
のいずれか一項に記載の昇圧回路において、位相制御信
号に応じて各々の前記昇圧セル群に位相を制御しながら
各々昇圧用クロックを供給する位相可変クロック生成手
段とを備えたことを特徴とする昇圧回路である。この構
成によって、請求項１〜請求項４に対応する作用と同様
の作用を奏することができ、さらに、前記昇圧用クロッ
クの位相をそれぞれ独立にずらせるので、昇圧動作によ
って発生するノイズを低減できる。The invention corresponding to claim 5 is defined by claims 1 to 4.
The booster circuit according to any one of the above items, further comprising: a phase variable clock generation unit that supplies a boosting clock while controlling a phase of each boosting cell group according to a phase control signal. Booster circuit. With this configuration, the same operation as the operation corresponding to the first to fourth aspects can be achieved, and further, since the phases of the boosting clocks are independently shifted, noise generated by the boosting operation can be reduced. .

【００２９】[0029]

【００３０】請求項６に対する発明は、請求項１〜４の
いずれか一項に記載の昇圧回路において、周波数制御信
号に応じて各々の前記昇圧セル群に周波数を制御しなが
ら各々昇圧用クロックを供給する周波数可変クロック生
成手段を備えたことを特徴とする昇圧回路である。この
構成によって、請求項１〜請求項４に対応する作用と同
様の作用を奏することができ、さらに、前記昇圧用クロ
ックの周波数をそれぞれ独立に変えることができるの
で、所望の前記昇圧セル群に対して周波数を変えた前記
昇圧用クロックを供給でき、前記昇圧セル群個々の電流
駆動能力を最適化できる。また、前記昇圧用クロックを
停止することによって、動作モードに応じて不必要な前
記昇圧セル群を停止することもできる。According to the invention of claim 6, in the booster circuit according to any one of claims 1 to 4, the boosting clock is controlled while controlling the frequency of each boosting cell group according to a frequency control signal. A booster circuit comprising a variable frequency clock generating means for supplying. With this configuration, the same operation as the operation corresponding to claims 1 to 4 can be achieved, and the frequency of the boosting clock can be changed independently, so that the desired boosting cell group can be obtained. On the other hand, the boosting clock having a different frequency can be supplied, and the current driving capability of each boosting cell group can be optimized. Further, by stopping the boosting clock, the unnecessary boosting cell group can be stopped depending on the operation mode.

【００３１】[0031]

【００３２】請求項７に対する発明は、請求項１〜４の
いずれか一項に記載の昇圧回路において、振幅制御信号
に応じて各々の前記昇圧セル群に振幅を制御しながら各
々昇圧用クロックを供給する振幅可変クロック生成手段
を備えたことを特徴とする昇圧回路である。この構成に
よって、請求項１〜請求項４に対応する作用と同様の作
用を奏することができ、さらに、前記昇圧用クロックの
振幅をそれぞれ独立に変えることができるので、所望の
前記昇圧セル群に対して振幅を変えた前記昇圧用クロッ
クを供給でき、前記昇圧セル群個々の電流駆動能力を最
適化できる。According to a seventh aspect of the present invention, in the boosting circuit according to any one of the first to fourth aspects, the boosting clocks are controlled while controlling the amplitudes of the boosting cell groups according to the amplitude control signal. It is a booster circuit characterized by comprising a variable amplitude clock generating means for supplying. With this configuration, the same operation as the operation corresponding to claims 1 to 4 can be achieved, and further, the amplitude of the boosting clock can be changed independently, so that the desired boosting cell group can be obtained. On the other hand, the boosting clock having a different amplitude can be supplied, and the current driving capability of each boosting cell group can be optimized.

【００３３】[0033]

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら説明する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings.

【００３４】図１は本発明の第１の実施形態における昇
圧回路の構成を示すブロック図であり、図16に示した従
来例に対応する部分には同一の符号を付す。図１におい
て、１０は、制御信号により昇圧セル群の接続関係を切
り替える昇圧セル群切替手段である。各昇圧セル群Ｐ1
〜Ｐｎの出力がそれぞれ整流用ダイオードＤo１〜Ｄoｎ
と容量性素子Ｃoを介して共通の出力端子２に接続され
て出力整流部４を構成している点は図16に示した従来例
の場合と同様である。FIG. 1 is a block diagram showing the structure of a booster circuit according to the first embodiment of the present invention. The parts corresponding to the conventional example shown in FIG. 16 are designated by the same reference numerals. In FIG. 1, reference numeral 10 is a boost cell group switching means for switching the connection relation of the boost cell group by a control signal. Each boost cell group P1
~ Pn outputs are rectifying diodes Do1 to Don, respectively
The output rectifying unit 4 is configured by being connected to the common output terminal 2 via the capacitive element Co and the same as in the case of the conventional example shown in FIG.

【００３５】本実施形態における特徴は、入力された電
圧を昇圧して出力する複数の昇圧セル群Ｐ1〜Ｐｎが、
昇圧セル群Ｐ1〜Ｐｎを直列または並列または直並列に
接続するよう切り替える昇圧セル群切替手段10を介して
図のように接続され、各昇圧セル群Ｐ1〜Ｐｎは各昇圧
用クロックＣＬＫ1〜ＣＬＫｎにより駆動され、昇圧セ
ル群切替手段10は制御信号によって制御されていること
である。この構成により、昇圧セル群Ｐ1〜Ｐｎを直列
または並列または直並列の組み合わせのいずれかの形態
で自在に接続できる。The feature of this embodiment is that a plurality of boosting cell groups P1 to Pn that boost and output an input voltage are
The booster cell groups P1 to Pn are connected as shown in the figure via the booster cell group switching means 10 for switching to connect the booster cell groups P1 to Pn in series, parallel or series-parallel. That is, the boosting cell group switching means 10 is driven and is controlled by the control signal. With this configuration, the boosting cell groups P1 to Pn can be freely connected in any form of series, parallel, or series-parallel combination.

【００３６】具体的には、図２に示すように例えば、３
つの昇圧セル群Ｐ1〜Ｐ3が制御信号12、13により制御さ
れる昇圧セル群切替スイッチ14、15を介して図に示すよ
うに接続され、各昇圧セル群Ｐ1〜Ｐ3は各昇圧用クロッ
クＣＬＫ1〜ＣＬＫ3により駆動されている。また、各昇
圧セル群Ｐ1〜Ｐ3の出力がそれぞれ整流用ダイオードＤ
o１〜Ｄo3と容量性素子Ｃoを介して共通の出力端子２に
接続されて出力整流部４を構成している点は図16に示し
た従来例の場合と同様である。なお、昇圧セル群切替ス
イッチ14、15は昇圧セル群切替手段10を構成している。Specifically, as shown in FIG. 2, for example, 3
The two boosting cell groups P1 to P3 are connected as shown in the figure via the boosting cell group changeover switches 14 and 15 controlled by the control signals 12 and 13, and each boosting cell group P1 to P3 is connected to each boosting clock CLK1 to. It is driven by CLK3. The output of each boosting cell group P1 to P3 is a rectifying diode D, respectively.
Similar to the case of the conventional example shown in FIG. 16, the output rectifying unit 4 is configured by being connected to the common output terminal 2 via o1 to Do3 and the capacitive element Co. The booster cell group changeover switches 14 and 15 constitute the booster cell group changeover means 10.

【００３７】また、各昇圧セル群Ｐ1〜Ｐ3は互いに同一
構成であり、図３に示すように、複数のダイオードＤ1
1、Ｄ12及び容量性素子Ｃ11、Ｃ12から構成され、図示
されていないクロック生成手段から供給される昇圧用ク
ロックＣＬＫまたはその反転信号により駆動され、容量
性素子Ｃ11からＣ12への電荷転送及びＣ12の充電と、容
量性素子Ｃ11の充電及びＣ12から出力側への電荷転送と
が交互に行われることにより、入力電圧を昇圧して出力
する機能をもっている。ここで、従来例である図16を説
明した時のように入力電圧を電源電圧のVddレベル、昇
圧用クロックＣＬＫのＬ及びＨレベルをそれぞれＧＮＤ
レベル及び電源電圧のVddレベル、ダイオードＤ11、Ｄ1
2による電圧降下分をVdとすると、昇圧して出力される
電圧は、従来例である図16のチャージポンプ手段1と同
じ動作原理で、最小値及び最大値をそれぞれ2(Vdd-Vd)
及び(3Vdd-2Vd)として振動する。Further, the boosting cell groups P1 to P3 have the same structure as each other, and as shown in FIG.
1 and D12 and capacitive elements C11 and C12, which are driven by a boosting clock CLK or its inverted signal supplied from a clock generation means (not shown), and transfer charge from the capacitive elements C11 to C12 and C12. It has a function of boosting and outputting the input voltage by alternately charging and charging the capacitive element C11 and transferring charge from C12 to the output side. Here, the input voltage is set to the Vdd level of the power supply voltage, and the L and H levels of the boosting clock CLK are respectively set to GND as in the case of FIG. 16 which is a conventional example.
Level and Vdd level of power supply voltage, diodes D11, D1
If the voltage drop due to 2 is Vd, the voltage boosted and output is the same operating principle as the conventional charge pump means 1 of FIG. 16, and the minimum and maximum values are 2 (Vdd-Vd) respectively.
And vibrate as (3Vdd-2Vd).

【００３８】また、昇圧セル群切替スイッチ14は、制御
信号12のＬ及びＨレベルに応じて、昇圧セル群Ｐ２への
入力を電源電圧Vdd及び１段目の昇圧セル群Ｐ1の出力側
のノードＮ1に切り替えられる。同様に、昇圧セル群切
替スイッチ15は、制御信号13のＬ及びＨレベルに応じ
て、昇圧セル群Ｐ３への入力を電源電圧Vdd及び２段目
の昇圧セル群Ｐ2の出力側のノードＮ2に切り替えられ
る。Further, the boosting cell group changeover switch 14 inputs the input to the boosting cell group P2 to the power supply voltage Vdd and the node on the output side of the first stage boosting cell group P1 according to the L and H levels of the control signal 12. Switched to N1. Similarly, the booster cell group change-over switch 15 inputs the input to the booster cell group P3 to the power supply voltage Vdd and the node N2 on the output side of the second-stage booster cell group P2 according to the L and H levels of the control signal 13. Can be switched.

【００３９】以上のように構成された本実施例の昇圧回
路について、以下、その動作を説明する。The operation of the booster circuit of the present embodiment constructed as above will be described below.

【００４０】まず、図示されていないクロック生成手段
から同一の昇圧用クロックＣＬＫ1〜ＣＬＫ3がすべて供
給され、各昇圧用クロックＣＬＫ1〜ＣＬＫ3のＬ及びＨ
レベルがそれぞれＧＮＤレベル及び電源電圧のVddレベ
ルに設定されている場合を考える。このとき、図示され
ていないマイクロコンピュータ等の制御回路から各制御
信号12、13を共にＬレベルに設定すると、図２に示すよ
うに各昇圧セル群Ｐ1〜Ｐ3が3並列に接続され、図16の
従来例の昇圧回路および上記の構成で説明したように、
１段目の昇圧セル群Ｐ1〜Ｐ3の出力が保持されて、出力
電圧Vppレベルとして3(Vdd-Vd)が得られる。なお、各制
御信号12、13を共にＨレベルに設定すると、各昇圧セル
群Ｐ1〜Ｐ3がすべて直列に接続され、３段目の昇圧セル
群Ｐ3の出力が保持されて、出力電圧Vppレベルとして7
(Vdd-Vd)を得ることもできる。First, the same boosting clocks CLK1 to CLK3 are all supplied from a clock generating means (not shown), and L and H of each boosting clock CLK1 to CLK3 are supplied.
Consider the case where the levels are set to the GND level and the power supply voltage Vdd level, respectively. At this time, when the control signals 12 and 13 are both set to the L level from a control circuit such as a microcomputer (not shown), the booster cell groups P1 to P3 are connected in parallel as shown in FIG. As described in the conventional booster circuit and the above configuration,
The outputs of the first-stage booster cell groups P1 to P3 are held, and 3 (Vdd-Vd) is obtained as the output voltage Vpp level. When both the control signals 12 and 13 are set to the H level, all the boosting cell groups P1 to P3 are connected in series, the output of the third boosting cell group P3 is held, and the output voltage Vpp level is set. 7
You can also get (Vdd-Vd).

【００４１】また、各制御信号12、13をそれぞれＬ及び
Ｈレベルに設定すると、昇圧セル群Ｐ1、Ｐ2は並列に接
続され、さらに昇圧セル群Ｐ2、Ｐ3は直列に接続され、
2段目の昇圧セル群Ｐ3の出力が保持されて、出力電圧Vp
pレベルとして5(Vdd-Vd)を得ることもできる。When the control signals 12 and 13 are set to L and H levels, the boosting cell groups P1 and P2 are connected in parallel, and the boosting cell groups P2 and P3 are connected in series.
The output of the second stage booster cell group P3 is held and the output voltage Vp
It is also possible to obtain 5 (Vdd-Vd) as the p level.

【００４２】ここで、電源電圧Vddを2.5[V]、図3におけ
る昇圧セル群Ｐ中のダイオードＤ11、Ｄ12による電圧降
下分Vdを0.5[V]に設定すると、たとえば、フラッシュEE
PROM等の読み出しモードでは、昇圧セル群Ｐ1〜Ｐ3を３
並列に接続することにより、容量性素子の面積を大きく
することなく、電流駆動能力を高めつつ出力電圧Vppと
して６[V]を供給でき、高電圧が必要な書き込み/消去モ
ードでは、昇圧セル群Ｐ1〜Ｐ3をすべて直列に接続し
て、出力電圧Vppとして高電圧14[V]を供給できる。ま
た、ある動作モードでは、昇圧セル群Ｐ1、Ｐ2を並列に
接続させ、昇圧セル群Ｐ2、Ｐ3を直列に接続することに
より、出力電圧Vppとして高電圧10[V]を供給できる。If the power supply voltage Vdd is set to 2.5 [V] and the voltage drop Vd due to the diodes D11 and D12 in the boosting cell group P in FIG. 3 is set to 0.5 [V], for example, flash EE
In the read mode such as PROM, the boosting cell groups P1 to P3 are set to 3
By connecting in parallel, it is possible to supply 6 [V] as the output voltage Vpp while increasing the current driving capability without increasing the area of the capacitive element, and in the write / erase mode that requires a high voltage, the boosting cell group A high voltage of 14 [V] can be supplied as the output voltage Vpp by connecting all of P1 to P3 in series. Further, in a certain operation mode, by connecting the boosting cell groups P1 and P2 in parallel and connecting the boosting cell groups P2 and P3 in series, a high voltage 10 [V] can be supplied as the output voltage Vpp.

【００４３】以上のように第1の実施形態によれば、昇
圧セル群切替手段10を設けたことにより、昇圧セル群を
所望の構成に接続することができ、動作モードに応じて
制御信号により所望の電流駆動能力及び高電圧を１つの
昇圧回路で実現できる。As described above, according to the first embodiment, since the boosting cell group switching means 10 is provided, the boosting cell group can be connected to a desired configuration, and the boosting cell group can be connected by a control signal according to the operation mode. A desired current driving capability and high voltage can be realized with one booster circuit.

【００４４】なお、本実施形態では、各昇圧セル群Ｐ1
〜Ｐｎの構成素子としてダイオードＤ11、Ｄ12を用い、
出力整流部4の構成素子としてもダイオードＤo１〜Ｄo
ｎを用いたが、これらのダイオードに替えて、ＭＯＳト
ランジスターを用いても同様の効果を得ることができ
る。In this embodiment, each boost cell group P1
Using diodes D11 and D12 as constituent elements of ~ Pn,
Diodes Do1 to Do as constituent elements of the output rectifying unit 4
Although n is used, the same effect can be obtained by using a MOS transistor instead of these diodes.

【００４５】さらに、本実施形態で使用した昇圧セル群
は、非常に基本的なチャージポンプ型昇圧回路で構成さ
れていたが、そのチャージポンプ型昇圧回路の代わりに
しきい値電圧相殺型や相補型のチャージポンプ型昇圧回
路等でも同様の効果を得ることができる。Further, the boosting cell group used in the present embodiment is composed of a very basic charge pump type boosting circuit, but instead of the charge pump type boosting circuit, a threshold voltage canceling type or a complementary type is used. The same effect can be obtained by the charge pump type booster circuit of the above.

【００４６】また、本実施形態の具体例では、各昇圧セ
ル群Ｐ1〜Ｐ3を構成している昇圧セルＲ1、Ｒ2の数が２
つとしたが、昇圧セル群が１つあるいは３つ以上の昇圧
セルで構成されていても同様の効果を得ることができ
る。In the specific example of this embodiment, the number of boosting cells R1 and R2 forming each boosting cell group P1 to P3 is two.
However, the same effect can be obtained even if the boosting cell group is composed of one boosting cell or three or more boosting cells.

【００４７】さらに、本実施形態では、各昇圧セル群Ｐ
1〜Ｐ3を構成している昇圧セルの数が全て等しかった
が、それぞれ等しくなくても同様の効果を得ることがで
きる。この場合には、昇圧セル群の出力を所望の電圧に
なるようにより柔軟に調節できる。Further, in this embodiment, each boosting cell group P
Although the number of boosting cells forming 1 to P3 is all equal, the same effect can be obtained even if they are not equal. In this case, the output of the boosting cell group can be adjusted more flexibly so as to have a desired voltage.

【００４８】また、整流用ダイオードＤo１〜Ｄoｎを各
昇圧セル群Ｐ1〜Ｐｎ毎に接続しているが、所望の昇圧
セル群のみに接続しても、同様の効果を得ることができ
る。ただし、その場合には、ある昇圧セル群接続パター
ン時において、電流駆動能力を高めることができなくな
ったり、取り出せる出力電圧の種類が減少するが、整流
用ダイオードを削減することができ、回路規模削減に有
利になる。Although the rectifying diodes Do1 to Don are connected to the boosting cell groups P1 to Pn, the same effect can be obtained by connecting only the desired boosting cell group. However, in that case, the current drive capability cannot be increased or the types of output voltage that can be taken out decrease in a certain boost cell group connection pattern, but the rectifying diode can be reduced and the circuit scale can be reduced. Be advantageous to.

【００４９】図４は本発明の第２の実施形態における昇
圧回路の構成を示すブロック図であり、図１に示した第
１の実施形態と対応する部分については同一の符号を付
す。図４において、１６は出力整流部４の出力を切り替
えるための出力切替制御信号、１７は出力切替制御信号
１６に従って出力整流部４の出力を切り替え新たな出力
とする出力切替手段である。FIG. 4 is a block diagram showing the configuration of the booster circuit according to the second embodiment of the present invention, and the portions corresponding to those of the first embodiment shown in FIG. 1 are designated by the same reference numerals. In FIG. 4, 16 is an output switching control signal for switching the output of the output rectifying unit 4, and 17 is an output switching unit for switching the output of the output rectifying unit 4 according to the output switching control signal 16 to obtain a new output.

【００５０】この第２の実施形態の特徴は、出力制御切
替信号１６に応じて、各整流用ダイオードＤo１〜Ｄoｎ
の出力と各容量性素子Ｃo1〜Ｃonをそれぞれ接続してな
るノードＸ1〜Ｘｎを入力とし、その入力を少なくとも
１つの出力端子Ｙ1〜Ｙｍに接続するよう切り替える出
力切替手段１７を備えたことである。The feature of the second embodiment is that each of the rectifying diodes Do1 to Don is responsive to the output control switching signal 16.
Is connected to at least one output terminal Y1 to Ym, and the output switching means 17 is connected to at least one of the output terminals Y1 to Ym. .

【００５１】具体的な例としては、図５に示すような構
成であり、図２に示した第１の実施形態と対応する部分
については同一の符号を付す。この実施形態の特徴は、
図５に示すように各ノードＸ1〜Ｘ3と各出力端子Ｙ1、
Ｙ2が接続され、出力切替制御信号16のＨ/Lレベルに応
じて出力端子Ｙ1とＹ2を接続するか(ＯＮ状態)しないか
(OFF状態)を切り替える出力切替スイッチ18を備えたこ
とである。なお、図５のような各ノードＸ1〜Ｘ3と各出
力端子Ｙ1、Ｙ2の接続パターン及び出力切替スイッチ18
は出力切替手段17を構成している。その他の構成は、図
２に示した第１の実施形態と同様であるので、ここでは
詳細な説明は省略する。As a concrete example, the configuration is as shown in FIG. 5, and the portions corresponding to those of the first embodiment shown in FIG. 2 are designated by the same reference numerals. The feature of this embodiment is that
As shown in FIG. 5, each node X1 to X3 and each output terminal Y1,
Whether Y2 is connected and output terminals Y1 and Y2 are connected (ON state) according to the H / L level of the output switching control signal 16
That is, the output selector switch 18 for switching (OFF state) is provided. The connection pattern of the nodes X1 to X3 and the output terminals Y1 and Y2 and the output changeover switch 18 as shown in FIG.
Constitutes the output switching means 17. Other configurations are similar to those of the first embodiment shown in FIG. 2, and therefore detailed description thereof will be omitted here.

【００５２】以上のように構成された本実施例の昇圧回
路について、以下、その動作を説明する。The operation of the booster circuit of the present embodiment having the above configuration will be described below.

【００５３】図示されていないクロック生成手段から同
一の昇圧用クロックＣＬＫ1〜ＣＬＫ3がすべて供給さ
れ、各昇圧用クロックＣＬＫ1〜ＣＬＫ3のＬ及びＨレベ
ルがそれぞれＧＮＤレベル及び電源電圧のVddレベルに
設定されている点は第１の実施形態の場合と同様であ
る。The same boosting clocks CLK1 to CLK3 are all supplied from a clock generating means (not shown), and the L and H levels of the boosting clocks CLK1 to CLK3 are set to the GND level and the Vdd level of the power supply voltage, respectively. The difference is similar to the case of the first embodiment.

【００５４】また、図示されていないマイクロコンピュ
ータ等の制御回路からの各制御信号12、13に応じて、昇
圧セル群Ｐ2、Ｐ3の入力が電源電圧のVddレベル及び昇
圧セル群Ｐ１、Ｐ２の出力ノードＮ1、Ｎ2に切り替わる
点も第１の実施形態の場合と同様である。Further, according to the control signals 12 and 13 from a control circuit such as a microcomputer (not shown), the inputs of the boosting cell groups P2 and P3 are the Vdd level of the power supply voltage and the outputs of the boosting cell groups P1 and P2. The point of switching to the nodes N1 and N2 is also the same as in the case of the first embodiment.

【００５５】この第２の実施形態の特徴は、各制御信号
12、13、及び出力切替制御信号１６に応じて各昇圧セル
群Ｐ1〜Ｐ3の接続構成を変化させ、各出力端子Ｙ1、Ｙ2
から同時に複数の所望の出力電圧を得ることができる点
である。たとえば、図５に示すように、各制御信号12、
13を共にＨレベルに設定すると、各昇圧セル群Ｐ1〜Ｐ3
がすべて直列（１直列３段構成）に接続され、この時、
出力切替制御信号16をＬレベルに設定すると、各出力端
子Ｙ1とＹ2が分離され、出力端子Ｙ1からは、2段目の昇
圧セル群Ｐ２の出力が保持されて、出力電圧として10
[V](=5(Vdd-Vd))が得られ、出力端子Ｙ２からは、３段
目の昇圧セル群Ｐ３の出力が保持されて、出力電圧とし
て14[V](=7(Vdd-Vd))が得られる。つまり、同時に複数
の出力電圧を得ることができる。The feature of this second embodiment is that each control signal is
The connection configuration of each boosting cell group P1 to P3 is changed according to 12, 13 and the output switching control signal 16, and each output terminal Y1, Y2 is changed.
That is, it is possible to obtain a plurality of desired output voltages at the same time. For example, as shown in FIG. 5, each control signal 12,
When both 13 are set to H level, each boost cell group P1 to P3
Are all connected in series (1 series 3 stages configuration), at this time,
When the output switching control signal 16 is set to the L level, the output terminals Y1 and Y2 are separated from each other, and the output of the second-stage booster cell group P2 is held from the output terminal Y1 to output the output voltage of 10
[V] (= 5 (Vdd-Vd)) is obtained, the output of the third boosting cell group P3 is held from the output terminal Y2, and the output voltage is 14 [V] (= 7 (Vdd- Vd)) is obtained. That is, it is possible to obtain a plurality of output voltages at the same time.

【００５６】また、各制御信号12、13をそれぞれＬ及び
Ｈレベルに設定すると、昇圧セル群Ｐ1、Ｐ2は並列に接
続され、さらに昇圧セル群Ｐ2、Ｐ3は直列に接続され、
この時、出力切替制御信号16をＬレベルに設定すると、
各出力端子Ｙ1とＹ2が分離され、出力端子Ｙ1からは、
１段目の昇圧セル群Ｐ1、Ｐ2の出力が保持されて、出力
電圧として6[V](=3(Vdd-Vd))が得られ、出力端子Ｙ2か
らは、2段目の昇圧セル群Ｐ3の出力が保持されて、出力
電圧として10[V](=5(Vdd-Vd))が得られる。このとき
も、同時に複数の出力電圧を供給できるが、特に出力端
子Ｙ１からは、電流駆動能力が高められた出力電圧を供
給することができる。When the control signals 12 and 13 are set to L and H levels, the boosting cell groups P1 and P2 are connected in parallel, and the boosting cell groups P2 and P3 are connected in series.
At this time, if the output switching control signal 16 is set to L level,
The output terminals Y1 and Y2 are separated, and from the output terminal Y1
The outputs of the first-stage booster cell groups P1 and P2 are held, and an output voltage of 6 [V] (= 3 (Vdd-Vd)) is obtained. From the output terminal Y2, the second-stage booster cell group is obtained. The output of P3 is held and 10 [V] (= 5 (Vdd-Vd)) is obtained as the output voltage. At this time as well, a plurality of output voltages can be supplied at the same time, but in particular, an output voltage with an increased current drive capability can be supplied from the output terminal Y1.

【００５７】さらに、各制御信号12、13を共にＬレベル
に、出力切替制御信号16をＨレベルに設定すると、各出
力端子Ｙ1とＹ2が接続され、各昇圧セル群Ｐ1〜Ｐ3が3
並列に接続されることにより、各出力端子Ｙ１、Ｙ２に
は共に１段目の昇圧セル群Ｐ1〜Ｐ3の出力が保持され
て、出力電圧として6[V](=3(Vdd-Vd))が得られる。な
お、出力切替制御信号16をＨレベルに設定すると、各出
力端子Ｙ1とＹ2が接続されるので、図２に示された第１
の実施形態の場合と同じ動作になる。Further, when both the control signals 12 and 13 are set to the L level and the output switching control signal 16 is set to the H level, the output terminals Y1 and Y2 are connected, and the boosting cell groups P1 to P3 are set to 3 levels.
By being connected in parallel, the output terminals Y1 and Y2 both hold the output of the first-stage booster cell group P1 to P3, and the output voltage is 6 [V] (= 3 (Vdd-Vd)). Is obtained. When the output switching control signal 16 is set to the H level, the output terminals Y1 and Y2 are connected to each other, so that the first output terminal shown in FIG.
The operation is the same as that of the above embodiment.

【００５８】ここで、上記の動作をまとめると、図６の
動作図のようになる。Here, the above operation is summarized as the operation diagram of FIG.

【００５９】以上のように第２の実施形態によれば、昇
圧セル群切替手段10及び出力切替手段17を設けたことに
より、昇圧セル群を所望の構成に接続し、複数の出力電
圧を同時に供給することができる。すなわち、動作モー
ドに応じて所望の電流駆動能力を実現させつつ、複数の
高電圧を１つの昇圧回路で供給できる。As described above, according to the second embodiment, since the boosting cell group switching means 10 and the output switching means 17 are provided, the boosting cell group is connected in a desired configuration and a plurality of output voltages are simultaneously output. Can be supplied. That is, it is possible to supply a plurality of high voltages with one booster circuit while realizing a desired current drivability according to the operation mode.

【００６０】さらに、低電圧出力時には、有効に働いて
いない昇圧セル群を、低電圧出力をしている昇圧セル群
に対して並列に接続することにより、所望の電流駆動能
力に高めることができ、各昇圧セル群を有効利用できる
ので、面積的に有利になる。Further, at the time of low voltage output, by connecting the boosting cell group that is not working effectively in parallel to the boosting cell group that is outputting the low voltage, it is possible to increase the desired current drive capability. Since each boost cell group can be effectively used, it is advantageous in terms of area.

【００６１】図７は本発明の第３の実施形態における昇
圧回路の構成を示すブロック図であり、図４に示した第
２の実施形態と対応する部分については同一の符号を付
す。FIG. 7 is a block diagram showing the configuration of the booster circuit according to the third embodiment of the present invention, and the portions corresponding to those of the second embodiment shown in FIG. 4 are designated by the same reference numerals.

【００６２】この第３の実施形態の特徴は、出力端子Ｙ
1〜Ｙｍの信号の少なくとも１つを入力とし、その入力
された信号の電圧レベルを検知して、その電圧レベルに
応じて昇圧セル群切替手段10を制御する電圧レベル検知
手段19を備えたことである。The characteristic of the third embodiment is that the output terminal Y
At least one of the signals 1 to Ym is input, voltage level detection means 19 for detecting the voltage level of the input signal and controlling the boosting cell group switching means 10 according to the voltage level is provided. Is.

【００６３】具体的な例としては、図８に示すような構
成があり、図５に示した第２の実施形態と対応する部分
については同一の符号を付す。As a concrete example, there is a configuration as shown in FIG. 8, and the portions corresponding to those of the second embodiment shown in FIG. 5 are designated by the same reference numerals.

【００６４】この実施形態の特徴は、出力端子Ｙ2の信
号を入力とし、その入力された信号の電圧レベルを検知
して、その電圧レベルに応じて各制御信号12、13を制御
し、昇圧セル群切替スイッチ14、15を切り替える電圧レ
ベル検知手段19を備えたことである。その他の構成は、
図５に示した第２の実施形態と同様であるので、ここで
は詳細な説明は省略する。The feature of this embodiment is that the signal of the output terminal Y2 is input, the voltage level of the input signal is detected, and the control signals 12 and 13 are controlled in accordance with the voltage level to boost the boosting cell. That is, the voltage level detecting means 19 for switching the group changeover switches 14 and 15 is provided. Other configurations are
Since it is the same as the second embodiment shown in FIG. 5, detailed description thereof is omitted here.

【００６５】以上のように構成された本実施例の昇圧回
路について、以下、その動作を説明する。The operation of the booster circuit of the present embodiment constructed as above will be described below.

【００６６】図示されていないクロック生成手段から同
一の昇圧用クロックＣＬＫ1〜ＣＬＫ3がすべて供給さ
れ、各昇圧用クロックＣＬＫ1〜ＣＬＫ3のＬ及びＨレベ
ルがそれぞれＧＮＤレベル及び電源電圧のVddレベルに
設定されている点は第１及び第２の実施形態の場合と同
様である。The same boosting clocks CLK1 to CLK3 are all supplied from a clock generating means (not shown), and the L and H levels of the boosting clocks CLK1 to CLK3 are set to the GND level and the power supply voltage Vdd level, respectively. This is the same as in the first and second embodiments.

【００６７】また、図示されていないマイクロコンピュ
ータ等の制御回路からの各制御信号12、13に応じて、昇
圧セル群Ｐ2、Ｐ3の入力が電源電圧のVddレベル及び昇
圧セル群Ｐ1、Ｐ２の出力ノードＮ1、Ｎ2に切り替わる
点も第１及び第２の実施形態の場合と同様である。Further, according to the control signals 12 and 13 from a control circuit such as a microcomputer (not shown), the inputs of the boosting cell groups P2 and P3 are the Vdd level of the power supply voltage and the outputs of the boosting cell groups P1 and P2. The point of switching to the nodes N1 and N2 is also the same as in the first and second embodiments.

【００６８】さらに、図８に示すように各ノードＸ1〜
Ｘ3と各出力端子Ｙ1、Ｙ2が接続され、出力切替制御信
号16のＨ/Lレベルに応じて出力端子Ｙ1とＹ2を接続する
か(ＯＮ状態)しないか(OFF状態)を切り替える点も第２
の実施形態の場合と同様である。Further, as shown in FIG.
The second point is that X3 is connected to the output terminals Y1 and Y2, and whether the output terminals Y1 and Y2 are connected (ON state) or not (OFF state) according to the H / L level of the output switching control signal 16.
This is the same as the case of the embodiment.

【００６９】この第３の実施形態の特徴は、以下の点に
ある。The features of the third embodiment are as follows.

【００７０】たとえば、第１及び第２の実施形態と同様
に電源電圧Vdd=2.5[V]、電圧降下分Vd=0.5[V]とし、昇
圧セル群Ｐ1、Ｐ2は並列に接続され、さらに昇圧セル群
Ｐ2、Ｐ3は直列に接続されている場合、出力端子Ｙ２に
は、出力切替スイッチ18のON、OFFに無関係に、常に10
[V](=5(Vdd-Vd))が出力される。For example, similarly to the first and second embodiments, the power supply voltage Vdd = 2.5 [V] and the voltage drop Vd = 0.5 [V], the boosting cell groups P1 and P2 are connected in parallel, and further boosting is performed. When the cell groups P2 and P3 are connected in series, the output terminal Y2 is always 10 regardless of whether the output selector switch 18 is ON or OFF.
[V] (= 5 (Vdd-Vd)) is output.

【００７１】また、電源電圧Vdd=2[V]、電圧降下分Vd=
0.5[V]とし、昇圧セル群Ｐ1、Ｐ2は並列に接続され、さ
らに昇圧セル群Ｐ2、Ｐ3は直列に接続されている場合、
出力端子Ｙ２には、7.5[V](=5(Vdd-Vd))が出力される。
つまり、外部の電源電圧Vddが、ノイズや負荷電流が流
れることにより変動した場合、出力端子Ｙ2の出力電圧
もそれに応じて変動する。The power supply voltage Vdd = 2 [V] and the voltage drop Vd =
When 0.5 [V], the boosting cell groups P1 and P2 are connected in parallel, and the boosting cell groups P2 and P3 are connected in series,
7.5 [V] (= 5 (Vdd-Vd)) is output to the output terminal Y2.
That is, when the external power supply voltage Vdd fluctuates due to noise or load current, the output voltage of the output terminal Y2 also fluctuates accordingly.

【００７２】そこで、電圧レベル検知手段１９により出
力端子Ｙ２の電圧レベルを検知し、出力端子Ｙ２の電圧
が所望の電圧よりも高い場合には、たとえば、各昇圧セ
ル群Ｐ１〜Ｐ3がすべて直列に接続されている構成から
昇圧セル群Ｐ1、Ｐ2は並列接続かつ昇圧セル群Ｐ2、Ｐ3
は直列接続される構成に昇圧セル群を組替えて、昇圧セ
ル群の段数を減らすように昇圧セル群切替スイッチ14、
15を制御する。Therefore, when the voltage level of the output terminal Y2 is detected by the voltage level detecting means 19 and the voltage of the output terminal Y2 is higher than the desired voltage, for example, the boosting cell groups P1 to P3 are all connected in series. Due to the connected configuration, the booster cell groups P1 and P2 are connected in parallel and the booster cell groups P2 and P3 are connected.
Is a booster cell group changeover switch 14 to reduce the number of steps of the booster cell group by rearranging the booster cell group in a configuration connected in series.
Control 15

【００７３】これとは逆に、出力端子Ｙ２の電圧が所望
の電圧よりも低い場合には、昇圧セル群の段数を増やす
ように昇圧セル群切替スイッチ14、15を制御する。ここ
で、たとえば、出力端子Ｙ２からの所望の出力電圧を10
[V]とした場合、電源電圧Vddが2.5[V]から2[V]に変動す
ると、そのままでは出力端子Ｙ２からの出力電圧が7.5
[V]になり、低過ぎることになるので、これを電圧レベ
ル検知手段１９により検知し、昇圧セル群の段数を増や
すように昇圧セル群切替スイッチ14、15を制御し、各昇
圧セル群Ｐ１〜Ｐ3をすべて直列に接続する。そうする
と、出力端子Ｙ２には、出力切替スイッチ１８のON、OF
Fに無関係に、10.5[V](=7(Vdd-Vd))が出力され、Vdd=2.
5[V]時の所望の出力電圧10[V]に近づけることができ
る。On the contrary, when the voltage of the output terminal Y2 is lower than the desired voltage, the boosting cell group changeover switches 14 and 15 are controlled so as to increase the number of stages of the boosting cell group. Here, for example, the desired output voltage from the output terminal Y2 is 10
If the power supply voltage Vdd fluctuates from 2.5 [V] to 2 [V], then the output voltage from the output terminal Y2 is 7.5.
Since it becomes [V], which is too low, this is detected by the voltage level detection means 19, and the boosting cell group changeover switches 14 and 15 are controlled so as to increase the number of steps of the boosting cell group, and each boosting cell group P1. ~ P3 are all connected in series. Then, at the output terminal Y2, the output selector switch 18 is turned on or off.
10.5 [V] (= 7 (Vdd-Vd)) is output regardless of F, and Vdd = 2.
The desired output voltage at 5 [V] can be brought close to 10 [V].

【００７４】以上のように第３の実施形態によれば、電
圧レベル検知手段１９を設けたことにより、電源電圧Vd
dが変動して各出力端子Ｙ１〜Ｙｍの出力電圧が変動し
た場合でも、各出力電圧を検知し、昇圧セル群切替手段
１０を制御して、昇圧セル群の段数を調整することによ
り、常に安定した出力電圧が得られるようになり、信頼
性が飛躍的に向上する。As described above, according to the third embodiment, since the voltage level detecting means 19 is provided, the power supply voltage Vd
Even when d changes and the output voltage of each output terminal Y1 to Ym also changes, each output voltage is detected, the boosting cell group switching means 10 is controlled, and the number of steps of the boosting cell group is adjusted, so that A stable output voltage can be obtained and reliability is dramatically improved.

【００７５】なお、電流負荷が変動して、各出力端子Ｙ
１〜Ｙｍの出力電圧が変動した場合でも、各出力電圧を
検知し、昇圧セル群切替手段１０を制御して、直列接続
されている昇圧セル群の段数を増減したり、並列接続さ
れている昇圧セル群の数を増減したりするなどして、昇
圧セル群の接続構成を調整することにより、所望の出力
電圧に近づけることができる。The current load fluctuates and each output terminal Y
Even when the output voltage of 1 to Ym fluctuates, each output voltage is detected and the boosting cell group switching means 10 is controlled to increase or decrease the number of stages of the boosting cell group connected in series or are connected in parallel. By adjusting the connection configuration of the boosting cell group, such as increasing or decreasing the number of boosting cell groups, it is possible to bring the output voltage close to the desired output voltage.

【００７６】また、図７に示す第３の実施形態では、出
力端子Ｙ１〜Ｙｍの全ての電圧レベルを検知していた
が、一部の出力端子の電圧レベルのみを検知しても同様
の効果を得ることができる。ただし、その場合には、検
知できる出力電圧の数が減少することになるが、その分
電圧レベル検知手段１９の構造も簡素化され、さらに配
線領域も削減されるので、回路規模を低減できる。Further, in the third embodiment shown in FIG. 7, all the voltage levels of the output terminals Y1 to Ym are detected, but the same effect can be obtained even if only the voltage levels of some output terminals are detected. Can be obtained. However, in that case, although the number of output voltages that can be detected is reduced, the structure of the voltage level detection means 19 is also simplified and the wiring area is reduced accordingly, so that the circuit scale can be reduced.

【００７７】図９は本発明の第４の実施形態における昇
圧回路の構成を示すブロック図であり、図４に示した第
２の実施形態と対応する部分については同一の符号を付
す。FIG. 9 is a block diagram showing the configuration of the booster circuit according to the fourth embodiment of the present invention, and the portions corresponding to those of the second embodiment shown in FIG. 4 are designated by the same reference numerals.

【００７８】この第４の実施形態の特徴は、出力端子Ｙ
1〜Ｙｍの少なくとも１つを入力とし、その出力端子Ｙ1
〜Ｙｍから流れる負荷電流の電流レベルを検知して、そ
の電流レベルに応じて昇圧セル群切替手段１０を制御す
る電流レベル検知手段２０を備えたことである。その他
の構成は、図４に示した第２の実施形態と同様であるの
で、ここでは詳細な説明は省略する。The feature of the fourth embodiment is that the output terminal Y
At least one of 1 to Ym is input and its output terminal Y1
That is, the current level detecting means 20 for detecting the current level of the load current flowing from Ym to Ym and controlling the boosting cell group switching means 10 according to the current level is provided. Other configurations are similar to those of the second embodiment shown in FIG. 4, and therefore detailed description thereof will be omitted here.

【００７９】以上のように構成された本実施例の昇圧回
路について、以下、その動作を説明する。The operation of the booster circuit of this embodiment having the above configuration will be described below.

【００８０】図示されていないクロック生成手段から同
一の昇圧用クロックＣＬＫ1〜ＣＬＫｎがすべて供給さ
れている点は第１から第３の実施形態の場合と同様であ
る。The point that all the same boosting clocks CLK1 to CLKn are supplied from the clock generating means (not shown) is the same as in the first to third embodiments.

【００８１】また、図示されていないマイクロコンピュ
ータ等の制御回路からの制御信号に応じて、各昇圧セル
群Ｐ1〜Ｐｎが直列または並列または直並列の組み合わ
せのいずれかの形態で自在に接続するよう切り替わる点
も第１から第３の実施形態の場合と同様である。In addition, in accordance with a control signal from a control circuit such as a microcomputer (not shown), the boosting cell groups P1 to Pn are freely connected in any form of series, parallel or series-parallel combination. The point of switching is similar to that of the first to third embodiments.

【００８２】さらに、出力切替制御信号１６に応じて各
ノードＸ1〜Ｘｎと各出力端子Ｙ1〜Ｙｍが所望の接続に
切り替わる点も第２及び第３の実施形態の場合と同様で
ある。Furthermore, the points in which the nodes X1 to Xn and the output terminals Y1 to Ym are switched to desired connections according to the output switching control signal 16 are the same as in the second and third embodiments.

【００８３】この第４の実施形態の特徴は、以下の点に
ある。The features of the fourth embodiment are as follows.

【００８４】たとえば、昇圧セル群Ｐ1〜Ｐ(n-1)が全て
並列に接続され、昇圧セル群Ｐ(ｎ-1)、Ｐｎが直列に接
続されているとし、出力端子Ｙ１〜Ｙｍが、出力端子Ｙ
１及びＹ２の２つのみとし、さらに（ｎ-1）並列に接続
された1段目の昇圧セル群Ｐ1〜Ｐ(n-1)の出力が出力端
子Ｙ１に、2段目の昇圧セル群Ｐｎの出力が出力端子Ｙ
２に接続されている場合、出力端子Ｙ１を流れる負荷電
流の電流レベルを検知する。このとき、検知された負荷
電流の電流レベルが所望の電流レベルよりも増加した場
合、制御信号に応じて昇圧セル群切替手段１０を制御
し、２段目の昇圧セル群Ｐｎを1段目の昇圧セル群Ｐ1〜
Ｐ(n-1)に並列に追加することにより、電流駆動能力を
高めることができる。For example, assume that the boosting cell groups P1 to P (n-1) are all connected in parallel and the boosting cell groups P (n-1) and Pn are connected in series, and the output terminals Y1 to Ym are Output terminal Y
No. 1 and Y2, and the output of the first-stage booster cell group P1 to P (n-1) connected in parallel (n-1) is output to the output terminal Y1 and the second-stage booster cell group. Output of Pn is output terminal Y
When connected to 2, the current level of the load current flowing through the output terminal Y1 is detected. At this time, when the current level of the detected load current is higher than the desired current level, the boosting cell group switching means 10 is controlled according to the control signal to set the second boosting cell group Pn to the first stage. Boosting cell group P1〜
By adding P (n-1) in parallel, the current driving capability can be increased.

【００８５】以上のように第4の実施形態によれば、電
流レベル検知手段20を設けたことにより、出力端子Ｙ１
〜Ｙｍを流れる負荷電流の増加に応じてその電流レベル
を検知し、制御信号に応じて昇圧セル群切替手段１０を
制御することにより、所望の段数目にある1つないし複
数の昇圧セル群に１つないし複数の昇圧セル群を並列に
付加することができ、電流駆動能力を高めることができ
る。As described above, according to the fourth embodiment, by providing the current level detecting means 20, the output terminal Y1
.About.Ym, the current level is detected according to an increase in the load current, and the boosting cell group switching means 10 is controlled according to the control signal, so that one or a plurality of boosting cell groups in a desired stage number can be obtained. One or a plurality of boosting cell groups can be added in parallel, and the current driving capability can be enhanced.

【００８６】なお、図９に示す第4の実施形態では、出
力端子Ｙ１〜Ｙｍから流れる全ての負荷電流レベルを検
知していたが、一部の出力端子から流れる負荷電流レベ
ルのみを検知しても同様の効果を得ることができる。た
だし、その場合には、検知できる負荷電流の数が減少す
ることになるが、その分電流レベル検知手段２０の構造
も簡素化されるので、回路規模を低減できる。In the fourth embodiment shown in FIG. 9, all the load current levels flowing from the output terminals Y1 to Ym are detected, but only the load current levels flowing from some output terminals are detected. Can also obtain the same effect. However, in that case, although the number of load currents that can be detected is reduced, the structure of the current level detection means 20 is also simplified by that much, so that the circuit scale can be reduced.

【００８７】図１０は本発明の第５の実施形態における
昇圧回路の構成を示すブロック図であり、図１に示した
第１の実施形態と対応する部分については同一の符号を
付す。FIG. 10 is a block diagram showing the configuration of the booster circuit according to the fifth embodiment of the present invention, and the portions corresponding to those of the first embodiment shown in FIG. 1 are designated by the same reference numerals.

【００８８】この第５の実施形態の特徴は、位相制御信
号に応じて各昇圧セル群Ｐ１〜Ｐｎに所望の位相制御が
なされた昇圧用クロックＣＬＫ１〜ＣＬＫｎを供給する
位相可変クロック生成手段２１を備えたことである。The feature of the fifth embodiment is that the phase variable clock generating means 21 supplies the boosting clocks CLK1 to CLKn for which the desired phase control is performed to the boosting cell groups P1 to Pn according to the phase control signal. Be prepared.

【００８９】その他の構成は、図１に示した第１の実施
形態と同様であるので、ここでは詳細な説明は省略す
る。The other structure is similar to that of the first embodiment shown in FIG. 1, and therefore detailed description thereof is omitted here.

【００９０】以上のように構成された本実施の形態の昇
圧回路について、以下、その動作を説明する。The operation of the booster circuit of the present embodiment having the above configuration will be described below.

【００９１】図示されていないマイクロコンピュータ等
の制御回路からの制御信号に応じて、各昇圧セル群Ｐ1
〜Ｐｎが直列または並列または直並列の組み合わせのい
ずれかの形態で自在に接続するよう切り替わる点も第１
から第４の実施形態の場合と同様である。In accordance with a control signal from a control circuit such as a microcomputer (not shown), each boosting cell group P1
The first point is that Pn can be freely connected in any form of a combination of series or parallel or series-parallel.
It is similar to the case of the fourth to fourth embodiments.

【００９２】また、各昇圧セル群Ｐ1〜Ｐｎの出力がそ
れぞれ整流用ダイオードＤo１〜Ｄoｎと容量性素子Ｃo
を介して共通の出力端子２に接続されて出力整流部４を
構成し、出力端子２には、最終段目の昇圧セル群の出力
が供給される点は第１の実施形態の場合と同様である。The outputs of the boosting cell groups P1 to Pn are the rectifying diodes Do1 to Don and the capacitive element Co, respectively.
Similar to the case of the first embodiment, the output rectification unit 4 is configured by being connected to the common output terminal 2 via the output terminal 2 and the output of the boosting cell group at the final stage is supplied to the output terminal 2. Is.

【００９３】この第５の実施形態の特徴は、以下の点に
ある。The features of the fifth embodiment are as follows.

【００９４】たとえば、制御信号により各昇圧セル群Ｐ
1〜Ｐｎをすべて並列に接続して使用する場合、位相制
御信号に応じて位相可変クロック生成手段21を制御し、
図１１に示すように各昇圧用クロックＣＬＫ1〜ＣＬＫ
ｎ（周期Ｔ）の位相をそれぞれ等間隔にずらすように設
定すると、各昇圧セル群Ｐ１〜Ｐｎにおける昇圧動作
（入力される昇圧用クロックと同じ周波数で、昇圧され
た電圧が振動する。）のピークを分散させることができ
るので、ノイズ発生を低減でき、さらに、出力端子２か
ら安定した出力電圧を得ることができる。For example, each boosting cell group P is controlled by a control signal.
When all of 1 to Pn are connected in parallel and used, the phase variable clock generation means 21 is controlled according to the phase control signal,
As shown in FIG. 11, each boosting clock CLK1 to CLK
When the phase of n (cycle T) is set to be shifted at equal intervals, the boosting operation (the boosted voltage vibrates at the same frequency as the input boosting clock) in each boosting cell group P1 to Pn. Since the peaks can be dispersed, noise generation can be reduced, and a stable output voltage can be obtained from the output terminal 2.

【００９５】以上のように第５の実施形態によれば、位
相可変クロック生成手段２１を設けたことにより、位相
制御信号に応じて各昇圧セル群Ｐ１〜Ｐｎに所望の位相
制御がなされた昇圧用クロックＣＬＫ１〜ＣＬＫｎを供
給できるので、ノイズ発生を低減でき、さらに出力端子
２から安定した出力電圧を供給できる。As described above, according to the fifth embodiment, the provision of the variable phase clock generation means 21 allows the boosting cells P1 to Pn to perform desired phase control in accordance with the phase control signal. Since the use clocks CLK1 to CLKn can be supplied, noise generation can be reduced, and a stable output voltage can be supplied from the output terminal 2.

【００９６】なお、部分的に並列接続されている昇圧セ
ル群に対して、位相可変クロック生成手段２１から所望
の位相制御がなされた昇圧用クロックを供給しても、同
様の効果を得ることができる。The same effect can be obtained by supplying the boosting clock having the desired phase control from the phase variable clock generating means 21 to the boosting cell group which is partially connected in parallel. it can.

【００９７】また、第２から第４の実施形態に記載の昇
圧回路において、位相可変クロック生成手段２１を設け
ても同様の効果を得ることができる。Further, in the booster circuits according to the second to fourth embodiments, even if the phase variable clock generation means 21 is provided, the same effect can be obtained.

【００９８】図１２は本発明の第６の実施形態における
昇圧回路の構成を示すブロック図であり、図１に示した
第１の実施形態と対応する部分については同一の符号を
付す。FIG. 12 is a block diagram showing the structure of the booster circuit according to the sixth embodiment of the present invention, and the portions corresponding to those of the first embodiment shown in FIG. 1 are designated by the same reference numerals.

【００９９】この第６の実施形態の特徴は、周波数制御
信号に応じて各昇圧セル群Ｐ１〜Ｐｎに所望の周波数制
御がなされた昇圧用クロックＣＬＫ１〜ＣＬＫｎを供給
する周波数可変クロック生成手段２２を備えたことであ
る。The feature of the sixth embodiment is that the variable frequency clock generating means 22 supplies the boosting clocks CLK1 to CLKn whose desired frequency is controlled to the boosting cell groups P1 to Pn according to the frequency control signal. Be prepared.

【０１００】その他の構成は、図1に示した第１の実施
形態と同様であるので、ここでは詳細な説明は省略す
る。Since the other structure is the same as that of the first embodiment shown in FIG. 1, detailed description thereof will be omitted here.

【０１０１】以上のように構成された本実施の形態の昇
圧回路について、以下、その動作を説明する。The operation of the booster circuit of the present embodiment having the above configuration will be described below.

【０１０２】図示されていないマイクロコンピュータ等
の制御回路からの制御信号に応じて、各昇圧セル群Ｐ1
〜Ｐｎが直列または並列または直並列の組み合わせのい
ずれかの形態で自在に接続するよう切り替わる点も第１
から第5の実施形態の場合と同様である。In accordance with a control signal from a control circuit such as a microcomputer (not shown), each boosting cell group P1
The first point is that Pn can be freely connected in any form of a combination of series or parallel or series-parallel.
The same as in the case of the fifth embodiment.

【０１０３】また、各昇圧セル群Ｐ1〜Ｐｎの出力がそ
れぞれ整流用ダイオードＤo１〜Ｄoｎと容量性素子Ｃo
を介して共通の出力端子２に接続されて出力整流部４を
構成し、出力端子２には、最終段目の昇圧セル群の出力
が供給される点も第１及第５の実施形態の場合と同様で
ある。The outputs of the boosting cell groups P1 to Pn are the rectifying diodes Do1 to Don and the capacitive element Co, respectively.
The output rectifier 4 is connected to a common output terminal 2 via the output terminal 2 and the output of the boosting cell group at the final stage is supplied to the output terminal 2 in the first and fifth embodiments. It is similar to the case.

【０１０４】この第６の実施形態の特徴は、以下の点に
ある。The features of the sixth embodiment are as follows.

【０１０５】たとえば、制御信号により各昇圧セル群Ｐ
1〜Ｐｎをすべて直列に接続して使用している場合、周
波数制御信号に応じて周波数可変クロック生成手段２２
を制御し、図１３に示すように各昇圧用クロックＣＬＫ
１〜ＣＬＫｎ（周期Ｔ）の周波数を２倍に設定（周期Ｔ
/２）すると、各昇圧セル群Ｐ１〜Ｐｎにおける昇圧動
作（入力される昇圧用クロックと同じ周波数で、昇圧さ
れた電圧が振動する。）能力が２倍に高められるので、
出力端子２からは、電流駆動能力が２倍に高められた出
力電圧を得ることができる。For example, each boosting cell group P is controlled by a control signal.
When all 1 to Pn are connected in series and used, the frequency variable clock generation means 22 is used in accordance with the frequency control signal.
13 to control each boosting clock CLK as shown in FIG.
1 to CLKn (cycle T) frequency doubled (cycle T
/ 2), the boosting operation (the boosted voltage oscillates at the same frequency as the input boosting clock) in each boosting cell group P1 to Pn is doubled.
From the output terminal 2, it is possible to obtain an output voltage having a double current drive capability.

【０１０６】以上のように第６の実施形態によれば、周
波数可変クロック生成手段２２を設けたことにより、周
波数制御信号に応じて各昇圧セル群Ｐ１〜Ｐｎに所望の
周波数制御がなされた昇圧用クロックＣＬＫ１〜ＣＬＫ
ｎを供給することができ、出力電圧の電流駆動能力を所
望の大きさに高めることができる。As described above, according to the sixth embodiment, since the frequency variable clock generating means 22 is provided, a desired frequency control is performed on each boosting cell group P1 to Pn according to the frequency control signal. Clocks CLK1 to CLK
n can be supplied, and the current drive capability of the output voltage can be increased to a desired magnitude.

【０１０７】さらに、昇圧用クロックの周波数を上げ、
電流駆動能力を高めることにより、並列接続で用いられ
ている昇圧セル群の数を減らすことができるので、回路
規模の削減ができ、低コスト化できる。Further, the frequency of the boosting clock is increased,
By increasing the current driving capability, the number of boosting cell groups used in parallel connection can be reduced, so that the circuit scale can be reduced and the cost can be reduced.

【０１０８】また逆に、昇圧用クロックＣＬＫ１〜ＣＬ
Ｋｎの少なくとも１つの周波数を小さくすることによ
り、無駄な出力電圧の電流駆動能力を小さくすることも
できるが、この場合には、消費電力を低減できる。On the contrary, boosting clocks CLK1 to CL
By reducing at least one frequency of Kn, it is possible to reduce the current driving capability of useless output voltage, but in this case, power consumption can be reduced.

【０１０９】さらに、各昇圧セル群Ｐ１〜Ｐｎがすべて
直列に接続されていなくても、同様の効果を得ることが
できる。Further, even if all the boosting cell groups P1 to Pn are not connected in series, the same effect can be obtained.

【０１１０】また、昇圧用クロックの周波数をゼロにし
て、昇圧用クロックを停止することもできるが、最終段
目の昇圧セル群に供給されている昇圧用クロックから順
次停止させていくことにより、出力電圧を調整すること
もできる。この場合、不要な昇圧用クロックの生成及び
昇圧セル群の不要な昇圧動作を完全に停止することがで
きるので、消費電力を低減できる。Further, the frequency of the boosting clock can be set to zero to stop the boosting clock, but by sequentially stopping from the boosting clock supplied to the boosting cell group at the final stage, The output voltage can also be adjusted. In this case, generation of unnecessary boosting clock and unnecessary boosting operation of the boosting cell group can be completely stopped, so that power consumption can be reduced.

【０１１１】さらに、第２から第４の実施形態に記載の
昇圧回路において、周波数可変クロック生成手段２２を
設けても同様の効果を得ることができる。Furthermore, in the booster circuits according to the second to fourth embodiments, the same effect can be obtained even if the frequency variable clock generating means 22 is provided.

【０１１２】図１４は本発明の第７の実施形態における
昇圧回路の構成を示すブロック図であり、図１に示した
第１の実施形態と対応する部分については同一の符号を
付す。FIG. 14 is a block diagram showing the configuration of the booster circuit according to the seventh embodiment of the present invention, and the portions corresponding to those of the first embodiment shown in FIG. 1 are designated by the same reference numerals.

【０１１３】この第７の実施形態の特徴は、振幅制御信
号に応じて各昇圧セル群Ｐ１〜Ｐｎに所望の振幅制御が
なされた昇圧用クロックＣＬＫ１〜ＣＬＫｎを供給する
振幅可変クロック生成手段２３を備えたことである。The feature of the seventh embodiment is that the amplitude variable clock generating means 23 supplies the boosting clocks CLK1 to CLKn whose desired amplitude control is performed to the boosting cell groups P1 to Pn according to the amplitude control signal. Be prepared.

【０１１４】また、各昇圧セル群Ｐ１〜Ｐｎは図３に示
すように２つの昇圧セルＲ１、Ｒ２で構成されていると
する。Further, each boosting cell group P1 to Pn is assumed to be composed of two boosting cells R1 and R2 as shown in FIG.

【０１１５】その他の構成は、図1に示した第１の実施
形態と同様であるので、ここでは詳細な説明は省略す
る。The other structure is the same as that of the first embodiment shown in FIG. 1, and the detailed description thereof is omitted here.

【０１１６】以上のように構成された本実施の形態の昇
圧回路について、以下、その動作を説明する。The operation of the booster circuit of the present embodiment having the above configuration will be described below.

【０１１７】図示されていないマイクロコンピュータ等
の制御回路からの制御信号に応じて、各昇圧セル群Ｐ1
〜Ｐｎが直列または並列または直並列の組み合わせのい
ずれかの形態で自在に接続するよう切り替わる点も第１
から第６の実施形態の場合と同様である。In accordance with a control signal from a control circuit such as a microcomputer (not shown), each boosting cell group P1
The first point is that Pn can be freely connected in any form of a combination of series or parallel or series-parallel.
It is similar to the case of the sixth to sixth embodiments.

【０１１８】また、各昇圧セル群Ｐ1〜Ｐｎの出力がそ
れぞれ整流用ダイオードＤo１〜Ｄoｎと容量性素子Ｃo
を介して共通の出力端子２に接続されて出力整流部４を
構成し、出力端子２には、最終段目の昇圧セル群の出力
が供給される点も第1、第５及び第６の実施形態の場合
と同様である。The outputs of the boosting cell groups P1 to Pn are the rectifying diodes Do1 to Don and the capacitive element Co, respectively.
The output rectifier 4 is connected to a common output terminal 2 through the output terminal 2 and the output of the boosting cell group at the final stage is supplied to the output terminal 2. This is similar to the case of the embodiment.

【０１１９】この第７の実施形態の特徴は、以下の点に
ある。The features of the seventh embodiment are as follows.

【０１２０】たとえば、制御信号により各昇圧セル群Ｐ
1〜Ｐｎをすべて直列に接続して使用している場合、振
幅制御信号に応じて振幅可変クロック生成手段２３を制
御し、図１５に示すようにｎ番目の昇圧用クロックＣＬ
Ｋｎの振幅のみを２倍（２Vdd）に設定すると、昇圧セ
ル群Ｐｎにおける昇圧動作能力が高められる。For example, each boosting cell group P is controlled by a control signal.
When all 1 to Pn are connected in series and used, the amplitude variable clock generating means 23 is controlled according to the amplitude control signal, and the nth boosting clock CL is generated as shown in FIG.
When only the amplitude of Kn is set to double (2Vdd), the boosting operation capability in the boosting cell group Pn is enhanced.

【０１２１】具体的には、電源電圧Vddを2.5[V]、図３
におけるダイオードＤ１１、Ｄ１２による電圧降下分Vd
を0.5[V]、昇圧セル群Ｐ１〜Ｐｎの数ｎを３とすると、
通常の各昇圧用クロックＣＬＫ１〜ＣＬＫｎ（Ｌレベル
がＧＮＤレベル、Ｈレベルが電源電圧Vddレベル）を用
いて各昇圧セル群Ｐ１〜Ｐｎを駆動した場合、出力端子
２から得られる最終的な電圧は14[V](=(2n+1)(Vdd-Vd))
となるが、図１５に示すようにｎ番目の昇圧用クロック
ＣＬＫｎの振幅のみを２倍（２Vdd）に設定すると、出
力端子２から得られる最終的な電圧は21[V](=2n(Vdd-V
d)+2(2Vdd-Vd))となり、最終的な出力電圧を大きくする
ことができる。Specifically, the power supply voltage Vdd is 2.5 [V], as shown in FIG.
Voltage drop Vd due to diodes D11 and D12
Is 0.5 [V] and the number n of the boosting cell groups P1 to Pn is 3,
When the boosting cell groups P1 to Pn are driven by using the normal boosting clocks CLK1 to CLKn (L level is GND level, H level is power supply voltage Vdd level), the final voltage obtained from the output terminal 2 is 14 [V] (= (2n + 1) (Vdd-Vd))
However, if only the amplitude of the n-th boosting clock CLKn is set to double (2Vdd) as shown in FIG. 15, the final voltage obtained from the output terminal 2 is 21 [V] (= 2n (Vdd -V
d) +2 (2Vdd-Vd)), and the final output voltage can be increased.

【０１２２】以上のように第７の実施形態によれば、振
幅可変クロック生成手段23を設けたことにより、振幅制
御信号に応じて各昇圧セル群Ｐ１〜Ｐｎに所望の振幅制
御がなされた昇圧用クロックＣＬＫ１〜ＣＬＫｎを供給
できるので、各昇圧セル群Ｐ１〜Ｐｎの構成を変えず
に、最終的な出力電圧を所望の電圧に変えることができ
る。As described above, according to the seventh embodiment, since the variable amplitude clock generating means 23 is provided, the desired boosting control is performed on each boosting cell group P1 to Pn according to the amplitude control signal. Since the clocks CLK1 to CLKn can be supplied, the final output voltage can be changed to a desired voltage without changing the configuration of the boosting cell groups P1 to Pn.

【０１２３】なお、上記の例では、昇圧用クロックＣＬ
Ｋｎの振幅を大きくしたが、昇圧用クロックＣＬＫ１〜
ＣＬＫｎの少なくとも１つの振幅を小さくすることによ
り、最終的な出力電圧を下げることもできるが、この場
合、消費電力を低減できる。In the above example, the boosting clock CL
Although the amplitude of Kn is increased, boosting clocks CLK1 to CLK1
Although the final output voltage can be lowered by reducing the amplitude of at least one of CLKn, the power consumption can be reduced in this case.

【０１２４】また、各昇圧セル群Ｐ１〜Ｐｎがすべて直
列に接続されていなくても、同様の効果を得ることがで
きる。Even if all the boosting cell groups P1 to Pn are not connected in series, the same effect can be obtained.

【０１２５】さらに、第２から第４の実施形態に記載の
昇圧回路において、振幅可変クロック生成手段２３を設
けても同様の効果を得ることができる。Furthermore, in the booster circuits according to the second to fourth embodiments, the same effect can be obtained even if the amplitude variable clock generating means 23 is provided.

【０１２６】その他、本発明はその要旨を逸脱しない範
囲で種々変形して実施できる。Besides, the present invention can be variously modified and implemented without departing from the gist thereof.

【０１２７】[0127]

【発明の効果】以上説明したように本発明によれば、入
力電圧を昇圧して出力する少なくとも１つの昇圧セルで
構成された複数の昇圧セル群に対して、昇圧セル群切替
手段を設けたことにより、昇圧セル群を直列または並列
または直並列の所望の接続構成に変えることができ、１
つの昇圧回路で出力電圧及び電流駆動能力を最適化で
き、さらに昇圧セル群を効率良く利用するため回路規模
を削減できる、低コスト、高効率及び高信頼性の優れた
昇圧回路を実現するものである。As described above, according to the present invention, the boosting cell group switching means is provided for the plurality of boosting cell groups each including at least one boosting cell that boosts and outputs the input voltage. As a result, the boosting cell group can be changed to a desired connection configuration of series, parallel or series-parallel.
It is possible to optimize the output voltage and current drive capacity with one booster circuit, and to realize a booster circuit with low cost, high efficiency and high reliability, which can reduce the circuit scale by efficiently using the booster cell group. is there.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の第１の実施形態における昇圧回路の構
成を示すブロック図FIG. 1 is a block diagram showing a configuration of a booster circuit according to a first embodiment of the present invention.

【図２】本発明の第１の実施形態における昇圧回路の構
成の一例を示すブロック図FIG. 2 is a block diagram showing an example of a configuration of a booster circuit according to the first embodiment of the present invention.

【図３】昇圧セルで構成された昇圧セル群の構成を示す
回路図FIG. 3 is a circuit diagram showing a configuration of a boosting cell group including boosting cells.

【図４】本発明の第２の実施形態における昇圧回路の構
成を示すブロック図FIG. 4 is a block diagram showing a configuration of a booster circuit according to a second embodiment of the present invention.

【図５】本発明の第２の実施形態における昇圧回路の構
成の一例を示すブロック図FIG. 5 is a block diagram showing an example of the configuration of a booster circuit according to a second embodiment of the present invention.

【図６】本発明の第２の実施形態における昇圧セル群の
接続構成に応じて、取り出せる出力電圧の種類を説明す
るための図FIG. 6 is a diagram for explaining the types of output voltages that can be taken out according to the connection configuration of the boosting cell group in the second embodiment of the present invention.

【図７】本発明の第３の実施形態における昇圧回路の構
成を示すブロック図FIG. 7 is a block diagram showing a configuration of a booster circuit according to a third embodiment of the present invention.

【図８】本発明の第２の実施形態における昇圧回路の構
成の一例を示すブロック図FIG. 8 is a block diagram showing an example of a configuration of a booster circuit according to a second embodiment of the present invention.

【図９】本発明の第４の実施形態における昇圧回路の構
成を示すブロック図FIG. 9 is a block diagram showing a configuration of a booster circuit according to a fourth embodiment of the present invention.

【図１０】本発明の第５の実施形態における昇圧回路の
構成を示すブロック図FIG. 10 is a block diagram showing a configuration of a booster circuit according to a fifth embodiment of the present invention.

【図１１】本発明の第５の実施形態における昇圧セル群
に入力する昇圧用クロックの波形の一例を示す図FIG. 11 is a diagram showing an example of a waveform of a boosting clock input to a boosting cell group according to the fifth embodiment of the present invention.

【図１２】本発明の第６の実施形態における昇圧回路の
構成を示すブロック図FIG. 12 is a block diagram showing a configuration of a booster circuit according to a sixth embodiment of the present invention.

【図１３】本発明の第６の実施形態における昇圧セル群
に入力する昇圧用クロックの波形の一例を示す図FIG. 13 is a diagram showing an example of a waveform of a boosting clock input to a boosting cell group according to the sixth embodiment of the present invention.

【図１４】本発明の第７の実施形態における昇圧回路の
構成を示すブロック図FIG. 14 is a block diagram showing a configuration of a booster circuit according to a seventh embodiment of the present invention.

【図１５】本発明の第７の実施形態における昇圧セル群
に入力する昇圧用クロックの波形の一例を示す図FIG. 15 is a diagram showing an example of a waveform of a boosting clock input to a boosting cell group according to the seventh embodiment of the present invention.

【図１６】従来の昇圧回路の構成を示す回路図FIG. 16 is a circuit diagram showing a configuration of a conventional booster circuit.

【符号の説明】[Explanation of symbols]

１ チャージポンプ手段 ２ クロック生成手段 ３ 出力整流部 １０ 昇圧セル群切換手段 １２，１３ 制御信号 １４，１５昇圧セル群切換スイッチ １６ 出力切換制御信号 １７ 出力切換手段 １８ 出力切換スイッチ １９ 電圧レベル検知手段 ２０ 電流レベル検知手段 ２１ 位相可変クロック生成手段 ２２ 周波数可変クロック生成手段 ２３ 振幅可変クロック生成手段 1 Charge pump means 2 clock generation means 3 output rectifier 10 Boosting Cell Group Switching Means 12, 13 Control signal 14, 15 booster cell group changeover switch 16 Output switching control signal 17 Output switching means 18 Output selector switch 19 Voltage level detection means 20 Current level detection means 21 Phase variable clock generation means 22 frequency variable clock generation means 23 Amplitude variable clock generation means

───────────────────────────────────────────────────── フロントページの続き (72)発明者 西田 要一 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 木村 智生 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 平10−304653（ＪＰ，Ａ) 特開 平11−41917（ＪＰ，Ａ) 特開 平11−39893（ＪＰ，Ａ) 特開 平11−98010（ＪＰ，Ａ) 特開 平５−252731（ＪＰ，Ａ) 特開 平４−355661（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H02M 3/07 ─────────────────────────────────────────────────── ─── Continuation of front page (72) Inventor Yoichi Nishida 1006 Kadoma, Kadoma City, Osaka Prefecture Matsushita Electric Industrial Co., Ltd. (72) Tomoo Kimura, 1006 Kadoma, Kadoma City, Osaka Matsushita Electric Industrial Co., Ltd. In-company (56) Reference JP 10-304653 (JP, A) JP 11-41917 (JP, A) JP 11-39893 (JP, A) JP 11-98010 (JP, A) ) JP-A-5-252731 (JP, A) JP-A-4-355661 (JP, A) (58) Fields investigated (Int.Cl. ⁷ , DB name) H02M 3/07

Claims (7)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 入力電圧を昇圧して出力する少なくとも
１つの昇圧セルで構成された複数個の昇圧セル群と、動
作モードに応じて制御信号により少なくとも２つの前記
昇圧セル群を直列または並列または直並列の組み合わせ
のいずれの形態にでも接続するよう切り替える昇圧セル
群切替手段と、前記昇圧セル群の出力を入力とし半波整
流して出力する整流手段とを備え、前記整流手段の出力
は全て共通の出力端子に出力されることを特徴とする昇
圧回路。1. A a plurality of boosting cell group composed of at least one booster cell for by boosting the input voltage output, the dynamic
A boosting cell group switching means for switching at least two boosting cell groups to be connected in any form of a series, parallel or series-parallel combination by a control signal according to a working mode, and an output of the boosting cell group as an input. A booster circuit comprising: a rectifying means for half-wave rectifying and outputting, wherein all outputs of the rectifying means are output to a common output terminal. 【請求項２】 請求項１に記載の昇圧回路において、出
力切替制御信号に応じて前記整流手段の出力の少なくと
も１つを少なくとも１つの出力端子に接続するよう切り
替える出力切替手段とを備えたことを特徴とする昇圧回
路。2. The booster circuit according to claim 1, further comprising an output switching means for switching at least one of the outputs of the rectifying means to connect to at least one output terminal in response to an output switching control signal. Booster circuit characterized by. 【請求項３】 請求項１ないし請求項２いずれか一項に
記載の昇圧回路において、少なくとも１つの出力電圧を
入力としその電圧レベルを検知する電圧レベル検知手段
を備え、前記電圧レベル検知手段の検知レベルに応じて
前記昇圧セル群切替手段を制御する前記制御信号を調整
し、前記昇圧セル群を直列または並列または直並列に接
続するよう切り替えることを特徴とする昇圧回路。3. The booster circuit according to claim 1, further comprising voltage level detection means for receiving at least one output voltage as an input and detecting the voltage level of the output voltage. A booster circuit, wherein the control signal for controlling the boosting cell group switching means is adjusted according to a detection level, and the boosting cell group is switched to be connected in series, in parallel, or in series / parallel. 【請求項４】 請求項１ないし請求項２いずれか一項に
記載の昇圧回路において、少なくとも１つの出力端子か
ら流れる負荷電流の電流レベルを検知する電流レベル検
知手段を備え、前記電流レベル検知手段の検知レベルに
応じて前記昇圧セル群切替手段を制御する前記制御信号
を調整し、前記昇圧セル群を直列または並列または直並
列に接続するよう切り替えることを特徴とする昇圧回
路。4. The booster circuit according to claim 1, further comprising a current level detecting means for detecting a current level of a load current flowing from at least one output terminal, the current level detecting means. The boosting circuit is characterized in that the control signal for controlling the boosting cell group switching means is adjusted according to the detection level, and the boosting cell group is switched to be connected in series, in parallel, or in series / parallel. 【請求項５】 請求項１〜４のいずれか一項に記載の昇
圧回路において、位相制御信号に応じて各々の前記昇圧
セル群に位相を制御しながら各々昇圧用クロックを供給
する位相可変クロック生成手段とを備えたことを特徴と
する昇圧回路。5. The booster circuit according to claim 1, wherein a booster clock is supplied to each booster cell group while controlling a phase according to a phase control signal. A booster circuit comprising: a generating unit. 【請求項６】 請求項１〜４のいずれか一項に記載の昇
圧回路において、周波数制御信号に応じて各々の前記昇
圧セル群に周波数を制御しながら各々昇圧用クロックを
供給する周波数可変クロック生成手段を備えたことを特
徴とする昇圧回路。6. The booster circuit according to claim 1, wherein a booster clock is supplied to each booster cell group while controlling a frequency according to a frequency control signal. A booster circuit comprising a generating means. 【請求項７】 請求項１〜４のいずれか一項に記載の昇
圧回路において、振幅制御信号に応じて各々の前記昇圧
セル群に振幅を制御しながら各々昇圧用クロックを供給
する振幅可変クロック生成手段を備えたことを特徴とす
る昇圧回路。7. The booster circuit according to any one of claims 1 to 4, wherein the booster circuit supplies a booster clock while controlling the amplitude of each booster cell group according to an amplitude control signal. A booster circuit comprising a generating means.