JP3398859B2 - 電源装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、パルス幅制御(以
下、ＰＷＭ制御という)により出力制御を行う電源装置
に関する。
下、ＰＷＭ制御という)により出力制御を行う電源装置
に関する。
【０００２】
【従来の技術】一般に、ＰＷＭ制御を用いた電源装置に
おいては、図５に示すように、時間軸tを微小区間Δtに
等分割し、各微小区間Δtの電圧vLの時間積分∫vL(t)dt
が破線で示す正弦波λ(t)になるように、つまり、 λ(t)＝∫vL(t)dt となるように、各微小区間Δtごとのパルス幅を変化さ
せる制御を行う。
おいては、図５に示すように、時間軸tを微小区間Δtに
等分割し、各微小区間Δtの電圧vLの時間積分∫vL(t)dt
が破線で示す正弦波λ(t)になるように、つまり、 λ(t)＝∫vL(t)dt となるように、各微小区間Δtごとのパルス幅を変化さ
せる制御を行う。
【０００３】このようなＰＷＭ制御を行う従来の電源装
置として、ここでは太陽光発電システムにおける系統連
系用の電源装置を例にとって説明する。
置として、ここでは太陽光発電システムにおける系統連
系用の電源装置を例にとって説明する。
【０００４】図６はこの系統連系用の電源装置の全体を
示す構成図である。
示す構成図である。
【０００５】図６に示す電源装置は、いわゆる高周波ト
ランス絶縁方式と称せられるもので、太陽電池の直流出
力を高周波の交流に変換した後、高周波トランスで絶縁
をとり、その後、一旦、直流に変換して再び商用周波数
の交流に変換するものである。
ランス絶縁方式と称せられるもので、太陽電池の直流出
力を高周波の交流に変換した後、高周波トランスで絶縁
をとり、その後、一旦、直流に変換して再び商用周波数
の交流に変換するものである。
【０００６】具体的に説明すると、図６において、１は
高周波インバータで、４つのスイッチング素子(ここで
はトランジスタ)Ｑ１〜Ｑ４で構成されており、ＰＷＭ
信号によりＯＮ・ＯＦＦ制御される。２は高周波トラン
スであって、昇圧および入出力を絶縁する作用を有す
る。３は４つのダイオードをブリッジ接続した全波整流
回路であり、高周波インバータ１で得られた高周波の交
流を全波整流する。
高周波インバータで、４つのスイッチング素子(ここで
はトランジスタ)Ｑ１〜Ｑ４で構成されており、ＰＷＭ
信号によりＯＮ・ＯＦＦ制御される。２は高周波トラン
スであって、昇圧および入出力を絶縁する作用を有す
る。３は４つのダイオードをブリッジ接続した全波整流
回路であり、高周波インバータ１で得られた高周波の交
流を全波整流する。
【０００７】４はＤＣフィルタであり、高周波成分をカ
ットし、商用系統波形を全波整流した波形にする。５は
低周波インバータであり、４つのスイッチング素子(こ
こではトランジスタ)で構成されており、前段で生成し
た電圧波形を商用周波(５０／６０Ｈz)の交流に変換す
ることで、商用系統と連系して出力される。６はＡＣフ
ィルタであり、高周波成分を除くとともに、連系リアク
トルの機能をもつ。
ットし、商用系統波形を全波整流した波形にする。５は
低周波インバータであり、４つのスイッチング素子(こ
こではトランジスタ)で構成されており、前段で生成し
た電圧波形を商用周波(５０／６０Ｈz)の交流に変換す
ることで、商用系統と連系して出力される。６はＡＣフ
ィルタであり、高周波成分を除くとともに、連系リアク
トルの機能をもつ。
【０００８】７'は制御部で、高周波インバータ１と低
周波インバータ５のスイッチング動作を制御する。
周波インバータ５のスイッチング動作を制御する。
【０００９】図７は図６に示した電源装置が備える制御
部７'の具体的な構成を示すブロック図である。
部７'の具体的な構成を示すブロック図である。
【００１０】図７において、８'はデジタルシグナルプ
ロセッサ(以下、ＤＳＰという)、９'はパルス生成回
路、１０はマイコン、１１はＡ／Ｄコンバータである。
ロセッサ(以下、ＤＳＰという)、９'はパルス生成回
路、１０はマイコン、１１はＡ／Ｄコンバータである。
【００１１】ＤＳＰ８'は、この装置の出力電流のフィ
ードバック制御および瞬時値制御によるＰＷＭ信号のパ
ルス幅(ここでは、高周波インバータ１の各スイッチン
グ素子Ｑ１〜Ｑ４をＯＮさせる期間)の演算を行ってそ
のパルス幅データを一定周期Δt(図５参照)ごとにパル
ス生成回路９'へ出力するものである。
ードバック制御および瞬時値制御によるＰＷＭ信号のパ
ルス幅(ここでは、高周波インバータ１の各スイッチン
グ素子Ｑ１〜Ｑ４をＯＮさせる期間)の演算を行ってそ
のパルス幅データを一定周期Δt(図５参照)ごとにパル
ス生成回路９'へ出力するものである。
【００１２】なお、この場合のＤＳＰ８の出力電流のフ
ィードバック、および瞬時値制御によるＰＷＭ信号のパ
ルス幅演算方法については、公知の技術であるので、こ
こでの説明は省略する。
ィードバック、および瞬時値制御によるＰＷＭ信号のパ
ルス幅演算方法については、公知の技術であるので、こ
こでの説明は省略する。
【００１３】一方、パルス生成回路９'は、ＤＳＰ８'か
らのパルス幅データに基づいて高周波インバータ１に対
するＰＷＭ信号を生成して出力する。また、マイコン１
０は、商用系統と同期して折り返す低周波インバータ５
の制御および各種保護を行う。さらに、ＡＤコンバータ
１１は、制御に必要な信号を検出してディジタル変換す
る。
らのパルス幅データに基づいて高周波インバータ１に対
するＰＷＭ信号を生成して出力する。また、マイコン１
０は、商用系統と同期して折り返す低周波インバータ５
の制御および各種保護を行う。さらに、ＡＤコンバータ
１１は、制御に必要な信号を検出してディジタル変換す
る。
【００１４】上記のパルス生成回路９'は、パルス幅制
御部１０およびＰＷＭ信号出力部２０を備える。
御部１０およびＰＷＭ信号出力部２０を備える。
【００１５】パルス幅制御部１０は、高周波インバータ
１の各素子Ｑ１〜Ｑ４をＯＮさせるＰＷＭ信号のパルス
幅の期間を決定するものであって、ＤＳＰ８'から与え
られるパルス幅データをラッチするラッチ回路１４と、
ＤＳＰ８'からのラッチ信号により計時を開始するタイ
マ１５と、ラッチ回路１４の出力とタイマ１５の出力と
を比較するコンパレータ１６とからなる。
１の各素子Ｑ１〜Ｑ４をＯＮさせるＰＷＭ信号のパルス
幅の期間を決定するものであって、ＤＳＰ８'から与え
られるパルス幅データをラッチするラッチ回路１４と、
ＤＳＰ８'からのラッチ信号により計時を開始するタイ
マ１５と、ラッチ回路１４の出力とタイマ１５の出力と
を比較するコンパレータ１６とからなる。
【００１６】また、ＰＷＭ信号出力部２０は、パルス幅
制御部１２で決められたパルス幅をもつＰＷＭ信号を発
生させるもので、３つのフリップフロップ２１，２２，
２３とセレクタ２４とから構成されている。そして、上
段側の２つのフリップフロップ２１，２２はＰＷＭ信号
生成用のものであり、また、下段側に１つのフリップフ
ロップ２３は、セレクタ２４が交互にフリップフロップ
２１，２２を切り換え選択する切換信号を出力するため
のものである。
制御部１２で決められたパルス幅をもつＰＷＭ信号を発
生させるもので、３つのフリップフロップ２１，２２，
２３とセレクタ２４とから構成されている。そして、上
段側の２つのフリップフロップ２１，２２はＰＷＭ信号
生成用のものであり、また、下段側に１つのフリップフ
ロップ２３は、セレクタ２４が交互にフリップフロップ
２１，２２を切り換え選択する切換信号を出力するため
のものである。
【００１７】次に、図７に示した制御部７'におけるＰ
ＷＭ信号の生成動作について説明する。
ＷＭ信号の生成動作について説明する。
【００１８】この系統連系用の電源装置の制御部７'
は、出力電流を制御する電流制御を行なっており、この
電流制御は、ＡＣフィルタ６の出力電流を検出し、Ａ／
Ｄコンバータ１１でディジタル変換した値から、ＤＳＰ
８'でソフトウエアによりＰＷＭ信号のパルス幅を演算
するフィードバック制御を行う。
は、出力電流を制御する電流制御を行なっており、この
電流制御は、ＡＣフィルタ６の出力電流を検出し、Ａ／
Ｄコンバータ１１でディジタル変換した値から、ＤＳＰ
８'でソフトウエアによりＰＷＭ信号のパルス幅を演算
するフィードバック制御を行う。
【００１９】すなわち、ＤＳＰ８'は、出力電流の値に
基づいて各瞬時におけるＰＷＭ信号のパルス幅演算を行
い、パルス幅データを一定周期Δt(図５参照)ごとにパ
ルス生成回路９'へ出力する。ここで、ＤＳＰ８'がパル
ス幅データを出力する周波数(＝１／Δt)は、ＰＷＭ信
号の基本となるキャリア周波数に相当し、このキャリア
周波数は、ＰＷＭ信号のパルス幅が変化しても変わるこ
とはない。
基づいて各瞬時におけるＰＷＭ信号のパルス幅演算を行
い、パルス幅データを一定周期Δt(図５参照)ごとにパ
ルス生成回路９'へ出力する。ここで、ＤＳＰ８'がパル
ス幅データを出力する周波数(＝１／Δt)は、ＰＷＭ信
号の基本となるキャリア周波数に相当し、このキャリア
周波数は、ＰＷＭ信号のパルス幅が変化しても変わるこ
とはない。
【００２０】ＤＳＰ８'は、パルス生成回路９'のパルス
幅制御部１２に対してパルス幅データを出力する際に、
同時にラッチ信号を出力する。
幅制御部１２に対してパルス幅データを出力する際に、
同時にラッチ信号を出力する。
【００２１】これにより、パルス幅制御部１２のラッチ
回路１４にパルス幅データがラッチされると同時に、上
記のラッチ信号をトリガとしてタイマ１５の計時が開始
する。
回路１４にパルス幅データがラッチされると同時に、上
記のラッチ信号をトリガとしてタイマ１５の計時が開始
する。
【００２２】さらに、ＰＷＭ信号出力部２０において、
セレクタ２４により予め上側のフリップフロップ２１が
選択されているとしたならば、上記のラッチ信号により
この上側のフリップフロップ２１がセットされて、その
出力Ｑがハイレベルとなる。
セレクタ２４により予め上側のフリップフロップ２１が
選択されているとしたならば、上記のラッチ信号により
この上側のフリップフロップ２１がセットされて、その
出力Ｑがハイレベルとなる。
【００２３】なお、このフリップフロップ２１の出力Ｑ
がハイレベルになることにより、フリップフロップ２３
がリセットされるため、次にセレクタ２４は下側のフリ
ップフロップ２２を選択するように切り換わる。
がハイレベルになることにより、フリップフロップ２３
がリセットされるため、次にセレクタ２４は下側のフリ
ップフロップ２２を選択するように切り換わる。
【００２４】そして、ラッチ回路１４でラッチされてい
るパルス幅のデータとタイマ１５で計時される時間デー
タとがコンパレータ１６で比較され、両者の値が一致す
れば、先にセットされていたフリップフロップ２１がリ
セットされる。したがって、このフリップフロップ２１
からは、ＤＳＰ８から与えられるパルス幅データに相当
するＯＮ時間をもつＰＷＭ信号が高周波インバータ１の
スイッチング素子Ｑ１，Ｑ４に対して出力される。
るパルス幅のデータとタイマ１５で計時される時間デー
タとがコンパレータ１６で比較され、両者の値が一致す
れば、先にセットされていたフリップフロップ２１がリ
セットされる。したがって、このフリップフロップ２１
からは、ＤＳＰ８から与えられるパルス幅データに相当
するＯＮ時間をもつＰＷＭ信号が高周波インバータ１の
スイッチング素子Ｑ１，Ｑ４に対して出力される。
【００２５】そして、Δtの期間が経過すれば、ＤＳＰ
８'は、再びパルス生成回路９'のパルス幅制御部１２に
対してパルス幅データとラッチ信号とを同時に出力す
る。
８'は、再びパルス生成回路９'のパルス幅制御部１２に
対してパルス幅データとラッチ信号とを同時に出力す
る。
【００２６】したがって、このときには、ＰＷＭ信号出
力部２０の下側のフリップフロップ２２からパルス幅デ
ータに相当するＯＮ幅の時間をもつＰＷＭ信号が高周波
インバータ１のスイッチング素子Ｑ２，Ｑ３に対して出
力される。
力部２０の下側のフリップフロップ２２からパルス幅デ
ータに相当するＯＮ幅の時間をもつＰＷＭ信号が高周波
インバータ１のスイッチング素子Ｑ２，Ｑ３に対して出
力される。
【００２７】このようにして、高周波インバータ１の各
スイッチング素子Ｑ１〜Ｑ４は、ＰＷＭ信号のキャリア
周波数に相当する周波数でもってパルス幅を時系列的に
変化しながらスイッチングされることになる。
スイッチング素子Ｑ１〜Ｑ４は、ＰＷＭ信号のキャリア
周波数に相当する周波数でもってパルス幅を時系列的に
変化しながらスイッチングされることになる。
【００２８】
【発明が解決しようする課題】しかしながら、図７に示
した上記の制御部７'の構成では、次のような問題があ
る。
した上記の制御部７'の構成では、次のような問題があ
る。
【００２９】電源装置全体の小型化を図るためには、高
周波インバータ１のスイッチング素子Ｑ１〜Ｑ４をＯＮ
・ＯＦＦする周波数を上昇させて高周波トランス２を一
層小型化できればよいが、そのためには、ＰＷＭ信号の
キャリア周波数を高くする必要がある。
周波インバータ１のスイッチング素子Ｑ１〜Ｑ４をＯＮ
・ＯＦＦする周波数を上昇させて高周波トランス２を一
層小型化できればよいが、そのためには、ＰＷＭ信号の
キャリア周波数を高くする必要がある。
【００３０】ここで、ＰＷＭ信号のパルス幅演算を全て
ソフトウェアで行う場合、所要の演算結果を得てＰＷＭ
信号を出力するまでには、ソフトウェア処理速度の上で
限界があり、それ以上の高いキャリア周波数に設定する
ことができない。
ソフトウェアで行う場合、所要の演算結果を得てＰＷＭ
信号を出力するまでには、ソフトウェア処理速度の上で
限界があり、それ以上の高いキャリア周波数に設定する
ことができない。
【００３１】また、キャリア周波数を高くするために、
ＰＷＭ信号のパルス幅演算を全てハードウェアでもって
実現させる場合、現状よりも回路規模が大きくなり、装
置の小型化を十分図ることができない。
ＰＷＭ信号のパルス幅演算を全てハードウェアでもって
実現させる場合、現状よりも回路規模が大きくなり、装
置の小型化を十分図ることができない。
【００３２】本発明は、このような課題を解決するため
になされたもので、従来の回路構成に対して、若干のソ
フトウェアの変更とハードウェアを追加するだけで、高
周波インバータに加えるＰＷＭ信号のキャリア周波数を
十分に高くできるようにして、装置全体の小型化が図れ
るようにすることを課題とする。
になされたもので、従来の回路構成に対して、若干のソ
フトウェアの変更とハードウェアを追加するだけで、高
周波インバータに加えるＰＷＭ信号のキャリア周波数を
十分に高くできるようにして、装置全体の小型化が図れ
るようにすることを課題とする。
【００３３】
【課題を解決するための手段】本発明は、上記の課題を
解決するため、ＰＷＭ信号のキャリア周波数に対応した
１周期ごとにパルス幅演算を行い、この演算結果に基づ
くパルス幅を有するＰＷＭ信号を生成し、このＰＷＭ信
号によってスイッチング素子をＯＮ・ＯＦＦする電源装
置において、次のようにしている。
解決するため、ＰＷＭ信号のキャリア周波数に対応した
１周期ごとにパルス幅演算を行い、この演算結果に基づ
くパルス幅を有するＰＷＭ信号を生成し、このＰＷＭ信
号によってスイッチング素子をＯＮ・ＯＦＦする電源装
置において、次のようにしている。
【００３４】すなわち、請求項１記載の発明では、パル
ス幅演算手段、パルス幅制御手段、周波数制御手段を持
ち、前記演算手段は、キャリア周波数の１／Ｎの周波数
データを予め設定しておき、前記周波数制御手段に出力
し、ＰＷＭ信号を前記１周期毎にパルス幅演算を行い、
複数パルスに逓倍し、パルス幅制御手段にパルス幅デー
タを出力するものであり、前記パルス幅制御手段は与え
られたパルス幅データによりスイッチングパルスを生成
し、前記周波数制御手段は、周波数データに応じ、周波
数を監視している。
ス幅演算手段、パルス幅制御手段、周波数制御手段を持
ち、前記演算手段は、キャリア周波数の１／Ｎの周波数
データを予め設定しておき、前記周波数制御手段に出力
し、ＰＷＭ信号を前記１周期毎にパルス幅演算を行い、
複数パルスに逓倍し、パルス幅制御手段にパルス幅デー
タを出力するものであり、前記パルス幅制御手段は与え
られたパルス幅データによりスイッチングパルスを生成
し、前記周波数制御手段は、周波数データに応じ、周波
数を監視している。
【００３５】また、請求項２記載の発明では、ＰＷＭ信
号のキャリア周波数に対応した１周期毎にパルス幅演算
を行い、この演算結果に基づくパルス幅を有するＰＷＭ
信号を生成し、このＰＷＭ信号によってスイッチング素
子をＯＮ・ＯＦＦする電源装置において、前記パルス幅
演算によって得られるＰＷＭ信号を前記１周期ごとに複
数パルスに逓倍し、この逓倍したＰＷＭ信号を前記各ス
イッチング素子に出力する周波数変換手段と、前記逓倍
した信号の出力期間中にＰＷＭ信号のキャリア周波数が
変化して周期が伸びた場合には、前記逓倍された信号の
出力後、次回のＰＷＭ信号のパルス幅演算結果が出るま
での期間は、前記スイッチング素子をすべてオフ状態に
する動作中断手段を備えることを特徴としている。
号のキャリア周波数に対応した１周期毎にパルス幅演算
を行い、この演算結果に基づくパルス幅を有するＰＷＭ
信号を生成し、このＰＷＭ信号によってスイッチング素
子をＯＮ・ＯＦＦする電源装置において、前記パルス幅
演算によって得られるＰＷＭ信号を前記１周期ごとに複
数パルスに逓倍し、この逓倍したＰＷＭ信号を前記各ス
イッチング素子に出力する周波数変換手段と、前記逓倍
した信号の出力期間中にＰＷＭ信号のキャリア周波数が
変化して周期が伸びた場合には、前記逓倍された信号の
出力後、次回のＰＷＭ信号のパルス幅演算結果が出るま
での期間は、前記スイッチング素子をすべてオフ状態に
する動作中断手段を備えることを特徴としている。
【００３６】さらに、請求項３記載の発明では、請求項
１または請求項２記載の電源装置において、前記逓倍し
た信号の出力期間中にＰＷＭ信号のキャリア周波数が変
化して周期が伸びた場合には、前記逓倍された信号の出
力後、次回のＰＷＭ信号のパルス幅演算結果が出るまで
の期間は、前記スイッチング素子をすべてオフ状態にす
る動作中断手段を備えている。
１または請求項２記載の電源装置において、前記逓倍し
た信号の出力期間中にＰＷＭ信号のキャリア周波数が変
化して周期が伸びた場合には、前記逓倍された信号の出
力後、次回のＰＷＭ信号のパルス幅演算結果が出るまで
の期間は、前記スイッチング素子をすべてオフ状態にす
る動作中断手段を備えている。
【００３７】この構成によれば、ソフトウェアに基づく
ＰＷＭ信号のパルス幅演算が比較的遅くても、高いキャ
リア周波数をもつＰＷＭ信号を生成させることが可能と
なり、電源装置の小型化を実現することができる。
ＰＷＭ信号のパルス幅演算が比較的遅くても、高いキャ
リア周波数をもつＰＷＭ信号を生成させることが可能と
なり、電源装置の小型化を実現することができる。
【００３８】
【発明の実施の形態】この実施形態の系統連系用の電源
装置の全体構成は、図７に示したものと基本的に同じで
あるが、制御部７の部分の構成が従来のものと相違して
いる。したがって、ここでは、制御部７の内容について
図１に基づいて詳しく説明する。
装置の全体構成は、図７に示したものと基本的に同じで
あるが、制御部７の部分の構成が従来のものと相違して
いる。したがって、ここでは、制御部７の内容について
図１に基づいて詳しく説明する。
【００３９】図１は、この実施形態の系統連系用の電源
装置が備える制御部７の具体的な構成を示すブロック図
であり、図７に示した従来技術に対応する部分には同一
の符号を付す。
装置が備える制御部７の具体的な構成を示すブロック図
であり、図７に示した従来技術に対応する部分には同一
の符号を付す。
【００４０】図１において、７は制御部の全体を示し、
８はＤＳＰ、９はパルス生成回路、１０はマイコン、１
１はＡ／Ｄコンバータである。なお、マイコン１０およ
びＡＤコンバータ１１の構成は、図７に示した従来技術
の場合と同様であるから、ここでは詳しい説明は省略す
る。
８はＤＳＰ、９はパルス生成回路、１０はマイコン、１
１はＡ／Ｄコンバータである。なお、マイコン１０およ
びＡＤコンバータ１１の構成は、図７に示した従来技術
の場合と同様であるから、ここでは詳しい説明は省略す
る。
【００４１】ＤＳＰ８は、従来と同様に、電源装置の出
力電流のフィードバック制御および瞬時値制御によるＰ
ＷＭ信号のパルス幅演算を行うが、この場合、従来の演
算により得られるパルス幅ΔＷのデータをさらにＮ等分
したデータ(すなわちΔＷ／Ｎのデータ)を最終的な演算
結果として出力する。すなわち、ΔＷ／Ｎをパルス幅デ
ータとして出力する。ただし、このパルス幅データΔＷ
／Ｎは、従来と同様、キャリア周波数に対応する一定周
期Δtごとにパルス生成回路９へ出力される。したがっ
て、ＤＳＰ８のパルス幅演算処理としては、従来構成の
ものに対して１／Ｎの割り算処理フローを追加するだけ
で済む。
力電流のフィードバック制御および瞬時値制御によるＰ
ＷＭ信号のパルス幅演算を行うが、この場合、従来の演
算により得られるパルス幅ΔＷのデータをさらにＮ等分
したデータ(すなわちΔＷ／Ｎのデータ)を最終的な演算
結果として出力する。すなわち、ΔＷ／Ｎをパルス幅デ
ータとして出力する。ただし、このパルス幅データΔＷ
／Ｎは、従来と同様、キャリア周波数に対応する一定周
期Δtごとにパルス生成回路９へ出力される。したがっ
て、ＤＳＰ８のパルス幅演算処理としては、従来構成の
ものに対して１／Ｎの割り算処理フローを追加するだけ
で済む。
【００４２】さらに、ＤＳＰ８は、一定周期Δtを１／
Ｎした値を周波数データとして、また、Ｎの値を一定周
期Δt内のパルス出力回数データとしてそれぞれパルス
生成回路９へ出力する。
Ｎした値を周波数データとして、また、Ｎの値を一定周
期Δt内のパルス出力回数データとしてそれぞれパルス
生成回路９へ出力する。
【００４３】パルス生成回路９は、ＤＳＰ８から与えら
れる各データΔＷ／Ｎ，Δt／Ｎ、Ｎに基づいて高周波
インバータ１に対するＰＷＭ信号を生成するもので、パ
ルス幅制御部１２、周波数制御部１３、ＰＷＭ信号出力
部２０、オアゲート２７および動作中断手段３０を備え
る。
れる各データΔＷ／Ｎ，Δt／Ｎ、Ｎに基づいて高周波
インバータ１に対するＰＷＭ信号を生成するもので、パ
ルス幅制御部１２、周波数制御部１３、ＰＷＭ信号出力
部２０、オアゲート２７および動作中断手段３０を備え
る。
【００４４】パルス生成回路９を構成する上記のパルス
幅制御部１２およびＰＷＭ信号出力部２０の基本的な内
容は、それぞれ図７に示した従来技術の場合と同じであ
る。
幅制御部１２およびＰＷＭ信号出力部２０の基本的な内
容は、それぞれ図７に示した従来技術の場合と同じであ
る。
【００４５】すなわち、パルス幅制御部１２は、ＤＳＰ
８から与えられるパルス幅データΔＷ／Ｎをラッチする
ラッチ回路１４と、ＤＳＰ８からのラッチ信号により計
時を開始するタイマ１５と、ラッチ回路１４の出力とタ
イマ１５の出力とを比較するコンパレータ１６とからな
る。また、ＰＷＭ信号出力部２０は、３つのフリップフ
ロップ２１，２２，２３と、セレクタ２４とからなる。
８から与えられるパルス幅データΔＷ／Ｎをラッチする
ラッチ回路１４と、ＤＳＰ８からのラッチ信号により計
時を開始するタイマ１５と、ラッチ回路１４の出力とタ
イマ１５の出力とを比較するコンパレータ１６とからな
る。また、ＰＷＭ信号出力部２０は、３つのフリップフ
ロップ２１，２２，２３と、セレクタ２４とからなる。
【００４６】周波数制御部１３は、従来のキャリア周波
数に対応する一定周期ΔtをＮ等分した期間(＝Δt／Ｎ)
を監視するもので、ＤＳＰ８から与えられる周波数デー
タΔt／Ｎをラッチするラッチ回路１７と、ＤＳＰ８か
らのラッチ信号により計時を開始するタイマ１８と、ラ
ッチ回路１７の出力とタイマ１８の出力とを比較するコ
ンパレータ１９とからなる。
数に対応する一定周期ΔtをＮ等分した期間(＝Δt／Ｎ)
を監視するもので、ＤＳＰ８から与えられる周波数デー
タΔt／Ｎをラッチするラッチ回路１７と、ＤＳＰ８か
らのラッチ信号により計時を開始するタイマ１８と、ラ
ッチ回路１７の出力とタイマ１８の出力とを比較するコ
ンパレータ１９とからなる。
【００４７】そして、上記のＤＳＰ８および周波数制御
部１３によって、特許請求の範囲における周波数変換手
段が構成されている。
部１３によって、特許請求の範囲における周波数変換手
段が構成されている。
【００４８】一方、動作中断手段３０は、ＰＷＭ信号の
基本となるキャリア周波数が変化して周期が伸びた場合
には、次回のＰＷＭ信号のパルス幅演算結果が出るまで
の期間中、高周波インバータ１の各スイッチング素子Ｑ
１〜Ｑ４をすべてオフ状態にするものであって、ＤＳＰ
８から与えられるパルス出力回数データＮをラッチする
ラッチ回路３１と、パルス幅制御部１２のコンパレータ
１６からの一致信号出力をカウントするカウンタ３２
と、ラッチ回路３１とカウンタ３２の出力とを比較する
コンパレータ３３と、ＤＳＰ８からパルス幅制御部１２
に出力されるラッチ信号によりセットされ、コンパレー
タ３３の出力によりリセットされるフリップフロップ３
４と、このフリップフロップ３４のリセット出力により
ＰＷＭ信号出力部２０からのＰＷＭ信号出力を中断する
ための２つのアンドゲート２５，２６とからなる。
基本となるキャリア周波数が変化して周期が伸びた場合
には、次回のＰＷＭ信号のパルス幅演算結果が出るまで
の期間中、高周波インバータ１の各スイッチング素子Ｑ
１〜Ｑ４をすべてオフ状態にするものであって、ＤＳＰ
８から与えられるパルス出力回数データＮをラッチする
ラッチ回路３１と、パルス幅制御部１２のコンパレータ
１６からの一致信号出力をカウントするカウンタ３２
と、ラッチ回路３１とカウンタ３２の出力とを比較する
コンパレータ３３と、ＤＳＰ８からパルス幅制御部１２
に出力されるラッチ信号によりセットされ、コンパレー
タ３３の出力によりリセットされるフリップフロップ３
４と、このフリップフロップ３４のリセット出力により
ＰＷＭ信号出力部２０からのＰＷＭ信号出力を中断する
ための２つのアンドゲート２５，２６とからなる。
【００４９】次に、上記構成の電源装置の制御部７にお
けるパルス制御動作について、図２および図３に示すタ
イミングチャートを参照して説明する。なお、ここで
は、パルス出力回数データＮ＝４に設定した場合につい
て説明する。
けるパルス制御動作について、図２および図３に示すタ
イミングチャートを参照して説明する。なお、ここで
は、パルス出力回数データＮ＝４に設定した場合につい
て説明する。
【００５０】ＤＳＰ８は、予め、パルス生成回路９の周
波数制御部１３のラッチ回路１７に周波数データΔt／
Ｎ(ただし、Ｎ＝４)を、また、動作中断手段３０のラッ
チ回路３１にパルス出力回数データＮ(ただし、Ｎ＝４)
をそれぞれラッチ信号と共に出力する。
波数制御部１３のラッチ回路１７に周波数データΔt／
Ｎ(ただし、Ｎ＝４)を、また、動作中断手段３０のラッ
チ回路３１にパルス出力回数データＮ(ただし、Ｎ＝４)
をそれぞれラッチ信号と共に出力する。
【００５１】したがって、周波数制御部１３のラッチ回
路１７には周波数データΔt／４が、動作中断手段３０
のラッチ回路３１にはパルス出力回数データＮ＝４がそ
れぞれラッチされる。
路１７には周波数データΔt／４が、動作中断手段３０
のラッチ回路３１にはパルス出力回数データＮ＝４がそ
れぞれラッチされる。
【００５２】さらに、ＤＳＰ８は、電源装置の出力電流
のフィードバック制御および瞬時値制御によるＰＷＭ信
号のパルス幅演算により得られるパルス幅ΔＷのデータ
をＮ(＝４)等分して最終的なパルス幅データΔＷ／４と
し、このパルス幅データΔＷ／４を一定周期Δtごとに
パルス生成回路９のパルス幅制御部１２に出力する。図
２の例では、時刻t0，t8，…のたびにパルス幅データΔ
Ｗ／４が出力される。
のフィードバック制御および瞬時値制御によるＰＷＭ信
号のパルス幅演算により得られるパルス幅ΔＷのデータ
をＮ(＝４)等分して最終的なパルス幅データΔＷ／４と
し、このパルス幅データΔＷ／４を一定周期Δtごとに
パルス生成回路９のパルス幅制御部１２に出力する。図
２の例では、時刻t0，t8，…のたびにパルス幅データΔ
Ｗ／４が出力される。
【００５３】ＤＳＰ８は、パルス幅制御部１２に対して
このパルス幅データΔＷ／４を出力する際に、同時にラ
ッチ信号を出力するので、パルス幅制御部１２のラッチ
回路１４にパルス幅データΔＷ／４がラッチされると同
時に、上記のラッチ信号がオアゲート２７を経由してパ
ルス幅制御部１２と周波数制御部１３の各タイマ１５，
１８に加わるため、これをトリガとして両タイマ１５，
１８が同時に計時を開始する(たとえば、図２の時刻
t0)。
このパルス幅データΔＷ／４を出力する際に、同時にラ
ッチ信号を出力するので、パルス幅制御部１２のラッチ
回路１４にパルス幅データΔＷ／４がラッチされると同
時に、上記のラッチ信号がオアゲート２７を経由してパ
ルス幅制御部１２と周波数制御部１３の各タイマ１５，
１８に加わるため、これをトリガとして両タイマ１５，
１８が同時に計時を開始する(たとえば、図２の時刻
t0)。
【００５４】さらに、ＰＷＭ信号出力部２０において、
セレクタ２４により予め上側のフリップフロップ２１が
選択されているとしたならば、上記のラッチ信号により
この上側のフリップフロップ２１がセットされて、その
出力Ｑがハイレベルとなる。
セレクタ２４により予め上側のフリップフロップ２１が
選択されているとしたならば、上記のラッチ信号により
この上側のフリップフロップ２１がセットされて、その
出力Ｑがハイレベルとなる。
【００５５】なお、このフリップフロップ２１の出力Ｑ
がハイレベルになることにより、フリップフロップ２３
がリセットされるため、次にセレクタ２４は下側のフリ
ップフロップ２２を選択するように切り換わる。
がハイレベルになることにより、フリップフロップ２３
がリセットされるため、次にセレクタ２４は下側のフリ
ップフロップ２２を選択するように切り換わる。
【００５６】そして、パルス幅制御部１２のラッチ回路
１４でラッチされているパルス幅データΔＷ／４とタイ
マ１５で計時される時間とがコンパレータ１６で比較さ
れ、両者の値が一致すれば、先にセットされていたフリ
ップフロップ２１がリセットされる(たとえば、図２の
時刻t1)。したがって、このフリップフロップ２１から
は、ＤＳＰ８から与えられるパルス幅データΔＷ／４に
相当するＯＮ時間をもつＰＷＭ信号が高周波インバータ
１のスイッチング素子Ｑ１，Ｑ４に対して出力される。
１４でラッチされているパルス幅データΔＷ／４とタイ
マ１５で計時される時間とがコンパレータ１６で比較さ
れ、両者の値が一致すれば、先にセットされていたフリ
ップフロップ２１がリセットされる(たとえば、図２の
時刻t1)。したがって、このフリップフロップ２１から
は、ＤＳＰ８から与えられるパルス幅データΔＷ／４に
相当するＯＮ時間をもつＰＷＭ信号が高周波インバータ
１のスイッチング素子Ｑ１，Ｑ４に対して出力される。
【００５７】一方、周波数制御部１３では、ラッチ回路
１７でラッチされている周波数データΔt／４とタイマ
１８で計時される時間とがコンパレータ１９で比較さ
れ、両者の値が一致すれば、コンパレータ１９から一致
信号が出力される。
１７でラッチされている周波数データΔt／４とタイマ
１８で計時される時間とがコンパレータ１９で比較さ
れ、両者の値が一致すれば、コンパレータ１９から一致
信号が出力される。
【００５８】ここで、常にΔＷ＜Δtであるので、この
コンパレータ１９から一致信号が出力されるタイミング
は、パルス幅制御部１２のコンパレータ１６から一致信
号が出力された後になる(たとえば、図２の時刻t2)。
コンパレータ１９から一致信号が出力されるタイミング
は、パルス幅制御部１２のコンパレータ１６から一致信
号が出力された後になる(たとえば、図２の時刻t2)。
【００５９】このコンパレータ１９からの一致信号は、
オアゲート２７を介してパルス幅制御部１２および周波
数制御部１３の各タイマ１５，１８に加わるため、両タ
イマ一１５，１８が同時にクリアされて再度計時を開始
する。さらに、この一致信号は、ＰＷＭ信号出力部２０
のセレクタ２４を介して他方のフリップフロップ２２に
加わるため、このフリップフロップ２２がセットされ
て、その出力Ｑがハイレベルとなる(図２の時刻t2)。
オアゲート２７を介してパルス幅制御部１２および周波
数制御部１３の各タイマ１５，１８に加わるため、両タ
イマ一１５，１８が同時にクリアされて再度計時を開始
する。さらに、この一致信号は、ＰＷＭ信号出力部２０
のセレクタ２４を介して他方のフリップフロップ２２に
加わるため、このフリップフロップ２２がセットされ
て、その出力Ｑがハイレベルとなる(図２の時刻t2)。
【００６０】そして、フリップフロップ２２がセットさ
れてから、パルス幅制御部１２のタイマ１５で計時され
る時間がラッチ回路１４にラッチされているパルス幅デ
ータΔＷ／４に一致すれば、再びコンパレータ１６から
一致信号が出力されるため、このフリップフロップ２２
はリセットされる(たとえば、図２の時刻t3)。
れてから、パルス幅制御部１２のタイマ１５で計時され
る時間がラッチ回路１４にラッチされているパルス幅デ
ータΔＷ／４に一致すれば、再びコンパレータ１６から
一致信号が出力されるため、このフリップフロップ２２
はリセットされる(たとえば、図２の時刻t3)。
【００６１】よって、このフリップフロップ２２から
は、ＤＳＰ８から与えられるパルス幅データΔＷ／４に
相当するＯＮ時間をもつＰＷＭ信号が高周波インバータ
１のスイッチング素子Ｑ２，Ｑ３に対して出力される。
は、ＤＳＰ８から与えられるパルス幅データΔＷ／４に
相当するＯＮ時間をもつＰＷＭ信号が高周波インバータ
１のスイッチング素子Ｑ２，Ｑ３に対して出力される。
【００６２】そして、Δt／４の期間が経過すれば、再
度、周波数制御部１３のコンパレータ１９からは一致信
号が出力され両タイマ一１５，１８が同時にクリアされ
て再度計時を開始する(図２の時刻t4)。
度、周波数制御部１３のコンパレータ１９からは一致信
号が出力され両タイマ一１５，１８が同時にクリアされ
て再度計時を開始する(図２の時刻t4)。
【００６３】以上の動作は、ＤＳＰ８からパルス幅デー
タΔＷ／４のラッチ信号が次に入力されるまで(図２の
時刻t8まで)繰り返される。
タΔＷ／４のラッチ信号が次に入力されるまで(図２の
時刻t8まで)繰り返される。
【００６４】このように、ＤＳＰ８が出力するパルス幅
データは、従来のＰＷＭ信号のパルス幅演算結果の１／
Ｎ倍(ここでは１／４倍)であり、よって、ＰＷＭ信号の
各一定期間Δt内のキャリア周波数は、従来のＮ倍(ここ
では４倍)となる。
データは、従来のＰＷＭ信号のパルス幅演算結果の１／
Ｎ倍(ここでは１／４倍)であり、よって、ＰＷＭ信号の
各一定期間Δt内のキャリア周波数は、従来のＮ倍(ここ
では４倍)となる。
【００６５】ところで、ＰＷＭ信号の基本となるキャリ
ア周波数が変化して周期が伸びた場合(図３のΔtの期間
よりもα分だけ長くなった場合)には、ＤＳＰ８からパ
ルス幅制御部１２に対して出力されるラッチ信号のタイ
ミングも図３の時刻taから時刻tbに変更される。このと
きには、ＰＷＭ信号をＮ回(ここでは４回)出力した後、
ＤＳＰ８から次回のラッチ信号が出力されるまでの間
は、高周波インバータ１のスイッチング素子Ｑ１〜Ｑ４
をすべてオフ状態で待機させて、設定回数以上のＰＷＭ
信号が出力されないようにする必要がある。そのため
に、この実施形態では、動作中断手段３０が設けられて
いる。
ア周波数が変化して周期が伸びた場合(図３のΔtの期間
よりもα分だけ長くなった場合)には、ＤＳＰ８からパ
ルス幅制御部１２に対して出力されるラッチ信号のタイ
ミングも図３の時刻taから時刻tbに変更される。このと
きには、ＰＷＭ信号をＮ回(ここでは４回)出力した後、
ＤＳＰ８から次回のラッチ信号が出力されるまでの間
は、高周波インバータ１のスイッチング素子Ｑ１〜Ｑ４
をすべてオフ状態で待機させて、設定回数以上のＰＷＭ
信号が出力されないようにする必要がある。そのため
に、この実施形態では、動作中断手段３０が設けられて
いる。
【００６６】次に、この動作中断手段３０の動作につい
てさらに詳しく説明する。
てさらに詳しく説明する。
【００６７】前述のように、ＤＳＰ８によって動作中断
手段３０のラッチ回路３１にはパルス出力回数データＮ
＝４が予めラッチされている。
手段３０のラッチ回路３１にはパルス出力回数データＮ
＝４が予めラッチされている。
【００６８】また、ＤＳＰ８からパルス幅制御部１２に
対してパルス幅データのラッチ信号が出力されたとき
(たとえば、図２のt0，t8，…)に、フリップフロップ３
４がセットされてアンドゲート２５，２６が開かれる。
対してパルス幅データのラッチ信号が出力されたとき
(たとえば、図２のt0，t8，…)に、フリップフロップ３
４がセットされてアンドゲート２５，２６が開かれる。
【００６９】そして、パルス幅制御部１２のコンパレー
タ１６から一致信号が出力されるたびに、カウンタ３２
はこの一致信号を順次カウントし、そのカウント値がコ
ンパレータ３３に与えられる。コンパレータ３３は、ラ
ッチ回路３１のパルス出力回数データＮとカウンタ３２
のカウント値とを比較し、両者が一致したとき(この例
では、Ｎ＝４になったとき)に一致信号を出力する。こ
の一致信号によりフリップフロップ３４がリセットされ
るため、アンドゲート２５，２６が閉じる。
タ１６から一致信号が出力されるたびに、カウンタ３２
はこの一致信号を順次カウントし、そのカウント値がコ
ンパレータ３３に与えられる。コンパレータ３３は、ラ
ッチ回路３１のパルス出力回数データＮとカウンタ３２
のカウント値とを比較し、両者が一致したとき(この例
では、Ｎ＝４になったとき)に一致信号を出力する。こ
の一致信号によりフリップフロップ３４がリセットされ
るため、アンドゲート２５，２６が閉じる。
【００７０】したがって、Δtの期間内に４つのＰＷＭ
信号が出力された後は、ＤＳＰ８からパルス幅制御部１
２に対して次のパルス幅データのラッチ信号が出力され
るまでの間は、高周波インバータ１のスイッチング素子
Ｑ１〜Ｑ４はすべてオフ状態で待機されることになる。
信号が出力された後は、ＤＳＰ８からパルス幅制御部１
２に対して次のパルス幅データのラッチ信号が出力され
るまでの間は、高周波インバータ１のスイッチング素子
Ｑ１〜Ｑ４はすべてオフ状態で待機されることになる。
【００７１】なお、図４に示すように、ＤＳＰ８がパル
ス幅データを出力するキャリア周波数が変化して、周期
が短くなった場合(図４のΔtの期間よりもβ分だけ長く
なった場合)には、ＤＳＰ８からパルス幅制御部１２に
対して出力されるラッチ信号のタイミングも図４の時刻
taから時刻tcに変更されるが、このときには、ＰＷＭ信
号をＮ回(ここでは４回)出力していなくても、ＤＳＰ８
から更新されたパルス幅データおよびラッチ信号が出力
されることで再スタートとなり、瞬時にＰＷＭ制御に反
映されることになる。
ス幅データを出力するキャリア周波数が変化して、周期
が短くなった場合(図４のΔtの期間よりもβ分だけ長く
なった場合)には、ＤＳＰ８からパルス幅制御部１２に
対して出力されるラッチ信号のタイミングも図４の時刻
taから時刻tcに変更されるが、このときには、ＰＷＭ信
号をＮ回(ここでは４回)出力していなくても、ＤＳＰ８
から更新されたパルス幅データおよびラッチ信号が出力
されることで再スタートとなり、瞬時にＰＷＭ制御に反
映されることになる。
【００７２】このように、この実施形態によれば、ソフ
トウェアに基づくＰＷＭ信号のパルス幅演算が比較的遅
くても、このＰＷＭ信号の演算結果からパルス幅データ
を分割することで、ＰＷＭ信号のキャリア周波数をＮ逓
倍した高い周波数で各スイッチング素子を制御すること
が可能となり、電源装置の小型化を図ることができる。
トウェアに基づくＰＷＭ信号のパルス幅演算が比較的遅
くても、このＰＷＭ信号の演算結果からパルス幅データ
を分割することで、ＰＷＭ信号のキャリア周波数をＮ逓
倍した高い周波数で各スイッチング素子を制御すること
が可能となり、電源装置の小型化を図ることができる。
【００７３】なお、この実施形態では、パルス出力回数
データとしてＮ＝４に設定した場合について説明した
が、これに限定されるものではない。Ｎを２以上の整数
にすれば、ＤＳＰ８の演算が簡単になるが、正の実数で
あってもよい。
データとしてＮ＝４に設定した場合について説明した
が、これに限定されるものではない。Ｎを２以上の整数
にすれば、ＤＳＰ８の演算が簡単になるが、正の実数で
あってもよい。
【００７４】さらに、この実施形態では、本発明を系統
連系用の高周波トランス絶縁方式の電源装置に適用した
場合について説明したが、本発明はこれに限定されるも
のではなく、たとえば、ＤＣ／ＤＣコンバータのような
電源装置についても適用可能である。
連系用の高周波トランス絶縁方式の電源装置に適用した
場合について説明したが、本発明はこれに限定されるも
のではなく、たとえば、ＤＣ／ＤＣコンバータのような
電源装置についても適用可能である。
【００７５】
【発明の効果】本発明によれば、次の効果を奏する。
【００７６】(１) 請求項１記載の発明では、従来の回
路構成に対して、若干のソフトウェアの変更とハードウ
ェアを追加するだけで、ソフトウェアに基づくＰＷＭ信
号のパルス幅演算が比較的遅くても、このＰＷＭ信号の
演算結果からパルス幅データを分割して、ＰＷＭ信号の
キャリア周波数をＮ逓倍した高い周波数で各スイッチン
グ素子を制御することが可能となり、電源装置の小型化
を図ることができる。
路構成に対して、若干のソフトウェアの変更とハードウ
ェアを追加するだけで、ソフトウェアに基づくＰＷＭ信
号のパルス幅演算が比較的遅くても、このＰＷＭ信号の
演算結果からパルス幅データを分割して、ＰＷＭ信号の
キャリア周波数をＮ逓倍した高い周波数で各スイッチン
グ素子を制御することが可能となり、電源装置の小型化
を図ることができる。
【００７７】請求項２記載の発明では、ＰＷＭ信号の基
本となるキャリア周波数が変化して周期が伸びた場合に
は、スイッチング素子が全てＯＦＦ状態で待機され、初
期の回数分しかスイッチング動作をしないので、電源装
置の出力変動を抑えることができる。
本となるキャリア周波数が変化して周期が伸びた場合に
は、スイッチング素子が全てＯＦＦ状態で待機され、初
期の回数分しかスイッチング動作をしないので、電源装
置の出力変動を抑えることができる。
【００７８】
【図１】本発明の実施形態に係る系統連系用の電源装置
が備える制御部の具体的な構成を示すブロック図
が備える制御部の具体的な構成を示すブロック図
【図２】図１の制御部におけるパルス制御動作の説明に
供するタイミングチャート
供するタイミングチャート
【図３】ＰＷＭ信号の基本となるキャリア周波数が変化
して周期が伸びた場合の動作中断手段の制御動作を説明
するためのタイミングチャート
して周期が伸びた場合の動作中断手段の制御動作を説明
するためのタイミングチャート
【図４】ＰＷＭ信号の基本となるキャリア周波数が変化
して周期が短くなった場合の動作中断手段の制御動作を
説明するためのタイミングチャート
して周期が短くなった場合の動作中断手段の制御動作を
説明するためのタイミングチャート
【図５】ＰＷＭ制御動作の波形図
【図６】系統連系用の電源装置の全体を示す構成図
【図７】図６の電源装置が備える従来の制御部の具体的
な構成を示すブロック図
な構成を示すブロック図
１…高周波インバータ、２…トランス、３…全波整流回
路、４…ＤＣフィルタ、５…低周波インバータ、６…Ａ
Ｃフィルタ、７…制御部、８…ＤＳＰ、９…パルス生成
回路、１０…マイコン、１１…ＡＤコンバータ、１２…
パルス幅制御部、１３…周波数制御部、２０…ＰＷＭ信
号出力部、３０…動作中断手段。
路、４…ＤＣフィルタ、５…低周波インバータ、６…Ａ
Ｃフィルタ、７…制御部、８…ＤＳＰ、９…パルス生成
回路、１０…マイコン、１１…ＡＤコンバータ、１２…
パルス幅制御部、１３…周波数制御部、２０…ＰＷＭ信
号出力部、３０…動作中断手段。
Claims (2)
- 【請求項１】 ＰＷＭ信号のキャリア周波数に対応した
１周期毎にパルス幅演算を行い、この演算結果に基づく
パルス幅を有するＰＷＭ信号によってスイッチング素子
をＯＮ・ＯＦＦする電源装置において、パルス幅演算手段、パルス幅制御手段、周波数制御手段
を持ち、 前記演算手段は、キャリア周波数の１／Ｎの周波数デー
タを予め設定しておき、前記周波数制御手段に出力し、
ＰＷＭ信号を前記１周期毎にパルス幅演算を行い、複数
パルスに逓倍し、パルス幅制御手段にパルス幅データを
出力するものであり、 前記パルス幅制御手段は与えられたパルス幅データによ
りスイッチングパルスを生成し、前記周波数制御手段は、周波数データに応じ、周波数を
監視することを特徴とする電源装置。 - 【請求項２】ＰＷＭ信号のキャリア周波数に対応した１
周期毎にパルス幅演算を行い、この演算結果に基づくパ
ルス幅を有するＰＷＭ信号を生成し、このＰＷＭ信号に
よってスイッチング素子をＯＮ・ＯＦＦする電源装置に
おいて、 前記パルス幅演算によって得られるＰＷＭ信号を前記１
周期ごとに複数パルスに逓倍し、この逓倍したＰＷＭ信
号を前記各スイッチング素子に出力する周波数変換手段
と、 前記逓倍した信号の出力期間中にＰＷＭ信号のキャリア
周波数が変化して周期が伸びた場合には、前記逓倍され
た信号の出力後、次回のＰＷＭ信号のパルス幅演算結果
が出るまでの期間は、前記スイッチング素子をすべてオ
フ状態にする動作中断手段を 備えることを特徴とする電
源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11475498A JP3398859B2 (ja) | 1998-04-24 | 1998-04-24 | 電源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11475498A JP3398859B2 (ja) | 1998-04-24 | 1998-04-24 | 電源装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11308872A JPH11308872A (ja) | 1999-11-05 |
| JP3398859B2 true JP3398859B2 (ja) | 2003-04-21 |
Family
ID=14645856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11475498A Expired - Fee Related JP3398859B2 (ja) | 1998-04-24 | 1998-04-24 | 電源装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3398859B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1261123B1 (en) * | 2000-02-28 | 2007-10-17 | Kabushiki Kaisha Yaskawa Denki | Method for controlling pwm pulse |
| JP4445978B2 (ja) | 2007-04-12 | 2010-04-07 | ローム株式会社 | モータ駆動装置、モータの制御方法およびそれを用いた冷却装置 |
-
1998
- 1998-04-24 JP JP11475498A patent/JP3398859B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11308872A (ja) | 1999-11-05 |
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