JP3396580B2 - Ｍｏｓスイッチング回路 - Google Patents
Ｍｏｓスイッチング回路Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/06—Modifications for ensuring a fully conducting state
- H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
- H03K2217/0018—Special modifications or use of the back gate voltage of a FET
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Description
【０００１】
【発明の属する技術分野】この発明はＭＯＳスイッチン
グ回路に関し、かつより特定的にはスイッチドキャパシ
タ差動回路のためのＭＯＳスイッチング回路に関する。
グ回路に関し、かつより特定的にはスイッチドキャパシ
タ差動回路のためのＭＯＳスイッチング回路に関する。
【０００２】
【従来の技術】スイッチドキャパシタ差動回路は一般に
演算増幅器に差動入力を提供するために使用され、かつ
フィードバック回路の形式で接続することができかつ一
般に演算増幅器への２つの別個の入力信号をスイッチン
グするため２つの位相外れのまたは位相がずれたクロッ
ク信号によってスイッチングされる。
演算増幅器に差動入力を提供するために使用され、かつ
フィードバック回路の形式で接続することができかつ一
般に演算増幅器への２つの別個の入力信号をスイッチン
グするため２つの位相外れのまたは位相がずれたクロッ
ク信号によってスイッチングされる。
【０００３】図１に最もよく示されるように、知られた
システムは演算増幅器３２の第１および第２の入力Ａお
よびＢへの差動入力信号Ｖｉｎｐ１およびＶｉｎｐ２を
スイッチングするためスイッチドキャパシタ回路２０を
含む。スイッチドキャパシタ回路２０は第１の位相制御
クロック信号ＰＨＩ０および該第１の位相制御クロック
信号ＰＨＩ０とオーバラップしない第２の位相制御クロ
ック信号ＰＨＩ１からなる２つの制御入力を受ける。
システムは演算増幅器３２の第１および第２の入力Ａお
よびＢへの差動入力信号Ｖｉｎｐ１およびＶｉｎｐ２を
スイッチングするためスイッチドキャパシタ回路２０を
含む。スイッチドキャパシタ回路２０は第１の位相制御
クロック信号ＰＨＩ０および該第１の位相制御クロック
信号ＰＨＩ０とオーバラップしない第２の位相制御クロ
ック信号ＰＨＩ１からなる２つの制御入力を受ける。
【０００４】スイッチドキャパシタ回路２０は入力信号
Ｐｉｎｐ１を受けるよう結合された第１の入力および入
力信号Ｖｉｎｐ２を受けるよう結合された第２の入力、
ならびにアナロググランド信号ＡＧを受けるよう結合さ
れた第３の入力を有する。アナロググランドＡＧは入力
信号Ｖｉｎｐ１およびＶｉｎｐ２がそれに対して変化す
る電圧基準である。スイッチドキャパシタ回路２０は増
幅器３２の第１の入力Ａに結合された第１の出力および
増幅器３２の第２の入力Ｂに結合された第２の出力を有
する。
Ｐｉｎｐ１を受けるよう結合された第１の入力および入
力信号Ｖｉｎｐ２を受けるよう結合された第２の入力、
ならびにアナロググランド信号ＡＧを受けるよう結合さ
れた第３の入力を有する。アナロググランドＡＧは入力
信号Ｖｉｎｐ１およびＶｉｎｐ２がそれに対して変化す
る電圧基準である。スイッチドキャパシタ回路２０は増
幅器３２の第１の入力Ａに結合された第１の出力および
増幅器３２の第２の入力Ｂに結合された第２の出力を有
する。
【０００５】スイッチドキャパシタ回路２０は第１の対
のスイッチングトランジスタ２２および２３を含み、こ
れらは共にそれらのゲート電極が前記第１の位相制御ク
ロック信号ＰＨＩ０に接続され、それらのそれぞれのソ
ース電極がそれぞれ前記第１および第２の入力に接続さ
れ、そしてそれらのそれぞれのドレイン電極が第１およ
び第２のそれぞれの容量３０および３１のそれぞれの第
１の電極に接続されている。
のスイッチングトランジスタ２２および２３を含み、こ
れらは共にそれらのゲート電極が前記第１の位相制御ク
ロック信号ＰＨＩ０に接続され、それらのそれぞれのソ
ース電極がそれぞれ前記第１および第２の入力に接続さ
れ、そしてそれらのそれぞれのドレイン電極が第１およ
び第２のそれぞれの容量３０および３１のそれぞれの第
１の電極に接続されている。
【０００６】第２の対のスイッチングトランジスタ２４
および２５は共にそれらのゲート電極が前記第２の位相
制御クロック信号ＰＨＩ１に接続され、それらのそれぞ
れのソース電極がそれぞれ前記第１および第２の出力に
接続され、そしてそれらのそれぞれのドレイン電極が前
記第１および第２のそれぞれの容量３０および３１のそ
れぞれの第２の電極に接続されている。
および２５は共にそれらのゲート電極が前記第２の位相
制御クロック信号ＰＨＩ１に接続され、それらのそれぞ
れのソース電極がそれぞれ前記第１および第２の出力に
接続され、そしてそれらのそれぞれのドレイン電極が前
記第１および第２のそれぞれの容量３０および３１のそ
れぞれの第２の電極に接続されている。
【０００７】第３の対のスイッチングトランジスタ２８
および２９はそれらのゲート電極が前記第２の位相制御
クロック信号ＰＨＩ１に結合され、それらのソース電極
が前記第３の入力ＡＧに結合され、そしてそれらのそれ
ぞれのドレイン電極がそれぞれの容量３０および３１の
各々の第１の電極に結合されている。
および２９はそれらのゲート電極が前記第２の位相制御
クロック信号ＰＨＩ１に結合され、それらのソース電極
が前記第３の入力ＡＧに結合され、そしてそれらのそれ
ぞれのドレイン電極がそれぞれの容量３０および３１の
各々の第１の電極に結合されている。
【０００８】第４の対のスイッチングトランジスタ２６
および２７はそれらのゲート電極が第１の位相制御クロ
ック信号ＰＨＩ０に結合され、それらのソース電極が第
３の入力ＡＧに結合され、そしてそれらのそれぞれのド
レイン電極が各容量３０および３１のそれぞれの第２の
電極に結合されている。
および２７はそれらのゲート電極が第１の位相制御クロ
ック信号ＰＨＩ０に結合され、それらのソース電極が第
３の入力ＡＧに結合され、そしてそれらのそれぞれのド
レイン電極が各容量３０および３１のそれぞれの第２の
電極に結合されている。
【０００９】動作においては、スイッチドキャパシタ回
路２０は第１の位相制御クロック信号ＰＨＩ０のアクテ
ィブ期間の間は、容量３０を第１の入力Ｖｉｎｐ１か
ら、そして容量３１を第２の入力Ｖｉｎｐ２から充電す
る。第２の位相制御クロック信号ＰＨＩ１のアクティブ
期間の間は、容量３０はアナロググランドＡＧに放電さ
れかつその電荷は第１の出力に転送され、そして容量３
１の電荷は同様に第２の出力に転送される。
路２０は第１の位相制御クロック信号ＰＨＩ０のアクテ
ィブ期間の間は、容量３０を第１の入力Ｖｉｎｐ１か
ら、そして容量３１を第２の入力Ｖｉｎｐ２から充電す
る。第２の位相制御クロック信号ＰＨＩ１のアクティブ
期間の間は、容量３０はアナロググランドＡＧに放電さ
れかつその電荷は第１の出力に転送され、そして容量３
１の電荷は同様に第２の出力に転送される。
【００１０】
【発明が解決しようとする課題】しかしながら、トラン
ジスタ２２および２３のゲート電極の電圧は、それらの
ドレインおよびソース電極の電圧が入力信号にしたがっ
て変化しており、ソース−ドレイン間のオン抵抗も入力
信号にしたがって変化している一方で、一定になってい
る。したがって、前記容量を充電するためのＲＣ定数も
また入力信号にしたがって変化する。したがって、もし
入力信号が等しくなければ２つの差動経路は等しくな
い。
ジスタ２２および２３のゲート電極の電圧は、それらの
ドレインおよびソース電極の電圧が入力信号にしたがっ
て変化しており、ソース−ドレイン間のオン抵抗も入力
信号にしたがって変化している一方で、一定になってい
る。したがって、前記容量を充電するためのＲＣ定数も
また入力信号にしたがって変化する。したがって、もし
入力信号が等しくなければ２つの差動経路は等しくな
い。
【００１１】この問題を解決するための試みは、例え
ば、イギリス特許出願明細書第ＧＢ２ ２６４ ０１１
号および第ＧＢ ２ ２４９ ２３３号に開示されてい
る。しかしながら、いずれも最小の余分の部品によって
この問題を非常に首尾よく解決するものではない。
ば、イギリス特許出願明細書第ＧＢ２ ２６４ ０１１
号および第ＧＢ ２ ２４９ ２３３号に開示されてい
る。しかしながら、いずれも最小の余分の部品によって
この問題を非常に首尾よく解決するものではない。
【００１２】したがって本発明は従来技術の上に述べた
問題を克服し、または少なくとも軽減するスイッチドキ
ャパシタ差動回路のためのＭＯＳスイッチング回路を提
供することを目的とする。
問題を克服し、または少なくとも軽減するスイッチドキ
ャパシタ差動回路のためのＭＯＳスイッチング回路を提
供することを目的とする。
【００１３】
【課題を解決するための手段】したがって、１つの態樣
では、本発明はＭＯＳスイッチング回路を提供し、該Ｍ
ＯＳスイッチング回路は、信号電圧を受けるための入
力、前記入力に結合された第１の電流電極、出力に結合
された第２の電流電極、および前記スイッチング回路が
オフ状態にある場合に前記信号電圧を受信しかつ前記ス
イッチング回路がオン状態にある場合に一定の所定の電
圧だけオフセットした前記信号電圧を受けるよう結合さ
れた制御電極を有するスイッチング装置を備えている。
では、本発明はＭＯＳスイッチング回路を提供し、該Ｍ
ＯＳスイッチング回路は、信号電圧を受けるための入
力、前記入力に結合された第１の電流電極、出力に結合
された第２の電流電極、および前記スイッチング回路が
オフ状態にある場合に前記信号電圧を受信しかつ前記ス
イッチング回路がオン状態にある場合に一定の所定の電
圧だけオフセットした前記信号電圧を受けるよう結合さ
れた制御電極を有するスイッチング装置を備えている。
【００１４】本発明の好ましい実施形態では、前記スイ
ッチング装置の制御電極は第１の制御スイッチング装置
の第１の電流電極にかつ第１のクロック信号を受けるた
めの第１のクロック端子に結合され、前記第１の制御ス
イッチング装置の第２の電流電極は前記入力に結合さ
れ、かつ前記第１の制御スイッチング装置の制御電極は
前記第１のクロック信号と位相外れの第２のクロック信
号を受けるための第２のクロック端子に結合されてい
る。
ッチング装置の制御電極は第１の制御スイッチング装置
の第１の電流電極にかつ第１のクロック信号を受けるた
めの第１のクロック端子に結合され、前記第１の制御ス
イッチング装置の第２の電流電極は前記入力に結合さ
れ、かつ前記第１の制御スイッチング装置の制御電極は
前記第１のクロック信号と位相外れの第２のクロック信
号を受けるための第２のクロック端子に結合されてい
る。
【００１５】好ましくは、第１の容量が前記スイッチン
グ装置の制御電極と前記第１のクロック端子の間に結合
されている。好ましくは、第２の容量が前記第１の制御
スイッチング装置の制御電極と前記第２のクロック端子
の間に結合されている。
グ装置の制御電極と前記第１のクロック端子の間に結合
されている。好ましくは、第２の容量が前記第１の制御
スイッチング装置の制御電極と前記第２のクロック端子
の間に結合されている。
【００１６】第２の制御スイッチング装置は好ましくは
前記第１のクロック端子に結合され前記第１のクロック
信号を受けるための制御電極、前記第２のクロック端子
に結合され第２のクロック信号を受けるための第１の電
流電極、および前記入力に結合された第２の電流電極を
有する。
前記第１のクロック端子に結合され前記第１のクロック
信号を受けるための制御電極、前記第２のクロック端子
に結合され第２のクロック信号を受けるための第１の電
流電極、および前記入力に結合された第２の電流電極を
有する。
【００１７】１つの好ましい実施形態では、バッファが
前記入力と前記第１の制御スイッチング装置の制御電極
の間に結合されている。さらに別の実施形態では、前記
制御スイッチング装置の一方または双方の基板電極は前
記入力に結合される。
前記入力と前記第１の制御スイッチング装置の制御電極
の間に結合されている。さらに別の実施形態では、前記
制御スイッチング装置の一方または双方の基板電極は前
記入力に結合される。
【００１８】第２の態樣では、本発明はスイッチドキャ
パシタ回路を提供し、該スイッチドキャパシタ回路はそ
れぞれ第１および第２の信号経路を介してそれぞれ第１
および第２の差動出力に結合された第１および第２の差
動入力を具備し、各々の信号経路は結合容量および前記
入力と前記結合容量との間の第１のスイッチング装置お
よび前記結合容量と前記出力の間の第２のスイッチング
装置を含み、両方の経路の前記第１のスイッチング装置
の制御電極はいっしょに結合されかつクロック信号の第
１の位相でスイッチングするために第１のクロック端子
に結合され、かつ両方の経路の前記第２のスイッチング
装置は一緒に結合されかつ前記第１の位相とオーバラッ
プしないクロック信号の第２の位相でスイッチングする
ために第２のクロック端子に結合されている。前記スイ
ッチドキャパシタ回路はさらに前記信号経路の内の少な
くとも１つに上に述べたＭＯＳスイッチング回路を具備
し、前記スイッチング装置はその第１の電流電極が前記
信号経路の差動入力に結合され、その第２の電流電極が
前記信号経路の結合容量に結合され、かつその制御電極
が前記スイッチング回路がオフ状態である場合に信号電
圧を受けるよう結合されかつ前記スイッチング回路がオ
ン状態である場合に一定の所定の電圧だけオフセットし
た前記信号電圧を受けるよう結合されている。
パシタ回路を提供し、該スイッチドキャパシタ回路はそ
れぞれ第１および第２の信号経路を介してそれぞれ第１
および第２の差動出力に結合された第１および第２の差
動入力を具備し、各々の信号経路は結合容量および前記
入力と前記結合容量との間の第１のスイッチング装置お
よび前記結合容量と前記出力の間の第２のスイッチング
装置を含み、両方の経路の前記第１のスイッチング装置
の制御電極はいっしょに結合されかつクロック信号の第
１の位相でスイッチングするために第１のクロック端子
に結合され、かつ両方の経路の前記第２のスイッチング
装置は一緒に結合されかつ前記第１の位相とオーバラッ
プしないクロック信号の第２の位相でスイッチングする
ために第２のクロック端子に結合されている。前記スイ
ッチドキャパシタ回路はさらに前記信号経路の内の少な
くとも１つに上に述べたＭＯＳスイッチング回路を具備
し、前記スイッチング装置はその第１の電流電極が前記
信号経路の差動入力に結合され、その第２の電流電極が
前記信号経路の結合容量に結合され、かつその制御電極
が前記スイッチング回路がオフ状態である場合に信号電
圧を受けるよう結合されかつ前記スイッチング回路がオ
ン状態である場合に一定の所定の電圧だけオフセットし
た前記信号電圧を受けるよう結合されている。
【００１９】好ましい実施形態では、前記スイッチング
装置の制御電極は第１の制御スイッチング装置の第１の
電流電極にかつ前記第１の位相のクロック信号を受ける
ために前記第１のクロック端子に結合され、前記第１の
制御スイッチング装置の第２の電流電極は前記信号経路
の差動入力に結合され、かつ前記第１の制御スイッチン
グ装置の制御電極は前記第２の位相のクロック信号を受
けるために前記第２のクロック端子に結合されている。
装置の制御電極は第１の制御スイッチング装置の第１の
電流電極にかつ前記第１の位相のクロック信号を受ける
ために前記第１のクロック端子に結合され、前記第１の
制御スイッチング装置の第２の電流電極は前記信号経路
の差動入力に結合され、かつ前記第１の制御スイッチン
グ装置の制御電極は前記第２の位相のクロック信号を受
けるために前記第２のクロック端子に結合されている。
【００２０】好ましくは、第１のキャパシタが前記スイ
ッチング装置の制御電極と前記第１のクロック端子の間
に結合される。好ましくは、第２のキャパシタが前記第
１の制御スイッチング装置の制御電極と前記第２のクロ
ック端子との間に結合される。
ッチング装置の制御電極と前記第１のクロック端子の間
に結合される。好ましくは、第２のキャパシタが前記第
１の制御スイッチング装置の制御電極と前記第２のクロ
ック端子との間に結合される。
【００２１】第２の制御スイッチング装置は好ましくは
前記第１のクロック端子に結合され前記第１の位相のク
ロック信号を受ける制御電極、前記第２のクロック端子
に結合され第２の位相のクロック信号を受ける第１の電
流電極、および前記信号経路の差動入力に結合された第
２の電流電極を有する。
前記第１のクロック端子に結合され前記第１の位相のク
ロック信号を受ける制御電極、前記第２のクロック端子
に結合され第２の位相のクロック信号を受ける第１の電
流電極、および前記信号経路の差動入力に結合された第
２の電流電極を有する。
【００２２】好ましい実施形態では、バッファが前記信
号経路の差動入力と前記第１の制御スイッチング装置の
制御電極との間に結合される。さらに別の実施形態で
は、前記制御スイッチング装置の一方または双方の基板
電極が前記信号経路の差動入力に結合される。
号経路の差動入力と前記第１の制御スイッチング装置の
制御電極との間に結合される。さらに別の実施形態で
は、前記制御スイッチング装置の一方または双方の基板
電極が前記信号経路の差動入力に結合される。
【００２３】好ましくは、両方の信号経路は前に述べた
ようにＭＯＳスイッチング回路を含む。
ようにＭＯＳスイッチング回路を含む。
【００２４】
【発明の実施の形態】次に、図面を参照して本発明の３
つの実施形態につき詳細に説明する。図２は、図１に関
して上に述べた差動スイッチドキャパシタ回路２０のた
めのＭＯＳスイッチング回路を示す。本発明のこの実施
形態は図１のスイッチドキャパシタ回路の第１の信号経
路における接続のためのものとして説明されるが、同様
の回路は第２の経路に接続することもできることが理解
されるであろう。
つの実施形態につき詳細に説明する。図２は、図１に関
して上に述べた差動スイッチドキャパシタ回路２０のた
めのＭＯＳスイッチング回路を示す。本発明のこの実施
形態は図１のスイッチドキャパシタ回路の第１の信号経
路における接続のためのものとして説明されるが、同様
の回路は第２の経路に接続することもできることが理解
されるであろう。
【００２５】図２において、図１の第１のスイッチング
トランジスタ２２に対応する、スイッチングトランジス
タ２は第１の入力信号Ｖｉｎｐ１を受ける入力３を、図
１の容量３０に対応するが図２には示されていない、容
量の第１のプレートに結合するための出力４に結合す
る。スイッチングトランジスタ２において一定の信号に
独立なゲート−ソース電圧を提供することにより、その
ソースおよびドレインの間に信号と独立な抵抗が与えら
れる。後に説明する回路はそのような信号に独立な電圧
をスイッチングトランジスタ２のソースおよびゲートの
間に適用する。
トランジスタ２２に対応する、スイッチングトランジス
タ２は第１の入力信号Ｖｉｎｐ１を受ける入力３を、図
１の容量３０に対応するが図２には示されていない、容
量の第１のプレートに結合するための出力４に結合す
る。スイッチングトランジスタ２において一定の信号に
独立なゲート−ソース電圧を提供することにより、その
ソースおよびドレインの間に信号と独立な抵抗が与えら
れる。後に説明する回路はそのような信号に独立な電圧
をスイッチングトランジスタ２のソースおよびゲートの
間に適用する。
【００２６】第１の制御トランジスタ５はその電流電極
が入力３とスイッチングトランジスタ２のゲートの間に
結合されている。スイッチングトランジスタ２のゲート
はまた第１のクロック位相信号ＰＨＩ１に結合されかつ
第１の制御トランジスタ５のゲートは第２のクロック位
相信号ＰＨＩ２に結合されている。図１に関して上に述
べたように、クロック位相信号ＰＨＩ１およびＰＨＩ２
はオーバラップしないものである。クロック位相信号Ｐ
ＨＩ１がハイの場合は、ＰＨＩ２はローであり、逆も同
様である。ＰＨＩ１およびＰＨＩ２が共にロー電圧であ
る場合に２つの過渡的な状態もこれら２つのクロック位
相の間に存在する。これはノンオーバラップ状態と称さ
れる。したがって前記クロック信号は以下のように４つ
の引き続く状態からなるサイクルと見ることができる。 １．ＰＨＩ１がハイ、ＰＨＩ２がローの状態。 ２．ＰＨＩ１がロー、ＰＨＩ２がローの状態。この過渡
状態は通常非常に短い。 ３．ＰＨＩ１がロー、ＰＨＩ２がハイの状態。 ４．ＰＨＩ１がロー、ＰＨＩ２がローの状態。この過渡
的状態は通常非常に短い。
が入力３とスイッチングトランジスタ２のゲートの間に
結合されている。スイッチングトランジスタ２のゲート
はまた第１のクロック位相信号ＰＨＩ１に結合されかつ
第１の制御トランジスタ５のゲートは第２のクロック位
相信号ＰＨＩ２に結合されている。図１に関して上に述
べたように、クロック位相信号ＰＨＩ１およびＰＨＩ２
はオーバラップしないものである。クロック位相信号Ｐ
ＨＩ１がハイの場合は、ＰＨＩ２はローであり、逆も同
様である。ＰＨＩ１およびＰＨＩ２が共にロー電圧であ
る場合に２つの過渡的な状態もこれら２つのクロック位
相の間に存在する。これはノンオーバラップ状態と称さ
れる。したがって前記クロック信号は以下のように４つ
の引き続く状態からなるサイクルと見ることができる。 １．ＰＨＩ１がハイ、ＰＨＩ２がローの状態。 ２．ＰＨＩ１がロー、ＰＨＩ２がローの状態。この過渡
状態は通常非常に短い。 ３．ＰＨＩ１がロー、ＰＨＩ２がハイの状態。 ４．ＰＨＩ１がロー、ＰＨＩ２がローの状態。この過渡
的状態は通常非常に短い。
【００２７】第２の制御トランジスタ６はその電流電極
が入力３と第２のクロック位相信号ＰＨＩ２の間に結合
されかつそのゲートは第１のクロック位相信号ＰＨＩ１
に結合されている。容量７および８はトランジスタ２，
５および６と、それぞれ、クロック位相信号ＰＨＩ１お
よびＰＨＩ２の間に結合されている。
が入力３と第２のクロック位相信号ＰＨＩ２の間に結合
されかつそのゲートは第１のクロック位相信号ＰＨＩ１
に結合されている。容量７および８はトランジスタ２，
５および６と、それぞれ、クロック位相信号ＰＨＩ１お
よびＰＨＩ２の間に結合されている。
【００２８】定常状態モードでの回路の動作に対して
は、クロック位相信号ＰＨＩ１およびＰＨＩ２の電圧ス
イングは電源ＶＤＤに等しいものと仮定することができ
る。前記回路は入力電圧が各状態の間で大幅に変化しな
い場合に動作する。これは前記入力に結合されたサンプ
ルおよびホールド回路またはシステムの高いオーバサン
プリング比（例えば、シグマ−デルタ変換器を使用し
た）による。
は、クロック位相信号ＰＨＩ１およびＰＨＩ２の電圧ス
イングは電源ＶＤＤに等しいものと仮定することができ
る。前記回路は入力電圧が各状態の間で大幅に変化しな
い場合に動作する。これは前記入力に結合されたサンプ
ルおよびホールド回路またはシステムの高いオーバサン
プリング比（例えば、シグマ−デルタ変換器を使用し
た）による。
【００２９】第１の動作状態では、ＰＨＩ１がハイであ
りかつＰＨＩ２がローである場合、回路は次のように動
作する。
りかつＰＨＩ２がローである場合、回路は次のように動
作する。
【００３０】この状態では、スイッチングトランジスタ
２のゲートはハイ電位であり、それはＰＨＩ１クロック
位相信号の正のスロープが容量７を通してそれを充電す
るからである。したがって、スイッチングトランジスタ
２はオン状態（導通）にある。第２の制御トランジスタ
６のゲートもまたハイ電位にありかつまた導通してい
る。したがってそれは容量８の右側のプレートを入力３
に結合する。入力３における入力信号がＶｉｎｐ１であ
ると仮定すると、容量８の右側のプレートもまた電位Ｖ
ｉｎｐ１にある。
２のゲートはハイ電位であり、それはＰＨＩ１クロック
位相信号の正のスロープが容量７を通してそれを充電す
るからである。したがって、スイッチングトランジスタ
２はオン状態（導通）にある。第２の制御トランジスタ
６のゲートもまたハイ電位にありかつまた導通してい
る。したがってそれは容量８の右側のプレートを入力３
に結合する。入力３における入力信号がＶｉｎｐ１であ
ると仮定すると、容量８の右側のプレートもまた電位Ｖ
ｉｎｐ１にある。
【００３１】ＰＨＩ１がローでありかつＰＨＩ２がロー
である、次の動作状態では、回路は次のように動作す
る。
である、次の動作状態では、回路は次のように動作す
る。
【００３２】この状態では、スイッチングトランジスタ
２および第２の制御トランジスタ６はオフ（非導通）で
あり、それはＰＨＩ１の負のスロープがそれらのゲート
の電位を低下させるからである。第１の制御トランジス
タ５もまた非導通である。
２および第２の制御トランジスタ６はオフ（非導通）で
あり、それはＰＨＩ１の負のスロープがそれらのゲート
の電位を低下させるからである。第１の制御トランジス
タ５もまた非導通である。
【００３３】ＰＨＩ１がローでありかつＰＨＩ２がハイ
である、次の動作状態では、回路は次のように動作す
る。
である、次の動作状態では、回路は次のように動作す
る。
【００３４】この状態では、第１の制御トランジスタ５
のゲートの電圧は電圧ＶＤＤだけ上昇する。前の電位が
Ｖｉｎｐ１に等しかったから、ゲートは今やＶＤＤ＋Ｖ
ｉｎｐ１であり、したがってそのソースおよびゲートの
間の電圧はＶＤＤに等しくなる。したがって、第１の制
御トランジスタ５がターンオンし（導通し）かつ容量７
の右側プレートを入力３に結合する。容量７はしたがっ
て電位Ｖｉｎｐ１に充電する。
のゲートの電圧は電圧ＶＤＤだけ上昇する。前の電位が
Ｖｉｎｐ１に等しかったから、ゲートは今やＶＤＤ＋Ｖ
ｉｎｐ１であり、したがってそのソースおよびゲートの
間の電圧はＶＤＤに等しくなる。したがって、第１の制
御トランジスタ５がターンオンし（導通し）かつ容量７
の右側プレートを入力３に結合する。容量７はしたがっ
て電位Ｖｉｎｐ１に充電する。
【００３５】ＰＨＩ１がローでありかつＰＨＩ２がロー
である、次の動作状態では、回路は以下のように動作す
る。
である、次の動作状態では、回路は以下のように動作す
る。
【００３６】スイッチングトランジスタ２および第２の
制御トランジスタ６はオフとなり、それはＰＨＩ１の負
のスロープがそれらのゲートの電位を低下させるからで
ある。第１の制御トランジスタ５もまた非導通である。
制御トランジスタ６はオフとなり、それはＰＨＩ１の負
のスロープがそれらのゲートの電位を低下させるからで
ある。第１の制御トランジスタ５もまた非導通である。
【００３７】最後に、ＰＨＩ１が再びハイとなりかつＰ
ＨＩ２がローである場合は、回路は次のように動作す
る。
ＨＩ２がローである場合は、回路は次のように動作す
る。
【００３８】ＰＨＩ１が再び上昇したとき、容量７の右
側のプレートは電圧ＶＤＤだけ上昇しかつしたがって電
子Ｖｉｎｐ１＋ＶＤＤとなる。前記右側のプレートはス
イッチングトランジスタ２のゲートに結合され、したが
っておなじ電圧になる。トランジスタ２のソースは電位
Ｖｉｎｐ１であるから、そのソースおよびゲートの間の
電圧はＶＤＤに等しくかつしたがって信号電圧Ｖ
ｉｎｐ１と独立である。したがって、ドレイン−ソース
抵抗は入力信号電圧と独立であり、差動スイッチドキャ
パシタ回路における高度の対称性を提供する。
側のプレートは電圧ＶＤＤだけ上昇しかつしたがって電
子Ｖｉｎｐ１＋ＶＤＤとなる。前記右側のプレートはス
イッチングトランジスタ２のゲートに結合され、したが
っておなじ電圧になる。トランジスタ２のソースは電位
Ｖｉｎｐ１であるから、そのソースおよびゲートの間の
電圧はＶＤＤに等しくかつしたがって信号電圧Ｖ
ｉｎｐ１と独立である。したがって、ドレイン−ソース
抵抗は入力信号電圧と独立であり、差動スイッチドキャ
パシタ回路における高度の対称性を提供する。
【００３９】上の説明は容量７および８の右側プレート
の電圧がそれらの定常状態の値を有する場合の定常状態
の動作に関するものであることが理解できるであろう。
しかしながら、スタートアッププロセスの間は、これら
の電圧は定常状態のものと比較して高すぎるかあるいは
低すぎることがある。もしこれが発生すれば、制御トラ
ンジスタ５および６は容量７および８をそれらの定常状
態の値に充電しかつこのプロセスは数クロックサイクル
を必要とするであろう。
の電圧がそれらの定常状態の値を有する場合の定常状態
の動作に関するものであることが理解できるであろう。
しかしながら、スタートアッププロセスの間は、これら
の電圧は定常状態のものと比較して高すぎるかあるいは
低すぎることがある。もしこれが発生すれば、制御トラ
ンジスタ５および６は容量７および８をそれらの定常状
態の値に充電しかつこのプロセスは数クロックサイクル
を必要とするであろう。
【００４０】制御トランジスタ５および６のドレインの
電圧はＶＤＤ＋Ｖｉｎｐ１の高さであるから、これらの
トランジスタのバルク−ドレイン接合に過剰な電圧スト
レスが加えられ可能性がある。このストレスを避けるた
め、制御トランジスタ５および６のバルク電極は図３に
おいてそれぞれ参照数字９および１０で示されるよう
に、入力信号Ｖｉｎｐ１に接続することができる。
電圧はＶＤＤ＋Ｖｉｎｐ１の高さであるから、これらの
トランジスタのバルク−ドレイン接合に過剰な電圧スト
レスが加えられ可能性がある。このストレスを避けるた
め、制御トランジスタ５および６のバルク電極は図３に
おいてそれぞれ参照数字９および１０で示されるよう
に、入力信号Ｖｉｎｐ１に接続することができる。
【００４１】さらに別の実施形態が図４に示されてお
り、この場合はクロック位相信号ＰＨＩ１およびＰＨＩ
２の入力３から出力４への主信号経路への結合を最小に
するため、入力３と制御トランジスタ５および６の間に
バッファ１１が加えられている。
り、この場合はクロック位相信号ＰＨＩ１およびＰＨＩ
２の入力３から出力４への主信号経路への結合を最小に
するため、入力３と制御トランジスタ５および６の間に
バッファ１１が加えられている。
【００４２】以上本発明の３つの特定の実施形態のみが
詳細に説明されたが、本発明の範囲から離れることなく
当業者によって種々の修正および改善を成すことが可能
なことは理解できるであろう。
詳細に説明されたが、本発明の範囲から離れることなく
当業者によって種々の修正および改善を成すことが可能
なことは理解できるであろう。
【００４３】
【発明の効果】以上のように、本発明によれば、最小の
余分の部品を使用するのみで入力信号の影響を受けるこ
となく完全にバランスしたスイッチドキャパシタ差動回
路のためのＭＯＳスイッチング回路が提供できる。
余分の部品を使用するのみで入力信号の影響を受けるこ
となく完全にバランスしたスイッチドキャパシタ差動回
路のためのＭＯＳスイッチング回路が提供できる。
【図１】演算増幅器に結合された公知のスイッチドキャ
パシタ差動回路を示す電気回路図である。
パシタ差動回路を示す電気回路図である。
【図２】図１のスイッチドキャパシタ差動回路と共に使
用するためのＭＯＳスイッチング回路の第１の実施形態
を示す電気回路図である。
用するためのＭＯＳスイッチング回路の第１の実施形態
を示す電気回路図である。
【図３】図１のスイッチドキャパシタ差動回路と共に使
用するためのＭＯＳスイッチング回路の第２の実施形態
を示す電気回路図である。
用するためのＭＯＳスイッチング回路の第２の実施形態
を示す電気回路図である。
【図４】図１のスイッチドキャパシタ差動回路と共に使
用するためのＭＯＳスイッチング回路の第３の実施形態
を示す電気回路図である。
用するためのＭＯＳスイッチング回路の第３の実施形態
を示す電気回路図である。
１ ＭＯＳスイッチング回路
２ スイッチングトランジスタ
３ 入力端子
４ 出力端子
５ 第１の制御トランジスタ
６ 第２の制御トランジスタ
７，８ 容量
９，１０ バルク電極への接続
２０ 差動スイッチドキャパシタ回路
２２，２３ 第１の対のスイッチングトランジスタ
２４，２５ 第２の対のスイッチングトランジスタ
２６，２７ 第４の対のスイッチングトランジスタ
２８，２９ 第３の対のスイッチングトランジスタ
３０，３１ 容量
３２ 増幅器
フロントページの続き
(56)参考文献 特開 平７−44246（ＪＰ，Ａ)
米国特許4734599（ＵＳ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 17/00
Claims (4)
- 【請求項１】 ＭＯＳスイッチング回路であって、スイッチング回路入力に結合された第１の電極、スイッ
チング回路出力に結合された第２の電極、および前記ス
イッチング回路が第１の状態にある場合にある信号電圧
を受けかつ前記スイッチング回路が第２の状態にある場
合に前記信号電圧から一定の所定の電圧だけオフセット
された信号電圧を受けるよう結合された制御電極を有す
るスイッチングトランジスタであって、前記第１および
第２の状態は第１の成分および第２の重複しない成分を
有する外部信号によって決定されるもの、 前記スイッチング回路入力に結合された第１の電極、前
記スイッチングトランジスタの前記制御電極に結合され
た第２の電極、および前記外部信号の前記第２の成分を
受ける制御電極を有する第１の制御トランジスタであっ
て、該第１の制御トランジスタは一時的に前記信号電圧
を前記スイッチングトランジスタに供給するもの、そし
て 前記スイッチングトランジスタの前記制御電極に結合
されかつ前記外部信号の前記第１の成分を受ける制御電
極、前記スイッチング回路入力における電位を受ける第
１の電極および前記第１の制御トランジスタの前記制御
電極に結合された第２の電極を有し前記第１の制御トラ
ンジスタを一時的にオン状態にして前記信号電圧を前記
スイッチングトランジスタに供給する第２の制御トラン
ジスタ、 を具備することを特徴とするＭＯＳスイッチング回路。 - 【請求項２】 前記スイッチング回路の入力と前記第１
の制御トランジスタとの間にバッファが結合されている
ことを特徴とする請求項１に記載のＭＯＳスイッチング
回路。 - 【請求項３】 スイッチドキャパシタ回路と請求項１〜
２の内のいずれか１項に記載のＭＯＳスイッチング回路
とを組合わせたことを特徴とする組合わせ回路。 - 【請求項４】 前記請求項１〜２の内のいずれか１項に
記載のＭＯＳスイッチング回路をスイッチドキャパシタ
回路の２つの差動入力の各々に結合したことを特徴とす
る組合わせ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9511122.5 | 1995-06-01 | ||
| GB9511122A GB2301720B (en) | 1995-06-01 | 1995-06-01 | A MOS switching circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0918316A JPH0918316A (ja) | 1997-01-17 |
| JP3396580B2 true JP3396580B2 (ja) | 2003-04-14 |
Family
ID=10775369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16075096A Expired - Fee Related JP3396580B2 (ja) | 1995-06-01 | 1996-05-31 | Ｍｏｓスイッチング回路 |
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|---|---|
| US (1) | US5905397A (ja) |
| EP (1) | EP0746099B1 (ja) |
| JP (1) | JP3396580B2 (ja) |
| DE (1) | DE69626886T2 (ja) |
| GB (1) | GB2301720B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6137321A (en) * | 1999-01-12 | 2000-10-24 | Qualcomm Incorporated | Linear sampling switch |
| US6515612B1 (en) | 2001-10-23 | 2003-02-04 | Agere Systems, Inc. | Method and system to reduce signal-dependent charge drawn from reference voltage in switched capacitor circuits |
| US6566934B1 (en) * | 2001-12-31 | 2003-05-20 | International Business Machines Corporation | Charge cancellation circuit for switched capacitor applications |
| JP4933036B2 (ja) * | 2003-07-03 | 2012-05-16 | パナソニック株式会社 | 差動容量素子、差動アンテナ素子及び差動共振素子 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3708694A (en) * | 1971-05-20 | 1973-01-02 | Siliconix Inc | Voltage limiter |
| US3740581A (en) * | 1972-03-08 | 1973-06-19 | Hughes Aircraft Co | Precision switching circuit for analog signals |
| DE3226339C2 (de) * | 1981-07-17 | 1985-12-19 | Tokyo Shibaura Denki K.K., Kawasaki, Kanagawa | Analoge Schaltervorrichtung mit MOS-Transistoren |
| US4734599A (en) * | 1985-04-30 | 1988-03-29 | Hughes Aircraft Company | Circuit for multiplying a pump clock voltage |
| US5084634A (en) * | 1990-10-24 | 1992-01-28 | Burr-Brown Corporation | Dynamic input sampling switch for CDACS |
| US5170075A (en) * | 1991-06-11 | 1992-12-08 | Texas Instruments Incorporated | Sample and hold circuitry and methods |
| US5126590A (en) * | 1991-06-17 | 1992-06-30 | Micron Technology, Inc. | High efficiency charge pump |
| US5187390A (en) * | 1991-07-12 | 1993-02-16 | Crystal Semiconductor Corporation | Input sampling switch charge conservation |
| US5333093A (en) * | 1991-11-06 | 1994-07-26 | Siemens Aktiengesellschaft | Protection apparatus for series pass MOSFETS |
| US5172019A (en) * | 1992-01-17 | 1992-12-15 | Burr-Brown Corporation | Bootstrapped FET sampling switch |
| JP3158728B2 (ja) * | 1992-09-24 | 2001-04-23 | ソニー株式会社 | 半導体スイッチ回路 |
| JP2524380Y2 (ja) * | 1992-11-27 | 1997-01-29 | 双葉電子工業株式会社 | ラジコン送信機の電源制御回路 |
| JPH06208423A (ja) * | 1993-01-12 | 1994-07-26 | Mitsubishi Electric Corp | 電源回路 |
| JP3307453B2 (ja) * | 1993-03-18 | 2002-07-24 | ソニー株式会社 | 昇圧回路 |
| US5422586A (en) * | 1993-09-10 | 1995-06-06 | Intel Corporation | Apparatus for a two phase bootstrap charge pump |
| GB2283626B (en) * | 1993-11-05 | 1998-02-18 | Motorola Inc | Driver circuits |
| JPH07175535A (ja) * | 1993-12-16 | 1995-07-14 | Nec Corp | Ｆｅｔ増幅器用電源回路 |
-
1995
- 1995-06-01 GB GB9511122A patent/GB2301720B/en not_active Expired - Fee Related
-
1996
- 1996-05-28 US US08/654,454 patent/US5905397A/en not_active Expired - Lifetime
- 1996-05-28 DE DE69626886T patent/DE69626886T2/de not_active Expired - Fee Related
- 1996-05-28 EP EP96108457A patent/EP0746099B1/en not_active Expired - Lifetime
- 1996-05-31 JP JP16075096A patent/JP3396580B2/ja not_active Expired - Fee Related
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|---|---|
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| GB2301720B (en) | 2000-05-24 |
| EP0746099A2 (en) | 1996-12-04 |
| GB2301720A (en) | 1996-12-11 |
| JPH0918316A (ja) | 1997-01-17 |
| DE69626886D1 (de) | 2003-04-30 |
| DE69626886T2 (de) | 2003-09-25 |
| US5905397A (en) | 1999-05-18 |
| GB9511122D0 (en) | 1995-07-26 |
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