JP3396356B2 - 半導体装置，及びその製造方法 - Google Patents

半導体装置，及びその製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置，及び
その製造方法に関し、特にＳｉ基板上にＧａＮ系化合物
からなる高品質半導体結晶膜を有する半導体装置，及び
その製造方法に関するものである。
【０００２】
【従来の技術】この種の高品質なＧａＮ系化合物の膜を
堆積するのに使用される成長方法は、２つのグループの
方法に区別される。すなわち、１つのグループは、ＭＯ
ＣＶＤ（metal organic chemical vapor deposition ）
法，又はプラズマアシスティッドＭＯＣＶＤ法のような
ＭＯＣＶＤ法の変形例，のような方法を含むものであ
る。このグループの全ての方法は、１０〜１０３０ｈＰ
ａの代表的反応炉圧，及び５００〜１１００°Ｃにわた
る高品質ＧａＮの成長温度により特徴付けられる。Ｇａ
Ｎの成長を制御するメカニズムは、気相化学反応、及び
基板表面または半導体膜表面間の化学反応を含むもので
ある。
【０００３】第２のグループは、ＭＢＥ（molecular be
am epitaxy) 法のような方法, 及びＧＳＭＢＥ（gas so
urce ＭＢＥ) 法，ＣＢＥ（chemical beam epitaxy)
法，又はＭＯＭＢＥ（metal organic ＭＢＥ）法のよう
な関連する方法を含むものである。このグループは、
０．００１ｈＰａ以下の低い炉圧, 及び気相反応がない
ことによりＭＯＣＶＤ法とは異なっている。
【０００４】図８はＭＯＣＶＤ法の代表的な成長方法を
示す模式図であり、図において、３０はサファイヤ基
板、３１は反応炉、３２はサセプタ、３３はヒータ、３
４は反応ガス注入パイプ、３５は注入サブパイプ、３６
は排出ポンプ、３７はモータ、３８は排出パイプであ
る。ＧａＮエピタキシャル層は、以下のステップにより
サファイア基板３０上に４μｍの膜厚を持つように成長
される。この間、反応炉３１は、１０３０ｈＰａの圧力
に保持される。まず、２インチの直径をもつ洗浄された
サファイア基板３０がサセプタ３２上に配置される。次
に、ステンレススティール製の反応炉３１内の空気が排
出ポンプ３６により十分に排出され、Ｈ2 ガスが反応炉
３１内に導入され、これにより反応炉３１内の空気をＨ
2 ガスにより置き換える。次に、Ｈ2ガスを、反応炉１
内の反応ガス注入パイプ３４，及び反応炉３１の上部に
ある注入サブパイプ３５から反応炉３１内に供給しなが
ら、サセプタ３２は１０６０°Ｃにまでヒータ３３によ
り加熱される。この状態は、サファイア基板３０の表面
から酸化膜を除去するために、１０分間保たれる。サセ
プタ３２の温度は、その後、５００°Ｃに下げられ、サ
ファイヤ基板３０は温度が安定するまで、そのまま維持
される。
【０００５】続いて、Ｈ2 とＮ2 のガス混合物が、注入
サブパイプ３５から注入され、アンモニア（ＮＨ3)ガス
とＨ2 ガスのガス混合物が反応ガス注入パイプ３４から
供給される。注入サブパイプ３５から供給されるＨ2 ガ
スとＮ2 ガスの各々のフローレートは、１０リットル／
ｍｉｎであり、反応ガス注入パイプ３４から供給される
アンモニアガス及びＨ2 ガスのフローレートは、それぞ
れ４リットル／ｍｉｎ，１リットル／ｍｉｎである。こ
の状態は、サセプタ３２の温度が５００°Ｃで安定化さ
れるまで、維持される。
【０００６】次に、バッファ層を形成するため、反応ガ
ス注入パイプ３４から供給されるアンモニアガス及びＨ
2 ガスに加えて、ＴＭＧ（trimethylgallium) ガスが、
２．７×１０-5ｍｏｌ／ｍｉｎのフローレートで1 分間
流れる。続いて、ＴＭＧガスのみが、バッファ層の成長
を止めるために止められる。その結果、０．０２μｍ厚
のバッファ層が形成される。
【０００７】サセプタ３２の温度は、他のガスを流しな
がら１０２０°Ｃに上昇される。サセプタ３２の温度が
１０２０°Ｃにまで上昇された後、反応ガス注入パイプ
３４から供給されるアンモニアガス及びＨ2 ガスに加え
て、ＴＭＧガスが、５．４×１０-5ｍｏｌ／ｍｉｎのフ
ローレートで６０分間流れ、これにより、ＧａＮエピタ
キシャル層を４．０μｍの膜厚を持つよう成長させる。
【０００８】この成長の間に、Ｈ2 ガス, 及びＮ2 ガス
は、上述した条件のもとに、注入サブパイプ３５から一
定に供給され、反応炉３１の内部は、反応ガスで汚染さ
れることはない。さらに、サセプタ３２は、モータ３７
により５ｒｐｍの速度で回転せられ、結晶を一定に成長
させる。ガスが供給される間、供給されるガスは、排出
ポンプ３６の配管から分岐される排出パイプ３８から外
に排出される。このようにして、０．０２μｍ厚のＧａ
Ｎバッファ層と、４μｍ厚のＧａＮエピタキシャル層が
サファイア基板３０上に成長させられる（USP5,290,393
号公報参照）。
【０００９】図９は、Inst.Phys.Conf.Ser.No 141,(199
4),p.119に記載された，他のＭＯＣＶＤ法を示す高速回
転ディスクＭＯＣＶＤ反応炉の簡単な模式図であり、図
において、３９はＭＯＣＶＤ反応炉、４０は窒素源分配
マニホールド、４１はIII 族分配マニホールド、４２は
調整ニードルバルブ、４３はスクリーン、４４はウエハ
キャリアである。ＭＯＣＶＤ反応炉３９は種々の側面で
図８の反応炉とは異なる。第１に、全てのガスは、上面
から供給される。III 族源は、III 族分配マニホールド
４１により供給され、窒素ガス源は、III 族源とは分離
され、窒素源分配マニホールド４０により供給される。
全てのガスの流れの分布は、調整ニードルバルブ４２に
より最適化することができる。さらに、水素の均一な流
れがスクリーン４３から供給される。ガスはウエハキャ
リア４４上にマウントされた基板（図示せず）に到達
し、反応して、所望の半導体膜を形成する。膜の均一性
を改善するため、ウエハキャリア４４に高速の回転（５
００〜１０００ｒｐｍ）が与えられる。反応炉３９の動
作圧力は、好ましくは、７６〜２００torr（約１０〜２
６ｈＰａ）の範囲内にある。また、高品質のＧａＮを薄
いＧａＮバッファ層上に１０３０°Ｃの高い成長温度で
成長することができ、このＧａＮバッファ層は、２００
ｔｏｒｒ（約２６ｈＰａ）の炉圧で、アンモニアガス
と、ＴＭＧを用いて５４０°で堆積される。
【００１０】図１０は、J.Crystal Growth 150 (1995),
p.912 に記載された，ＧａＮの成長のために使用される
代表的なＭＢＥ法を示すＭＢＥチャンバの模式図であ
り、図において、４５は高真空ＭＢＥチャンバ、４６は
基板、４７はガス注入器、４８はＭＢＥ炉、４９は電子
回折装置、５０は基板ヒータである。
【００１１】ＭＢＥ法又は関連する方法で成長されるＧ
ａＮは、以下の工程により成長される。まず、基板４６
が高真空ＭＢＥチャンバ４５内に移送され、何らガスに
露出されることなく、例えば約９００°Ｃの高温で熱ア
ニールされる。次に、基板４６はガス注入器４７を介し
て窒素源ガスに露出されることにより、例えば４００°
Ｃの基板温度で窒化される。ＧａＮ又はＡｌＮのいずれ
かの低温バッファ層がＧａ源ビームを導入することによ
り堆積される。このＧａ源ビームとして、ＭＢＥ炉４８
からの原子状ガリウムのビーム, あるいは適切なガス注
入器により導入されるＴＥＧ（trietylgallium) 又はＴ
ＭＧのような有機金属ガリウム前駆体を用いることがで
きる。最後に、高品質ＧａＮ層が、例えば６００〜８６
０°Ｃの範囲内の高温で堆積される。この方法の利点
は、電子回折装置（ＲＨＨＥＤ）４９による膜質のその
場での解析が可能であることである。窒素のための最も
好ましい前駆体は、ＮＨ3, あらかじめクラックされた
Ｎ2 及びＨＮ3 であり、一方、Ｇａに最も好ましい前駆
体として、しばしばＴＭＧまたはＴＥＧが使用される。
キャリアガスは、Ｎ2 とＨ2 の混合物とするのが好まし
い。さらに、ＭＢＥ法に関連する方法においては、窒素
ラジカルまたは原子を、ＥＣＲプラズマ、Ｎ2のマイク
ロ波活性化, またはＮＨ3 の温度クラッキングにより生
成することができる。
【００１２】次に、高品質ＧａＮ化合物層を得るのに用
いることのできる最も一般的な基板，及び成長した構造
について説明する（USP5,290,393号公報参照) 。ＧａＮ
化合物の成長用の最も一般的に使用される基板はサファ
イア，及びＳｉＣウエハである。図１１は高品質ＧａＮ
化合物層を生成するための１つの可能な構造を示す模式
断面図であり、図において、６０はサファイヤ又はＳｉ
Ｃ基板、６１は低温Ｇａx Ａｌx-1 Ｎバッファ層、６２
はＧａx Ａｌx-1 Ｎ化合物半導体層である。
【００１３】まず、サファイア，又はＳｉＣ基板２０上
に、適切な洗浄手続きの後に、化学組成Ｇａx Ａｌ1-x
Ｎ（０≦ｘ≦１）の低温バッファ層２１が、２００°Ｃ
〜７００°Ｃの範囲の低温度で１０ｎｍ〜２００ｎｍの
膜厚に堆積される。得られた層は、単結晶というよりむ
しろアモルファスである。次に、このアモルファスから
なる低温バッファ層２１を滑らかな単結晶層に変換し、
これを次のＧａx Ａｌx-1 Ｎ（０≦ｘ≦１）からなる化
合物半導体層２２の成長の基板として使用するために、
基板温度を上昇させる。この化合物半導体層２２は、７
００°Ｃ〜１１５０°Ｃの範囲の温度で堆積され、高品
質の光学的, 及び電気的特性を示す。
【００１４】
【発明が解決しようとする課題】しかしながら、上述の
サファイア，又はＳｉＣ基板を用いた一般的な高品質Ｇ
ａＮの成長方法には以下の問題がある。すなわち、基板
の価格が、代表的な価格として、サファイアの場合、直
径２インチの大きさで１ウエハ当たり６５〜２４０ド
ル、ＳｉＣの場合、１ｃｍ×１ｃｍの大きさで１ピース
当たり２００ドルと高価である。また、ＧａＮとＳｉＣ
との間の格子不整合が約３．５％であり、一方、ＧａＮ
とサファイアとの間の格子不整合はさらに大きく、約１
６％である。
【００１５】また、サファイアのみに関する問題とし
て、サファイヤは絶縁体であるため、基板の背面側に電
極を形成することができない。従って、電極を形成する
プロセスはより高価となる。また、サファイアの熱膨張
係数がＧａＮのそれと大きく異なるため、成長プロセス
がさらに複雑となる。さらに、サファイアはウルツ鉱型
結晶構造であるために、レーザーデバイスの製造に必要
な，基板の劈開ができないという問題がある。
【００１６】これらの問題を克服するために幾つかの報
告がなされている。例えば、図１２は、USP5,239,188
に記載された，Ｓi 基板上にＧａＮ化合物半導体層を成
長した半導体装置の構造を示す図であり、図において、
基板６３は低抵抗をもつ低価格のｎ−Ｓi （１１１）基
板からなり、この基板６３上に、低温ＡｌＮバッファ層
２４が上述の一般的な方法で堆積され、この低温ＡｌＮ
バッファ層６４上に、より高品質なｎ−ＧａＮ層６５，
及びｐ−ＧａＮ層６６が、高温で順次堆積される。な
お、６７はｐ型電極、６８はｎ型電極である。この構造
では、Ｓｉ基板の使用により、上述の問題のうち、基板
価格の問題及びサファイヤ基板に関する問題は解決され
るが、ＳｉとＧａＮの格子不整合が約２０％と高いた
め、この格子不整合に関連して新しい問題が起こる。す
なわち、上記構造では、最も柔らかい層は、ＧａＮ層６
５，６６及びＳｉ基板６３であり、このためＧａＮ層６
５，６６において多数の転位が依然として観察され、さ
らに、格子不整合によるＳｉ基板６３内のストレスによ
り、ウエハの曲がりを生じる。このウエハの曲がりは、
この技術の使用を決定的に限界づけるものである。
【００１７】また、上記の問題を解決するための他の試
みがなされており（Ueta et al.inMRS 339 (1994),p.45
9参照）、この試みでは、Ｓｉ基板を使用し、ＧａＮ層
の堆積の前にＧａＡｓ層を導入している。そして、転位
は、より小さい体積弾性係数をもつ物質内において形成
される傾向があり、このため、ＧａＮ層より小さい体積
弾性係数を有するＧａＡｓ層に多くの転位が形成され、
ＧａＮ層の転位が減少することが報告されている。しか
しながら, この試みでは、２００ｎｍ〜２０００ｎｍの
範囲の厚さの，むしろ厚いＧａＡｓ層について報告され
ているだけであり、ＧａＡｓ層の最適な厚みや、高温に
おいて分解しやすいＧａＡｓ層の保護方法等のＧａＡｓ
層の最適な成長条件は報告されていない。
【００１８】本発明は、かかる問題点を解決するために
なされたもので、Ｓｉ基板とＧａＮ系化合物半導体層と
の間に、よりストレス吸収性に優れたストレス吸収層を
設けることにより、あるいはストレス吸収層上にＧａＮ
系化合物バッファ層を設けることにより、ＧａＮ系化合
物半導体層の品質を向上させ、かつＳｉ基板の曲がりを
防止することができる半導体装置を提供することを目的
とする。
【００１９】また、本発明は、ストレス吸収層，及びＧ
ａＮ系化合物バッファ層の成長条件を最適化することに
より、Ｓｉ基板上に高品質のＧａＮ系化合物半導体層を
形成することができる半導体装置の製造方法を提供する
ことを目的とする。
【００２０】
【課題を解決するための手段】本発明（請求項１）に係
る半導体装置は、Ｓｉ基板と、該Ｓｉ基板上に形成され
た、ＧａＡｓからなるストレス吸収層と、該ストレス吸
収層上に形成された、組成がＡｌx Ｇａ1-x-y Ｉｎy Ｎ
（０≦ｘ≦１，０≦ｙ≦１）である化合物からなるバッ
ファ層と、該バッファ層上に形成された、組成がＡｌx
Ｇａ1-x-y Ｉｎy Ｎ（０≦ｘ≦１，０≦ｙ≦１）である
化合物半導体層とを備えたものである。
【００２１】本発明（請求項２）に係る半導体装置は、
上記の半導体装置（請求項１）において、上記ストレス
吸収層の厚みが１ｎｍ〜３００ｎｍであるようにしたも
のである。
【００２２】本発明（請求項３）に係る半導体装置は、
Ｓｉ基板と、該Ｓｉ基板上の一部の領域上に形成され
た、ＳｉＯ x ，ＳｉＮ x ，又はＳｉＯＮからなる低結合
力層と、該低結合力層上、及び上記Ｓｉ基板上の該低結
合力層が形成された領域以外の領域上に形成された、Ｇ
ａＡｓからなるストレス吸収層と、該ストレス吸収層上
に形成された、組成がＡｌx Ｇａ1-x-y Ｉｎy Ｎ（０≦
ｘ≦１，０≦ｙ≦１）である化合物半導体層とを備えた
ものである。
【００２３】本発明（請求項４）に係る半導体装置は、
上記の半導体装置（請求項３）において、上記ストレス
吸収層上に、組成がＡｌx Ｇａ1-x-y Ｉｎy Ｎ（０≦ｘ
≦１，０≦ｙ≦１）である化合物からなるバッファ層が
形成され、該バッファ層上に上記化合物半導体層が形成
されているものである。
【００２４】
【００２５】本発明（請求項５）に係る半導体装置は、
Ｓｉ基板と、該Ｓｉ基板上に形成された、Ａｓからなる
ストレス吸収層と、該ストレス吸収層上に形成された、
組成がＡｌx Ｇａ1-x-y Ｉｎy Ｎ（０≦ｘ≦１，０≦ｙ
≦１）である化合物からなるバッファ層と、該バッファ
層上に形成された、組成がＡｌx Ｇａ1-x-y Ｉｎy Ｎ
（０≦ｘ≦１，０≦ｙ≦１）である化合物半導体層とを
備えたものである。
【００２６】本発明（請求項６）に係る半導体装置は、
上記の半導体装置（請求項１，３，又は５のいずれか）
において、上記Ｓｉ基板は、その一主面が｛１００｝
面，又は｛１１１｝面であるようにしたものである。
【００２７】本発明（請求項７）に係る半導体装置は、
上記の半導体装置（請求項１，３，又は５のいずれか）
において、上記Ｓｉ基板，上記ストレス吸収層，及び上
記バッファ層が、導電型を形成するための不純物を含
み、上記化合物半導体層が、導電型を形成するための不
純物を含み、光−電気変換，又は電気−光変換デバイス
構造を構成するものであり、かつ上記組成のｘ，及びｙ
が上記デバイス構造に応じた値を有するものであるよう
にしたものである。
【００２８】本発明（請求項８）に係る半導体装置の製
造方法は、Ｓｉ基板上に、アモルファス，又は多結晶構
造を有するＧａＡｓ又はＡｓからなるストレス吸収層を
形成する工程と、上記ストレス吸収層上に、該ストレス
吸収層が分解しないような温度で、組成がＡｌx Ｇａ
1-x-y Ｉｎy Ｎ（０≦ｘ≦１，０≦ｙ≦１）であるバッ
ファ層を形成する工程と、上記ストレス吸収層，及び上
記バッファ層のうちの少なくともバッファ層の一部を、
部分的に単結晶に変換する工程と、上記部分的に単結晶
に変換されたバッファ層上に、単結晶からなる，組成が
Ａｌx Ｇａ1-x-yＩｎy Ｎ（０≦ｘ≦１，０≦ｙ≦１）
である化合物半導体層を形成する工程とを含むものであ
る。
【００２９】本発明（請求項９）に係る半導体装置の製
造方法は、上記の半導体装置の製造方法（請求項８）に
おいて、上記ストレス吸収層がＧａＡｓからなり、かつ
該ストレス吸収層を、２００°Ｃ〜６００°Ｃで形成す
るようにしたものである。
【００３０】本発明（請求項１０）に係る半導体装置の
製造方法は、上記の半導体装置の製造方法（請求項８）
において、上記ストレス吸収層がＡｓからなり、かつ該
ストレス吸収層を、室温〜５５０°Ｃで形成するように
したものである。
【００３１】
【発明の実施の形態】
実施の形態１． 構成１．本発明の実施の形態１における半導体装置（請
求項１）は、図１に示されるように、Ｓｉ基板（１）
と、該Ｓｉ基板（１）上に形成された、ＧａＡｓからな
るストレス吸収層（２）と、該ストレス吸収層（２）上
に形成された、組成がＡｌx Ｇａ1-x-y Ｉｎy Ｎ（０≦
ｘ≦１，０≦ｙ≦１）である化合物からなるバッファ層
（３）と、該バッファ層（３）上に形成された、組成が
Ａｌx Ｇａ1-x-y Ｉｎy Ｎ（０≦ｘ≦１，０≦ｙ≦１）
である化合物半導体層（４）とを備えたものである。こ
れにより、バッファ層（３）が、ＧａＡｓからなるスト
レス吸収層（２）を、化合物半導体層（４）を形成する
際の高温度から保護し、ストレス吸収層（２）が分解す
るのが防止される。この結果、体積弾性係数の最も小さ
いＧａＡｓからなるストレス吸収層（２）でＳｉ基板
（１）と化合物半導体層（４）との格子不整合によるス
トレスが吸収され、バッファ層（３）上に転位が低減さ
れた化合物半導体層（４）を成長することができ、かつ
Ｓｉ基板が曲がるのを防止することができる。
【００３２】構成２．本発明の実施の形態１における半
導体装置（請求項２）は、図１に示されるように，上記
の構成１の半導体装置において、上記ストレス吸収層
（２）の厚みが１ｎｍ〜３００ｎｍであるようにしたも
のである。これにより、バッファ層上にＧａＮ系化合物
を成長させる場合、該バッファ層の厚みが，このように
薄い範囲において、その欠陥が低減されることから、化
合物半導体層（４）の欠陥を減少することができる。
【００３３】実施の形態２． 構成１． 本発明の実施の形態２における半導体装置（請求項３）
は、図３に示されるように，Ｓｉ基板（１）と、該Ｓｉ
基板（１）上の一部の領域に形成された、ＳｉＯ x Ｓｉ
Ｎ x ，又はＳｉＯＮからなる低結合力層（７）と、該低
結合力層（７）上、及び上記Ｓｉ基板（１）上の該低結
合力層（７）が形成された領域以外の領域上に形成され
た、ＧａＡｓからなるストレス吸収層（２）と、該スト
レス吸収層（２）上に形成された、組成がＡｌx Ｇａ
1-x-y Ｉｎy Ｎ（０≦ｘ≦１，０≦ｙ≦１）である化合
物半導体層（４）とを備えたものである。これにより、
ＳｉＯ x ＳｉＮ x ，又はＳｉＯＮよりなる低結合力層
（７）とストレス吸収層（２）との間の結合力が、Ｓｉ
基板（１）とストレス吸収層（２）との間の結合力より
小さくなり、該低結合力層（７）とストレス吸収層
（２）との間でより多くのストレスが吸収され、ストレ
ス吸収層（２）とＳｉ基板（１）と間のストレスが低減
される。このため、Ｓｉ基板（１）の曲がり，及びクラ
ックの発生をより適切に防止することができる。また、
上記低結合力層（７）を、ＳｉＯ x ＳｉＮ x ，又はＳｉ
ＯＮとしたので、Ｓｉ基板（１）を酸化又は窒化するこ
とにより、低結合力層（７）を容易に形成することがで
きる。
【００３４】構成２．本発明の実施の形態２における半
導体装置（請求項４）は、図３に示されるように，上記
上記の構成１の半導体装置において、上記ストレス吸収
層（２）上に、組成がＡｌx Ｇａ1-x-y Ｉｎy Ｎ（０≦
ｘ≦１，０≦ｙ≦１）である化合物からなるバッファ層
（３）が形成され、該バッファ層（３）上に上記化合物
半導体層（４）が形成されているものである。これによ
り、バッファ層（３）が、ストレス吸収層（２）を、化
合物半導体層（４）を形成する際の高温度から保護し、
ストレス吸収層（２）が分解するのが防止される。
【００３５】
【００３６】実施の形態３． 構成１． 本発明の実施の形態３における半導体装置（請求項５）
は、図５に示されるように，Ｓｉ基板（１）と、該Ｓｉ
基板（１）上に形成された、Ａｓからなるストレス吸収
層（２）と、該ストレス吸収層（２）上に形成された、
組成がＡｌx Ｇａ1-x-y Ｉｎy Ｎ（０≦ｘ≦１，０≦ｙ
≦１）である化合物からなるバッファ層（３）と、該バ
ッファ層（４）上に形成された、組成がＡｌx Ｇａ
1-x-y ＩｎyＮ（０≦ｘ≦１，０≦ｙ≦１）である化合
物半導体層（４）とを備えたものである。これにより、
バッファ層（３）が、Ａｓからなるストレス吸収層
（２）を、化合物半導体層（４）を形成する際の高温度
から保護し、ストレス吸収層（２）が分解するのが防止
される。この結果、体積弾性係数の最も小さいＡｓから
なるストレス吸収層（２）でＳｉ基板（１）と化合物半
導体層（４）との格子不整合によるストレスが吸収さ
れ、バッファ層（３）上に転位が低減された化合物半導
体層（４）を成長することができ、かつＳｉ基板（１）
が曲がるのを防止することができる。
【００３７】実施の形態４． 構成１． 本発明の実施の形態４における半導体装置（請求項６）
は、図１，３，５に示されるように，上記の実施の形態
１〜３のいずれかの半導体装置において、上記Ｓｉ基板
（１）は、その一主面が｛１００｝面，又は｛１１１｝
面であるようにしたものである。これにより、Ｓｉ基板
（１）の主面が｛１００｝面である場合は、基板を劈開
することが可能となり、Ｓｉ基板（１）の主面が｛１１
１｝面である場合は、該Ｓｉ基板（１）の主面がＧａＡ
ｓストレス吸収層（２）と同じウルツ鉱型結晶構造とな
り、該ＧａＡｓストレス吸収層（２）の結晶性をよくす
ることができる。
【００３８】実施の形態５． 構成１． 本発明の実施の形態５における半導体装置（請求項７）
は、図６に示されるように，上記の実施の形態１〜３の
いずれかの半導体装置において、上記Ｓｉ基板（１０
１），上記ストレス吸収層（１０２），及び上記バッフ
ァ層（１０３）が、導電型を形成するための不純物を含
み、上記化合物半導体層（１０５〜１０７）が、導電型
を形成するための不純物を含み、光−電気変換，又は電
気−光変換デバイス構造を構成するものであり、かつ上
記組成のｘ，及びｙが上記デバイス構造に応じた値を有
するものであるようにしたものである。これにより、本
発明を半導体レーザ装置に適用することが可能となり、
安価なＳｉ基板（１０１）を使用することができ、低コ
ストな半導体レーザ装置を得ることができる。また、Ｓ
ｉ基板（１０１）は、劈開が可能であり、かつその下面
に電極（１０９）を形成することができるので、半導体
レーザ装置の製造工程において追加の処理を必要とせ
ず、これらの効果により、さらに低コストな半導体レー
ザ装置を得ることができる。
【００３９】実施の形態６． 構成１． 本発明の実施の形態６における半導体装置（請求項８）
は、図１〜５に示されるように，Ｓｉ基板（１）上に、
アモルファス，又は多結晶構造を有するＧａＡｓ又はＡ
ｓからなるストレス吸収層（２，１２２）を形成する工
程と、上記ストレス吸収層（２，１２２）上に、該スト
レス吸収層が分解しないような温度で、組成がＡｌx Ｇ
ａ1-x-y Ｉｎy Ｎ（０≦ｘ≦１，０≦ｙ≦１）である化
合物からなるバッファ層（３）を形成する工程と、上記
ストレス吸収層，及び上記バッファ層のうちの少なくと
もバッファ層（３）の一部を、部分的に単結晶に変換す
る工程と、上記部分的に単結晶に変換されたバッファ層
（３）上に、単結晶からなる，組成がＡｌx Ｇａ1-x-y
Ｉｎy Ｎ（０≦ｘ≦１，０≦ｙ≦１）である化合物半導
体層（４）を形成する工程とを含むものである。これに
より、ストレス吸収層（２，１２２）上に、該ストレス
吸収層（２，１２２）を分解させることなくバッファ層
（３）を形成することができ、さらにこのバッファ層
（３）により、ストレス吸収層（２，１２２）が、化合
物半導体層（４）を形成する際の高温から保護され、分
解するのが防止される。また、低温でアモルファス，又
は多結晶構造に形成されたバッファ層（３）が、単結晶
に変換されるので、その上に形成される化合物半導体層
（４）の結晶性が良好となり、かつこの変換の際に、バ
ッファ層（３）は、そのストレスがストレス吸収層
（２，１２２）で吸収されてなくなるので、その上に形
成される化合物半導体層（４）の転位が低減される。
【００４０】構成２． 本発明の実施の形態６における半導体装置（請求項９）
は、図１に示されるように，上記の構成１の半導体装置
の製造方法において、上記ストレス吸収層（２）がＧａ
Ａｓからなり、かつ該ストレス吸収層（２）を、２００
°Ｃ〜６００°Ｃで形成するようにしたものである。こ
れにより、上記ＧａＡｓストレス吸収層（２）の構造を
安定してアモルファス，又は多結晶構造とすることがで
きる。
【００４１】構成３． 本発明の実施の形態６における半導体装置（請求項１
０）は、図５に示されるように，上記の構成１の半導体
装置の製造方法において、上記ストレス吸収層（１２
２）がＡｓからなり、かつ該ストレス吸収層（１２２）
を、室温〜５５０°Ｃで形成するようにしたものであ
る。これにより、上記Ａｓストレス吸収層（１２２）の
構造を安定してアモルファス，又は多結晶構造とするこ
とができる。
【００４２】
【実施例】
実施例１．本発明の一実施例について説明する。図１
は、本実施例１による半導体装置の構造を模式的に示す
断面図であり、図において、１はＳｉ基板であり、該Ｓ
ｉ基板１上にＧａＡｓからなるストレス吸収層２が配置
され、該ストレス吸収層２上に低温ＧａＮバッファ層３
が配置され、該低温ＧａＮバッファ層３上にＧａＮ化合
物半導体層４が配置されている。このＧａＮ化合物半導
体層４は所望のデバイス構造（図示せず）の一部を構成
しており、このＧａＮ化合物半導体層４上には上記デバ
イス構造を形成するように他のＧａＮ化合物半導体層が
配置され、さらに該デバイス構造に応じた電極（図示せ
ず）が配置される。また、上記Ｓｉ基板１は、その主面
が｛１００｝面，又は｛１１１｝面であるようにするの
が好ましい。すなわち、本半導体装置が、例えば半導体
レーザである場合は、基板を劈開する必要があるため、
Ｓｉ基板１の主面を｛１００｝面とする。一方、半導体
装置が基板を劈開する必要がないデバイスである場合
は、ＧａＡｓストレス吸収層２がウルツ鉱型結晶構造で
あるため、Ｓｉ基板１の主面を、該ストレス吸収層２と
同じくウルツ鉱型結晶構造となるよう、｛１１１｝面と
すると、上記ストレス吸収層２の結晶性をよくすること
ができる。
【００４３】図２(a) 〜図２(c) は本実施例１による半
導体装置の製造方法を模式的に示す工程断面図であり、
図において、図１と同一符号は同一又は相当する部分を
示す。
【００４４】次に、図２(a) 〜図２(c) に従って、本実
施例１による半導体装置の製造方法を説明する。本製造
方法には、従来の技術で述べたＭＯＣＶＤ法，ＭＢＥ
法，及びそれらの関連方法のいずれをも用いることがで
きる。
【００４５】まず、その主面が｛１００｝面であるＳｉ
基板１を、従来同様に準備し、サセプタ上に置く。次
に、Ｓｉ基板１の残りの不純物を洗浄する。この洗浄方
法としては、例えば、ＭＢＥ法においては原子水素によ
る処理を、またＭＯＣＶＤ関連法においては高温処理を
用いることができる。
【００４６】次に、２００°Ｃ〜６００°Ｃの範囲の基
板温度で、アモルファス構造を有するＧａＡｓストレス
吸収層２を、１ｎｍ〜３００ｎｍの膜厚に堆積する（図
２(a) ）。次に、このＧａＡｓストレス吸収層２上に、
該ＧａＡｓストレス吸収層２が分解しないよう、２００
°Ｃ〜７００°Ｃの範囲の基板温度で、アモルファス構
造を有するＧａＮバッファ層３を堆積する（図２(b)
）。この場合、ＧａＡｓストレス吸収層２，及びＧａ
Ｎバッファ層３はそれぞれ多結晶構造としてもかまわな
い。次に、基板温度を、アモルファス構造であるＧａＡ
ｓストレス吸収層２，及びＧａＮバッファ層を単結晶に
変換するために上昇させる。この単結晶化のための温度
は、５００°Ｃ〜１１５０°Ｃの範囲の温度とするのが
好ましい。この変換工程において、ＧａＡｓストレス吸
収層２の結晶構造がＳｉ基板の結晶構造に対応するよう
に形成され、その上側に位置するＧａＮバッファ層３の
結晶構造はこの単結晶化されたＧａＡｓストレス吸収層
の結晶構造に対応するように形成される。そして、この
プロセスの間に、Ｓｉ基板１とＧａＮバッファ層３との
間の格子不整合によるストレスのほとんどは、最も柔ら
かい層, 即ちＧａＡｓストレス吸収層２で吸収される。
ここで、最上層のＧａＮバッファ層３は、基板温度が９
００°Ｃ以上に上がったときに、ＧａＡｓストレス吸収
層２を保護し、ＧａＡｓストレス吸収層２が分解するの
を防止する。
【００４７】次に、ＭＯＣＶＤ法，及びその関連方法の
場合には９００°Ｃ以上の温度で、ＭＢＥ法，及びその
関連方法の場合には６００°Ｃ以上の温度で、ＧａＮ化
合物半導体層４をそれぞれ成長させる（図２(c) ）。そ
して、以降、所定のデバイス構造を形成するように他の
ＧａＮ化合物半導体層（図示せず）を成長させ、所定の
電極（図示せず）を形成して半導体装置を完成する。こ
こで、これらのデバイス構造を成長する際に、その内部
に蓄積された熱ストレスは、Ｓｉ基板１が冷却されると
きにＧａＮストレス吸収層２に吸収される。
【００４８】従来の構造では、体積弾性係数の最も小さ
い層はＧａＮ層であり、欠陥（転位）は常に高い体積弾
性係数を有する物質から低い体積弾性係数を有する物質
に伝搬するため、ＧａＮ層に欠陥が伝搬するのを避ける
ことができなかったが、本実施例１においては、Ｓｉ基
板１とＧａＮ化合物半導体層４との間に、Ｓｉ基板１，
及びＧａＮ化合物半導体層４の体積弾性係数より小さい
体積弾性係数を有するＧａＡｓストレス吸収層２を設け
ているから、Ｓｉ基板１とＧａＮ化合物半導体層４との
間の格子不整合によるストレスはこのＧａＡｓストレス
吸収層２で吸収することができ、このストレスによりＧ
ａＡｓストレス吸収層２で欠陥が発生しても、それがＧ
ａＮ化合物半導体層４に伝搬することはなく、従って、
欠陥の少ないＧａＮ化合物半導体層４を得ることができ
る。この結果、安価なＳｉ基板１をＧａＮ系デバイスに
用いることが可能となり、これにより、ＧａＮ系デバイ
スの価格を十分に低減することが可能となる。
【００４９】また、本実施例１においては、Ｓｉ基板１
上に低温でアモルファス，又は多結晶のＧａＡｓストレ
ス吸収層２を形成し、次いで該ＧａＡｓストレス吸収層
２上にＧａＮバッファ層３を，２００°Ｃ〜７００°Ｃ
の範囲の温度で形成するから、ＧａＡｓストレス吸収層
２上に、該ＧａＡｓストレス吸収層２を分解させること
なくＧａＮバッファ層３を形成することができ、さらに
このＧａＮバッファ層３により、ＧａＡｓストレス吸収
層２が、化合物半導体層４を形成する際の高温から保護
され、該ＧａＡｓストレス吸収層２が分解するのが防止
される。
【００５０】また、本実施例１においては、ＧａＮ化合
物半導体層４を成長する前に、低温でアモルファス，又
は多結晶構造に形成されたＧａＡｓストレス吸収層２，
及びＧａＮバッファ層３を単結晶に変換する工程を設け
るから、該ＧａＮバッファ層３の上に形成されるＧａＮ
化合物半導体層４の結晶性が良好となり、かつＧａＮバ
ッファ層３は、この単結晶への変換の際に、そのストレ
スがストレス吸収層２で吸収されてなくなるので、その
上に形成される化合物半導体層４の欠陥がより低減され
る。
【００５１】また、本実施例１においては、ＧａＮバッ
ファ層３の単結晶への変換を５００°Ｃ〜１１５０°Ｃ
で行うから、該変換を、アモルファス又は多結晶を単結
晶へ変換することが可能となる温度である５００°Ｃか
ら、ＧａＮ化合物半導体４の成長温度である１１５０°
Ｃまでの温度範囲で行うこととなり、ＧａＮバッファ層
３の単結晶への変換を最適に行うことができる。
【００５２】また、本実施例１においては、ＧａＡｓス
トレス吸収層２の厚みを１ｎｍ〜３００ｎｍと薄くして
いるから、ＧａＮ化合物半導体層４の欠陥を最も少なく
することができる。
【００５３】また、本実施例１においては、上記Ｓｉ基
板１の主面を、｛１００｝面，又は｛１１１｝面である
ようにしたから、Ｓｉ基板１の主面が｛１００｝面であ
る場合は、基板を劈開することが可能となり、Ｓｉ基板
１の主面が｛１１１｝面である場合は、該Ｓｉ基板１の
主面がＧａＡｓストレス吸収層２と同じウルツ鉱型結晶
構造となり、該ＧａＡｓストレス吸収層２の結晶性をよ
くすることができる。
【００５４】また、本実施例１においては、ＧａＡｓス
トレス吸収層２を、２００°Ｃ〜６００°Ｃで形成する
から、該ＧａＡｓストレス吸収層２の構造を安定してア
モルファス，又は多結晶構造とすることができる。
【００５５】また、本実施例１においては、Ｓｉ基板１
上へのＧａＡｓストレス吸収層２，低温ＧａＮバッファ
層３，及びＧａＮ化合物半導体層４の形成を、ＭＯＣＶ
Ｄ法，ＭＢＥ法，及びＣＢＥ法のいずれかの方法により
行うから、最適に半導体装置を作製することができる。
【００５６】実施例２．本発明の他の実施例について説
明する。図３は、本実施例２による半導体装置の構造を
模式的に示す断面図であり、図において、図１と同一符
号は同一又は相当する部分を示しており、７はＳｉ基板
１上の所定の領域に形成された、ＳｉＯx ＳｉＮx ，又
はＳｉＯＮ の誘電体からなる低結合力層であり、この
低結合力層７上，及びＳｉ基板１上の上記所定の領域以
外の領域上にＧａＡｓストレス吸収層２が形成配置され
ている。
【００５７】図４(a) 〜図４(d) は本実施例２による半
導体装置の製造方法を模式的に示す工程断面図であり、
図において、図２，及び図３と同一符号は同一又は相当
する部分を示している。本実施例２による半導体装置
は、Ｓｉ基板１上に、低結合力層７を、所定のパターン
に基づきＳｉ基板１を酸化又は窒化することにより形成
し（図４(a) ）、この低結合力層７上，及びＳｉ基板１
上にストレス吸収層２を形成し（図４(b) ）、以降、実
施例１の場合と同様の工程を施すことにより作製する
（図４(c),図４(d) ）。ここで、低結合力層７のパター
ンは、例えば、０．２μｍ〜２０００μｍの寸法を有す
る矩形又は円形とし、膜厚１０ｎｍ〜１００ｎｍとされ
る。そして、該低結合力層７のパターンの幅は、Ｓｉ基
板１の上面が十分広く露出し、それによりＧａＡｓスト
レス吸収層２の結晶構造が該Ｓｉ基板１の結晶構造に基
づいて形成され得るような大きさの幅とする必要があ
る。また、低結合力層７の材料としては、Ｓｉの結合数
より少ない結合数を有するものであればよく、Ｓｉ
Ｏx ，ＳｉＮx ，又はＳｉＯＮ以外のものを用いること
ができる。一方、このＳｉＯx ，ＳｉＮx ，ＳｉＯＮを
用いると、Ｓｉ基板１を酸化又は窒化することにより低
結合力層７を容易に形成することができるという利点が
ある。
【００５８】以上のように、本実施例２においては、Ｓ
ｉ基板１上の所定の領域に、ＳｉＯx ，ＳｉＮx ，又は
ＳｉＯＮの誘電体からなる低結合力層７が形成され、該
低結合力層７上、及び上記Ｓｉ基板１上の上記所定の領
域以外の領域にＧａＡｓストレス吸収層２が形成される
から、Ｓｉ基板１の結合数より結合数が少ない低結合力
層７とＧａＡｓストレス吸収層２との間の結合力が、Ｓ
ｉ基板１とＧａＡｓストレス吸収層２との間の結合力よ
り小さくなり、該低結合力層７とストレス吸収層２との
間でより多くのストレスが吸収され、ストレス吸収層２
とＳｉ基板１と間のストレスが低減される。このため、
Ｓｉ基板１の曲がり，及びクラックの発生をより適切に
防止することができる。
【００５９】また、本実施例２においては、ＧａＡｓス
トレス吸収層２にＧａＮバッファ層３を，低温で形成す
るから、ＧａＡｓストレス吸収層２上に、該ＧａＡｓス
トレス吸収層２を分解させることなくＧａＮバッファ層
３を形成することができ、さらにこのＧａＮバッファ層
３により、ＧａＡｓストレス吸収層２が、化合物半導体
層４を形成する際の高温から保護され、該ＧａＡｓスト
レス吸収層２が分解するのが防止される。
【００６０】実施例３．本発明のさらに他の実施例につ
いて説明する。図５は、本実施例３による半導体装置の
構造を模式的に示す断面図であり、図において、図１と
同一符号は同一又は相当する部分を示しており、１２２
は図１のＧａＡｓからなるストレス吸収層２に代えて配
置された，Ａｓからなるストレス吸収層である。本実施
例３による半導体装置は、Ａｓストレス吸収層１２２の
形成温度を除き、実施例１の場合と同様にして製造する
ことができる。このＡｓストレス吸収層１２２の形成温
度は、該Ａｓストレス吸収層１２２の構造を安定してア
モルファス，又は多結晶構造とするため、室温〜５５０
°Ｃとするのが好ましい。ここで、Ａｓは、Ｓｉ基板
１，及びＧａＮ化合物半導体４の体積弾性係数より小さ
い体積弾性係数を有するので、ＧａＡｓと同様、ストレ
ス吸収層として用いることができるものである。また、
Ａｓは、ＧａＡｓと同様、ＧａＮ化合物半導体４を成長
させるのに必要な温度では分解するので、保護層として
のＧａＮバッファ層３を必要とする。また、Ａｓストレ
ス吸収層１２２は、厚過ぎると、柔らか過ぎたり、ある
いは不安定となるので、Ａｓストレス吸収層１２２の厚
みは２，３原子層〜数ｎｍの範囲とするのが好ましい。
【００６１】以上のように、本実施例３においては、Ｓ
ｉ基板１上に、Ａｓストレス吸収層１２２、ＧａＮバッ
ファ層３、及びＧａＮ化合物半導体層４を順次形成する
ものとしたから、上記Ａｓストレス吸収層１２２は、Ｇ
ａＮバッファ層３により化合物半導体層４を形成する際
の高温度から保護されることとなり、該Ａｓストレス吸
収層１２２が分解するのが防止される。この結果、Ｓｉ
基板１と化合物半導体層４との格子不整合によるストレ
スが、体積弾性係数の最も小さいＡｓストレス吸収層１
２２でもって吸収され、ＧａＮバッファ層３上に欠陥が
低減された化合物半導体層４を成長することができ、か
つＳｉ基板１が曲がるのを防止することができる。
【００６２】実施例４．本発明のさらに他の実施例につ
いて説明する。図６は、本実施例４による半導体レーザ
装置の構造を模式的に示す断面図であり、図において、
１０１はｐ−Ｓｉ基板であり、該ｐ−Ｓｉ基板１０１上
にｐ−ＧａＡｓからなるストレス吸収層１０２が配置さ
れ、該ｐ−ＧａＡｓストレス吸収層１０２上に低温ｐ−
ＧａＮバッファ層１０３が配置され、該低温ｐ−ＧａＮ
バッファ層１０３上にｐ−ＧａＮバッファ層１０４が配
置され、該ｐ−ＧａＮバッファ層１０４上にｐ−ＡｌＧ
ａＩｎＮクラッド層１０５が配置され、該ｐ−ＡｌＧａ
ＩｎＮクラッド層１０５上にアンドープＡｌＧａＩｎＮ
活性層１０６が配置され、該アンドープＡｌＧａＩｎＮ
活性層１０６上にｎ−ＡｌＧａＩｎＮクラッド層１０７
が配置され、該ｎ−ＡｌＧａＩｎＮクラッド層１０７上
の一部の領域にｐ−電流阻止層１０８が配置され、該ｎ
−ＡｌＧａＩｎＮクラッド層１０７上，及びｐ−電流阻
止層１０８上の残りの領域にｎ型電極１１０が配置さ
れ、上記ｐ−Ｓｉ基板の下面にｎ型電極１０９が配置さ
れている。
【００６３】図７(a) 〜図７(g) は本実施例４による半
導体レーザ装置の製造方法を模式的に示す工程断面図で
あり、図において、図６と同一符号は同一又は相当する
部分を示す。本実施例４では、デバイスが半導体レーザ
装置であるので、ｐ−Ｓｉ基板１０１を劈開する必要が
あり、このため、該基板１０１にはその主面が｛１０
０｝面であるｐ−Ｓｉ基板が用いられる。そして、ｐ−
ＧａＮバッファ層１０４を堆積する工程（図７(c) ）ま
では実施例１の場合と全く同様であり、次いで、ｐ−Ａ
ｌＧａＩｎＮクラッド層１０５からｐ−電流ブロック層
１０８までの各層を順次堆積し（図７(d) 〜図７(g)
）、次いで、ｐ−電流ブロック層１０８の所定の領域
をエッチングにより除去し、次いで、ｐ−電流ブロック
層１０８上，及びｎ−ＡｌＧａＩｎＮクラッド層１０７
上の上記所定の領域にｎ型電極１１０を、ｎ−Ｓｉ基板
１０１の下面にｐ型電極１０９をそれぞれ形成する（図
６）。その後、ｐ−Ｓｉ基板１０１を劈開し、半導体レ
ーザ装置を完成する。
【００６４】以上のように、Ｓｉ基板１０１，ＧａＡｓ
ストレス吸収層１０２，及びＧａＮバッファ層１０３を
所定の導電型にドープして導電性をそれぞれ付与し、Ｇ
ａＮバッファ層１０３上に、半導体レーザ構造を形成す
るよう複数のＡｌＧａＩｎＮ半導体層１０５〜１０７，
電流阻止層１０８，及び電極１０９，１０８を配置する
ことにより、本発明を半導体レーザ装置に適用すること
ができる。これにより、安価なＳｉ基板を使用すること
ができ、低コストな半導体レーザ装置を得ることができ
る。また、Ｓｉ基板は、劈開が可能であり、かつその下
面に電極１０９を形成することができるので、半導体レ
ーザ装置の製造工程において追加の処理を必要とせず、
これらの効果により、さらに低コストな半導体レーザ装
置を得ることができる。
【００６５】なお、上記の実施例において、デバイス構
造を構成する化合物半導体層として、化合物半導体層４
にはＧａＮを、化合物半導体層１０５〜１０７にはＡｌ
ＧａＩｎＮをそれぞれ用いたが、該化合物半導体層に
は、これらに限られず、組成がＡｌx Ｇａ1-x-y Ｉｎy
Ｎ（０≦ｘ≦１，０≦ｙ≦１）である任意の化合物を用
いることができる。
【００６６】また、上記の実施例において、低温バッフ
ァ層３，１０３には、ＧａＮを用いたが、該低温バッフ
ァ層には、これらに限られず、組成がＡｌx Ｇａ1-x-y
Ｉｎy Ｎ（０≦ｘ≦１，０≦ｙ≦１）である任意の化合
物を用いることができる。また、この低温バッファ層
は、組成が化合物半導体層と異なっていてもよい。
【００６７】また、実施例４では、本発明を半導体レー
ザ装置に適用する場合を説明したが、他の光−電気変
換，又は電気−光変換半導体デバイスにも同様に本発明
を適用することができる。
【００６８】また、実施例４では、Ｓｉ基板１０１上に
ＧａＡｓストレス吸収層１０２を設けたが、Ｓｉ基板１
０１上の一部の領域に低結合力層を設け、該低結合力層
上，及びＳｉ基板１０１上の残りの領域に該ＧａＡｓス
トレス吸収層１０２を設けてもよく、また、上記ＧａＡ
ｓストレス吸収層１０２に代えて、Ａｓストレス吸収層
を設けてもよい。
【図面の簡単な説明】
【図１】 本発明の実施例１による半導体装置の構造を
模式的に示す断面図である。
【図２】 本発明の実施例１による半導体装置の製造方
法を示す工程断面図である。
【図３】 本発明の実施例２による半導体装置の構造を
模式的に示す断面図である。
【図４】 本発明の実施例２による半導体装置の製造方
法を示す工程断面図である。
【図５】 本発明の実施例３による半導体装置の構造を
模式的に示す断面図である。
【図６】 本発明の実施例４による半導体レーザ装置の
構造を模式的に示す断面図である。
【図７】 本発明の実施例４による半導体レーザ装置の
製造方法を示す工程断面図である。
【図８】 ＭＯＣＶＤ法の代表的な成長方法を示す模式
図である。
【図９】 他のＭＯＣＶＤ法を示す高速回転ディスクＭ
ＯＣＶＤ反応炉の簡単な模式図である。
【図１０】 ＧａＮの成長のために使用される代表的な
ＭＢＥ法を示すＭＢＥチャンバの模式図である。
【図１１】 従来のサファイヤ基板を用いたＧａＮ化合
物半導体装置の構造を示す模式断面図である。
【図１２】 従来のＳi 基板を用いたＧａＮ化合物半導
体装置の構造を示す模式断面図である。
【符号の説明】
１ Ｓｉ基板、２ ＧａＡｓストレス吸収層、３ 低温
ＧａＮバッファ層、４ＧａＮ化合物半導体層、７ 低結
合力層、１０１ ｐ−Ｓｉ基板、１０２ ｐ−ＧａＡｓ
ストレス吸収層、１０３ 低温ｐ−ＧａＮバッファ層、
１０４ ｐ−ＧａＮバッファ層、１０５ ｐ−ＡｌＧａ
ＩｎＮクラッド層、１０６ アンドープＡｌＧａＩｎＮ
クラッド層、１０７ ｎ−ＡｌＧａＩｎＮクラッド層、
１０８ ｐ−電流阻止層、１０９ ｐ型電極、１１０
ｎ型電極、１２２ Ａｓストレス吸収層。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−316145（ＪＰ，Ａ) 特開 平８−310900（ＪＰ，Ａ) 特表 平６−508000（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/203,21/205 C30B 29/38

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】 Ｓｉ基板と、 該Ｓｉ基板上に形成された、ＧａＡｓからなるストレス
    吸収層と、 該ストレス吸収層上に形成された、組成がＡｌx Ｇａ
    1-x-y Ｉｎy Ｎ（０≦ｘ≦１，０≦ｙ≦１）である化合
    物からなるバッファ層と、 該バッファ層上に形成された、組成がＡｌx Ｇａ1-x-y
    Ｉｎy Ｎ（０≦ｘ≦１，０≦ｙ≦１）である化合物半導
    体層とを備えたことを特徴とする半導体装置。
  2. 【請求項２】 請求項１に記載の半導体装置において、 上記ストレス吸収層の厚みが１ｎｍ〜３００ｎｍである
    ことを特徴とする半導体装置。
  3. 【請求項３】 Ｓｉ基板と、 該Ｓｉ基板上の一部の領域に形成された、ＳｉＯ x ，Ｓ
    ｉＮ x ，又はＳｉＯＮからなる低結合力層と、 該低結合力層上、及び上記Ｓｉ基板上の該低結合力層が
    形成された領域以外の領域上に形成された、ＧａＡｓか
    らなるストレス吸収層と、 該ストレス吸収層上に形成された、組成がＡｌx Ｇａ
    1-x-y Ｉｎy Ｎ（０≦ｘ≦１，０≦ｙ≦１）である化合
    物半導体層とを備えたことを特徴とする半導体装置。
  4. 【請求項４】 請求項３に記載の半導体装置において、 上記ストレス吸収層上に、組成がＡｌx Ｇａ1-x-y Ｉｎ
    y Ｎ（０≦ｘ≦１，０≦ｙ≦１）である化合物からなる
    バッファ層が形成され、該バッファ層上に上記化合物半
    導体層が形成されていることを特徴とする半導体装置。
  5. 【請求項５】 Ｓｉ基板と、 該Ｓｉ基板上に形成された、Ａｓからなるストレス吸収
    層と、 該ストレス吸収層上に形成された、組成がＡｌ x Ｇａ
    1-x-y Ｉｎ y Ｎ（０≦ｘ≦１，０≦ｙ≦１）である化合
    物からなるバッファ層と、 該バッファ層上に形成された、組成がＡｌ x Ｇａ 1-x-y
    Ｉｎ y Ｎ（０≦ｘ≦１，０≦ｙ≦１）である化合物半導
    体層とを備えた ことを特徴とする半導体装置。
  6. 【請求項６】 請求項１，３，又は５のいずれかに記載
    の半導体装置におい て、 上記Ｓｉ基板は、その一主面が｛１００｝面，又は｛１
    １１｝面である ことを特徴とする半導体装置。
  7. 【請求項７】 請求項１，３，又は５のいずれかに記載
    の半導体装置において、 上記Ｓｉ基板，上記ストレス吸収層，及び上記バッファ
    層は、導電型を形成するための不純物を含み、 上記化合物半導体層は、導電型を形成するための不純物
    を含み、光−電気変換，又は電気−光変換デバイス構造
    を構成するものであり、かつ上記組成のｘ，及びｙが上
    記デバイス構造に応じた値を有するもの であることを特
    徴とする半導体装置。
  8. 【請求項８】 Ｓｉ基板上に、アモルファス，又は多結
    晶構造を有するＧａＡｓ又はＡｓからなるストレス吸収
    層を形成する工程と、 上記ストレス吸収層上に、該ストレス吸収層が分解しな
    いような温度で、組成がＡｌ x Ｇａ 1-x-y Ｉｎ y Ｎ（０
    ≦ｘ≦１，０≦ｙ≦１）である化合物からなるバッファ
    層を形成する工程と、 上記ストレス吸収層，及び上記バッファ層のうちの少な
    くともバッファ層の一部を、部分的に単結晶に変換する
    工程と、 上記部分的に単結晶に変換されたバッファ層上に、単結
    晶からなる，組成がＡｌ x Ｇａ 1-x-y Ｉｎ y Ｎ（０≦ｘ
    ≦１，０≦ｙ≦１）である化合物半導体層を形成する工
    程とを含むことを特徴とする半導体装置の製造方法。
  9. 【請求項９】 請求項８に記載の半導体装置の製造方法
    において、 上記ストレス吸収層がＧａＡｓからなり、かつ該ストレ
    ス吸収層を、２００°Ｃ〜６００°Ｃで形成する ことを
    特徴とする半導体装置の製造方法。
  10. 【請求項１０】 請求項８に記載の半導体装置の製造方
    法において、 上記ストレス吸収層がＡｓからなり、かつ該ストレス吸
    収層を、室温〜５５０°Ｃで形成することを特徴とする
    半導体装置の製造方法。
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